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図面 (18)

課題

消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。

解決手段

基本ブロック間接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止する。さらに、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて小さい酸化物半導体を用いた絶縁ゲート電界効果型トランジスタを用いたプログラム素子によって、制御する。

概要

背景

近年、アモルファスシリコンよりも高い移動度と、高い信頼性が得られ、なおかつ、均一
素子特性をも有する新たな半導体材料として、酸化物半導体と呼ばれる半導体特性を示
金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば
、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料と
して用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン
酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化
物をチャネル形成領域に用いる薄膜トランジスタが、既に知られている(特許文献1及び
特許文献2)。

概要

消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。基本ブロック間接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止する。さらに、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて小さい酸化物半導体を用いた絶縁ゲート電界効果型トランジスタを用いたプログラム素子によって、制御する。

目的

また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜劣化を、
従来のEEPROMを用いたプログラム素子に比べて抑えることができるので、データの
書き換え回数を増やすことができる半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

プログラム素子を制御して基本ブロック間の接続を制御して回路構築するプログラマブル回路であって、前記プログラム素子は、第1のトランジスタと、前記第1のトランジスタのゲートへの電位の供給を制御する第2のトランジスタと、抵抗と、を有し、前記第1のトランジスタのソースまたはドレインの一方と、抵抗の一方の端子電気的に接続され、前記第2のトランジスタは、酸化物半導体チャネル形成領域に有するプログラマブル回路。

請求項2

プログラム素子を制御して基本ブロック間の接続を制御してコンフィギュレーション処理を行うプログラマブル回路であって、前記プログラム素子は、第1のトランジスタと、前記第1のトランジスタのゲートへの電位の供給を制御する第2のトランジスタと、抵抗と、を有し、前記第1のトランジスタのソースまたはドレインの一方と、抵抗の一方の端子は電気的に接続され、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有するプログラマブル回路。

請求項3

プログラム素子を制御して基本ブロック間の接続を制御して回路を構築するFPGAであって、前記プログラム素子は、第1のトランジスタと、前記第1のトランジスタのゲートへの電位の供給を制御する第2のトランジスタと、抵抗と、を有し、前記第1のトランジスタのソースまたはドレインの一方と、抵抗の一方の端子は電気的に接続され、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有するFPGA。

請求項4

プログラム素子を制御して基本ブロック間の接続を制御してコンフィギュレーション処理を行うFPGAであって、前記プログラム素子は、第1のトランジスタと、前記第1のトランジスタのゲートへの電位の供給を制御する第2のトランジスタと、抵抗と、を有し、前記第1のトランジスタのソースまたはドレインの一方と、抵抗の一方の端子は電気的に接続され、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有するFPGA。

技術分野

0001

酸化物半導体を用いた半導体素子を有する、半導体装置に関する。

背景技術

0002

近年、アモルファスシリコンよりも高い移動度と、高い信頼性が得られ、なおかつ、均一
素子特性をも有する新たな半導体材料として、酸化物半導体と呼ばれる半導体特性を示
金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば
、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料と
して用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン
酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化
物をチャネル形成領域に用いる薄膜トランジスタが、既に知られている(特許文献1及び
特許文献2)。

先行技術

0003

特開2007−123861号公報
特開2007−96055号公報

発明が解決しようとする課題

0004

ところで、通常の中央演算処理装置(CPU:Central Processing
Unit)等の半導体集積回路は、あらかじめ回路設計された構成を製造後に変更するこ
とができない。これに対し、プログラマブル論理回路PLD:Programmabl
e Logic Device)と呼ばれる半導体集積回路は、適当な規模の基本ブロ
ク単位で論理回路が構成されており、各基本ブロック間の接続構造を製造後において変更
できることを特徴とする。よって、PLDは、ユーザーの手による回路構成の変更が可能
であるため汎用性が高く、また、回路の設計、開発に費やされる期間やコストを大幅に低
減させることができる。

0005

PLDには、CPLD(Complex PLD)、FPGA(Field Progr
ammable Gate Array)などが含まれるが、いずれも、回路構成のプロ
グラムを無制限に書き換えられるタイプの場合、EEPROMやSRAM等の半導体メモ
リに記憶されている基本ブロックの接続構造に従って、その回路構成が定まる。そして、
プログラムされた回路構成によっては、その回路を構成するのに寄与しない基本ブロック
が存在する場合もあり得る。特に、規模が大きく汎用性の高いPLDほど、基本ブロック
数が増加するため、特殊な用途向けに回路構成をカスタマイズすることで、回路構成に寄
与しない基本ブロックの数が増加する。

0006

ところが、PLDでは、回路構成に寄与しない基本ブロックにも電源電圧の供給が行われ
ている。そのため、当該基本ブロックにおいて、寄生容量を含む各種容量が無駄に充放電
され、電力消費されてしまう。また、電源電圧の供給が行われることで、リーク電流
オフ電流により、当該基本ブロックにおいて不要な消費電力が生じる。例えば、CMOS
で構成されているインバータの場合、定常状態において理想的には電力を消費しないが、
実際には、ゲート絶縁膜に流れるリーク電流や、ソース電極ドレイン電極間に流れるオ
電流により、電力を消費する。バルクのシリコンを用いて作製されたCMOSのインバ
ータの場合、室温下、電源電圧が約3Vの状態にて、1pA程度のオフ電流が生じる。P
LDの高集積化がさらに進むと、半導体素子の微細化や、素子数の増加などにより、上記
消費電力はさらに大きくなることが見込まれる。

0007

また、書き換え可能なPLDの場合、接続構造を記憶するためのプログラム素子として、
EEPROMやSRAMが一般的に用いられている。しかし、EEPROMは、原理上、
トンネル電流を利用してデータの書き込みと消去を行っているため、絶縁膜劣化が生じ
やすい。よって、実際には、データの書き換え回数無限ではなく、数万から数十万回程
度が限度である。また、データの書き込み時と消去時にEEPROMに印加される電圧
絶対値が、20V前後と高い。よって、データの書き込み時と消去時に消費電力が嵩みや
すい。また、上記動作電圧の大きさをカバーするための冗長な回路設計が必要となる。

0008

一方、SRAMは、データを保持するために、常時電源電圧の供給を必要とする。よって
、電源電圧が供給されている間は、上述したように、定常状態においても電力を消費する
ため、高集積化に伴いSRAMを用いたプログラム素子の数が増加すると、半導体装置の
消費電力が嵩んでしまう。

0009

上述の課題に鑑み、本発明は、消費電力を抑えることができる半導体装置の提供を、目的
の一とする。また、本発明は、信頼性の高いプログラム素子を用いた半導体装置の提供を
、目的の一とする。

課題を解決するための手段

0010

本発明の一態様に係る半導体装置では、基本ブロック間の接続構造を変更するのに合わせ
て、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接
続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブ
ロックへの電源電圧の供給を停止することを特徴とする。

0011

また、本発明の一態様では、基本ブロックへの電源電圧の供給を、オフ電流またはリーク
電流が極めて低い絶縁ゲート電界効果型トランジスタ(以下、単にトランジスタとする)
を用いたプログラム素子によって、制御することを特徴とする。上記トランジスタは、シ
リコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導
体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を
有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ
を実現することができる。このような半導体材料としては、例えば、シリコンの約3倍程
度の大きなバンドギャップを有する、酸化物半導体が挙げられる。

0012

また、本発明の一態様では、基本ブロック間の接続を制御するためのプログラム素子に、
上述したオフ電流またはリーク電流が極めて低いトランジスタを用いる。

0013

なお、特に断りがない限り、本明細書では、オフ電流とは、nチャネル型トランジスタ
おいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、
ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース
極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは
、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも
低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が
0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。

0014

具体的に、上記プログラム素子は、2つのノード間の接続を制御するためのスイッチング
素子として機能する第1のトランジスタと、上記第1のトランジスタが有するゲート電極
への、電位の供給を制御するための第2のトランジスタとを、少なくとも有する。そして
、第2のトランジスタは、シリコンの約3倍程度の大きなバンドギャップを有する酸化物
半導体などの半導体材料をチャネル形成領域に有しており、オフ電流またはリーク電流が
極めて低いことを特徴とする。よって、第1のトランジスタのゲート電極とソース電極間
の電圧(ゲート電圧)は、オフ電流またはリーク電流が極めて低い第2のトランジスタに
よって、長期間に渡り保持される。

0015

なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程
度の高い移動度と、非晶質シリコンによって得られるのと同程度の均一な素子特性とを兼
ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナー)となる水
分または水素などの不純物が低減されて高純度化された酸化物半導体(purified
OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体
を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性を有する。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:Seco
ndary Ion Mass Spectrometry)による水素濃度測定値
、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5
×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、ホ
ール効果測定により測定できる酸化物半導体膜キャリア密度は、1×1014/cm3
未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未
満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV
以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減
されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リ
ーク電流を低くすることができる。

0016

ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。SIMSは、その原
理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困
難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIM
Sで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ
一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象
となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が
得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水
素濃度極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の
存在する領域において、極大値を有する山型ピーク、極小値を有する谷型のピークが存
在しない場合、変曲点の値を水素濃度として採用する。

0017

具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μm
チャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイ
ン電圧)が1Vから10Vの範囲において、オフ電流(ゲート電極とソース電極間の電圧
を0V以下としたときのドレイン電流)が、半導体パラメータアナライザ測定限界以下
、すなわち1×10−13A以下という特性を得ることができる。この場合、オフ電流を
トランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以
下であることが分かる。また、容量素子とトランジスタ(ゲート絶縁膜の厚さは100n
m)とを接続して、容量素子に流入または流出する電荷を当該トランジスタで制御する回
路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャ
ネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トラン
スタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が
3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流が得ら
れることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化され
た酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とド
レイン電極間の電圧によっては、100zA/μm以下、好ましくは10zA/μm以下
、更に好ましくは1zA/μm以下にすることができる。従って、高純度化された酸化物
半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを
用いたトランジスタに比べて著しく低い。

0018

また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほ
とんど現れない。これは、酸化物半導体中で電子供与体(ドナー)となる不純物を除去し
て、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェ
ルミ準位禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネル
ギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことにも起因する。ま
た、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要
因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入
れたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから
、オフ電流の温度依存性がみられないことを説明することができる。

0019

なお、酸化物半導体は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系酸化物
導体や、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体、In−Sn−Z
n−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn−O系
酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸化物半
導体や、二元系金属酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化
物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg
−O系酸化物半導体、In−Mg−O系酸化物半導体、In−Ga−O系酸化物半導体や
、In−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、In−Sn−Ga−Zn−O系
酸化物半導体とは、インジウム(In)、錫(Sn)、ガリウム(Ga)、亜鉛(Zn)
を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、
上記酸化物半導体は、珪素を含んでいてもよい。

0020

或いは、酸化物半導体は、化学式InMO3(ZnO)m(m>0)で表記することがで
きる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素
を示す。

発明の効果

0021

本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を、プログ
ラム素子により停止することで、半導体集積回路の消費電力を低く抑えることができる。

0022

また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、
従来のEEPROMを用いたプログラム素子に比べて抑えることができるので、データの
書き換え回数を増やすことができる半導体装置を提供することができる。

0023

また、上記構成を有するプログラム素子は、接続状態のデータの書き込みに必要な動作電
圧が、第2のトランジスタの動作電圧によりほぼ決まる。よって、従来のEEPROMを
用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を
抑えられる半導体装置を提供することができる。

0024

また、上記構成を有するプログラム素子は、SRAMを用いたプログラム素子と異なり、
オフ電流の著しく低いトランジスタを用いてデータの保持を行っているため、プログラム
素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持することが可能で
ある。そのため、消費電力を抑えられる半導体装置を提供することができる。

図面の簡単な説明

0025

半導体装置の構成を示す図。
プログラム素子の回路図。
半導体装置の動作を示す図。
半導体装置の動作を示す図。
半導体装置の動作を示す図。
半導体装置の構成を示す図。
半導体装置の構成を示す図。
半導体装置の構成を示す図。
半導体装置の動作を示すタイミングチャート
半導体装置の作製方法を示す図。
半導体装置の作製方法を示す図。
半導体装置の作製方法を示す図。
酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。
図13に示すA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート電極(GE)に正の電圧(VG>0)が印加された状態を示し、(B)ゲート電極(GE)に負の電圧(VG<0)が印加された状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
電子機器の構成を示す図。

0026

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0027

なお、本発明の半導体装置は、マイクロプロセッサ画像処理回路半導体表示装置用の
コントローラ、DSP(Digital Signal Processor)、マイ
ロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また
、本発明の半導体装置は、上記半導体集積回路を用いたRFタグ、半導体表示装置などの
各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子(OL
ED)に代表される発光素子を各画素に備えた発光装置電子ペーパーDMD(Dig
ital Micromirror Device)、PDP(Plasma Disp
lay Panel)、FED(Field Emission Display)等や
、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

0028

(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明す
る。

0029

図1に、本発明の一態様に係る半導体装置の構成を、一例として示す。図1に示す半導体
装置は、9つの基本ブロックA乃至基本ブロックIと、それら基本ブロックA乃至基本ブ
ロックI間の接続を制御するプログラム素子SwAB乃至プログラム素子SwIHと、各
基本ブロックA乃至基本ブロックIへの、電源電位DDの供給を制御するプログラム素
子SwVA乃至プログラム素子SwVIとが設けられている。

0030

なお、図1では、例えば基本ブロックAの出力端子と基本ブロックBの入力端子の接続を
制御するプログラム素子を、SwABと表記する。逆に、基本ブロックBの出力端子と基
本ブロックAの入力端子の接続を制御するプログラム素子を、SwBAと表記する。

0031

また、図1では、説明の煩雑さを避けるために、9つの各基本ブロックが左右上下のいず
れかの基本ブロックと、プログラム素子を介して接続される場合を例示している。しかし
、本発明はこの構成に限定されず、基本ブロックの数とその接続構造は、設計者が適宜定
めることができる。

0032

また、図1では、各基本ブロックが、プログラム素子を介して、電源電位VDDの与えら
れているノードと接続されている構成を示しているが、実際には、各基本ブロックは、電
源電位VDDの他に、電源電位VDDと電位差を有するグラウンドなどの固定電位が与え
られている。すなわち、基本ブロックに電源電位VDDが与えられることで、電源電位V
DDと上記固定電位の電位差が、電源電圧として当該基本ブロックに供給されることとな
る。

0033

また、図1では、任意の基本ブロックが有する一の出力端子が、他の基本ブロックが有す
る一の入力端子に、それぞれプログラム素子を介して接続されている場合を例示している
。しかし、本発明はこの構成に限定されず、任意の基本ブロックが有する一の出力端子が
、他の基本ブロックが有する複数の入力端子に、それぞれプログラム素子を介して接続さ
れていても良い。

0034

なお、基本ブロックとして用いる論理回路の構成は、特に限定されない。インバータ、A
ND、NANDNORのような、単純な論理演算を行う論理回路から、加算器乗算器
メモリ(例えば、DRAMやSRAM等)、さらには各種演算装置を、基本ブロックと
して用いることができる。

0035

また、各プログラム素子は、2つのノード間の接続を制御する第1のトランジスタ(Tr
1)と、当該第1のトランジスタが有するゲート電極への、電位の供給を制御する第2の
トランジスタ(Tr2)とを、少なくとも有している。図2に、プログラム素子の構成例
を具体的に示す。

0036

図2(A)は、最も単純な構造を有するプログラム素子の一例であり、2つのノード間の
接続を制御する第1のトランジスタ(Tr1)と、当該第1のトランジスタ(Tr1)が
有するゲート電極への、電位の供給を制御する第2のトランジスタ(Tr2)とを有する
。具体的に、第1のトランジスタ(Tr1)が有するソース電極はノードN1に、ドレイ
電極はノードN2に接続されている。そして、第2のトランジスタ(Tr2)のソース
電極(Sで示す)とドレイン電極(Dで示す)は、いずれか一方が第1のトランジスタ(
Tr1)のゲート電極に接続されており、他方には第1のトランジスタ(Tr1)のスイ
チングを制御するための信号(Sig1)の電位が与えられている。

0037

なお、第1のトランジスタ(Tr1)が有するゲート電極の電位を保持するための容量素
子を設けるようにしても良い。

0038

第2のトランジスタ(Tr2)が、そのゲート電極に入力される信号に従ってオンになる
と、第1のトランジスタ(Tr1)のスイッチングを制御するための信号の電位が、第1
のトランジスタ(Tr1)のゲート電極に与えられる。第1のトランジスタ(Tr1)は
、そのゲート電極に与えられた電位に従ってスイッチングを行う。第1のトランジスタ(
Tr1)がオンだと、ノードN1とノードN2が接続される。逆に、第1のトランジスタ
(Tr1)がオフだと、ノードN1とノードN2は接続されず、これらのノードのいずれ
か一方は、ハイインピーダンスの状態となる。

0039

次いで、第2のトランジスタ(Tr2)が、そのゲート電極に入力される信号に従ってオ
フになると、第1のトランジスタ(Tr1)が有するゲート電極はフローティングの状態
となり、その電位が保持される。よって、ノードN1とノードN2の間の接続状態は、保
持される。

0040

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線抵抗ダイオード、トランジスタなどの回路素子を介し
間接的に接続している状態も、その範疇に含む。

0041

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一
の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0042

また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル
型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与え
られる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位
が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼
ばれる。本明細書では、便宜上、ソース電極とドレイン電極が固定されているものと仮定
して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従っ
てソース電極とドレイン電極の呼び方が入れ替わる。

0043

なお、基本ブロック間の接続を制御するプログラム素子の場合、ノードN1とノードN2
は、それぞれ互いに異なる基本ブロックの入力端子または出力端子に接続されている。ま
た、基本ブロックへの電源電圧の供給を制御するプログラム素子の場合、ノードN1とノ
ードN2は、一方が基本ブロックに接続されており、他方には電源電位VDDが与えられ
ている。

0044

次いで、図2(B)に、プログラム素子の別の一例を示す。図2(B)に示すプログラム
素子は、2つのノード間の接続を制御する第1のトランジスタ(Tr1)と、当該第1の
トランジスタ(Tr1)が有するゲート電極への、電位の供給を制御する第2のトランジ
スタ(Tr2)と、上記2つのノードのいずれか一つと、固定電位VSSが与えられてい
るノードとの間の接続を制御する第3のトランジスタ(Tr3)とを有する。

0045

具体的に、第1のトランジスタ(Tr1)が有するソース電極はノードN1に、ドレイン
電極はノードN2に接続されている。そして、第2のトランジスタ(Tr2)のソース電
極とドレイン電極は、いずれか一方が第1のトランジスタ(Tr1)のゲート電極に接続
されており、他方には第1のトランジスタ(Tr1)のスイッチングを制御するための信
号の電位が与えられている。また、第3のトランジスタ(Tr3)が有するソース電極と
ドレイン電極は、一方がノードN2に接続されており、他方が固定電位VSSの与えられ
ているノードに接続されている。そして、第1のトランジスタ(Tr1)のゲート電極と
、第3のトランジスタ(Tr3)のゲート電極とが接続されている。なお、第1のトラン
ジスタ(Tr1)はnチャネル型トランジスタであり、第3のトランジスタ(Tr3)は
pチャネル型トランジスタである。

0046

また、図2(B)に示すプログラム素子は、第1のトランジスタ(Tr1)が有するゲー
ト電極の電位を保持するための容量素子Csを有している。容量素子Csは必ずしも設け
る必要はないが、容量素子Csを設けることで、ノードN1とノードN2間の接続状態を
、より長い期間に渡って保持することができる。具体的に、容量素子Csが有する一対の
電極は、一方が第1のトランジスタ(Tr1)のゲート電極に接続されており、他方が固
定電位VSSの与えられているノードに接続されている。

0047

第2のトランジスタ(Tr2)が、そのゲート電極に入力される信号に従ってオンになる
と、第1のトランジスタ(Tr1)のスイッチングを制御するための信号の電位が、第1
のトランジスタ(Tr1)のゲート電極と、第3のトランジスタ(Tr3)のゲート電極
と、容量素子Csの一方の電極に与えられる。第1のトランジスタ(Tr1)は、そのゲ
ート電極に与えられた信号の電位に従ってスイッチングを行う。そして、第3のトランジ
スタ(Tr3)は、第1のトランジスタ(Tr1)と極性が異なるので、第1のトランジ
スタ(Tr1)と逆のスイッチングを行う。

0048

例えば、第1のトランジスタ(Tr1)がオンになると、第3のトランジスタ(Tr3)
はオフとなる。その結果、ノードN1とノードN2が接続される。逆に、第1のトランジ
スタ(Tr1)がオフになると、第3のトランジスタ(Tr3)はオンとなる。その結果
、ノードN1とノードN2は接続されず、ノードN2が、固定電位VSSの与えられてい
るノードに接続される。

0049

次いで、第2のトランジスタ(Tr2)が、そのゲート電極に入力される信号に従ってオ
フになると、第1のトランジスタ(Tr1)が有するゲート電極と、第3のトランジスタ
(Tr3)が有するゲート電極はフローティングの状態となり、その電位が容量Csによ
り保持される。よって、ノードN1とノードN2の間と、ノードN2と固定電位VSSの
与えられているノードの間の接続状態は、保持される。

0050

なお、図2(B)では、第3のトランジスタ(Tr3)に、pチャネル型トランジスタを
用いたが、酸化物半導体のように一般的にpチャネル型が得られない、あるいは、得られ
たとしても移動度が非常に低い場合には、図2(C)で示すように、pチャネル型トラン
ジスタの代わりに抵抗Rを用いることもできる。

0051

そして、本発明の一態様では、図2(A)乃至図2(C)に例示したプログラム素子にお
いて、第2のトランジスタ(Tr2)のオフ電流またはリーク電流が極めて低いことを特
徴とする。具体的に、第2のトランジスタ(Tr2)は、シリコン半導体よりもバンド
ャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域
に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル
形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。

0052

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導
体、酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができ
る。この中でも酸化物半導体は、スパッタリング法湿式法印刷法など)により作製可
能であり、量産性に優れるといった利点がある。また、炭化珪素や窒化ガリウムは単結晶
としなければ十分な特性が得られず、そのための炭化珪素のプロセス温度は約1500℃
、窒化ガリウムのプロセス温度は約1100℃であるが、酸化物半導体の成膜温度は、3
00〜500℃(最大でも700℃程度)と低く、単結晶シリコン等の半導体材料を用い
集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、
基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、
特に酸化物半導体は量産性が高いというメリットを有する。また、より優れた性能(例え
電界効果移動度)を有する結晶性の酸化物半導体も、450℃から800℃の熱処理
よって容易に得ることができる。

0053

酸化物半導体を第2のトランジスタ(Tr2)に用いる場合、上記酸化物半導体は、バン
ドギャップが3eV以上でかつ、キャリア密度が1012/cm3未満、好ましくは10
11/cm3未満の特性を有することが望ましい。また、上記酸化物半導体は、SIMS
による水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm
3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/c
m3以下であることが望ましい。上記特性を有する酸化物半導体を用いることで、第2の
トランジスタ(Tr2)のオフ電流、リーク電流を低くすることができる。

0054

また、第2のトランジスタ(Tr2)は、ゲート絶縁膜の厚さが、10nm以上、好まし
くは、100nm以上とするのが望ましく、また、チャネル長を100nm以上、好まし
くは300nm以上とするのが望ましい。上記構造を採用することで、第2のトランジス
タ(Tr2)のオフ電流、リーク電流を低くすることができる。

0055

このように、オフ電流、リーク電流の著しく低い第2のトランジスタ(Tr2)を用いて
、第1のトランジスタが有するゲート電極への電位の供給を制御することで、第1のトラ
ンジスタのゲート電圧は、長期間に渡って保持される。従って、ノードN1とノードN2
の間の接続状態も、長期間に渡り保持することができる。

0056

なお、接続状態を保持する際において、第2のトランジスタ(Tr2)のオフ電流、リー
ク電流をさらに低減させるには、第2のトランジスタ(Tr2)が有するゲート電極の電
位を、プログラム素子の中で最も低くなるように設定すればよい。具体的には、トランジ
スタ、容量素子、抵抗などの、プログラム素子を構成する全ての回路素子が有する電極や
端子の電位のうち、第2のトランジスタ(Tr2)が有するゲート電極の電位が、他の全
ての電位よりも3V以上、より好ましくは5V以上低くなるように設定するのが望ましい

0057

また、第1のトランジスタ(Tr1)または第3のトランジスタ(Tr3)は、第2のト
ランジスタ(Tr2)と同様に、シリコン半導体よりもバンドギャップが広く、真性キャ
リア密度がシリコンよりも低い半導体材料をチャネル形成領域に有していても良いし、第
2のトランジスタ(Tr2)とは異なり、移動度のより高い半導体材料をチャネル形成領
域に有していても良い。移動度の高い半導体材料として、例えば、多結晶や単結晶などの
結晶性を有するゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化珪素など
が適している。また、第1のトランジスタ(Tr1)または第3のトランジスタ(Tr3
)は、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。

0058

前者の場合、第1のトランジスタ(Tr1)または第3のトランジスタ(Tr3)も第2
のトランジスタ(Tr2)と同様に、オフ電流、リーク電流が低いという特性を有するこ
とになるので、半導体装置の消費電力をさらに削減することができる。特に、基本ブロッ
クへの電源電位VDDの供給を制御するプログラム素子の場合、第1のトランジスタ(T
r1)の電界効果移動度が10cm2V−1s−1程度であれば十分動作が可能であり、
さほど高い動作速度は要求されない。そして、基本ブロックへの電源電位VDDの供給を
制御するプログラム素子において生じるオフ電流、リーク電流は、消費電力の増大にその
まま繋がってしまう。そのため、基本ブロックへの電源電位VDDの供給を制御するプロ
グラム素子の場合は、前者の構成を採用することが望ましい。

0059

また、後者の場合、第1のトランジスタ(Tr1)の移動度が高くなるので、第1のトラ
ンジスタ(Tr1)によって接続されるノード間の抵抗を低くすることができる。特に、
基本ブロック間の接続を制御するためのプログラム素子の場合、基本ブロックどうしの接
続抵抗が高いことは、半導体装置の動作速度の低減につながる。そのため、基本ブロック
間の接続を制御するためのプログラム素子の場合は、後者の構成を採用することが望まし
い。なお、第1のトランジスタ(Tr1)が移動度のより高い半導体材料をチャネル形成
領域に有している場合において、オフ電流、リーク電流を低減させるには、そのゲート
縁膜の厚さを10nm以上とすることが好ましい。

0060

なお、第2のトランジスタ(Tr2)と、第1のトランジスタ(Tr1)及び第3のトラ
ンジスタ(Tr3)とが、同じ半導体材料をチャネル形成領域に有している場合、第1の
トランジスタ(Tr1)及び第3のトランジスタ(Tr3)を第2のトランジスタ(Tr
2)と同じ層内に形成してもよい。この場合、第1のトランジスタ(Tr1)及び第3の
トランジスタ(Tr3)と、第2のトランジスタ(Tr2)とは、ゲート絶縁膜の膜厚
設計上同じとなるが、チャネル長、またはチャネル幅は、異ならせておいても良い。例え
ば、第1のトランジスタ(Tr1)のチャネル形成領域を低抵抗にしたい場合、そのチャ
ネル幅を、第2のトランジスタ(Tr2)の2倍以上、好ましくは5倍以上とすると良い

0061

さらに、第1のトランジスタ(Tr1)は、ノンセルフアライン方式で作製してもよい。
ノンセルフアライン方式では、ゲート電極と、ソース電極またはドレイン電極とのオーバ
ラップによる寄生容量が生じるが、第1のトランジスタ(Tr1)は高速動作をさほど
要求されないので、上記寄生容量は問題とならない。むしろ、上記寄生容量は、第1のト
ランジスタ(Tr1)のゲート電極の電位を保持する容量(Cs)として機能する。他方
、第2のトランジスタ(Tr2)は、スイッチングの際に第1のトランジスタ(Tr1)
のゲート電極に電位の変化が発生するのを防ぐために、その寄生容量は小さいことが好ま
しい。

0062

また、第1のトランジスタ(Tr1)に、基本ブロックを構成するトランジスタと同じ半
導体材料を用いる場合であっても、第1のトランジスタ(Tr1)のリーク電流を低減す
るために、そのゲート絶縁膜の膜厚は、基本ブロックを構成するトランジスタよりも大き
いことが望ましい。この場合、第1のトランジスタ(Tr1)は、上述したノンセルフ
ライン方式で作製し、基本ブロックに用いられるトランジスタとは異なる層に形成された
導電膜を、そのゲート電極として用いても良い。

0063

なお、図2では、第1のトランジスタ(Tr1)、第2のトランジスタ(Tr2)、第3
のトランジスタ(Tr3)が、ゲート電極を半導体膜の片側にのみ有している場合を示し
ている。しかし、本発明の一態様はこの構成に限定されず、上記トランジスタが、半導体
膜を間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。こ
の場合、バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良
いし、電位が他から与えられている状態であっても良い。後者の場合、ゲート電極とバッ
クゲート電極が電気的に接続されていても良いし、バックゲート電極にのみ、常にグラ
ンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制
御することで、トランジスタの閾値電圧を制御することができる。

0064

また、半導体装置に用いることができるプログラム素子は、図2に示した回路構成に限定
されず、少なくとも、2つのノード間の接続を制御するための第1のトランジスタと、上
記第1のトランジスタが有するゲート電極への、電位の供給を制御するための第2のトラ
ンジスタとを有し、なおかつ、第2のトランジスタが、シリコンの約3倍程度の大きなバ
ンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有していれば
良い。

0065

次いで、上述した構成を有するプログラム素子を用いて、複数の基本ブロックを任意に接
続する場合の、半導体装置の動作について説明する。

0066

図1に示す半導体装置では、全ての基本ブロック間の接続が切断され、また、全ての基本
ブロックへの電源電圧の供給が停止している状態である。この図1に示す状態から、プロ
グラム素子の幾つかをオンとして、基本ブロック間が接続された状態を、図3に示す。具
体的に、図3では、プログラム素子SwAB、プログラム素子SwBC、プログラム素子
SwCF、プログラム素子SwFIがオンになることで、基本ブロックAの出力端子と基
本ブロックBの入力端子が接続され、基本ブロックBの出力端子と基本ブロックCの入力
端子が接続され、基本ブロックCの出力端子と基本ブロックFの入力端子が接続され、基
本ブロックFの出力端子と基本ブロックIの入力端子が接続されている。また、プログラ
ム素子SwVA、プログラム素子SwVB、プログラム素子SwVC、プログラム素子S
wVF、プログラム素子SwVIがオンになることで、基本ブロックA、基本ブロックB
、基本ブロックC、基本ブロックF、基本ブロックIに、電源電位VDDが与えられてい
る。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図3に示
すように、半導体装置の入力端子(IN)から、基本ブロックA−基本ブロックB−基本
ブロックC−基本ブロックF−基本ブロックIという信号の経路が形成される。そして、
上記各基本ブロックにおいて第1の信号処理が行われることにより、出力端子(OUT
から信号が出力される。

0067

なお、この図3に示した状態で、入力された信号に第1の信号処理を施して出力信号を得
た後に、第2の信号処理を行う場合には、基本ブロック間の接続を変更する。基本ブロッ
ク間の接続の変更は、一旦、全てのプログラム素子を切断した後に行うことが望ましい。

0068

第2の信号処理を行う際の、基本ブロック間の接続状態の一例を、図4に示す。具体的に
図4では、プログラム素子SwAD、プログラム素子SwDE、プログラム素子SwE
H、プログラム素子SwHIがオンになることで、基本ブロックAの出力端子と基本ブロ
ックDの入力端子が接続され、基本ブロックDの出力端子と基本ブロックEの入力端子が
接続され、基本ブロックEの出力端子と基本ブロックHの入力端子が接続され、基本ブロ
ックHの出力端子と基本ブロックIの入力端子が接続されている。また、プログラム素子
SwVA、プログラム素子SwVD、プログラム素子SwVE、プログラム素子SwVH
、プログラム素子SwVIがオンになることで、基本ブロックA、基本ブロックD、基本
ブロックE、基本ブロックH、基本ブロックIに、電源電位VDDが与えられている。そ
して、上記以外の全てのプログラム素子はオフになっている。この結果、図4に示すよう
に、半導体装置の入力端子(IN)から、基本ブロックA−基本ブロックD−基本ブロッ
クE−基本ブロックH−基本ブロックIという信号の経路が形成される。そして、上記各
基本ブロックにおいて第2の信号処理が行われることにより、出力端子(OUT)から信
号が出力される。

0069

さらに、第3の信号処理を行う場合も、一旦、全てのプログラム素子を切断した後に、基
本ブロック間の接続の変更を行うことが望ましい。第3の信号処理を行う際の、基本ブロ
ック間の接続状態の一例を、図5に示す。具体的に、図5では、プログラム素子SwAD
、プログラム素子SwDG、プログラム素子SwGH、プログラム素子SwHE、プログ
ラム素子SwEF、プログラム素子SwFIがオンになることで、基本ブロックAの出力
端子と基本ブロックDの入力端子が接続され、基本ブロックDの出力端子と基本ブロック
Gの入力端子が接続され、基本ブロックGの出力端子と基本ブロックHの入力端子が接続
され、基本ブロックHの出力端子と基本ブロックEの入力端子が接続され、基本ブロック
Eの出力端子と基本ブロックFの入力端子が接続され、基本ブロックFの出力端子と基本
ブロックIの入力端子が接続されている。また、プログラム素子SwVA、プログラム素
子SwVD、プログラム素子SwVG、プログラム素子SwVH、プログラム素子SwV
E、プログラム素子SwVF、プログラム素子SwVIがオンになることで、基本ブロッ
クA、基本ブロックD、基本ブロックE、基本ブロックF、基本ブロックG、基本ブロッ
クH、基本ブロックIに、電源電位VDDが与えられている。そして、上記以外の全ての
プログラム素子はオフになっている。この結果、図5に示すように、半導体装置の入力端
子(IN)から、基本ブロックA−基本ブロックD−基本ブロックG—基本ブロックH−
基本ブロックE−基本ブロックF−基本ブロックIという信号の経路が形成される。そし
て、上記各基本ブロックにおいて第3の信号処理が行われることにより、出力端子(OU
T)から信号が出力される。

0070

なお、コンフィギュレーション処理を行う(プログラム素子のスイッチングを制御するこ
とで回路を構築する)のに要する時間は、基本ブロックとプログラム素子で構成されるマ
トリクスの規模にもよるが、図3に示すような回路構成を用いる限りは無視できる程度の
短い時間である。例えば、1行の基本ブロックあたりに要する上記時間は100ナノ秒
下である。図1のような、3行の基本ブロックで構成されるマトリクスであれば、1マイ
クロ秒もかからない。

0071

本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を停止する
ことにより、半導体装置の消費電力を低く抑えることができる。特に、チャネル長50n
m以下の半導体装置においては、ゲート絶縁膜の厚さが数nm以下となり、消費電力の相
当部分をゲート絶縁膜におけるリーク電流が占めるため、上記構成は消費電力低減のため
に有効である。

0072

また、本発明の一態様では、基本ブロックどうしの接続を、オフ電流又はリーク電流の極
めて低いトランジスタにより制御することで、電源電圧が供給されている基本ブロックと
、電源電圧が供給されていない基本ブロックの間に流れるリーク電流またはオフ電流を低
減し、半導体装置の消費電力を低く抑えることができる。

0073

また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、
従来のEEPROMを用いたプログラム素子に比べて抑えることができるので、データの
書き換え回数を増やすことができる半導体装置を提供することができる。

0074

また、上記構成を有するプログラム素子は、データの書き込みに必要な動作電圧が、第2
のトランジスタ(Tr2)の動作電圧によりほぼ決まる。よって、従来のEEPROMを
用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を
抑えられる半導体装置を提供することができる。

0075

また、上記構成を有するプログラム素子は、SRAMを用いたプログラム素子と異なり、
プログラム素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持するこ
とが可能である。また、オフ電流の著しく低いトランジスタを用いてデータの保持を行っ
ている。そのため、消費電力を抑えられる半導体装置を提供することができる。

0076

(実施の形態2)
実施の形態1では、任意の基本ブロックが、多い場合に4つの隣接する基本ブロックと接
続できる例を示したが、本実施の形態では、任意の基本ブロックが8つの隣接する基本ブ
ロックと接続する例について説明する。

0077

図6に示す半導体装置には、図1と同様に、9つの基本ブロックA乃至基本ブロックIと
、それら基本ブロックA乃至基本ブロックI間の接続を制御するプログラム素子と、各基
本ブロックA乃至基本ブロックIへの、電源電位VDDの供給を制御するプログラム素子
とが設けられている。

0078

ただし、図6に示す半導体装置は、図1とは異なり、中央の基本ブロックEと、当該基本
ブロックE以外の全ての基本ブロックとが、プログラム素子SwAE乃至プログラム素子
SwIE、プログラム素子SwEA乃至プログラム素子SwEIにより、接続可能である

0079

なお、図6では、中央の基本ブロックEと、その他の基本ブロックの間の接続を制御する
プログラム素子SwAE乃至プログラム素子SwIE、プログラム素子SwEA乃至プロ
グラム素子SwEIと、基本ブロックEへの電源電位VDDの供給を制御するプログラム
素子SwVEのみを示している。しかし、基本ブロックAと基本ブロックB、基本ブロッ
クBと基本ブロックC、基本ブロックCと基本ブロックF、基本ブロックFと基本ブロッ
クI、基本ブロックAと基本ブロックD、基本ブロックDと基本ブロックG、基本ブロッ
クGと基本ブロックH、基本ブロックHと基本ブロックIの間の接続も、図1の場合と同
様に、プログラム素子により制御することができる。また、基本ブロックA、基本ブロッ
クB、基本ブロックC、基本ブロックD、基本ブロックF、基本ブロックG、基本ブロッ
クH、基本ブロックIへの、電源電位VDDの供給も、図1と同様に、プログラム素子に
より制御することが可能である。

0080

なお、プログラム素子は、実施の形態1に示した構成を用いることができる。

0081

図6に示すように、任意の基本ブロックと接続可能な基本ブロックの数は、設計者が適宜
設定することが可能である。

0082

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

0083

(実施の形態3)
基本ブロックにより大規模なマトリクスが構成されている半導体装置について、より一般
化した例を挙げて、説明する。

0084

本実施の形態では、半導体装置が有する、第n行第m列の基本ブロックU(n,m)に注
目する。図7に示すように、基本ブロックU(n,m)の周囲には、基本ブロックU(n
−1,m−1)、U(n,m−1)、U(n+1,m−1)、U(n−1,m)、U(n
+1,m)、U(n−1,m+1)、U(n,m+1)、U(n+1,m+1)という8
つの基本ブロックが存在している。そして、基本ブロックU(n,m)は、これら8つの
基本ブロックと、プログラム素子を介して、それぞれ信号の授受ができるように接続され
ている。

0085

図8に、図7に示した各基本ブロック間の接続を制御するためのプログラム素子と、各基
本ブロックへの電源電位VDDの供給を制御するためのプログラム素子の、具体的な構成
を一例として示す。

0086

なお、図8では、図2(A)で示したプログラム素子を用いた例を示しているが、図2
B)、図2(C)に示したプログラム素子を用いていても良い。また、プログラム素子の
構成は図2に示した回路構成に限定されず、少なくとも、2つのノード間の接続を制御す
るための第1のトランジスタと、上記第1のトランジスタが有するゲート電極への、電位
の供給を制御するための第2のトランジスタとを有し、なおかつ、第2のトランジスタが
、シリコンの約3倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料
をチャネル形成領域に有していれば良い。

0087

また、図8では、プログラム素子に用いられている、酸化物半導体などの半導体材料をチ
ャネル形成領域に有しているトランジスタを、他のトランジスタと区別するために、通常
のトランジスタに円を重ねた記号で記す。

0088

そして、図8に示す半導体装置は、上記基本ブロックに加えて、プログラム素子の動作を
制御するための信号線を有している。

0089

具体的に、図8では、信号線として、マトリクスの1列あたり5本のデータ信号線Y1、
Y2、Y3、Y4、Y5と、1行あたり2本の走査信号線X1、X2を用いる例を示して
いるが、1行あたり1本の走査信号線を用い、代わりに1列あたり9本のデータ信号線を
用いる構成としてもよい。走査信号線の数を減らすと、コンフィギュレーション処理を行
う時間を短縮できる。

0090

なお、図8では、n−1列目の5本のデータ信号線をY1n−1、Y2n−1、Y3n−
1、Y4n−1、Y5n−1と示し、n列目の5本のデータ信号線をY1n、Y2n、Y
3n、Y4n、Y5nと示している。また、m−1行目の2本の走査信号線をX1m−1
、X2m−1と示し、m行目の2本の走査信号線をX1m、X2mと示している。

0091

なお、信号線の総数を抑えるためには、マトリクスを構成している基本ブロックの配置に
合わせて、走査信号線とデータ信号線の数を設定すると良い。例えば、図8のように、一
列あたり5本のデータ信号線と一行あたり2本の走査信号線を設ける場合、N行M列の基
本ブロックを有する半導体装置全体では、(2N+5M)本の信号線がおおよそ必要とな
る。一方、一列あたり9本のデータ信号線と一行あたり1本の走査信号線を用いる場合、
N行M列の基本ブロックを有する半導体装置全体では、(N+9M)本の信号線がおおよ
そ必要となる。よって、N<4Mの半導体装置ならば、後者の構成よりも前者の構成を採
用する方が、信号線の総数を抑えることができる。逆に、N>4Mの半導体装置ならば、
前者の構成よりも後者の構成を採用する方が、信号線の総数を抑えることができる。

0092

本実施の形態で示す半導体装置では、電源電位の供給を、データ信号線Y5を用いて行う
点に特徴を有する。データ信号線Y5(Y51、Y52、、、Y5n—1、Y5n、、、
)は、電源電位の供給を行うためのプログラム素子が有する第1のトランジスタ801に
、各基本ブロックが有する当該第1のトランジスタ801のスイッチングを制御するため
の信号を送る。そして、他のデータ信号線や走査信号線と同様に、コンフィギュレーシ
ン処理を行わない期間においては、データ信号線Y5には信号を送る必要がない。よって
、その期間において、データ信号線Y5から各基本ブロックに電源電位を供給することが
できる。

0093

なお、図8では、各基本ブロックに入力端子と出力端子を各1つしか設けていない例を示
したが、複数の入力端子や複数の出力端子を有する基本ブロックを用いていても良い。

0094

次いで、図8で示す半導体装置の、動作の一例について説明する。図9(A)に、図8
示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。

0095

図9(A)に示すように、走査信号線X1m—1、X2m—1、X1m、X2mには、タ
イミングがずれるように、パルスを有する信号が順次印加される。図9(A)では、走査
信号線X1m—1に印加される信号の電位のみを実線で示し、他の走査信号線X2m—1
、X1m、X2mに印加される信号の電位を点線で示す。また、図9(A)では、正電位
のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって、パル
スを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接続され
た第2のトランジスタが、オンになる。

0096

そして、各走査信号線にパルスが印加されるタイミングに合わせて、データ信号線Y1n
—1、Y2n—1、Y3n—1、Y4n—1、Y5n—1、Y1n、Y2n、Y3n、Y
4n、Y5nに選択信号を印加する。各データ信号線に印加された選択信号は、オンにな
った第2のトランジスタを介して、走査信号線とデータ信号線の交点に設けられた第1の
トランジスタのゲート電極に入力される。そして、この選択信号の電位に従って、上記第
1のトランジスタのスイッチングが制御される。

0097

例えば、図8に示す基本ブロックを、U(n−1,m−1)、U(n,m)、U(n,m
+1)、U(n−1,m)、U(n,m−1)、U(n+1,m)の順に接続させるには
図9(A)に示したタイミングチャートに従って、各信号線にパルスを印加すればよい

0098

具体的には、最初に、走査信号線X1m—1にパルスが印加されるタイミングに合わせて
、データ信号線Y4n—1にパルスを印加する。すると、走査信号線X1m—1とデータ
信号線Y4n—1の交点にある第1のトランジスタがオンとなる。この第1のトランジス
タは、基本ブロックU(n−1,m)の出力端子と、基本ブロックU(n,m−1)の入
力端子の接続を制御するスイッチである。よって、上記第1のトランジスタがオンになる
ことで、基本ブロックU(n−1,m)から基本ブロックU(n,m−1)への信号の経
路が形成される。

0099

次に、走査信号線X2m—1にパルスが印加されるタイミングに合わせて、データ信号線
Y2n—1、Y5n—1、Y2n、Y5nにパルスを印加する。すると、それぞれの交点
にある第1のトランジスタがオンとなる。このうち、走査信号線X2m—1とデータ信号
線Y2n—1の交点にある第1のトランジスタは、基本ブロックU(n−1,m−1)の
出力端子と、基本ブロックU(n,m)の入力端子の接続を制御するスイッチである。ま
た、走査信号線X2m—1と、データ信号線Y5n—1及びY5nの交点にある第1のト
ランジスタは、それぞれ、基本ブロックU(n,m)、U(n+1,m)への電源電位の
供給を制御するスイッチである。さらに、走査信号線X2m—1とデータ信号線Y2nの
交点にある第1のトランジスタは、基本ブロックU(n,m−1)の出力端子と、基本ブ
ロックU(n+1,m)の入力端子の接続を制御するスイッチである。よって、上記第1
のトランジスタがオンになることで、基本ブロックU(n−1,m−1)から基本ブロッ
クU(n,m)への信号の経路と、基本ブロックU(n,m−1)から基本ブロックU(
n+1,m)への信号の経路が、形成される。また、基本ブロックU(n,m)、U(n
+1,m)へ、電源電位が供給される。

0100

次に、走査信号線X1mにパルスが印加されるタイミングに合わせて、データ信号線Y2
n—1にパルスを印加する。すると、走査信号線X1mとデータ信号線Y2n—1の交点
にある第1のトランジスタがオンとなる。この第1のトランジスタは基本ブロックU(n
,m+1)の出力端子と、基本ブロックU(n−1,m)の入力端子の接続を制御するス
イッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックU(
n,m+1)から基本ブロックU(n−1,m)への信号の経路が形成される。

0101

次に、走査信号線X2mにパルスが印加されるタイミングに合わせて、データ信号線Y5
n—1、Y1nにパルスを印加する。すると、それぞれの交点にある第1のトランジスタ
がオンとなる。このうち、走査信号線X2mとデータ信号線Y1nの交点にある第1のト
ランジスタは、基本ブロックU(n,m)の出力端子と基本ブロックU(n,m+1)の
入力端子の接続を制御するスイッチである。また、走査信号線X2mとデータ信号線Y5
n—1の交点にある第1のトランジスタは、基本ブロックU(n,m+1)への電源電位
の供給を制御するスイッチである。よって、上記第1のトランジスタがオンになることで
、基本ブロックU(n,m)から基本ブロックU(n,m+1)への信号の経路が形成さ
れ、基本ブロックU(n,m+1)への電源電位の供給経路が形成される。

0102

以上の動作により、基本ブロックU(n−1,m−1)から基本ブロックU(n,m)へ
の信号の経路、基本ブロックU(n,m)から基本ブロックU(n,m+1)への信号の
経路、基本ブロックU(n,m+1)から基本ブロックU(n−1,m)への信号の経路
、基本ブロックU(n−1,m)から基本ブロックU(n,m−1)への信号の経路、基
本ブロックU(n,m−1)から基本ブロックU(n+1,m)への信号の経路が形成さ
れ、基本ブロックU(n,m+1)、U(n,m)、U(n+1,m)への電源電位の供
給経路が形成される。

0103

なお、図9(A)のタイミングチャートには図示しなかったが、基本ブロックU(n,m
+1)、U(n,m)、U(n+1,m)以外に、基本ブロックU(n−1,m−1)、
U(n,m−1)、U(n−1,m)へも、電源電位の供給経路を形成するようにする。

0104

上述したように、基本ブロック間の接続や電源電位の供給の設定は、各走査信号線を走査
することで行われるため、走査信号線の数が多ければ、設定にも時間を要する。ただし、
1本の走査信号線あたりの走査時間、すなわち当該走査信号線にパルスが印加される時間
は、100ナノ秒以下である。よって、1000本の走査信号線を有する半導体装置であ
っても、全ての走査信号線を走査するまでに1ミリ秒もかからない。

0105

上述したように、基本ブロック間の接続や電源電位の供給の設定を行った後、データ信号
線Y5(Y51、Y52、、、Y5n—1、Y5n、、、)に電源電位を供給する。電源
電位の供給経路が形成された基本ブロックは、上記データ信号線から、第1のトランジス
タを経由して電源電位が供給されるため、演算処理を行うことができる。

0106

次いで、図8で示す半導体装置の動作について、別の例を挙げて説明する。図9(B)に
図8に示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。

0107

図9(B)に示すように、走査信号線X1m—1、X2m—1、X1m、X2mには、タ
イミングがずれるように、パルスを有する信号が順次印加される。なお、図9(B)でも
、走査信号線X1m—1に印加される信号の電位のみを実線で示し、他の走査信号線X2
m—1、X1m、X2mに印加される信号の電位を点線で示す。また、図9(B)でも、
正電位のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって
、パルスを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接
続された第2のトランジスタが、オンになる。

0108

そして、図9(B)では、走査信号線X1m—1にパルスが印加される期間において、デ
ータ信号線にはパルスは印加されない。次いで、走査信号線X2m—1にパルスが印加さ
れるタイミングに合わせて、データ信号線Y5n—1、Y3n、Y4nにパルスを印加す
る。すると、それぞれの交点にある第1のトランジスタがオンとなる。

0109

このうち、走査信号線X2m—1とデータ信号線Y5n—1の交点にある第1のトランジ
スタは、基本ブロックU(n,m)への電源電位の供給を制御するスイッチである。さら
に、走査信号線X2m—1とデータ信号線Y3nの交点にある第1のトランジスタは、基
本ブロックU(n,m−1)の出力端子と基本ブロックU(n+1,m−1)の入力端子
を接続するスイッチであり、走査信号線X2m—1とデータ信号線Y4nの交点にある第
1のトランジスタは、基本ブロックU(n+1,m−1)の出力端子と基本ブロックU(
n,m)の入力端子を接続するスイッチである。上記第1のトランジスタがオンになるこ
とで、基本ブロックU(n,m−1)から基本ブロックU(n+1,m−1)への信号の
経路、基本ブロックU(n+1,m−1)から基本ブロックU(n,m)への信号の経路
が形成され、基本ブロックU(n,m)への電源電位の供給経路が形成される。

0110

次に、走査信号線X1mにパルスが印加されるタイミングに合わせて、データ信号線Y3
n—1にパルスを印加する。すると、走査信号線X1mとデータ信号線Y3n—1の交点
にある第1のトランジスタがオンとなる。この第1のトランジスタは基本ブロックU(n
,m)の出力端子と、基本ブロックU(n−1,m)の入力端子の接続を制御するスイッ
チである。よって、上記第1のトランジスタがオンになることで、基本ブロックU(n,
m)から基本ブロックU(n−1,m)への信号の経路が形成される。

0111

次に、走査信号線X2mにパルスが印加されるタイミングに合わせて、データ信号線Y1
n—1にパルスを印加する。すると、その交点にある第1のトランジスタがオンとなる。
走査信号線X2mとデータ信号線Y1n−1の交点にある第1のトランジスタは基本ブロ
ックU(n−1,m)の出力端子と基本ブロックU(n−1,m+1)の入力端子の接続
を制御するスイッチである。以上により、基本ブロックU(n−1,m)から基本ブロッ
クU(n−1,m+1)への信号の経路が形成される。

0112

以上の動作により、基本ブロックU(n,m−1)から、U(n+1,m−1)、U(n
,m)、U(n−1,m)、U(n−1,m+1)という順で信号の経路が形成され、ま
た、基本ブロックU(n,m)への電源電位の供給経路が形成される。なお、図9(B)
のタイミングチャートには図示しなかったが、基本ブロックU(n,m)以外に、基本ブ
ロックU(n,m−1)、U(n+1,m−1)、U(n−1,m)へも、電源電位の供
給経路を形成するようにする。

0113

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

0114

(実施の形態4)
本実施の形態では、プログラム素子に用いられている、酸化物半導体を用いた第2のトラ
ンジスタの作製方法について説明する。なお、本実施の形態では、図2(B)に示したプ
ログラム素子を例に挙げて、酸化物半導体を用いた第2のトランジスタの作製方法につい
て説明するが、他の回路構成を有するプログラム素子も、本実施の形態において示す作製
方法を参考にして、作製することが可能である。

0115

また、第1のトランジスタ、第3のトランジスタは、ゲルマニウム、シリコン、シリコン
ゲルマニウムや、単結晶炭化珪素などを用いた、通常のCMOSプロセスを用いて形成す
ることができる。また、第1のトランジスタ、第3のトランジスタは、薄膜の半導体膜を
用いていても良いし、バルクの半導体基板を用いていても良い。本実施の形態では、SO
I(Silicon on Insulator)基板を用いて形成された第1のトラン
ジスタ、第3のトランジスタ上に、酸化物半導体を用いた第2のトランジスタを作製する
場合を例に挙げて、その作製方法について説明する。

0116

まず、図10(A)に示すように、SOI基板を用いて第1のトランジスタ501と、第
3のトランジスタ502を形成する。具体的に、第1のトランジスタ501は、絶縁表面
を有する基板500上の単結晶シリコン膜503を用いて形成されたnチャネル型トラン
ジスタであり、第3のトランジスタ502は、絶縁表面を有する基板500上の単結晶シ
リコン膜504を用いて形成されたpチャネル型トランジスタである。また、第1のトラ
ンジスタ501および第3のトランジスタ502のゲート絶縁膜の厚さは10nm以上1
00nm、チャネル長はともに100nm以上500nm以下とする。チャネル長は、第
1のトランジスタ501と第3のトランジスタ502で異なった値としてもよい。

0117

次いで、第1のトランジスタ501及び第3のトランジスタ502上に、酸化物半導体を
用いた第2のトランジスタを作製する。

0118

まず、図10(A)に示すように、第1のトランジスタ501、第3のトランジスタ50
2を覆うように、絶縁膜505、絶縁膜506、絶縁膜507を順に形成する。なお、本
実施の形態では、第1のトランジスタ501及び第3のトランジスタ502を、3層の絶
縁膜505、絶縁膜506、絶縁膜507で覆う場合を例示しているが、第1のトランジ
スタ501及び第3のトランジスタ502と、第2のトランジスタの間に設ける絶縁膜は
3層である必要はなく、1層または2層であっても良いし、4層以上であっても良い。

0119

絶縁膜505、絶縁膜506、絶縁膜507は、後の作製工程における加熱処理の温度に
耐えうる材料を用いる。具体的に、絶縁膜505、絶縁膜506、絶縁膜507として、
酸化珪素窒化珪素窒化酸化珪素酸化窒化珪素窒化アルミニウム酸化アルミニウ
ムなどを用いるのが望ましい。なお、本明細書において酸化窒化物とは、その組成として
窒素よりも酸素含有量が多い物質であり、また、窒化酸化物とは、その組成として、
酸素よりも窒素の含有量が多い物質を意味する。

0120

絶縁膜507は、その表面をCMP(化学的機械研磨)法などにより平坦化させても良い

0121

次いで、図10(B)に示すように、絶縁膜507上に、ゲート電極601、電極602
を形成する。

0122

ゲート電極601、電極602の材料は、モリブデンチタンクロムタンタルタン
グステンネオジムスカンジウム等の金属材料、これら金属材料を主成分とする合金材
料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる
。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料
としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性腐食
性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材
料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカ
ジウム等を用いることができる。

0123

例えば、二層積層構造を有するゲート電極601、電極602として、アルミニウム膜
上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層の
積層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層の積層構造、ま
たは、窒化チタン膜とモリブデン膜とを積層した二層の積層構造とすることが好ましい。
3層の積層構造を有するゲート電極601、電極602としては、アルミニウム膜、アル
ミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオ
ジムの合金膜を中間層とし、タングステン膜窒化タングステン膜、窒化チタン膜または
チタン膜上下層として積層した構造とすることが好ましい。

0124

また、ゲート電極601、電極602に酸化インジウム、酸化インジウム酸化スズ合金
In2O3—SnO2、ITOと略記する)、酸化インジウム酸化亜鉛合金、酸化亜鉛、
酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性
有する酸化物導電膜を用いることもできる。

0125

ゲート電極601、電極602の膜厚は、10nm〜400nm、好ましくは100nm
〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法
より150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望
の形状に加工(パターニング)することで、ゲート電極601、電極602を形成する。
なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜
被覆性が向上するため好ましい。なお、レジストマスクインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
製造コストを低減できる。

0126

次いで、図10(C)に示すように、ゲート電極601、電極602上に、ゲート絶縁膜
603を形成する。ゲート絶縁膜603は、プラズマCVD法又はスパッタリング法等を
用いて、酸化珪素膜窒化珪素膜酸化窒化珪素膜窒化酸化珪素膜酸化アルミニウム
膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフ
ニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶
縁膜603は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリン
グ法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石
英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴン混合ガスを用い
る。

0127

不純物を除去することによりi型化又は実質的にi型化された酸化物半導体(高純度化さ
れた酸化物半導体)は界面準位界面電荷に対して極めて敏感であるため、高純度化され
た酸化物半導体とゲート絶縁膜603の界面特性は重要である。そのため高純度化された
酸化物半導体に接するゲート絶縁膜(GI)は、高品質化が要求される。

0128

例えば、μ波(周波数2.45GHz)を用いた高密度プラズマCVDは、緻密で絶縁耐
圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品
質なゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なも
のとすることができるからである。

0129

もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理
によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれ
にしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸
化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。

0130

バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜603を形成しても良い。この
場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導
体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高
い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含ま
れるアルカリ金属重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜603内、
或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる
。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接する
のを防ぐことができる。

0131

例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm
以下の窒化珪素膜(SiNy(y>0))を形成し、第1のゲート絶縁膜上に第2のゲー
ト絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜(SiOx(x>0))を積
層して、膜厚100nmのゲート絶縁膜603としても良い。ゲート絶縁膜603の膜厚
は、トランジスタに要求される特性によって適宜設定すればよく350nm乃至400n
m程度でもよい。

0132

本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法
で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜60
3を形成する。

0133

なお、ゲート絶縁膜は酸化物半導体と接する。酸化物半導体に水素が侵入するとトランジ
スタ特性に悪影響を及ぼすので、ゲート絶縁膜は水素、水酸基および水分が含まれないこ
とが望ましい。ゲート絶縁膜603に水素、水酸基及び水分がなるべく含まれないように
するためには、成膜の前処理として、スパッタリング装置予備加熱室でゲート電極60
1、電極602が形成された基板500を予備加熱し、基板500に吸着した水分または
水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃
以上400℃以下、好ましくは150℃以上300℃以下である。なお、予備加熱室に設
ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することも
できる。

0134

次いで、ゲート絶縁膜603上に膜厚2nm以上200nm以下、好ましくは膜厚3nm
以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下の酸化物半導体膜を形
成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、酸素雰囲気下、
又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法により形成する
ことができる。

0135

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁膜603の表面に付着している塵埃を除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にRF電源を用いて電圧を印加して基板近傍プラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。
また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、ア
ルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

0136

酸化物半導体膜には、上述したように、四元系金属酸化物であるIn−Sn−Ga−Zn
−O系酸化物半導体や、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体、
In−Sn−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−G
a−Zn−O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn
−O系酸化物半導体や、二元系金属酸化物であるIn−Zn−O系酸化物半導体、Sn−
Zn−O系酸化物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導
体、Sn−Mg−O系酸化物半導体、In−Mg−O系酸化物半導体、In−Ga−O系
酸化物半導体や、In−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物
半導体などを用いることができる。また、上記酸化物半導体は珪素を含んでいてもよい。

0137

或いは、酸化物半導体は、化学式InMO3(ZnO)m(m>0)で表記することがで
きる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素
を示す。

0138

本実施の形態では、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含むタ
ゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn−O系酸化
物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金
属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、また
はIn:Ga:Zn=1:1:2であるターゲットを用いることができる。また、SiO
2を2重量%以上10重量%以下含むターゲットを用いて成膜を行ってもよい。また、I
n、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは9
5%以上99.9%以下である。充填率の高いターゲットを用いることにより、成膜した
酸化物半導体膜は緻密な膜となる。

0139

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
基板500上に酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃
以下、好ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜する
ことにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。ま
た、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、
吸着型真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜
室を排気すると、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ま
しくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導
体膜に含まれる不純物の濃度を低減できる。

0140

成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa
直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。

0141

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜603までが形成
された基板500を予備加熱し、基板500に吸着した水分または水素などの不純物を脱
離し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃以下、好
ましくは150℃以上300℃以下である。なお、予備加熱室に設ける排気手段はクラ
オポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備
加熱は、後に行われる絶縁膜614の成膜前に、ソース電極608及びドレイン電極60
9、配線610乃至配線613まで形成した基板500にも同様に行ってもよい。

0142

次いで、図10(C)に示すように、酸化物半導体膜をエッチングなどにより所望の形状
に加工(パターニング)し、ゲート絶縁膜603上のゲート電極601と重なる位置に、
島状の酸化物半導体膜605を形成する。

0143

島状の酸化物半導体膜605を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。

0144

なお、島状の酸化物半導体膜605を形成するためのエッチングは、ドライエッチング
ウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチ
ングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、三塩化硼素
BCl3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。ま
た、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄SF
6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HB
r)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガス
を添加したガス、などを用いることができる。

0145

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。

0146

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液など
を用いることができる。また、ITO−07N(関東化学社製)を用いてもよい。また、
ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去
される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用
してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料
回収して再利用することにより、資源を有効活用低コスト化を図ることができる。

0147

なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜605及
びゲート絶縁膜603の表面に付着しているレジスト残渣などを除去することが好ましい

0148

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が
多量に含まれていることある。水分または水素はドナー準位を形成しやすいため、酸化物
半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分
または水素などの不純物を低減するために、酸化物半導体膜605に対して、窒素、酸素
、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10
ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下で加熱処理を
行う。

0149

酸化物半導体膜605に加熱処理を施すことで、酸化物半導体膜605中の水分または水
素を脱離させることができる。具体的には、300℃以上700℃以下、好ましくは30
0℃以上500℃以下で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以
下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化
行えるため、ガラス基板歪点を超える温度でも処理することができる。

0150

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

0151

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal An
neal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルライ
ドランプ、キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧
水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置
である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。

0152

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上
、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ま
しくは0.1ppm以下)とすることが好ましい。

0153

以上の工程により、酸化物半導体膜605中の水素の濃度を低減し、高純度化することが
できる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度
以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜
を形成することができる。このため、大面積基板を用いてトランジスタを作製することが
できるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化され
た酸化物半導体膜を用いることで、耐圧性が高く、オンオフ比の高いトランジスタを作製
することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行う
ことができる。

0154

なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、そ
上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各
結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ま
しい。そして、上記多結晶体は、c軸配向している事に加えて、各結晶のab面が一致す
るか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地
表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り
平坦であることが望まれる。

0155

次に、絶縁膜505、絶縁膜506、絶縁膜507、ゲート絶縁膜603を部分的にエッ
チングすることで、第1のトランジスタ501が有する一対の不純物領域606と、第3
のトランジスタ502が有する一対の不純物領域607と、第1のトランジスタ501が
有するゲート電極510と、第3のトランジスタ502が有するゲート電極511と、電
極602に達するコンタクトホールを形成する。

0156

なお、第1のトランジスタ501が有する一対の不純物領域606は、一方がソース電極
、他方がドレイン電極として機能する。また、第3のトランジスタ502が有する一対の
不純物領域607は、一方がソース電極、他方がドレイン電極として機能する。

0157

そして、酸化物半導体膜605を覆うように、ソース電極またはドレイン電極(これと同
じ層で形成される配線を含む)として用いる導電膜を、スパッタ法や真空蒸着法で形成し
たあと、エッチング等により該導電膜をパターニングすることで、図11(A)に示すよ
うに、ソース電極608、ドレイン電極609、配線610乃至配線613を形成する。

0158

なお、ソース電極608、ドレイン電極609は、酸化物半導体膜605に接している。
また、配線610は、一対の不純物領域606の一方に接している。配線611は、一対
の不純物領域606の他方と、一対の不純物領域607の一方に接している。また、ソー
ス電極608は、一対の不純物領域607の他方にも、接している。また、配線612は
、電極602及びゲート電極510に接している。また、配線613は、電極602及び
ゲート電極511に接している。

0159

ソース電極608、ドレイン電極609、配線610乃至配線613(加えて、これらと
同じ層で形成される他の配線を含む)となる導電膜の材料としては、Al、Cr、Cu、
Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金膜等が挙げられる。また、Al、Cuなどの金属膜の下
側もしくは上側にCr、Ta、Ti、Mo、Wなどの高融点金属膜を積層させた構成とし
ても良い。また、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、YなどAl膜に生ず
ヒロックウィスカーの発生を防止する元素が添加されているAl材料を用いることで
耐熱性を向上させることが可能となる。

0160

また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti
膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する
3層構造などが挙げられる。

0161

また、ソース電極608、ドレイン電極609、配線610乃至配線613(加えて、こ
れらと同じ層で形成される他の配線を含む)となる導電膜としては、導電性の金属酸化物
で形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化ス
ズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金、酸化インジウム酸
亜鉛合金(In2O3—ZnO)または前記金属酸化物材料にシリコン若しくは酸化シ
リコンを含ませたものを用いることができる。

0162

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。

0163

なお、導電膜のエッチングの際に、酸化物半導体膜605がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の
酸化物半導体膜605の露出した部分が一部エッチングされることで、溝部(凹部)が形
成されることもある。

0164

本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニア過酸化水素水
含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすることが
できるが、酸化物半導体膜605も一部エッチングされる場合がある。アンモニア過水を
含む溶液は、具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水
とを、体積比5:2:2で混合した水溶液を用いる。或いは、塩素(Cl2)、塩化硼素
(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良い。

0165

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジ
マスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

0166

次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

0167

なお、プラズマ処理を行った後、図11(B)に示すように、ソース電極608と、ドレ
イン電極609と、配線610乃至配線613と、酸化物半導体膜605とを覆うように
、絶縁膜614を形成する。絶縁膜614は、水分や、水素などの不純物を極力含まない
ことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されて
いても良い。絶縁膜614に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又
は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵
抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜6
14はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要
である。上記絶縁膜614には、バリア性の高い材料を用いるのが望ましい。例えば、バ
リア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または
窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場
合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の
高い絶縁膜よりも、酸化物半導体膜605に近い側に形成する。そして、窒素の含有比率
が低い絶縁膜を間に挟んで、ソース電極608及びドレイン電極609及び酸化物半導体
膜605と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用
いることで、酸化物半導体膜605内、ゲート絶縁膜603内、或いは、酸化物半導体膜
605と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防
ぐことができる。また、酸化物半導体膜605に接するように窒素の比率が低い酸化珪素
膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜
が直接酸化物半導体膜605に接するのを防ぐことができる。

0168

本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜614を
形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では
100℃とする。

0169

なお、絶縁膜614を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素
、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10
ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好
ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行う。本実施の
形態では、例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。或いは、ソース
電極608及びドレイン電極609と、配線610乃至配線613とを形成する前に、酸
化物半導体膜に対して行った先の加熱処理と同様に、高温短時間RTA処理を行っても
良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜605に酸素
欠損が発生していたとしても、ソース電極608とドレイン電極609の間に設けられた
酸化物半導体膜605の露出領域に接して、酸素を含む絶縁膜614が設けられた後に、
加熱処理が施されることによって、酸化物半導体膜605に酸素が供与される。そのため
、酸化物半導体膜605の絶縁膜614と接する領域に酸素が供与されることで、ドナー
となる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化
物半導体膜605をi型化または実質的にi型化にすることができ、トランジスタの電気
特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタ
イミングは、絶縁膜614の形成後であれば特に限定されない。他の工程における加熱処
理、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理が、
上記加熱処理を兼ねるようにすることで、工程数を増やすことなく、酸化物半導体膜60
5をi型化または実質的にi型化にすることができる。

0170

絶縁膜614上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導
体膜605と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成
する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲー
ト電極601、電極602、或いはソース電極608及びドレイン電極609、配線61
0乃至配線613と同様の材料、構造を用いて形成することが可能である。

0171

バックゲート電極の膜厚は、10nm〜400nm、好ましくは100nm〜200nm
とする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜
を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングに
より不要な部分を除去して、該導電膜を所望の形状に加工(パターニング)することで、
バックゲート電極を形成すると良い。

0172

以上の工程により、第2のトランジスタ620と、容量素子623が形成される。なお、
容量素子623は、電極602とソース電極608とが、ゲート絶縁膜603を間に挟ん
で重なり合っている領域に形成される。なお、容量素子623は、必ずしも第2のトラン
ジスタ620と同じ層上に形成する必要はなく、例えば、第1のトランジスタ501及び
第3のトランジスタ502と同じ層上に形成しても良い。

0173

第2のトランジスタ620は、ゲート電極601と、ゲート電極601上のゲート絶縁膜
603と、ゲート絶縁膜603上においてゲート電極601と重なっている酸化物半導体
膜605と、酸化物半導体膜605上に形成された一対のソース電極608またはドレイ
ン電極609とを有する。さらに、第2のトランジスタ620は、酸化物半導体膜605
上に形成された絶縁膜614を、その構成要素に含めても良い。図11(B)に示す第2
のトランジスタ620は、ソース電極608とドレイン電極609の間において、酸化物
半導体膜605の一部が露出したチャネルエッチ構造である。

0174

なお、第2のトランジスタ620はシングルゲート構造のトランジスタを用いて説明した
が、必要に応じて、電気的に接続された複数のゲート電極601を有することで、チャネ
ル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

0175

次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物
を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように
影響を与えるかを以下に説明する。

0176

図13は、酸化物半導体を用いたトランジスタの断面図である。ゲート電極(GE)上に
ゲート絶縁膜(GI)を介して酸化物半導体膜(OS)が設けられ、その上にソース電極
(S)及びドレイン電極(D)が設けられ、ソース電極(S)及びドレイン電極(D)上
に絶縁膜が設けられている。

0177

図14に、図13に示すA−A’断面におけるエネルギーバンド図(模式図)を示す。ま
た、図14において黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷
−q、電荷+qを有している。ドレイン電極(D)に正の電圧(VD>0)を印加した上
で、破線はゲート電極(GE)に電圧を印加しない場合(VG=0)、実線はゲート電極
(GE)に正の電圧(VG>0)を印加する場合を示す。ゲート電極(GE)に電圧を印
加しない場合は高いポテンシャル障壁のためにソース電極(S)から酸化物半導体膜(O
S)側へキャリア(電子)が注入されず、電流を流さないオフ状態を示す。一方、ゲート
電極(GE)に正の電圧を印加するとポテンシャル障壁が低下し、酸化物半導体膜(OS
)に電流を流すオン状態を示す。

0178

図15は、図13におけるB−B’の断面におけるエネルギーバンド図(模式図)である
図15(A)はゲート電極(GE)に正の電圧(VG>0)が印加された状態であり、
ソース電極とドレイン電極間にキャリア(電子)が流れるオン状態を示している。また、
図15(B)は、ゲート電極(GE)に負の電圧(VG<0)が印加された状態であり、
オフ状態である場合を示す。

0179

図16は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係
を示す。

0180

常温において金属中の電子は縮退しており、フェルミ準位伝導帯内に位置する。一方、
従来の酸化物半導体は一般にn型であり、その場合のフェルミ準位(Ef)は、バンドギ
ャップ中央に位置する真性フェルミ準位(Ei)から離れて、伝導帯(Ec)寄りに位置
している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がn型
化する一つの要因であることが知られている。また、酸素欠損もn型化する一つの要因で
あることが知られている。

0181

これに対して、本発明の一態様は、n型不純物である水素を酸化物半導体から除去して酸
化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を
除去することにより、酸化物半導体を真性(i型)、または限りなく真性に近づけたもの
である。すなわち、不純物を添加して酸化物半導体をi型化するのでなく、水分または水
素等の不純物や酸素欠損を極力除去して高純度化することにより、i型(真性半導体)又
はi型(真性半導体)に限りなく近い酸化物半導体を得ることを特徴としている。上記構
成により、矢印で示すように、フェルミ準位(Ef)は真性フェルミ準位(Ei)と同じ
ベルに限りなく近づけることができる。

0182

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3V
と言われている。ソース電極及びドレイン電極を構成する材料がチタン(Ti)である場
合の仕事関数は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化
半導体界面において、電子に対してショットキー型障壁は形成されない。チタン以外
にもこの条件を満たす材料は存在する。

0183

このとき電子は、図15(A)で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。

0184

また、図15(B)において、ゲート電極(GE)に負の電圧が印加されると、少数キャ
リアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0185

このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれない
ように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものと
することができる。

0186

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

0187

(実施の形態5)
本実施の形態では、酸化物半導体膜を用いた第3のトランジスタの構造が、実施の形態4
とは異なる、プログラム素子の構成について説明する。

0188

図12(A)に示すプログラム素子は、実施の形態4と同様に、第1のトランジスタ50
1と、第3のトランジスタ502とを有している。そして、図12(A)では、第1のト
ランジスタ501と、第3のトランジスタ502上に、酸化物半導体膜を用いたチャネル
保護構造の、ボトムゲート型の第2のトランジスタ630が形成されている。

0189

第2のトランジスタ630は、絶縁膜507上に形成されたゲート電極631と、ゲート
電極631上のゲート絶縁膜632と、ゲート絶縁膜632上においてゲート電極631
と重なっている酸化物半導体膜633と、ゲート電極631と重なる位置において酸化物
半導体膜633上に形成されたチャネル保護膜634と、酸化物半導体膜633上に形成
されたソース電極635、ドレイン電極636と、を有する。さらに、第2のトランジス
タ630は、酸化物半導体膜633上に形成された絶縁膜637を、その構成要素に含め
ても良い。

0190

チャネル保護膜634を設けることによって、酸化物半導体膜633のチャネル形成領域
となる部分に対する、後の工程時におけるダメージ(エッチング時のプラズマやエッチン
グ剤による膜減りなど)を防ぐことができる。従ってトランジスタの信頼性を向上させる
ことができる。

0191

チャネル保護膜634には、酸素を含む無機材料(酸化珪素、窒化酸化珪素、酸化窒化珪
素、酸化アルミニウム、または酸化窒化アルミニウムなど)を用いることができる。チャ
ネル保護膜634は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング
法を用いて形成することができる。チャネル保護膜634は成膜後にエッチングにより形
状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィに
よるマスクを用いてエッチング加工することでチャネル保護膜634を形成する。

0192

酸素を含む無機材料をチャネル保護膜634に用いることで、水分または水素を低減させ
るための加熱処理により酸化物半導体膜633中に酸素欠損が発生していたとしても、酸
化物半導体膜633の少なくともチャネル保護膜634と接する領域に酸素を供給し、ド
ナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。
よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損
によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することがで
きる。

0193

なお、第2のトランジスタ630は、絶縁膜637上に、バックゲート電極をさらに有し
ていても良い。バックゲート電極は、酸化物半導体膜633のチャネル形成領域と重なる
ように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であ
っても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極に
は、ゲート電極631と同じ高さの電位が与えられていても良いし、グラウンドなどの固
定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで
、第2のトランジスタ630の閾値電圧を制御することができる。

0194

図12(B)に示すプログラム素子は、実施の形態4と同様に、結晶性シリコンを用いた
第1のトランジスタ501と、第3のトランジスタ502を有している。そして、図12
(B)では、第1のトランジスタ501と、第3のトランジスタ502上に、酸化物半導
体膜を用いたボトムコンタクト型の第2のトランジスタ640が形成されている。

0195

第2のトランジスタ640は、絶縁膜507上に形成されたゲート電極641と、ゲート
電極641上のゲート絶縁膜642と、ゲート絶縁膜642上のソース電極643、ドレ
イン電極644と、ゲート電極641と重なっている酸化物半導体膜645とを有する。
さらに、第2のトランジスタ640は、酸化物半導体膜645上に形成された絶縁膜64
6を、その構成要素に含めても良い。

0196

また、図12(B)のタイプのボトムコンタクト型の第2のトランジスタ640の場合、
ソース電極643、ドレイン電極644の膜厚は、後に形成される酸化物半導体膜645
が段切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くす
るのが望ましい。具体的には、10nm〜200nm、好ましくは50nm〜75nmと
する。

0197

なお、第2のトランジスタ640は、絶縁膜646上に、バックゲート電極をさらに有し
ていても良い。バックゲート電極は、酸化物半導体膜645のチャネル形成領域と重なる
ように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であ
っても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極に
は、ゲート電極641と同じ高さの電位が与えられていても良いし、グラウンドなどの固
定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで
、第2のトランジスタ640の閾値電圧を制御することができる。

0198

図12(C)に示すプログラム素子は、実施の形態4と同様に、結晶性シリコンを用いた
第1のトランジスタ501と、第3のトランジスタ502を有している。そして、図12
(C)では、第1のトランジスタ501と、第3のトランジスタ502上に、酸化物半導
体膜を用いたトップゲート型の第2のトランジスタ650が形成されている。

0199

第2のトランジスタ650は、絶縁膜507上に形成されたソース電極651、ドレイン
電極652と、ソース電極651、ドレイン電極652上に形成された酸化物半導体膜6
53と、酸化物半導体膜653上のゲート絶縁膜654と、ゲート絶縁膜654上におい
て酸化物半導体膜653と重なっているゲート電極655とを有する。さらに、第2のト
ランジスタ650は、ゲート電極655上に形成された絶縁膜656を、その構成要素に
含めても良い。

0200

また、図12(C)のタイプのトップゲート型の第2のトランジスタ650の場合、ソー
ス電極651、ドレイン電極652の膜厚は、後に形成される酸化物半導体膜653が段
切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くするの
が望ましい。具体的には、10nm〜200nm、好ましくは50nm〜75nmとする

0201

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

0202

本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低
い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯
用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に
追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ
電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路
設計が不要となるため、半導体装置に用いられている集積回路の集積度を高めることがで
き、半導体装置を高機能化させることが出来る。

0203

本発明の一態様に係る半導体装置は、表示装置パーソナルコンピュータ記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機携帯情報端末電子書籍ビデオカメラ、デジ
タルスチルカメラゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲ
ションシステム音響再生装置カーオーディオデジタルオーディオプレイヤー等)、
複写機ファクシミリプリンタープリンター複合機現金自動預け入れ払い機(AT
M)、自動販売機などが挙げられる。これら電子機器の具体例を図17に示す。

0204

図17(A)は表示装置であり、筐体7011、表示部7012、支持台7013等を有
する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に
用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る
半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供する
ことができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用広告
表示用などの全ての情報表示用表示装置が含まれる。

0205

図17(B)は携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、
表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタ
ラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲー
ム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図17(B)に示
した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯
型ゲーム機が有する表示部の数は、これに限定されない。

0206

図17(C)は携帯電話であり、筐体7041、表示部7042、音声入力部7043、
音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することがで
きる。

0207

図17(D)は携帯情報端末であり、筐体7051、表示部7052、操作キー7053
等を有する。図17(D)に示す携帯情報端末は、モデムが筐体7051に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携
帯情報端末を提供することができる。

実施例

0208

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

0209

500基板
501 第1のトランジスタ
502 第3のトランジスタ
503単結晶シリコン膜
504 単結晶シリコン膜
505絶縁膜
506 絶縁膜
507 絶縁膜
510ゲート電極
511 ゲート電極
601 ゲート電極
602電極
603ゲート絶縁膜
605酸化物半導体膜
606不純物領域
607 不純物領域
608ソース電極
609ドレイン電極
610配線
611 配線
612 配線
613 配線
614 絶縁膜
620 第2のトランジスタ
623容量素子
630 第2のトランジスタ
631 ゲート電極
632 ゲート絶縁膜
633 酸化物半導体膜
634チャネル保護膜
635 ソース電極
636 ドレイン電極
637 絶縁膜
640 第2のトランジスタ
641 ゲート電極
642 ゲート絶縁膜
643 ソース電極
644 ドレイン電極
645 酸化物半導体膜
646 絶縁膜
650 第2のトランジスタ
651 ソース電極
652 ドレイン電極
653 酸化物半導体膜
654 ゲート絶縁膜
655 ゲート電極
656 絶縁膜
801 第1のトランジスタ
7011筐体
7012 表示部
7013支持台
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035マイクロホン
7036スピーカー
7037操作キー
7038スタイラス
7041 筐体
7042 表示部
7043音声入力部
7044音声出力部
7045 操作キー
7046受光部
7051 筐体
7052 表示部
7053 操作キー

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