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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2019年2月27日 (1年0ヶ月経過) 出願番号 2019-034436
公開日 2019年7月18日 (8ヶ月経過) 公開番号 2019-117934
状態 未査定
技術分野 半導体メモリ DRAM 薄膜トランジスタ MOSIC,バイポーラ・MOSIC
主要キーワード 分布則 非半導体基板 保護絶縁 KrFレーザ マスク形 半導体材 比較回数 デコーダ出力信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年7月18日)のものです。
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図面 (20)

課題

新たな構造の半導体装置を提供する。

解決手段

半導体装置は、直列に接続されたメモリセル200と、メモリセルを選択して第2信号線及びワード線を駆動する駆動回路213と、書き込み電位のいずれかを選択して第1信号線に出力する駆動回路212と、ビット線電位参照電位とを比較する読み出し回路211と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路214と、を有する。メモリセルの一は、ビット線及びソース線に接続された第1のトランジスタと、第1、第2の信号線に接続された第2のトランジスタと、ワード線、ビット線及びソース線に接続された第3のトランジスタを有する。第2のトランジスタは、酸化物半導体層を含む。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方が接続される。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、書き込みを何度も繰り返すことによって記憶素子が機能しなくなるという
問題が生じる。この問題を回避するために、例えば、各記憶素子書き込み回数を均一化
する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう
。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。
つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し
、書き込み、消去高速化が容易ではないという問題もある。

概要

新たな構造の半導体装置を提供する。半導体装置は、直列に接続されたメモリセル200と、メモリセルを選択して第2信号線及びワード線を駆動する駆動回路213と、書き込み電位のいずれかを選択して第1信号線に出力する駆動回路212と、ビット線電位参照電位とを比較する読み出し回路211と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路214と、を有する。メモリセルの一は、ビット線及びソース線に接続された第1のトランジスタと、第1、第2の信号線に接続された第2のトランジスタと、ワード線、ビット線及びソース線に接続された第3のトランジスタを有する。第2のトランジスタは、酸化物半導体層を含む。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方が接続される。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
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請求項1

第1乃至第3のトランジスタを有し、前記第2のトランジスタのゲートは、前記第1のトランジスタのソース又はドレイン電気的に接続され、前記第1のトランジスタは、酸化物半導体層を有する、半導体装置

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、書き込みを何度も繰り返すことによって記憶素子が機能しなくなるという
問題が生じる。この問題を回避するために、例えば、各記憶素子書き込み回数を均一化
する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう
。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。
つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し
、書き込み、消去高速化が容易ではないという問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。または、保持できるデータの多値化が容易な構成の半導体装置を
提供することを目的の一とする。

課題を解決するための手段

0011

本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。

0012

本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、複数
ワード線と、ソース線と、ビット線との間に、直列に接続された複数のメモリセルと、
アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモ
セルを選択するように、複数の第2信号線および複数のワード線を駆動する、第2信号
線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第1信号線に
出力する、第1信号線の駆動回路と、ビット線の電位と複数の参照電位とが入力され、ビ
ット線の電位と、複数の参照電位とを比較してデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第1信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、を有し、複数のメモリセルの一は、第1のゲート電極、第
1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲー
ト電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトラン
ジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のト
ランジスタは酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極
または第2のドレイン電極の一方とは、電気的に接続され、ソース線と、第1のソース
極と、第3のソース電極とは、電気的に接続され、ビット線と、第1のドレイン電極と、
第3のドレイン電極とは、電気的に接続され、第1信号線と、第2のソース電極または第
2のドレイン電極の他方とは、電気的に接続され、複数の第2信号線の一と、第2のゲー
ト電極とは、電気的に接続され、複数のワード線の一と、第3のゲート電極とは電気的に
接続された半導体装置である。

0013

なお、上記において、第1のゲート電極と、第2のソース電極または第2のドレイン電極
の一方と、に電気的に接続された容量素子を有するのが好適である。

0014

また、本発明の他の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号
線と、複数のワード線と、ソース線と、ビット線との間に、直列に接続された複数のメモ
リセルと、アドレス信号と複数の参照電位とが入力され、複数のメモリセルのうちアド
ス信号によって指定されたメモリセルを選択するように、複数の第2信号線および複数の
ワード線を駆動し、選択された一のワード線に複数の参照電位のいずれかを選択して出力
する、第2信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択し
て第1信号線に出力する、第1信号線の駆動回路と、ビット線と接続された、指定された
メモリセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、複
数の書き込み電位および複数の参照電位を生成して第1信号線の駆動回路および読み出し
回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は、第1のゲート電極
、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2の
ゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタ
と、容量素子と、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第
2のトランジスタは酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソー
電極または第2のドレイン電極の一方と、容量素子の電極の一方は、電気的に接続され
、ソース線と第1のソース電極とは、電気的に接続され、ビット線と第1のドレイン電極
とは、電気的に接続され、第1信号線と、第2のソース電極または第2のドレイン電極の
他方とは、電気的に接続され、複数の第2信号線の一と、第2のゲート電極とは、電気的
に接続され、複数のワード線の一と、容量素子の電極の他方とは電気的に接続された半導
体装置である。

0015

上記において、半導体装置は、第1の選択線と、第2の選択線と、第1の選択線とゲート
電極において電気的に接続された第4のトランジスタと、第2の選択線とゲート電極にお
いて電気的に接続された第5のトランジスタと、を有し、第2の配線は、第4のトランジ
スタを介して、第1のドレイン電極と、電気的に接続され、第1の配線は、第5のトラン
ジスタを介して、第1のソース電極と、電気的に接続されるのが好適である。

0016

また、電位生成回路へは、昇圧回路で昇圧した電位が供給されることが好適である。

0017

また、上記において、第1のトランジスタは、半導体材料を含む基板に設けられたチャ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する。

0018

また、上記において、第2のトランジスタは、半導体材料を含む基板上の第2のゲート電
極と、第2のゲート電極上の第2のゲート絶縁層と、第2のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第2のソース電極および第2のドレイン電極
と、を有する。

0019

また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはSOI
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。

0020

また、上記において、酸化物半導体層は、In−Ga−Zn−O系の酸化物半導体材料
含むことが好適である。特に、酸化物半導体層は、In2Ga2ZnO7の結晶を含むこ
とが好適である。さらに、酸化物半導体層の水素濃度は5×1019atoms/cm3
以下とすることが好適である。また、第2のトランジスタのオフ電流は1×10−13A
以下とすることが好適である。

0021

また、上記において、第2のトランジスタは、第1のトランジスタと重畳する領域に設け
られた構成とすることができる。

0022

なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第1のゲ
ート電極」の表現であれば、ゲート絶縁層と第1のゲート電極との間に他の構成要素を含
むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に
過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。

0023

また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合などをも含む。

0024

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

0025

なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
とは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0026

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。

0027

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設け
られた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体層
は、シリコン半導体層に限定されない。また、「SOI基板」における基板は、シリコン
ウェハなどの半導体基板に限らず、ガラス基板石英基板サファイア基板金属基板
どの非半導体基板をも含む。つまり、絶縁表面を有する導体基板絶縁体基板上に半導体
材料からなる層を有するものも、広く「SOI基板」に含まれる。さらに、本明細書にお
いて、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を
含む基板全般を示すものとする。つまり、本明細書等においては「SOI基板」も広く「
半導体基板」に含まれる。

0028

また、本明細書において、酸化物半導体以外の材料とは、酸化物半導体以外の材料であれ
ばどのような材料であっても良い。例えば、シリコン、ゲルマニウムシリコンゲルマニ
ウム、炭化シリコンガリウムヒ素、等がある。他に、有機半導体材料などを用いること
もできる。なお、半導体装置などを構成する材料について特に言及しない場合は、酸化物
半導体材料または酸化物半導体以外の材料のどちらを用いてもよい。

発明の効果

0029

本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。

0030

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0031

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのようにフローティング(浮遊)ゲートへの電荷の注入と引き抜きを行う
必要がないため、ゲート絶縁層の劣化が全く生じることがない。すなわち、本発明に係る
半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態オフ状態切り替え
よって、情報の書き込みが行われるため、高速動作も容易に実現しうる。また、フラッシ
メモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリッ
トもある。

0032

また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。

0033

さらに、昇圧回路を設けることで保持できるデータの多値化が容易となるため、記憶容量
を向上させることが可能である。

0034

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

図面の簡単な説明

0035

半導体装置を説明するための回路図。
半導体装置を説明するための断面図および平面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
酸化物半導体を用いたトランジスタの断面図。
図6のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電圧(VG>0)が与えられた状態を示し、(B)ゲート(GE1)に負の電圧(VG<0)が与えられた状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
C−V特性を示す図。
Vgと(1/C)2との関係を示す図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための回路図。
半導体装置を説明するためのブロック回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための書き込み動作及び読み出し動作タイミングチャート図。
半導体装置を説明するための回路図。
半導体装置を説明するためのブロック回路図。
半導体装置を説明するための回路図。
半導体装置を説明するための回路図。
ワード線WLとノードAの電位の関係を示すグラフ
半導体装置を説明するための読み出し動作のタイミングチャート図。
半導体装置を用いた電子機器を説明するための図。

実施例

0036

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0037

なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開
示された位置、大きさ、範囲などに限定されない。

0038

なお、本明細書における「第1」、「第2」、「第3」などの序数は、構成要素の混同
避けるために付すものであり、数的に限定するものではないことを付記する。

0039

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1乃至図15を参照して説明する。

0040

<半導体装置の回路構成
図1には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ160と酸化物半導体を用いたトランジスタ162によって構
成される。なお、図1において、トランジスタ162は、酸化物半導体(Oxide S
emiconductor)を用いたことを明示するために、OSの符号を合わせて付し
ている。以下の実施の形態についても同様である。

0041

ここで、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線(1st Line
:ソース線SLとも呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、
第2の配線(2nd Line:ビット線BLとも呼ぶ)とトランジスタ160のドレイ
ン電極とは、電気的に接続されている。そして、第3の配線(3rd Line:第1信
号線S1とも呼ぶ)とトランジスタ162のソース電極またはドレイン電極の他方とは、
電気的に接続され、第4の配線(4th Line:第2信号線S2とも呼ぶ)と、トラ
ンジスタ162のゲート電極とは、電気的に接続されている。

0042

酸化物半導体以外の材料を用いたトランジスタ160は、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ
162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ1
62をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間に
わたって保持することが可能である。また、酸化物半導体を用いたトランジスタ162で
は、短チャネル効果が現れにくいというメリットもある。

0043

ゲート電極の電位を長時間にわたって保持することができるという特徴を生かすことで、
次のように、情報の書き込み、保持、読み出しが可能である。

0044

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる(書き
込み)。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として
、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の
電位が保持される(保持)。

0045

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位が
トランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長
時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位が
トランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長
時間にわたって保持される。

0046

次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態
またはオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位の
影響を受けて、第2の配線の電位が低下することになる。逆に、トランジスタ160がオ
フ状態の場合には、第2の配線の電位は変化しない。

0047

このように、情報が保持された状態において、第2の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。

0048

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極に与えられる。その後、
第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ1
62をオフ状態とすることにより、新たな情報が保持された状態となる。

0049

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0050

なお、上記説明は、電子キャリアとするn型トランジスタ(nチャネル型トランジスタ
)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔をキャリアと
するp型トランジスタを用いることができるのはいうまでもない。

0051

また、トランジスタ160のゲート電極の電位の保持を容易にするために、トランジスタ
160のゲート電極に、容量素子などを付加しても良いことはいうまでもない。

0052

<半導体装置の平面構成および断面構成
図2は、上記半導体装置の構成の一例である。図2(A)には、半導体装置の断面を、図
2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は、図2(B)
の線A1−A2および線B1−B2における断面に相当する。図2(A)および図2(B
)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160
を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。なお、ト
ランジスタ160およびトランジスタ162は、いずれもn型トランジスタとして説明す
るが、p型トランジスタを採用しても良い。特に、トランジスタ160は、p型とするこ
とが可能である。

0053

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極
110と、不純物領域114と電気的に接続するソース電極またはドレイン電極130a
、ソース電極またはドレイン電極130bを有する。

0054

ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。ま
た、基板100の、断面図に示すように、サイドウォール絶縁層118と重ならない領域
には、高濃度不純物領域120を有し、高濃度不純物領域120上には金属化合物領域
24が存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁
層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および
層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、ソース電
極またはドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成され
た開口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極
またはドレイン電極130a、ソース電極またはドレイン電極130bは、金属化合物
域124を介して高濃度不純物領域120および不純物領域114と電気的に接続されて
いる。また、ゲート電極110には、ソース電極またはドレイン電極130aやソース電
極またはドレイン電極130bと同様に設けられた電極130cが電気的に接続されてい
る。

0055

トランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0056

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0057

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0058

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。また、水素濃度が十分に低減され
て高純度化された酸化物半導体層140では、一般的なシリコンウェハリンボロン
どの不純物元素が微量に添加されたシリコンウェハ)におけるキャリア濃度(1×101
4/cm3程度)と比較して、十分に小さいキャリア濃度の値をとる。つまり、酸化物半
導体層140のキャリア濃度は1×1012/cm3以下、望ましくは、1×1011/
cm3以下となる。このように、水素濃度が十分に低減されて高純度化され、i型化(真
性化)または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流
特性のトランジスタ162を得ることができる。例えば、ドレイン電圧Vdが+1Vまた
は+10Vの場合であって、ゲート電圧Vgが−5Vから−20Vの範囲では、オフ電流
は1×10−13A以下である。このように、水素濃度が十分に低減され、真性化または
実質的に真性化された酸化物半導体層140を適用し、トランジスタ162のオフ電流を
低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸
化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:Seconda
ry Ion Mass Spectroscopy)で測定したものである。

0059

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0060

つまり、図2に示される半導体装置では、トランジスタ160のゲート電極110と、ト
ランジスタ162のソース電極またはドレイン電極142aとが、電極130c、電極1
36c、電極150c、電極154cおよび電極150dを介して電気的に接続されてい
る。

0061

<半導体装置の作製方法>
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジス
タ162の作製方法について図4および図5を参照して説明する。

0062

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。

0063

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図3(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0064

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図3(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液については被エッチング材料に応じて適宜選択することができる。

0065

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図3(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0066

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0067

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガスと、酸素酸化窒素アンモニア窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上10
0nm以下とすることができる。

0068

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0069

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110を形成する(図3(C)参照)。

0070

次に、ゲート電極110を覆う絶縁層112を形成する(図3(C)参照)。そして、半
導体領域104にリン(P)やヒ素(As)などを添加して、基板100との浅い接合
さの不純物領域114を形成する(図3(C)参照)。なお、ここではn型トランジスタ
を形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、
硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領
域114の形成により、半導体領域104のゲート絶縁層108下部には、チャネル形成
領域116が形成される(図3(C)参照)。ここで、添加する不純物の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とが望ましい。また、ここでは、絶縁層112を形成した後に不純物領域114を形成す
る工程を採用しているが、不純物領域114を形成した後に絶縁層112を形成する工程
としても良い。

0071

次に、サイドウォール絶縁層118を形成する(図3(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域1
14の上面を露出させると良い。

0072

次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域114と接する領域に、リン(
P)やヒ素(As)などを添加して、高濃度不純物領域120を形成する(図3(E)参
照)。その後、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、
高濃度不純物領域120等を覆うように金属層122を形成する(図3(E)参照)。当
該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材
料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバ
ト、白金等がある。

0073

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図3(F)参照)。
なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110
の金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0074

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0075

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図3(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などに
よって平坦化しておくことが望ましい。

0076

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図3(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。

0077

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0078

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ート電極110と接触する電極(例えば、図2における電極130c)などをあわせて形
成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレイ
ン電極130bとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることができる。

0079

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0080

<上部のトランジスタの作製方法>
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工
程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トラ
ンジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在
するトランジスタ160等については省略している。

0081

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図4(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を含む材料を用いて形成することができる。

0082

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図4(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0083

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下
部電極(ここではソース電極またはドレイン電極130a、ソース電極またはドレイン電
極130b、電極130cなど)の表面の酸化膜還元し、下部電極との接触抵抗を低減
させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑
制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。

0084

導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層1
34の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極1
36c、ゲート電極136dを形成する(図4(C)参照)。なお、上記導電層134の
一部を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成
する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層13
2、電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化す
ることにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成する
ことが可能となる。

0085

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図4(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0086

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0087

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好
なものとすることができるからである。

0088

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。

0089

不純物が酸化物半導体に含まれている場合、強い電界や高い温度などのストレスにより、
不純物と酸化物半導体の主成分との結合が切断され、生成された未結合手がしきい値電圧
(Vth)のシフトを誘発する。

0090

これに対して、酸化物半導体の不純物、特に水素や水などの不純物を極力除去し、上記の
ようにゲート絶縁層との界面特性を良好にすることにより、強電界高温などのストレス
に対しても安定なトランジスタを得ることが可能である。

0091

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層140を形成
する(図4(E)参照)。

0092

酸化物半導体層としては、四元金属酸化物であるIn−Sn−Ga−Zn−O系や、三
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系
、Zn−O系などの酸化物半導体層を適用することができる。また、上記酸化物半導体材
料にSiO2を含ませても良い。

0093

また、酸化物半導体層は、InMO3(ZnO)m(m>0)で表記される薄膜を用いる
ことができる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一または複数の金
属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びC
oなどがある。InMO3(ZnO)m(m>0)で表記される酸化物半導体膜のうち、
MとしてGaを含む組成の酸化物半導体を、In−Ga−Zn−O系酸化物半導体と呼び
、その薄膜をIn−Ga−Zn−O系酸化物半導体膜(In−Ga−Zn−O系非晶質膜
)などと呼ぶこととする。

0094

本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の酸化物半導体成膜
ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することと
する。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制
することができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲット
を用いて酸化物半導体層を形成しても良い。

0095

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする酸化物半導体成膜用ターゲットを用いることができる。また、In−
Ga−Zn−O系の酸化物半導体成膜用ターゲットとして、In2O3:Ga2O3:Z
nO=1:1:1[mol比]の組成比を有するターゲットなどを用いることもできる。
また、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットとして、In2O3:G
a2O3:ZnO=1:1:2[mol比]、またはIn2O3:Ga2O3:ZnO=
1:1:4[mol比]の組成比を有するターゲットなどを用いても良い。酸化物半導体
成膜用ターゲットの充填率は90%以上100%以下、好ましくは95%以上(例えば9
9.9%)である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻
密な酸化物半導体層が形成される。

0096

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基を有する化合物または水素化物などの不純物の濃度が
数ppm程度(望ましくは数ppb程度)にまで除去された高純度ガスを用いるのが好適
である。

0097

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる酸化物半導体層の損傷が軽減される
。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導
入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を
除去するためには、吸着型真空ポンプを用いることが好ましい。例えば、クライオポン
プ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気
段としては、ターボポンプコールドトラップを加えたものであってもよい。クライオポ
ンプを用いて排気した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化
合物等、炭素原子を含む化合物等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。

0098

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜
時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布も小さくな
るため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5
nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。

0099

なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入し
プラズマを発生させる逆スパッタリングを行い、ゲート絶縁層138の表面に付着して
いるゴミを除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタ
ング法においては、スパッタターゲットイオン衝突させるところ、逆に、処理表面
イオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオ
ンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧印加して、
基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲
気、ヘリウム雰囲気、酸素雰囲気などを用いても良い。

0100

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エ
ッチング時間、温度等)を適宜設定する。

0101

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素
(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化
炭素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン
CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He
)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0102

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0103

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液など
を用いることができる。また、ITO07N(関東化学社製)などを用いてもよい。

0104

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れないようにし、水や水素の再混入が行われないようにする。

0105

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0106

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0107

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0108

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0109

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に結晶(粒径1nm以上
20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる場
合もある。

0110

また、非晶質領域の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化さ
せることも可能である。例えば、In−Ga−Zn−O系の酸化物半導体成膜用ターゲッ
トを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2Zn
O7の結晶粒配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化さ
せることができる。

0111

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を
有する。

0112

なお、上述の結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の加
熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小
さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0113

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0114

なお、上記第1の熱処理は、酸化物半導体層に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。

0115

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図4(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0116

導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素
を成分とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベ
リリウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、
アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。

0117

また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジ
ウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化インジ
ウム酸化亜鉛合金(In2O3—ZnO)または、これらの金属酸化物材料にシリコン若
しくは酸化シリコンを含ませたものを用いることができる。

0118

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。

0119

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0120

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満において露光を行う場合には、数nm〜数10nmと極
めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。

0121

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0122

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための導電層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0123

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。

0124

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因する欠陥を低減することが可能である。

0125

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図4(G)参照)。

0126

保護絶縁層144は、スパッタリング法など、保護絶縁層144に水、水素等の不純物を
混入させない方法を適宜用いて形成することができる。また、その厚さは、1nm以上と
する。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化
窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層
構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃以下
とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0127

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層1
44はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。

0128

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水が含まれないように
するためである。

0129

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層144に含まれる不純物の濃度を低減できる。

0130

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基を含む
化合物または水素化物などの不純物の濃度が数ppm程度(望ましくは数ppb程度)に
まで除去された高純度ガスを用いることが好ましい。

0131

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第2の熱処理によって
、酸化物半導体層に酸素を供給することが可能である。また、第2の熱処理中に、上記の
ガスを切り替えても良い。第2の熱処理に続けて、酸素雰囲気、または水素や水を十分に
除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも
可能である。

0132

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以
上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0133

次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0134

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0135

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下部電
極(ここでは、電極136a、電極136b、電極136c、ソース電極またはドレイン
電極142a、ソース電極またはドレイン電極142bなど)の表面の酸化膜を還元し、
下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン
膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンな
どによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0136

導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148
の一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極1
50c、電極150d、電極150eを形成する(図5(C)参照)。なお、上記導電層
148の一部を除去して電極150a、電極150b、電極150c、電極150d、電
極150eを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、
電極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層などを形成することが可能となる。

0137

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0138

上述のような方法でトランジスタ162を作製した場合、酸化物半導体層140の水素濃
度は5×1019atoms/cm3以下となり、また、トランジスタ162のオフ電流
検出限界である1×10−13A以下となる。さらに、トランジスタ162のオフ電流
(ここでは、単位チャネル幅(1μm)あたりの値)は100zA/μm以下となる。こ
のような、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減さ
れた酸化物半導体層140を適用することで、優れた特性のトランジスタ162を得るこ
とができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、
上部に酸化物半導体を用いたトランジスタ162を有する優れた特性の半導体装置を作製
することができる。

0139

なお、酸化物半導体において、物性研究は多くなされているが、エネルギーギャップ中の
局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局
在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化
物半導体を作製する。これは、エネルギーギャップ中の局在準位そのものを十分に減らす
という思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を
可能とするものである。

0140

なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、酸化物半導体をさらに高純度化(i型化)するのは好適
である。たとえば、チャネル形成領域に接して酸素過剰の酸化膜を形成し、200℃〜4
00℃、代表的には250℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸
化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能である

0141

酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下0.1〜0.2eV
の浅い準位や、酸素欠損による深い準位、などであると考えられる。これらの欠陥を無く
すために、水素を徹底的に除去し、酸素を十分に供給する。

0142

開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度
は十分小さい。

0143

さらに、常温でのフェルミディラック分布則を用いると、エネルギーギャップが3.0
5〜3.15eVである酸化物半導体の真性キャリア密度は1×10−7/cm3となり
、真性キャリア密度が1.45×1010/cm3であるシリコンと比べてはるかに小さ
い。

0144

そのため、少数キャリアであるホールも極めて少なく、IGFET(Insulated
Gate Field Effect Transistor)におけるオフ状態での
リーク電流は常温において100aA/μm以下、好ましくは10aA/μm以下、さら
に好ましくは1aA/μm以下を期待することができる。なお、ここで1aA/μmとい
う表記は、トランジスタのチャネル幅1μm当たり1aA(1×10−18A)の電流が
流れることを示す。

0145

もっとも、エネルギーギャップが3eV以上のワイドギャップ半導体として4H−SiC
(3.26eV)、GaN(3.42eV)などが知られており、同様なトランジスタ特
性が得られることが期待される。しかし、これらの半導体材料は1500℃以上のプロセ
ス温度を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に
次元の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸
化物半導体は、室温〜400℃の加熱スパッタリングによる薄膜形成が可能であり、脱水
化・脱水素化(水素や水を除去すること)及び加酸化(酸素を供給すること)を450℃
〜700℃で実現することができるため、シリコン集積回路の上に三次元的な積層構造を
形成することができる。

0146

なお、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでi
型化を実現する。この点、シリコンなどのように不純物を添加してのi型化ではなく、従
来にない技術思想を含むものといえる。

0147

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図6乃至図9を用いて説
明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性否定される
ものではないことを付記する。

0148

図6は、酸化物半導体を用いたトランジスタ(薄膜トランジスタ)の断面図である。ゲー
ト電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(OS)が設けられ
、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソース電極(S)お
よびドレイン電極(D)を覆うように絶縁層が設けられている。

0149

図7には、図6のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
7中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。ドレイン電極に正の電圧(VD>0)を印加した上で、破線はゲート電
極に電圧を印加しない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン
態を示す。

0150

図8には、図6におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図8(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図8(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0151

図9は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係を
示す。

0152

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ中央に
位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知られて
いる。

0153

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または実質的に真性としたものであ
る。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除
去することにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴
としている。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同程度と
することができる。

0154

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3V
と言われている。ソース電極およびドレイン電極を構成するチタン(Ti)の仕事関数は
、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型障壁は形成されない。

0155

このとき電子は、図8(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0156

また、図8(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0157

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、VHF帯マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。

0158

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長
(L)が3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブス
レッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。

0159

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0160

<キャリア濃度>
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし
、できるだけ真性(i型)に近づけようとするものである。以下、キャリア濃度の求め方
、および、実際に測定したキャリア濃度に関し、図10および図11を参照して説明する

0161

まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、MOSキャパシ
タを作製し、MOSキャパシタのC−V測定の結果(C−V特性)を評価することで求め
ることが可能である。

0162

より具体的には、MOSキャパシタのゲート電圧Vgと容量Cとの関係をプロットしたC
−V特性を表すグラフを作成し、当該C−V特性からゲート電圧Vgと(1/C)2との
関係を表すグラフを作成し、当該グラフにおいて弱反転領域での(1/C)2の微分値
求め、当該微分値を式(1)に代入することによりキャリア濃度Ndの大きさが求められ
る。なお、式(1)において、eは電気素量、ε0は真空誘電率、εは酸化物半導体の
比誘電率である。

0163

0164

次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガ
ラス基板上にチタン膜を300nmの厚さで形成し、チタン膜上に窒化チタン膜を100
nmの厚さで形成し、窒化チタン膜上に、In−Ga−Zn−O系の酸化物半導体を用い
た酸化物半導体層を2μmの厚さで形成し、酸化物半導体層上に銀膜を300nmの厚さ
で形成した試料(MOSキャパシタ)を用いた。なお、酸化物半導体層は、In−Ga−
Zn−O系の酸化物半導体成膜用ターゲット(In2O3:Ga2O3:ZnO=1:1
:1[mol比])を用いたスパッタリング法により形成した。また、酸化物半導体層の
形成雰囲気は、アルゴンと酸素の混合雰囲気(流量比は、Ar:O2=30(sccm)
:15(sccm))とした。

0165

図10にはC−V特性を、図11にはVgと(1/C)2との関係を、それぞれ示す。図
11のグラフで示す弱反転領域における(1/C)2の微分値から式(1)を用いて得ら
れたキャリア濃度は、6.0×1010/cm3であった。

0166

このように、i型化または実質的にi型化された酸化物半導体(例えば、キャリア濃度が
1×1012/cm3以下、望ましくは、1×1011/cm3以下)を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。

0167

<変形例>
図12乃至図15には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ160の構成は上記と同様である。

0168

図12には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極または
ドレイン電極142a及び、ソース電極またはドレイン電極142bが、酸化物半導体層
140の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有
する例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは
、断面についてのみ示すこととする。

0169

図12に示す構成と図2に示す構成の大きな相違点として、ソース電極またはドレイン電
極142a及びソース電極またはドレイン電極142bと、酸化物半導体層140との接
続の位置がある。つまり、図2に示す構成では、酸化物半導体層140の上側表面におい
て、ソース電極またはドレイン電極142a及び、ソース電極またはドレイン電極142
bと接するのに対して、図12に示す構成では、酸化物半導体層140の下側表面におい
て、ソース電極またはドレイン電極142a及び、ソース電極またはドレイン電極142
bと接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異
なるものとなっている。各構成要素の詳細は、図2と同様である。

0170

具体的には、図12に示す構成のトランジスタ162は、層間絶縁層128上に設けられ
たゲート電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲ
ート絶縁層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極
またはドレイン電極142bと、ソース電極またはドレイン電極142a、ソース電極ま
たはドレイン電極142bの上側表面に接する酸化物半導体層140と、を有する。

0171

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0172

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0173

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0174

図13は、酸化物半導体層140の上にゲート電極136dを有する構成の例である。こ
こで、図13(A)は、ソース電極またはドレイン電極142aや、ソース電極またはド
レイン電極142bが、酸化物半導体層140の下側表面において酸化物半導体層140
と接する構成の例であり、図13(B)は、ソース電極またはドレイン電極142aや、
ソース電極またはドレイン電極142bが、酸化物半導体層140の上側表面において酸
化物半導体層140と接する構成の例である。

0175

図2図12に示す構成と図13に示す構成の大きな相違点は、酸化物半導体層140の
上にゲート電極136dを有する点である。また、図13(A)に示す構成と図13(B
)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極
またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様
である。

0176

具体的には、図13(A)では、層間絶縁層128上に設けられたソース電極またはドレ
イン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bの上側表面に接する酸化物半導
体層140と、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁
層138上の酸化物半導体層140と重畳する領域のゲート電極136dと、を有する。

0177

また、図13(B)では、層間絶縁層128上に設けられた酸化物半導体層140と、酸
化物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極
142a、ソース電極またはドレイン電極142bと、酸化物半導体層140、ソース電
極またはドレイン電極142a、および、ソース電極またはドレイン電極142b上に設
けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳す
る領域のゲート電極136dと、を有する。

0178

なお、図13に示す構成では、図2に示す構成などと比較して、構成要素が省略できる場
合がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図2などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。

0179

図14は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲー
ト電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成
する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極13
6dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ16
0についても、同様に作製することが可能である。

0180

図14(A)に示す構成と図14(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0181

具体的には、図14(A)では、層間絶縁層128上に設けられたゲート電極136dと
、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設
けられた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極14
2bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142
bの上側表面に接する酸化物半導体層140と、を有する。

0182

また、図14(B)では、層間絶縁層128上に設けられたゲート電極136dと、ゲー
ト電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート電
極136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140
の上側表面に接するように設けられたソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bと、を有する。

0183

なお、図14に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0184

図15は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲー
ト電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
136dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
160についても、同様に作製することが可能である。

0185

図15(A)に示す構成と図15(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0186

具体的には、図15(A)では、層間絶縁層128上に設けられたソース電極またはドレ
イン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bの上側表面に接する酸化物半導
体層140と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極
142b、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層1
38上の酸化物半導体層140と重畳する領域に設けられたゲート電極136dと、を有
する。

0187

また、図15(B)では、層間絶縁層128上に設けられた酸化物半導体層140と、酸
化物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極
142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極1
42a、ソース電極またはドレイン電極142b、酸化物半導体層140上に設けられた
ゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に
設けられたゲート電極136dと、を有する。

0188

なお、図15に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0189

以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに
限られるものではない。さらに、トランジスタ160とトランジスタ162とを重畳して
設けても良い。

0190

また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、NAND型NOR型の半導体装置を構成することが可能である。配線
の構成も図1に限定されず、適宜変更することができる。

0191

本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性記憶装置として用いることが可能である。

0192

また、トランジスタ162のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフ
よって、情報の書き込みや消去が行われるため、高速動作も容易に実現しうる。また、ト
ランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。こ
のため、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に
起因する動作速度の低下を抑制することができる。

0193

また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。

0194

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0195

(実施の形態2)
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作方法について
説明する。

0196

半導体装置が有する記憶素子(以下、メモリセルとも記載する)の回路図の一例を図16
に示す。図16に示すメモリセル200は、多値型であり、第1信号線S1(第3の配線
)と、第2信号線S2(第4の配線)と、ワード線WL(第5の配線)と、トランジスタ
201と、トランジスタ202と、トランジスタ203と、容量素子205と、から構成
されている。トランジスタ201及びトランジスタ203は、酸化物半導体以外の材料を
用いて形成されており、トランジスタ202は酸化物半導体を用いて形成されている。こ
こで、トランジスタ201及びトランジスタ203は、実施の形態1に示すトランジスタ
160と同様の構成とするのが好ましい。また、トランジスタ202は、実施の形態1に
示すトランジスタ162と同様の構成とするのが好ましい。また、メモリセル200は、
ソース線SL(第1の配線)及びビット線BL(第2の配線)と電気的に接続されており
、トランジスタ(他のメモリセルを構成するものも含む。)を介して、ソース線SL及び
ビット線BLと電気的に接続されるのが好適である。

0197

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線SLと、トランジスタ
201のソース電極と、トランジスタ203のソース電極とは、電気的に接続され、ビッ
ト線BLと、トランジスタ201のドレイン電極と、トランジスタ203のドレイン電極
とは、電気的に接続されている。そして、第1信号線S1と、トランジスタ202のソー
ス電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジ
スタ202のゲート電極とは、電気的に接続され、ワード線WLと、トランジスタ203
のゲート電極とは電気的に接続されている。また、容量素子205の電極の一方と、トラ
ンジスタ201のゲート電極及びトランジスタ202のソース電極またはドレイン電極の
一方とは、電気的に接続され、容量素子205の電極の他方には、所定の電位が与えられ
ている。所定の電位とは、例えばGNDなどである。なお、ソース線SLと、トランジス
タ201のソース電極及びトランジスタ203のソース電極とは、トランジスタ(他のメ
モリセルを構成するものも含む。)を介して接続されていてもよい。また、ビット線BL
と、トランジスタ201のドレイン電極及びトランジスタ203のドレイン電極とは、ト
ランジスタ(他のメモリセルを構成するものも含む。)を介して接続されていてもよい。

0198

ここで、メモリセル200の動作について簡単に説明する。例えば、4値型の場合、メモ
リセル200の4状態を、データ”00b”、”01b”、”10b”、”11b”とし
、トランジスタ201のゲート電極に接続されるノード(以下、ノードA)の電位を、そ
れぞれV00、V01、V10、V11(V00<V01<V10<V11)とする。読
み出しは、選択したメモリセルを介してビット線BLに、ソース線SL側から充電を行う
方式とする。ソース線SL側から充電を行うと、ビット線BLはメモリセル200の状態
を反映して、(ノードAの電位)−(トランジスタ201のしきい値電圧Vth)で表さ
れる電位まで充電される。その結果、ビット線BLの電位は、データ”00b”,”01
b”,”10b”,”11b”に対し、V00−Vth、V01−Vth、V10−Vt
h、V11−Vthとなり、これらの電位の違いから、データ”00b”,”01b”,
”10b”,”11b”を読み出すことができる。

0199

図17に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。ここでは一例として、メモリセル200が直列に接続されたNAND型の
半導体装置を示す。

0200

本発明の一態様に係る半導体装置は、m本のワード線WL(1)〜WL(m)及び第2信
号線S2(1)〜S2(m)と、n本のビット線BL(1)〜BL(n)及び第1信号線
S1(1)〜S1(n)と、2本の選択線SEL(1)、SEL(2)と、複数のメモリ
セル200(1,1)〜200(m,n)が縦m個(行)×横n個(列)(m、nは自然
数)のマトリクス状に配置されたメモリセルアレイ210と、選択線SEL(1)に沿っ
て、ビット線BL(1)〜BL(n)とメモリセル200(1,1)〜200(1,n)
の間に配置されたトランジスタ215(1,1)〜215(1,n)と、選択線SEL(
2)に沿って、ソース線SL(1)〜SL(n)とメモリセル200(m,1)〜200
(m,n)の間に配置されたトランジスタ215(2,1)〜215(2,n)と、ソー
ス線の駆動回路217と、読み出し回路211と、第1信号線の駆動回路212と、第2
信号線及びワード線の駆動回路213と、電位生成回路214と、選択線の駆動回路21
6(1)、216(2)といった周辺回路によって構成されている。他の周辺回路として
リフレッシュ回路等が設けられてもよい。

0201

各メモリセル200、たとえばメモリセル200(i,j)を考える(ここで、iは1以
上m以下の整数、jは1以上n以下の整数である。)。メモリセル200(i,j)は、
第1信号線S1(j)、第2信号線S2(i)及びワード線WL(i)にそれぞれ接続さ
れている。また、メモリセル200(i1,j)(i1は2以上m以下の整数)が有する
トランジスタ201及びトランジスタ203のドレイン電極は、メモリセル200(i1
−1,j)が有するトランジスタ201及びトランジスタ203のソース電極に接続され
、メモリセル200(i2,j)(i2は1以上m−1以下の整数)が有するトランジス
タ201及びトランジスタ203のソース電極は、メモリセル200(i2+1,j)が
有するトランジスタ201及びトランジスタ203のドレイン電極に接続される。メモリ
セル200(1,j)が有するトランジスタ201及びトランジスタ203のドレイン電
極は、トランジスタ215(1,j)のソース電極に接続され、メモリセル200(m,
j)が有するトランジスタ201及びトランジスタ203のソース電極は、トランジスタ
215(2,j)のドレイン電極に接続される。トランジスタ215(1,j)のドレイ
ン電極はビット線BL(j)に接続され、トランジスタ215(2,j)のソース電極は
ソース線SL(j)に接続される。また、トランジスタ215(1,j)のゲート電極は
、選択線SEL(1)に接続され、トランジスタ215(2,j)のゲート電極は、選択
線SEL(2)に接続される。

0202

また、ソース線SL(1)〜SL(n)はソース線の駆動回路217に、ビット線BL(
1)〜BL(n)は読み出し回路211に、第1信号線S1(1)〜S1(n)は第1信
号線の駆動回路212に、第2信号線S2(1)〜S2(m)及びワード線WL(1)〜
WL(m)は第2信号線及びワード線の駆動回路213に、選択線SEL(1)、SEL
(2)は選択線の駆動回路216(1)、216(2)にそれぞれ接続されている。

0203

図18に、第2信号線及びワード線の駆動回路213の一例を示す。第2信号線及びワー
ド線の駆動回路213は、デコーダなどを有する。第2信号線S2はライトイネーブル
号(WE信号)によって制御されるスイッチ、およびデコーダ出力信号によって制御され
るスイッチを介して、配線V_S20、配線V_S21、配線V_S2Sに接続されてい
る。ワード線WLはリードイネーブル信号(RE信号)によって制御されるスイッチ、お
よびデコーダ出力信号によって制御されるスイッチを介して、配線V_WL0、配線V_
WL1、配線V_WLSに接続されている。デコーダには、外部からアドレス信号が入力
される。

0204

第2信号線及びワード線の駆動回路213にアドレス信号が入力されると、アドレスが指
定した行(以下、選択行とも記す)がアサート(有効化)され、それ以外の行(以下、非
選択行とも記す)はデアサート(非有効化)される。また、RE信号がデアサートされる
と、ワード線WLには、電位V_WLSが印加され、RE信号がアサートされると、選択
行のワード線WLには電位V_WL1が、非選択行のワード線WLには電位V_WL0が
それぞれ印加される。また、WE信号がデアサートされると、第2信号線S2には、電位
V_S2Sが印加され、WE信号がアサートされると、選択行の第2信号線S2には電位
V_S21が、非選択行の第2信号線S2には電位V_S20がそれぞれ印加される。

0205

なお、電位V_WL0が印加されたワード線WLに接続されるトランジスタ203はオン
となるようにする。また、電位V_WL1が印加されたワード線WLに接続されるトラン
ジスタ203はオフとなるようにする。また、電位V_S2S及び電位V_S20が印加
された第2信号線S2に接続されるトランジスタ202はオフとなるようにする。また、
電位V_S21が印加された第2信号線S2に接続されるトランジスタ202はオンとな
るようにする。

0206

選択線の駆動回路216(1)、216(2)は、RE信号がアサートされると選択線S
EL(1)、SEL(2)を電位V_SEL1とし、トランジスタ215(1,1)〜(
1,n)及び、トランジスタ215(2,1)〜(2,n)をオンとする。また、RE信
号がデアサートされるとV_SEL0[V]とし、トランジスタ215(1,1)〜(1
,n)及び、トランジスタ215(2,1)〜(2,n)をオフとする。

0207

図19には第1信号線の駆動回路212の一例を示す。第1信号線の駆動回路212は、
マルチプレクサ(MUX1)を有する。マルチプレクサ(MUX1)には信号DI、及び
書き込み電位V00,V01,V10,V11が入力される。マルチプレクサ(MUX1
)の出力端子は、スイッチを介して第1信号線S1と接続されている。また、第1信号線
S1は、スイッチを介してGNDと接続されている。上記スイッチは、ライトイネーブル
信号によって制御される。

0208

第1信号線の駆動回路212に信号DIが入力されると、マルチプレクサ(MUX1)は
信号DIの値に応じて、書き込み電位Vwを、V00,V01,V10,V11から一つ
選択する。マルチプレクサ(MUX1)の振る舞いを表1に示す。ライトイネーブル信号
がアサートされると、第1信号線S1には選択された書き込み電位Vwが印加され、ライ
トイネーブル信号がデアサートされると、第1信号線S1はGNDに接続される。

0209

0210

ソース線の駆動回路217は、プリチャージ後の読み出し期間においてソース線SLに電
位Vs_readを印加する。他の期間は、0Vを印加する。ここで、電位Vs_rea
dはV11−Vthより高くする。

0211

図20には読み出し回路211の一例を示す。読み出し回路211は、センスアンプ回路
論理回路などを有する。センスアンプ回路の一方の入力端子は、スイッチを介してビッ
ト線BLまたは配線Vpcと接続される。センスアンプ回路の他方の入力端子には、参照
電位Vref0、Vref1、Vref2のいずれかが入力される。また、センスアンプ
回路の各出力端子は、論理回路の入力端子と接続されている。なお、上記スイッチは、リ
ードイネーブル信号及び信号Φpcによって制御される。

0212

参照電位Vref0、Vref1、Vref2の値を、V00−Vth<Vref0<V
01−Vth<Vref1<V10−Vth<Vref2<V11−Vthを満たすよう
に設定することで、メモリセルの状態を3ビットのデジタル信号として読み出すことがで
きる。例えば、データ”00b”の場合には、ビット線BLの電位はV00−Vthであ
る。これは、参照電位Vref0、Vref1、Vref2のいずれと比較しても小さい
値であるため、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT
2は、いずれも、”0”、”0”、”0”となる。同様に、データ”01b”の場合には
、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞ
れ”1”、”0”、”0”に、データ”10b”の場合には、センスアンプ回路の出力S
A_OUT0、SA_OUT1、SA_OUT2は、それぞれ”1”、”1”、”0”に
、データ”11b”の場合には、センスアンプ回路の出力SA_OUT0、SA_OUT
1、SA_OUT2は、それぞれ”1”、”1”、”1”になる。その後、表2に示す論
値表で表される論理回路を用いて、2ビットのデータDOが生成され、読み出し回路2
11から出力される。

0213

0214

なお、図示した読み出し回路211では、信号φpcがアサートされると、ビット線BL
及びビット線BLに接続されるセンスアンプの入力端子を電位Vpcに充電する。つまり
、信号φpcによってプリチャージを行うことができる。なお、電位VpcはV00−V
thより低くする。RE信号がアサートされると、ソース線の駆動回路217のソース線
SLには電位Vs_readが印加され、その結果、ビット線BLにはデータを反映した
電位が充電される。そして、読み出し回路211において上述した読み出しが行われる。

0215

なお、読み出しにおいて比較する「ビット線BLの電位」には、スイッチを介してビット
線BLと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。つま
り、読み出し回路において比較される電位は、厳密にビット線BLの電位と同一である必
要はない。

0216

図21には電位生成回路214の一例を示す。電位生成回路214では、所望の電位を、
電源電位Vdd−GND間の抵抗分割によって生成することができる。そして、生成した
電位を、アナログバッファを介して出力する。このようにして、書き込み電位V00,V
01,V10,V11、及び参照電位Vref0、Vref1、Vref2が生成される
。なお、図21では、V00<Vref0<V01<Vref1<V10<Vref2<
V11となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノ
ードを調整することで、必要となる電位を適宜生成することができる。また、V00、V
01、V10、V11とVref0、Vref1、Vref2を別の電位生成回路を用い
て生成しても構わない。

0217

電位生成回路214へは、電源電位Vddに代えて、昇圧回路で昇圧した電位を供給して
も良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとる
ことができるようになり、より高い電位を供給することができるようになる。

0218

なお、電源電位Vddを直接、電位生成回路へ供給する場合であっても、多数の電位に分
割することは可能である。しかし、この場合には、隣接する電位との区別が困難になり、
書き込みミスや読み出しミスが増大するおそれがある。この点、昇圧回路の出力を電位生
成回路へ供給することで、電位差の絶対値を大きくとることができるようになるため、分
割数を増大させても隣接する電位との差を十分に確保することができる。

0219

これにより、書き込みミスや読み出しミスを増大させることなく、一のメモリセルの記憶
容量を増大させることが可能である。

0220

図22(A)に4段の昇圧を行う昇圧回路の一例として、昇圧回路219を示す。図22
(A)において、第1のダイオード402の入力端子には電源電位Vddが供給される。
第1のダイオード402の出力端子には第2のダイオード404の入力端子及び第1の容
量素子412の一方の端子が接続されている。同様に、第2のダイオード404の出力端
子には第3のダイオード406の入力端子及び第2の容量素子414の一方の端子が接続
されている。以下、同様であるため詳細な説明は省略するが、第nのダイオードの出力端
子には第nの容量素子の一方の端子が接続されているということもできる(n:自然数
。なお、第5のダイオード410の出力が、昇圧回路219の出力Voutとなる。

0221

さらに、第1の容量素子412の他方の端子及び第3の容量素子416のダイオード40
6の出力端子と接続されていない方の端子には、クロック信号CLKが入力される。また
、第2の容量素子414の他方の端子及び第4の容量素子418の他方の端子には、反転
クロック信号CLKBが入力される。すなわち、第2k−1の容量素子の他方の端子には
クロック信号CLKが入力され、第2kの容量素子の他方の端子には反転クロック信号
LKBが入力されるといえる(k:自然数)。ただし、最終段の容量素子(本実施の形態
では、第5の容量素子420)の他方の端子には、接地電位GNDが入力される。

0222

クロック信号CLKがHighである場合、つまり反転クロック信号CLKBがLowで
ある場合には、第1の容量素子412および第3の容量素子416が充電され、クロック
信号CLKと容量結合するノードN1およびノードN3の電位は、所定の電圧分だけ引
上げられる。一方で、反転クロック信号CLKBと容量結合するノードN2およびノード
N4の電位は、所定の電圧分だけ引き下げられる。

0223

これにより、第1のダイオード402、第3のダイオード406、第5のダイオード41
0、を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げ
られる。

0224

次にクロックパルスCLKがLowになり、反転クロック信号CLKBがHighになる
と、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノ
ードN3、ノードN5の電位は、所定の電圧分だけ引き下げられる。

0225

これにより、第2のダイオード404、第4のダイオード408を通じて電荷が移動し、
その結果、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる
。このように、それぞれのノードにおける電位の関係がVN5>VN4(CLKB=Hi
gh)>VN3(CLK=High)>VN2(CLKB=High)>VN1(CLK
=High)>Vddとなることにより、昇圧が行われる。なお、昇圧回路219の構成
は、4段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。

0226

なお、昇圧回路219の出力Voutは、ダイオードのばらつきに大きく影響される。例
えば、ダイオードは、トランジスタのソース電極とゲート電極とを接続することで実現さ
れるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる。

0227

出力Voutを精度良く制御するためには、出力Voutをフィードバックする構成を採
用すればよい。図22(B)には、出力Voutをフィードバックする場合の回路構成の
一例を示す。図22(B)中の昇圧回路219は、図22(A)に示す昇圧回路219に
相当するものである。

0228

昇圧回路219の出力端子は、抵抗R1を介して、センスアンプ回路の一方の入力端子と
接続されている。また、センスアンプ回路の一方の入力端子は、抵抗R2を介して、接地
されている。つまり、センスアンプ回路の一方の入力端子には、出力Voutに対応する
電位V1が入力されることになる。ここで、V1=Vout・R2/(R1+R2)であ
る。

0229

また、センスアンプ回路の他方の入力端子には、参照電位Vrefが入力される。つまり
、センスアンプ回路ではV1とVrefとが比較されることになる。センスアンプ回路の
出力端子は、制御回路に接続される。また、制御回路にはクロック信号CLK0が入力さ
れる。制御回路は、センスアンプ回路からの出力に応じて、昇圧回路219にクロック信
号CLK及び反転クロック信号CLKBを出力する。

0230

V1>Vrefの場合、センスアンプ回路の出力sig_1がアサートされ、制御回路は
、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を停止す
る。これにより、昇圧動作が停止することになるため、電位Voutの上昇は停止する。
そして、昇圧回路219の出力端子に接続される回路が電力を消費することで、電位Vo
utは徐々に低下する。

0231

V1<Vrefの場合、センスアンプ回路の出力sig_1がデアサートされ、制御回路
は、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を開始
する。これにより、昇圧動作が行われるため、電位Voutは徐々に上昇する。

0232

このように、昇圧回路219の出力電位Voutをフィードバックすることで、昇圧回路
219の出力電位Voutを一定の値に保つことが可能である。当該構成は、ダイオード
にばらつきがある場合には特に有効である。また、参照電位Vrefをもとに、所定の電
位を生成したい場合などにおいても有効である。なお、昇圧回路219では、異なる複数
の参照電位を用いることで、複数の電位を生成することも可能である。

0233

このように、昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きく
とることができる。このため、電位差の最小単位を変更することなく、より高い電位を生
成することが可能である。つまり、一のメモリセルの記憶容量を増大させることが可能で
ある。

0234

図23には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センス
アンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+
)とVin(−)の電位の差を増幅する。Vin(+)の電位がVin(−)の電位より
も高ければVoutはHigh信号を出力し、Vin(+)の電位がVin(−)の電位
よりも低ければVoutはLow信号を出力する。

0235

図24には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する
。まず、信号SpをHigh、信号SnをLowとして、電源電位(Vdd)を遮断する
。そして、比較を行う電位をV1とV2にそれぞれ与える。その後、信号SpをLow、
信号SnをHighとして、電源電位(Vdd)を供給すると、V1の電位がV2の電位
よりも高ければ、V1の出力はHigh、V2の出力はLowとなり、V1の電位がV2
の電位よりも低ければ、V1の出力はLow、V2の出力はHighとなる。このように
して、V1とV2の電位の差を増幅する。

0236

具体的な動作電位(電圧)の一例を示す。例えば、トランジスタ201のしきい値電圧を
約0.3V、電源電位をVdd=2Vとし、V11=1.6V、V10=1.2V、V0
1=0.8V、V00=0V及びVref0=0.3V、Vref1=0.7V、Vre
f2=1.1Vとすることができる。また、Vs_read=2Vとすることができる。
V_WL0=2V、V_WL1=0V、V_WLS=0V、V_S20=0V、V_S2
1=2V、V_S2S=0V、V_SEL0=0V、V_SEL1=2Vとするとよい。
電位Vpcは例えば、0Vとするとよい。

0237

次に、図17に示した半導体装置の動作について説明する。例えば、4値型の場合、メモ
リセル200の4状態を、データ”00b”、”01b”、”10b”、”11b”とし
、その時のノードAの電位を、それぞれV00、V01、V10、V11(V00<V0
1<V10<V11)とする。本構成では、行ごとの書き込みおよび読み出しを行う。

0238

まず、半導体装置の書き込み動作について説明する。書き込み動作は、ライトイネーブル
信号がアサートされた期間に行う。また、書き込み動作中、リードイネーブル信号はデア
サートされる。第i行のメモリセル200(i,1)〜200(i,n)に書き込みを行
う場合は、第2信号線S2(i)を電位V_S21とし、選択したメモリセルのトランジ
スタ202をオン状態とする。一方、第i行以外の第2信号線S2は電位V_S20とし
、非選択のメモリセルのトランジスタ202をオフ状態とする。第1信号線S1(1)〜
S1(n)の電位は、第1信号線の駆動回路212に入力される信号DIに応じて、デー
タ”00b”を書き込む列ではV00、データ”01b”を書き込む列ではV01、デー
タ”10b”を書き込む列ではV10、データ”11b”を書き込む列ではV11とする
。なお、書き込み終了にあたっては、第1信号線S1(1)〜S1(n)の電位が変化す
る前に、第2信号線S2(i)を電位V_S20として、選択したメモリセルのトランジ
スタ202をオフ状態にする。他の配線は、例えば、ビット線BL(1)〜BL(n)を
0V、ワード線WL(1)〜WL(m)を電位V_WLS、選択線SEL(1)、SEL
(2)を電位V_SEL0、ソース線SL(1)〜SL(n)の電位Vsを0Vとする。
以上の書き込み動作のタイミングチャートの一例を図25(A)に示す。なお、図25
A)に示すのは、メモリセルにデータ”10b”を書き込む場合のタイミングチャートで
ある。

0239

その結果、データ”00b”の書き込みを行ったメモリセルのノードAの電位は約V00
[V]、データ”01b”の書き込みを行ったメモリセルのノードAの電位は約V01[
V]、データ”10b”の書き込みを行ったメモリセルのノードAの電位は約V10[V
]、データ”11b”の書き込みを行ったメモリセルのノードAの電位は約V11[V]
となる。また、非選択メモリセルのノードAの電位は変わらない。ここで、ノードAには
、第1信号線S1の電位に応じた電荷が蓄積されるが、トランジスタ202のオフ電流が
極めて小さい、あるいは実質的に0であることから、トランジスタ201のゲート電極(
ノードA)の電位は長時間にわたって保持される。

0240

次に、半導体装置の読み出し動作について説明する。読み出し動作は、リードイネーブル
信号がアサートされた期間に行う。また、読み出し動作中、ライトイネーブル信号はデア
サートされる。第i行のメモリセル200(i,1)〜200(i,n)の読み出しを行
う場合は、選択線SEL(1)、SEL(2)の電位をV_SEL1とし、トランジスタ
215(1,1)〜( 1 ,n)及びトランジスタ215(2,1)〜(2,n)をオ
ン状態とする。また、ワード線WL(i)の電位をV_WL1、第i行以外のワード線W
Lの電位をV_WL0とする。このとき、第i行のメモリセルのトランジスタ203はオ
フ状態となる。第i行以外のメモリセルのトランジスタ203はオン状態となる。第2信
号線S2(1)〜S2(m)を電位V_S2Sとし、全てのメモリセルのトランジスタ2
02をオフ状態とする。第1信号線S1(1)〜S1(n)の電位を0Vとする。

0241

読み出し動作では、最初の一定期間、信号Φpcをアサートする。その結果、ビット線B
Lは電位Vpc[V]にプリチャージされる。続いて、ソース線SL(1)〜SL(n)
の電位VsをVs_read[V]とする。これにより、第i行のメモリセルのトランジ
スタ201の状態に応じて、ソース線SLからビット線BLに電流が流れ、ビット線BL
は(ノードAの電位)−(トランジスタ201のしきい値電圧Vth)で表される電位ま
で充電される。その結果、ビット線BLの電位は、データ”00b”、”01b”、”1
0b”、”11b”に対し、V00−Vth、V01−Vth、V10−Vth、V11
−Vthとなる。読み出し回路は、これらの電位の違いから、データ”00b”、”01
b”、”10b”、”11b”を読み出すことができる。なお、V11−Vthは、V_
SEL1−Vth_SEL、及びV_WL0−Vth_203以下となるようにする。こ
こで、Vth_SELは、トランジスタ215のしきい値電圧を表し、Vth_203は
、トランジスタ203のしきい値電圧を表す。

0242

以上の読み出し動作のタイミングチャートの一例を図25(B)に示す。図に示すのは、
メモリセルからデータ”10b”を読み出す場合のタイミングチャートである。選択され
たワード線WLの電位がV_WL0となり、ソース線SLの電位がVs_readとなる
と、ビット線BLはメモリセルのデータ”10b”に対応して、電位V10−Vthに充
電される。その結果、SA_OUT0、SA_OUT1、SA_OUT2、がそれぞれ”
1”、”1”、”0”となる。

0243

なお、書き込み時において、SOI基板上に薄膜トランジスタを形成した場合など、半導
体装置が基板電位を有さない場合には、ワード線WL(i+1)〜WL(m)の電位をV
_WL0、選択線SEL(2)の電位をV_SEL1とすることが好ましい。これにより
、第i行のメモリセルのトランジスタ201のソース電極またはドレイン電極の少なくと
も一方の電位を約0Vとすることができる。或いは、選択線SEL(1)の電位をV_S
EL1、ワード線WL(1)〜WL(i−1)の電位をV_WL0としてもよい。一方、
単結晶半導体基板上にトランジスタを形成した場合など、半導体装置が基板電位を有する
場合には、基板電位を0Vとしておけばよい。

0244

なお、書き込み時のビット線BL(1)〜BL(n)の電位は0Vとしたが、選択線SE
L(1)の電位がV_SEL0[V]の場合には、フローティング状態や0Vより大きい
電位に充電されていても構わない。読み出し時の第1信号線S1(1)〜S1(n)の電
位は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。

0245

また、本実施の形態では、第1信号線S1をビット線BL方向(列方向)に配置し、第2
信号線S2をワード線WL方向行方向)に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第1信号線S1をワード線WL方向(行方向)に配置し、第
2信号線S2をビット線BL方向(列方向)に配置する構成としてもよい。その場合、第
1の信号線S1が接続される駆動回路及び第2の信号線S2が接続される駆動回路は適宜
配置すればよい。

0246

本実施の形態では、4値のメモリセルの動作、つまり、1つのメモリセルに4つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、n値のメモリセル、つまり、任意のnの異なる状態のいずれか(nは2以
上の整数)の書き込み及び読み出しが可能である。

0247

例えば、8値のメモリセルでは、2値の場合と比較して、メモリ容量は3倍となる。書き
込みでは、ノードAの電位を決める書き込み電位を8種類準備して、8つの状態を生成す
る。読み出しでは、8つの状態を区別することが可能な7種類の参照電位を準備する。読
み出しでは、センスアンプを1つ設け、7回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を3回に減らすことも可能である
。ソース線SLを駆動する読み出し方式では、センスアンプを7つ設けることにより、1
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。

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