図面 (/)

この項目の情報は公開日時点(2019年7月18日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (17)

課題

低消費電力化に優れたパワーゲーティングができる、新規な構成の半導体装置を提供すること。

解決手段

記憶したデータを不揮発化できるSRAMをベースとしたメモリセルと、メモリセルの周辺回路とで、パワーゲーティングする状態を異ならせることができる構成とする。極めて短い第1の期間では、メモリセルへのパワーゲーティングを行い、それより長い第2の期間では、メモリセル及び周辺回路へのパワーゲーティングを行う。さらに長い第3の期間では、メモリセル及び周辺回路に与える電源電圧を生成する回路のパワーゲーティングを行う。

概要

背景

SRAM(Static Random Access Memory)は、データの書
き込み/読み出し高速に行える点でプロセッサ等のキャッシュメモリに用いられている

SRAMは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。その
ため、SRAMの構成に、チャネルが形成される半導体層酸化物半導体を用いるトラン
スタOSトランジスタ)と容量素子を追加し、データの消滅を防ぐ構成が提案されて
いる(例えば、特許文献1を参照)。

概要

低消費電力化に優れたパワーゲーティングができる、新規な構成の半導体装置を提供すること。記憶したデータを不揮発化できるSRAMをベースとしたメモリセルと、メモリセルの周辺回路とで、パワーゲーティングする状態を異ならせることができる構成とする。極めて短い第1の期間では、メモリセルへのパワーゲーティングを行い、それより長い第2の期間では、メモリセル及び周辺回路へのパワーゲーティングを行う。さらに長い第3の期間では、メモリセル及び周辺回路に与える電源電圧を生成する回路のパワーゲーティングを行う。

目的

本発明の一態様は、細粒度でのパワーゲーティング
を実現できる、新規な構成の半導体装置等を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

揮発性メモリ部及び不揮発性メモリ部を有するメモリセルアレイと、第1乃至第3の回路と、を有する半導体装置であって、前記第1の回路は、前記揮発性メモリ部へのデータの書き込み及び読み出しが制御される機能を有し、前記第2の回路は、前記不揮発性メモリ部へ書き込まれたデータを退避及び復帰させる機能を有し、前記第3の回路は、前記メモリセルアレイと、前記第1及び第2の回路に電源電圧を生成して供給する機能を有し、前記第1及び第2回路に電源電圧が供給されている間、メモリセルアレイへの電源電圧の供給されない第1の状態と、前記第1の回路、前記第2回路及びメモリセルアレイへの電源電圧の供給されない第2の状態と、前記第3の回路において電源電圧の生成を停止する第3の状態と、を有し、前記メモリセルアレイへのアクセスがない第1の期間を超えると、前記第1の状態から前記第2の状態への切り替えが行われ、前記メモリセルアレイへのアクセスがない第2の期間を超えると、前記第2の状態から前記第3の状態への切り替えが行われ、前記第2の期間は、前記第1の期間よりも長いことを特徴とする半導体装置。

請求項2

請求項1において、前記メモリセルアレイは、複数のメモリセルを有し、前記複数のメモリセルはそれぞれ、SRAMと、チャネル領域酸化物半導体を有する第1のトランジスタと、容量素子とを有し、前記第1のトランジスタは、前記第2の回路によって導通状態が制御される機能を有することを特徴とする半導体装置。

請求項3

請求項2において、前記SRAMは、チャネル領域にシリコンを有する第2のトランジスタを有することを特徴とする半導体装置。

請求項4

請求項3において、前記第1のトランジスタのチャネル領域と、前記第2のトランジスタのチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。

技術分野

0001

本発明の一態様は、半導体装置電子部品、及び電子機器に関する。

0002

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技
術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブ・マタ
ー)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の
技術分野としては、半導体装置、表示装置発光装置蓄電装置記憶装置、それらの駆
動方法、または、それらの製造方法、を一例として挙げることができる。

背景技術

0003

SRAM(Static Random Access Memory)は、データの書
き込み/読み出し高速に行える点でプロセッサ等のキャッシュメモリに用いられている

0004

SRAMは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。その
ため、SRAMの構成に、チャネルが形成される半導体層酸化物半導体を用いるトラン
スタOSトランジスタ)と容量素子を追加し、データの消滅を防ぐ構成が提案されて
いる(例えば、特許文献1を参照)。

先行技術

0005

特開2013−9285号公報

発明が解決しようとする課題

0006

データの消滅を防ぐ構成において、さらなる低消費電力化が望まれる。

0007

本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。

0008

または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供
することを課題の一とする。または、本発明の一態様は、細粒度でのパワーゲーティング
を実現できる、新規な構成の半導体装置等を提供することを課題の一とする。

0009

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び/又は他の課題のうち、少なくとも一
つの課題を解決するものである。

課題を解決するための手段

0010

本発明の一態様は、メモリセルアレイと、駆動制御回路と、データ制御回路と、第1乃至
第3のパワースイッチと、電源電圧制御回路と、電源電圧生成回路と、を有する半導体
置であって、メモリセルアレイは複数のメモリセルを有し、メモリセルは、駆動制御回路
の制御によって、データの書き込み及び読み出しが制御される機能を有し、かつ、データ
制御回路の制御によって、書き込まれたデータを不揮発性の記憶部に退避及び復帰させる
機能を有し、電源電圧制御回路は、第1乃至第3のパワースイッチのオンまたはオフを制
御することができる機能を有し、電源電圧生成回路は、基準電圧を基に、第1乃至第3の
電源電圧を生成することができる機能を有し、第1のパワースイッチは、メモリセルに第
1の電源電圧を与えることができる機能を有し、第2のパワースイッチは、駆動制御回路
に第2の電源電圧を与えることができる機能を有し、第3のパワースイッチは、データ制
回路に第3の電源電圧を与えることができる機能を有し、電源電圧制御回路は、第1の
パワースイッチをオフにする第1の状態と、第1乃至第3のパワースイッチをオフにする
第2の状態と、第1乃至第3の電源電圧の生成を停止する第3の状態と、を切り替えるこ
とができる機能を有する半導体装置である。

0011

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。

発明の効果

0012

本発明の一態様は、新規な構成の半導体装置等を提供することができる。

0013

または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供
することができる。または、本発明の一態様は、細粒度でのパワーゲーティングを実現で
きる、新規な構成の半導体装置等を提供することができる。

0014

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、
他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で
言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した効果、及び/又は他の効果のうち、少なくとも一
つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した
効果を有さない場合もある。

図面の簡単な説明

0015

本発明の一態様を説明するためのブロック図。
本発明の一態様を説明するための状態遷移図。
本発明の一態様を説明するためのブロック図及びタイミングチャート
本発明の一態様を説明するためのブロック図及びタイミングチャート。
本発明の一態様を説明するためのブロック図及びタイミングチャート。
本発明の一態様を説明するためのブロック図。
本発明の一態様を説明するための回路図及びタイミングチャート。
本発明の一態様を説明するための模式図及びレイアウト図。
本発明の一態様を説明するための断面図。
本発明の一態様を説明するための断面図。
酸化物半導体の断面における高分解能TEM像および局所的なフーリエ変換像
酸化物半導体膜ナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
電子照射による結晶部の変化を示す図。
透過電子回折測定による構造解析の一例を示す図、および平面における高分解能TEM像。
電子部品の作製工程を示すフローチャート及び斜視模式図。
電子部品を用いた電子機器。

実施例

0016

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。

0017

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズ
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。

0018

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領
域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。

0019

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第1電極表記し、ソースとドレインとの他方を第2電極と
表記する場合がある。

0020

なお本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。

0021

なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的
に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在する
とき、AとBとの電気信号の授受を可能とするものをいう。

0022

なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。

0023

例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。

0024

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
に限定されず、状況に応じて適切に言い換えることができる。

0025

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

0026

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。

0027

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す

0028

(実施の形態1)
本実施の形態では、半導体装置のブロック図、及びパワーゲーティング(Power G
ating:以下PG略記する)時における各回路の動作について説明する。

0029

本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を
指す。よって、トランジスタ等の半導体素子で構成されるキャッシュ等のメモリ、メモリ
を制御する周辺回路、メモリ及び周辺回路と信号を入出力するCPU、電源電圧供給回路
パワーマネジメントユニット、あるいは該回路を含むシステム全体を半導体装置という

0030

<半導体装置のブロック図について>
図1は、半導体装置の構成の一例を示すブロック図である。

0031

半導体装置10は、キャッシュ100(Cacheと図示)と、パワーマネジメントユニ
ット(あるいは電源電圧制御回路)150(PMUと図示)と、CPU160と、入出力
インターフェース170(I/O I/Fと図示)と、電源電圧供給回路(あるいは電源
電圧生成回路)180(Supply Voltageと図示)と、バスインターフェー
ス190(Bus I/Fと図示)と、を有する。

0032

パワーマネジメントユニット150は、パワーゲーティングを行う3つの状態、すなわち
第1乃至第3の状態を切り替える機能を有する。

0033

第1の状態(mode1と図示)は、50ns以上500μs未満の期間でのパワーゲー
ティングを行う状態である。また第2の状態(mode2と図示)は、500μs以上1
s未満の期間でのパワーゲーティングを行う状態である。また第3の状態(mode3と
図示)は、1s以上の期間でのパワーゲーティングを行う状態である。

0034

パワーマネジメントユニット150は、キャッシュ100あるいは電源電圧供給回路18
0に第1乃至第3のパワーゲーティング制御信号(PGControl Signal
:PGCS1乃至PGCS3)を与え、第1乃至第3の状態を切り替えることができる。

0035

パワーマネジメントユニット150は、CPU160からの休止信号(Sleeping
と図示)あるいは入出力インターフェース170を介した外部のハードウェアからの信号
、あるいはバスインターフェース190の状態によって、第1乃至第3の状態を切り替え
ることができる。

0036

なおパワーマネジメントユニット150は、単に回路という場合がある。

0037

パワーマネジメントユニット150は、第1乃至第3のパワーゲーティング制御信号によ
って第1乃至第3の状態を切り替えてパワーゲーティングを行うことができる。そのため
、キャッシュ100を構成する回路を細分化し、状況に応じた回路毎のパワーゲーティ
グを制御することができる。その結果、細粒度でのパワーゲーティングを実現でき、半導
体装置の低消費電力化を実現できる。

0038

キャッシュ100は、メモリセルアレイ110(Memory Cell Array:
MCAと図示)、周辺回路(あるいは駆動制御回路)120(Peripheral C
ircuitsと図示)と、バックアップリカバリー駆動回路130(あるいはデータ
制御回路)(Backup&Recovery Driverと図示)と、パワースイッ
チSW1乃至SW3と、を有する。

0039

なおキャッシュ100は、CPU160で用いる命令、又は演算結果等のデータを一時的
に記憶する機能を有する装置であり、記憶装置ともいう。

0040

キャッシュ100が有する各構成について説明する。

0041

メモリセルアレイ110は、複数のメモリセルMCを有する。メモリセルMCは、SRA
Mをベースとした回路であり、SRAM111と、不揮発性記憶部112(NVMと図示
)と、を有する。

0042

SRAM111は、ワード線WL、ビット線BL反転ビット線BLBによって、データ
の書き込み/読み出しを制御される。SRAM111は、通常のSRAMと同等にデータ
の書き込み/読み出しを高速で行うことができる。SRAM111のデータは、電源電圧
の供給がないと、消滅してしまう。

0043

不揮発性記憶部112は、データ制御線DELによってバックアップ又はリカバリーが制
御される。不揮発性記憶部112は、SRAM111に記憶されたデータをバックアップ
(退避ともいう)する機能を有する回路である。また、不揮発性記憶部112は、バック
アップしたデータをリカバリー(復帰ともいう)する機能を有する回路である。不揮発性
記憶部112は、不揮発性の記憶回路、又は不揮発性の記憶素子を有する。

0044

本発明の一態様における、SRAM111及び不揮発性記憶部112を有するメモリセル
MCは、SRAM111に記憶されたデータを不揮発性記憶部112にバックアップする
動作のみで、電源電圧の供給がなくてもデータを記憶することができる。不揮発性記憶部
112に記憶したデータは、SRAM111にリカバリーするだけで元の状態に復帰させ
ることができる。

0045

メモリセルMCを有するメモリセルアレイ110は、SRAM111から不揮発性記憶部
112にデータをバックアップし、その後リカバリーさせるだけで元の状態に戻すことが
できる。この場合、パワーゲーティングできる状態への移行、パワーゲーティングした状
態から元の状態への移行が、短い期間で行うことができる。そのためメモリセルアレイ1
10では、一定期間、例えば数十nsの期間、キャッシュ100へのアクセスがない場合
にパワーゲーティングを行うことができる。

0046

周辺回路120は、ワード線WLと、ビット線BLと、反転ビット線BLBとに接続され
る。周辺回路120は、SRAM111にデータを書き込むための信号やSRAM111
よりデータを読み出すための信号を与える機能を有する。周辺回路120は、一例として
デコーダプリチャージ回路等を有する回路である。

0047

バックアップ/リカバリー駆動回路130は、データ制御線DELに接続される。バック
アップ/リカバリー駆動回路130は、SRAM111と不揮発性記憶部112との間で
データをバックアップ、リカバリーするための信号を与える機能を有する。バックアップ
/リカバリー駆動回路130は、一例としてバッファレベルシフタ等を有する回路であ
る。

0048

本発明の一態様における周辺回路120及びバックアップ/リカバリー駆動回路130の
パワーゲーティングは、メモリセルアレイ110のパワーゲーティングに比べて時間を要
する。周辺回路120及びバックアップ/リカバリー駆動回路130は、頻度多く行うの
ではなく、メモリセルアレイ110のパワーゲーティングに比べて頻度少なく行う。本実
施の形態では、周辺回路120及びバックアップ/リカバリー駆動回路130のパワーゲ
ーティングは、メモリセルアレイ110をパワーゲーティングした後に行う。

0049

周辺回路120及びバックアップ/リカバリー駆動回路130へのパワーゲーティングは
、頻繁に行うとかえって通常の動作に支障をきたし、消費電力の増加につながる。そのた
め、周辺回路120及びバックアップ/リカバリー駆動回路130は、メモリセルアレイ
110のパワーゲーティングした後、一定期間、例えば数msの期間、キャッシュ100
へのアクセスがない場合にパワーゲーティングすることが好ましい。

0050

キャッシュ100は、外部から電源電圧が与えられる。電源電圧は、一例としてVDD
SS、VDM/VSS、VDH/VSSの3系統が与えられる。

0051

VDD/VSSは、周辺回路120に与えられる電源電圧である。VDD/VSSの周辺
回路120への供給は、パワースイッチSW2によって制御される。パワースイッチSW
2は、周辺回路120に接続する電源電位線V−VDDにVDDを与えるか否かを切り替
えることができる。

0052

VDM/VSSは、メモリセルアレイ110に与えられる電源電圧である。VDM/VS
Sのメモリセルアレイ110への供給は、パワースイッチSW1によって制御される。パ
ワースイッチSW1は、メモリセルアレイ110に接続する電源電位線V−VDMにVD
Mを与えるか否かを切り替えることができる。

0053

VDH/VSSは、バックアップ/リカバリー駆動回路130に与えられる電源電圧であ
る。VDH/VSSのバックアップ/リカバリー駆動回路130への供給は、パワースイ
ッチSW3によって制御される。パワースイッチSW3は、バックアップ/リカバリー駆
動回路130に接続する電源電位線V−VDHにVDHを与えるか否かを切り替えること
ができる。

0054

パワースイッチSW1のオン又はオフの制御は、第1のパワーゲーティング制御信号によ
って制御される。またパワースイッチSW2及びSW3のオン又はオフの制御は、第2の
パワーゲーティング制御信号によって制御される。パワースイッチSW1乃至SW3に与
える、第1及び第2のパワーゲーティング制御信号は、パワーマネジメントユニット15
0より与えられる。

0055

なおパワースイッチSW1乃至SW3は、例えばpチャネル型のトランジスタで構成する
ことができる。

0056

以上がキャッシュ100の各構成についての説明である。

0057

本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない期間の長短に応
じて、パワーゲーティングの状態を異ならせる。具体的には、第1及び第2のパワーゲー
ティング制御信号を用いて、キャッシュ100内の回路への電源電圧の供給を段階的に停
止するよう制御する。

0058

まずは数nsといった期間、キャッシュ100へのアクセスがない場合、パワーマネジメ
トユニット150は第1の状態と判断して、第1のパワーゲーティング制御信号を出力
し、メモリセルアレイ110への電源電圧の供給を停止してパワーゲーティングする。

0059

メモリセルアレイ110が有するSRAM111は、アイドル時の消費電力が大きい。そ
のため、メモリセルアレイ110のパワーゲーティングは、損益分岐時間(BET:br
eak−even−time)が短い。そのため数nsの期間でのパワーゲーティングを
行うことで、消費電力の低減ができる。

0060

そして数msといった期間、キャッシュ100へのアクセスがない場合、パワーマネジメ
ントユニット150は第2の状態と判断して、第2のパワーゲーティング制御信号を出力
し、周辺回路120及びバックアップ/リカバリー駆動回路130への電源電圧の供給を
停止してパワーゲーティングする。

0061

メモリセルアレイ110に加えて、周辺回路120及びバックアップ/リカバリー駆動回
路130のパワーゲーティングを行う際のBETは、メモリセルアレイ110だけのBE
Tに比べて長くなる。半導体装置は、BETの短い第1の状態でのパワーゲーティングと
、BETが長い第2の状態のパワーゲーティングとを、アクセスのない期間の長短に応じ
て切り替えて行うことができる。

0062

従って本発明の一態様は、低消費電力化を実現することができる。また本発明の一態様は
、細粒度でのパワーゲーティングを実現できる。

0063

また第2の状態としてメモリセルアレイ110、並びに周辺回路120及びバックアップ
/リカバリー駆動回路130へのパワーゲーティングを行った後は、キャッシュ100に
電源電圧を与える電源電圧供給回路180を動作させる必要がなくなる。そのため電源電
供給回路180へのパワーゲーティングを行うことができる。

0064

電源電圧供給回路180のパワーゲーティングは、数sといった期間、キャッシュ100
へのアクセスがない場合、パワーマネジメントユニット150は第3の状態と判断して、
第3のパワーゲーティング制御信号を出力し、行われる。

0065

なお電源電圧供給回路180へのパワーゲーティングは、電源電圧供給回路180に与え
る基準電圧Vsupを停止し、VDD、VDM、及びVDHの各電源電圧の生成を停止す
ればよい。

0066

メモリセルアレイ110と、周辺回路120及びバックアップ/リカバリー駆動回路13
0とに加えて、電源電圧供給回路180のパワーゲーティングを行う際のBETは、メモ
セルアレイ110と、周辺回路120及びバックアップ/リカバリー駆動回路130と
パワーゲーティングした際のBETより、さらに長くなる。半導体装置10は、BETの
短い第1の状態でのパワーゲーティングと、BETが長い第2の状態のパワーゲーティン
グとを、BETがさらに長い第3の状態のパワーゲーティングとを、アクセスのない期間
の長短に応じて切り替えて行うことができる。

0067

従って本発明の一態様は、さらなる低消費電力化を実現することができる。また本発明の
一態様は、さらなる細粒度でのパワーゲーティングを実現できる。

0068

以上説明した、本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない
期間の長短に応じて、パワーゲーティングの状態を異ならせる。具体的には、第1乃至第
3のパワーゲーティング制御信号を用いて、キャッシュ100内の回路への電源電圧の供
給、及び電源電圧供給回路180での電源電圧の生成を段階的に停止するよう制御する。

0069

従って本発明の一態様は、低消費電力化を実現することができる。また本発明の一態様は
、細粒度でのパワーゲーティングを実現できる。

0070

<パワーゲーティング時における状態の遷移について>
次いで、第1乃至第3のパワーゲーティング制御信号による第1乃至第3の状態の遷移に
ついて、図2を用いて説明する。また、図3乃至5では、第1乃至第3の状態におけるキ
ャッシュ100の状態、及びバックアップ、及びリカバリー時において第1乃至第3のパ
ワーゲーティング制御信号シーケンスについて説明する。

0071

図2では、キャッシュ100が取り得る状態について、通常動作(Executeと図示
)の状態をC1、スタンバイ(Standbyと図示)の状態をC2、メモリセルアレイ
のみのパワーゲーティングの第1の状態をC3、メモリセルアレイ及び周辺回路を含むキ
ャッシュをパワーゲーティングの第2の状態をC4、電源電圧供給回路180をパワーゲ
ーティングの第3の状態をC5として図示している。

0072

通常動作C1は、キャッシュ100でのデータの書き込み/読み出しを行う状態である。

0073

スタンバイの状態C2は、キャッシュ100でデータの書き込み/読み出しを行わない状
態である。

0074

定期的にCPU160からキャッシュ100へのアクセスがある場合、通常動作C1とス
タンバイの状態C2を繰り返す。

0075

スタンバイの状態C2が継続し、キャッシュ100へのアクセスがない状態が、例えば1
00nsを超えると、第1の状態C3への遷移を行う。スタンバイの状態C2から第1の
状態C3への遷移で、メモリセルMCが有するSRAM111から不揮発性記憶部112
へのデータのバックアップは、数nsと短い期間で行うことが好ましい。データのバック
アップを、数nsと短い期間で行う場合、データの保持が短くなる場合もあるが、再度ア
クセスされるまでの間隔も短いため、問題ない。当該構成とすることで、効率的なパワー
ゲーティングを行うことができる。

0076

なお第1の状態C3において、キャッシュ100へのアクセスがあった場合には、スタン
バイの状態C2への遷移を行う。第1の状態C3からスタンバイの状態C2への遷移では
、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバ
リーが行われる。

0077

なお第1の状態C3では、図3(A)に示すように、電源電圧供給回路180での各電源
電圧の生成を行い、パワースイッチSW1をオフ、パワースイッチSW2、SW3をオン
にし、メモリセルアレイ110へのパワーゲーティングを行う。なお図3(A)にハッチ
ングを付した構成は、パワーゲーティングされた構成を表している。

0078

またスタンバイの状態C2から第1の状態C3へのデータのバックアップは、第1乃至第
3のパワーゲーティング制御信号及びデータ制御線DELの電位図3(B)に示すタイ
ミングチャートで制御すればよい。なおデータ制御線DELの電位は、Hレベルでバック
アップ、Lレベルで保持が行われる。第1乃至第3のパワーゲーティング制御信号は、H
レベルでパワースイッチをオン、Lレベルでパワースイッチをオフするよう制御する。

0079

図3(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルと
し、SRAM111から不揮発性記憶部112にデータをバックアップする。そして、第
1のパワーゲーティング制御信号をHレベルからLレベルとし、メモリセルアレイ110
へのパワーゲーティングを行う。

0080

また第1の状態C3からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3
のパワーゲーティング制御信号及びデータ制御線DELの電位を図3(C)に示すタイミ
ングチャートで制御すればよい。

0081

図3(C)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルと
し、SRAM111から不揮発性記憶部112にデータをリカバリーする。そしてデータ
制御線DELの電位をHレベルとした状態で、第1のパワーゲーティング制御信号をLレ
ベルからHレベルとし、メモリセルアレイ110をパワーゲーティングの状態から電源電
圧が供給される状態に復帰させる。

0082

第1の状態C3が継続し、キャッシュ100へのアクセスがない状態が、例えば1msを
超えると、第2の状態C4への遷移を行う。

0083

なお第1の状態C3から第2の状態C4への遷移で、メモリセルMCが有するSRAM1
11から不揮発性記憶部112へのデータのバックアップは、第1の状態C3でバックア
ップしたデータをそのまま保持する構成としてもよい。あるいは、第1の状態C3でのデ
ータのバックアップの状態から一度リカバリーし、再度バックアップを行ってもよい。当
該構成とすることで、データの確実な保持を実現することができる。

0084

なお第2の状態C4において、キャッシュ100へのアクセスがあった場合には、スタン
バイの状態C2への遷移を行う。第2の状態C4からスタンバイの状態C2への遷移では
、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバ
リーが行われる。

0085

なお第2の状態C4では、図4(A)に示すように、電源電圧供給回路180での各電源
電圧の生成を行い、パワースイッチSW1乃至SW3をオフにし、メモリセルアレイ11
0、周辺回路120、及びバックアップ/リカバリー駆動回路130へのパワーゲーティ
ングを行う。なお図4(A)にハッチングを付した構成は、パワーゲーティングされた構
成を表している。

0086

また第1の状態C3から第2の状態C4へのデータのバックアップは、データのバックア
ップを再度行う場合、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DE
Lの電位を図4(B)に示すタイミングチャートで制御すればよい。

0087

図4(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルと
し、SRAM111から不揮発性記憶部112にデータをバックアップする。そして、第
1及び第2のパワーゲーティング制御信号をHレベルからLレベルとし、メモリセルアレ
イ110、周辺回路120、及びバックアップ/リカバリー駆動回路130へのパワーゲ
ーティングを行う。

0088

また第2の状態C4からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3
のパワーゲーティング制御信号及びデータ制御線DELの電位を図4(C)に示すタイミ
ングチャートで制御すればよい。

0089

図4(C)に示すタイミングチャートでは、まず第2のパワーゲーティング制御信号をL
レベルからHレベルとし、周辺回路120、及びバックアップ/リカバリー駆動回路13
0をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。次いでデー
タ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデー
タをリカバリーする。そしてデータ制御線DELの電位をHレベルとした状態で、第1の
パワーゲーティング制御信号をLレベルからHレベルとし、メモリセルアレイ110をパ
ワーゲーティングの状態から電源電圧が供給される状態に復帰させる。

0090

第2の状態C4が継続し、キャッシュ100へのアクセスがない状態が、例えば10sを
超えると、第3の状態C5への遷移を行う。

0091

なお第2の状態C4から第3の状態C5への遷移で、メモリセルMCが有するSRAM1
11から不揮発性記憶部112へのデータのバックアップは、第1の状態C2又は第2の
状態C4でバックアップしたデータをそのまま保持する構成としてもよい。あるいは、第
1の状態C3あるいは第2の状態C4でのデータのバックアップの状態から一度リカバリ
ーし、再度バックアップを行ってもよい。当該構成とすることで、データの確実な保持を
実現することができる。

0092

なお第3の状態C5において、キャッシュ100へのアクセスがあった場合には、スタン
バイの状態C2への遷移を行う。第3の状態C5からスタンバイの状態C2への遷移では
、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバ
リーが行われる。

0093

なお第3の状態C5では、図5(A)に示すように、パワースイッチSW1乃至SW3を
オフにし、メモリセルアレイ110、周辺回路120、及びバックアップ/リカバリー駆
動回路130へのパワーゲーティング、電源電圧供給回路180での各電源電圧の生成を
停止するパワーゲーティング、を行う。なお図5(A)にハッチングを付した構成は、パ
ワーゲーティングされた構成を表している。

0094

また第1の状態C3、あるいは第2の状態C4から第3の状態C5へのデータのバックア
ップは、データのバックアップを再度行う場合、第1乃至第3のパワーゲーティング制御
信号及びデータ制御線DELの電位を図5(B)に示すタイミングチャートで制御すれば
よい。

0095

図5(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルと
し、SRAM111から不揮発性記憶部112にデータをバックアップする。そして、第
1乃至第3のパワーゲーティング制御信号をHレベルからLレベルとし、電源電圧供給
路180、メモリセルアレイ110、周辺回路120、及びバックアップ/リカバリー駆
動回路130へのパワーゲーティングを行う。

0096

また第3の状態C5からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3
のパワーゲーティング制御信号及びデータ制御線DELの電位を図5(C)に示すタイミ
ングチャートで制御すればよい。

0097

図5(C)に示すタイミングチャートでは、まず第3のパワーゲーティング制御信号をL
レベルからHレベルとし、電源電圧供給回路180をパワーゲーティングの状態から電源
電圧を生成する状態に復帰させる。次いで第2のパワーゲーティング制御信号をLレベル
からHレベルとし、周辺回路120、及びバックアップ/リカバリー駆動回路130をパ
ワーゲーティングの状態から電源電圧が供給される状態に復帰させる。次いでデータ制御
線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをリ
カバリーする。そしてデータ制御線DELの電位をHレベルとした状態で、第1のパワー
ゲーティング制御信号をLレベルからHレベルとし、メモリセルアレイ110をパワーゲ
ーティングの状態から電源電圧が供給される状態に復帰させる。

0098

以上説明した、本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない
期間の長短に応じて、パワーゲーティングの状態を異ならせる。具体的には、第1乃至第
3のパワーゲーティング制御信号を用いて、キャッシュ100内の回路への電源電圧の供
給、及び電源電圧供給回路180での電源電圧の生成を段階的に停止するよう制御する。

0099

従って本発明の一態様は、低消費電力化を実現することができる。また本発明の一態様は
、細粒度でのパワーゲーティングを実現できる。

0100

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0101

(実施の形態2)
本実施の形態では、図1で示したブロック図の構成について、より具体的な構成を示し説
明する。また本実施の形態では、メモリセルの具体例、OSトランジスタについて説明す
る。

0102

<半導体装置のブロック図の具体例>
図6は、図1に示す半導体装置10の構成を、さらに具体例したブロック図である。なお
本実施の形態では、上記実施の形態1での説明と重複する構成の説明は省略し、前述の説
明を援用するものとする。

0103

半導体装置10Aは、キャッシュ200と、パワーマネジメントユニット150と、CP
U160と、入出力インターフェース170と、電源電圧供給回路180と、バスインタ
フェース190と、を有する。

0104

キャッシュ200は、メモリセルアレイ110、周辺回路120と、バックアップ/リカ
バリー駆動回路130と、パワースイッチSW1乃至SW3と、を有する。

0105

周辺回路120は、ローデコーダ121と、ロードライバー122と、カラムデコーダ
23と、カラムドライバー124と、ドライバー制御論理回路125と、出力ドライバー
126と、を有する。

0106

ローデコーダ121及びロードライバー122には、アドレス信号ADDR及びドライバ
ー制御論理回路125からの制御信号が与えられる。そしてローデコーダ121及びロー
ドライバー122は、ワード線WLに与える信号、例えばワード信号を生成する機能を有
する回路である。ローデコーダ121と、ロードライバー122とは、パワースイッチS
W2の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。なお機
能停止時においてロードライバー122は、ワード線WLを低電源電位に保持した状態で
保持することが好ましい。

0107

カラムデコーダ123及びカラムドライバー124には、アドレス信号ADDR及びドラ
イバー制御論理回路125からの制御信号が与えられる。そしてカラムデコーダ123及
びカラムドライバー124は、ビット線BL及び反転ビット線BLBに与える信号、例え
プリチャージ信号を生成する機能、入力される書き込みデータWdataをビット線B
L及び反転ビット線BLBに与える機能、を有する回路である。またカラムデコーダ12
3及びカラムドライバー124は、センスアンプを有し、メモリセルアレイ110から読
み出した信号を出力ドライバー126に出力する機能を有する回路である。カラムデコー
ダ123及びカラムドライバー124は、パワースイッチSW2の制御によって、パワー
ゲーティングされ、機能の再開と停止が制御される。なお機能停止時においてカラムドラ
イバー124は、ビット線BL及び反転ビット線BLBを低電源電位、あるいは電気的に
浮遊状態、に保持した状態で保持することが好ましい。

0108

ドライバー制御論理回路125は、入力されるグローバルライト信号(GW)、バイトラ
イト信号(BW)、チップイネーブル信号(CE)、クロック信号(CLK)を基に、ロ
ーデコーダ121と、ロードライバー122と、カラムデコーダ123と、カラムドライ
バー124とを制御する信号を生成する機能を有する回路である。ドライバー制御論理
路125は、パワースイッチSW2の制御によって、パワーゲーティングされ、機能の再
開と停止が制御される。

0109

出力ドライバー126は、カラムデコーダ123と、カラムドライバー124とで得られ
るデータを基に読み出しデータRdataを生成し、外部に出力する機能を有する回路で
ある。

0110

メモリセルアレイ110をパワーゲーティングした後、周辺回路120が有する各回路は
動作を停止した後に機能を停止する。機能の停止は、第2のパワーゲーティング制御信号
を制御して、パワースイッチSW2をオフにすることで行われる。機能の再開は、パワー
スイッチSW2をオンにして行うがパワースイッチSW1をオンにするタイミングよりも
先に行う。

0111

<メモリセルの具体例>
次いで図1で示したメモリセルの具体例について説明する。

0112

図7(A)に示すメモリセルMCは、SRAM111と、不揮発性記憶部112とを有す
る。SRAM111は、トランジスタM1乃至M6を有する。不揮発性記憶部112は、
トランジスタOM1、OM2と、容量素子Cp1、Cp2とを有する。

0113

なお図7(A)では、トランジスタM1とトランジスタOM1との間のノードを、ノード
Qとして図示している。またトランジスタM6とトランジスタOM2との間のノードを、
ノードQBとして図示している。またトランジスタOM1と容量素子Cp1との間のノー
ドを、ノードSN1として図示している。またトランジスタOM2と容量素子Cp2との
間のノードを、ノードSN2として図示している。

0114

また、図7(A)では、ワード線WL、ビット線BL、反転ビット線BLB、データ制御
線DEL、電源電位線V−VDM、電源電位線V−VSSを図示している。

0115

SRAM111が有するトランジスタM1乃至M6は、チャネル領域にシリコンなどの半
導体を有するトランジスタ(Siトランジスタ)で構成される。また不揮発性記憶部11
2が有するトランジスタOM1、OM2は、Siトランジスタに比べてオフ電流が低いト
ランジスタで構成される。

0116

なおSiトランジスタに比べてオフ電流が低いトランジスタとしては、半導体層に酸化物
半導体を有するトランジスタ(OSトランジスタ)が挙げられる。OSトランジスタは、
酸化物半導体中不純物濃度を低減し、酸化物半導体を真性または実質的に真性にするこ
とでオフ電流を極めて低くすることができる。

0117

図7(A)に示すメモリセルMCの構成では、トランジスタOM1、OM2を導通状態
することで、ノードQ、QBの電位を、ノードSN1、SN2にそれぞれ与えることがで
きる。そしてトランジスタOM1、OM2を非導通状態とすることで、電気的に浮遊状態
となるノードSN1、SN2に電位に応じた電荷を保持し続けることができる。この電荷
の保持は、電源電圧の供給を停止しても継続して行うことができるため、メモリセルMC
が有する不揮発性記憶部112を不揮発性とすることができる。

0118

なお電位を保持する期間において、トランジスタOM1、OM2には、所定の電圧が供給
され続けている場合がある。例えば、トランジスタOM1、OM2のゲートには、トラン
ジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。またトラン
ジスタOM1、OM2のバックゲートには、トランジスタの閾値電圧シフトして、トラ
ンジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのよ
うな場合には、情報を保持する期間において、メモリセルMCに電圧が供給されているこ
とになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電
力をほとんど消費しないことから、仮に、所定の電圧がメモリセルMCに供給されている
としても、実質的には、メモリセルMCは不揮発性であると表現することができる。

0119

OSトランジスタは、特に断りのない限りnチャネル型のトランジスタとして説明する。
そのため、トランジスタOM1、OM2では、ゲートに与える信号がHレベルのときにソ
ースとドレインとの間が導通状態となり、Lレベルの信号のときに非導通状態となる。

0120

次いで、図7(A)に示した回路図の動作について、図7(B)にタイミングチャートを
示し説明する。図7(B)では、バックアップ(Backup)、電源電圧の供給を停止
(Power−off)、リカバリー(Recovery)を行うPGシーケンス(Po
wer−Gating sequence)について説明する。

0121

図7(B)に示すタイミングチャートによると、まず通常動作時(Normal ope
ration)にノードQ、QBにそれぞれデータData、DataBが保持される。
なお図7(B)では、一例として、バックアップの直前ではデータDataがHレベルの
電位、データDataBがLレベルの電位であるとして説明する。

0122

バックアップ時では、まずデータ制御線DELをHレベルにし、トランジスタOM1、O
M2を導通状態にする。すると、ノードQ、QBと、ノードSN1、SN2とが等電位
なり、ノードSN1、SN2にバックアップされる。なお図7(B)では、ノードSN1
にHレベルの電位、ノードSN2にLレベルの電位が保持される。

0123

なおバックアップの動作は、データ制御線DELをHレベルとする期間を、3乃至10n
sとすることで、数μsの間データの保持を行うことができる。またデータ制御線DEL
をHレベルとする期間を、10μs以上とすることで、24h(1day)以上間データ
の保持を行うことができる。

0124

バックアップ動作が終了したら、電源電圧の供給を停止する。すなわち、電源電位線V−
VDMの電位を電源電位線V−VSSと等電位、すなわちLレベルにする。電源電位線V
−VDMの電位の低下に伴い、ノードQの電位も低下する。一方でデータ制御線DELを
Lレベルにすることで、ノードSN1、SN2の電位は保持される。

0125

そしてリカバリー時には、まずデータ制御線DELをHレベルにし、トランジスタOM1
、OM2を導通状態にする。すると、ノードQ、QBと、ノードSN1、SN2とが等電
位となる。そのため、ノードQと、ノードQBとでは電位差が生じる。この電位差が生じ
た状態で、電源電位線V−VDMの電位をHレベルにする。すると、ノードQ、QBとが
バックアップ期間の直前の電位に戻る。

0126

以上のような、PGシーケンスを経て、通常動作を再開することができる。

0127

<OSトランジスタについて>
メモリセルMCの構成で用いるOSトランジスタは、Siトランジスタよりも低いオフ電
流が得られるトランジスタである。

0128

OSトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または
実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは
、酸化物半導体中のキャリア密度が、1×1017/cm3未満であること、好ましくは
1×1015/cm3未満であること、さらに好ましくは1×1013/cm3未満であ
ることを指す。酸化物半導体において、水素窒素炭素、シリコン、および主成分以外
金属元素不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャ
リア密度を増大させてしまう。

0129

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低
いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導
体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の
変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトラ
ンジスタは、オフ電流を非常に低くすることが可能となる。

0130

なおオフ電流を低くしたOSトランジスタでは、室温(25℃程度)にてチャネル幅1μ
mあたりの規格化されたオフ電流が1×10−18A以下、1×10−21A以下、ある
いは1×10−24A以下、又は85℃にて1×10−15A以下、1×10−18A以
下、あるいは1×10−21A以下とすることができる。

0131

なおオフ電流とは、nチャネル型トランジスタの場合、トランジスタが非導通状態のとき
にソースとドレインとの間に流れる電流をいう。nチャネル型トランジスタの閾値電圧が
、例えば、0V乃至2V程度であれば、ゲートとソースの間に印加される電圧が負の電圧
の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。

0132

その結果、OSトランジスタを有するメモリセルMCは、OSトランジスタを非導通状態
とし、電源電圧の供給が停止してもノードSN1、SN2に電荷を保持させることができ
る。そして、保持した電荷に従って電源電圧の供給を再開させることで、電源電圧の供給
を停止する前の状態にすることができる。

0133

またメモリセルMCの構成で用いるOSトランジスタは、低いオフ電流が得られるトラン
ジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすること
ができる。

0134

なおメモリセルMCの構成で用いるOSトランジスタは、絶縁表面上に形成されるトラン
ジスタである。そのため、Siトランジスタのように半導体基板をそのままチャネル形成
領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成されな
い。従ってOSトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易にな
り、良好なスイッチング特性を得ることができる。

0135

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。

0136

(実施の形態3)
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に
用いることのできる酸化物半導体層について説明する。

0137

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
インジウム(In)又は亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコ
ウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有
すればよい。

0138

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種又は複数種を有してもよい。

0139

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化
物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化
物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、
In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、S
n−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化物、In
−Ti−Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、In−L
a−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd
−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−
Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Z
n系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn
系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−
Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化
物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。

0140

例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=3:1:2、あるいはI
n:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の
酸化物を用いるとよい。

0141

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

0142

なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、脱水化処理(脱水素化処理)によって増加し
酸素欠損補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本
明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合が
ある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸
素化処理と記す場合がある。

0143

このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi
型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく(ゼ
ロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下、1
×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下である
ことをいう。

0144

また、このように、i型又は実質的にi型である酸化物半導体膜を備えるトランジスタ
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、チャネル幅あたり室温(25℃程度)にて1×
10−18A/μm以下、1×10−21A/μm以下、あるいは1×10−24A/μ
m以下、又は85℃にて1×10−15A/μm以下、1×10−18A/μm以下、あ
るいは1×10−21A/μm以下とすることができる。なお、トランジスタがオフ状態
とは、nチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態
をいう。具体的には、ゲート電圧が閾値電圧よりも1V以上、2V以上又は3V以上小さ
ければ、トランジスタはオフ状態となる。

0145

以下では、酸化物半導体膜の構造について説明する。

0146

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体
微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

0147

まずは、CAAC−OS膜について説明する。

0148

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

0149

透過型電子顕微鏡TEM:Transmission Electron Micro
scope)によって、CAAC−OS膜の明視野像および回折パターン複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界グレイン
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0150

試料面と概略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映し
た形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

0151

一方、試料面と概略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

0152

図11(a)は、CAAC−OS膜の断面の高分解能TEM像である。また、図11(b
)は、図11(a)をさらに拡大した断面の高分解能TEM像であり、理解を容易にする
ために原子配列強調表示している。

0153

図11(c)は、図11(a)のA−O−A’間において、丸で囲んだ領域(直径約4n
m)の局所的なフーリエ変換像である。図11(c)より、各領域においてc軸配向性
確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグレ
インであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.6
°、26.4°のように少しずつ連続的に変化していることがわかる。同様に、O−A’
間では、c軸の角度が−18.3°、−17.6°、−15.9°と少しずつ連続的に変
化していることがわかる。

0154

なお、CAAC−OS膜に対し、電子回折を行うと、配向性を示すスポット輝点)が観
測される。例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電
子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測され
る(図12(A)参照。)。

0155

断面の高分解能TEM像および平面の高分解能TEM像より、CAAC−OS膜の結晶部
は配向性を有していることがわかる。

0156

なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体
内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10n
m未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただ
し、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面の高分解能TEM像において、2500nm2以上
、5μm2以上または1000μm2以上となる結晶領域が観察される場合がある。

0157

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

0158

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0159

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能TEM観察で確認され
た層状に配列した金属原子の各層は、結晶のab面に平行な面である。

0160

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

0161

また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。
例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたCAAC−OS膜は、不純物が
添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成される
こともある。

0162

なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0163

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属アルゴン二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

0164

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

0165

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性(ノーマリ
ーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠
陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合
がある。

0166

また、CAAC−OS膜を用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0167

次に、多結晶酸化物半導体膜について説明する。

0168

多結晶酸化物半導体膜は、高分解能TEM像において結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能TEM像で、2nm以上30
0nm以下、3nm以上100nm以下または5nm以上50nm以下の粒径であること
が多い。また、多結晶酸化物半導体膜は、高分解能TEM像で、結晶粒界を確認できる場
合がある。

0169

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位
が異なっている場合がある。また、多結晶酸化物半導体膜に対し、XRD装置を用いて構
造解析を行うと、例えばInGaZnO4の結晶を有する多結晶酸化物半導体膜のout
−of−plane法による解析では、2θが31°近傍のピーク、2θが36°近傍の
ピーク、またはそのほかのピークが現れる場合がある。

0170

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有することができ
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなりやすい。

0171

次に、微結晶酸化物半導体膜について説明する。

0172

微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。

0173

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装
置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示
すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径
例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行う
と、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行う
と、円周状に分布したスポットが観測される場合がある。また、nc−OS膜に対しナノ
ビーム電子回折を行うと、円周状に分布したスポット内にに複数のスポットが観測される
場合がある(図12(B)参照。)。

0174

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。

0175

従って、nc−OS膜は、CAAC−OS膜と比べて、キャリア密度が高くなる場合があ
る。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、
nc−OS膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、
nc−OS膜は、CAAC−OS膜と比べて、欠陥準位密度が高いため、キャリアトラッ
プが多くなる場合がある。従って、nc−OS膜を用いたトランジスタは、CAAC−O
S膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジス
タとなる。ただし、nc−OS膜は、比較的不純物が多く含まれていても形成することが
できるため、CAAC−OS膜よりも形成が容易となり、用途によっては好適に用いるこ
とができる。そのため、nc−OS膜を用いたトランジスタを有する記憶装置は、生産性
高く作製することができる。

0176

次に、非晶質酸化物半導体膜について説明する。

0177

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

0178

非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。

0179

非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。

0180

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。ま
た、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。

0181

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア
発生源が多い酸化物半導体膜である。

0182

従って、非晶質酸化物半導体膜は、nc−OS膜と比べて、さらにキャリア密度が高くな
る場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオ
ンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジス
タに好適に用いることができる場合がある。上述したように、非晶質酸化物半導体膜は、
欠陥準位密度が高いため、キャリアトラップが多い。従って、非晶質酸化物半導体膜を用
いたトランジスタは、CAAC−OS膜やnc−OS膜を用いたトランジスタと比べて、
電気特性の変動が大きく、信頼性の低いトランジスタとなる。

0183

次に、単結晶酸化物半導体膜について説明する。

0184

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い(酸素欠損が少ない)
酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結
晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少な
い。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャ
リアトラップが少ない。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特
性の変動が小さく、信頼性の高いトランジスタとなる。

0185

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結
晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと
密度が高くなる。単結晶酸化物半導体膜は、CAAC−OS膜よりも密度が高い。また、
CAAC−OS膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導
体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶
質酸化物半導体膜よりも密度が高い。

0186

なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(amorphous−like OS:amorphous−like Ox
ide Semiconductor)膜と呼ぶ。

0187

amorphous−like OS膜は、高分解能TEM像において鬆(ボイドともい
う。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。amor
phous−like OS膜は、TEMによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば
、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。

0188

なお、amorphous−like OS膜およびnc−OS膜の結晶部の大きさの計
測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は
層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4
の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9
層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその
値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目
し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれ
の格子縞がInGaZnO4の結晶のa−b面に対応すると見なした。その格子縞の観察
される領域のおける最大長を、amorphous−like OS膜およびnc−OS
膜の結晶部の大きさとする。なお、結晶部の大きさは、0.8nm以上のものを選択的に
評価する。

0189

図13は、高分解能TEM像により、amorphous−like OS膜およびnc
−OS膜の結晶部(20箇所から40箇所)の平均の大きさの変化を調査した例である。
図13より、amorphous−like OS膜は、電子の累積照射量に応じて結晶
部が大きくなっていくことがわかる。具体的には、TEMによる観察初期においては1.
2nm程度の大きさだった結晶部が、累積照射量が4.2×108e−/nm2において
は2.6nm程度の大きさまで成長していることがわかる。一方、良質なnc−OS膜は
、電子照射開始時から電子の累積照射量が4.2×108e−/nm2になるまでの範囲
で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。

0190

また、図13に示す、amorphous−like OS膜およびnc−OS膜の結晶
部の大きさの変化を線形近似して、電子の累積照射量0e−/nm2まで外挿すると、結
晶部の平均の大きさが正の値をとることがわかる。そのため、amorphous−li
ke OS膜およびnc−OS膜の結晶部が、TEMによる観察前から存在していること
がわかる。

0191

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。

0192

酸化物半導体膜が複数の構造を有する場合、構造解析の一つの手法がナノビーム電子回折
である。

0193

図12(C)に、電子銃室210と、電子銃室210の下の光学系212と、光学系21
2の下の試料室214と、試料室214の下の光学系216と、光学系216の下の観察
室220と、観察室220に設置されたカメラ218と、観察室220の下のフィルム室
222と、を有する透過電子回折測定装置を示す。カメラ218は、観察室220内部に
向けて設置される。なおフィルム室222を有さなくても構わない。

0194

また、図12(D)に、図12(C)で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室210に設置された電子銃から放出された電子
が、光学系212を介して試料室214に配置された物質228に照射される。物質22
8を通過した電子は、光学系216を介して観察室220内部に設置された蛍光板229
に入射する。蛍光板229では、入射した電子の強度に応じたパターンが現れることで透
過電子回折パターンを測定することができる。

0195

カメラ218は、蛍光板229を向いて設置されており、蛍光板229に現れたパターン
撮影することが可能である。カメラ218のレンズの中央、および蛍光板229の中央
を通る直線と、蛍光板229の上面と、の為す角度は、例えば、15°以上80°以下、
30°以上75°以下、または45°以上70°以下とする。該角度が小さいほど、カメ
ラ218で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該
角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能であ
る。なお、カメラ218をフィルム室222に設置しても構わない場合がある。例えば、
カメラ218をフィルム室222に、電子224の入射方向と対向するように設置しても
よい。この場合、蛍光板229の裏面から歪みの少ない透過電子回折パターンを撮影する
ことができる。

0196

試料室214には、試料である物質228を固定するためのホルダが設置されている。ホ
ルダは、物質228を通過する電子を透過するような構造をしている。ホルダは、例えば
、物質228をX軸、Y軸、Z軸などに移動させる機能を有していてもよい。ホルダの移
動機能は、例えば、1nm以上10nm以下、5nm以上50nm以下、10nm以上1
00nm以下、50nm以上500nm以下、100nm以上1μm以下などの範囲で移
動させる精度を有すればよい。これらの範囲は、物質228の構造によって最適な範囲を
設定すればよい。

0197

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。

0198

例えば、図12(D)に示すように物質におけるナノビームである電子224の照射位置
を変化させる(スキャンする)ことで、物質の構造が変化していく様子を確認することが
できる。このとき、物質228がCAAC−OS膜であれば、図12(A)に示したよう
な回折パターンが観測される。または、物質228がnc−OS膜であれば、図12(B
)に示したような回折パターンが観測される。

0199

ところで、物質228がCAAC−OS膜であったとしても、部分的にnc−OS膜など
と同様の回折パターンが観測される場合がある。したがって、CAAC−OS膜の良否
、一定の範囲におけるCAAC−OS膜の回折パターンが観測される領域の割合(CAA
C化率ともいう。)で表すことができる場合がある。例えば、良質なCAAC−OS膜で
あれば、CAAC化率は、50%以上、80%以上、90%以上、あるいは95%以上と
なる。なお、CAAC−OS膜と異なる回折パターンが観測される領域の割合を非CAA
C化率と表記する。

0200

一例として、成膜直後(as−sputteredと表記。)、または酸素を含む雰囲気
における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、5nm/秒の速度で60秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画
変換することで、CAAC化率を導出した。なお、電子線としては、プローブ径が1nm
のナノビームを用いた。なお、同様の測定は6試料に対して行った。そしてCAAC化率
の算出には、6試料における平均値を用いた。

0201

各試料におけるCAAC化率を図14(A)に示す。成膜直後のCAAC−OS膜のCA
AC化率は75.7%(非CAAC化率は24.3%)であった。また、450℃加熱処
理後のCAAC−OS膜のCAAC化率は85.3%(非CAAC化率は14.7%)で
あった。成膜直後と比べて、450℃加熱処理後のCAAC化率が高いことがわかる。即
ち、高い温度(例えば400℃以上)における加熱処理によって、非CAAC化率が低く
なる(CAAC化率が高くなる)ことがわかる。また、500℃未満の加熱処理において
も高いCAAC化率を有するCAAC−OS膜が得られることがわかる。

0202

ここで、CAAC−OS膜と異なる回折パターンのほとんどはnc−OS膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される。

0203

図14(B)および図14(C)は、成膜直後および450℃加熱処理後のCAAC−O
S膜の平面の高分解能TEM像である。図14(B)と図14(C)とを比較することに
より、450℃加熱処理後のCAAC−OS膜は、膜質がより均質であることがわかる。
即ち、高い温度における加熱処理によって、CAAC−OS膜の膜質が向上することがわ
かる。

0204

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

0205

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。

0206

(実施の形態4)
本実施の形態では、開示する発明の一態様に係る半導体装置が有する記憶装置に用いられ
るトランジスタの断面構造の一例について、図8乃至10を参照して説明する。本実施の
形態で示すトランジスタの断面構造では、上記実施の形態2で説明したメモリセルの回路
が有するトランジスタM1乃至M6と、トランジスタOM1、OM2と、容量素子Cp1
、Cp2と、各配線とについて図示する。

0207

図8(A)では、各素子の層構造についての模式図を示している。図8(A)に示す第1
の層311は、Siトランジスタが設けられた層(図中、SiFETLayerと表記
)である。第2の層312は、配線層が設けられた層(図中、Wiring Layer
と表記)である。第3の層313は、OSトランジスタが設けられた層(図中、OSF
T Layerと表記)である。第4の層314は、容量素子が設けられた層(図中、C
p Layerと表記)である。

0208

図8(B−1)乃至(B−4)は、図8(A)の第1乃至4の層311乃至314に対応
するレイアウト図である。

0209

図8(B−1)に示す第4の層314のレイアウト図では、データ制御線DEL、容量素
子Cp1、容量素子Cp2に対応するレイアウト図である。

0210

図8(B−2)に示す第3の層313のレイアウト図では、トランジスタOM1、OM2
に対応するレイアウト図である。

0211

図8(B−3)に示す第2の層312のレイアウト図では、電源電位線V−VSS、電源
電位線V−VDM、ビット線BL、反転ビット線BLBに対応するレイアウト図である。

0212

図8(B−4)に示す第1の層311のレイアウト図では、トランジスタM1乃至M6に
対応するレイアウト図である。

0213

図8(A)乃至(B−1)乃至(B−4)の構成とすることで半導体装置が有する記憶装
置は、6個のトランジスタで構成される標準的なSRAMにトランジスタを追加しても、
面積増加をすることなく、データをバックアップ/リカバリ−できるメモリセルのレイア
ウト図を実現できる。

0214

次いで図9では、図8(B−1)乃至(B−4)の一点鎖線F−F’における断面図、図
10では、図8(B−1)乃至(B−4)の一点鎖線G−G’における断面図を示してい
る。

0215

図9では、半導体基板400、素子分離用絶縁膜402、ゲート絶縁層410、ゲート電
極412、ゲート電極414、層間絶縁層416、配線層418、配線層420、導電層
422、層間絶縁層424、配線層423、配線層425、導電層426、層間絶縁層4
28、配線層430、配線層432、配線層434、配線層436、配線層438、配線
層440、導電層444、配線層446、層間絶縁層448、半導体層452、ゲート絶
縁層450、配線層454、ゲート電極456、層間絶縁層458、導電層460、導電
層462、絶縁層464、導電層466、層間絶縁層472、配線層474、配線層47
6、層間絶縁層478および層間絶縁層480を示している。

0216

図10では、半導体基板400、素子分離用絶縁膜402、ゲート電極413、ゲート電
極415、層間絶縁層416、層間絶縁層424、配線層427、配線層429、配線層
431、導電層433、層間絶縁層428、配線層436、層間絶縁層442、層間絶縁
層448、半導体層452、半導体層453、ゲート絶縁層450、ゲート電極456、
層間絶縁層458、絶縁層464、導電層466、層間絶縁層472、層間絶縁層478
、導電層467、配線層477および層間絶縁層480を示している。

0217

半導体基板400は、例えば、n型又はp型の導電型を有するシリコン基板ゲルマニウ
基板シリコンゲルマニウム基板化合物半導体基板GaAs基板InP基板、G
aN基板、SiC基板GaP基板、GaInAsP基板、ZnSe基板等)等を用いる
ことができる。

0218

第1の層311のトランジスタは、素子分離用絶縁膜402により、他のトランジスタと
、電気的に分離されている。素子分離用絶縁膜402の形成には、選択酸化法(LOCO
S(Local Oxidation of Silicon)法)又はトレンチ分離
等を用いることができる。

0219

ゲート絶縁層410は、熱処理を行い、半導体基板400の表面に酸化した酸化シリコン
膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒
化シリコン、高誘電率物質(high−k材料ともいう)である酸化ハフニウムなどの金
属酸化物等を、CVD法スパッタリング法等を用いて形成した後、選択的にエッチング
して、形成する。

0220

ゲート電極412、ゲート電極413、ゲート電極414、ゲート電極415、配線層4
18、配線層420、導電層422、配線層423、導電層426、配線層430、配線
層427、配線層429、配線層431、導電層433、配線層432、配線層434、
配線層436、配線層438、配線層440、導電層444、配線層446、配線層45
4、ゲート電極456、導電層460、導電層462、導電層466、配線層474、配
線層476、導電層467及び配線層477は、アルミニウム、銅、チタンタンタル
タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多
結晶シリコンを用いることができる。形成方法は、蒸着法、PE−CVD法、スパッタ
ング法、スピンコート法などの各種成膜方法を用いることができる。

0221

層間絶縁層416、層間絶縁層424、層間絶縁層428、層間絶縁層442、層間絶縁
層448、層間絶縁層458、絶縁層464、層間絶縁層472、層間絶縁層478およ
び層間絶縁層480は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが
好ましい。無機絶縁層としては、窒化シリコン膜酸化窒化シリコン膜、又は窒化酸化シ
リコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミ
ド又はアクリル樹脂等を、単層又は多層で形成することが好ましい。また、各絶縁層の作
製方法に特に限定はないが、例えば、スパッタリング法、MBE法、PE−CVD法、パ
スレー堆積法、ALD法(Atomic Layer Deposition)等を
適宜用いることができる。

0222

半導体層452及び半導体層453は、酸化物半導体を単層または積層して設ければよい
。酸化物半導体は、少なくともインジウム又は亜鉛を含む酸化物であり、In−Ga−Z
n系酸化物(IGZOとも表記する)を用いることができる。なお、In−Ga−Zn系
酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZn以外の
金属元素が入っていてもよい。例えば、In−Sn−Ga−Zn系酸化物、In−Hf−
Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物を用いることができる。酸化物半
導体の形成方法としては、スパッタリング法、ALD法、蒸着法、塗布法などを用いるこ
とができる。

0223

ゲート絶縁層450は、無機絶縁層を、単層又は多層で形成することが好ましい。また、
ゲート絶縁層450は、半導体層452及び半導体層453に酸素を供給する効果がある
とより好ましい。

0224

図9、10の構成とすることで半導体装置が有する記憶装置は、電源電位線V−VDMと
、トランジスタOM1、OM2のチャネル形成領域とを積層して設けることができる。電
源電位線V−VDMの電源電位は、記憶装置に電源電圧を供給を行う場合には高電源電位
となる。この場合電源電位線V−VDMを、トランジスタOM1、OM2のバックゲート
として用いることで、トランジスタOM1、OM2のオン電流を大きくすることができる
。一方で、電源電位線V−VDMの電源電位は、記憶装置に電源電圧を供給を行わない場
合には低電源電位となる。この場合、トランジスタOM1、OM2のバックゲートとして
用いることで、トランジスタOM1及びトランジスタOM2のオフ電流が低いといった特
性を阻害することはない。そのためトランジスタOM1、OM2のオン電流を大きくし、
オフ電流を低く保つことができる。

0225

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。

0226

(実施の形態5)
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができ
るが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMO
CVD(Metal Organic Chemical Vapor Deposit
ion)法やALD(Atomic Layer Deposition)法を使っても
良い。

0227

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

0228

熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り基板近傍で反応させて基板上に堆積させることで成膜を行ってもよい。

0229

また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスと酸
化剤を順次にチャンバーに導入し、これを繰り返すことで成膜を行ってもよい。不活性
スをキャリアガスとして原料ガスと同時に導入してもよい。また、2種類以上の原料ガス
を用いても良い。例えば、スイッチングバルブ高速バルブとも呼ぶ)を用いて2種類以
上の原料ガスを順番にチャンバーに供給する。この際、複数種の原料ガスが混ざらないよ
うに第1の原料ガスの導入後に不活性ガス(アルゴン、或いは窒素など)などを導入し、
第2の原料ガスを導入する。あるいは不活性ガスを導入する代わりに真空排気によって第
1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の
表面に吸着・反応して第1の単原子層を成膜し、後から導入される第2の原料ガスが吸着
・反応することで、第2の単原子層が第1の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性
に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって
調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合
に適している。

0230

MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された
導電層や半導体層を形成することができ、例えば、InGaZnOX(X>0)膜を成膜
する場合には、トリメチルインジウム((CH3)3In)、トリメチルガリウム((C
H3)3Ga)、及びジメチル亜鉛((CH3)2Zn)を用いる。また、これらの組み
合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム((C2H5)3
Ga)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛((C2H5)2Zn)
を用いることもできる。

0231

例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガ
スとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH
2ガスを順次導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4
ガスを用いてもよい。

0232

例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばInGaZnOX(X
>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入して
InO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを順次導入してGaO層
を形成し、更にその後Zn(CH3)2とO3ガスを順次導入してZnO層を形成する。
なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGaO2
層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物層を
形成しても良い。なお、O3ガスに変えてAr等の不活性ガスで水をバブリングして得ら
れたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。

0233

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。

0234

(実施の形態6)
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び
該電子部品を具備する電子機器に適用する例について、図15図16を用いて説明する

0235

図15(A)では上述の実施の形態で説明した記憶装置を電子部品に適用する例について
説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電
子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。そ
こで、本実施の形態では、その一例について説明することにする。

0236

上記実施の形態4の図9、10に示すようなトランジスタで構成される記憶装置は、組み
立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成す
る。

0237

後工程については、図15(A)に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削
する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。

0238

基板の裏面を研削した後、基板を複数のチップに分離するダイシング工程を行う。そして
、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボ
ディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリ
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適
した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合し
てもよい。

0239

次いでリードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的
に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。

0240

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。

0241

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。

0242

次いでパッケージの表面に印字処理マーキング)を施す(ステップS7)。そして最終
的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。

0243

以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることが
できる。そのため、低消費電力化が図られた電子部品を実現することができる。

0244

また、完成した電子部品の斜視模式図を図15(B)に示す。図15(B)では、電子部
品の一例として、QFP(Quad Flat Package)の斜視模式図を示して
いる。図15(B)に示す電子部品700は、リード701及び回路部703を示してい
る。図15(B)に示す電子部品700は、例えばプリント基板702に実装される。こ
のような電子部品700が複数組み合わされて、それぞれがプリント基板702上で電気
的に接続されることで電子機器の内部に搭載することができる。完成した半導体装置70
4は、電子機器等の内部に設けられる。

0245

次いで、コンピュータ携帯情報端末携帯電話携帯型ゲーム機音響再生装置なども
含む)、電子ペーパーテレビジョン装置テレビ、又はテレビジョン受信機ともいう)
デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。

0246

図16(A)は、携帯型の情報端末であり、筐体901、筐体902、第1の表示部90
3a、第2の表示部903bなどによって構成されている。筐体901と筐体902の少
なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消
費電力化が図られた携帯型の情報端末が実現される。

0247

なお、第1の表示部903aはタッチ入力機能を有するパネルとなっており、例えば図1
6(A)の左図のように、第1の表示部903aに表示される選択ボタン904により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図16(A)の右図のように第1の表示部903aに
キーボード905が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。

0248

また、図16(A)に示す携帯型の情報端末は、図16(A)の右図のように、第1の表
示部903a及び第2の表示部903bのうち、一方を取り外すことができる。第2の表
示部903bもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体902を持ち、他方の手で操作することができるため便利
である。

0249

図16(A)に示す携帯型の情報端末は、様々な情報(静止画、動画テキスト画像など
)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェアプログラム)によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
イヤホン端子USB端子など)、記録媒体挿入部などを備える構成としてもよい。

0250

また、図16(A)に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。

0251

更に、図16(A)に示す筐体902にアンテナマイク機能無線機能を持たせ、携帯
電話として用いてもよい。

0252

図16(B)は、電子ペーパーを実装した電子書籍910であり、筐体911と筐体91
2の2つの筐体で構成されている。筐体911及び筐体912には、それぞれ表示部91
3及び表示部914が設けられている。筐体911と筐体912は、軸部915により接
続されており、該軸部915を軸として開閉動作を行うことができる。また、筐体911
は、電源916、操作キー917、スピーカー918などを備えている。筐体911、筐
体912の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。その
ため、低消費電力化が図られた電子書籍が実現される。

0253

図16(C)は、テレビジョン装置であり、筐体921、表示部922、スタンド923
などで構成されている。テレビジョン装置920の操作は、筐体921が備えるスイッチ
や、リモコン操作機924により行うことができる。筐体921及びリモコン操作機92
4には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が
図られたテレビジョン装置が実現される。

0254

図16(D)は、スマートフオンであり、本体930には、表示部931と、スピーカー
932と、マイク933と、操作ボタン934等が設けられている。本体930内には、
先の実施の形態に示す半導体装置が設けられている。そのため低消費電力化が図られたス
マートフオンが実現される。

0255

図16(E)は、デジタルカメラであり、本体941、表示部942、操作スイッチ94
3などによって構成されている。本体941内には、先の実施の形態に示す半導体装置が
設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。

0256

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設
けられている。このため、低消費電力化が図られた電子機器が実現される。

0257

C1通常動作
C2 状態
C3 状態
C4 状態
C5 状態
Cp1容量素子
Cp2 容量素子
M1トランジスタ
M6 トランジスタ
OM1 トランジスタ
OM2 トランジスタ
Q1ノード
SN1 ノード
SN2 ノード
SW1パワースイッチ
SW2 パワースイッチ
SW3 パワースイッチ
Tr1 トランジスタ
Tr2 トランジスタ
10半導体装置
10A 半導体装置
100キャッシュ
110メモリセルアレイ
111 SRAM
112不揮発性記憶部
120周辺回路
121ローデコーダ
122ロードライバー
123カラムデコーダ
124カラムドライバー
125ドライバー制御論理回路
126出力ドライバー
130バックアップ/リカバリー駆動回路
150パワーマネジメントユニット
160 CPU
170入出力インターフェース
180電源電圧供給回路
190バスインターフェース
210電子銃室
212光学系
214試料室
216 光学系
218カメラ
220観察室
222フィルム室
224電子
228物質
229蛍光板
311 層
312 層
313 層
314 層
400半導体基板
402素子分離用絶縁膜
410ゲート絶縁層
412ゲート電極
413 ゲート電極
414 ゲート電極
415 ゲート電極
416層間絶縁層
418配線層
420 配線層
422導電層
423 配線層
424 層間絶縁層
426 導電層
427 配線層
428 層間絶縁層
429 配線層
430 配線層
431 配線層
432 配線層
433 導電層
434 配線層
436 配線層
438 配線層
440 配線層
442 層間絶縁層
444 導電層
446 配線層
448 層間絶縁層
450 ゲート絶縁層
452半導体層
453 半導体層
454 配線層
456 ゲート電極
458 層間絶縁層
460 導電層
462 導電層
464絶縁層
466 導電層
467 導電層
468 導電層
472 層間絶縁層
474 配線層
476 配線層
477 配線層
478 層間絶縁層
480 層間絶縁層
700電子部品
701リード
702プリント基板
703回路部
704 半導体装置
821 配線層
901筐体
902 筐体
903a 表示部
903b 表示部
904 選択ボタン
905キーボード
910電子書籍
911 筐体
912 筐体
913 表示部
914 表示部
915 軸部
916電源
917操作キー
918スピーカー
920テレビジョン装置
921 筐体
922 表示部
923スタンド
924リモコン操作機
930 本体
931 表示部
932 スピーカー
933マイク
934 操作ボタン
941 本体
942 表示部
943 操作スイッチ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社東芝の「 メモリ装置」が 公開されました。( 2019/09/19)

    【課題】精度の高い読み出しが可能なメモリ装置を提供する。【解決手段】第1及び第2端子を備える記憶素子10をそれぞれ有する複数のメモリセルと、第3端子及び第4端子を有する参照抵抗20と、メモリセルを選択... 詳細

  • 株式会社FLOSFIAの「 積層体および半導体装置」が 公開されました。( 2019/09/12)

    【課題】 課題の一つとして、コランダム構造を有する結晶性酸化膜が積層されている積層体を提示することを目的とする。【解決手段】 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2019/09/12)

    【課題】微細化による電気特性の変動が生じにくい半導体装置を提供する。【解決手段】第1の領域と、第1の領域を介して対向する一対の第2の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ