図面 (/)

技術 微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法

出願人 凸版印刷株式会社
発明者 石井智之
出願日 2017年12月13日 (2年6ヶ月経過) 出願番号 2017-238773
公開日 2019年6月27日 (1年0ヶ月経過) 公開番号 2019-106475
状態 未査定
技術分野 半導体又は固体完全装置の支持 ボンディング
主要キーワード アルカリ系溶剤 接続範囲 キャリア基材 微細配線層 圧縮加熱 フラックス洗浄液 応力緩衝層 プレベーキング
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年6月27日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (18)

課題

本発明は、微細配線層半導体パッケージ基板との間のはんだバンプの亀裂や電極パッドおよび絶縁層剥離の発生を抑制することができる微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法を提供することを目的とする。

解決手段

微細配線層付きキャリア基板102は、キャリア基材14と、キャリア基材14上に形成された剥離層15と、剥離層15上に形成された応力緩衝層16と、応力緩衝層16上に形成された密着層17と、密着層17上に形成された銅箔層18と、銅箔層18上に形成されたパターン配線および絶縁樹脂25を積層した微細配線層200とを有している。応力緩衝層16は、弾性率がキャリア基材14および絶縁樹脂25の弾性率より小さい値である。

概要

背景

半導体チップマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には、半導体チップと半導体パッケージ実装されるプリント配線板との熱膨張係数相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。

また、半導体パッケージ基板は、基板内配線幅および配線ピッチを各層で変化させることで、半導体チップとマザーボード相互の配線幅および配線ピッチに変換し電気的接続を得ている。

一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが、半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は、半導体チップの端子面基板側の端子面に配置することにより多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。

また、近年では高性能なシステムを短期間で開発するために従来のSoC(System on a Chip)だけでなく、1つのパッケージ上で大規模なシステムを構築するSiP(System in Package)が用いられている。例えば、CPU・GPUと大容量メモリ等の複数の半導体チップを1つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、3次元に配置する形態もある。

また、2次元および3次元の少なくとも一方に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μm幅の微細配線や数十μmピッチマイクロバンプの形成が求められている。これらの狭いバンプピッチの実装を実現するために、コア部に寸法安定性が高い材料を用いたインターポーザも提案されている。例えば、基板のコア部が半導体チップと材料が同じであるシリコンインターポーザや高い絶縁性を有し、半導体チップと線膨張係数が近いガラスインターポーザなどが提案されている(特許文献1)。

しかしながら、シリコンインターポーザにおいては半導体前工程用の設備を使用して製作するため、1枚のウエハから作製できるインターポーザに制限があることや製造設備も高価であるため、インターポーザのコストも高価となる。一方、ガラスインターポーザにおいても、コア部の貫通ビアの形成に専用の製造設備を要するため、同様に製造コストが高価となる。また、伝送特性においてもコア部の貫通ビア近辺での信号の劣化が問題となっている。これらの課題の解決策として、キャリア基材上に微細配線層を形成し、FCBGA(Flip Chip Ball Grid Array)用配線基板などと電極パッドを介して接合した後に、キャリア基材を除去し、半導体パッケージ基板上に微細配線層が形成される方式が考えられる。この方式では、コア部を有しないため、コア部での伝送特性の劣化を抑制することができる。また、剛直なキャリア基材上に微細配線層を形成するため、高精度で微細配線の形成、積層が可能となる。

しかし、半導体パッケージ基板に微細配線層付きキャリア基板フリップチップ実装する際に、はんだ接合するためにリフロー炉にて加熱する。この時に微細配線層付きキャリア基板に反りが発生し、半導体パッケージ基板間の隣接するはんだ同士が離れ、接続のオープン不良が生じたり、逆にはんだが一体化することにより接続がショートの状態となる等の不具合が発生し、適切にはんだ接合ができない問題が生じるおそれがある。さらに、はんだ接合後の冷却時に微細配線層付きキャリア基板と半導体パッケージ基板の線膨張係数(CTE)の差の影響で半導体パッケージ基板全体が反り、はんだバンプ応力が発生し、はんだバンプに亀裂が生じるおそれもある。これらの影響により、製造の歩留まりやはんだ接合部の信頼性を十分に確保できないことが懸念される。

また、微細配線層付きキャリア基板は、キャリア基材除去後には微細配線層上の半導体チップ搭載面に複数の半導体チップを搭載するため、微細配線層付きキャリア基板の面積は半導体チップよりも広くなる。そのため、従来の半導体チップを実装する場合よりも、キャリア基板端部の反りおよびはんだバンプに発生する応力が増大するため、上記のはんだ接合のオープン不良や、隣接するはんだの一体化による接続のショート状態、およびはんだバンプの亀裂が生じやすくなる。よって、半導体パッケージの接続信頼性の低下を及ぼすおそれがある。これらの背景から、はんだバンプの亀裂や電極パッドの剥離を防止し、配線の接続信頼性を確保することが必要となっている。

概要

本発明は、微細配線層と半導体パッケージ基板との間のはんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を抑制することができる微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法を提供することを目的とする。微細配線層付きキャリア基板102は、キャリア基材14と、キャリア基材14上に形成された剥離層15と、剥離層15上に形成された応力緩衝層16と、応力緩衝層16上に形成された密着層17と、密着層17上に形成された銅箔層18と、銅箔層18上に形成されたパターン配線および絶縁樹脂25を積層した微細配線層200とを有している。応力緩衝層16は、弾性率がキャリア基材14および絶縁樹脂25の弾性率より小さい値である。

目的

本発明は、以上の事情の下になされ、微細配線層と半導体パッケージ基板との間のはんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を抑制することができる微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

キャリア基材と、前記キャリア基材上に形成された剥離層と、前記剥離層上に形成された応力緩衝層と、前記応力緩衝層上に形成された密着層と、前記密着層上に形成された銅箔層と、前記銅箔層上に形成されたパターン配線および絶縁樹脂を積層した微細配線層とを有し、前記応力緩衝層は、弾性率が前記キャリア基材および前記絶縁樹脂の弾性率より小さい値であることを特徴とする微細配線層付きキャリア基板

請求項2

前記応力緩衝層は、10μmから100μmの範囲の厚さを有し、1.0GPaから10.0GPaの範囲の弾性率を有することを特徴とする請求項1に記載の微細配線層付きキャリア基板。

請求項3

前記応力緩衝層の材質樹脂であることを特徴とする請求項1または2に記載の微細配線層付きキャリア基板。

請求項4

前記キャリア基材の材質はガラスであることを特徴とする請求項1乃至3のいずれか1項に記載の微細配線層付きキャリア基板。

請求項5

請求項1乃至4のいずれか1項に記載の微細配線層付きキャリア基板に設けられた微細配線層と、前記微細配線層の電極パッドを介して前記微細配線層と接続している半導体パッケージ基板と、前記微細配線層と前記半導体パッケージ基板との間に挿入されたアンダーフィルとを有することを特徴とする微細配線層付き半導体パッケージ基板。

請求項6

請求項5に記載の微細配線層付き半導体パッケージ基板と、前記微細配線層付き半導体パッケージ基板の電極パッドを介して、前記微細配線層付き半導体パッケージ基板と接続されている半導体素子と、前記微細配線層付き半導体パッケージ基板と前記半導体素子との間に挿入されたアンダーフィルとを有することを特徴とする半導体パッケージ

請求項7

請求項6に記載の半導体パッケージと、前記半導体パッケージの電極パッドを介して、前記半導体パッケージと接続されているプリント配線板とを有することを特徴とする半導体装置

請求項8

半導体パッケージ基板の電極パッドと請求項1乃至4のいずれか1項に記載の微細配線層付きキャリア基板の電極パッドの突起電極とを介して、前記半導体パッケージ基板と前記微細配線層付きキャリア基板とを接合する工程において、前記突起電極の形成直後に前記キャリア基材を前記剥離層の位置で前記微細配線層から剥離させる工程を備えることを特徴とする微細配線層付き半導体パッケージ基板の製造方法。

技術分野

0001

本発明は、微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法に関する。

背景技術

0002

半導体チップマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には、半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。

0003

また、半導体パッケージ基板は、基板内配線幅および配線ピッチを各層で変化させることで、半導体チップとマザーボード相互の配線幅および配線ピッチに変換し電気的接続を得ている。

0004

一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが、半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は、半導体チップの端子面基板側の端子面に配置することにより多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。

0005

また、近年では高性能なシステムを短期間で開発するために従来のSoC(System on a Chip)だけでなく、1つのパッケージ上で大規模なシステムを構築するSiP(System in Package)が用いられている。例えば、CPU・GPUと大容量メモリ等の複数の半導体チップを1つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、3次元に配置する形態もある。

0006

また、2次元および3次元の少なくとも一方に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μm幅の微細配線や数十μmピッチマイクロバンプの形成が求められている。これらの狭いバンプピッチの実装を実現するために、コア部に寸法安定性が高い材料を用いたインターポーザも提案されている。例えば、基板のコア部が半導体チップと材料が同じであるシリコンインターポーザや高い絶縁性を有し、半導体チップと線膨張係数が近いガラスインターポーザなどが提案されている(特許文献1)。

0007

しかしながら、シリコンインターポーザにおいては半導体前工程用の設備を使用して製作するため、1枚のウエハから作製できるインターポーザに制限があることや製造設備も高価であるため、インターポーザのコストも高価となる。一方、ガラスインターポーザにおいても、コア部の貫通ビアの形成に専用の製造設備を要するため、同様に製造コストが高価となる。また、伝送特性においてもコア部の貫通ビア近辺での信号の劣化が問題となっている。これらの課題の解決策として、キャリア基材上に微細配線層を形成し、FCBGA(Flip Chip Ball Grid Array)用配線基板などと電極パッドを介して接合した後に、キャリア基材を除去し、半導体パッケージ基板上に微細配線層が形成される方式が考えられる。この方式では、コア部を有しないため、コア部での伝送特性の劣化を抑制することができる。また、剛直なキャリア基材上に微細配線層を形成するため、高精度で微細配線の形成、積層が可能となる。

0008

しかし、半導体パッケージ基板に微細配線層付きキャリア基板をフリップチップ実装する際に、はんだ接合するためにリフロー炉にて加熱する。この時に微細配線層付きキャリア基板に反りが発生し、半導体パッケージ基板間の隣接するはんだ同士が離れ、接続のオープン不良が生じたり、逆にはんだが一体化することにより接続がショートの状態となる等の不具合が発生し、適切にはんだ接合ができない問題が生じるおそれがある。さらに、はんだ接合後の冷却時に微細配線層付きキャリア基板と半導体パッケージ基板の線膨張係数(CTE)の差の影響で半導体パッケージ基板全体が反り、はんだバンプ応力が発生し、はんだバンプに亀裂が生じるおそれもある。これらの影響により、製造の歩留まりやはんだ接合部の信頼性を十分に確保できないことが懸念される。

0009

また、微細配線層付きキャリア基板は、キャリア基材除去後には微細配線層上の半導体チップ搭載面に複数の半導体チップを搭載するため、微細配線層付きキャリア基板の面積は半導体チップよりも広くなる。そのため、従来の半導体チップを実装する場合よりも、キャリア基板端部の反りおよびはんだバンプに発生する応力が増大するため、上記のはんだ接合のオープン不良や、隣接するはんだの一体化による接続のショート状態、およびはんだバンプの亀裂が生じやすくなる。よって、半導体パッケージの接続信頼性の低下を及ぼすおそれがある。これらの背景から、はんだバンプの亀裂や電極パッドの剥離を防止し、配線の接続信頼性を確保することが必要となっている。

先行技術

0010

特開2002−280490号公報

発明が解決しようとする課題

0011

本発明は、以上の事情の下になされ、微細配線層と半導体パッケージ基板との間のはんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を抑制することができる微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法を提供することを目的とする。

課題を解決するための手段

0012

本発明の一態様による微細配線層付きキャリア基板は、キャリア基材と、前記キャリア基材上に形成された剥離層と、前記剥離層上に形成された応力緩衝層と、前記応力緩衝層上に形成された密着層と、前記密着層上に形成された銅箔層と、前記銅箔層上に形成されたパターン配線および絶縁樹脂を積層した微細配線層とを有し、前記応力緩衝層は、弾性率が前記キャリア基材および前記絶縁樹脂の弾性率より小さい値であることを特徴とする。

0013

また、本発明の一態様による微細配線層付き半導体パッケージ基板は、上記本発明の一態様による微細配線層付きキャリア基板に設けられた微細配線層と、前記微細配線層の電極パッドを介して前記微細配線層と接続している半導体パッケージ基板と、前記微細配線層と前記半導体パッケージ基板との間に挿入されたアンダーフィルとを有することを特徴とする。

0014

また、本発明の一態様による半導体パッケージは、上記本発明の一態様による微細配線層付き半導体パッケージ基板と、前記微細配線層付き半導体パッケージ基板の電極パッドを介して、前記微細配線層付き半導体パッケージ基板と接続されている半導体素子と、前記微細配線層付き半導体パッケージ基板と前記半導体素子との間に挿入されたアンダーフィルとを有することを特徴とする。

0015

また、本発明の一態様による半導体装置は、上記本発明の一態様による半導体パッケージと、前記半導体パッケージの電極パッドを介して、前記半導体パッケージと接続されているプリント配線板とを有することを特徴とする。

0016

さらに、本発明の一態様による微細配線層付き半導体パッケージ基板の製造方法は、半導体パッケージ基板の電極パッドと上記本発明の一態様による微細配線層付きキャリア基板の電極パッドの突起電極とを介して、前記半導体パッケージ基板と前記微細配線層付きキャリア基板とを接合する工程において、前記突起電極の形成直後に前記キャリア基材を前記剥離層の位置で前記微細配線層から剥離させる工程を備えることを特徴とする。

発明の効果

0017

本発明の一態様によると、微細配線層と半導体パッケージ基板との間のはんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を抑制することができる。

図面の簡単な説明

0018

本発明の一実施形態に係る半導体パッケージの構造を示す断面図である。
本発明の一実施形態に係る微細配線層付きキャリア基板の構造を示す断面図である。
本発明の一実施形態に係る微細配線層付き半導体パッケージ基板の構造を示す断面図である。
本発明の一実施形態に係る半導体装置の構造を示す断面図である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その1)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その2)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その3)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その4)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その5)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その6)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その7)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その8)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その9)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その10)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その11)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その12)である。
本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図(その13)である。

0019

以下に本発明による微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージの製造方法を、その実施の形態に基づいて説明するが、本発明はこれに限定されるわけではない。
さらに、本発明の実施形態は、本発明の技術的思想を具体化するための構成を例示するものであって、各部の材質、構造、寸法等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

0020

図1は本発明の一実施形態による半導体パッケージの構造を示す断面図である。なお、図1および後述する図2から図17では、理解を容易にするため、ランド配線パターンビア、電極パッド接続パッドなどのハッチングの図示が省略されている。

0021

図1に示すように、半導体パッケージ51は、本発明の一実施形態による微細配線層付き半導体パッケージ基板100(詳細は後述)と、微細配線層付き半導体パッケージ基板100の電極パッドを介して、微細配線層付き半導体パッケージ基板100と接続されている半導体チップ21と、微細配線層付き半導体パッケージ基板100と半導体チップ21との間に挿入されたアンダーフィル12bとを有している。

0022

微細配線層付き半導体パッケージ基板100に設けられた半導体パッケージ基板101は、コア基材1と、コア基材1の両面に形成されたランド5と、ランド5に接続されたビア6、ビア6に接続されてコア基材1の両面に形成された配線パターン2とを有している。なお、コア基材1は、各配線パターン2を接続するために厚み方向にスルーホール電極4を有している。コア基材1を形成するための形成材料には、例えばガラスエポキシ樹脂を用いることができる。また、配線パターン2上には、絶縁樹脂3を積層したビルドアップ層30が設けられている。

0023

ビルドアップ層30は、ビルドアップ工法により形成され、絶縁樹脂3と配線パターン2とを有する。絶縁樹脂3の形成材料には、例えばエポキシ系、ポリイミド系樹脂が用いられ、樹脂フィラーを添加した材料も用いることができる。また、配線パターン2の形成材料には、例えば銅を用いることができる。なお、ビルドアップ層30の各層の配線パターン2はビア6により相互に電気的に接続されている。

0024

上層の配線パターン2には電気信号を外部との間で入出力するための電極パッド7が接続され、最下層の配線パターン2には電気信号を外部との間で入出力するための電極パッド10が接続されている。電極パッド7,10は、最上層および最下層の配線パターン2を形成した後に形成する。また、ビルドアップ層30の最表面には、ソルダーレジスト8が形成されている。ソルダーレジスト8は、電極パッド7上を開口するように形成する。なお、ソルダーレジスト8の形成材料は例えば、感光エポキシ樹脂や樹脂にフィラーを添加した材料を用いることができる。

0025

電極パッド7上には、はんだバンプ9が形成されている。はんだバンプ9は、ソルダーレジスト8を形成した後に、電極パッド7上に印刷法やはんだボール振込み法などを用いて形成される。

0026

半導体パッケージ基板101の半導体チップ搭載面側にビルドアップ層のみで形成された微細配線層200がはんだバンプ9などで金属接合されている。また、半導体パッケージ基板101と微細配線層200との隙間はアンダーフィル12aで埋め固められている。

0027

また、微細配線層200の半導体チップ搭載面には、半導体チップ(半導体素子の一例)21がはんだバンプ13で接合されている。半導体チップ21と微細配線層200との隙間はアンダーフィル12bで埋め固められている。

0028

図2は、本発明の一実施形態による微細配線層付きキャリア基板の構造を示す断面図である。
図2に示すように、微細配線層付きキャリア基板102は、キャリア基材14と、キャリア基材14上に形成された剥離層15と、剥離層15上に形成された応力緩衝層16と、応力緩衝層16上に形成された密着層17と、密着層17上に形成された銅箔層18と、銅箔層18上に形成されたパターン配線および絶縁樹脂25を積層した微細配線層200とを有している。応力緩衝層16は、弾性率がキャリア基材14および絶縁樹脂25の弾性率より小さい値である。

0029

微細配線層200と半導体パッケージ基板101との接合を、平坦性を確保した上で行うために、キャリア基材14上に微細配線層200が形成されている。微細配線層付きキャリア基板102を半導体パッケージ基板101(図1参照)に実装した後に、微細配線層付きキャリア基板102を微細配線層200とキャリア基材14に分離するための剥離層15がキャリア基材14上に形成されている。

0030

また、剥離層15上には応力緩衝層16が形成されている。応力緩衝層16の弾性率は、キャリア基材14や微細配線層200のビルドアップ層部を構成する絶縁樹脂の形成材料の弾性率より小さい値である。こうすることにより、微細配線層付きキャリア基板102と半導体パッケージ基板101とを接続する時に、はんだバンプ9および電極パッド7(図1参照)に発生する応力が応力緩衝層16の変形により緩和される。具体的には、応力緩衝層16の弾性率は、1.0GPaから10.0GPaであることが好ましい。当該弾性率が1.0GPaより小さい場合には、応力は緩和されるが配線形成時に配線形成面の平坦性の確保が困難となる。一方、当該弾性率が10.0GPaより大きい場合には、十分に応力が緩和されず、はんだバンプ9の亀裂や電極パッド7の剥離の抑制効果が低下する。これらの理由より、応力緩衝層16の弾性率は、上述の範囲であることが好ましい。

0031

応力緩衝層16の形成材料としては、例えばエポキシ樹脂、ポリイミド樹脂フェノール樹脂およびシリコーン樹脂等が好ましいが、これらの材料に限られない。応力緩衝層16の形成材料は、剥離層15および密着層17と密着し、微細配線層付きキャリア基板102を半導体パッケージ基板101に実装する際に加熱する温度まで耐熱性を有し、かつ弾性率が上述の範囲内にある材料であれば良い。

0032

応力緩衝層16の厚さは、はんだ接合工程の加熱および冷却時において、はんだバンプ9および電極パッド7に発生する応力を緩和できる厚さ以上にする。応力緩衝層16の厚さは、応力緩衝層16や半導体パッケージ基板101の弾性率や線膨張係数にもよるが、10μmから100μmであることが好ましい。また、応力緩衝層16は、微細配線層付きキャリア基板102の製造時にキャリア基材14と微細配線層200との間に発生する応力を抑制するため、微細配線層付きキャリア基板102の反りを低減する作用もある。

0033

また、応力緩衝層16の線膨張係数は、キャリア基材14よりも大きく、微細配線層200と同等かそれ以下であることが好ましい。こうすることにより、キャリア基材14と微細配線層200との間に発生する応力を低減することができ、微細配線層付きキャリア基板102の反りを抑制することができる。

0034

図3は、本発明の一実施による、微細配線層付きキャリア基板が実装された微細配線層付き半導体パッケージ基板の構造を示す断面図である。
図3に示すように、微細配線層付き半導体パッケージ基板100は、本発明の一実施形態による微細配線層付きキャリア基板102(図2参照)に設けられた微細配線層200と、微細配線層200の電極パッドを介して微細配線層200と接続している半導体パッケージ基板101と、微細配線層200と半導体パッケージ基板101との間に挿入されたアンダーフィル12aとを有している。微細配線層付き半導体パッケージ基板100に備えられた微細配線層200は、銅箔層上に形成されたパターン配線および絶縁樹脂が積層された構成を有している。

0035

微細配線層付きキャリア基板102の搭載領域上にフラックスを塗布した後、微細配線層付きキャリア基板102を半導体パッケージ基板101上に実装する。その際、実装工程にてはんだバンプ9が半導体パッケージ基板101に接合された直後に、キャリア基材14を微細配線層付きキャリア基板102から取り除き、微細配線層200上に形成された半導体チップ21との接続用の端子を露出させる。具体的には、リフロー炉内ではんだが液体から固体に変化し、はんだバンプ9が形成された直後にキャリア基材14を取り除く。その後、微細配線層200と半導体パッケージ基板101との隙間にアンダーフィル12aを挿入する。これによって、本実施形態による微細配線層付き半導体パッケージ基板100が形成される。

0036

ここで、微細配線層付きキャリア基板102を半導体パッケージ基板101に実装した後にキャリア基材14を微細配線層付きキャリア基板102から取り除いた場合、はんだ接合温度から常温に冷却される過程において、微細配線層付きキャリア基板102と半導体パッケージ基板101との線膨張係数(CTE)の差により、半導体パッケージ基板101と微細配線層付きキャリア基板102との間に応力が発生する。それにともない、半導体パッケージ基板101の反りおよびはんだバンプ9への応力が増加し、はんだバンプ9の亀裂や電極パッド7および微細配線層200の絶縁樹脂の剥離が発生するおそれがある。

0037

一方、はんだ接合直後にキャリア基材14を微細配線層付きキャリア基板102から取り除いた場合、冷却時の微細配線層付きキャリア基板102と半導体パッケージ基板101との線膨張係数(CTE)の差による半導体パッケージ51の反りおよびはんだバンプ9への応力が抑制され、はんだバンプ9の亀裂や電極パッド7および微細配線層200の絶縁樹脂の剥離の発生を確実に抑制できる。

0038

次に、半導体パッケージ基板101にスティフナ19を貼り合わせる。なお、スティフナ19の厚さは特に限定されず、高い剛性が確保できる厚さでよい。スティフナ19の形成材料には、半導体パッケージ51の線膨張係数および剛性の関係より選択し、例えば、鉄、銅、銅合金ステンレス鋼などが用いられる。

0039

スティフナ19と半導体パッケージ基板101とを密着させるために例えば、スティフナ19に接着層20を塗布し、半導体パッケージ基板101と密着させ、接着する。なお、接着層20の形成材料としては、エポキシ系およびアクリル系接着剤などがある。なお、スティフナ19を形成する工程は、微細配線層付きキャリア基板102を実装する前、半導体チップ21を実装する前およびプリント配線板52(図4参照)に実装前のどの工程の間でも構わない。

0040

その後、半導体パッケージ基板101の半導体チップ21の搭載面に、はんだボール搭載法などではんだボールを搭載し、リフロー炉にて加熱することにより、微細配線層200にはんだバンプ13(図1参照)を形成する。その後、半導体チップ21を微細配線層付き半導体パッケージ基板100に実装し、半導体チップ21と微細配線層200との隙間にアンダーフィル12bを挿入する。その後、半導体パッケージ基板101のプリント配線板搭載面に、はんだボール搭載法などではんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ11(図1参照)を形成する。このようにして、図1に示す半導体パッケージ51を作製する。

0041

その後、半導体パッケージ51をプリント配線板52に実装し、図4に示すように、半導体パッケージ51と、半導体パッケージ51の電極パッド10を介して、半導体パッケージ51と接続されているプリント配線板52とを有する半導体装置50を作製する。

0042

以下に本発明の一実施形態の実施例による微細配線層付きキャリア基板の製造方法について説明するが、本発明はこれに限定されるわけではない。

0043

コア基材1にガラスエポキシ樹脂を用いた基材上にビルドアップ層30の絶縁樹脂3としてフィラーを添加したエポキシ系樹脂を用い、配線層として銅を用いたビルドアップ層30を3層形成した。その後、最表面には電極パッド7、10上を開口するようにソルダーレジスト8を形成した。また、はんだボール搭載法により、半導体チップ接合部にはんだバンプ11を形成した。このようにして半導体パッケージ基板101を作製した。

0044

また、コア基材1にガラスエポキシ基板を用い、配線層として銅を用いたプリント配線板52を作製した。

0045

次に、微細配線層付きキャリア基板102の作製について図5から図11を用いて説明する。キャリア基材14として、例えばガラス基板を用いる。ガラス基板は平坦性に優れており、微細配線層200の形成に適している。また、ガラス基板は低線膨張係数であるため、パターン配置精度に優れており、半導体パッケージ基板101への実装の際に、微細配線層付きキャリア基板102を半導体パッケージ基板101に精度良く接合することができる。ガラス基板の厚さは作製時のガラス基板の反り発生を抑制する観点から厚いほうが好ましく、例えば0.7mm以上が好ましい。なお、キャリア基材14の材料は、ガラス基板に限定されず、表面が平滑であり、高弾性率で低線膨張係数である材料であれば良く、シリコン基板メタル基板またはセラミックス基板でも良い。

0046

次に、キャリア基材14上に微細配線層200を形成する。図5(a)に示すように、キャリア基材14の一方の面に、実装工程にてキャリア基材14を剥離するための剥離層15を形成する。剥離層15は紫外線を透過する厚さに調整しておく。

0047

次に、図5(a)に示すように、剥離層15上に応力緩衝層16を形成する。弾性率が4.0GPa、厚さ20μmであるエポキシ樹脂を形成材料としてプレス法を用いて応力緩衝層16を形成した。

0048

その後、図5(a)に示すように、応力緩衝層16上に紫外線で硬化する接着剤を塗布して密着層17を形成する。

0049

次に、図5(b)に示すように、平坦定盤22上に薄い銅箔層18を敷き、図6(a)に示すように、真空中で密着層17と銅箔層18とが接するように配置し、この状態で密着層17に紫外線を照射し、図6(b)に示すように、密着層17を硬化させ、定盤22を取り除く。銅箔層18は、定盤22の平坦性を保持した状態で硬化されるため、銅箔層18上に微細なパターンを形成することができる。

0050

次に、図7(a)に示すように、銅箔層18上にレジストパターン23をフォトリソグラフィ法などを用いて形成し、銅箔層18をシード層としてレジストパターン23に形成された複数の開口部に電解めっきにより半導体チップ21(図7では不図示)との接続パッド(パターン配線の一例)24を形成する。キャリア基材14を剥離し、接続パッド24を露出したときに、接続パッド24の表面がAuとなるように銅箔層18側からAu/Ni/Cuの順にめっきを形成する。これにより、接続パッド24は、Au/Ni/Cuの積層構造を有する。このとき、AuへのCu拡散を防止するため、銅箔層18とAuの間に薄いNiを形成してからAu/Ni/Cuのめっきを行う。その後、図7(b)に示すように、レジストパターン23を除去する。

0051

次に、図8(a)に示すように、接続パッド24上にスピンコート法を用いて絶縁樹脂25を形成する。絶縁樹脂25の形成材料には、感光性エポキシ系樹脂が用いられる。絶縁樹脂25はスピンコート法ではなく、絶縁樹脂フィルム真空ラミネーター圧縮加熱により形成してもよい。

0052

次に、図8(b)に示すように、接続パッド24に複数の貫通ビア26を形成する。本実施例では、絶縁樹脂25に感光性エポキシ系樹脂が用いられており、絶縁樹脂25に対して紫外線(UV)露光及び現像を実施することにより、貫通ビア26を形成する。絶縁樹脂25に非感光性の樹脂が用いられている場合には、レーザー光照射により絶縁樹脂25に貫通ビア26を形成しても良い。次に、アッシングなどで接続パッド上の残渣などを除去し、無電解めっき法およびスパッタリング法などを用いて電解めっきのシード層(不図示)を形成する。このシード層の形成材料は、無電解めっき法ではCuが適しており、スパッタリング法ではTi/CuおよびCr/Cuなどが適している。このシード層は、電解めっき後のシード層エッチング工程で配線細りを抑制できるように、厚さが300nm以下程度となるように薄く形成されることが望ましい。

0053

次に、図9(a)に示すように、シード層上にレジストパターン23を形成し、レジストパターン23に形成された開口部に電解銅めっきで微細配線27を形成する。次に、図9(b)に示すように、レジストパターン23を除去し、微細配線27をマスクとして、シード層をエッチングする。図10(a)に示すように、以上の微細配線形成工程を積み重ねる配線層数に合わせて工程を繰り返し、微細配線層200を形成する。

0054

その後、図10(b)に示すように、半導体パッケージ基板101(図10(b)では不図示)の実装面側の微細配線層200の最表面に絶縁樹脂層28を形成する。絶縁樹脂層28は、感光性エポキシ系樹脂を用いて形成される。次に、図11(a)に示すように、UV露光および現像を実施し、微細配線層200のパターン配線が露出される開口部29を絶縁樹脂層28に形成し、ベークにより絶縁樹脂層28を硬化する。

0055

露出したパターン配線のCuの酸化防止とはんだバンプの濡れ性を良くするため、パターン配線に表面処理を行う。パターン配線の表面にNi/Pd/Auからなるパッド表面処理層を形成する。なお、パターン配線の表面に、水溶性プレフラックス(Organic Sold erability Preservative:OSP)による表面処理によって有機被膜を形成しても良い。

0056

次に、図11(b)に示すように、はんだバンプ(突起電極の一例)9をパッド表面処理層上に搭載し、リフローした後、キャリア基材14を個片化することで微細配線層付きキャリア基板102が完成する。

0057

次に、微細配線層付きキャリア基板102を半導体パッケージ基板101に実装する実装工程および微細配線層付き半導体パッケージ基板100の製造工程について図3および図12から図15を用いて説明する。ディスペンサなどを用いて接着剤をスティフナ19に塗布し、半導体パッケージ基板101の微細配線層付きキャリア基板102の搭載面側に接着剤を当該搭載面に対向させてスティフナ19を配置する。その後。半導体パッケージ基板101を加熱し、スティフナ19に塗布された接着剤を硬化させる。

0058

次に、スティフナ19が貼り付けられた半導体パッケージ基板101にディスペンサなどを用いてフラックスを微細配線層付きキャリア基板102の接続範囲に塗布する。その後、マウンターなどを用いて微細配線層付きキャリア基板102の接続端子を半導体パッケージ基板101の実装領域に配置する。

0059

その後、図12に示すように、リフロー炉を用いて、半導体パッケージ基板101と微細配線層付きキャリア基板102をはんだ接合する。この際、鉛フリーはんだの場合、はんだの凝固温度である220℃付近で、微細配線層200が形成されているキャリア基材14の面の反対の面(すなわち、微細配線層200が形成されていない側のキャリア基材14の面)からレーザー光を剥離層15に照射し、図13に示すように、剥離層15とキャリア基材14を分離させる。このように、本実施形態では、半導体パッケージ基板101と微細配線層付きキャリア基板102とを接合する工程において、バンプ9の形成直後にキャリア基材14を剥離層15の位置で微細配線層200から剥離させる。

0060

その後、フラックス洗浄機を用いて、半導体パッケージ基板101に塗布したフラックスを洗浄する。なお、フラックス洗浄液は例えばアルカリ系溶剤が用いられる。

0061

次に、プレベーキングを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行う。その後、図14に示すように、ディスペンサを用いて、接合された微細配線層200と半導体パッケージ基板101との間にエポキシ樹脂にフィラーを添加したアンダーフィル12aを挿入し、加熱して硬化する。

0062

次に、図15に示すように、粘着テープなどの粘着性を有する部材により、剥離層15、応力緩衝層16および密着層17を剥離する。具体的には、粘着テープをキャリア基材14が接着されていた部分に貼り付け、粘着テープを剥がすことにより、剥離層15、応力緩衝層16および密着層17を微細配線層200から除去する。

0063

次に、図3に示すように、銅箔層18と薄いNiをエッチングし、半導体チップ21と接続する接続パッドを露出させる。これにより、微細配線層200が実装された微細配線層付き半導体パッケージ基板100が完成する。

0064

次に、半導体パッケージ51の製造工程および半導体装置50の製造工程について図1図16および図17並びに図4を用いて説明する。
微細配線層付き半導体パッケージ基板100が完成した後、図16に示すように、半導体パッケージ基板101の半導体チップ搭載面に、はんだボール搭載法により、はんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ13を形成する。その後、半導体チップ21を半導体パッケージ基板101に実装し、半導体チップ21と半導体パッケージ基板101とを電気的に接続する。次に、プレベーキングを行った後、プラズマ発生装置を用いて、はんだ接合部付近の表面の改質を行う。その後、図17に示すように、ディスペンサを用いて、接合された半導体チップ21と半導体パッケージ基板101との間にエポキシ樹脂にフィラーを添加したアンダーフィル12bを挿入し、加熱して硬化する。

0065

その後、図1に示すように、半導体パッケージ基板101のプリント配線板搭載面に、はんだボール搭載法により、はんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ11を形成する。このようにして、半導体パッケージ51を作製することができる。その後、半導体パッケージ51をプリント配線板52に実装し、半導体パッケージ51の半導体パッケージ基板101とプリント配線板52とを電気的に接続し、半導体装置50を作製する(図4参照)。

0066

微細配線層付きキャリア基板102を半導体パッケージ基板101に実装し、キャリア基材14を剥離し、アンダーフィル12aを挿入後、半導体パッケージ基板101と微細配線層200と間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、微細配線層200と半導体パッケージ基板101との配線の接続信頼性が確保されていることを確認した。

0067

また、応力緩衝層16を形成した微細配線付きキャリア基板を作製し、半導体パッケージ基板と微細配線層付きキャリア基板とを接合する工程において、バンプ9の形成直後にキャリア基材14を分離せずに、バンプ形成後の常温下でキャリア基材14を剥離層15の位置で微細配線層200から剥離した。その後、アンダーフィル挿入後、半導体パッケージ基板と微細配線層間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、微細配線層200と半導体パッケージ基板101との配線の接続信頼性が確保されていることを確認した。しかしながら、実施例1と比較すると、半導体チップ搭載面の微細配線層の反りが大きくなった。

0068

また、応力緩衝層16を形成しない微細配線付きキャリア基板を作製し、半導体パッケージ基板と微細配線層付きキャリア基板とを接合する工程において、バンプ9の形成直後にキャリア基材14を剥離層15の位置で微細配線層200から剥離した。その後、アンダーフィル挿入後、半導体パッケージ基板と微細配線層間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、微細配線層200と半導体パッケージ基板101との配線の接続信頼性が確保されていることを確認した。しかしながら、実施例1と比較すると、半導体チップ搭載面の微細配線層の反りが大きくなった。

0069

実施例1〜3において、すべての水準で微細配線層200と半導体パッケージ基板101との配線の接続信頼性が確保されていることを確認した。また、微細配線層付き半導体パッケージ基板の半導体チップ搭載面の微細配線層の反り低減の観点から、実施例1のように、応力緩衝層16を形成した微細配線付きキャリア基板を作製し、半導体パッケージ基板と微細配線層付きキャリア基板とを接合する工程において、バンプ9の形成直後にキャリア基材14を剥離層15の位置で微細配線層200から剥離して、微細配線層付き半導体パッケージ基板を作製するほうがより好ましい。

0070

<比較例>
比較例による微細配線層付きキャリア基板の説明において、図2に示す微細配線層付きキャリア基板102の構成要素と同様の作用・機能を奏する構成要素については、説明の便宜上、同一の符号を用いることとする。本比較例では、応力緩衝層16を形成しない水準の微細配線層付きキャリア基板を作製し、半導体パッケージ基板と微細配線層付きキャリア基板とを接合する工程において、バンプ9の形成直後にキャリア基材14を分離せずに、バンプ形成後の常温下でキャリア基材14を剥離層15の位置で微細配線層200から剥離した。その後、アンダーフィル挿入後、半導体パッケージ基板と微細配線層間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。観察の結果、外周部のはんだバンプに亀裂が発生し、電極パッドに剥離が発生していることを確認した。また、一部のはんだバンプには、実装時の微細配線層付きキャリア基板の反りが原因と考えられるはんだ接合のオープン不良やショート不良も発生していた。

0071

比較例に対して実施例では、本発明の構造を用いることで、はんだバンプ部や電極パッドと絶縁樹脂界面に発生する応力を低減させることでバンプの亀裂やパッドの剥離の発生を抑制できることを確認した。さらに、実装工程での微細配線層付きキャリア基板の反りを抑制することで、良好なはんだ接合ができることを確認した。

実施例

0072

以上説明したように、本実施形態による微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置によれば、微細配線層とキャリア基材の間に応力緩衝層を形成することにより、加熱時のキャリア基材と微細配線層界面に発生する応力を低減させることで半導体パッケージの反りの抑制することができる。さらに冷却時のはんだバンプ部や電極パッドと絶縁樹脂界面に発生する応力が低減され、はんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を抑制できる。また、実装工程において、はんだ接合直後にキャリア基材を除去することで、冷却時の微細配線層付きキャリア基板と半導体パッケージ基板の線膨張係数(CTE)の差による半導体パッケージの反りおよびはんだバンプへの応力発生を抑制でき、はんだバンプの亀裂や電極パッドおよび絶縁層の剥離の発生を確実に抑制できる。

0073

1コア基材
2配線パターン
3絶縁樹脂
4スルーホール電極
5ランド
6ビア
7電極パッド
8ソルダーレジスト
9バンプ
10 電極パッド
11はんだバンプ
12a,12bアンダーフィル
13 はんだバンプ
14キャリア基材
15剥離層
16応力緩衝層
17密着層
18銅箔層
19スティフナ
20接着層
21半導体チップ
22定盤
23レジストパターン
24接続パッド
25 絶縁樹脂
26貫通ビア
27微細配線
28絶縁樹脂層
29 開口部
30ビルドアップ層
51半導体パッケージ
52プリント配線板
50半導体装置
100微細配線層付き半導体パッケージ基板
101 半導体パッケージ基板
102 微細配線層付きキャリア基板
200 微細配線層

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 日本電気株式会社の「 マルチチップパッケージ」が 公開されました。( 2020/04/30)

    【課題】ベース基板に複数の基板が取り付けられたマルチチップパッケージにおいて、当該基板を跨るデータ転送の性能を高める。【解決手段】マルチチップパッケージ2は、第一の基板21と第二の基板22とが互いに隣... 詳細

  • 日立化成株式会社の「 液状樹脂組成物並びに電子部品装置及びその製造方法」が 公開されました。( 2020/04/30)

    【課題】充填性に優れる液状樹脂組成物の提供。【解決手段】液状樹脂組成物は、(A)エポキシ樹脂、(B)硬化剤、(C)グリシジル基を有するシランカップリング剤で表面処理された平均粒子径が5nm以上200n... 詳細

  • 日立化成株式会社の「 液状樹脂組成物並びに電子部品装置及びその製造方法」が 公開されました。( 2020/04/30)

    【課題】充填性に優れる液状樹脂組成物の提供。【解決手段】液状樹脂組成物は、(A)エポキシ樹脂、(B)硬化剤、(C)エポキシ基を有するシランカップリング剤で表面処理された平均粒子径が50nmを超え150... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ