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技術 マイクロコントローラ

出願人 株式会社半導体エネルギー研究所
発明者 西島辰司小林英智熱海知昭加藤清山崎舜平
出願日 2018年12月20日 (1年2ヶ月経過) 出願番号 2018-237882
公開日 2019年6月13日 (9ヶ月経過) 公開番号 2019-091465
状態 未査定
技術分野 薄膜トランジスタ 半導体メモリ マイクロコンピュータ MOSIC,バイポーラ・MOSIC
主要キーワード トリガーになる 電源遮断期間 高速バルブ パワーゲート ガス加熱機構 連続接合 ゲートユニット RC発振器
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年6月13日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

解決手段

マイクロコントローラ100は、CPU110、メモリ(RAM112)及びタイマー回路145等の周辺回路を有する。周辺回路のレジスタ183、184、187は、バスライン161〜164とのインターフェースに設けられる。電源供給制御のためのパワーゲート回路130が設けられ、全ての回路アクティブ通常動作モードの他に、一部の回路のみをアクティブにする低消費電力モードで動作する。CPUのレジスタ185など、低消費電力モード時に電源が供給されないレジスタ183〜186には、揮発性及び不揮発性の記憶部が設けられる。低消費電力モードに移行する場合、電源供給遮断前に、揮発性記憶部のデータが不揮発性記憶部に退避される。通常モードに復帰する場合、レジスタへの電源供給再開すると、不揮発性記憶部のデータを揮発性記憶部に書き戻す。

概要

背景

半導体装置微細化技術の進歩に伴い、マイクロコントローラ集積度は年々高まってい
る。それに伴い、マイクロコントローラ内部に備えられた各種半導体素子(例えば、トラ
ンジスタ等。)のリーク電流が増加し、マイクロコントローラの消費電力が大幅に増加し
ている。このため近年では、マイクロコントローラにおいて、低消費電力化が重要な課題
の一つとなっている。

マイクロコントローラの低消費電力化を実現する手段の一つとして、マイクロコントロ
ラを構成する回路ブロックのうち、動作に不要な回路ブロックを低消費電力モード移行
させる技術がある(特許文献1)。

概要

低消費電力モードで動作するマイクロコントローラを提供する。マイクロコントローラ100は、CPU110、メモリ(RAM112)及びタイマー回路145等の周辺回路を有する。周辺回路のレジスタ183、184、187は、バスライン161〜164とのインターフェースに設けられる。電源供給制御のためのパワーゲート回路130が設けられ、全ての回路アクティブ通常動作モードの他に、一部の回路のみをアクティブにする低消費電力モードで動作する。CPUのレジスタ185など、低消費電力モード時に電源が供給されないレジスタ183〜186には、揮発性及び不揮発性の記憶部が設けられる。低消費電力モードに移行する場合、電源供給遮断前に、揮発性記憶部のデータが不揮発性記憶部に退避される。通常モードに復帰する場合、レジスタへの電源供給再開すると、不揮発性記憶部のデータを揮発性記憶部に書き戻す。

目的

本発明の一態様では、動作に不必要な回路への電源遮断によって消費
力を低減されたマイクロコントローラを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

電源電位が入力される端子と、命令を実行するCPUと、前記命令を記憶する不揮発性メモリと、時間を計測する機能を備え、第1の割り込み信号を出力する第1の周辺回路と、外部機器とのインターフェースであって、第2の割り込み信号を出力する第2の周辺回路と、外部から入力されるアナログ信号を処理する回路であって、第3の割り込み信号を出力する第3の周辺回路と、前記第1乃至第3の割り込み信号の優先度を判断し、第4の割り込み信号を出力する割り込みコントローラと、前記第1乃至第3の周辺回路、前記CPU、及び前記割り込みコントローラ用の第1乃至第5のレジスタと、前記第1乃至第3の周辺回路、前記CPU、前記メモリ、前記割り込みコントローラ、並びに前記第1、前記第4及び前記第5のレジスタに対して、前記電源電位の供給と停止を行うパワーゲートと、前記パワーゲートを制御する第1のコントローラと、前記第1のコントローラ用の第6のレジスタと、を有するマイクロコントローラであって、前記メモリのメモリセルは、酸化物半導体層を含む多層膜が用いられたトランジスタ及びシリコンが用いられたトランジスタを有するマイクロコントローラ。

技術分野

0001

本発明は、マイクロコントローラおよびその作製方法に関する。なお、マイクロコントロ
ーラは、半導体装置の一つであり、「マイクロコントローラユニット」、「MCU」、「
μC」等と呼ばれることがある。

0002

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置半導体回路および電子機器は全て半導体装置である。

背景技術

0003

半導体装置の微細化技術の進歩に伴い、マイクロコントローラの集積度は年々高まってい
る。それに伴い、マイクロコントローラ内部に備えられた各種半導体素子(例えば、トラ
ンジスタ等。)のリーク電流が増加し、マイクロコントローラの消費電力が大幅に増加し
ている。このため近年では、マイクロコントローラにおいて、低消費電力化が重要な課題
の一つとなっている。

0004

マイクロコントローラの低消費電力化を実現する手段の一つとして、マイクロコントロー
ラを構成する回路ブロックのうち、動作に不要な回路ブロックを低消費電力モード移行
させる技術がある(特許文献1)。

先行技術

0005

特開平10−301659号公報

発明が解決しようとする課題

0006

電源遮断された回路ブロックにおいては、電源を遮断した瞬間に集積回路内の全てのノ
ードの論理揮発するため、電源遮断のタイミングは、実行中の処理が完全に終了した後
に限られる。

0007

上記問題を顧み、本発明の一態様では、動作に不必要な回路への電源遮断によって消費
力を低減されたマイクロコントローラを提供することを目的の1つとする。

0008

また、信頼性の高いマイクロコントローラを提供することを目的の1つとする。

課題を解決するための手段

0009

本出願で開示される発明の一形態は、電源電位が入力される端子、CPU、不揮発性のメ
モリ、時間を計測する機能を備え、第1の割り込み信号を出力する第1の周辺回路と、外
機器とのインターフェースであって、第2の割り込み信号を出力する第2の周辺回路と
、外部から入力されるアナログ信号を処理し、第3の割り込み信号を出力する第3の周辺
回路と、第1乃至第3の割り込み信号の優先度を判断し、第4の割り込み信号を出力する
割り込みコントローラと、第1乃至第3の周辺回路、CPU、及び割り込みコントローラ
用の第1乃至第5のレジスタと、第1乃至第3の周辺回路、CPU、メモリ割り込みコ
トローラ、並びに第1、第4及び第5のレジスタに対して電源電位供給とその停止を行
パワーゲートと、パワーゲートを制御するコントローラと、コントローラ用の第6のレ
ジスタと、を有するマイクロコントローラである。

0010

上記形態のマイクロコントローラにおいて、動作モードとして少なくとも第1乃至第3の
動作モードがある。第1の動作モードは、マイクロコントローラの全ての回路をアクティ
ブにするモードである。第2の動作モードは、コントローラ、第1の周辺回路、並びに第
1、第2及び第6のレジスタをアクティブにし、他の回路を非アクティブにするモードで
ある。第3の動作モードは、コントローラ、及び第6のレジスタをアクティブにし、他の
回路を非アクティブにするモードである。CPUの命令により、第1の動作モードから第
2又は第3の動作モードへの移行処理が開始される。また、第1の割り込み信号がコン
ローラへ入力されることにより、第2の動作モードから第1の動作モードへの移行処理が
開始される。また、外部からの割り込み信号がコントローラへ入力されることにより、第
3の動作モードから第1の動作モードへの移行処理が開始される。

0011

第1、第4及び第5のレジスタは揮発性記憶部と不揮発性記憶部を有し、パワーゲートに
より電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータ
が当該不揮発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当
該不揮発性記憶部に退避されたデータを当該揮発性記憶部に書き込まれる。

0012

また、第1のレジスタ等と同様に、他のレジスタに、例えば第3のレジスタにも、揮発性
記憶部と不揮発性記憶部を設けることもできる。この場合も、パワーゲートにより電源供
給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮
発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当該揮発性記
憶部に退避されたデータを当該揮発性記憶部に書き込まれるようにする。

0013

上記形態において、前記メモリのメモリセルに、酸化物半導体層が用いられたトランジス
タ及びシリコンが用いられたトランジスタを設けることができる。また、レジスタの不揮
発性記憶部に酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトラン
ジスタを設けることができる。

0014

また、上記形態において、前記メモリのメモリセルに、酸化物半導体層を含む多層膜が用
いられたトランジスタを用いることで信頼性の向上を実現できる。

0015

酸化物半導体層を含む多層膜が用いられたトランジスタは、第1の酸化物層、第2の酸化
物層および酸化物半導体層を含む多層膜と、多層膜と接して設けられたゲート絶縁膜と、
ゲート絶縁膜を介して多層膜と重ねて設けられたゲート電極と、を有し、酸化物半導体層
インジウムを含み、酸化物半導体層は、第1の酸化物層と接して設けられ、第1の酸化
物層は、酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含み、酸
化物半導体層は、第1の酸化物層と第2の酸化物層との間に接して設けられ、第2の酸化
物層は、酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含む半導
体装置である。

0016

酸化物半導体層にチャネルが形成されるトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、高純度真性化することが有効である。高
純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。なお、実
質的に真性という場合、酸化物半導体層のキャリア密度は、1×1017/cm3未満、
1×1015/cm3未満、または1×1013/cm3未満である。酸化物半導体層に
おいて、水素窒素炭素、シリコン、および主成分以外の金属元素不純物となる。酸
化物半導体層中の不純物濃度を低減するためには、近接する第1の酸化物層中および第2
の酸化物層中の不純物濃度も低減することが好ましい。

0017

例えば、酸化物半導体層中でシリコンは、不純物準位を形成する。また、該不純物準位が
トラップとなり、トランジスタの電気特性を劣化させることがある。具体的には、酸化物
半導体層のシリコン濃度を1×1019atoms/cm3未満、好ましくは5×101
8atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とす
る。なお、トランジスタのゲート絶縁膜としては、酸化シリコン酸化窒化シリコン、窒
化シリコン、窒化酸化シリコンなど、シリコンを含む絶縁膜が多く用いられるため、酸化
物半導体層をゲート絶縁膜と接しないことが好ましい。

0018

また、酸化物半導体層中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大
させてしまう。

0019

また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面で界
散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸
化物半導体層をゲート絶縁膜と接しないように形成し、チャネルをゲート絶縁膜から離す
ことが好ましい。

0020

従って、トランジスタのチャネルを、ゲート絶縁膜と離すことで、安定した電気特性を有
し、高い電界効果移動度を有するトランジスタとすることができる。該トランジスタを表
示装置スイッチング素子として用いることで、該トランジスタは安定な電気特性を有す
るため、信頼性の高い表示装置とすることができる。また、該トランジスタは、高い電界
効果移動度を有する。

0021

トランジスタのチャネルをゲート絶縁膜から離すためには、例えば、酸化物半導体層を含
む多層膜を以下のような構成とすればよい。

0022

酸化物半導体層を含む多層膜は、少なくとも酸化物半導体層(便宜上、第2の酸化物層と
呼ぶ。)と、第2の酸化物層およびゲート絶縁膜の間に設けられた第1の酸化物層(バリ
ア層とも呼ぶ。)と、を有する。第1の酸化物層は、第2の酸化物層を構成する元素一種
以上から構成され、伝導帯下端エネルギーが第2の酸化物層よりも0.05eV以上、
0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以
下、0.5eV以下または0.4eV以下真空準位に近い酸化物層である。なお、第2の
酸化物層は少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。こ
のとき、ゲート電極に電界を印加すると、酸化物半導体層を含む多層膜のうち、伝導帯下
端のエネルギーが小さい第2の酸化物層にチャネルが形成される。即ち、第2の酸化物層
とゲート絶縁膜との間に第1の酸化物層を有することによって、トランジスタのチャネル
をゲート絶縁膜と接しない層(ここでは第2の酸化物層)に形成することができる。また
、第2の酸化物層を構成する元素一種以上から第1の酸化物層が構成されるため、第2の
酸化物層と第1の酸化物層との界面において、界面散乱が起こりにくい。従って、該界面
においてはキャリア動き阻害されないため、トランジスタの電界効果移動度を高くす
ることができる。

0023

第1の酸化物層は、例えば、アルミニウムチタン、シリコン、ガリウムゲルマニウム
イットリウムジルコニウム、スズ、ランタンセリウムまたはハフニウムを第2の酸
化物層よりも高い原子数比で含む酸化物層とすればよい。具体的には、第1の酸化物層と
して、第2の酸化物層よりも前述の元素を1.5倍以上、好ましくは2倍以上、さらに好
ましくは3倍以上高い原子数比で含む酸化物層を用いる。前述の元素は酸素と強く結合す
るため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第1の酸化物
層は第2の酸化物層よりも酸素欠損が生じにくい酸化物層である。

0024

または、第2の酸化物層がIn−M−Zn酸化物であり、第1の酸化物層もIn−M−Z
n酸化物であるとき、第1の酸化物層をIn:M:Zn=x1:y1:z1[原子数比]
、第2の酸化物層をIn:M:Zn=x2:y2:z2[原子数比]とすると、y1/x
1がy2/x2よりも大きくなる第1の酸化物層および第2の酸化物層を選択する。なお
、元素MはInよりも酸素との結合力が強い金属元素であり、例えばAl、Ti、Ga、
Y、Zr、Sn、La、Ce、NdまたはHfなどが挙げられる。好ましくは、y1/x
1がy2/x2よりも1.5倍以上大きくなる第1の酸化物層および第2の酸化物層を選
択する。さらに好ましくは、y1/x1がy2/x2よりも2倍以上大きくなる第1の酸
化物層および第2の酸化物層を選択する。より好ましくは、y1/x1がy2/x2より
も3倍以上大きくなる第1の酸化物層および第2の酸化物層を選択する。このとき、第2
の酸化物層において、y1がx1以上であるとトランジスタに安定した電気特性を付与で
きるため好ましい。ただし、y1がx1の3倍以上になると、トランジスタの電界効果
動度が低下してしまうため、y1はx1の3倍未満であると好ましい。

0025

第1の酸化物層の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以
下とする。また、第2の酸化物層の厚さは、3nm以上200nm以下、好ましくは3n
m以上100nm以下、さらに好ましくは3nm以上50nm以下とする。

0026

また、酸化物半導体層を含む多層膜は、ゲート絶縁膜の対向側に、絶縁膜および第2の酸
化物層と接し、第2の酸化物層を構成する元素一種以上から構成され、伝導帯下端のエネ
ルギーが第2の酸化物層よりも0.05eV以上、0.07eV以上、0.1eV以上ま
たは0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV
以下真空準位に近い第3の酸化物層(バリア層とも呼ぶ。)を含んでもよい。なお、第2
の酸化物層は少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
このとき、ゲート電極に電界を印加しても、第3の酸化物層にはチャネルが形成されない
。また、第2の酸化物層を構成する元素一種以上から第3の酸化物層が構成されるため、
第2の酸化物層と第3の酸化物層との界面に界面準位を形成しにくい。該界面が界面準位
を有すると、該界面をチャネルとしたしきい値電圧の異なる第2のトランジスタが形成さ
れ、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、第3の酸化
物層を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減
することができる。

0027

具体的には、第3の酸化物層として、第2の酸化物層よりも前述の元素を1.5倍以上、
好ましくは2倍以上、さらに好ましくは3倍以上高い原子数比で含む酸化物層を用いる。
前述の元素は酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能
を有する。即ち、第3の酸化物層は第2の酸化物層よりも酸素欠損が生じにくい酸化物層
である。

0028

または、第2の酸化物層がIn−M−Zn酸化物であり、第3の酸化物層もIn−M−Z
n酸化物であるとき、第2の酸化物層をIn:M:Zn=x2:y2:z2[原子数比]
、第3の酸化物層をIn:M:Zn=x3:y3:z3[原子数比]とすると、y3/x
3がy2/x2よりも大きくなる第2の酸化物層および第3の酸化物層を選択する。なお
、元素MはInよりも酸素との結合力が強い金属元素であり、例えばAl、Ti、Ga、
Y、Zr、Sn、La、Ce、NdまたはHfなどが挙げられる。好ましくは、y3/x
3がy2/x2よりも1.5倍以上大きくなる第2の酸化物層および第3の酸化物層を選
択する。さらに好ましくは、y3/x3がy2/x2よりも2倍以上大きくなる第2の酸
化物層および第3の酸化物層を選択する。より好ましくは、y3/x3がy2/x2より
も3倍以上大きくなる第2の酸化物層および第3の酸化物層を選択する。このとき、第2
の酸化物層において、y2がx2以上であるとトランジスタに安定した電気特性を付与で
きるため好ましい。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移
動度が低下してしまうため、y2はx2の3倍未満であると好ましい。

0029

第3の酸化物層の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以
下とする。

0030

なお、第1の酸化物層がIn−M−Zn酸化物であるとき、InとMの原子数比率は好ま
しくはInが50atomic%未満、Mが50atomic%以上、さらに好ましくは
Inが25atomic%未満、Mが75atomic%以上とする。また、第2の酸化
物層がIn−M−Zn酸化物であるとき、InとMの原子数比率は好ましくはInが25
atomic%以上、Mが75atomic%未満、さらに好ましくはInが34ato
mic%以上、Mが66atomic%未満とする。また、第3の酸化物層がIn−M−
Zn酸化物であるとき、InとMの原子数比率は好ましくはInが50atomic%未
満、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、M
が75atomic%以上とする。

0031

なお、第1の酸化物層または第3の酸化物層は、トランジスタのソース電極およびドレイ
電極と接して設けられる。ただし、トランジスタのソース電極およびドレイン電極に接
して第1の酸化物層、第2の酸化物層、または第3の酸化物層を設ける場合、そのソース
電極およびドレイン電極に用いる材料によっては、第1の酸化物層、第2の酸化物層、ま
たは第3の酸化物層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠損が
発生し、当該領域はn型化する。したがって、n型化した当該領域はトランジスタのソー
スまたはドレインとして作用させることができる。ソース電極およびドレイン電極に用い
る材料が酸素と結合し易い導電材料、例えばタングステンなどの場合、酸化物半導体層を
接触させると、酸化物半導体層中の酸素が、酸素と結合し易い導電材料側に拡散する現象
が起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象
により、酸化物半導体層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠
損が発生し、当該領域はn型化する。

発明の効果

0032

本発明の一態様を用いることにより、動作に不必要な回路への電源遮断することができる
ため、マイクロコントローラの低消費電力化が可能になる。

0033

また、低消費電力モード時に電源遮断がされるレジスタに不揮発性記憶部を設けることで
、電源遮断のタイミングの自由度を広げることが可能であり、また、電源遮断前の状態に
高速復帰させることが可能なマイクロコントローラを提供することが可能になる。

0034

また、酸化物半導体層を含む多層膜が用いられたトランジスタをマイクロコントローラに
用いることで高い信頼性を実現できる。

図面の簡単な説明

0035

マイクロコントローラの構成の一例を示すブロック図。
マイクロコントローラのレイアウトの一例を示す図。
電源投入時の処理の一例を示すフローチャート
ActiveモードからNoff1、Noff2モードへの移行処理の一例を示すフローチャート。
Noff1、Noff2モードからActiveモードへの移行処理の一例を示すフローチャート。
レジスタの構成の一例を示す回路図。
RAMのメモリセルの構成の一例を示す回路図。
マイクロコントローラの構成の一例を示す断面図。
マイクロコントローラの構成の一例を示すブロック図。
マイクロコントローラの光学顕微鏡写真
酸化物半導体層を含む多層膜を示す断面図。
本発明の一態様に係る多層膜のバンド構造を説明する図。
本発明の一態様に係る多層膜のバンド構造を説明する図。
本発明の一態様に係る多層膜のバンド構造を説明する図。
成膜装置の一例を示す上面図。
成膜室の一例を示す断面図。
加熱処理室の一例を示す断面図。
本発明の一態様に係るトランジスタを説明する上面図および断面図。
本発明の一態様に係るトランジスタの作製方法を説明する断面図。
本発明の一態様に係るトランジスタの作製方法を説明する断面図。
電子機器を説明する図。
半導体装置の一形態を示す断面図。
CPUのレジスタの動作確認のために計測されたマイクロコントローラの入出力端子信号波形図。
図23の信号波形の拡大図であり、Activeモードで動作している期間の信号波形図。
多層膜を用いたトランジスタのオフ電流測定結果を示す図。

0036

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
れるものではない。

0037

(実施の形態1)
図1を用いて、マイクロコントローラの構成及び動作について説明する。図1は、マイ
クロコントローラ100のブロック図である。

0038

マイクロコントローラ100は、CPU(中央演算装置)110、バスブリッジ111、
RAM(ランダムアクセスメモリ)112、メモリインターフェース113、コントロー
ラ120、割り込みコントローラ121、I/Oインターフェース(入出力インターフェ
ース)122、及びパワーゲートユニット130を有する。

0039

マイクロコントローラ100は、更に、水晶発振回路141、タイマー回路145、I/
Oインターフェース146、I/Oポート150、コンパレータ151、I/Oインター
フェース152、バスライン161、バスライン162、バスライン163、及びデータ
バスライン164を有する。更に、マイクロコントローラ100は、外部装置との接続部
として少なくとも接続端子170−176を有する。なお、各接続端子170−176は
、1つの端子または複数の端子でなる端子群を表す。

0040

図2に、マイクロコントローラ100の各回路ブロックのレイアウトの一例を示す。図2
のレイアウト図では、図1の一部の回路ブロックの符号を付している。

0041

図2のレイアウト図において、各回路を構成するトランジスタには、シリコン基板から作
製されるトランジスタと、酸化物半導体層から作製されるトランジスタがある。図2のレ
アウトは、シリコンから作製されるトランジスタのプロセステクノロジを0.35μm
とし、酸化物半導体層から作製されるトランジスタのプロセステクノロジを0.8μmと
して、設計されたものである。

0042

CPU110はレジスタ185を有し、バスブリッジ111を介してバスライン161−
163及びデータバスライン164に接続されている。

0043

RAM112は、CPU110のメインメモリとして機能する記憶装置であり、不揮発性
のランダムアクセスメモリが用いられる。RAM112は、CPU110が実行する命令
、命令の実行に必要なデータ、及びCPU110の処理によるデータを記憶する装置であ
る。CPU110の命令により、RAM112へのデータの書き込み、読み出しが行われ
る。

0044

マイクロコントローラ100では、低消費電力モードでは、RAM112の電源供給が遮
断される。そのため、電源が供給されていない状態でもデータを保持できる不揮発性のメ
モリでRAM112を構成する。

0045

メモリインターフェース113は、外部記憶装置との入出力インターフェースである。C
PU110が処理する命令により、メモリインターフェース113を介して、接続端子1
76に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。

0046

クロック生成回路115は、CPU110で使用されるクロック信号MCLK(以下、M
CLKと呼ぶ。)を生成する回路であり、RC発振器等を有する。MCLKはコントロー
ラ120及び割り込みコントローラ121にも出力される。

0047

コントローラ120はマイクロコントローラ100全体の制御処理を行う回路であり、例
えば、マイクロコントローラ100の電源制御、並びに、クロック生成回路115及び水
発振回路141の制御等を行う。また、後述するパワーゲートユニット130の制御も
行う。コントローラ120には、接続端子170を介して外部の割り込み信号INT1が
入力される。接続端子170は、外部の割り込み信号入力用の端子である。さらに、コン
トローラ120には、周辺回路(145、150、151)からの割り込み信号(T0I
RQ、P0IRQ、C0IRQ)が、バス(161−164)を経由せずに入力される。

0048

割り込みコントローラ121はI/Oインターフェース122を介して、バスライン16
1及びデータバスライン164に接続されている。割り込みコントローラ121は割り込
み要求の優先順位を割り当てる機能を有する。割り込みコントローラ121には、外部の
割り込み信号INT1、及び周辺回路(145、150、151)からの割り込み信号(
T0IRQ、P0IRQ、C0IRQ)が入力される。割り込みコントローラ121は割
り込み信号を検出すると、その割り込み要求が有効であるかを判定する。有効な割り込み
要求であれば、コントローラ120に内部の割り込み信号INT2を出力する。

0049

コントローラ120は、外部の割り込み信号INT1が入力されると、CPU110に内
部の割り込み信号INT2を出力し、CPU110に割り込み処理を実行させる。

0050

コントローラ120のレジスタ180は、コントローラ120に設けられ、割り込みコン
トローラ121のレジスタ186はI/Oインターフェース122に設けられている。

0051

以下、マイクロコントローラ100の周辺回路を説明する。CPU110は、周辺回路と
して、タイマー回路145、I/Oポート150及びコンパレータ151を有する。これ
らの周辺回路は一例であり、マイクロコントローラ100が使用される電子機器に応じて
、必要な回路を設けることができる。

0052

タイマー回路145は、クロック信号TCLK(以下、TCLKと呼ぶ。)を用いて、時
間を計測する機能を有する。また、タイマー回路145は、決められた時間間隔で、割り
込み信号T0IRQを、コントローラ120及び割り込みコントローラ121のそれぞれ
の割り込み要求用端子に出力する機能を有する。タイマー回路145は、I/Oインター
フェース146を介して、バスライン161及びデータバスライン164に接続されてい
る。

0053

また、タイマー回路145で使用されるTCLKはクロック生成回路140で生成される
。TCLKはMCLKよりも低い周波数のクロック信号である。例えば、MCLKの周波
数を数MHz程度(例えば、8MHz)とし、TCLKは、数十kHz程度(例えば、3
2kHz)とする。クロック生成回路140は、マイクロコントローラ100に内蔵され
た水晶発振回路141と、接続端子172及び接続端子173に接続された発振子142
を有する。発振子142の振動子として、水晶振動子143が用いられている。なお、C
発振器等でクロック生成回路140を構成することで、クロック生成回路140の全て
モジュールをマイクロコントローラ100に内蔵することが可能である。

0054

I/Oポート150は、情報の入出力が可能な状態で、接続端子174に外部機器を接続
するためのインターフェースであり、デジタル信号の入出力インターフェースである。I
/Oポート150は、入力されたデジタル信号に応じて、割り込み信号P0IRQをコン
トローラ120及び割り込みコントローラ121のそれぞれの割り込み要求用端子に出力
する。

0055

接続端子175から入力されるアナログ信号を処理する周辺回路として、コンパレータ1
51が設けられている。コンパレータ151は、接続端子175から入力されるアナログ
信号の電位(または電流)と基準信号の電位(または電流)との大小を比較し、値が0又
は1のデジタル信号を発生する。さらに、コンパレータ151は、このデジタル信号の値
が1のとき、割り込み信号C0IRQを発生する。割り込み信号C0IRQはコントロー
ラ120及び割り込みコントローラ121のそれぞれの割り込み要求用端子に出力される

0056

I/Oポート150及びコンパレータ151は共通のI/Oインターフェース152を介
してバスライン161及びデータバスライン164に接続されている。ここでは、I/O
ポート150、コンパレータ151各々のI/Oインターフェースに共有できる回路があ
るため、1つのI/Oインターフェース152で構成しているが、もちろんI/Oポート
150、コンパレータ151のI/Oインターフェースを別々に設けることもできる。

0057

また、周辺回路のレジスタは、対応する入出力インターフェースに設けられている。タイ
マー回路145のレジスタ187はI/Oインターフェース146に設けられ、I/Oポ
ート150のレジスタ183及びコンパレータ151のレジスタ184は、それぞれ、I
/Oインターフェース152に設けられている。

0058

マイクロコントローラ100は内部回路への電源供給を遮断するためのパワーゲートユニ
ット130を有する。パワーゲートユニット130により、動作に必要な回路に電源供給
を行うことで、マイクロコントローラ100全体の消費電力を下げることができる。

0059

図1に示すように、マイクロコントローラ100の破線で囲んだユニット101−104
の回路は、パワーゲートユニット130を介して、接続端子171に接続されている。接
続端子171は、高電源電位DD(以下、VDDと呼ぶ。)供給用の電源端子である。

0060

パワーゲートユニット130は、コントローラ120により制御される。パワーゲートユ
ニット130は、ユニット101−104へのVDDの供給を遮断するためのスイッチ回
路131及びスイッチ回路132を有する。スイッチ回路131、スイッチ回路132の
オンオフはコントローラ120により制御される。具体的には、CPU110の要求、
外部からの割り込み信号INT1及び、タイマー回路145からの割り込み信号T0IR
Qをトリガーにして、コントローラ120は、パワーゲートユニット130に、スイッチ
回路131及びスイッチ回路132の制御信号を出力する。

0061

なお、図1では、パワーゲートユニット130には、2つのスイッチ回路131、132
が設けられているが、電源遮断に必要な数のスイッチ回路を設ければよい。本実施の形態
では、タイマー回路145及びI/Oインターフェース146(ユニット101)に対し
て、他の回路と独立して電源供給を制御できるようにスイッチ回路を設ければよい。

0062

また、図1では、ユニット102−104への電源遮断は、共通のスイッチ回路132で
行うように図示されているが、このような電源供給経路に限定されるものではない。例え
ば、CPU110用のスイッチ回路132とは別のスイッチ回路により、RAM112の
電源供給を制御できるようにすることができる。また、1つの回路に対して、複数のスイ
ッチ回路を設けることができる。

0063

また、コントローラ120には、パワーゲートユニット130を介さず、常時、接続端子
171からVDDが供給される。また、ノイズの影響を少なくするため、クロック生成
路115の発振回路、水晶発振回路141には、それぞれ、VDDの電源回路と異なる外
部の電源回路から電源電位が供給される。

0064

コントローラ120及びパワーゲートユニット130等を備えることにより、マイクロコ
ントローラ100を3種類の動作モードで動作させることが可能である。第1の動作モー
ドは、通常動作モードであり、マイクロコントローラ100の全ての回路がアクティブな
状態である。この動作モードを「Activeモード」と呼ぶ。

0065

第2、第3の動作モードは低消費電力モードであり、一部の回路をアクティブにするモー
ドである。一方の低消費電力モードでは、コントローラ120、並びにタイマー回路14
5とその関連回路(水晶発振回路141、I/Oインターフェース146)がアクティブ
である。他方の低消費電力モードでは、コントローラ120のみがアクティブである。こ
こでは、前者の低消費電力モードを「Noff1モード」と呼び、後者を「Noff2モ
ード」と呼ぶことにする。

0066

以下、表1に、各動作モードとアクティブな回路との関係を示す。表1では、アクティブ
にする回路に「ON」と記載している。表1に示すように、Noff1モードでは、コン
トローラ120と周辺回路の一部(タイマー動作に必要な回路)が動作し、Noff2モ
ードでは、コントローラ120のみが動作している。

0067

0068

なお、クロック生成回路115の発振器、及び水晶発振回路141は、動作モードに関わ
らず、電源が常時供給される。クロック生成回路115及び水晶発振回路141を非アク
ティブにするには、コントローラ120からまたは外部からイネーブル信号を入力し、ク
ロック生成回路115及び水晶発振回路141の発振を停止させることにより行われる。

0069

また、Noff1、Noff2モードでは、パワーゲートユニット130により電源供給
が遮断されるため、I/Oポート150、I/Oインターフェース152は非Activ
eになるが、接続端子174に接続されている外部機器を正常に動作させるために、I/
Oポート150、I/Oインターフェース152の一部には電力が供給される。具体的に
は、I/Oポート150の出力バッファ、I/Oポート150用のレジスタ183である
。Noff1、Noff2モードでは、I/Oポート150での実質的な機能である、I
/Oインターフェース152及び外部機器とのデータの伝送機能、割り込み信号生成機能
は停止している。また、I/Oインターフェース152も同様に、通信機能は停止してい
る。

0070

なお、本明細書では、回路が非アクティブとは、電源の供給が遮断されて回路が停止して
いる状態の他、Activeモード(通常動作モード)での主要な機能が停止している状
態や、Activeモードよりも省電力で動作している状態を含む。

0071

また、マイクロコントローラ100では、Noff1、Noff2モードから、Acti
veモードへの復帰を高速化するため、レジスタ185−187は、電源遮断時にデータ
を退避させるバックアップ保持部を更に有する。別言すると、レジスタ185−187は
、揮発性のデータ保持部と、不揮発性のデータ保持部を有する。Activeモードでは
、レジスタ185−187の揮発性記憶部にアクセスがされ、データの書き込み、読み出
しが行われる。

0072

なお、コンパレータ151のレジスタ184のデータは電源遮断時に保持する必要がない
ため、レジスタ184には、不揮発性記憶部は設けられていない。また、上述したように
、Noff1/Noff2モードでも、I/Oポート150には出力バッファを機能させ
るためのレジスタ183も動作させているため、レジスタ183には不揮発性記憶部が設
けられていない。

0073

ActiveモードからNoff1/Noff2モードへ移行する際は、電源遮断に先立
って、レジスタ185−187の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、
揮発性記憶部のデータが初期値リセットされる。

0074

Noff1/Noff2モードからActiveモードへ復帰する際には、レジスタ18
5−187に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットさ
れる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。

0075

従って、低消費電力モードでも、マイクロコントローラ100の処理に必要なデータがレ
ジスタ185−187で保持されているため、マイクロコントローラ100を低消費電力
モードからActiveモードへ直ちに復帰させることが可能になる。

0076

動作モードの切り替えは、CPU110及びコントローラ120の制御により行われる。
以下、図3乃至図5を用いて、動作モードの切り替え処理について説明する。

0077

図3は、マイクロコントローラ100への電源投入時のコントローラ120の処理を示す
フローチャートである。まず、外部電源からマイクロコントローラ100の一部の回路に
電源が供給される(ステップ309、310)。ステップ309では、VDDは、コント
ローラ120のパワーゲートユニット130の制御部のみに供給される。また、クロック
生成回路115の発振器及び水晶発振回路141にも電源が供給される。コントローラ1
20では、パワーゲートユニット130の制御部が初期化される(ステップ302)。

0078

コントローラ120は、クロック生成回路115及び水晶発振回路141へ発振を開始さ
せるイネーブル信号を出力する(ステップ303)。また、コントローラ120はパワー
ゲートユニット130へ制御信号を出力し、コントローラ120の全てのスイッチ回路(
131、132)をオンにする(ステップ304)。ステップ303では、クロック生成
回路115ではMCLKが生成され、クロック生成回路140ではTCLKが生成される
。また、ステップ304により、接続端子171に接続されている全ての回路にVDDが
供給される。そして、コントローラ120へMCLKの入力が開始され、コントローラ1
20の全ての回路がアクティブになる(ステップ305)。

0079

コントローラ120は、マイクロコントローラ100の各回路のリセット解除を行い(ス
テップ306)、CPU110へのMCLKの入力を開始させる(ステップ307)。M
CLKの入力により、CPU110が動作を開始し、マイクロコントローラ100がAc
tiveモードで動作する(ステップ308)。

0080

Activeモードから低消費電力モード(Noff1、Noff2モード)への移行は
、CPU110のプログラムの実行により決定される。CPU110は、動作モードを低
消費電力モードに移行するための要求を、コントローラ120のレジスタ180の低消費
電力モード要求用のアドレス(以下、Noff_TRIGと呼ぶ。)に書き込む。また、
CPU110は、Noff1、Noff2モードのどちらのモードに移行するかのデータ
も、レジスタ180の所定のアドレス(以下、Noff_MODEと呼ぶ。)に書き込む

0081

コントローラ120では、レジスタ180のNoff_TRIGへのデータ書込みトリ
ガーにして、Noff1またはNoff2モードへの移行処理を開始する。

0082

なお、レジスタ180において、動作モード移行用のデータ記憶部は揮発性記憶部のみで
構成される。従って、電源遮断により、Noff_TRIG及びNoff_MODEは、
初期化される。ここでは、Noff_MODEの初期値は、Activeモードである。
このような設定により、CPU110が停止していてNoff_TRIGの書込みが実行
されない状態でも、低消費電力モードからActiveモードへ復帰させることができる

0083

図4は、ActiveモードからNoff1、Noff2モードへの移行処理を示すフロ
ーチャートである。Activeモードにおいて、レジスタ180のNoff_TRIG
への書込みを検出すると(ステップ320、321)、コントローラ120は、Noff
_MODEの値から、移行する動作モードを決定する(ステップ322)。ここでは、N
off1モードに移行する場合を例に、図4の処理を説明するが、Noff2モードにつ
いても同様である。

0084

コントローラ120は、Noff1モードで電源が遮断されるレジスタ185、186に
データ退避を要求する制御信号を出力する(ステップ323)。レジスタ185、18
6では、このコントローラ120からの制御信号を受信すると、上述したように揮発性記
憶部のデータを不揮発性記憶部に退避する。

0085

次に、コントローラ120は、Noff1モードで電源が遮断される回路をリセットする
制御信号を出力し(ステップ324)、CPU110へのMCLKの供給を停止する(ス
テップ325)。コントローラ120は、パワーゲートユニット130に制御信号を出力
し、スイッチ回路132をオフにする(ステップ326)。ステップ326では、ユニッ
ト102−104への電源供給が遮断される。そして、コントローラ120は、クロック
生成回路115に発振を停止させるイネーブル信号を出力する(ステップ327)。以上
により、Noff1モードへ移行する(ステップ328)。

0086

なお、ステップ322で、Noff2モードへ移行すると決定した場合は、ステップ32
3において、タイマー回路145のレジスタ187でもデータ退避が行われる。ステップ
326において、スイッチ回路131もオフになる。ステップ327において、発振を停
止させるイネーブル信号が水晶発振回路141にも出力される。

0087

Noff1又はNoff2モードからActiveモードへ移行する場合は、コントロー
ラ120が割り込み信号を受信することをトリガーにして、その処理が実行される。No
ff1モードでは、外部の割り込み信号INT1またはタイマー回路145からの割り込
み信号T0IRQがトリガーとなり、Noff2モードでは、外部の割り込み信号INT
1がトリガーになる

0088

図5は、Noff1又はNoff2モードからActiveモードへの復帰処理のフロー
チャートである。ここでは、Noff1モードからActiveモードへの復帰について
説明するが、Noff2モードでも同様である。

0089

Noff1又はNoff2モードにおいて、コントローラ120では、割り込み信号を検
出すると、クロック生成回路115の発振器にイネーブル信号を出力して、発振を再開さ
せ、クロック生成回路115からコントローラ120へMCLKを出力させる(ステップ
350−353)。

0090

コントローラ120は、レジスタ180のNoff_MODEの値から、移行する動作モ
ードを決定する(ステップ354)。Noff1又はNoff2モードでは、Noff_
MODEのデータは初期値にリセットされているため、Activeモードが決定される

0091

コントローラ120はパワーゲートユニット130を制御し、スイッチ回路132をオン
にする(ステップ355)。そして、コントローラ120は電源供給が再開されたユニッ
ト102−104のリセットを解除し(ステップ356)、CPU110へのMCLKの
供給を再開させる(ステップ357)。そして、レジスタ185、186に制御信号を出
力し、不揮発性記憶部にバックアップされていたデータを揮発性記憶部に書き戻す(ステ
ップ358)。以上の処理によって、マイクロコントローラ100はActiveモード
に復帰する(ステップ359)。

0092

上述したように、Noff1モードでは、コントローラ120はタイマー回路145から
の割り込み信号T0IRQにより、マイクロコントローラ100をActiveモードに
復帰させることができる。従って、タイマー回路145のタイマー機能を利用することで
、マイクロコントローラ100を間欠動作させることが可能である。つまり、割り込み信
号T0IRQを一定間隔で出力させることにより、Noff1モードから定期的にAct
iveモードへ復帰させることができる。そして、Activeモードでは、コントロー
ラ120は、マイクロコントローラ100での処理が完了した判定すると、上述した制御
処理を行い、マイクロコントローラ100をNoff1モードにする。

0093

マイクロコントローラ100において、接続端子174、175から入力される信号を処
理するには、CPU110を動作させるためにActiveモードにする必要があるが、
CPU110の演算処理に要する時間は極短時間である。よって、本実施の形態を適用す
ることで、外部信号を処理する期間以外は、マイクロコントローラ100を低消費電力モ
ード(Noff1モード)で動作させることが可能である。

0094

従って、マイクロコントローラ100は、センシング装置モニタリング装置などの間欠
的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ100は火
報知機煙感知器、2次電池管理装置等の制御装置に好適である。特に、電源がバッ
テリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコント
ローラ100では、動作期間の大半は、Activeモードに復帰させるために必要な回
路のみが動作しているため、動作中の消費電力を抑えることができる。

0095

従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電
力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供すること
が可能である。

0096

また、電源を遮断する前に必要なデータをレジスタの不揮発性記憶部に退避させることが
できるため、CPUの処理の終了前でも電源遮断のための処理を開始することができるの
で、電源遮断のタイミングの自由度を上げることができる。

0097

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0098

(実施の形態2)
図6を用いて、不揮発性と揮発性双方の記憶部を有するレジスタについて説明する。

0099

図6は、不揮発性と揮発性双方の記憶部を備えたレジスタの回路図である。図6には、記
憶容量が1ビットのレジスタ200を示す。レジスタ200は、メモリ回路201及びメ
モリ回路202を有する。メモリ回路201が1ビットの揮発性記憶部であり、メモリ回
路202が1ビットの不揮発性記憶部である。なお、レジスタ200には、必要に応じて
ダイオード抵抗素子インダクタ等のその他の素子を設けることができる。

0100

メモリ回路201には、低電源電位SS(以下、VSSと呼ぶ。)と高電源電位VDD
(以下、VDDと呼ぶ。)が電源電位として入力される。メモリ回路201は、VDDと
VSSのとの電位差が電源電圧として供給される期間において、データを保持する。

0101

メモリ回路202は、トランジスタ203、トランジスタ204、容量素子205、トラ
スミションゲート206、トランジスタ207、インバータ208及びインバータ2
09を有する。

0102

メモリ回路201のデータが反映された電位はトランスミッションゲート206を介して
メモリ回路202に入力される。トランジスタ203はこの電位のノードFNへの供給を
制御する機能を有する。また、トランジスタ203は、電位V1のノードFNへの供給を
制御する機能を有する。図6では、信号WE1によりトランジスタ203のオン/オフが
制御される。なお、電位V1は、VSSと同じであってもよいし、VDDと同じであって
もよい。

0103

ノードFNがメモリ回路202のデータ記憶部である。トランジスタ203及び容量素子
205により、ノードFNの電位が保持される。ノードFNの電位によりトランジスタ2
04のオン/オフが制御される。トランジスタ204がオンのとき、トランジスタ204
を介して電位V1がメモリ回路201に供給される。

0104

信号WE2により、トランスミッションゲート206のオン/オフが制御される。トラン
スミッションゲート206には、信号WE2の極性反転した信号と、信号WE2と同じ
極性の信号が入力される。ここでは、トランスミッションゲート206は、信号WE2の
電位がハイレベルのときオフとなり、その電位がローレベルのときオンとなる。

0105

信号WE2によりトランジスタ207のオン/オフが制御される。ここでは、信号WE2
の電位がハイレベルのとき、トランジスタ207はオンとなり、信号WE2の電位がロー
ベルのとき、トランジスタ207はオフとなる。なお、トランジスタ207の代わりに
、トランスミッションゲート等、トランジスタ207以外の形態のスイッチを用いること
ができる。

0106

メモリ回路202の電荷保持特性を向上させるためには、トランジスタ203のオフ電流
が、著しく小さいことが望ましい。トランジスタ203のオフ電流が小さいことで、ノー
ドFNからリークする電荷量を抑えることができるからである。リーク電流が単結晶シリ
コンのトランジスタと比較し、リーク電流が低いトランジスタとしては、シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体薄膜で形
成されたトランジスタが挙げられる。

0107

酸化物半導体において、特に、電子供与体ドナー)となる水分または水素等の不純物が
低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(pu
rified OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、高純
度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著し
く小さく、信頼性が高く、トランジスタ203に好適である。

0108

ここで、多層膜中酸化物半導体膜にチャネルが形成されるトランジスタが有する「低い
オフ電流」を説明するため、以下に、多層膜を用いたトランジスタのオフ電流を求めた結
果について説明する。

0109

<多層膜を用いたトランジスタのオフ電流測定>
まず、測定試料について説明する。

0110

まず、シリコン基板上に下地絶縁膜を形成した。下地絶縁膜として、CVD法にて厚さ
300nmの酸化窒化シリコンを形成した。

0111

次に、下地絶縁膜上に第1の酸化物膜を形成した。第1の酸化物膜は、In−Ga−Z
n酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて、ス
パッタリング法にて5nm成膜した。なお、成膜ガスとしてアルゴンガスを30sccm
酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、D
C電力を0.5kW印加することで成膜した。

0112

次に、第1の酸化物膜上に酸化物半導体膜を形成した。酸化物半導体膜は、In−Ga
−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])であるターゲットを用いて
スパッタリング法にて15nm成膜した。なお、成膜ガスとしてアルゴンガスを30s
ccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を300℃と
し、DC電力を0.5kW印加することで成膜した。

0113

次に、酸化物半導体膜上に第2の酸化物膜を形成した。第2の酸化物膜は、In−Ga
−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて
、スパッタリング法にて5nm成膜した。なお、成膜ガスとしてアルゴンガスを30sc
cm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし
、DC電力を0.5kW印加することで成膜した。

0114

次に、加熱処理を行い、酸化物半導体膜に含まれる水、水素等を脱離させた。ここでは
窒素雰囲気で、450℃、1時間の加熱処理を行った後、酸素雰囲気で、450℃、1
時間の加熱処理を行った。

0115

次に、下地絶縁膜および第2の酸化物膜上に導電膜を形成し、フォトリソグラフィ工程
により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、
ソース電極およびドレイン電極を形成した。なお、該ソース電極およびドレイン電極とな
る導電膜は、厚さ100nmのタングステン膜を形成した。

0116

次に、第2の酸化物膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成した。
ゲート絶縁膜として、CVD法にて酸化窒化シリコン膜を30nm形成した。

0117

次に、ゲート絶縁膜上にゲート電極を形成した。スパッタリング法で厚さ30nmの窒
タンタル膜を形成し、該窒化タンタル上にスパッタリング法で厚さ135nmのタング
テン膜を形成した。フォトリソグラフィ工程により該タングステン膜上にマスクを形成
し、該マスクを用いて該窒化タンタルおよび該タングステン膜の一部をエッチングし、ゲ
ト電極を形成した。

0118

次に各構成を覆うように層間絶縁膜を形成した。層間絶縁膜として、スパッタリング法
で厚さ70nmの酸化アルミニウム膜を形成し、さらに該酸化アルミニウム膜上にCV
法にて厚さ300nmの酸化窒化シリコン膜を形成した。

0119

トランジスタのチャネル長L=0.73μm,チャネル幅W=1cm、ゲート電極とソ
ース電極(またはドレイン電極)の間の長さLoffは、0.67μmである。

0120

以上の工程により、試料のトランジスタを作製した。

0121

続いて、作製したトランジスタのリーク電流の測定結果について説明する。

0122

測定条件は、Dry雰囲気暗状態でVgs=−4V、Vds=1Vで85℃および1
25℃の2条件で行った。

0123

図25に示すように85℃、125℃において、時間が経過してもそれぞれ1×10−
21A/μm以下、1×10−19A/μm以下と低いオフ電流を示している。

0124

上より、多層膜を用いたトランジスタのオフ電流は極めて低いことが確認された。

0125

このように、多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタを用いる
ことで、オフ電流が極めて低いトランジスタを実現することができる。また、該トランジ
スタを用いるレジスタにおいては、メモリ回路の電荷保持特性を向上させることができる

0126

次いで、レジスタ200の動作の一例について、説明する。

0127

Activeモードから低消費電力モードに移行するには、メモリ回路201からメモリ
回路202へデータを退避する。データの退避を行う前に、メモリ回路202をリセット
するため、トランスミッションゲート206をオフ、トランジスタ207をオン、トラン
ジスタ203をオンにして、ノードFNに電位V1を与える。これにより、ノードFNの
電位は初期状態に設定される。

0128

次いで、メモリ回路201からメモリ回路202へのデータの退避を行う。トランスミッ
ションゲート206をオン、トランジスタ207をオフ、トランジスタ203をオンにす
ることで、メモリ回路201で保持されている電荷量を反映した電位が、ノードFNに与
えられる。つまり、メモリ回路201のデータがメモリ回路202に書き込まれたことに
なる。データの書込み後は、トランジスタ203をオフとすることで、ノードFNの電位
が保持される。上記動作により、メモリ回路201のデータがメモリ回路202に保持さ
れる。

0129

そして、レジスタ200への電源供給が遮断される。電源遮断処理として、パワーゲート
ユニット130の制御によりVDDが与えられるノードにVSSが与えられる。トランジ
スタ203はオフ電流が極めて小さいため、レジスタ200にVDDが供給されていない
状態でも、容量素子205またはトランジスタ204のゲート容量に保持された電荷が長
期間保持することが可能である。よって、メモリ回路202は、電源供給が遮断されてい
る期間もデータを保持することが可能である。

0130

低消費電力モードからActiveモードへ復帰するには、まずレジスタ200へVDD
の供給が再開される。そして、メモリ回路201を初期状態にリセットする。これは、メ
モリ回路201の電荷を保持しているノードの電位をVSSにすることで行われる。

0131

次いで、メモリ回路202で保持されているデータをメモリ回路201に書き込む。トラ
ンジスタ204がオンになると、電位V1がメモリ回路201に与えられる。そして、メ
モリ回路201では、電位V1が与えられることで、データの保持されるノードに電位V
DDが与えられる。トランジスタ204がオフである場合、メモリ回路201では、デー
タの保持されるノードの電位は初期状態電位のままである。上記動作により、メモリ回路
202のデータが、メモリ回路201に記憶される。

0132

レジスタ200により、低消費電力モードにて電源供給が停止されるマイクロコントロー
ラ100のレジスタを構成することで、マイクロコントローラ100で処理実行中にデー
タの退避を短時間で行うことができる。さらに、電源供給を再開後、短時間で電源遮断前
の状態に復帰することが可能になる。よって、マイクロコントローラ100において、6
0秒のように長い期間であっても、ミリ秒程度の短い期間であっても、電源供給の停止さ
せることができる。そのため、低消費電力なマイクロコントローラを提供することができ
る。

0133

レジスタ200では、メモリ回路202において、ノードFNに保持された電位に従って
、トランジスタ204の動作状態(オンまたはオフ)が選択され、その動作状態によって
、0又は1のデータが読み出される。そのため、電源遮断期間にノードFNで保持されて
いる電荷量が多少変動していても、元のデータを正確に読み出すことが可能である。

0134

また、メモリ回路202において、ノードFNには、メモリ回路201に保持されている
電荷量に対応してVDDまたはVSSが与えられる。そして、トランジスタ204のゲー
ト電圧閾値電圧に等しくなるときのノードFNの電位を電位V0とすると、電位V0は
VDDとVSSの間の値をとり、トランジスタ204の動作状態は、ノードFNが電位V
0になったときを境に切り替わることとなる。しかし、電位V0が、VDDとVSSの中
央値と等しいとは限らない。例えば、VDDと電位V0の電位差の方が、電位V0とVS
Sの電位差よりも大きい場合、VDDが保持されているノードFNにVSSを与えるとき
の方が、VSSが保持されているノードFNにVDDを与えるときの方よりも、ノードF
Nが電位V0に達するまでの時間を長く要する。そのため、トランジスタ204の動作状
態の切り替わりが遅くなってしまう。

0135

そこで、レジスタ200では、メモリ回路201のデータをメモリ回路202に書き込む
前に、電位V1をノードFNに与えることで、ノードFNの電位を初期状態に設定するこ
とができる。このような動作により、電位V0が、VDDとVSSの中央値より小さい場
合でも、電位VSSと等しい電位V1をノードFNに予め与えておくことで、ノードFN
に電位VSSを与えるのに要する時間を短くできる。その結果、メモリ回路202へのデ
ータの書き込みを高速に行うことができる。

0136

また、オフ電流の著しく小さいトランジスタ203を備えたレジスタ200は、MRAM
等の不揮発性メモリと比較し、データの退避動作、及び復帰動作による消費電力(オーバ
ヘッド)を抑えることができる。比較例として、磁気抵抗メモリ(MRAM:Magn
etoresistive Random Access Memory)を挙げる。一
般にMRAMでは書込みに要する電流が50μA〜500μAと言われている。他方、レ
ジスタ200では、容量素子への電荷の供給によりデータの退避を行っているので、デー
タの書き込みに要する電流はMRAMの1/100程度にすることが可能である。よって
、レジスタ200では、オーバーヘッドと電源の遮断により削減される電力とが等しくな
る電源の遮断時間、すなわち損益分岐時間(BET:Break Even Time)
を、MRAMでレジスタを構成する場合より短くすることができる。つまり、レジスタ2
00をマイクロコントローラ100のレジスタに適用することで、動作モード変更時のレ
ジスタのデータ退避による消費電力を抑えることができる。

0137

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0138

(実施の形態3)
図7を用いて、RAM112のメモリセル構造を説明する。図7は、RAM112のメモ
セル400の回路図である。メモリセル400は、3つのトランジスタ401−403
及び容量素子404を有する。メモリセル400はビット線BLワード線RWL、及び
ワード線WWLに接続されている。ワード線RWLは読出し用のワード線であり、ワード
線WWLは書き込み用のワード線である。また、メモリセル400には電源供給線405
によりVSSが供給されている。なお、VSSが0Vより高い電位である場合は、電源供
給線405の電位を0Vとすることができる。

0139

ビット線BLは、RAM112の読出し回路及び書込み回路に接続されている。またワー
ド線RWL、WWLはロードライバに接続されている。

0140

メモリセル400を不揮発性のメモリ回路として機能させるには、トランジスタ401を
レジスタ200のトランジスタ203と同様に、オフ電流が著しく小さいトランジスタと
することが望ましい。それは、メモリセル400では、データとしてノードFN(トラン
ジスタ403のゲート)の電荷を保持しているためである。

0141

以下、読出し動作及び書き込み動作について説明する。メモリセル400にデータを書き
込むには、ワード線RWLの電位をローレベルにし、ワード線WWLの電位をハイレベル
にして、トランジスタ401のみをオン状態にする。ノードFNには、ビット線BLの電
位に応じた電荷が蓄積される。ワード線WWLを一定期間ハイレベルの電位に維持した後
、その電位をローレベルに戻すことで、書込み動作が完了する。

0142

読出し動作を行うには、まずビット線BLの電位をハイレベルにする(プリチャージ)。
そして、ワード線WWLの電位はローレベルにし、ワード線RWLの電位をハイレベルに
して、トランジスタ402をオンにする。トランジスタ403のソース−ドレイン間に、
ゲート(ノードFN)の電位に応じた電流が流れる。この電流量に応じてビット線BLの
電位が減少する。読出し回路では、このビット線BLの電位の変化量を検出し、メモリセ
ル400に保持されているデータが、0又は1であるかを判定する。

0143

本実施の形態のメモリセル400は、読出し動作、書込み動作共に、1つのトランジスタ
のオン/オフを制御すればよいため、不揮発性でありながら高速動作が可能なRAMを提
供することが可能である。

0144

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0145

(実施の形態4)
マイクロコントローラ100の各回路は、同一半導体基板上に作製することができる。図
8に、マイクロコントローラ100の一部の断面構造の一例を示す。なお、図8では、マ
イクロコントローラ100の回路を構成する主要な素子として、酸化物半導体層にチャ
ル形成領域を有するトランジスタ860と、シリコン基板にチャネル形成領域を有するp
チャネル型のトランジスタ861及びnチャネル型のトランジスタ862を図示している

0146

トランジスタ860は、RAM112のメモリセル(図7のトランジスタ401)、及び
レジスタ185−187(図6のトランジスタ203参照)に適用される。トランジスタ
861、862は他のトランジスタに適用される。

0147

図8に示すように、トランジスタ861及びトランジスタ862は半導体基板800上に
形成されている。半導体基板800は、例えば、n型またはp型の導電型を有する単結晶
シリコン基板、化合物半導体基板GaAs基板InP基板GaN基板SiC基板
ZnSe基板等)等を用いることができる。図8では、n型の導電性を有する単結晶シ
リコン基板を用いた場合を例示している。

0148

また、トランジスタ861、862は、素子分離用絶縁膜801により、電気的に分離さ
れている。素子分離用絶縁膜801の形成には、選択酸化法(LOCOS(Local
Oxidation of Silicon)法)またはトレンチ分離法等を用いること
ができる。なお、半導体基板800としてSOI型の半導体基板を用いてもよい。この場
合、素子分離は、半導体層をエッチングにより素子ごとに分割することで行えばよい。

0149

トランジスタ862が形成される領域には、p型の導電性を付与する不純物元素を選択的
に導入することにより、pウェル802が形成されている。

0150

トランジスタ861は、不純物領域803及び低濃度不純物領域804と、ゲート電極8
05と、半導体基板800とゲート電極805の間に設けられたゲート絶縁膜806とを
有する。ゲート電極805の周囲には、サイドウォール836が形成されている。

0151

トランジスタ862は不純物領域807、低濃度不純物領域808、ゲート電極809、
及びゲート絶縁膜806を有する。ゲート電極809の周囲にはサイドウォール835が
形成されている。

0152

トランジスタ861及びトランジスタ862上には、絶縁膜816が設けられている。絶
縁膜816には開口部が形成されており、上記開口部に、不純物領域803に接して配線
810及び配線811が形成され、不純物領域807に接して配線812及び配線813
が形成されている。

0153

そして、配線810は、絶縁膜816上に形成された配線817に接続されており、配線
811は、絶縁膜816上に形成された配線818に接続されており、配線812は、絶
縁膜816上に形成された配線819に接続されており、配線813は、絶縁膜816上
に形成された配線820に接続されている。

0154

配線817乃至配線820上には、絶縁膜821が形成されている。絶縁膜821には開
口部が形成されており、絶縁膜821上には、上記開口部において配線820に接続され
た配線822と、配線823とが形成されている。また、配線822及び配線823上に
は、絶縁膜824が形成されている。

0155

絶縁膜824上に、酸化物半導体層830を有するトランジスタ860が形成されている
。トランジスタ860は、酸化物半導体層830上にソース電極またはドレイン電極とし
て機能する導電膜832及び導電膜833、ゲート絶縁膜831、並びにゲート電極83
4を有する。導電膜832は、絶縁膜824に設けられた開口部において、配線822に
接続されている。

0156

配線823が、絶縁膜824を間に挟んで酸化物半導体層830と重なる位置に設けられ
ている。配線823は、トランジスタ860のバックゲートとしての機能を有する。配線
823は、必要に応じて設けられる。

0157

トランジスタ860は、絶縁膜844及び絶縁膜845に覆われている。絶縁膜844と
しては、絶縁膜845から放出された水素が酸化物半導体層830に侵入するのを防ぐ機
能を有する絶縁膜が好ましい。このような絶縁膜として窒化シリコン膜などがある。

0158

導電膜846が絶縁膜844上に設けられている。絶縁膜844、絶縁膜845、及びゲ
ート絶縁膜831に設けられた開口部において、導電膜846は導電膜832に接してい
る。

0159

酸化物半導体層830の厚さは、2nm以上40nm以下とすればよい。また、酸化物半
導体層830は、トランジスタ860のチャネル形成領域を構成するためi型(真性半導
体)又はi型に限りなく近いことが望ましい。電子供与体(ドナー)となる水分または水
素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、i型(真性
半導体)又はi型に限りなく近い。ここでは、このような酸化物半導体層を高純度化され
た酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたトラン
ジスタは、オフ電流が極めて小さく、信頼性が高い。

0160

オフ電流の小さいトランジスタを作製するため、酸化物半導体層830のキャリア密度は
、1×1017/cm3以下が好ましい。より好ましくは1×1016/cm3以下、1
×1015/cm3以下、1×1014/cm3以下、または1×1013/cm3以下
である。

0161

酸化物半導体層830を用いることでオフ状態のトランジスタ860のソース−ドレイン
電流を室温(25℃程度)にて1×10−18A以下とすることができる。室温(25℃
程度)におけるオフ状態のソース−ドレイン電流は、好ましくは1×10−21A以下で
あり、さらに好ましくは1×10−24A以下である。または85℃にて、この電流値
1×10−15A以下とすることができ、好ましくは1×10−18A以下にし、さらに
好ましくは1×10−21A以下にする。なお、トランジスタがオフ状態とは、nチャネ
ル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具
体的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上または3V以上小さけれ
ば、トランジスタはオフ状態である。

0162

酸化物半導体層を用いたトランジスタのオフ電流が極めて小さくなることは、種々の実験
により証明が可能である。例えば、チャネル幅が1×106μmでチャネル長が10μm
のトランジスタにおいて、ソース−ドレイン間電圧ドレイン電圧)が1Vから10Vの
範囲でのオフ電流が、半導体パラメータアナライザ測定限界以下、すなわち1×10−
13A以下であるという測定データが得られた。この場合、トランジスタのチャネル幅で
規格化したオフ電流は100zA/μm以下になる。

0163

別の実験として、容量素子にトランジスタを接続して、容量素子に注入または容量素子か
放電する電荷をトランジスタで制御する回路を用いて、オフ電流の測定を行う方法があ
る。この場合、容量素子の単位時間あたりの電荷量の推移からトランジスタのオフ電流を
測定する。その結果、ドレイン電圧が3Vの条件下でトランジスタのオフ電流が数十yA
/μmであることが確認された。従って、高純度化された酸化物半導体層でチャネル形成
領域を形成したトランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジス
タに比べて著しく小さくなる。

0164

酸化物半導体層830は、少なくともインジウム(In)又は亜鉛(Zn)を含むことが
好ましい。例えば、酸化物半導体として、酸化インジウム酸化亜鉛、In−Zn系酸化
物、In−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn系酸化物
等がある。

0165

また、酸化物半導体層830の結晶構造として、単結晶、多結晶ポリクリスタルともい
う。)、及び非晶質が代表的である。酸化物半導体層830としては、CAAC−OS(
C Axis Aligned Crystalline Oxide Semicon
ductor)膜が好ましい。

0166

CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜
は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。また、透過型電子
顕微鏡TEM:Transmission Electron Microscope
)によって観察すると明確な結晶部同士の境界、即ち結晶粒界グレインバウンダリー
もいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因
する電子移動度の低下が起こりにくいといえる。また、断面TEM観察および平面TEM
観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。なお、CAA
C−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大
きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5n
m未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただし、CAAC
−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場
合がある。例えば、平面TEM像において、2500nm2以上、5μm2以上または1
000μm2以上となる結晶領域が観察される場合がある。

0167

CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線クト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85
°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°
以上5°以下の範囲も含まれることとする。

0168

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C−OS膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

0169

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

0170

CAAC−OSを用いたトランジスタは、可視光紫外光照射による電気特性の変動が
小さくすることができるため、トランジスタの信頼性を向上させることができる。

0171

以下、CAAC−OS膜の成膜方法を説明する。例えば、成膜方法の一例として、多結晶
である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある。当該
スパッタリング用ターゲットにイオン衝突すると、スパッタリング用ターゲットに含ま
れる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット
状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、
結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができ
る。

0172

平板状のスパッタ粒子は、例えば、a−b面に平行な面の円相当径が3nm以上10nm
以下、厚さ(a−b面に垂直な方向の長さ)が0.7nm以上1nm未満である。なお、
平板状のスパッタ粒子は、a−b面に平行な面が正三角形または正六角形であってもよい
。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。

0173

また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。

0174

成膜時の基板温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こ
る。具体的には、基板温度を100℃以上740℃以下、好ましくは200℃以上500
℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタ粒子が基板
に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に
付着する。このとき、スパッタ粒子が正に帯電することで、スパッタ粒子同士が反発しな
がら基板に付着するため、スパッタ粒子が偏って不均一に重なることがなく、厚さの均一
なCAAC−OS膜を成膜することができる。

0175

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
80℃以下、好ましくは−100℃以下である成膜ガスを用いる。

0176

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。

0177

CAAC−OS膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、100℃
以上740℃以下、好ましくは200℃以上500℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、CAAC−
OS膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理
によりCAAC−OS膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気で
の加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、
CAAC−OS膜の結晶性をさらに高めることができる。なお、加熱処理は1000Pa
以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい。減圧下
では、CAAC−OS膜の不純物濃度をさらに短時間で低減することができる。

0178

スパッタリング用ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて
以下に示す。

0179

InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数で混合し、加圧処理後、
1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−
Zn−酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定
のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1
、8:4:3、3:1:1、1:1:1、1:3:2、1:6:4、4:2:3または3
:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するスパッタ
リング用ターゲットによって適宜変更すればよい。

0180

または、複数回、膜を堆積させる方法でCAAC−OS膜を形成することができる。この
ような方法の一例を以下に示す。

0181

まず、第1の酸化物半導体層を1nm以上10nm未満の厚さで成膜する。第1の酸化物
半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上5
00℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30体
積%以上、好ましくは100体積%として成膜する。

0182

次に、加熱処理を行い、第1の酸化物半導体層を結晶性の高い第1のCAAC−OS膜と
する。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650℃
以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第1の酸化物半導体層の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体層に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下または
1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体層の不純物濃度を
さらに短時間で低減することができる。

0183

第1の酸化物半導体層は、厚さが1nm以上10nm未満であることにより、厚さが10
nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

0184

次に、第1の酸化物半導体層と同じ組成の第2の酸化物半導体層を10nm以上50nm
以下の厚さで成膜する。第2の酸化物半導体層はスパッタリング法を用いて成膜する。具
体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450℃以下
とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成膜する

0185

次に、加熱処理を行い、第2の酸化物半導体層を第1のCAAC−OS膜から固相成長
せることで、結晶性の高い第2のCAAC−OS膜とする。加熱処理の温度は、350℃
以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸化
物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第2の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は10
00Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい
。減圧下では、第2の酸化物半導体層の不純物濃度をさらに短時間で低減することができ
る。

0186

上記実施の形態で開示された、酸化物半導体層はスパッタ法プラズマCVD(Chem
ical Vapor Deposition)法により形成することができるが、他の
方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD(M
etal Organic Chemical Vapor Deposition)法
やALD(Atomic Layer Deposition)法を使っても良い。

0187

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

0188

熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

0189

また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ高速バルブとも呼ぶ)を切り替えて2種類以
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
ガスと同時またはその後に不活性ガスアルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
リアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原
子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なFETを作製する場合に適している。

0190

MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された
素子を構成する金属膜半導体膜無機絶縁膜など様々な膜を形成することができ、例え
ば、InGaZnOX(X>0)膜を成膜する場合には、トリメチルインジウム、トリメ
チルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、(
CH3)3Inである。また、トリメチルガリウムの化学式は、(CH3)3Gaである
。また、ジエチル亜鉛の化学式は、(CH3)2Znである。また、これらの組み合わせ
に限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式(C2H5)3
Ga)を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛(化学式(C2H5)2
Zn)を用いることもできる。

0191

例えば、酸化ハフニウム膜を形成する場合には、溶媒ハフニウム前駆体化合物を含む液
体(ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム(T
DMAH))を気化させた原料ガスと、酸化剤としてオゾン(O3)の2種類のガスを用
いる。なお、テトラキスジメチルアミドハフニウムの化学式はHf[N(CH3)2]4
である。また、他の材料液としては、テトラキス(エチルメチルアミド)ハフニウムなど
がある。

0192

例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含
液体(TMAなど)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用
いる。なお、トリメチルアルミニウムの化学式はAl(CH3)3である。また、他の材
料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム
アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)な
どがある。

0193

例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着さ
せ、吸着物に含まれる塩素を除去し、酸化性ガス(O2、一酸化二窒素)のラジカルを供
給して吸着物と反応させる。

0194

例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガ
スとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6
ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代え
てSiH4ガスを用いてもよい。

0195

例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばInGaZnOX(X
>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入して
InO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO
層を形成し、更にその後Zn(CH3)2とO3ガスを同時に導入してZnO層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGa
O2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物
層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングしたH2
Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。また、In(C
H3)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Ga(CH3)
3ガスにかえて、Ga(C2H5)3ガスを用いても良い。また、In(CH3)3ガス
にかえて、In(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガスを用い
ても良い。

0196

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0197

(実施の形態5)
本実施の形態では、マイクロコントローラの他の構成例について説明する。

0198

図9は、マイクロコントローラ190のブロック図である。

0199

図1のマイクロコントローラ100と同様に、マイクロコントローラ190は、CPU1
10、バスブリッジ111、RAM112、メモリインターフェース113、コントロー
ラ120、割り込みコントローラ121、I/Oインターフェース(入出力インターフェ
ース)122、及びパワーゲートユニット130を有する。

0200

マイクロコントローラ190は、更に、水晶発振回路141、タイマー回路145、I/
Oインターフェース146、I/Oポート150、コンパレータ151、I/Oインター
フェース152、バスライン161、バスライン162、バスライン163、及びデータ
バスライン164を有する。更に、マイクロコントローラ190は、外部装置との接続部
として少なくとも接続端子170−176を有する。また、水晶振動子143を有する発
振子142が、接続端子172、及び接続端子173を介してマイクロコントローラ19
0に接続されている。

0201

マイクロコントローラ190の各ブロックは、図1のマイクロコントローラ100のブロ
ックと同様の機能を有する。表2に、マイクロコントローラ100及びマイクロコントロ
ーラ190の各回路の役割を示す。また、マイクロコントローラ190もマイクロコント
ローラ100と同様に、図3乃至図5に示すフローチャートに従って、動作モードが切り
替る。

0202

0203

マイクロコントローラ190では、マイクロコントローラ100との割り込み要求の信号
系統が一部異なっている。以下、その点を説明する。

0204

外部の割り込み信号入力用の端子である接続端子170には、外部の割り込み信号INT
1及び外部の割り込み信号NMI1が入力される。外部の割り込み信号NMI1はノンマ
スカブル割り込み信号である。

0205

接続端子170を介して入力された外部の割り込み信号NMI1は、コントローラ120
に入力される。コントローラ120に外部の割り込み信号NMI1が入力されると、コン
トローラ120は直ちにCPU110に内部の割り込み信号NMI2を出力し、CPU1
10に割り込み処理を実行させる。

0206

外部の割り込み信号INT1は、接続端子170を介して割り込みコントローラ121に
入力される。割り込みコントローラ121には、周辺回路(145、150、151)か
らの割り込み信号(T0IRQ、P0IRQ、C0IRQ)も、バス(161−164)
を経由せずに入力される。

0207

コントローラ120は、外部の割り込み信号INT1が入力されると、CPU110に内
部の割り込み信号INT2を出力し、CPU110に割り込み処理を実行させる。

0208

また、割り込み信号T0IRQが割り込みコントローラ121を介さず直接コントローラ
120に入力される場合がある。コントローラ120は、割り込み信号T0IRQが入力
されると、CPU110に内部の割り込み信号NMI2を出力し、CPU110に割り込
み処理を実行させる。

0209

マイクロコントローラ100と同様、マイクロコントローラ190のパワーゲートユニッ
ト130はコントローラ120により制御される。上述したように、コントローラ120
は、CPU110の要求によりパワーゲートユニット130が有するスイッチ回路の一部
または全部をオフ状態とする信号を出力する(電源供給の停止)。また、コントローラ1
20は、外部の割り込み信号NMI1、またはタイマー回路145からの割り込み信号T
0IRQをトリガーにして、パワーゲートユニット130が有するスイッチ回路132を
オン状態にする信号を出力する(電源供給の開始)。

0210

また、コントローラ120及びパワーゲートユニット130等を備えることにより、マイ
クロコントローラ190も、マイクロコントローラ100と同様に、3種類の動作モード
(Activeモード、Noff1モード及びNoff2モード)で、マイクロコントロ
ーラ190を動作させることができる。また、各動作モードでのアクティブな回路と非ア
クティブな回路は、マイクロコントローラ100と同じである(表1参照)。また、マイ
クロコントローラ190も、マイクロコントローラ100と同様、動作モードの切り替え
はコントローラ120の制御により行われる。コントローラ120は、図3乃至図5のフ
ローに従い動作モードを切り替える。

0211

また、マイクロコントローラ190でも、Noff1/Noff2モードから、Acti
veモードへの復帰を高速化するため、レジスタ185−187は、揮発性のデータ保持
部と、電源遮断時にデータを退避させるバックアップするための不揮発性のデータ保持部
を有する。さらに、マイクロコントローラ190では、コンパレータ151のレジスタ1
84を、レジスタ185−187と同様に、揮発性のデータ保持部と不揮発性のデータ保
持部を有する構造としている。

0212

なお、マイクロコントローラ100では、レジスタ184には不揮発性記憶部が設けられ
ていないが、マイクロコントローラ100においても、レジスタ184に、レジスタ18
5−187と同様に、不揮発性記憶部を設けることもできる。

0213

ActiveモードからNoff1/Noff2モードへ移行する際は、電源遮断に先立
って、レジスタ184−187の揮発性記憶部のデータが不揮発性記憶部に書き込まれ、
揮発性記憶部のデータが初期値にリセットされる。しかる後、レジスタ184−187へ
の電源が遮断される。

0214

Noff1/Noff2モードからActiveへ復帰するには、レジスタ184−18
7に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。
そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。

0215

従って、低消費電力モードでも、マイクロコントローラ190の処理に必要なデータがレ
ジスタ184−187で保持されているため、マイクロコントローラ190を低消費電力
モードからActiveモードへ直ちに復帰させることが可能になる。

0216

従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電
力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供すること
が可能である。

0217

従って、マイクロコントローラ190も、センシング装置やモニタリング装置などの間欠
的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ100及び
190は火災報知機、煙感知器、2次電池の管理装置等の制御装置に好適である。特に、
電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイ
クロコントローラ190も、マイクロコントローラ100と同様、動作期間の大半は、N
off1モードで動作しているため、Activeモードに復帰させるために必要な回路
のみが動作しているので、動作中の消費電力を抑えることができる。

0218

(実施の形態6)
図11図12図13、及び図14を用いて、トランジスタに用いることのできる酸化
物半導体層を含む多層膜の構造について図11を用いて説明する。

0219

図11に示す多層膜706は、酸化物層706aと、酸化物層706a上に設けられた
酸化物半導体層706bと、酸化物半導体層706b上に設けられた酸化物層706cと
、を有する。なお、以下では多層膜706が三層である場合について説明するが、多層膜
706が二層または四層以上であっても構わない。例えば、多層膜706は、酸化物層7
06aと、酸化物層706a上に設けられた酸化物半導体層706bと、を有する。また
は、多層膜706は、酸化物半導体層706bと、酸化物半導体層706b上に設けられ
た酸化物層706cと、を有する。

0220

ここで、多層膜706のバンド構造について、図12および図13を用いて説明する。

0221

なお、酸化物層706aとしてエネルギーギャップが3.15eVであるIn−Ga−
Zn酸化物を用い、酸化物半導体層706bとしてエネルギーギャップが2.8eVであ
るIn−Ga−Zn酸化物を用い、酸化物層706cとして酸化物層706aと同様の物
性を有する酸化物層を用いた。また、酸化物層706aと酸化物半導体層706bとの界
面近傍のエネルギーギャップを3eVとし、酸化物層706cと酸化物半導体層706b
との界面近傍のエネルギーギャップを3eVとした。エネルギーギャップは、分光リプ
メータ(HORIBA JOBIN YVON社UT−300)を用いて測定した。
また、酸化物層706aの厚さを10nm、酸化物半導体層706bの厚さを10nm、
酸化物層706cの厚さを10nmとした。

0222

図12(A)は、多層膜706を酸化物層706cからエッチングしつつ、各層の真空
準位と価電子帯上端エネルギー差を測定し、その値をプロットした図である。真空準位
と価電子帯上端のエネルギー差は、紫外線光電子分光分析UPS:Ultraviol
et Photoelectron Spectroscopy)装置(PHI社 Ve
rsaProbe)を用いて測定した。

0223

図12(B)は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャ
ップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図であ
る。

0224

図12(B)を模式的に示したバンド構造の一部が、図13(A)である。図13(A
)では、酸化物層706aおよび酸化物層706cと接して酸化シリコン膜を設けた場合
について説明する。ここで、EcI1は酸化シリコン膜の伝導帯下端のエネルギーを示し
、EcS1は酸化物層706aの伝導帯下端のエネルギーを示し、EcS2は酸化物半導
体層706bの伝導帯下端のエネルギーを示し、EcS3は酸化物層706cの伝導帯下
端のエネルギーを示し、EcI2は酸化シリコン膜の伝導帯下端のエネルギーを示す。

0225

図13(A)に示すように、酸化物層706a、酸化物半導体層706bおよび酸化物
層706cにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物層7
06a、酸化物半導体層706bおよび酸化物層706c間で、酸素が相互に拡散するた
めである。

0226

このように、主成分を共通として積層された酸化物半導体層の多層膜は、各層を単に積
層するのではなく連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に
変化するU字型井戸)が形成されるように作製する。すなわち、各層の界面に酸化物半導
体にとってトラップ中心再結合中心のような欠陥準位、あるいはキャリアの流れを阻害
するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層
された酸化物半導体層の層間に不純物が混在していると、エネルギーバンド連続性が失
われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

0227

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置(スパッタリング装置)を用いて各層を大気に触れさせることなく連続して積層するこ
とが好ましい。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水分等を可能な限り除去すべくクライオポンプのような吸着式真空排気ポンプ
を用いて高真空排気(1×10−4Pa〜5×10−7Pa程度まで)することが好まし
い。または、ターボ分子ポンプコールドトラップを組み合わせて排気系からチャンバー
内に炭素や水分などを含む気体が逆流しないようにしておくことが好ましい。

0228

高純度化された真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみ
ならずスパッタガスの高純度化も重要である。スパッタガスとして用いる酸素ガスやアル
ゴンガスは、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100℃
以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれること
を可能な限り防ぐことができる。

0229

なお、図13(A)では酸化物層706aおよび酸化物層706cが同様の物性を有す
る酸化物層である場合について示したが、酸化物層706aおよび酸化物層706cが異
なる物性を有する酸化物層であることが好ましい。例えば、EcS3よりもEcS1が高
いエネルギーを有することが好ましく、その場合、バンド構造の一部は、図13(B)の
ように示される。図13(B)に示すバンド構造において、例えば、EcI2をゲート絶
縁膜、EcI2より左側にゲート電極がある構造を仮定すると、図13(B)に示すよう
にEcS1>EcS3となる伝導帯下端のエネルギーを有する構造が好ましい。なぜなら
、ゲート電極側であるEcs3近傍のEcS2を電流が主に流れるためである。

0230

また、酸化シリコン膜を挟んで酸化物層706cとゲートを配置する場合、酸化シリコン
膜はゲート絶縁膜として機能し、酸化物半導体層706bに含まれるインジウムがゲート
絶縁膜に拡散することを酸化物層706cによって防ぐことができる。酸化物層706c
によってインジウムの拡散を防ぐためには、酸化物層706cは、酸化物半導体層706
bに含まれるインジウムの量よりも少なくすることが好ましい。

0231

図12および図13より、多層膜706の酸化物半導体層706bがウェル(井戸)と
なり、多層膜706を用いたトランジスタにおいて、チャネルが酸化物半導体層706b
に形成されることがわかる。なお、多層膜706は伝導帯下端のエネルギーが連続的に変
化しているため、U字型井戸(U Shape Well)とも呼べる。

0232

なお、図14に示すように、酸化物層706aおよび酸化物層706cと、酸化シリコ
ン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得
る。酸化物層706aおよび酸化物層706cがあることにより、酸化物半導体層706
bと当該トラップ準位とを遠ざけることができる。ただし、EcS1またはEcS3と、
EcS2とのエネルギー差が小さい場合、酸化物半導体層706bの電子が該エネルギー
差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、
マイナス固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしま
う。

0233

従って、EcS1およびEcS3と、EcS2とのエネルギー差を、それぞれ0.1e
V以上、好ましくは0.15eV以上とすると、トランジスタのしきい値電圧の変動が低
減され、安定した電気特性となるため、好ましい。

0234

次に、高い結晶性を有する酸化物半導体層706bの作製方法について、説明する。

0235

高い配向性を有する多結晶酸化物半導体を含むターゲットを用いたスパッタ法により、c
軸が揃った結晶を作製することができる。堆積して得られる酸化物半導体層は厚さが均一
となり、結晶の配向の揃った酸化物半導体層となる。そして、酸化物半導体層706bは
、CAAC−OS膜となる。

0236

多層膜706中の局在準位を低減することで、多層膜706を用いたトランジスタに安定
した電気特性を付与することができる。多層膜706の局在準位については、一定光電流
測定法CPM:Constant Photocurrent Method)によっ
て評価することができる。

0237

なお、トランジスタに安定した電気特性を付与するためには、多層膜706中のCPM測
定で得られる局在準位による吸収係数は、1×10−3cm−1未満、好ましくは3×1
0−4cm−1未満とすればよい。

0238

次に、結晶性の高い酸化物半導体層706bを成膜するための成膜装置について、図1
5、図16、及び図17を用いて説明する。また、該成膜装置を用いた酸化物半導体層の
成膜方法について説明する。

0239

まずは、成膜時に膜中に不純物の入り込みが少ない成膜装置の構成について図15を用
いて説明する。

0240

図15(A)は、マルチチャンバーの成膜装置の上面図を模式的に示している。該成膜
装置は、基板を収容するカセットポート74を3つ有する大気側基板供給室71と、ロー
ロック室72aおよびアンロードロック室72bと、搬送室73と、搬送室73aと、
搬送室73bと、基板加熱室75と、成膜室70aと、成膜室70bと、を有する。大気
側基板供給室71は、ロードロック室72aおよびアンロードロック室72bと接続する
。ロードロック室72aおよびアンロードロック室72bは、搬送室73a及び搬送室7
3bを介して搬送室73と接続する。基板加熱室75、成膜室70a、および成膜室70
bは、搬送室73とのみ接続する。

0241

なお、各室の接続部にはゲートバルブ(図中斜線ハッチング)が設けられており、大
気側基板供給室71を除き各室を独立して真空状態に保持することができる。また、大気
側基板供給室71および搬送室73は、一以上の基板搬送ロボット76を有し、ガラス
板を搬送することができる。ここで、基板加熱室75は、プラズマ処理室を兼ねると好ま
しい。枚葉式マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露すること
なく搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理
どの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アン
ロードロック室および基板加熱室の数は、上述の数に限定されるわけではなく、設置スペ
ースやプロセスに併せて適宜決めればよい。

0242

図15(B)は、図15(A)と構成の異なるマルチチャンバーの成膜装置である。該
成膜装置は、カセットポート84を有する大気側基板供給室81と、ロード/アンロード
ロック室82と、搬送室83と、基板加熱室85と、成膜室80aと、成膜室80bと、
成膜室80cと、成膜室80dと、を有する。ロード/アンロードロック室82、基板加
熱室85、成膜室80a、成膜室80b、成膜室80cおよび成膜室80dは、搬送室8
3を介してそれぞれ接続される。

0243

なお、各室の接続部にはゲートバルブ(図中斜線のハッチング)が設けられており、大
気側基板供給室81を除き各室を独立して真空状態に保持することができる。また、大気
側基板供給室81および搬送室83は一以上の基板搬送ロボット86を有し、ガラス基板
を搬送することができる。

0244

ここで、図16を用いて図15(B)に示す成膜室(スパッタリング室)の詳細につい
て説明する。図16(A)に示す成膜室80bは、ターゲット87と、防着板88と、基
ステージ90と、を有する。なお、ここでは基板ステージ90には、ガラス基板89が
設置されている。基板ステージ90は、図示しないが、ガラス基板89を保持する基板保
持機構や、ガラス基板89を裏面から加熱する裏面ヒーター等を備えていても良い。また
、防着板88は、ターゲット87からスパッタリングされる粒子が不要な領域に推積する
ことを抑制できる。

0245

また、図16(A)に示す成膜室80bは、ゲートバルブを介して、搬送室83と接続
しており、搬送室83はゲートバルブを介してロード/アンロードロック室82と接続さ
れている。搬送室83には、基板搬送ロボット86が設けられており、成膜室80bとロ
ード/アンロードロック室82とのガラス基板の受け渡しを行うことができる。また、ロ
ード/アンロードロック室82は、一つの真空チャンバー内で上下に分かれており、いず
れか一方をロード室として用い、他方をアンロード室として用いることができる。このよ
うな構造とすることで、スパッタリング装置の設置面積縮小することができるので、好
適である。

0246

また、図16(A)に示す成膜室80bは、マスフローコントローラ97を介して精製
機94と接続される。なお、精製機94およびマスフローコントローラ97は、ガス種
数だけ設けられるが、簡単のため一つのみを示す。成膜室80bなどに導入されるガスは
、露点が−80℃以下、好ましくは−100℃以下であるガスを用いる。露点の低い酸素
ガス、希ガス(アルゴンガスなど)などを用いることで、成膜時に混入する水分を低減す
ることができる。

0247

また、図16(A)に示す成膜室80bは、バルブを介してクライオポンプ95aと接
続され、搬送室83は、バルブを介してクライオポンプ95bと接続され、ロード/アン
ロードロック室82は、バルブを介して真空ポンプ96と接続される。なお、ロード/ア
ンロードロック室82は、ロードロック室、アンロードロック室をそれぞれ独立して真空
ポンプと接続してもよい。また、成膜室80bおよび搬送室83は、それぞれバルブを介
して真空ポンプ96と接続される。

0248

なお、真空ポンプ96は、例えば、ドライポンプおよびメカニカルブースターポンプ
直列に接続されたものとすればよい。このような構成とすることで、成膜室80bおよび
搬送室83は、大気圧から低真空(0.1Pa〜10Pa程度)までは真空ポンプ96を
用いて排気され、バルブを切り替えて低真空から高真空(1×10−4Pa〜1×10−
7Pa)まではクライオポンプ95aまたはクライオポンプ95bを用いて排気される。

0249

次に、図16(B)を用いて、図15(B)に示す成膜室の一例について、図16(A
)と異なる態様について説明する。

0250

図16(B)に示す成膜室80bはゲートバルブを介して、搬送室83と接続しており
、搬送室83はゲートバルブを介してロード/アンロードロック室82と接続されている

0251

図16(B)に示す成膜室80bは、ガス加熱機構98を介してマスフローコントロー
ラ97と接続され、ガス加熱機構98はマスフローコントローラ97を介して精製機94
と接続される。ガス加熱機構98により、成膜室80bに導入されるガスを40℃以上4
00℃以下、好ましくは50℃以上200℃以下に加熱することができる。なお、ガス加
機構98、精製機94およびマスフローコントローラ97は、ガス種の数だけ設けられ
るが、簡単のため一つのみを示す。

0252

図16(B)に示す成膜室80bは、バルブを介してターボ分子ポンプ95cおよび真
空ポンプ96bと接続される。なお、ターボ分子ポンプ95cは、補助ポンプとしてバル
ブを介して真空ポンプ96aが設けられる。真空ポンプ96aおよび真空ポンプ96bは
真空ポンプ96と同様の構成とすればよい。

0253

また、図16(B)に示す成膜室80bは、クライオトラップ99が設けられる。

0254

ターボ分子ポンプ95cは大きいサイズの分子(または原子)を安定して排気し、かつ
メンテナンス頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが
知られる。そこで、水などの比較的融点の高い分子(または原子)に対する排気能力が高
い、クライオトラップ99が成膜室80bに接続された構成としている。クライオトラッ
プ99の冷凍機の温度は100K以下、好ましくは80K以下とする。また、クライオト
ラップ99が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気す
ることが可能となるため好ましい。例えば、1段目の冷凍機の温度を100K以下とし、
2段目の冷凍機の温度を20K以下とすればよい。

0255

また、図16(B)に示す搬送室83は、真空ポンプ96b、クライオポンプ95dお
よびクライオポンプ95eとそれぞれバルブを介して接続される。クライオポンプが1台
の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポ
ンプを2台以上並列に接続することで、1台がリジェネ中であっても残りのクライオポン
プを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオ
ポンプ内にため込まれた分子(または原子)を放出する処理をいう。クライオポンプは、
分子(または原子)をため込みすぎると排気能力が低下してくるため、定期的にリジェネ
が行われる。

0256

また、図16(B)に示すロード/アンロードロック室82は、クライオポンプ95f
および真空ポンプ96cとそれぞれバルブを介して接続される。なお、真空ポンプ96c
は真空ポンプ96と同様の構成とすればよい。

0257

次に、図17を用いて図15(B)に示す基板加熱室85の詳細について説明する。

0258

図17に示す基板加熱室85は、ゲートバルブを介して、搬送室83と接続している。
なお、搬送室83はゲートバルブを介してロード/アンロードロック室82と接続されて
いる。なお、ロード/アンロードロック室82の排気は、図16(A)または図16(B
)と同様の構成とすることができる。

0259

図17に示す基板加熱室85は、マスフローコントローラ97を介して精製機94と接
続される。なお、精製機94およびマスフローコントローラ97は、ガス種の数だけ設け
られるが、簡単のため一つのみを示す。また、基板加熱室85は、バルブを介して真空ポ
ンプ96bと接続される。

0260

また、基板加熱室85は、基板ステージ92を有する。基板ステージ92は、少なくと
も一枚の基板が設置できればよく、複数の基板を設置可能な基板ステージとしても良い。
また、基板加熱室85は、加熱機構93を有する。加熱機構93としては、例えば、抵抗
発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体
からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、GRT
(Gas Rapid Thermal Anneal)、LRTA(Lamp Rap
id Thermal Anneal)などのRTA(Rapid Thermal A
nneal)を用いることができる。LRTAは、ハロゲンランプメタルハライドラン
プ、キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水銀ラ
ンプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する。GRTA
は、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。

0261

なお、成膜室80bおよび基板加熱室85の背圧は、1×10−4Pa以下、好ましく
は3×10−5Pa以下、さらに好ましくは1×10−5Pa以下である。

0262

また、成膜室80bおよび基板加熱室85は、質量電荷比(m/z)が18である気体
分子(原子)の分圧が3×10−5Pa以下、好ましくは1×10−5Pa以下、さらに
好ましくは3×10−6Pa以下である。

0263

また、成膜室80bおよび基板加熱室85は、m/zが28である気体分子(原子)の
分圧が3×10−5Pa以下、好ましくは1×10−5Pa以下、さらに好ましくは3×
10−6Pa以下である。

0264

また、成膜室80bおよび基板加熱室85は、m/zが44である気体分子(原子)の
分圧が3×10−5Pa以下、好ましくは1×10−5Pa以下、さらに好ましくは3×
10−6Pa以下である。

0265

なお、成膜室80bおよび基板加熱室85は、リークレートが3×10−6Pa・m3
/s以下、好ましくは1×10−6Pa・m3/s以下である。

0266

また、成膜室80bおよび基板加熱室85は、m/zが18である気体分子(原子)の
リークレートが1×10−7Pa・m3/s以下、好ましくは3×10−8Pa・m3/
s以下である。

0267

また、成膜室80bおよび基板加熱室85は、m/zが28である気体分子(原子)の
リークレートが1×10−5Pa・m3/s以下、好ましくは1×10−6Pa・m3/
s以下である。

0268

また、成膜室80bおよび基板加熱室85は、m/zが44である気体分子(原子)の
リークレートが3×10−6Pa・m3/s以下、好ましくは1×10−6Pa・m3/
s以下である。

0269

なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができ
る。例えば、株式会社アルバック四重極形質量分析計(Q−massともいう。)Qu
leeCGM−051を用いればよい。なお、リークレートに関しては、前述の質量分
析計を用いて測定した全圧および分圧から導出すればよい。

0270

リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴や
シール不良などによって真空系外から気体が流入することである。内部リークは、真空系
内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレー
トを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必
要がある。

0271

例えば、成膜室の開閉部分メタルガスケットでシールするとよい。メタルガスケット
は、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると
好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リークを低減できる。
また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態
用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部
リークを低減することができる。

0272

成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム
、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、
クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケ
ルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積
小さくするために部材の表面凹凸研磨などによって低減しておくと、放出ガスを低減で
きる。

0273

または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆
してもよい。

0274

成膜装置の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成さ
れる覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アル
ミニウム、酸化クロムなどで薄く被覆するとよい。

0275

なお、成膜ガスを導入する直前に精製機を設ける場合、精製機から成膜室までの配管
長さを10m以下、好ましくは5m以下、さらに好ましくは1m以下とする。配管の長さ
を10m以下、5m以下または1m以下とすることで、配管からの放出ガスの影響を長さ
に応じて低減できる。

0276

さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が
被覆された金属配管を用いるとよい。前述の配管は、例えばSUS316L−EP配管と
比べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の入り込みを低減できる
。また、配管の継手には、高性能超小型メタルガスケット継手(UPG継手)を用いると
よい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出
ガスおよび外部リークの影響を低減できて好ましい。

0277

成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しない
が、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度
相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限
り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために
、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度
大きくすることができる。ベーキングは100℃以上450℃以下で行えばよい。このと
き、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離し
にくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスを
ベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることがで
きる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によって
は不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物半導体層を成膜す
る場合は、主成分である酸素を用いた方が好ましい場合もある。

0278

または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の
圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガ
スの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を
低減することができる。なお、この処理は2回以上30回以下、好ましくは5回以上15
回以下の範囲で繰り返し行うと効果的である。具体的には、温度が40℃以上400℃以
下、好ましくは50℃以上500℃以下である不活性ガスまたは酸素などを導入すること
で成膜室内の圧力を0.1Pa以上10kPa以下、好ましくは1Pa以上1kPa以下
、さらに好ましくは5Pa以上100Pa以下とし、圧力を保つ期間を1分以上300分
以下、好ましくは5分以上120分以下とすればよい。その後、成膜室を5分以上300
分以下、好ましくは10分以上120分以下の期間排気する。

0279

また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミ
ー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー
基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜
中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成
膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミ
ー成膜はベーキングと同時に行ってもよい。

0280

以上の成膜装置を用いて、酸化物半導体層を成膜することで、酸化物半導体層への不純
物の入り込みを抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体層に接す
る膜を成膜することで、酸化物半導体層に接する膜から酸化物半導体層へ不純物の入り込
みを抑制できる。

0281

次に、上述した成膜装置を用いたCAAC−OSの成膜方法について説明する。

0282

ターゲットは、表面温度が100℃以下、好ましくは50℃以下、さらに好ましくは室温
程度(代表的には20℃または25℃)とする。大面積の基板に対応するスパッタリング
装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさの
ターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなる
べく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてし
まう。こうした僅かな隙間から、ターゲットの表面温度が高まることでZnなどが揮発し
、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレート接着
用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。従
って、ターゲットは、十分に冷却されていることが好ましい。

0283

具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属(具
体的にはCu)を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量
冷却水を流すことで、効率的にターゲットを冷却できる。ここで、十分な量の冷却水は
、ターゲットの大きさにもよるが、例えば直径が300mmである正円形のターゲットの
場合、3L/min以上、5L/min以上または10L/min以上とすればよい。

0284

CAAC−OSは、基板加熱温度を100℃以上600℃以下、好ましくは150℃以上
550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成膜
する。CAAC−OSの厚さは、1nm以上40nm以下、好ましくは3nm以上20n
m以下とする。成膜時の加熱温度が高いほど、得られるCAAC−OSの不純物濃度は低
くなる。また、被成膜面でスパッタリング粒子のマイグレーションが起こりやすくなるた
め、原子配列が整い、高密度化され、結晶性の高いCAAC−OSが成膜されやすくなる
。さらに、酸素ガス雰囲気で成膜することで、プラズマダメージが軽減され、また希ガス
などの余分な原子が含まれないため、結晶性の高いCAAC−OSが成膜されやすくなる
。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は3
0体積%以上、好ましくは50体積%以上、より好ましくは80体積%以上、さらに好ま
しくは100体積%とする。

0285

なお、ターゲットがZnを含む場合、酸素ガス雰囲気で成膜することにより、プラズマダ
メージが軽減され、Znの揮発が起こりにくいCAAC−OSを得ることができる。

0286

CAAC−OSは、成膜圧力を0.8Pa以下、好ましくは0.4Pa以下とし、ターゲ
ットと基板との距離を40mm以下、好ましくは25mm以下として成膜する。このよう
な条件でCAAC−OSを成膜することで、スパッタリング粒子と、別のスパッタリング
粒子、ガス分子またはイオンとが衝突する頻度を下げることができる。即ち、成膜圧力に
応じてターゲットと基板との距離をスパッタリング粒子、ガス分子またはイオンの平均自
行程よりも小さくすることで膜中に取り込まれる不純物濃度を低減できる。

0287

例えば、圧力を0.4Pa、温度を25℃(絶対温度を298K)における平均自由行程
は、水素分子(H2)が48.7mm、ヘリウム原子(He)が57.9mm、水分子
H2O)が31.3mm、メタン分子(CH4)が13.2mm、ネオン原子(Ne)が
42.3mm、窒素分子(N2)が23.2mm、一酸化炭素分子(CO)が16.0m
m、酸素分子(O2)が26.4mm、アルゴン原子(Ar)が28.3mm、二酸化炭
素分子(CO2)が10.9mm、クリプトン原子(Kr)が13.4mm、キセノン
子(Xe)が9.6mmである。なお、圧力が2倍になれば平均自由行程は2分の1にな
り、絶対温度が2倍になれば平均自由行程は2倍になる。

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