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技術 増幅回路

出願人 ザインエレクトロニクス株式会社
発明者 源代裕治
出願日 2017年11月10日 (4年0ヶ月経過) 出願番号 2017-217121
公開日 2019年6月6日 (2年5ヶ月経過) 公開番号 2019-087971
状態 特許登録済
技術分野 増幅器一般 増幅器の制御の細部、利得制御
主要キーワード 二次関数式 一次関数式 等比数列 数式処理 カスコード構成 高線形性 ファクシミリ送受信機 入力電圧信号
関連する未来課題
重要な関連分野

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図面 (18)

課題

入力レンジ高線形性低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供する。

解決手段

増幅回路1Bは、VI変換器10B、第1IV変換器11、第2IV変換器12および電流調整部13を備える。VI変換器10Bは、第1抵抗回路2およびMOSトランジスタM1〜M12を含む。MOSトランジスタM7,M11は、MOSトランジスタM1,M5のレプリカであって、MOSトランジスタM5が流す電流量のp倍の電流量を流す。MOSトランジスタM3,M9は、ミラー比1:pのカレントミラー回路を構成している。MOSトランジスタM8,M12は、MOSトランジスタM2,M6のレプリカであって、MOSトランジスタM6が流す電流量のq倍の電流量を流す。MOSトランジスタM4,M10は、ミラー比1:qのカレントミラー回路を構成している。

概要

背景

スキャナーファクシミリ送受信機および複写機などの画像取得装置において、一方向に受光素子が配列されたリニアセンサを当該配列方向に垂直な方向に移動させることで、2次元画像を取得する。また、画像取得装置において、リニアセンサからの出力信号増幅回路等により所定の処理が為される。ここで用いられる増幅回路は、入力レンジが広いこと、ノイズが低いこと、入力インピーダンスが高いこと、等が要求される。

増幅回路には様々な構成がある。そのうちでも最も基本的なものが反転増幅回路である。反転増幅回路は、演算増幅器と、電圧信号が入力される入力端と演算増幅器の反転入力端子との間に設けられた第1抵抗器と、演算増幅器の反転入力端子と出力端子との間に設けられた第2抵抗器と、を備える。反転増幅回路は入力レンジが広い点で好ましい。しかし、反転増幅器の入力インピーダンスは第1抵抗器の抵抗値となり、この抵抗値が100kΩを越える場合には反転増幅回路の帯域の点で問題があるので、入力インピーダンスを高くするには限界がある。反転増幅回路はノイズ低減の点でも限界がある。また、rail-to-rail入力を用いる増幅回路(例えば非特許文献1のFig.4.4.2を参照)も、入力レンジが広い点で好ましいものの、ノイズ低減の点で限界がある。他にも様々な構成の増幅回路が知られている(例えば非特許文献2のFig.1および非特許文献3のFig.4を参照)。

また、増幅回路は、用途により性能要求が異なるものの、多くの用途において入力レンジ全体に亘って線形性が優れていることが要求される。非特許文献4,5に、線形性を向上させることを意図した増幅回路の構成が記載されている。非特許文献4に記載された増幅回路では、利得を決める抵抗器に非線形性を持たせることにより、入力差動対を構成するトランジスタの非線形性を打ち消して、線形性の向上を図る。非特許文献5に記載された増幅回路では、各々非線形性を有する複数の入力差動対を設けることで、これら複数の入力差動対の全体として非線形性を低減して、線形性の向上を図る。しかし、非特許文献4,5に記載された増幅回路は、入力レンジ全体に亘って線形性の向上を図るものの、用途によっては入力レンジの広さが十分でない場合がある。

概要

広入力レンジ、高線形性低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供する。増幅回路1Bは、VI変換器10B、第1IV変換器11、第2IV変換器12および電流調整部13を備える。VI変換器10Bは、第1抵抗回路2およびMOSトランジスタM1〜M12を含む。MOSトランジスタM7,M11は、MOSトランジスタM1,M5のレプリカであって、MOSトランジスタM5が流す電流量のp倍の電流量を流す。MOSトランジスタM3,M9は、ミラー比1:pのカレントミラー回路を構成している。MOSトランジスタM8,M12は、MOSトランジスタM2,M6のレプリカであって、MOSトランジスタM6が流す電流量のq倍の電流量を流す。MOSトランジスタM4,M10は、ミラー比1:qのカレントミラー回路を構成している。

目的

本発明は、上記問題点を解消する為になされたものであり、広入力レンジ、高線形性、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

VI変換器、第1IV変換器および第2IV変換器を備え、前記VI変換器は、ノードN1とノードN2との間に設けられた第1抵抗回路と、ゲートと、前記ノードN1に接続されたソースと、ノードN3に接続されたドレインと、を有する第1導電型MOSトランジスタM1と、ゲートと、前記ノードN2に接続されたソースと、ノードN4に接続されたドレインと、を有する第1導電型のMOSトランジスタM2と、ノードN7に接続されたゲートと、ソースと、前記ノードN3に接続されたドレインと、を有する第2導電型のMOSトランジスタM3と、ノードN8に接続されたゲートと、ソースと、前記ノードN4に接続されたドレインと、を有する第2導電型のMOSトランジスタM4と、ゲートと、ソースと、前記ノードN1に接続されたドレインと、を有する第1導電型のMOSトランジスタM5と、ゲートと、ソースと、前記ノードN2に接続されたドレインと、を有する第1導電型のMOSトランジスタM6と、ゲートと、ノードN5に接続されたソースと、前記ノードN7に接続されたドレインと、を有する第1導電型のMOSトランジスタM7と、ゲートと、ノードN6に接続されたソースと、前記ノードN8に接続されたドレインと、を有する第1導電型のMOSトランジスタM8と、前記ノードN7に接続されたゲートと、ソースと、前記ノードN7に接続されたドレインと、を有する第2導電型のMOSトランジスタM9と、前記ノードN8に接続されたゲートと、ソースと、前記ノードN8に接続されたドレインと、を有する第2導電型のMOSトランジスタM10と、ゲートと、ソースと、前記ノードN5に接続されたドレインと、を有する第1導電型のMOSトランジスタM11と、ゲートと、ソースと、前記ノードN6に接続されたドレインと、を有する第1導電型のMOSトランジスタM12と、を含み、前記MOSトランジスタM1,M7それぞれのゲートが第1入力端に接続され、前記MOSトランジスタM2,M8それぞれのゲートが第2入力端に接続され、前記MOSトランジスタM5,M6,M11,M12それぞれのソースが第1基準電位入力端に接続され、前記MOSトランジスタM3,M4,M9,M10それぞれのソースが第2基準電位入力端に接続され、前記MOSトランジスタM5,M6,M11,M12それぞれが定電流源であり、前記MOSトランジスタM7,M11が、前記MOSトランジスタM1,M5のレプリカであって、前記MOSトランジスタM5が流す電流量のp倍の電流量を流し、前記MOSトランジスタM3,M9がミラー比1:pのカレントミラー回路を構成し、前記MOSトランジスタM8,M12が、前記MOSトランジスタM2,M6のレプリカであって、前記MOSトランジスタM6が流す電流量のq倍の電流量を流し、前記MOSトランジスタM4,M10がミラー比1:qのカレントミラー回路を構成し、前記第1IV変換器は、前記ノードN3に接続され、入力される第1電流信号を第1電圧信号に変換して該第1電圧信号を出力し、前記第2IV変換器は、前記ノードN4に接続され、入力される第2電流信号を第2電圧信号に変換して該第2電圧信号を出力する、増幅回路

請求項2

VI変換器、第1IV変換器および第2IV変換器を備え、前記VI変換器は、ノードN1とノードN2との間に設けられた第1抵抗回路と、ゲートと、前記ノードN1に接続されたソースと、ノードN3に接続されたドレインと、を有する第1導電型のMOSトランジスタM1と、ゲートと、前記ノードN2に接続されたソースと、ノードN4に接続されたドレインと、を有する第1導電型のMOSトランジスタM2と、ノードN7に接続されたゲートと、ソースと、前記ノードN3に接続されたドレインと、を有する第2導電型のMOSトランジスタM3と、ゲートと、ソースと、前記ノードN4に接続されたドレインと、を有する第2導電型のMOSトランジスタM4と、ゲートと、ソースと、前記ノードN1に接続されたドレインと、を有する第1導電型のMOSトランジスタM5と、ゲートと、ソースと、前記ノードN2に接続されたドレインと、を有する第1導電型のMOSトランジスタM6と、ゲートと、ノードN5に接続されたソースと、前記ノードN7に接続されたドレインと、を有する第1導電型のMOSトランジスタM7と、前記ノードN7に接続されたゲートと、ソースと、前記ノードN7に接続されたドレインと、を有する第2導電型のMOSトランジスタM9と、ゲートと、ソースと、前記ノードN5に接続されたドレインと、を有する第1導電型のMOSトランジスタM11と、を含み、前記MOSトランジスタM1,M7それぞれのゲートが第1入力端に接続され、前記MOSトランジスタM2のゲートが第2入力端に接続され、前記MOSトランジスタM5,M6,M11それぞれのソースが第1基準電位入力端に接続され、前記MOSトランジスタM3,M4,M9それぞれのソースが第2基準電位入力端に接続され、前記MOSトランジスタM5,M6,M11,M4それぞれが定電流源であり、前記MOSトランジスタM7,M11が、前記MOSトランジスタM1,M5のレプリカであって、前記MOSトランジスタM5が流す電流量のp倍の電流量を流し、前記MOSトランジスタM3,M9がミラー比1:pのカレントミラー回路を構成し、前記第1IV変換器は、前記ノードN3に接続され、入力される第1電流信号を第1電圧信号に変換して該第1電圧信号を出力し、前記第2IV変換器は、前記ノードN4に接続され、入力される第2電流信号を第2電圧信号に変換して該第2電圧信号を出力する、増幅回路。

請求項3

前記VI変換器は、前記ノードN3と前記ノードN4との間に設けられた第2抵抗回路を更に含む、請求項1または2に記載の増幅回路。

請求項4

前記ノードN3から前記第1IV変換器へ出力される電流信号の電流量に対して電流量ΔI1を加えて、前記第1IV変換器に入力される前記第1電流信号の電流量を調整するとともに、前記ノードN4から前記第2IV変換器へ出力される電流信号の電流量に対して電流量ΔI2を加えて、前記第2IV変換器に入力される前記第2電流信号の電流量を調整する電流調整部を更に備える、請求項1〜3の何れか1項に記載の増幅回路。

請求項5

前記第1抵抗回路は、抵抗値可変である合成抵抗回路である、請求項4に記載の増幅回路。

請求項6

前記合成抵抗回路は、第1端と第2端との間に設けられた第1回路網を備え、前記第1回路網は、ノードN11とノードN12との間に設けられた抵抗器R1と、前記ノードN12とノードN13との間に設けられた抵抗器R2と、前記ノードN13とノードN14との間に設けられた抵抗器R3と、前記ノードN14と前記ノードN11との間に設けられた抵抗器R4と、前記ノードN11と前記ノードN13との間に設けられた抵抗器R5と、前記ノードN14と前記ノードN11との間に前記抵抗器R4に対して直列に設けられたスイッチSW0と、前記ノードN12と前記ノードN13との間に前記抵抗器R2に対して直列に設けられたスイッチSW1と、を含み、前記ノードN12が前記第1端に接続され、前記ノードN14が前記第2端に接続されている、請求項5に記載の増幅回路。

技術分野

0001

本発明は、増幅回路に関するものである。

背景技術

0002

スキャナーファクシミリ送受信機および複写機などの画像取得装置において、一方向に受光素子が配列されたリニアセンサを当該配列方向に垂直な方向に移動させることで、2次元画像を取得する。また、画像取得装置において、リニアセンサからの出力信号は増幅回路等により所定の処理が為される。ここで用いられる増幅回路は、入力レンジが広いこと、ノイズが低いこと、入力インピーダンスが高いこと、等が要求される。

0003

増幅回路には様々な構成がある。そのうちでも最も基本的なものが反転増幅回路である。反転増幅回路は、演算増幅器と、電圧信号が入力される入力端と演算増幅器の反転入力端子との間に設けられた第1抵抗器と、演算増幅器の反転入力端子と出力端子との間に設けられた第2抵抗器と、を備える。反転増幅回路は入力レンジが広い点で好ましい。しかし、反転増幅器の入力インピーダンスは第1抵抗器の抵抗値となり、この抵抗値が100kΩを越える場合には反転増幅回路の帯域の点で問題があるので、入力インピーダンスを高くするには限界がある。反転増幅回路はノイズ低減の点でも限界がある。また、rail-to-rail入力を用いる増幅回路(例えば非特許文献1のFig.4.4.2を参照)も、入力レンジが広い点で好ましいものの、ノイズ低減の点で限界がある。他にも様々な構成の増幅回路が知られている(例えば非特許文献2のFig.1および非特許文献3のFig.4を参照)。

0004

また、増幅回路は、用途により性能要求が異なるものの、多くの用途において入力レンジ全体に亘って線形性が優れていることが要求される。非特許文献4,5に、線形性を向上させることを意図した増幅回路の構成が記載されている。非特許文献4に記載された増幅回路では、利得を決める抵抗器に非線形性を持たせることにより、入力差動対を構成するトランジスタの非線形性を打ち消して、線形性の向上を図る。非特許文献5に記載された増幅回路では、各々非線形性を有する複数の入力差動対を設けることで、これら複数の入力差動対の全体として非線形性を低減して、線形性の向上を図る。しかし、非特許文献4,5に記載された増幅回路は、入力レンジ全体に亘って線形性の向上を図るものの、用途によっては入力レンジの広さが十分でない場合がある。

先行技術

0005

Johan Huijsing, “OperationalAmplifiers, Theory and Design, Second Edition,” ISBN978-94-007-0595-1, Springer 2011.
Phanumas Khumsat, PiamsukAnantaseth, Pasin Isarasena, “A Low-Voltage Class-AB CMOS Variable Gain Amplifier,” 200750th Midwest Symposium onCircuits and Systems, pp.253-256, 2007.
Adrian Leuciuc, “Awide linear range low-voltage transconductor,” Proceedings ofthe 2003 International Symposium on Circuits and Systems, pp. I-161 -I-164, vol.1,DOI: 10.1109/ISCAS.2003.1205, May 2003.
F. Krummenacher and N. Joehl, “A4-MHz CMOS Continuous-Time Filter with On-Chip Automatic Tuning,”IEEEJournal of Solid State Circuits, Vol.23, No.3, pp.750-758, June 1998.
M. B. Elamien and S. A. Mahmoud, “Alinear CMOS balanced output Transconductor Using Double Differential Pair with SourceDegeneration and Adaptive Biasing,” 2016 IEEE 59th InternationalMidwest Symposium on Circuits and Systems, October 2016.

発明が解決しようとする課題

0006

従来の増幅回路は、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に要求される仕様調和的に満足することができなかった。

0007

本発明は、上記問題点を解消する為になされたものであり、広入力レンジ、高線形性低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供することを目的とする。

課題を解決するための手段

0008

本発明の第1態様の増幅回路は、VI変換器、第1IV変換器および第2IV変換器を備える。VI変換器は、(1)ノードN1とノードN2との間に設けられた第1抵抗回路と、(2)ゲートと、ノードN1に接続されたソースと、ノードN3に接続されたドレインと、を有する第1導電型MOSトランジスタM1と、(3) ゲートと、ノードN2に接続されたソースと、ノードN4に接続されたドレインと、を有する第1導電型のMOSトランジスタM2と、(4) ノードN7に接続されたゲートと、ソースと、ノードN3に接続されたドレインと、を有する第2導電型のMOSトランジスタM3と、(5) ノードN8に接続されたゲートと、ソースと、ノードN4に接続されたドレインと、を有する第2導電型のMOSトランジスタM4と、(6) ゲートと、ソースと、ノードN1に接続されたドレインと、を有する第1導電型のMOSトランジスタM5と、(7) ゲートと、ソースと、ノードN2に接続されたドレインと、を有する第1導電型のMOSトランジスタM6と、(8) ゲートと、ノードN5に接続されたソースと、ノードN7に接続されたドレインと、を有する第1導電型のMOSトランジスタM7と、(9) ゲートと、ノードN6に接続されたソースと、ノードN8に接続されたドレインと、を有する第1導電型のMOSトランジスタM8と、(10) ノードN7に接続されたゲートと、ソースと、ノードN7に接続されたドレインと、を有する第2導電型のMOSトランジスタM9と、(11) ノードN8に接続されたゲートと、ソースと、ノードN8に接続されたドレインと、を有する第2導電型のMOSトランジスタM10と、(12) ゲートと、ソースと、ノードN5に接続されたドレインと、を有する第1導電型のMOSトランジスタM11と、(13) ゲートと、ソースと、ノードN6に接続されたドレインと、を有する第1導電型のMOSトランジスタM12と、を含む。なお、第1導電型および第2導電型のうち、一方はP型であり、他方はN型である。

0009

本発明の第1態様の増幅回路において、MOSトランジスタM1,M7それぞれのゲートが第1入力端に接続されている。MOSトランジスタM2,M8それぞれのゲートが第2入力端に接続されている。MOSトランジスタM5,M6,M11,M12それぞれのソースが第1基準電位入力端に接続されている。MOSトランジスタM3,M4,M9,M10それぞれのソースが第2基準電位入力端に接続されている。MOSトランジスタM5,M6,M11,M12それぞれが定電流源である。

0010

本発明の第1態様の増幅回路において、MOSトランジスタM7,M11が、MOSトランジスタM1,M5のレプリカであって、MOSトランジスタM5が流す電流量のp倍の電流量を流す。MOSトランジスタM3,M9がミラー比1:pのカレントミラー回路を構成している。MOSトランジスタM8,M12が、MOSトランジスタM2,M6のレプリカであって、MOSトランジスタM6が流す電流量のq倍の電流量を流す。MOSトランジスタM4,M10がミラー比1:qのカレントミラー回路を構成している。

0011

本発明の第1態様の増幅回路において、第1IV変換器は、ノードN3に接続され、入力される第1電流信号を第1電圧信号に変換して該第1電圧信号を出力する。第2IV変換器は、ノードN4に接続され、入力される第2電流信号を第2電圧信号に変換して該第2電圧信号を出力する。

0012

本発明の第2態様の増幅回路は、VI変換器、第1IV変換器および第2IV変換器を備える。VI変換器は、(1)ノードN1とノードN2との間に設けられた第1抵抗回路と、(2)ゲートと、ノードN1に接続されたソースと、ノードN3に接続されたドレインと、を有する第1導電型のMOSトランジスタM1と、(3) ゲートと、ノードN2に接続されたソースと、ノードN4に接続されたドレインと、を有する第1導電型のMOSトランジスタM2と、(4) ノードN7に接続されたゲートと、ソースと、ノードN3に接続されたドレインと、を有する第2導電型のMOSトランジスタM3と、(5) ゲートと、ソースと、ノードN4に接続されたドレインと、を有する第2導電型のMOSトランジスタM4と、(6) ゲートと、ソースと、ノードN1に接続されたドレインと、を有する第1導電型のMOSトランジスタM5と、(7) ゲートと、ソースと、ノードN2に接続されたドレインと、を有する第1導電型のMOSトランジスタM6と、(8) ゲートと、ノードN5に接続されたソースと、ノードN7に接続されたドレインと、を有する第1導電型のMOSトランジスタM7と、(9) ノードN7に接続されたゲートと、ソースと、ノードN7に接続されたドレインと、を有する第2導電型のMOSトランジスタM9と、(10) ゲートと、ソースと、ノードN5に接続されたドレインと、を有する第1導電型のMOSトランジスタM11と、を含む。

0013

本発明の第2態様の増幅回路において、MOSトランジスタM1,M7それぞれのゲートが第1入力端に接続されている。MOSトランジスタM2のゲートが第2入力端に接続されている。MOSトランジスタM5,M6,M11それぞれのソースが第1基準電位入力端に接続されている。MOSトランジスタM3,M4,M9それぞれのソースが第2基準電位入力端に接続されている。MOSトランジスタM5,M6,M11,M4それぞれが定電流源である。MOSトランジスタM7,M11が、MOSトランジスタM1,M5のレプリカであって、MOSトランジスタM5が流す電流量のp倍の電流量を流す。MOSトランジスタM3,M9がミラー比1:pのカレントミラー回路を構成している。

0014

本発明の第2態様の増幅回路において、第1IV変換器は、ノードN3に接続され、入力される第1電流信号を第1電圧信号に変換して該第1電圧信号を出力する。第2IV変換器は、ノードN4に接続され、入力される第2電流信号を第2電圧信号に変換して該第2電圧信号を出力する。

0015

本発明において、VI変換器は、ノードN3とノードN4との間に設けられた第2抵抗回路を更に含むのが好適である。

0016

本発明の増幅回路は、ノードN3から第1IV変換器へ出力される電流信号の電流量に対して電流量ΔI1を加えて、第1IV変換器に入力される第1電流信号の電流量を調整するとともに、ノードN4から第2IV変換器へ出力される電流信号の電流量に対して電流量ΔI2を加えて、第2IV変換器に入力される第2電流信号の電流量を調整する電流調整部を更に備えるのが好適である。この電流調整部が加える電流量ΔI1,ΔI2が可変であるのが好適である。ΔI1,ΔI2は、正、および負の何れであってもよい。

0017

本発明において、第1抵抗回路は、抵抗値が可変である合成抵抗回路であるのが好適である。この合成抵抗回路は、第1端と第2端との間に設けられた第1回路網を備えるのが好適である、この第1回路網は、ノードN11とノードN12との間に設けられた抵抗器R1と、ノードN12とノードN13との間に設けられた抵抗器R2と、ノードN13とノードN14との間に設けられた抵抗器R3と、ノードN14とノードN11との間に設けられた抵抗器R4と、ノードN11とノードN13との間に設けられた抵抗器R5と、ノードN14とノードN11との間に抵抗器R4に対して直列に設けられたスイッチSW0と、ノードN12とノードN13との間に抵抗器R2に対して直列に設けられたスイッチSW1とを含む。ノードN12が第1端に接続され、ノードN14が第2端に接続されている。

発明の効果

0018

本発明の増幅回路は、広入力レンジ、高線形性、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる。

図面の簡単な説明

0019

図1は、第1構成例の増幅回路1Aの構成を示す図である。
図2は、入力電圧値差(Vinp−Vinn)とドレイン電流Id1,Id2との関係を示す図である。
図3は、第1構成例の増幅回路1Aの構成を示す図である。
図4は、定電流源としてのMOSトランジスタのドレイン電圧Vdとドレイン電流Idとの間の関係の一例を示すグラフである。
図5は、第2構成例の増幅回路1Bの構成を示す図である。
図6は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける入力電圧値Vinpと出力電流差との関係を示す図である。
図7は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける出力電圧値(Voutp,Voutn)の時間波形を示す図である。
図8は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける差動出力コモン電圧((Voutp+Voutn)/2)および電圧差(Voutp−Voutn)それぞれの時間波形を示す図である。
図9は、第3構成例の増幅回路1Cの構成を示す図である。
図10は、第4構成例の増幅回路1Dの構成を示す図である。
図11は、第1構成例の合成抵抗回路2Aの回路図である。
図12は、第1構成例の合成抵抗回路2Aにおける制御信号の各値に対する合成抵抗値を纏めた表である。
図13は、第2構成例の合成抵抗回路2Bの回路図である。
図14は、第2構成例の合成抵抗回路2Bにおける制御信号の各値に対する合成抵抗値を纏めた表である。
図15は、第3構成例の合成抵抗回路2Cの回路図である。
図16は、第4構成例の合成抵抗回路2Dの回路図である。
図17は、第4構成例の合成抵抗回路2Dにおける制御信号の各値に対する合成抵抗値を纏めた表である。

実施例

0020

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

0021

(増幅回路の第1構成例)
図1は、第1構成例の増幅回路1Aの構成を示す図である。増幅回路1Aは、第1入力端1aおよび第2入力端1bに電圧信号を入力し、この入力電圧信号の値および第1抵抗回路2の抵抗値に応じた値の電圧信号を第1出力端1cおよび第2出力端1dから出力する。増幅回路1Aは、VI変換器10A、第1IV変換器11および第2IV変換器12を備える。増幅回路1Aは、電流調整部13を更に備えるのが好適である。

0022

VI変換器10Aは、第1抵抗回路2、第1MOSトランジスタ31、第2MOSトランジスタ32、第1定電流源41、第2定電流源42、第3定電流源43および第4定電流源44を含む。第1抵抗回路2は、ノードN1とノードN2との間に設けられている。第1抵抗回路2の抵抗値は固定であってもよい。第1抵抗回路2は単一の抵抗器であってもよい。第1抵抗回路2は、抵抗値が可変である合成抵抗回路であってもよい。

0023

第1MOSトランジスタ31のゲートは、第1入力端1aに接続されている。第1MOSトランジスタ31のソースは、ノードN1に接続されている。第1MOSトランジスタ31のドレインは、ノードN3に接続されている。第2MOSトランジスタ32のゲートは、第2入力端1bに接続されている。第2MOSトランジスタ32のソースは、ノードN2に接続されている。第2MOSトランジスタ32のドレインは、ノードN4に接続されている。第1MOSトランジスタ31および第2MOSトランジスタ32は、互いに同じ特性を有する。

0024

第1定電流源41は、第1基準電位入力端とノードN1との間に設けられている。第1定電流源41は、第1基準電位入力端からノードN1へ一定量の電流を流す。第2定電流源42は、第1基準電位入力端とノードN2との間に設けられている。第2定電流源42は、第1基準電位入力端からノードN2へ一定量の電流を流す。第3定電流源43は、ノードN3と第2基準電位入力端との間に設けられている。第3定電流源43は、ノードN3から第2基準電位入力端へ一定量の電流を流す。第4定電流源44は、ノードN4と第2基準電位入力端との間に設けられている。第4定電流源44は、ノードN4から第2基準電位入力端へ一定量の電流を流す。第1定電流源41、第2定電流源42、第3定電流源43および第4定電流源44それぞれが流す電流量Iは、互いに同じである。

0025

例えば、第1基準電位が第2基準電位に対し高い場合は、第1MOSトランジスタ31および第2MOSトランジスタ32はPMOSトランジスタである。或いは、第1基準電位が第2基準電位に対し低い場合は、第1MOSトランジスタ31および第2MOSトランジスタ32はNMOSトランジスタである。

0026

このVI変換器10Aにおいて、第1入力端1aに電圧値Vinpが入力され、第2入力端1bに電圧値Vinnが入力される。VinpとVinnとが互いに異なるとき、ノードN1とノードN2との間に電位差が生じて、第1抵抗回路2に電流が流れる。この第1抵抗回路2に流れる電流量Irが電流量Iと比べて小さければ、第1MOSトランジスタ31および第2MOSトランジスタ32それぞれのゲート-ソース間の電位差Vgsは互いに略等しい。

0027

したがって、第1MOSトランジスタ31および第2MOSトランジスタ32それぞれのソース電位の差(すなわち、ノードN1とノードN2との間の電位差)は、VinpとVinnとの差と略等しい。第1抵抗回路2の抵抗値をrrとすると、ノードN1から第1抵抗回路2を経てノードN2へ流れる電流量Irは、下記(1)式で近似的に表される。この電流量Irは、VinpとVinnとの間の大小関係に応じて、正、零および負の何れかとなる。

0028

0029

ノードN1から第1MOSトランジスタ31を経てノードN3へ流れる電流量Id1(第1MOSトランジスタ31のドレイン電流)は、第1定電流源41が流す電流量Iに対して、第1抵抗回路2に流れる電流量Irを減じた値となり、下記(2)式で表される。この電流量Id1のうち、ノードN3から第3定電流源43へ流れる電流量はIであるから、ノードN3から第1IV変換器11へ出力される電流信号の電流量は−Irとなる。

0030

0031

ノードN2から第2MOSトランジスタ32を経てノードN4へ流れる電流量Id2(第2MOSトランジスタ32のドレイン電流)は、第2定電流源42が流す電流量Iに対して、第1抵抗回路2に流れる電流量Irを加えた値となり、下記(3)式で表される。この電流量Id2のうち、ノードN4から第4定電流源44へ流れる電流量はIであるから、ノードN4から第2IV変換器12へ出力される電流信号の電流量は+Irとなる。

0032

0033

第1IV変換器11は、演算増幅器51および抵抗器52を含む。抵抗器52は、演算増幅器51の反転入力端子と出力端子との間に設けられている。演算増幅器51の反転入力端子は、VI変換器10AのノードN3に接続されている。演算増幅器51の非反転入力端子は、基準電位Vcmが入力される。第1IV変換器11は、演算増幅器51の反転入力端子に入力される第1電流信号を第1電圧信号に変換して、該第1電圧信号を演算増幅器51の出力端子から出力する。演算増幅器51の出力端子は第1出力端1cに接続されている。

0034

第2IV変換器12は、演算増幅器61および抵抗器62を含む。抵抗器62は、演算増幅器61の反転入力端子と出力端子との間に設けられている。演算増幅器61の反転入力端子は、VI変換器10AのノードN4に接続されている。演算増幅器61の非反転入力端子は、基準電位Vcmが入力される。第2IV変換器12は、演算増幅器61の反転入力端子に入力される第2電流信号を第2電圧信号に変換して、該第2電圧信号を演算増幅器61の出力端子から出力する。演算増幅器61の出力端子は第2出力端1dに接続されている。

0035

第1IV変換器11および第2IV変換器12は、互いに同じIV変換特性を有する。抵抗器52および抵抗器62それぞれの抵抗値は固定であってもよい。抵抗器52および抵抗器62は、抵抗値が可変である合成抵抗回路であってもよい。

0036

電流調整部13は、ノードN3から第1IV変換器11へ出力される電流信号の電流量(−Ir)に対して電流量ΔI1を加えて、第1IV変換器11に入力される第1電流信号の電流量I1を調整する。この第1電流信号の電流量I1は下記(4)式で表される。また、電流調整部13は、ノードN4から第2IV変換器12へ出力される電流信号の電流量(+Ir)に対して電流量ΔI2を加えて、第2IV変換器12に入力される第2電流信号の電流量I2を調整する。この第2電流信号の電流量I2は下記(5)式で表される。

0037

0038

0039

電流調整部13が加える電流量ΔI1,ΔI2は、正、零および負の何れであってもよい。例えば、ΔI1が負であれば、第1電流信号の電流量I1はΔI1の絶対値分だけ減少する。ΔI1,ΔI2それぞれの絶対値が互いに等しく、一方が正であって他方が負であるのが好適である。ΔI1,ΔI2は可変であるのが好適である。

0040

抵抗器52および抵抗器62それぞれの抵抗値をrfとすると、第1出力端1cから出力される第1電圧信号の電圧値Voutpは下記(6)式で表される。また、第2出力端1dから出力される第2電圧信号の電圧値Voutnは下記(7)式で表される。

0041

0042

0043

第1入力端1aおよび第2入力端1bに差動信号(Vinp,Vinn)が入力されると、第1出力端1cおよび第2出力端1dから差動信号(Voutp,Voutn)が出力される。第2入力端1bに入力される電圧値Vinnが固定されていて、第1入力端1aにシングルエンド信号(Vinp)が入力されてもよく、この場合にも、第1出力端1cおよび第2出力端1dから差動信号(Voutp,Voutn)が出力される。

0044

第1出力端1cおよび第2出力端1dそれぞれから出力される電圧値の差(Voutp−Voutn)は、下記(8)式で表される。(8)式の右辺第1項において、2rf/rrは、第1入力端1aおよび第2入力端1bそれぞれに入力される電圧値の差(Vinp−Vinn)に乗ぜられる係数であり、増幅回路1Aの利得に相当する。利得は、第1抵抗回路2の抵抗値rrに逆比例する。第1抵抗回路2の抵抗値rrが可変であれば、利得も可変である。また、(8)式の右辺第2項は、出力される差動信号に付加されるオフセットに相当する。電流調整部13が加える電流量ΔI1,ΔI2が可変であれば、オフセットも可変である。

0045

0046

この増幅回路1Aにおける入力電圧値差(Vinp−Vinn)とドレイン電流Id1,Id2との関係が図2に示されている。この図に示されるように、第1抵抗回路2の抵抗値rrを大きくすることで、入力電圧値差の広い範囲において、入力電圧値差に対してドレイン電流Id1,Id2は線形増減する。また、第1抵抗回路2の抵抗値rrを大きくすることは、利得を小さくすることになる。つまり、入力電圧値の差が相対的に広い範囲に及ぶ場合には、第1抵抗回路2の抵抗値rrを相対的に大きくすればよく、これにより利得を相対的に小さくすることができる。逆に、入力電圧値の差が相対的に狭い範囲に留まる場合には、第1抵抗回路2の抵抗値rrを相対的に小さくすればよく、これにより利得を相対的に大きくすることができる。また、第1抵抗回路2の抵抗値rrを調整することにより利得を変更しても、出力される電圧信号のノイズの変化は小さい。さらに、第1MOSトランジスタ31および第2MOSトランジスタ32それぞれのゲートに入力電圧信号が印加されるので、入力インピーダンスは高い。このように、増幅回路1Aは、広入力レンジ、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができ、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に好適に用いられ得る。

0047

VI変換器10Aの単体で考えると、VI変換器10Aの出力端であるノードN3,N4は高インピーダンスとなる。しかし、VI変換器10Aの後段に第1IV変換器11および第2IV変換器12が設けられていることにより、前段のVI変換器10AのノードN3,N4から後段の第1IV変換器11および第2IV変換器12へ電流が流れても、ノードN3,N4の電位はVcmに維持されるので、ノードN3,N4は低インピーダンスとなる。

0048

増幅回路1Aの後段に設けられる負荷回路駆動電圧が増幅回路1Aの駆動電圧より低い場合、第1IV変換器11および第2IV変換器12に与えられる基準電位Vcmを適切な値に設定すればよい。すなわち、第1IV変換器11および第2IV変換器12はレベル変換段を兼ねることができる。

0049

増幅回路1Aにおいて、前段のVI変換器10Aと後段の第1IV変換器11および第2IV変換器12との間は電流インターフェースで接続されている。このことから、後段の第1IV変換器11および第2IV変換器12に入力される電流量I1,I2を電流調整部13により調整することができて、出力信号のオフセットを調整することができる。また、第1IV変換器11および第2IV変換器12の入力インピーダンスが低いので、寄生容量が大きくても、その影響は小さい。

0050

後段の第1IV変換器11および第2IV変換器12は、前段のVI変換器10Aに対して独立に設計することができるので、負荷に応じた駆動能力を有する構成とすることができる。

0051

図3は、第1構成例の増幅回路1Aの構成を示す図である。この図は、特に、図1におけるVI変換器10A中の各定電流源をMOSトランジスタで表したものである。図3中のMOSトランジスタM1は、図1中の第1MOSトランジスタ31に対応している。MOSトランジスタM2は、第2MOSトランジスタ32に対応している。MOSトランジスタM3は、第3定電流源43に対応しており、基準電位Vbbnがゲートに与えられる。MOSトランジスタM4は、第4定電流源44に対応しており、基準電位Vbbnがゲートに与えられる。MOSトランジスタM5は、第1定電流源41に対応しており、基準電位Vbbpがゲートに与えられる。MOSトランジスタM6は、第2定電流源42に対応しており、基準電位Vbbpがゲートに与えられる。

0052

第1定電流源41(MOSトランジスタM5)、第2定電流源42(MOSトランジスタM6)、第3定電流源43(MOSトランジスタM3)および第4定電流源44(MOSトランジスタM4)それぞれが流す電流量の変化は、VI変換器10Aから第1IV変換器11および第2IV変換器12へ出力される電流量に影響を与え、第1出力端1cおよび第2出力端1dから出力される電圧値(Voutp,Voutn)に影響を与える。したがって、第1定電流源41、第2定電流源42、第3定電流源43および第4定電流源44それぞれが流す電流量の変化は十分に小さいことが要求される。

0053

例えば、第2入力端1bに入力される電圧値Vinnが固定されていて、第1入力端1aにシングルエンド信号(Vinp)が入力される場合、入力レンジをできるだけ広く確保するために、電圧値Vinnを入力レンジの上限または下限の近くに設定して、シングルエンド信号(Vinp)が広い範囲で変化できるようにするのが好ましい。この場合に限らず、第1入力端1aまたは第2入力端1bに入力される電圧値が広い範囲で変化する場合、ノードN1またはノードN2の電位が大きく変化して、第1定電流源41(MOSトランジスタM5)または第2定電流源42(MOSトランジスタM6)が流す電流量が変化する場合がある。その結果、第1出力端1cおよび第2出力端1dから出力される電圧値(Voutp,Voutn)が変化する場合がある。すなわち、入力電圧値(Vinp,Vinn)に対する出力電圧値(Voutp,Voutn)の線形性が低くなる場合がある。

0054

線形性の向上の為に定電流源の電流量変化の抑制を図る技術としてカスコード構成が知られている。しかし、カスコード構成は、入力レンジを狭めることになるので、広い入力レンジを目的とする増幅回路においては採用することが困難である。したがって、定電流源は、カスコード構成とするのは好ましくなく、入力電圧値に応じて電流量が変化することが不可避である。

0055

第1入力端1aの電圧値Vinpの変化によりノードN1の電位が変化して、これにより、第1定電流源41(MOSトランジスタM5)の電流量がδIだけ変化すると、ノードN3から第1IV変換器11へ出力される電流量もδIだけ変化する。その結果、第1出力端1cおよび第2出力端1dそれぞれから出力される電圧値の差(Voutp−Voutn)はrfδIだけ変化することになる。

0056

図4は、定電流源としてのMOSトランジスタのドレイン電圧Vdとドレイン電流Idとの間の関係の一例を示すグラフである。ここでは、MOSトランジスタのソース電圧を3.3Vとし、MOSトランジスタが流す電流量が50μA付近となるようにゲート電圧を設定した。ドレイン電圧Vdを1.3V〜2.8Vの範囲で変化させて、シミュレーション計算によりドレイン電流Idを求めた。この図は、シミュレーション結果を示す他、これ加えて、ドレイン電圧Vdとドレイン電流Idとの間の関係を一次関数式で近似する場合の直線、および、この関係を二次関数式で近似する場合の曲線をも示している。

0057

ドレイン電圧Vd[単位V]とドレイン電流Id[単位μA]との間の関係を一次関数式で近似する場合、両者の間の関係は、Id≒ -1.12019Vd + 52.52034 なる近似式で表される。これは、入力電圧値差の1Vの変化によりドレイン電流Idが2%も変化することを示している。ただし、両者の間の関係を一次関数式で十分に正確に近似することができるのであれば、増幅回路の利得が僅かに変化するだけであり、増幅回路の入出力特性の非線形性の問題は小さい。

0058

これに対して、ドレイン電圧Vdとドレイン電流Idとの間の関係を一次関数式では十分に正確に近似することができず、この関係を二次以上の高次関数式で近似せざるを得ない場合、高次の項を無視することができない。二次関数式で近似する場合、両者の間の関係は、Id≒ -0.4281Vd2 + 0.6349Vd + 50.803 なる近似式で表される。この近似式の二次の項を無視することができない場合には、増幅回路の入出力特性の非線形性の問題が大きくなる。次に説明する増幅回路の構成例は、このような問題を解消することを意図するものである。

0059

(増幅回路の第2構成例)
図5は、第2構成例の増幅回路1Bの構成を示す図である。増幅回路1Bは、VI変換器10B、第1IV変換器11および第2IV変換器12を備える。増幅回路1Bは、電流調整部13を更に備えるのが好適である。図3に示された第1構成例の増幅回路1Aの構成と比較すると、図5に示される第2構成例の増幅回路1Bは、VI変換器10Aに替えてVI変換器10Bを備える点で相違する。

0060

VI変換器10Bは、第1抵抗回路2およびMOSトランジスタM1〜M12を含む。第1抵抗回路2は、ノードN1とノードN2との間に設けられている。第1抵抗回路2の抵抗値は固定であってもよい。第1抵抗回路2は単一の抵抗器であってもよい。第1抵抗回路2は、抵抗値が可変である合成抵抗回路であってもよい。MOSトランジスタM1〜M12それぞれは、ゲート、ソースおよびドレインを有する。

0061

MOSトランジスタM1のソースはノードN1に接続されている。MOSトランジスタM1のドレインはノードN3に接続されている。MOSトランジスタM2のソースはノードN2に接続されている。MOSトランジスタM2のドレインはノードN4に接続されている。MOSトランジスタM3のゲートはノードN7に接続されている。MOSトランジスタM3のドレインはノードN3に接続されている。MOSトランジスタM4のゲートはノードN8に接続されている。MOSトランジスタM4のドレインはノードN4に接続されている。MOSトランジスタM5のドレインはノードN1に接続されている。MOSトランジスタM6のドレインはノードN2に接続されている。

0062

MOSトランジスタM7のソースはノードN5に接続されている。MOSトランジスタM7のドレインはノードN7に接続されている。MOSトランジスタM8のソースはノードN6に接続されている。MOSトランジスタM8のドレインはノードN8に接続されている。MOSトランジスタM9のゲートおよびドレインはノードN7に接続されている。MOSトランジスタM10のゲートおよびドレインはノードN8に接続されている。MOSトランジスタM11のドレインはノードN5に接続されている。MOSトランジスタM12のドレインはノードN6に接続されている。

0063

MOSトランジスタM1,M7それぞれのゲートは第1入力端1aに接続されている。MOSトランジスタM2,M8それぞれのゲートは第2入力端1bに接続されている。MOSトランジスタM5,M6,M11,M12それぞれのソースは、第1基準電位入力端に接続されている。MOSトランジスタM3,M4,M9,M10それぞれのソースは、第2基準電位入力端に接続されている。MOSトランジスタM5,M6,M11,M12それぞれは、定電流源であり、ゲートに基準電位Vbbpが与えられる。

0064

例えば、第1基準電位が第2基準電位に対し高い場合は、MOSトランジスタM1,M2,M5〜M8,M11,M12はPMOSトランジスタであって、MOSトランジスタM3,M4,M9,M10はNMOSトランジスタである。或いは、第1基準電位が第2基準電位に対し低い場合は、MOSトランジスタM1,M2,M5〜M8,M11,M12はNMOSトランジスタであって、MOSトランジスタM3,M4,M9,M10はPMOSトランジスタである。

0065

MOSトランジスタM7,M11は、MOSトランジスタM1,M5のレプリカであって、MOSトランジスタM5が流す電流量のp倍の電流量を流す。MOSトランジスタM3,M9は、ミラー比1:pのカレントミラー回路を構成している。これにより、MOSトランジスタM3のドレイン電流はMOSトランジスタM5のドレイン電流と同じになる。したがって、第1入力端1aの電圧値Vinpの変化によりノードN1の電位が変化して、MOSトランジスタM5の電流量が変化しても、ノードN3から第1IV変換器11へ出力される電流量は変化しない。

0066

MOSトランジスタM8,M12は、MOSトランジスタM2,M6のレプリカであって、MOSトランジスタM6が流す電流量のq倍の電流量を流す。MOSトランジスタM4,M10は、ミラー比1:qのカレントミラー回路を構成している。これにより、MOSトランジスタM4のドレイン電流はMOSトランジスタM6のドレイン電流と同じになる。したがって、第2入力端1bの電圧値Vinnの変化によりノードN2の電位が変化して、MOSトランジスタM6の電流量が変化しても、ノードN4から第2IV変換器12へ出力される電流量は変化しない。

0067

p,qの各値は、任意であり、1であってもよく、1未満であってもよい。p,qの各値が小さいほど、レプリカに流れる電流量が少なくなるので、消費電力の低減の点で好ましい。ただし、レプリカに流れる電流量が少なすぎる場合には、レプリカの動作速度が遅くなり、また、ノイズが大きくなりがちである。したがって、p,qの各値は、1未満であって0.1以上であるのが好ましく、0.2以上であるのが更に好ましい。

0068

なお、第1抵抗回路2に流れる電流量Irは、MOSトランジスタM1に流れるが、MOSトランジスタM7には流れない。それ故、ノードN1,N5の電位が互いに若干異なるので、厳密には、MOSトランジスタM11の電流量は、MOSトランジスタM5の電流量のp倍とは若干異なることになる。しかし、この電流量の差異は、入力電圧値Vinpの変化分に対し大幅に圧縮されるので、非線形要因としては比較的小さく、無視することができる。MOSトランジスタM6,M12においても同様である。

0069

次に、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれの入出力特性の線形性を対比するために行ったシミュレーションの結果について説明する。

0070

図6は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける入力電圧値Vinpと出力電流差との関係を示す図である。ここでは、Vinnを1.8Vに固定し、Vinpを変化させた。第2構成例の増幅回路1BにおいてノードN3から第1IV変換器11へ出力される電流量は、入力電圧値Vinpの或る範囲において良好な線形性を示したので、その範囲において両者の間の関係を一次関数式で近似した。縦軸の出力電流差は、この一次関数式から得られる電流量に対する差異を示している。この図に示されるように、第1構成例では入力全域に亘って歪みが観測されるのに対し、第2構成例では広い入力レンジで良好な線形性が得られる。

0071

図7は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける出力電圧値(Voutp,Voutn)の時間波形を示す図である。何れの構成例においても入力電圧値Vinpを矩形波とした。この図に示されるように、第1構成例と比較して第2構成例では、ハイ/ローのレベルが揃っている。

0072

図8は、第1構成例の増幅回路1A(図3)および第2構成例の増幅回路1B(図5)それぞれにおける差動出力のコモン電圧((Voutp+Voutn)/2)および電圧差(Voutp−Voutn)それぞれの時間波形を示す図である。この図は、図7の出力電圧値の時間波形から求めたものである。この図に示されるように、第1構成例と比較して第2構成例では、入力電圧値の遷移時のコモン電圧の変動が小さく、入力電圧値の遷移時以外の期間でコモン電圧が一定である。また、第1構成例と比較して第2構成例では、電圧差の振幅が小さい。

0073

第1構成例において、入力電圧値Vinpが下がるとMOSトランジスタM5の電流が増えて、ノードN3から流れ出る電流が増えることにより、電圧差の振幅が大きくなる。第1構成例において、入力電圧値VinpがハイレベルのときはVinnと同じ電圧であるので、出力レベルも同じになる。第1構成例では、このような入力レベルに対する出力レベルの非対称性に因り、入力電圧値に応じてコモン電圧が変動することになる。これに対して、第2構成例ではコモン電圧の入力レベル依存が殆どない。

0074

(増幅回路の第3構成例)
図9は、第3構成例の増幅回路1Cの構成を示す図である。増幅回路1Cは、VI変換器10C、第1IV変換器11および第2IV変換器12を備える。増幅回路1Cは、電流調整部13を更に備えるのが好適である。

0075

図5に示された第2構成例の増幅回路1Bの構成と比較すると、図9に示される第3構成例の増幅回路1Cは、VI変換器10Bに替えてVI変換器10Cを備える点で相違する。第2構成例におけるVI変換器10Bと比較すると、第3構成例におけるVI変換器10Cは、第2抵抗回路3を更に含む点で相違する。第2抵抗回路3は、ノードN3とノードN4との間に設けられている。第2抵抗回路3の抵抗値は、固定であってもよいし、可変であってもよい。

0076

第2構成例におけるVI変換器10Bの出力端であるノードN3,N4の電位は、理論的には、基準電位Vcmに固定されて、変動しない。しかし、実際には、入力電圧信号が高周波成分を含んでいると、ノードN3,N4の電位の変動が無視できない場合がある。ノードN3,N4の電位の変動は、出力電圧値差(Voutp−Voutn)の整定遅れとして現れる。

0077

これに対して、第3構成例におけるVI変換器10Cは、ノードN3とノードN4との間に第2抵抗回路3が設けられていることにより、ノードN3,N4の電位の変動を抑制することができて、出力電圧値差(Voutp−Voutn)の整定を早めることができる。

0078

第2抵抗回路3は、理論的には電位差がないノードN3,N4間に設けられているので、入力電圧信号が高周波成分を含まない場合には、増幅動作または性能に対する寄与が小さい。入力電圧信号が高周波成分を含む場合には、第2抵抗回路3は、回路動作の遅れに因り生じるノードN3,N4間の電位差を緩和して、理想的な増幅動作に近づけることができる。

0079

(増幅回路の第4構成例)
図10は、第4構成例の増幅回路1Dの構成を示す図である。増幅回路1Dは、VI変換器10D、第1IV変換器11および第2IV変換器12を備える。増幅回路1Dは、電流調整部13を更に備えるのが好適である。

0080

図5に示された第2構成例の増幅回路1Bの構成と比較すると、図10に示される第4構成例の増幅回路1Dは、VI変換器10Bに替えてVI変換器10Dを備える点で相違する。第2構成例におけるVI変換器10Bと比較すると、第4構成例におけるVI変換器10Dは、MOSトランジスタM8,M10,M12が設けられていない点で相違し、MOSトランジスタM4が定電流源であってゲートに基準電位Vbbnが与えられる点で相違する。

0081

第2入力端1bに入力される電圧値Vinnが固定されていて、第1入力端1aにシングルエンド信号(Vinp)が入力される場合には、この構成例のように、第1入力端1aの側のみに、レプリカ(MOSトランジスタM7,M11)およびカレントミラー回路(MOSトランジスタM3,M9)が設けられればよい。

0082

(増幅回路の変形例)
本発明の増幅回路は、上記構成例に限定されるものではなく、種々の変形が可能である。例えば、第1IV変換器11および第2IV変換器12は任意の構成とすることができる。第3構成例の増幅回路1Cにおける第2抵抗回路3は、第4構成例の増幅回路1Dにおいても設けられてもよい。更なる線形性の改善を図る為に従来の線形化技術を組み合わせてもよい。

0083

第1抵抗回路2は、前述したとおり抵抗値が可変である合成抵抗回路であってもよい。その場合、第1抵抗回路2は、抵抗器とスイッチとを直列に接続したものを構成単位として、複数の構成単位を並列に接続した構成を有するものであってもよい。第1抵抗回路2は、抵抗器とスイッチとを並列に接続したものを構成単位として、複数の構成単位を直列に接続した構成を有するものであってもよい。第1抵抗回路2は、以下に説明する合成抵抗回路2A〜2Dであるのが好適である。

0084

(合成抵抗回路の第1構成例)
図11は、第1構成例の合成抵抗回路2Aの回路図である。合成抵抗回路2Aは、第1端2aと第2端2bとの間に第1回路網20Aを備える。第1回路網20Aは、抵抗器R1〜R5およびスイッチSW0,SW1を含む。

0085

抵抗器R1は、ノードN11とノードN12との間に設けられている。抵抗器R2およびスイッチSW1は、互いに直列に接続されて、ノードN12とノードN13との間に設けられている。抵抗器R3は、ノードN13とノードN14との間に設けられている。抵抗器R4およびスイッチSW0は、互いに直列に接続されて、ノードN14とノードN11との間に設けられている。抵抗器R5は、ノードN11とノードN13との間に設けられている。ノードN12は第1端2aに接続されている。ノードN14は第2端2bに接続されている。合成抵抗回路2Aは、第1端2aと第2端2bとの間で、2個のスイッチSW0,SW1それぞれのオンオフの状態に応じた合成抵抗値を有することができる。

0086

2個のスイッチSW0,SW1それぞれのオン/オフを制御する制御信号を2ビット2進数(b1,b0)で表すことができる。スイッチSW0は、b0=0であるときオフ状態となり、b0=1であるときオン状態となる。スイッチSW1は、b1=0であるときオフ状態となり、b1=1であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。

0087

抵抗器R1の抵抗値をr1とする。抵抗器R2の抵抗値をr2とする。抵抗器R3の抵抗値をr3とする。抵抗器R4の抵抗値をr4とする。抵抗器R5の抵抗値をr5とする。制御信号が値00bであるとき、スイッチSW1およびスイッチSW0の双方がオフ状態となって、合成抵抗回路2Aの合成抵抗値r00bは下記(9)式で表される。制御信号が値01bであるとき、スイッチSW1がオフ状態となり、スイッチSW0がオン状態となって、合成抵抗回路2Aの合成抵抗値r01bは下記(10)式で表される。制御信号が値10bであるとき、スイッチSW1がオン状態となり、スイッチSW0がオフ状態となって、合成抵抗回路2Aの合成抵抗値r10bは下記(11)式で表される。制御信号が値11bであるとき、スイッチSW1およびスイッチSW0の双方がオン状態となって、合成抵抗回路2Aの合成抵抗値r11bは下記(12)式で表される。(10)式および(11)式において、演算子// は、x//y=xy/(x+y) なる式により、抵抗値xの抵抗器と抵抗値yの抵抗器とが並列接続されてなる抵抗回路の合成抵抗値を求める演算を表す。

0088

0089

0090

0091

0092

これらの合成抵抗値r00b,r01b,r10b,r11bが所望の値となるように、抵抗器R1〜R5の抵抗値r1〜r5を設定すればよい。例えば、下記(13)式で表されるように合成抵抗値r00b,r01b,r10b,r11bが公比mの等比数列となるように、抵抗器R1〜R5の抵抗値r1〜r5を設定することができる。

0093

0094

未知数(抵抗値r1〜r5)が5個あるのに対して、方程式(上記(9)式〜(12)式)が4個あるので、抵抗値r1〜r5を一意的に決定することができない場合がある。そこで、抵抗比(r3/r1)と抵抗比(r4/r2)とを互いに等しくするという制約、すなわち、下記(14)式で表される関係を満たすという制約を設けるのが好ましい。このような制約を設けることで未知数を4個にすることができる。なお、抵抗値r1〜r5の決定に際して数式処理ソフトを用いることができる。

0095

0096

抵抗器R1〜R5の抵抗値r1〜r5の一例は次のとおりである。
r1=3842.04Ω
r2=7670.18Ω
r3=1200.54Ω
r4=2399.02Ω
r5= 906.028Ω

0097

図12は、これらの抵抗値を有する抵抗器R1〜R5を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチSW0,SW1のオン/オフの状態をも示している。なお、この図に記した合成抵抗値は等比数列から僅かに異なっているが、これは、実際の可変利得増幅回路に合成抵抗回路を適用した場合に利得が正確に等比数列になるように各抵抗値補正していることに因る。このような補正は回路毎に行うのが好ましい。

0098

なお、2ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。

0099

本構成例の合成抵抗回路2Aは、2個のスイッチを用いて4とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路2Aを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

0100

(合成抵抗回路の第2構成例)
図13は、第2構成例の合成抵抗回路2Bの回路図である。合成抵抗回路2Bは、第1端2aと第2端2bとの間に第1回路網20Aおよび第2回路網20Bを備える。図11に示された第1構成例の合成抵抗回路2Aの構成と比較すると、図13に示される第2構成例の合成抵抗回路2Bは、第1端2aと第2端2bとの間に第2回路網20Bを更に備える点で相違する。第2回路網20Bは、第1回路網20Aに対して並列に設けられている。第2回路網20Bは、抵抗器R6〜R10およびスイッチSW2〜SW4を含む。

0101

抵抗器R6およびスイッチSW2は、互いに直列に接続されて、ノードN21とノードN22との間に設けられている。抵抗器R7およびスイッチSW4は、互いに直列に接続されて、ノードN22とノードN23との間に設けられている。抵抗器R8は、ノードN23とノードN24との間に設けられている。抵抗器R9およびスイッチSW3は、互いに直列に接続されて、ノードN24とノードN21との間に設けられている。抵抗器R10は、ノードN21とノードN23との間に設けられている。ノードN22は第1端2aに接続されている。ノードN24は第2端2bに接続されている。合成抵抗回路2Bは、第1端2aと第2端2bとの間で、5個のスイッチSW0〜SW4それぞれのオン/オフの状態に応じた合成抵抗値を有することができる。

0102

一例として、5個のスイッチSW0〜SW4それぞれのオン/オフを制御する制御信号を3ビットの2進数(b2,b1,b0)で表すことができる。スイッチSW0は、b0=0であるときオフ状態となり、b0=1であるときオン状態となる。スイッチSW1は、b1=0であるときオフ状態となり、b1=1であるときオン状態となる。スイッチSW2は、b2=0であるときオフ状態となり、b2=1であるときオン状態となる。スイッチSW3は、b0&b2=0であるときオフ状態となり、b0&b2=1であるときオン状態となる。スイッチSW4は、b1&b2=0であるときオフ状態となり、b1&b2=1であるときオン状態となる。演算子&は、論理積を求める演算を表す。

0103

この例ではデコード回路が用いられる。デコード回路は、3ビットの2進数(b2,b1,b0)で表される制御信号を入力する。そして、このデコード回路は、ビットb0とビットb2との論理積の値を出力してスイッチSW3に与え、また、ビットb1とビットb2との論理積の値を出力してスイッチSW4に与える。

0104

b2=0であるとき、第2回路網20B内の3個のスイッチSW2〜SW4の何れもオフ状態となるので、合成抵抗回路2Bの合成抵抗値は、第1構成例の場合と同様に、ビットb1,b0の各値に応じた第1回路網20Aの合成抵抗値となる。b2=1であるとき、合成抵抗回路2Bの合成抵抗値は、並列接続された第1回路網20Aと第2回路網20Bとの合成抵抗値となる。b2=1であるときの第2回路網20Bの合成抵抗値は、ビットb1,b0の各値に応じた値となる。第2回路網20Bの抵抗器R6〜R10の抵抗値r6〜r10は、第1構成例における第1回路網20Aの抵抗値r1〜r5の設定方法と同様にして設定することができる。

0105

抵抗器R1〜R10の抵抗値r1〜r10の一例は次のとおりである。
r1=3842.04Ω
r2=7670.18Ω
r3=1200.54Ω
r4=2399.02Ω
r5= 906.028Ω
r6=3497.20Ω
r7=5948.26Ω
r8=1172.25Ω
r9=1993.024Ω
r10=797.874Ω

0106

図14は、これらの抵抗値を有する抵抗器R1〜R10を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチSW0〜SW4のオン/オフの状態をも示している。

0107

なお、2ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。

0108

本構成例の合成抵抗回路2Bは、5個のスイッチを用いて少なくとも8とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路2Bを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

0109

(合成抵抗回路の第3構成例)
図15は、第3構成例の合成抵抗回路2Cの回路図である。合成抵抗回路2Cは、第1端2aと第2端2bとの間に第1回路網20Aおよび第3回路網20Cを備える。図13に示された第2構成例の合成抵抗回路2Bの構成と比較すると、図15に示される第3構成例の合成抵抗回路2Cは、第2回路網20Bに替えて第3回路網20Cを備える点で相違する。第3回路網20Cは、第1回路網20Aに対して並列に設けられている。第3回路網20Cは、抵抗器R6〜R10およびスイッチSW2〜SW4を含む。

0110

第2構成例における第2回路網20Bでは、スイッチSW2は、抵抗器R6と直列に接続されて、ノードN21とノードN22との間に設けられていた。これに対して、第3構成例における第3回路網20Cでは、スイッチSW2は、抵抗器R10と直列に接続されて、ノードN21とノードN23との間に設けられている。合成抵抗回路2Cは、第1端2aと第2端2bとの間で、5個のスイッチSW0〜SW4それぞれのオン/オフの状態に応じた合成抵抗値を有することができる。

0111

第3構成例の合成抵抗回路2Cは、第2構成例の合成抵抗回路2Bと同様に、図14に示されるように、一例として、5個のスイッチSW0〜SW4それぞれのオン/オフを制御する制御信号を3ビットの2進数(b2,b1,b0)で表すことができ、抵抗器R1〜R10の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。

0112

本構成例の合成抵抗回路2Cも、5個のスイッチを用いて少なくとも8とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路2Cを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

0113

(合成抵抗回路の第4構成例)
図16は、第4構成例の合成抵抗回路2Dの回路図である。合成抵抗回路2Dは、第1端2aと第2端2bとの間に第1回路網20Aおよび第4回路網20Dを備える。図13に示された第2構成例の合成抵抗回路2Bの構成と比較すると、図16に示される第4構成例の合成抵抗回路2Dは、第2回路網20Bに替えて第4回路網20Dを備える点で相違する。第4回路網20Dは、第1回路網20Aに対して並列に設けられている。第4回路網20Dは、抵抗器R6〜R10およびスイッチSW2〜SW4を含む。

0114

第2構成例における第2回路網20Bでは、スイッチSW2は、抵抗器R6と直列に接続されて、ノードN21とノードN22との間に設けられていた。これに対して、第4構成例における第4回路網20Dでは、スイッチSW2は、ノードN24と第2端2bとの間に設けられている。合成抵抗回路2Dは、第1端2aと第2端2bとの間で、5個のスイッチSW0〜SW4それぞれのオン/オフの状態に応じた合成抵抗値を有することができる。

0115

一例として、5個のスイッチSW0〜SW4それぞれのオン/オフを制御する制御信号を3ビットの2進数(b2,b1,b0)で表すことができる。スイッチSW0およびスイッチSW3は、b0=0であるときオフ状態となり、b0=1であるときオン状態となる。スイッチSW1およびスイッチSW4は、b1=0であるときオフ状態となり、b1=1であるときオン状態となる。スイッチSW2は、b2=0であるときオフ状態となり、b2=1であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。

0116

b2=0であるとき、第4回路網20D内のスイッチSW2がオフ状態となるので、合成抵抗回路2Dの合成抵抗値は、第1構成例の場合と同様に、ビットb1,b0の各値に応じた第1回路網20Aの合成抵抗値となる。b2=1であるとき、合成抵抗回路2Dの合成抵抗値は、並列接続された第1回路網20Aと第4回路網20Dとの合成抵抗値となる。b2=1であるときの第4回路網20Dの合成抵抗値は、ビットb1,b0の各値に応じた値となる。

0117

第4構成例の合成抵抗回路2Dは、第2構成例の合成抵抗回路2Bと同様に、5個のスイッチSW0〜SW4それぞれのオン/オフを制御する制御信号を3ビットの2進数(b2,b1,b0)で表すことができ、抵抗器R1〜R10の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。図17は、これらの抵抗値を有する抵抗器R1〜R10を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチSW0〜SW4のオン/オフの状態をも示している。

0118

なお、2ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。スイッチSW2のオン抵抗値が無視できない場合には、ノードN22,N24間の合成抵抗値とスイッチSW2のオン抵抗値との和が所望値となるように抵抗器R6〜R10の抵抗値r6〜r10を設定するのが好ましい。

0119

本構成例の合成抵抗回路2Dは、5個のスイッチを用いて少なくとも8とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路2Dを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

0120

(合成抵抗回路の変形例)
合成抵抗回路は、上記第1〜第4の構成例の合成抵抗回路2A〜2Dに限定されるものではなく、種々の変形が可能である。例えば、第2構成例において、ノードN21とノードN22との間にスイッチSW2を設ける構成に替えて、ノードN23とノードN24との間にスイッチSW2を設ける構成としてもよく、このような構成としても等価である。また、第4構成例において、ノードN24と第2端2bとの間にスイッチSW2を設ける構成に替えて、ノードN22と第1端2aとの間にスイッチSW2を設ける構成としてもよく、このような構成としても等価である。

0121

合成抵抗回路は、第1回路網20Aに対して、第2回路網20B,第3回路網20Cおよび第4回路網20Dのうちの何れか同種または異種の2以上の回路網を並列に設ける構成としてもよい。合成抵抗回路は、第1回路網20Aに対して抵抗器を直列または並列に設ける構成としてもよい。また、合成抵抗回路は、第1回路網20Aに対して、互いに直列または並列に接続された抵抗器およびスイッチを並列に設ける構成としてもよい。

0122

抵抗器R1〜R10は、単一の抵抗器であってもよいし、複数の抵抗器を直列または並列に接続した構成であってもよい。半導体基板上に抵抗器を形成する場合、実現し易い抵抗値の範囲があるので、その範囲から外れる抵抗値を実現するには、その範囲内の抵抗値を有する複数の抵抗器を直列または並列に接続した構成とするのが好ましい。

0123

1A〜1D…増幅回路、1a…第1入力端、1b…第2入力端、1c…第1出力端、1d…第2出力端、2…第1抵抗回路、2A〜2D…合成抵抗回路、2a…第1端、2b…第2端、10A,10B…VI変換器、11…第1IV変換器、12…第2IV変換器、13…電流調整部、20A…第1回路網、20B…第2回路網、20C…第3回路網、20D…第4回路網、31…第1MOSトランジスタ、32…第2MOSトランジスタ、41…第1定電流源、42…第2定電流源、43…第3定電流源、44…第4定電流源、51…演算増幅器、52…抵抗器、61…演算増幅器、62…抵抗器、M1〜M12…MOSトランジスタ、N1〜N4,N11〜N14,N21〜N24…ノード、R1〜R10…抵抗器、SW0〜SW4…スイッチ。

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