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図面 (17)

課題

高解像度で多階調高品位な画像を低消費電力で表示でき、より高速で動作しより明るい表示が得られる電気光学装置を実現すること。

解決手段

電気光学装置10は、走査線42と、信号線43と、走査線42と信号線43との交差に対応して設けられた画素回路41と、第1高電位線47と、第1高電位線47よりも低い電位が供給される第1低電位線46と、第2高電位線49と、第2高電位線49よりも低い電位が供給される第2低電位線48とを備え、画素回路41は、発光素子20と、第1高電位線47と第1低電位線46との間に配置された記憶回路60と、ゲートが記憶回路60に電気的に接続されたN型の第1トランジスター31と、記憶回路60と信号線43との間に配置された第2トランジスター32とを含み、発光素子20と第1トランジスター31とが第2高電位線49と第2低電位線48との間に直列に配置されていることを特徴とする。

概要

背景

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光観察者の瞳に導くタイプのヘッドマウントディスプレイ(HMD)が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機EL(Electro Luminescence)素子を有する有機EL装置が使用されている。ヘッドマウントディスプレイに使用される有機EL装置では、高解像度化画素微細化)、表示の多階調化低消費電力化が求められている。

従来の有機EL装置では、走査線に供給される走査信号により選択トランジスターオン状態になると、信号線から供給される画像信号に基づく電位駆動トランジスターゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流有機EL素子に流れ、その電流量に応じた輝度で有機EL素子が発光する。

このように、従来の有機EL装置では、駆動トランジスターのゲート電位に応じて有機EL素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題がある。これに対して、駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を備えた有機EL装置が提案されている(例えば、特許文献1参照)。

概要

高解像度で多階調の高品位な画像を低消費電力で表示でき、より高速で動作しより明るい表示が得られる電気光学装置を実現すること。電気光学装置10は、走査線42と、信号線43と、走査線42と信号線43との交差に対応して設けられた画素回路41と、第1高電位線47と、第1高電位線47よりも低い電位が供給される第1低電位線46と、第2高電位線49と、第2高電位線49よりも低い電位が供給される第2低電位線48とを備え、画素回路41は、発光素子20と、第1高電位線47と第1低電位線46との間に配置された記憶回路60と、ゲートが記憶回路60に電気的に接続されたN型の第1トランジスター31と、記憶回路60と信号線43との間に配置された第2トランジスター32とを含み、発光素子20と第1トランジスター31とが第2高電位線49と第2低電位線48との間に直列に配置されていることを特徴とする。

目的

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第1電位が供給される第1電位線と、前記第1電位よりも低い第2電位が供給される第2電位線と、第3電位が供給される第3電位線と、前記第3電位よりも低い第4電位が供給される第4電位線と、を備え、前記画素回路は、発光素子と、前記第1電位線と前記第2電位線との間に配置された記憶回路と、ゲートが前記記憶回路に電気的に接続されたN型の第1トランジスターと、前記記憶回路と前記信号線との間に配置された第2トランジスターと、を含み、前記発光素子と前記第1トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置され、前記第2電位は前記第4電位よりも高いことを特徴とする電気光学装置

請求項2

前記第2電位に対する前記第1電位の電位差は、前記第4電位に対する前記第3電位の電位差よりも小さいことを特徴とする請求項1に記載の電気光学装置。

請求項3

前記第4電位に対する前記第2電位の電位差は、前記第1トランジスターの閾値電圧よりも小さいことを特徴とする請求項1又は2に記載の電気光学装置。

請求項4

前記第4電位に対する前記第1電位の電位差は、前記第1トランジスターの閾値電圧よりも大きいことを特徴とする請求項1乃至3のいずれか一項に記載の電気光学装置。

請求項5

前記第1トランジスターのドレインと前記発光素子とが電気的に接続されていることを特徴とする請求項1乃至4のいずれか一項に記載の電気光学装置。

請求項6

前記第1トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことを特徴とする請求項1乃至5のいずれか一項に記載の電気光学装置。

請求項7

制御線を備え、前記画素回路は、ゲートが前記制御線に電気的に接続された第3トランジスターを含み、前記発光素子と前記第1トランジスターと前記第3トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置されていることを特徴とする請求項1乃至6のいずれか一項に記載の電気光学装置。

請求項8

前記第3トランジスターのドレインと前記発光素子とが電気的に接続されていることを特徴とする請求項7に記載の電気光学装置。

請求項9

前記第3トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことを特徴とする請求項7又は8に記載の電気光学装置。

請求項10

前記第2トランジスターがオン状態であるときには、前記第3トランジスターはオフ状態であることを特徴とする請求項7乃至9のいずれか一項に記載の電気光学装置。

請求項11

前記第2トランジスターのゲートは前記走査線に電気的に接続され、前記走査線のいずれかに選択信号が供給される第1期間に、前記制御線には非活性信号が供給されることを特徴とする請求項7乃至10のいずれか一項に記載の電気光学装置。

請求項12

前記制御線に活性信号が供給される第2期間に、前記走査線には非選択信号が供給されることを特徴とする請求項11に記載の電気光学装置。

請求項13

請求項1乃至12のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器

請求項14

走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第1電位が供給される第1電位線と、前記第1電位よりも高い第2電位が供給される第2電位線と、第3電位が供給される第3電位線と、前記第3電位よりも高い第4電位が供給される第4電位線と、を備え、前記画素回路は、発光素子と、前記第1電位線と前記第2電位線との間に配置された記憶回路と、ゲートが前記記憶回路に電気的に接続されたP型の第1トランジスターと、前記記憶回路と前記信号線との間に配置された第2トランジスターと、を含み、前記発光素子と前記第1トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置され、前記第2電位は前記第4電位よりも低いことを特徴とする電気光学装置。

請求項15

前記第1電位に対する前記第2電位の電位差は、前記第3電位に対する前記第4電位の電位差よりも小さいことを特徴とする請求項14に記載の電気光学装置。

請求項16

前記第4電位に対する前記第2電位の電位差は、前記第1トランジスターの閾値電圧よりも大きいことを特徴とする請求項14又は15に記載の電気光学装置。

請求項17

前記第4電位に対する前記第1電位の電位差は、前記第1トランジスターの閾値電圧よりも小さいことを特徴とする請求項14乃至16のいずれか一項に記載の電気光学装置。

請求項18

前記第1トランジスターのドレインと前記発光素子とが電気的に接続されていることを特徴とする請求項14乃至17のいずれか一項に記載の電気光学装置。

請求項19

前記第1トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことを特徴とする請求項14乃至18のいずれか一項に記載の電気光学装置。

請求項20

制御線を備え、前記画素回路は、ゲートが前記制御線に電気的に接続された第3トランジスターを含み、前記発光素子と前記第1トランジスターと前記第3トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置されていることを特徴とする請求項14乃至19のいずれか一項に記載の電気光学装置。

請求項21

前記第3トランジスターのドレインと前記発光素子とが電気的に接続されていることを特徴とする請求項20に記載の電気光学装置。

請求項22

前記第3トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことを特徴とする請求項20又は21に記載の電気光学装置。

請求項23

前記第2トランジスターがオン状態であるときには、前記第3トランジスターはオフ状態であることを特徴とする請求項20乃至22のいずれか一項に記載の電気光学装置。

請求項24

前記第2トランジスターのゲートは前記走査線に電気的に接続され、前記走査線のいずれかに選択信号が供給される第1期間に、前記制御線には非活性信号が供給されることを特徴とする請求項20乃至23のいずれか一項に記載の電気光学装置。

請求項25

前記制御線に活性信号が供給される第2期間に、前記走査線には非選択信号が供給されることを特徴とする請求項24に記載の電気光学装置。

請求項26

請求項14乃至25のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。

技術分野

0001

本発明は、電気光学装置及び電子機器に関する。

背景技術

0002

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光観察者の瞳に導くタイプのヘッドマウントディスプレイ(HMD)が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機EL(Electro Luminescence)素子を有する有機EL装置が使用されている。ヘッドマウントディスプレイに使用される有機EL装置では、高解像度化画素微細化)、表示の多階調化低消費電力化が求められている。

0003

従来の有機EL装置では、走査線に供給される走査信号により選択トランジスターオン状態になると、信号線から供給される画像信号に基づく電位駆動トランジスターゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流有機EL素子に流れ、その電流量に応じた輝度で有機EL素子が発光する。

0004

このように、従来の有機EL装置では、駆動トランジスターのゲート電位に応じて有機EL素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題がある。これに対して、駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を備えた有機EL装置が提案されている(例えば、特許文献1参照)。

先行技術

0005

特開2004−062199号公報

発明が解決しようとする課題

0006

しかしながら、特許文献1に記載のように補償回路を設けると補償回路にも電流が流れるため、消費電力の増大を招いてしまう。また、従来のアナログ駆動では、表示を多階調化するためには、画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化(画素の微細化)との両立が困難であるとともに、容量素子の充放電に伴い消費電力も増大する。換言すると、従来の技術では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

課題を解決するための手段

0007

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。

0008

(適用例1)本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第1電位が供給される第1電位線と、前記第1電位よりも低い第2電位が供給される第2電位線と、第3電位が供給される第3電位線と、前記第3電位よりも低い第4電位が供給される第4電位線と、を備え、前記画素回路は、発光素子と、前記第1電位線と前記第2電位線との間に配置された記憶回路と、ゲートが前記記憶回路に電気的に接続されたN型の第1トランジスターと、前記記憶回路と前記信号線との間に配置された第2トランジスターと、を含み、前記発光素子と前記第1トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置され、前記第2電位は前記第4電位よりも高いことを特徴とする。

0009

本適用例の構成によれば、画素回路が第1電位線と第2電位線との間に配置された記憶回路を含み、ゲートが記憶回路に電気的に接続されたN型の第1トランジスターと発光素子とが第3電位線と第4電位線との間に直列に配置され、第2トランジスターが記憶回路と信号線との間に配置されている。そのため、第2トランジスターを介して、オンオフ2値表現されるデジタル信号を記憶回路に書き込み、第1トランジスターを介して発光素子の発光と非発光との割合を制御して階調表示を行うことが可能となる。これにより、各トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、補償回路がなくても、画素間での明るさのばらつきや階調のずれを低減できる。また、デジタル駆動では、一枚の画像を表示するフィールドにおいて発光素子の発光と非発光とを制御する単位となるサブフィールドの数を増やすことにより、容量素子がなくても、容易に階調数を上げることができる。又、大きな容量素子を保有する必要がないので、画素の微細化が可能となる。これにより、画素を微細化して高解像度化することができるとともに、容量素子の充放電に伴う電力消費を低減できる。

0010

さらに、第2電位が第4電位よりも高いので、その分第4電位に対する第1電位の電位差を、第2電位に対する第1電位の電位差よりも大きくすることができる。そのため、記憶回路に記憶された画像信号が発光に相当する高電位側の第1電位となって第1トランジスターがオン状態となったとき、第1トランジスターのソース電位である第4電位に対してゲート電位である第1電位が高いので、第1トランジスターのゲートソース電圧を記憶回路の動作電圧よりも大きくできる。これにより、記憶回路の動作電圧を小さくしても、第1トランジスターをほぼ線形に動作させる(以下では、単に線形動作させるという)ことができるので、発光素子を発光させる際に第1トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなり、発光輝度均一性を向上することができる。これらの結果、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することができる。

0011

(適用例2)本適用例に係る電気光学装置であって、前記第2電位に対する前記第1電位の電位差は、前記第4電位に対する前記第3電位の電位差よりも小さいことが好ましい。

0012

本適用例の構成によれば、第1電位と第2電位とが供給される低電圧系電源で記憶回路を動作させるため、記憶回路を微細化できるので、記憶回路を高速動作させることが可能となる。一方、第3電位と第4電位とが供給される高電圧系電源で発光素子を発光させるので、発光素子の発光輝度を高めることができる。この結果、より高速で動作し、より明るい表示が得られる電気光学装置を実現することができる。

0013

(適用例3)本適用例に係る電気光学装置であって、前記第4電位に対する前記第2電位の電位差は、前記第1トランジスターの閾値電圧よりも小さいことが好ましい。

0014

本適用例の構成によれば、記憶回路に記憶された画像信号が非発光に相当する低電位側の第2電位となって第1トランジスターをオフ状態とする際に、第1トランジスターのゲートソース電圧となる第4電位と第2電位との電位差が第1トランジスターの閾値電圧よりも小さいので、第1トランジスターを確実にオフ状態とすることができる。これにより、低電圧系電源と高電圧系電源との2種類の電気系統を用いても、発光素子を非発光とすべきときに確実に非発光とすることができる。

0015

(適用例4)本適用例に係る電気光学装置であって、前記第4電位に対する前記第1電位の電位差は、前記第1トランジスターの閾値電圧よりも大きいことが好ましい。

0016

本適用例の構成によれば、記憶回路に記憶された画像信号が発光に相当する高電位側の第1電位となって第1トランジスターをオン状態とする際に、第1トランジスターのゲートソース電圧となる第4電位と第1電位との電位差が第1トランジスターの閾値電圧よりも大きくなるので、第1トランジスターを確実にオン状態とすることができる。これにより、低電圧系電源と高電圧系電源との2種類の電気系統を用いても、発光素子を発光とすべきときに確実に発光とすることができる。

0017

(適用例5)本適用例に係る電気光学装置であって、前記第1トランジスターのドレインと前記発光素子とが電気的に接続されていることが好ましい。

0018

本適用例の構成によれば、第3電位線と第4電位線との間に発光素子と直列に配置されたN型の第1トランジスターのドレインが発光素子に電気的に接続されているので、第1トランジスターのソースは第4電位線に電気的に接続される。そのため、第1トランジスターをオン状態とする際に、第1トランジスターのゲートソース電圧を十分大きくできるので、第1トランジスターを線形動作させることができる。換言すると、第1トランジスターのソースドレイン電圧が小さくとも、第1トランジスターの電気伝導度を大きくすることができる。これにより、第3電位と第4電位との電位差の大半が発光素子にかかることになるので、発光素子を発光させる際に第1トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれをより小さくすることができる。

0019

(適用例6)本適用例に係る電気光学装置であって、前記第1トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

0020

本適用例の構成によれば、第1トランジスターをオン状態とし発光素子をオン状態として発光素子を発光させる際に、第1トランジスターを線形動作させることができる。この結果、発光素子と第1トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第1トランジスターの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれを小さくすることができる。

0021

(適用例7)本適用例に係る電気光学装置であって、制御線を備え、前記画素回路は、ゲートが前記制御線に電気的に接続された第3トランジスターを含み、前記発光素子と前記第1トランジスターと前記第3トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置されていることが好ましい。

0022

本適用例の構成によれば、制御線により第3トランジスターを独立に制御できる。即ち、記憶回路への画像信号を書き込む期間と当該画素回路の発光素子が発光させ得る表示期間とを独立に制御することができる。記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間とすることが可能になるので、時分割駆動にて正確な階調表現を実現することができる。

0023

(適用例8)本適用例に係る電気光学装置であって、前記第3トランジスターのドレインと前記発光素子とが電気的に接続されていることが好ましい。

0024

本適用例の構成によれば、第3電位線と第4電位線との間に発光素子及び第1トランジスターと直列に配置された第3トランジスターのドレインが発光素子に電気的に接続されているので、第3トランジスターのソースは第3電位線又は第4電位線に電気的に接続されることになる。具体的には、第3トランジスターがP型の場合は第3トランジスターは発光素子よりも第3電位線側に配置され、第3トランジスターがN型の場合は第3トランジスターは発光素子よりも第4電位線側に配置されることになる。そのため、第3トランジスターをオン状態とする際に、第3トランジスターのゲートソース電圧を十分大きくできるので、第3トランジスターを線形動作させることができる。換言すると、第3トランジスターのソースドレイン電圧が小さくとも、第3トランジスターの電気伝導度を大きくすることができる。これにより、第3電位と第4電位との電位差の大半が発光素子にかかることになるので、発光素子を発光させる際に第3トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれをより小さくすることができる。

0025

(適用例9)本適用例に係る電気光学装置であって、前記第3トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

0026

本適用例の構成によれば、第1トランジスターと第3トランジスターとをオン状態とし発光素子をオン状態として発光素子を発光させる際に、第1トランジスターだけでなく第3トランジスターも線形動作させることができる。これにより、発光素子と第1トランジスターと第3トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第3トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれを小さくすることができる。

0027

(適用例10)本適用例に係る電気光学装置であって、前記第2トランジスターがオン状態であるときには、前記第3トランジスターはオフ状態であることが好ましい。

0028

本適用例の構成によれば、記憶回路と信号線との間に配置された第2トランジスターがオン状態であるときに第3トランジスターがオフ状態であるので、記憶回路に画像信号を書き込む際に、発光素子の発光を停止することができる。これにより、記憶回路に信号を低消費電力で確実かつ高速に書き込む(又は書き換える)ことができるので、信号が正しく書き込まれないことに起因する誤表示画像表示の品位の低下を抑止できる。更に、記憶回路の画像信号を書き換える際には、発光素子は発光しないので、画像信号の書き換えに伴う発光と非発光との間の遷移状態を排除することができる。この結果、発光と非発光とを時分割で制御するデジタル階調表示で正確な階調を表示することができる。

0029

(適用例11)本適用例に係る電気光学装置であって、前記第2トランジスターのゲートは前記走査線に電気的に接続され、前記走査線のいずれかに選択信号が供給される第1期間に、前記制御線には非活性信号が供給されることが好ましい。

0030

本適用例の構成によれば、走査線と制御線とにより、第2トランジスターと第3トランジスターとを独立に制御できる。そして、選択信号により第2トランジスターがオン状態となる第1期間に第3トランジスターはオフ状態となるので、第1期間を、発光素子を発光させない状態で記憶回路に画像信号を書き込む期間とすることができる。

0031

(適用例12)本適用例に係る電気光学装置であって、前記制御線に活性信号が供給される第2期間に、前記走査線には非選択信号が供給されることが好ましい。

0032

本適用例の構成によれば、活性信号により第3トランジスターがオン状態となる第2期間に第2トランジスターはオフ状態となるので、発光素子が発光し得る第2期間に記憶回路への画像信号の書き込みを停止することができる。また、第1期間と第2期間とを独立に制御できるので、第1期間の長さに関わらず、発光素子が発光し得る第2期間の長さを様々に異ならせることができる。これにより、デジタル時分割駆動でより高階調な表示を実現することができる。さらに、制御線に供給される信号(活性信号、非活性信号)を複数の画素で共有することが可能になるので、複数の走査線をすべて選択し終える一垂直期間よりも第2期間が短くなるサブフィールドが有っても、容易に電気光学装置を駆動することができる。

0033

(適用例13)本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

0034

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

0035

(適用例14)本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第1電位が供給される第1電位線と、前記第1電位よりも高い第2電位が供給される第2電位線と、第3電位が供給される第3電位線と、前記第3電位よりも高い第4電位が供給される第4電位線と、を備え、前記画素回路は、発光素子と、前記第1電位線と前記第2電位線との間に配置された記憶回路と、ゲートが前記記憶回路に電気的に接続されたP型の第1トランジスターと、前記記憶回路と前記信号線との間に配置された第2トランジスターと、を含み、前記発光素子と前記第1トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置され、前記第2電位は前記第4電位よりも低いことを特徴とする。

0036

本適用例の構成によれば、画素回路が第1電位線と第2電位線との間に配置された記憶回路を含み、ゲートが記憶回路に電気的に接続されたP型の第1トランジスターと発光素子とが第3電位線と第4電位線との間に直列に配置され、第2トランジスターが記憶回路と信号線との間に配置されている。そのため、第2トランジスターを介して、オン/オフの2値で表現されるデジタル信号を記憶回路に書き込み、第1トランジスターを介して発光素子の発光と非発光との割合を制御して階調表示を行うことが可能となる。これにより、各トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、補償回路がなくても、画素間での明るさのばらつきや階調のずれを低減できる。また、デジタル駆動では、一枚の画像を表示するフィールドにおいて発光素子の発光と非発光とを制御する単位となるサブフィールドの数を増やすことにより、容量素子がなくても、容易に階調数を上げることができる。又、大きな容量素子を保有する必要がないので、画素の微細化が可能となる。これにより、画素を微細化して高解像度化することができるとともに、容量素子の充放電に伴う電力消費を低減できる。

0037

さらに、第2電位が第4電位よりも低いので、その分第4電位に対する第1電位の電位差を、第2電位に対する第1電位との電位差よりも小さくすることができる。そのため、記憶回路に記憶された画像信号が発光に相当する低電位側の第1電位となって第1トランジスターがオン状態となったとき、第1トランジスターのソース電位である第4電位に対してゲート電位である第1電位が低いので、第1トランジスターのゲートソース電圧を記憶回路の動作電圧よりも大きくできる。これにより、記憶回路の動作電圧を小さくしても、第1トランジスターを線形動作させることができるので、発光素子を発光させる際に第1トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなり、発光輝度の均一性を向上することができる。これらの結果、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することができる。

0038

(適用例15)本適用例に係る電気光学装置であって、前記第1電位に対する前記第2電位の電位差は、前記第3電位に対する前記第4電位の電位差よりも小さいことが好ましい。

0039

本適用例の構成によれば、第1電位と第2電位とが供給される低電圧系電源で記憶回路を動作させるため、記憶回路を微細化できるので、記憶回路を高速動作させることが可能となる。一方、第3電位と第4電位とが供給される高電圧系電源で発光素子を発光させるので、発光素子の発光輝度を高めることができる。この結果、より高速で動作し、より明るい表示が得られる電気光学装置を実現することができる。

0040

(適用例16)本適用例に係る電気光学装置であって、前記第4電位に対する前記第2電位の電位差は、前記第1トランジスターの閾値電圧よりも大きいことが好ましい。

0041

本適用例の構成によれば、記憶回路に記憶された画像信号が非発光に相当する高電位側の第2電位となって第1トランジスターをオフ状態とする際に、第1トランジスターのゲートソース電圧となる第2電位と第4電位との電位差が第1トランジスターの閾値電圧よりも大きいので、第1トランジスターを確実にオフ状態とすることができる。これにより、低電圧系電源と高電圧系電源との2種類の電気系統を用いても、発光素子を非発光とすべきときに確実に非発光とすることができる。

0042

(適用例17)本適用例に係る電気光学装置であって、前記第4電位に対する前記第1電位の電位差は、前記第1トランジスターの閾値電圧よりも小さいことが好ましい。

0043

本適用例の構成によれば、記憶回路に記憶された画像信号が発光に相当する低電位側の第1電位となって第1トランジスターをオン状態とする際に、第1トランジスターのゲートソース電圧となる第1電位と第4電位との電位差が第1トランジスターの閾値電圧よりも小さくなるので、第1トランジスターを確実にオン状態とすることができる。これにより、低電圧系電源と高電圧系電源との2種類の電気系統を用いても、発光素子を発光とすべきときに確実に発光とすることができる。

0044

(適用例18)本適用例に係る電気光学装置であって、前記第1トランジスターのドレインと前記発光素子とが電気的に接続されていることが好ましい。

0045

本適用例の構成によれば、第3電位線と第4電位線との間に発光素子と直列に配置されたP型の第1トランジスターのドレインが発光素子に電気的に接続されているので、第1トランジスターのソースは第4電位線に電気的に接続される。そのため、第1トランジスターをオン状態とする際に、第1トランジスターのゲートソース電圧を十分大きくできるので、第1トランジスターを線形動作させることができる。換言すると、第1トランジスターのソースドレイン電圧が小さくとも、第1トランジスターの電気伝導度を大きくすることができる。これにより、第3電位と第4電位との電位差の大半が発光素子にかかることになるので、発光素子を発光させる際に第1トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれをより小さくすることができる。

0046

(適用例19)本適用例に係る電気光学装置であって、前記第1トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

0047

本適用例の構成によれば、第1トランジスターをオン状態とし発光素子をオン状態として発光素子を発光させる際に、第1トランジスターを線形動作させることができる。この結果、発光素子と第1トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第1トランジスターの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれを小さくすることができる。

0048

(適用例20)本適用例に係る電気光学装置であって、制御線を備え、前記画素回路は、ゲートが前記制御線に電気的に接続された第3トランジスターを含み、前記発光素子と前記第1トランジスターと前記第3トランジスターとが前記第3電位線と前記第4電位線との間に直列に配置されていることが好ましい。

0049

本適用例の構成によれば、制御線により第3トランジスターを独立に制御できる。即ち、記憶回路への画像信号を書き込む期間と当該画素回路の発光素子が発光させ得る表示期間とを独立に制御することができる。記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間とすることが可能になるので、時分割駆動にて正確な階調表現を実現することができる。

0050

(適用例21)本適用例に係る電気光学装置であって、前記第3トランジスターのドレインと前記発光素子とが電気的に接続されていることが好ましい。

0051

本適用例の構成によれば、第3電位線と第4電位線との間に発光素子及び第1トランジスターと直列に配置された第3トランジスターのドレインが発光素子に電気的に接続されているので、第3トランジスターのソースは第3電位線又は第4電位線に電気的に接続されることになる。具体的には、第3トランジスターがP型の場合は第3トランジスターは発光素子よりも第4電位線側に配置され、第3トランジスターがN型の場合は第3トランジスターは発光素子よりも第3電位線側に配置されることになる。そのため、第3トランジスターをオン状態とする際に、第3トランジスターのゲートソース電圧を十分大きくできるので、第3トランジスターを線形動作させることができる。換言すると、第3トランジスターのソースドレイン電圧が小さくとも、第3トランジスターの電気伝導度を大きくすることができる。これにより、第3電位と第4電位との電位差の大半が発光素子にかかることになるので、発光素子を発光させる際に第3トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれをより小さくすることができる。

0052

(適用例22)本適用例に係る電気光学装置であって、前記第3トランジスターのオン抵抗は、前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

0053

本適用例の構成によれば、第1トランジスターと第3トランジスターとをオン状態とし発光素子をオン状態として発光素子を発光させる際に、第1トランジスターだけでなく第3トランジスターも線形動作させることができる。これにより、発光素子と第1トランジスターと第3トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第3トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさのばらつきや階調のずれを小さくすることができる。

0054

(適用例23)本適用例に係る電気光学装置であって、前記第2トランジスターがオン状態であるときには、前記第3トランジスターはオフ状態であることが好ましい。

0055

本適用例の構成によれば、記憶回路と信号線との間に配置された第2トランジスターがオン状態であるときに第3トランジスターがオフ状態であるので、記憶回路に画像信号を書き込む際に、発光素子の発光を停止することができる。これにより、記憶回路に信号を低消費電力で確実かつ高速に書き込む(又は書き換える)ことができるので、信号が正しく書き込まれないことに起因する誤表示や画像表示の品位の低下を抑止できる。更に、記憶回路の画像信号を書き換える際には、発光素子は発光しないので、画像信号の書き換えに伴う発光と非発光との間の遷移状態を排除することができる。この結果、発光と非発光とを時分割で制御するデジタル階調表示で正確な階調を表示することができる。

0056

(適用例24)本適用例に係る電気光学装置であって、前記第2トランジスターのゲートは前記走査線に電気的に接続され、前記走査線のいずれかに選択信号が供給される第1期間に、前記制御線には非活性信号が供給されることが好ましい。

0057

本適用例の構成によれば、走査線と制御線とにより、第2トランジスターと第3トランジスターとを独立に制御できる。そして、選択信号により第2トランジスターがオン状態となる第1期間に第3トランジスターはオフ状態となるので、第1期間を、発光素子を発光させない状態で記憶回路に画像信号を書き込む期間とすることができる。

0058

(適用例25)本適用例に係る電気光学装置であって、前記制御線に活性信号が供給される第2期間に、前記走査線には非選択信号が供給されることが好ましい。

0059

本適用例の構成によれば、活性信号により第3トランジスターがオン状態となる第2期間に第2トランジスターはオフ状態となるので、発光素子が発光し得る第2期間に記憶回路への画像信号の書き込みを停止することができる。また、第1期間と第2期間とを独立に制御できるので、第1期間の長さに関わらず、発光素子が発光し得る第2期間の長さを様々に異ならせることができる。これにより、デジタル時分割駆動でより高階調な表示を実現することができる。さらに、制御線に供給される信号(活性信号、非活性信号)を複数の画素で共有することが可能になるので、複数の走査線をすべて選択し終える一垂直期間よりも第2期間が短くなるサブフィールドが有っても、容易に電気光学装置を駆動することができる。

0060

(適用例26)本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

0061

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

図面の簡単な説明

0062

本実施形態に係る電子機器の概要を説明する図。
本実施形態に係る電子機器の内部構造を説明する図。
本実施形態に係る電子機器の光学系を説明する図。
本実施形態に係る電気光学装置の構成を示す概略平面図。
本実施形態に係る電気光学装置の回路ブロック図。
本実施形態に係る画素の構成を説明する図。
本実施形態に係る電気光学装置のデジタル駆動を説明する図。
実施例1に係る画素回路の構成を説明する図。
本実施形態に係る画素回路の駆動方法を説明する図。
変形例1に係る画素回路の構成を説明する図。
変形例2に係る画素回路の構成を説明する図。
変形例3に係る画素回路の構成を説明する図。
実施例2に係る画素回路の構成を説明する図。
変形例4に係る画素回路の構成を説明する図。
変形例5に係る画素回路の構成を説明する図。
変形例6に係る画素回路の構成を説明する図。

実施例

0063

以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。

0064

「電子機器の概要」
まず、図1を参照して電子機器の概要を説明する。図1は、本実施形態に係る電子機器の概要を説明する図である。

0065

ヘッドマウントディスプレイ100は、本実施形態に係る電子機器の一例であり、電気光学装置10(図3参照)を備えている。図1に示すように、ヘッドマウントディスプレイ100は、眼鏡のような外観を有している。このヘッドマウントディスプレイ100を装着した使用者に対して、画像となる映像光GL(図3参照)を視認させると共に、使用者に外界光シースルーで視認させている。要するに、ヘッドマウントディスプレイ100は、外界光と映像光GLとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。

0066

ヘッドマウントディスプレイ100は、使用者の眼前を覆う透視部材101と、透視部材101を支持するフレーム102と、フレーム102の左右両端カバー部から後方のつる部分(テンプル)にかけての部分に付加された第1内蔵装置部105aと第2内蔵装置部105bとを備えている。

0067

透視部材101は、使用者の眼前を覆う肉厚湾曲した光学部材(透過アイカバー)であり、第1光学部分103aと第2光学部分103bとに分かれている。図1で左側の第1光学部分103aと第1内蔵装置部105aとを組み合わせた第1表示機器151は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図1で右側の第2光学部分103bと第2内蔵装置部105bとを組み合わせた第2表示機器152は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第1表示機器151と第2表示機器152とには電気光学装置10(図3参照)が組み込まれている。

0068

「電子機器の内部構造」
図2は、本実施形態に係る電子機器の内部構造を説明する図である。図3は、本実施形態に係る電子機器の光学系を説明する図である。次に、図2図3とを参照して電子機器の内部構造と光学系とを説明する。なお、図2図3とでは第1表示機器151を電子機器の例として説明しているが、第2表示機器152に対しても左右対称で殆ど同じ構造をなしている。したがって、第1表示機器151について説明し、第2表示機器152の詳細な説明は省略する。

0069

図2に示すように、第1表示機器151は、投射透視装置170と、電気光学装置10(図3参照)とを備えている。投射透視装置170は、導光部材であるプリズム110と、光透過部材150と、結像用の投射レンズ130(図3参照)とを備える。プリズム110と光透過部材150とは接合によって一体化され、例えばプリズム110の上面110eとフレーム161の下面161eとが接するようにフレーム161の下側にしっかりと固定されている。

0070

投射レンズ130は、これを収納する鏡筒162を介してプリズム110の端部に固定されている。投射透視装置170のうちプリズム110と光透過部材150とは、図1における第1光学部分103aに相当し、投射透視装置170の投射レンズ130と、電気光学装置10とは、図1における第1内蔵装置部105aに相当する。

0071

投射透視装置170のうち、プリズム110は、平面視において顔面に沿うように湾曲した円弧状の部材であり、に近い中央側の第1プリズム部分111と、鼻から離れた周辺側の第2プリズム部分112とに分けて考えることができる。第1プリズム部分111は、光出射側に配置され、光学的な機能を有する側面として、第1面S11(図3参照)と、第2面S12と、第3面S13とを有する。

0072

第2プリズム部分112は、光入射側に配置され、光学的な機能を有する側面として、第4面S14(図3参照)と、第5面S15と、を有する。このうち、第1面S11と第4面S14とが隣接し、第3面S13と第5面S15とが隣接し、第1面S11と第3面S13との間に第2面S12が配置されている。又、プリズム110は、第1面S11から第4面S14に隣接する上面110eを有する。

0073

プリズム110は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂注入固化させることにより、成形する。プリズム110の本体部分110s(図3参照)は、一体形成品とされているが、第1プリズム部分111と第2プリズム部分112とに分けて考えることができる。第1プリズム部分111は、映像光GLの導波及び出射を可能にすると共に、外界光の透視を可能にする。第2プリズム部分112は、映像光GLの入射及び導波を可能にする。

0074

光透過部材150は、プリズム110と一体的に固定されている。光透過部材150は、プリズム110の透視機能補助する部材(補助プリズム)である。光透過部材150は、可視域で高い光透過性を示し、プリズム110の本体部分110sと略同一の屈折率を有する樹脂材料で形成されている。光透過部材150は、例えば熱可塑性樹脂の成形によって形成される。

0075

図3に示すように、投射レンズ130は、入射側光軸に沿って例えば3つのレンズ131,132,133を有している。各レンズ131,132,133は、レンズの光入射面の中心軸回転対称なレンズであり、少なくとも1つ以上が非球面レンズとなっている。

0076

投射レンズ130は、電気光学装置10から出射された映像光GLをプリズム110内に入射させて眼EYに再結像させる。要するに、投射レンズ130は、電気光学装置10の各画素から出射された映像光GLを、プリズム110を介して眼EYに再結像させるためのリレー光学系である。投射レンズ130は、鏡筒162内に保持され、電気光学装置10は、鏡筒162の一端に固定されている。プリズム110の第2プリズム部分112は、投射レンズ130を保持する鏡筒162に連結され、投射レンズ130及び電気光学装置10を間接的に支持している。

0077

ヘッドマウントディスプレイ100のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ100のような電子機器に使用される電気光学装置10では、高解像度化(画素の微細化)、表示の多階調化、低消費電力化が求められている。

0078

[電気光学装置の構成]
次に、図4を参照して電気光学装置の構成を説明する。図4は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置10が、発光素子として有機EL素子を備える有機EL装置である場合を例に取り説明する。図4に示すように、本実施形態に係る電気光学装置10は、素子基板11と、保護基板12とを有している。素子基板11には、不図示のカラーフィルターが設けられている。素子基板11と保護基板12とは、不図示の充填剤を介して対向配置され接着されている。

0079

素子基板11は、例えば、単結晶半導体基板(例えば単結晶シリコン基板)で構成されている。素子基板11は、表示領域Eと、表示領域Eを囲む非表示領域Dとを有している。表示領域Eには、例えば、青色(B)光が発せられるサブ画素58Bと、緑色(G)光が発せられるサブ画素58Gと、赤色(R)光が発せられるサブ画素58Rとが、例えばマトリックス状に配列されている。サブ画素58B、サブ画素58G、サブ画素58Rのそれぞれには、発光素子20(図6参照)が設けられている。電気光学装置10では、サブ画素58B、サブ画素58G、サブ画素58Rを含む画素59が表示単位となって、フルカラーの表示が提供される。

0080

なお、本明細書では、サブ画素58B、サブ画素58G、及びサブ画素58Rを区別せず、総称してサブ画素58と称する場合がある。表示領域Eは、サブ画素58から発せられる光が透過し、表示に寄与する領域である。非表示領域Dは、サブ画素58から発せられる光が透過せず、表示に寄与しない領域である。

0081

素子基板11は、保護基板12よりも大きく、保護基板12からはみ出した素子基板11の第1辺に沿って、複数の外部接続用端子13が配列されている。複数の外部接続用端子13と表示領域Eとの間には、信号線駆動回路53が設けられている。該第1辺と直交する他の第2辺と表示領域Eとの間には、走査線駆動回路52が設けられている。また、該第1辺と直交し第2辺と対向する第3辺と表示領域Eとの間には、制御線駆動回路54が設けられている。

0082

保護基板12は、素子基板11よりも小さく、外部接続用端子13が露出されるように配置されている。保護基板12は、光透過性の基板であり、例えば石英基板ガラス基板等を使用することができる。保護基板12は、表示領域Eにおいて、サブ画素58に配置された発光素子20が損傷しないように保護する役割を有し、少なくとも表示領域Eに対向するように配置される。

0083

なお、カラーフィルターは、素子基板11における発光素子20上に設けられていてもよいし、保護基板12に設けられていてもよい。発光素子20から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板12は必須ではなく、保護基板12の代わりに、素子基板11に発光素子20を保護する保護層が設けられた構成であってもよい。

0084

本明細書では、外部接続用端子13が配列された上記第1辺に沿った方向をX方向(行方向)とし、該第1辺と直交し互いに対向する他の2辺(第2辺、第3辺)に沿った方向(列方向)をY方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素58が列方向(Y方向)に配列され、異なる色の発光が得られるサブ画素58が行方向(X方向)に配列される、所謂ストライプ方式の配置が採用されている。

0085

なお、行方向(X方向)におけるサブ画素58の配置は、図4に示すようなB、G、Rの順であることに限定されず、例えば、R、G、Bの順であってもよい。また、サブ画素58の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Sストライプ方式等であってもよく、加えて、サブ画素58B,58G,58Rの形状や大きさは同じであることに限定されない。

0086

(第1実施形態)
「電気光学装置の回路構成
次に、図5を参照して、電気光学装置の回路構成を説明する。図5は、本実施形態に係る電気光学装置の回路ブロック図である。図5に示すように、電気光学装置10の表示領域Eには、互いに交差する複数の走査線42と複数の信号線43とが形成され、走査線42と信号線43との各交差に対応してサブ画素58が行列状に配列されている。各サブ画素58には、発光素子20や第1トランジスター31(図8参照)等を含む画素回路41が設けられている。

0087

電気光学装置10の表示領域Eには、各走査線42に対応して、制御線44が形成されている。走査線42と制御線44とは行方向(X方向)に延在している。又、表示領域Eには、各信号線43に対応して、相補信号線45が形成されている。信号線43と相補信号線45とは列方向(Y方向)に延在している。

0088

電気光学装置10では、表示領域Eに、M行×N列のサブ画素58が行列状に配置されている。具体的には、表示領域Eに、M本の走査線42とM本の制御線44とN本の信号線43とN本の相補信号線45とが形成されている。なお、MとNとは2以上の整数であり、本実施形態では一例として、M=720、N=1280×pとされている。pは、1以上の整数であり、表示の基本色の数を表す。本実施形態では、p=3、即ち、表示の基本色がR、G、Bの3色である場合を例に説明する。

0089

電気光学装置10は、表示領域E外に駆動部50を有している。駆動部50から、表示領域Eに配列された各画素回路41に各種信号が供給され、画素59(3色のサブ画素58)を表示単位として画像が表示領域Eに表示される。駆動部50は、駆動回路51と制御装置55とを含む。制御装置55は、表示用信号を駆動回路51に供給する。駆動回路51は、表示用信号に基づき複数の走査線42と複数の信号線43と複数の制御線44とを介して各画素回路41に駆動信号を供給する。

0090

さらに、非表示領域D及び表示領域Eには、第1電位が供給される第1電位線としての第1高電位線47と、第2電位が供給される第2電位線としての第1低電位線46と、第3電位が供給される第3電位線としての第2高電位線49と、第4電位が供給される第4電位線としての第2低電位線48と、が配置されている。第1実施形態では、各画素回路41に対して、第1高電位線47は第1電位を供給し、第1低電位線46は第2電位を供給し、第2高電位線49は第3電位を供給し、第2低電位線48は第4電位を供給する。

0091

第1実施形態では、第2電位は第1電位よりも低く、第1電位(V1)がVDD1(例えばV1=VDD1=3.25V)であり、第2電位(V2)がVSS1(例えばV2=VSS1=0.25V)である。又、第4電位は第3電位よりも低く、第3電位(V3)がVDD2(例えばV3=VDD2=7V)であり、第4電位(V4)がVSS2(例えばV4=VSS2=0V)である。本実施形態では、第1電位(VDD1)と第2電位(VSS1)とで低電圧系電源が構成され、第3電位(VDD2)と第4電位(VSS2)とで高電圧系電源が構成される。

0092

なお、本実施形態では一例として、第1高電位線47と第1低電位線46と第2高電位線49と第2低電位線48とが表示領域E内で行方向に延在しているが、これらは列方向に延在してもよいし、これらの一部が行方向に延在し他が列方向に延在してもよいし、これらが行列方向に格子状に配置されていてもよい。

0093

駆動回路51は、走査線駆動回路52と信号線駆動回路53と制御線駆動回路54とを含む。駆動回路51は、非表示領域D(図4参照)に設けられている。本実施形態では、駆動回路51と画素回路41とは、図4に示す素子基板11(本実施形態では、単結晶シリコン基板)上に形成されている。具体的には、駆動回路51や画素回路41は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。

0094

走査線駆動回路52には、走査線42が電気的に接続されている。走査線駆動回路52は、画素回路41を行方向に選択又は非選択とする走査信号(Scan)を各走査線42に出力し、走査線42はこの走査信号を画素回路41に伝える。換言すると、走査信号は選択状態非選択状態とを有しており、走査線42は、走査線駆動回路52からの走査信号を受けて、適宜、選択され得る。

0095

後述するように、本実施形態では、第2トランジスター32と相補第2トランジスター38とがともにN型である(図8参照)ので、選択状態における走査信号(選択信号)は高電位で、一例として第3電位(V3=VDD2)である。こうすると、低電圧系電源で構成される画像信号がどんな値であっても、第2トランジスター32と相補第2トランジスター38とは、選択状態では画像信号を高速に記憶回路へと転送することができる。

0096

又、非選択状態における走査信号(非選択信号)は低電位で、一例として第4電位(V4=VSS2)である。こうすると、低電圧系電源で構成される画像信号がどんな値であっても、第2トランジスター32と相補第2トランジスター38とは、非選択状態では、記憶回路と信号線43との間、及び記憶回路と相補信号線45との間を遮断することができる。

0097

なお、M本の走査線42のうちi行目の走査線42に供給される走査信号を特定する際には、i行目の走査信号Scan iと表記する。走査線駆動回路52は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、1行目の走査信号Scan 1〜M行目の走査信号Scan Mが形成される。

0098

信号線駆動回路53には、信号線43と相補信号線45とが電気的に接続されている。信号線駆動回路53は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路53は、走査線42の選択に同期して、N本の信号線43の各々に画像信号(Data)を供給し、N本の相補信号線45の各々に相補画像信号(XData)を供給する。画像信号と相補画像信号とは、第1電位(本実施形態ではVDD1)と第2電位(本実施形態ではVSS1)とのいずれかの電位を取るデジタル信号である。

0099

なお、N本の信号線43のうちj列目の信号線43に供給される画像信号を特定する際には、j列目の画像信号Data jと表記する。同様に、N本の相補信号線45のうちj列目の相補信号線45に供給される相補画像信号を特定する際には、j列目の相補画像信号XData jと表記する。

0100

制御線駆動回路54には、制御線44が電気的に接続されている。制御線駆動回路54は、行毎に分けられた各制御線44に、行固有制御信号を出力する。制御線44は、この制御信号を対応する行の画素回路41に供給する。制御信号は、活性状態非活性状態とを有しており、制御線44は、制御線駆動回路54からの制御信号を受けて、適宜活性状態とされ得る。

0101

後述するように、本実施形態では、第3トランジスター33がP型である(図8参照)ので、活性状態における制御信号(活性信号)は低電位で、一例として第4電位(V4=VSS2)である。活性信号を第4電位とすると、第3トランジスター33のオン抵抗を低くすることができる。又、非活性状態における制御信号(非活性信号)は高電位で、一例として第3電位(V3=VDD2)である。非活性信号を第3電位とすると、第3トランジスター33を確実にオフ状態とすることができる。

0102

なお、M本の制御線44のうちi行目の制御線44に供給される制御信号を特定する際には、i行目の制御信号Enb iと表記する。制御線駆動回路54は、制御信号として、行毎に活性信号(又は非活性信号)を供給してもよいし、複数行同時に活性信号(又は非活性信号)を供給してもよい。本実施形態では、制御線駆動回路54は、制御線44を介して、表示領域Eに位置する全ての画素回路41に同時に活性信号(又は非活性信号)を供給する。

0103

制御装置55は、表示用信号供給回路56と、VRAM(Video Random Access Memory)回路57とを含む。VRAM回路57は、フレーム画像等を一時的に記憶する。表示用信号供給回路56は、VRAM回路57に一時的に記憶されたフレーム画像から表示用信号(画像信号やクロック信号等)を作成し、これを駆動回路51に供給する。

0104

本実施形態では、駆動回路51や画素回路41は素子基板11(本実施形態では、単結晶シリコン基板)に形成されている。具体的には、駆動回路51や画素回路41は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。

0105

制御装置55は、素子基板11とは別の単結晶半導体基板等からなる基板(図示しない)に形成される半導体集積回路で構成されている。制御装置55が形成された基板は、フレキシブルプリント基板(Flexible PrintedCircuits:FPC)により、素子基板11に設けられた外部接続用端子13に接続されている。このフレキシブルプリント基板を介して、制御装置55から駆動回路51に表示用信号が供給される。

0106

「画素の構成」
次に、図6を参照して、本実施形態に係る画素の構成を説明する。図6は、本実施形態に係る画素の構成を説明する図である。

0107

上述したように、電気光学装置10では、サブ画素58(サブ画素58B,58G,58R)を含む画素59を表示単位として画像が表示される。本実施形態では、サブ画素58の行方向(X方向)の長さaは4マイクロメーター(μm)であり、サブ画素58の列方向(Y方向)の長さbは12マイクロメーター(μm)である。換言すると、サブ画素58の行方向(X方向)における配置ピッチは4μmであり、サブ画素58の列方向(Y方向)における配置ピッチは12μmである。

0108

各サブ画素58には、発光素子(Light Emitting Device:LED)20を含む画素回路41が設けられている。発光素子20は、白色光射出する。電気光学装置10は、発光素子20から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色pに対応する色のカラーフィルターを含む。本実施形態では、基本色p=3であり、サブ画素58B、サブ画素58G、サブ画素58Rのそれぞれに対応してB、G、Rの各色のカラーフィルターが配置される。

0109

本実施形態では、発光素子20の一例として、有機EL(Electro Luminescence)素子が用いられている。有機EL素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素58Bでは発光素子20が発する白色光から青色の光成分を取り出し、サブ画素58Gでは発光素子20が発する白色光から緑色の光成分を取り出し、サブ画素58Rでは発光素子20が発する白色光から赤色の光成分を取り出す構成であってもよい。

0110

また、上述の例の他にも、基本色p=4として、カラーフィルターにB、G、R以外の色、例えば、白色光用のカラーフィルター(実質的にカラーフィルターがないサブ画素58)を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子20として、窒化ガリウム(GaN)等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。

0111

「電気光学装置のデジタル駆動」
次に、図7を参照して、本実施形態に係る電気光学装置10におけるデジタル駆動による画像表示方法を説明する。図7は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。

0112

電気光学装置10は、デジタル駆動により、表示領域E(図4参照)に所定の画像を表示する。即ち、各サブ画素58に配置された発光素子20(図6参照)は、発光(明表示)又は非発光(暗表示)の2値のいずれかの状態をとり、表示される画像の階調は各発光素子20の発光期間の割合により決まる。これを時分割駆動と称する。

0113

図7に示すように、時分割駆動では、一枚の画像を表示する1フィールド(F)を、複数のサブフィールド(SF)に分割し、サブフィールド(SF)毎に発光素子20の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、6ビットの時分割階調方式により、26=64階調の表示を行う場合を例として説明する。6ビットの時分割階調方式では、1個のフィールドFを6個のサブフィールドSF1〜SF6に分割する。

0114

図7には、1個のフィールドFにおいて、i番目のサブフィールドをSFiで表し、1番目のサブフィールドSF1から6番目のサブフィールドSF6までの6個のサブフィールドが示されている。各サブフィールドSFには、第2期間としての表示期間P2(P2−1〜P2−6)と、必要に応じて第1期間としての非表示期間信号書き込み期間)P1(P1−1〜P1−6)とが含まれる。

0115

なお、本明細書では、サブフィールドSF1〜SF6を区別せず総称してサブフィールドSFと称し、非表示期間P1−1〜P1−6を区別せず総称して非表示期間P1と称し、表示期間P2−1〜P2−6を区別せず総称して表示期間P2と称する場合がある。

0116

発光素子20は、表示期間P2において発光又は非発光となり、非表示期間(信号書き込み期間)P1において非発光となる。非表示期間P1は、記憶回路60(図8参照)への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド(例えばSF1)が比較的長い場合などは、非表示期間P1(P1−1)を省くこともできる。

0117

6ビットの時分割階調方式では、各サブフィールドSFの表示期間P2(P2−1〜P2−6)を、(SF1のP2−1):(SF2のP2−2):(SF3のP2−3):(SF4のP2−4):(SF5のP2−5):(SF6のP2−6)=1:2:4:8:16:32と設定する。例えば、フレーム周波数が30Hzのプログレッシブ方式で画像を表示する場合、1フレーム=1フィールド(F)=33.3ミリ秒(msec)である。

0118

上述の例の場合、各サブフィールドSFでの非表示期間P1(P1−1〜P1−6)を1ミリ秒とすると、(SF1のP2−1)=0.434ミリ秒、(SF2のP2−2)=0.868ミリ秒、(SF3のP2−3)=1.735ミリ秒、(SF4のP2−4)=3.471ミリ秒、(SF5のP2−5)=6.942ミリ秒、(SF6のP2−6)=13.884ミリ秒、と設定される。

0119

ここで、非表示期間P1の時間をx(sec)で表し、最も短い表示期間P2(上述の例の場合、1番目のサブフィールドSF1における表示期間P2−1)の時間をy(sec)で表し、階調のビット数(=サブフィールドSFの数)をgで表し、フィールド周波数をf(Hz)で表すと、これらの関係は以下の数式1で示される。

0120

0121

電気光学装置10のデジタル駆動では、1個のフィールドF内の総表示期間P2に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「0」の黒表示では、6個のサブフィールドSF1〜SF6の全ての表示期間P2−1〜P2−6で発光素子20を非発光とする。一方、階調「63」の白表示では、6個のサブフィールドSF1〜SF6の全ての表示期間P2−1〜P2−6で発光素子20を発光とする。

0122

又、64階調のうち、例えば階調「7」の中間輝度の表示を得る場合には、1番目のサブフィールドSF1の表示期間P2−1と、2番目のサブフィールドSF2の表示期間P2−2と、3番目のサブフィールドSF3の表示期間P2−3とで発光素子20を発光させ、その他のサブフィールドSF4〜SF6の表示期間P2−4〜P2−6では発光素子20を非発光とする。このように1個のフィールドFを構成するサブフィールドSF毎に、その表示期間P2に発光素子20を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。

0123

ところで、従来のアナログ駆動の電気光学装置(有機EL装置)では、駆動トランジスターのゲート電位に応じて有機EL素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献1に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。

0124

また、従来の有機EL装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化(画素の微細化)との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機EL装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

0125

本実施形態に係る電気光学装置10では、オン/オフの2値で動作するデジタル駆動であるため、発光素子20は発光又は非発光の2値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素59(サブ画素58)で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素59(サブ画素58)の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。

0126

又、電気光学装置10のデジタル駆動では、1個のフィールドFを構成するサブフィールドSFの数gを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間P1を有すると、単純に最も短い表示期間P2を短くすることで階調数を上げることができる。例えば、フレーム周波数f=30Hzのプログレッシブ方式でg=8として256階調の表示を行う場合、非表示期間P1の時間x=1ミリ秒とすると、数式1により、最も短い表示期間(SF1のP2−1)の時間y=0.100ミリ秒とするだけでよい。

0127

後で詳述するが、電気光学装置10のデジタル駆動では、第1期間としての非表示期間P1を記憶回路60に画像信号を書き込む信号書き込み期間(又は画像信号を書き換える信号書換え期間)とすることができる。そのため、信号書き込み期間を変えることなく(即ち、駆動回路51のクロック周波数を変えることなく)、6ビットの階調表示から8ビットの階調表示に簡単に変えることができる。

0128

さらに、電気光学装置10のデジタル駆動では、サブフィールドSF間、又は、フィールドF間、で、表示を変えるサブ画素58の記憶回路60(図8参照)の画像信号が書き換えられる。一方、表示を変えないサブ画素58の記憶回路60の画像信号は書き換えられない(保持される)ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減しつつ、画素59(サブ画素58)間での明るさのばらつきや階調のずれが少なく多階調で高解像度な画像を表示する電気光学装置10を実現することができる。

0129

(実施例1)
「画素回路の構成」
次に、第1実施形態に係る画素回路の構成を、実施例と変形例とをあげて説明する。まず、図8を参照して、第1実施形態の実施例1に係る画素回路の構成を説明する。図8は、実施例1に係る画素回路の構成を説明する図である。

0130

図8に示すように、走査線42と信号線43との交差に対応して配置されたサブ画素58毎に、画素回路41が設けられている。走査線42に沿って制御線44が配置され、信号線43に沿って相補信号線45が配置されている。各画素回路41に対して、走査線42と信号線43と制御線44と相補信号線45とが対応する。

0131

また、第1実施形態(実施例1及び以下の変形例)では、各画素回路41に対して、第1高電位線47から第1電位(VDD1)が供給され、第1低電位線46から第2電位(VSS1)が供給され、第2高電位線49から第3電位(VDD2)が供給され、第2低電位線48から第4電位(VSS2)が供給される。

0132

実施例1に係る画素回路41は、N型の第1トランジスター31と、発光素子20と、P型の第3トランジスター33と、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。画素回路41が記憶回路60を含むので、電気光学装置10はデジタル駆動が可能となり、アナログ駆動の場合と比べて、サブ画素58間での発光素子20の発光輝度のばらつきが抑えられるので、画素59間での表示のばらつきを低減できる。

0133

第1トランジスター31と発光素子20と第3トランジスター33とは、第3電位線(第2高電位線49)と第4電位線(第2低電位線48)との間に直列に配置されている。記憶回路60は、第1電位線(第1高電位線47)と第2電位線(第1低電位線46)との間に配置されている。第2トランジスター32は、記憶回路60と信号線43との間に配置されている。相補第2トランジスター38は、記憶回路60と相補信号線45との間に配置されている。

0134

記憶回路60は、第1インバーター61と第2インバーター62とを含む。記憶回路60は、これら2つのインバーター61,62を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。第1インバーター61の出力端子25が第2インバーター62の入力端子28に電気的に接続され、第2インバーター62の出力端子27が第1インバーター61の入力端子26に電気的に接続されている。

0135

なお、本明細書で端子(出力又は入力)Aと端子(出力又は入力)Bとが電気的に接続されている状態とは、端子Aの論理と端子Bの論理とが同じになり得る状態を言い、例えば、端子Aと端子Bとの間にトランジスターや抵抗素子ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がAとBとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。

0136

記憶回路60が記憶するデジタル信号は、High又はLowの2値である。本実施形態では、第1インバーター61の出力端子25の電位がLowの場合(第2インバーター62の出力端子27の電位がHighの場合)に発光素子20は発光し得る状態となり、第1インバーター61の出力端子25の電位がHighの場合(第2インバーター62の出力端子27の電位がLowの場合)に発光素子20は非発光となる。

0137

本実施形態では、記憶回路60を構成する2つのインバーター61,62が第1高電位線47と第1低電位線46との間に配置され、2つのインバーター61,62に第1電位としてのVDD1と第2電位としてのVSS1とが供給される。したがって、Highは第1電位(VDD1)に相当し、Lowは第2電位(VSS1)に相当する。

0138

例えば、記憶回路60にデジタル信号が記憶されて、第1インバーター61の出力端子25の電位がLowになると、第2インバーター62の入力端子28にLowが入力されて第2インバーター62の出力端子27の電位がHighとなる。そして、第1インバーター61の入力端子26にHighが入力されて第1インバーター61の出力端子25の電位がLowとなる。このようにして、記憶回路60に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。

0139

第1インバーター61は、P型の第4トランジスター34と、N型の第5トランジスター35とを含み、CMOS構成である。第4トランジスター34と第5トランジスター35とは、第1高電位線47と第1低電位線46との間に直列に配置されている。第4トランジスター34のソースは、第1高電位線47に電気的に接続されている。第5トランジスター35のソースは、第1低電位線46に電気的に接続されている。

0140

第2インバーター62は、P型の第6トランジスター36と、N型の第7トランジスター37とを含み、CMOS構成である。第6トランジスター36と第7トランジスター37とは、第1高電位線47と第1低電位線46との間に直列に配置されている。第6トランジスター36のソースは、第1高電位線47に電気的に接続されている。第7トランジスター37のソースは、第1低電位線46に電気的に接続されている。

0141

第1インバーター61の出力端子25は、第4トランジスター34及び第5トランジスター35のドレインである。第2インバーター62の出力端子27は、第6トランジスター36及び第7トランジスター37のドレインである。第1インバーター61の入力端子26は、第4トランジスター34及び第5トランジスター35のゲートであり、第2インバーター62の出力端子27に電気的に接続されている。同様に、第2インバーター62の入力端子28は第6トランジスター36及び第7トランジスター37のゲートであり、第1インバーター61の出力端子25に電気的に接続されている。

0142

なお、本実施形態では、第1インバーター61と第2インバーター62とが共にCMOS構成であることとしたが、これらのインバーター61,62がトランジスターと抵抗素子とから構成されていてもよい。例えば、第1インバーター61において第4トランジスター34及び第5トランジスター35の一方を抵抗素子で置き換えてもよいし、第2インバーター62において第6トランジスター36及び第7トランジスター37の一方を抵抗素子で置き換えてもよい。

0143

発光素子20は、本実施形態では有機EL素子であり、陽極画素電極)21と発光部(発光機能層)22と陰極対向電極)23とを含む。発光部22は、陽極21側から注入された正孔と陰極23側から注入された電子とにより励起子が形成され、励起子が消滅する際(正孔と電子とが再結合する際)にエネルギーの一部が蛍光燐光となって放出されることにより発光が得られるように構成されている。

0144

実施例1に係る画素回路41では、発光素子20は、第1トランジスター31と第3トランジスター33との間に配置されている。発光素子20の陽極21は第3トランジスター33のドレインに電気的に接続され、発光素子20の陰極23は第1トランジスター31のドレインに電気的に接続されている。

0145

第1トランジスター31は、発光素子20に対する駆動トランジスターである。即ち、第1トランジスター31がオン状態となった際に、発光素子20は発光し得る。第1トランジスター31のゲートは、記憶回路60の第2インバーター62の出力端子27に電気的に接続されている。第1トランジスター31のソースは、第4電位線(第2低電位線48)に電気的に接続されている。第1トランジスター31のドレインは、発光素子20(陰極23)に電気的に接続されている。即ち、N型の第1トランジスター31は、発光素子20に対して低電位側に配置されている。

0146

第3トランジスター33は、発光素子20の発光を制御する制御トランジスターである。第3トランジスター33がオン状態となった際に、発光素子20は発光し得る。後述するが、本実施形態では、制御線44に制御信号として活性信号が供給されて第3トランジスター33がオン状態となり、第2インバーター62の出力端子27が発光に相当する電位となって第1トランジスター31がオン状態になると、発光素子20は発光する。

0147

第3トランジスター33のゲートは、制御線44に電気的に接続されている。第3トランジスター33のソースは、第3電位線(第2高電位線49)に電気的に接続されている。第3トランジスター33のドレインは、発光素子20(陽極21)に電気的に接続されている。即ち、P型の第3トランジスター33は、発光素子20に対して高電位側に配置されている。

0148

ここで、N型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、P型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。N型トランジスターは、発光素子20よりも低電位側に配置される。一方、P型トランジスターは、発光素子20よりも高電位側に配置される。発光素子20に対してN型トランジスターとP型トランジスターとをこのように配置することで、各トランジスターをほぼ線形に動作させる(以下では、単に線形動作させるという)ことが可能となる。

0149

実施例1では、N型の第1トランジスター31が発光素子20よりも低電位側に配置され、P型の第3トランジスター33が発光素子20よりも高電位側に配置されている。したがって、第1トランジスター31と第3トランジスター33とを線形動作させることが可能となり、第1トランジスター31や第3トランジスター33の閾値電圧のばらつきが表示特性(発光素子20の発光輝度)に影響しないようにすることができる。

0150

即ち、第1トランジスター31や第3トランジスター33のソースドレイン電圧が小さくとも、第1トランジスター31や第3トランジスター33の電気伝導度を大きくすることができる。この結果、第3電位(VDD2)と第4電位(VSS2)との電位差の大半が発光素子20にかかることになるので、第1トランジスター31や第3トランジスター33の閾値電圧のばらつきの影響を受け難くなり、画素59(サブ画素58)間での発光素子20の発光輝度の均一性を向上することができる。

0151

第2トランジスター32は、記憶回路60(第2インバーター62の入力端子28=第1インバーター61の出力端子25)と信号線43との間に配置されている。N型の第2トランジスター32のソースドレインの一方は信号線43に電気的に接続され、他方は記憶回路60(第2インバーター62の入力端子28、即ち第6トランジスター36及び第7トランジスター37のゲート(第4トランジスター34及び第5トランジスター35のドレイン)に電気的に接続されている。第2トランジスター32のゲートは、走査線42に電気的に接続されている。

0152

相補第2トランジスター38は、記憶回路60(第1インバーター61の入力端子26=第2インバーター62の出力端子27)と相補信号線45との間に配置されている。N型の相補第2トランジスター38のソースドレインの一方は相補信号線45に電気的に接続され、他方は、記憶回路60(第1インバーター61の入力端子26)、即ち第4トランジスター34及び第5トランジスター35のゲート(第6トランジスター36及び第7トランジスター37のドレイン)に電気的に接続されている。相補第2トランジスター38のゲートは、走査線42に電気的に接続されている。

0153

本実施形態に係る電気光学装置10は、表示領域E(図5参照)に複数の相補信号線45を備えている。1つの画素回路41に1本の信号線43と1本の相補信号線45とが対応する。1つの画素回路41に対する信号線43とその対となる相補信号線45とには、互いに相補的な信号が供給される。即ち、信号線43に供給される信号の極性反転した信号(以下では反転信号という)が相補信号線45に供給される。例えば、信号線43にHighが供給される際には、その対となる相補信号線45にLowが供給される。又、信号線43にLowが供給される際には、その対となる相補信号線45にHighが供給される。

0154

第2トランジスター32と相補第2トランジスター38とは、画素回路41に対する選択トランジスターである。第2トランジスター32のゲートと相補第2トランジスター38のゲートとは、走査線42に電気的に接続されている。第2トランジスター32と相補第2トランジスター38とは、走査線42に供給される走査信号(選択信号又は非選択信号)に応じて、同時にオン状態とオフ状態とを切り換える。

0155

走査線42に、走査信号として選択信号が供給されると、第2トランジスター32と相補第2トランジスター38とが選択されて共にオン状態となる。そうすると、信号線43と記憶回路60の第2インバーター62の入力端子28とが導通状態となり、同時に、相補信号線45と記憶回路60の第1インバーター61の入力端子26とが導通状態となる。

0156

これにより、第2インバーター62の入力端子28に、信号線43から第2トランジスター32を介してデジタル画像信号が書き込まれる。また、第1インバーター61の入力端子26に、相補信号線45から相補第2トランジスター38を介してデジタル画像信号の反転信号(デジタル相補画像信号)が書き込まれる。この結果、記憶回路60にデジタル画像信号とデジタル相補画像信号とが記憶される。

0157

記憶回路60に記憶されたデジタル画像信号とデジタル相補画像信号とは、次に第2トランジスター32と相補第2トランジスター38とが選択されて共にオン状態となり、信号線43と相補信号線45とからデジタル画像信号とデジタル相補画像信号とが新たに書き込まれるまでは、安定した状態で保持される。

0158

なお、第2トランジスター32のオン抵抗が第4トランジスター34のオン抵抗や第5トランジスター35のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ(ゲート長ゲート幅)、駆動条件(走査信号が選択信号である際の電位)等を定めることが好ましい。同様に、相補第2トランジスター38のオン抵抗が第6トランジスター36のオン抵抗や第7トランジスター37のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ、駆動条件等を定めることが好ましい。このようにすることで、記憶回路60に記憶された信号を、迅速、且つ確実に、書き換えることができるようになる。

0159

また、本実施形態に係る電気光学装置10は、表示領域Eに複数の制御線44を備えている。制御線44には、第3トランジスター33のゲートが電気的に接続されている。発光素子20に対する制御トランジスターである第3トランジスター33は、制御線44に供給される制御信号(活性信号又は非活性信号)に応じて、オン状態とオフ状態とを切り換える。

0160

制御線44に、制御信号として活性信号が供給されると、第3トランジスター33がオン状態となる。第3トランジスター33がオン状態となった際に、発光素子20は発光し得る。一方、制御線44に、制御信号として非活性信号が供給されると、第3トランジスター33がオフ状態となる。第3トランジスター33がオフ状態となった際に、記憶回路60は誤動作することなく、記憶された画像信号の書き換えを行うことができる。以下にこの点を説明する。

0161

本実施形態では、各画素回路41に対して、制御線44と走査線42とが互いに独立しているので、第2トランジスター32と第3トランジスター33とは互いに独立した状態で動作する。その結果、第2トランジスター32をオン状態とする際に、必ず第3トランジスター33をオフ状態としていることができる。

0162

即ち、記憶回路60に画像信号を書き込む際は、第3トランジスター33をオフ状態にした後に、第2トランジスター32と相補第2トランジスター38とをオン状態にして、記憶回路60に画像信号と画像信号の反転信号とを供給する。第2トランジスター32がオン状態であるときには第3トランジスター33はオフ状態であるため、記憶回路60に画像信号を書き込んでいる間は、発光素子20は発光しない。これにより、時分割による階調を正確に表現することができる。

0163

然る後に、発光素子20を発光させる際は、第2トランジスター32と相補第2トランジスター38とをオフ状態にした後に、第3トランジスター33をオン状態にする。この際に、第1トランジスター31がオン状態であると、第2高電位線49から、第3トランジスター33と発光素子20と第1トランジスター31とを介して、第2低電位線48に至る経路が導通状態になり、発光素子20に電流が流れる。

0164

第3トランジスター33がオン状態であるときには、第2トランジスター32と相補第2トランジスター38とはオフ状態であるため、発光素子20を発光させている間は、記憶回路60に画像信号と画像信号の反転信号とが供給されない。これにより、記憶回路60に記憶された画像信号が誤って書き換えられてしまうことがないので、誤表示の無い高品位な画像表示を実現することができる。

0165

「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第1電位(VDD1)と第2電位(VSS1)とで低電圧系電源が構成され、第3電位(VDD2)と第4電位(VSS2)とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るい表示が得られる電気光学装置10を実現している。以下にこの点を説明する。

0166

以下の説明では、第1電位をV1と表記し、第2電位をV2と表記し、第3電位をV3と表記し、第4電位をV4と表記する。本実施形態では、低電圧系電源の電圧である第2電位(V2=0.25V)に対する第1電位(V1=3.25V)の電位差(V1−V2=3.0V)は、高電圧系電源の電圧である第4電位(V4=0V)に対する第3電位(V3=7.0V)の電位差(V3−V4=7.0V)よりも小さい(V1−V2<V3−V4)。

0167

各電位を上記のように設定すると、第1電位と第2電位とが供給される低電圧系電源で駆動回路51や記憶回路60を動作させることとなるので、駆動回路51や記憶回路60を構成するトランジスターを微細化して高速動作させることができる。一方、第3電位と第4電位とが供給される高電圧系電源で発光素子20を発光させるので、発光素子20の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子20が高い輝度で発光して明るい表示が得られる電気光学装置10を実現することができる。

0168

一般に、有機EL素子のような発光素子では、発光素子を発光させるために比較的高い電圧(例えば、5V以上)が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのサイズ(ゲート長Lやゲート幅W)を大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。

0169

これに対して、本実施形態では、電気光学装置10の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路51や記憶回路60を動作させる電源を低電圧系電源とする。これにより、駆動回路51や記憶回路60を構成する各トランジスターのサイズをL=0.5マイクロメーター(μm)程度とし、第1トランジスター31や第3トランジスター33のL=0.75マイクロメーター(μm)程度よりも小さくして、これらの回路をV1−V2=3.0Vの低電圧で駆動するので、駆動回路51や記憶回路60を高速で動作させることができる。

0170

そして、高電圧系電源により発光素子20をV3−V4=7.0Vの高電圧で発光させるので、発光素子20を高い輝度で発光させることができる。更に、後述するように、発光素子20と直列に配置される第1トランジスター31や第3トランジスター33を線形動作させることで、発光素子20に対してV3−V4=7.0Vの高電圧の殆どを印加することができるので、発光素子20が発光する際の輝度をより高めることができる。

0171

本実施形態では、第2電位(V2)は第4電位(V4)よりも高い(V4<V2)こととしている。第2電位が第4電位よりも高いので、第2電位よりも高い第1電位(V1)をその分高くすることができる。N型の第1トランジスター31がオン状態となるのは、第1トランジスター31のゲートに電気的に接続された記憶回路60の出力端子27の電位がHighとなった際である。

0172

Highは第1電位であるので、第1電位を高くすることで、第1トランジスター31のソース電位である第4電位に対するゲート電位はその分上昇する。即ち、第1トランジスター31のゲートソース電圧Vgs1は、オン状態では第1電位の第4電位を基準とした電位差(Vgs1=V1−V4=3.25V−0V=3.25V)であるので、低電圧系電源の電圧(V1−V2=3.0V)よりも大きくすることができる。

0173

ここで、もしも、低電圧系電源の電圧が本実施形態と同様に3Vであって、第2電位(V2)が駆動トランジスターのソース電位である第4電位(V4)と同じであるならば、駆動トランジスターのゲートソース電圧Vgsは、オン状態では低電圧系電源の電圧と等しくなる(Vgs=V1−V4=3.0V−0V=3.0V)ので、本実施形態の第1トランジスター31のオン状態でのゲートソース電圧Vgs1(Vgs1=3.25V)よりも小さくなる。

0174

或いは、もしも、低電圧系電源の電圧が本実施形態と同様に3Vであって、第2電位(V2)がトランジスターのソース電位である第4電位(V4)よりも低ければ(例えば、V2=−1.0V)、V1−V2=3.0Vから、第1電位は、V1=3.0V+V2=3.0V−1.0V=2.0Vとなり、駆動トランジスターのゲートソース電圧Vgsは、オン状態では第1電位の第4電位を基準とした電位差と等しくなる(Vgs=V1−V4=2.0V−0V=2.0V)ので、本実施形態のオン状態での第1トランジスター31のゲートソース電圧Vgs1(Vgs1=3.25V)よりも更に小さくなってしまう。

0175

要するに、本実施形態の構成では、第2電位(V2)を第4電位(V4)よりも高くすることで、記憶回路60の動作電圧(低電圧系電源の電圧)が小さくとも、第1トランジスター31のオン状態におけるゲートソース電圧Vgs1を低電圧系電源の電圧よりも大きくし、第1トランジスター31を線形動作させることが可能になる。これにより、第1トランジスター31の閾値電圧のばらつきの影響を受け難くなる。即ち、本実施形態の構成とすると、エネルギー消費を低減しつつ、均一性に優れた高階調で高解像度画像を表示する電気光学装置10を実現することができる。

0176

また、本実施形態では、第4電位(V4)に対する第2電位(V2)の電位差は、第1トランジスター31の閾値電圧Vth1よりも小さい(V2−V4<Vth1)ことが好ましい。記憶回路60に記憶された画像信号が非発光に相当する際には、記憶回路60の出力端子27の電位はLowである。Lowは第2電位であるので、第1トランジスター31のゲートソース電圧Vgs1は第2電位と第4電位との電位差と等しく(Vgs1=V2−V4=0.25V−0V=0.25V)なる。

0177

第2電位(V2)と第4電位(V4)との電位差(V2−V4=0.25V)が第1トランジスター31の閾値電圧Vth1(一例としてVth1=0.36V)よりも小さい(V2−V4<Vth1)と、記憶回路60の出力端子27の電位がLowであるときに、N型の第1トランジスター31のゲートソース電圧Vgs1が閾値電圧Vth1よりも小さくなるので、第1トランジスター31はオフ状態となる。したがって、画像信号が非発光の際に、第1トランジスター31を確実にオフ状態とすることができる。

0178

そして、本実施形態では、第4電位(V4)を基準とした第1電位(V1)の電位差は、第1トランジスター31の閾値電圧Vth1よりも大きい(Vth1<V1−V4)ことが好ましい。記憶回路60に記憶された画像信号が発光に相当する際には、記憶回路60の出力端子27の電位はHighである。Highは第1電位であるので、第1トランジスター31のゲートソース電圧Vgs1は第1電位と第4電位との電位差と等しく(Vgs1=V1−V4=3.25V−0V=3.25V)なる。

0179

第1電位(V1)と第4電位(V4)との電位差(V1−V4=3.25V)が第1トランジスター31の閾値電圧Vth1(Vth1=0.36V)よりも大きい(Vth1<V1−V4)と、記憶回路60の出力端子27の電位がHighであるときに、N型の第1トランジスター31のゲートソース電圧Vgs1が閾値電圧Vth1よりも大きくなるので、第1トランジスター31はオン状態となる。したがって、画像信号が発光の際に、第1トランジスター31を確実にオン状態とすることができる。

0180

また、第3トランジスター33は、ゲートに電気的に接続された制御線44から制御信号として、非活性信号が供給されるとオフ状態となり、活性信号が供給されるとオン状態となる。本実施形態(実施例1)では、第3トランジスター33がP型であるため、非活性信号の電位を高電位側の第3電位(VDD2)とし、活性信号の電位を低電位側の第4電位(VSS2)とする。

0181

第3トランジスター33に制御線44から非活性信号が供給されると、第3トランジスター33のソース電位とゲート電位とがともに第3電位(V3)となるので、第3トランジスター33のゲートソース電圧Vgs3は0Vとなる。P型の第3トランジスター33の閾値電圧Vth3(一例としてVth3=−0.36V)とすると、第3トランジスター33のゲートソース電圧Vgs3が閾値電圧Vth3よりも大きくなるので、第3トランジスター33はオフ状態となる。したがって、制御信号が非活性信号の際に、第3トランジスター33を確実にオフ状態とすることができる。

0182

制御線44から活性信号が供給されると、第3トランジスター33のゲートソース電圧Vgs3は第4電位(V4)の第3電位(V3)基準とした電位差(V4−V3=−7.0V)となる。即ち、第3トランジスター33のゲートソース電圧Vgs3の絶対値は、高電圧系電源の電圧と同じとなる。第3トランジスター33のゲートソース電圧Vgs3は閾値電圧Vth3よりも小さくなるので、第3トランジスター33はオン状態となる。したがって、制御信号が活性信号の際に、第3トランジスター33を確実にオン状態とすることができる。

0183

即ち、本実施形態の構成とすることで、低電圧系電源と高電圧系電源との2種類の電気系統を用いても、発光素子20を非発光とすべきときに第1トランジスター31と第3トランジスター33とをオフ状態にして確実に非発光とし、発光素子20を発光とすべきときに第1トランジスター31と第3トランジスター33とをオン状態にして確実に発光とすることができる。

0184

以上の結果から、本実施形態での好ましい各電位(V1、V2、V3、V4)と第1トランジスター31の閾値電圧(Vth1)との関係をまとめると、これらの関係は数式2及び数式3で表される。

0185

0186

0187

「トランジスターの特性」
続いて、本実施形態に係る電気光学装置10が備えるトランジスターの特性について説明する。本実施形態に係る電気光学装置10では、第1トランジスター31のオン抵抗は発光素子20のオン抵抗と比べて十分に低いことが好ましい。又、第3トランジスター33のオン抵抗も発光素子20のオン抵抗と比べて十分に低いことが好ましい。

0188

十分に低いとは、第1トランジスター31や第3トランジスター33が線形動作する駆動条件であり、具体的には、第1トランジスター31や第3トランジスター33のオン抵抗が発光素子20のオン抵抗の1/100以下、好ましくは、1/1000以下であることをいう。このようにすることで、発光素子20が発光する際に第1トランジスター31や第3トランジスター33を線形動作させることができる。

0189

この結果、直列に配置された第1トランジスター31と第3トランジスター33と発光素子20とで生ずる電位降下(要するに、高電圧系電源の電圧である第3電位と第4電位との電位差)の大半が発光素子20にかかることになるので、発光素子20が発光する際に両トランジスター31,33の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第1トランジスター31や第3トランジスター33の閾値電圧のばらつきの影響を小さくすることができるので、画素59(サブ画素58)間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。

0190

これは、第1トランジスター31や第3トランジスター33のオン抵抗を発光素子20のオン抵抗の1/100以下とすることで、電源電圧の99%以上を発光素子20が受け、両トランジスター31,33での電位降下が1%以下となる為である。両トランジスター31,33での電位降下が1%以下と小さいので、両トランジスター31,33の閾値電圧のばらつきが発光素子20の発光特性に及ぼす影響は小さくなる。

0191

本実施形態(実施例1)では、第1トランジスター31と第3トランジスター33との直列抵抗は、発光素子20のオン抵抗の1/1000程度となる。この場合、電源電圧の99.9%程度を発光素子20が受け、両トランジスター31,33での電位降下は0.1%程度となるので、両トランジスター31,33の閾値電圧のばらつきが発光素子20の発光特性に及ぼす影響をほとんど無視できることになる。

0192

トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第1トランジスター31及び第3トランジスター33のオン抵抗が発光素子20のオン抵抗と比べて十分に低くなるように、両トランジスター31,33の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。

0193

本実施形態では、発光素子20に有機EL素子を用いており、第1トランジスター31、第3トランジスター33等のトランジスターは、単結晶シリコン基板からなる素子基板11に形成されている。発光素子20の電圧電流特性は、概ね以下の数式4で表される。

0194

0195

数式4において、IELは発光素子20を通る電流であり、VELは発光素子20にかかる電圧であり、LELは発光素子20の平面視における長さであり、WELは発光素子20の平面視における幅であり、J0は発光素子20の電流密度係数であり、Vtmは発光素子20が有する温度依存のある係数電圧(一定温度では一定の電圧)であり、V0は発光素子20の発光に対する閾値電圧である。

0196

なお、高電圧系電源の電圧をVPにて表し、第1トランジスター31と第3トランジスター33とで生じる電位降下をVdsで表したときに、VEL+Vds=VPである。又、本実施形態では、LEL=11マイクロメーター(μm)、WEL=3マイクロメーター(μm)、J0=1.449ミリアンペア・パー・スクエアセンチメーター(mA/cm2)、V0=3.0ボルト(V)、Vtm=0.541ボルト(V)であった。

0197

一方、第1トランジスター31や第3トランジスター33などを第iトランジスター(iは1又は3)と表したとき、そのドレイン電流Idsiは、以下の数式5で表される。

0198

0199

数式5において、Wiは第iトランジスターのゲート幅であり、Liは第iトランジスターのゲート長であり、ε0は真空誘電率であり、εoxはゲート絶縁膜の誘電率であり、toxiはゲート絶縁膜の厚みであり、μiは第iトランジスターの移動度であり、Vgsiはゲート電圧であり、Vdsiは第iトランジスターによる電位降下でドレイン電圧であり、Vthiは第iトランジスターの閾値電圧である。

0200

実施例1では、W1=0.75マイクロメーター(μm)、W3=1.25マイクロメーター(μm)、L1=L3=0.75マイクロメーター(μm)、tox=20ナノメーター(nm)、μ1=240スクエアセンチメーター・パー・ボルト・パー・秒(cm2/V・s)、μ3=150スクエアセンチメーター・パー・ボルト・パー・秒(cm2/V・s)、Vth1=0.36V、Vth3=−0.36V、Vgs1=V1−V4=3.25V、Vgs3=V4−V3=−7Vである。

0201

なお、第1トランジスター31と第3トランジスター33とを線形動作させた場合、両トランジスター31,33での電位降下Vdsを用いて、発光素子20の電圧電流特性は、Vds=0V近傍で、以下の数式6に近似される。

0202

0203

実施例1では、数式6によって定義される係数kは、k=1.39×10-6(Ω-1)である。I0は高電圧系電源の電圧VPの全てが発光素子20にかかる場合の電流量であり、I0=7.82×10-7(A)である。

0204

このような条件下において、発光素子20が発光する電圧は、数式4と数式6とから、IEL=Idsとなる電圧である。本実施形態では、VP=V3−V4=7V、Vds1=0.0065V、Vds3=0.0027V、VEL=6.9908V、IEL=Ids1=Ids3=7.656×10-7Aであった。又、この際の第1トランジスター31のオン抵抗は8.354×103Ωであり、第3トランジスター33のオン抵抗は3.491×103Ωであり、発光素子20のオン抵抗は9.131×106Ωであった。

0205

したがって、第1トランジスター31のオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/1100程度であり、第3トランジスター33のオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/2600程度であるので、高電圧系電源の電圧の大半が発光素子20にかかるようにすることができた。

0206

この条件下では、トランジスターの閾値電圧がたとえ30%以上変動しても(実施例1では、Vth1やVth3が0.31Vから0.55Vまでの間で変動しても)、VEL=6.99V、IEL=Ids1=Ids3=7.66×10-7Aは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第3トランジスター33のオン抵抗を発光素子20のオン抵抗の1/1000程度以下とすることで、第1トランジスター31と第3トランジスター33との閾値電圧のばらつきは、実質的に発光素子20の発光輝度に影響を及ぼさないことになる。

0207

近似的には、数式5と数式6とを連立させて、IEL=Idsiとすることにより、電流IEL=Idsiに対する第iトランジスターの閾値電圧のばらつきの影響を、以下の数式7で表現できる。

0208

0209

I0は高電圧系電源の電圧VPの全てが発光素子20にかかる場合の電流量であるから、数式7から判るように、発光素子20を電源電圧VPの近傍で発光させるためには、ゲート電圧VgsiやZiを大きくすればよい。換言すると、Ziを大きくする程、発光素子20の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。

0210

実施例1では、k/Z1=3.36×10-2V、k/Z3=3.22×10-2Vと小さい値となるので、数式7の左辺第2項が、第1トランジスター31に対しては、k/(Z1(Vgs1−Vth1))=0.01、第3トランジスター33に対しては、k/(Z3(Vgs3−Vth3))=0.005となり、0.01(1%)程度未満となる。この結果、発光素子20の発光時の電流(発光輝度)は両トランジスター31,33の閾値電圧に殆ど影響を受けなくなった。即ち、k/(Zi(Vgsi−Vthi))の値を0.01(1%)程度未満とすることで、発光素子20の発光輝度に対する両トランジスター31,33の閾値電圧(Vth1、Vth3)のばらつきを実質的に排除することができる。

0211

数式7において、kとZiとは、数式5と数式6とにより定義される。なお、P型トランジスターでは移動度μiがN型トランジスターよりも小さいため、P型トランジスターのW(本実施形態ではW3)をN型トランジスターのW(本実施形態ではW1)よりも大きくし、P型の第3トランジスター33のZ3と、N型の第1トランジスター31のZ1とをほぼ同程度としている。

0212

発光素子20を電源電圧VPの近傍で発光させるためには、ゲート電圧Vgsiはできるだけ大きい方が好ましい。本実施形態(実施例1)では、第2電位を第4電位よりも高く(V4<V2)することで、第1トランジスター31のゲートソース電圧Vgs1を大きくしている。そして、活性状態における制御信号(活性信号)の電位を第1電位から第4電位の中で最低電位の第4電位(VSS2)とすることで、第3トランジスター33のゲートソース電圧Vgs3を大きくしている。

0213

「画素回路の駆動方法」
次に、図9を参照して、本実施形態に係る電気光学装置10における画素回路の駆動方法を説明する。図9は、本実施形態に係る画素回路の駆動方法を説明する図である。図9において、横軸時間軸であり、第1期間(非表示期間)と第2期間(表示期間)とを有する。第1期間は、図7に示すP1(P1−1〜P1−6)に相当する。第2期間は、図7に示すP2(P2−1〜P2−6)に相当する。

0214

図9縦軸において、Scan 1〜Scan Mは、M本の走査線42(図5参照)のうち1行目からM行目までの各走査線42に供給される走査信号を示している。走査信号は、選択状態における走査信号(選択信号)と、非選択状態における走査信号(非選択信号)とを有する。また、Enbは、制御線44(図5参照)に供給される制御信号を示している。制御信号は、活性状態における制御信号(活性信号)と、非活性状態における制御信号(非活性信号)とを含む。

0215

図7を参照して説明したように、一枚の画像を表示する1フィールド(F)が複数のサブフィールド(SF)に分割され、各サブフィールド(SF)には、第1期間(非表示期間)と、第1期間が終了した後に始まる第2期間(表示期間)とが含まれる。第1期間(非表示期間)は信号書き込み期間であり、この期間に表示領域Eに位置する各画素回路41(図5参照)において記憶回路60(図8参照)に画像信号が書き込まれる。第2期間(表示期間)は、表示領域Eに位置する各画素回路41において発光素子20(図8参照)が発光し得る期間である。

0216

図9に示すように、本実施形態に係る電気光学装置10では、第1期間(非表示期間)において、全ての制御線44に制御信号として非活性信号が供給される。制御線44に非活性信号が供給されると、第3トランジスター33(図8参照)がオフ状態となるので、表示領域Eに位置する全ての画素回路41において発光素子20が発光しない状態となる。

0217

そして、第1期間には、各サブフィールド(SF)で走査線42のいずれかに走査信号として選択信号が供給される。走査線42に選択信号が供給されると、選択された画素回路41において第2トランジスター32と相補第2トランジスター38と(図8参照)がオン状態となる。これにより、選択された画素回路41において、信号線43及び相補信号線45(図8参照)から記憶回路60に画像信号が書き込まれる。このようにして、第1期間に各画素回路41の記憶回路60に画像信号が書き込まれて記憶される。

0218

第2期間(表示期間)においては、全ての制御線44に制御信号として活性信号が供給される。制御線44に活性信号が供給されると、第3トランジスター33がオン状態となるので、表示領域Eに位置する全ての画素回路41において発光素子20が発光し得る状態となる。第2期間には、全ての走査線42に第2トランジスター32をオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路41の記憶回路60では、そのサブフィールド(SF)で書き込まれた画像信号が保持される。

0219

このように、本実施形態では、第1期間(非表示期間)と第2期間(表示期間)とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第2期間を第1期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。

0220

さらに、制御線44に供給される制御信号を複数の画素回路41で共有することができるので、電気光学装置10の駆動が容易になる。具体的には、第1期間を有せぬデジタル駆動の場合、全ての走査線42を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線44に供給される制御信号を複数の画素回路41で共有することにより、全ての走査線42を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド(SF)があっても、単純に第2期間を短くするだけで、容易に電気光学装置10を駆動することができる。

0221

以上述べたように、本実施形態に係る画素回路41の構成によれば、高解像度で多階調の高品位な画像を低消費電力で表示できるとともに、より高速で動作しより明るい表示が得られる電気光学装置10を実現することができる。

0222

以下に、第1実施形態に係る画素回路の構成について、変形例を説明する。以下の変形例の説明では、実施例1又は前出の変形例との相違点を説明し、実施例1又は前出の変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。なお、上述した画素回路の駆動方法は実施例1と同じであり、以下の変形例の構成においても、実施例1と同様の効果が得られる。

0223

(変形例1)
「画素回路の構成」
まず、第1実施形態の変形例1に係る画素回路を説明する。図10は、変形例1に係る画素回路の構成を説明する図である。図10に示すように、変形例1に係る画素回路41Aは、実施例1に係る画素回路41に対して、第3トランジスター33Aが、N型のトランジスターであり、発光素子20と第1トランジスター31との間に配置される点が異なるが、他の構成は同じである。

0224

変形例1に係る画素回路41Aは、発光素子20と、N型の第3トランジスター33Aと、N型の第1トランジスター31と、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。発光素子20の陽極21は第2高電位線49に電気的に接続され、発光素子20の陰極23は第3トランジスター33Aのドレインに電気的に接続されている。

0225

第3トランジスター33Aのソースは、第1トランジスター31のドレインに電気的に接続されている。第1トランジスター31のソースは、第2低電位線48に電気的に接続されている。したがって、変形例1に係る画素回路41Aでは、発光素子20よりも低電位側にN型の第3トランジスター33Aが配置され、第3トランジスター33Aよりも低電位側にN型の第1トランジスター31が、配置されている。

0226

変形例1では、第3トランジスター33AがN型であるため、非活性信号の電位を低電位側の第4電位(VSS2)とし、活性信号の電位を高電位側の第3電位(VDD2)とする。制御線44に活性信号が供給されて第3トランジスター33Aのゲート電位が第3電位と同電位となり、第3トランジスター33Aがオン状態となる。第1トランジスター31と第3トランジスター33Aとがオン状態になると、第2高電位線49から、発光素子20と第3トランジスター33Aと第1トランジスター31とを介して、第2低電位線48に至る経路が導通状態になり、発光素子20に電流が流れる。

0227

変形例1では、第3トランジスター33Aと第2低電位線48との間に第1トランジスター31が配置されている。そのため、第1トランジスター31がオン状態になって第3トランジスター33Aもオン状態となる際、第3トランジスター33Aのソース電位は第4電位(VSS2)よりも僅かに高くなる。しかしながら、第1トランジスター31を線形動作させることで、第3トランジスター33Aのソース電位を第4電位と略等しくできる。

0228

したがって、第3トランジスター33Aのゲートソース電圧Vgs3は第3電位(V3)と第4電位(V4)との電位差(V3−V4=7.0V)と略等しくなり、N型の第3トランジスター33Aの閾値電圧Vth3(一例としてVth3=0.36V)よりも大きくなるので、第3トランジスター33Aは確実にオン状態となる。そして、第3トランジスター33Aのゲートソース電圧Vgs3が閾値電圧Vth3よりも十分大きくなるので、第3トランジスター33Aを線形動作させることができる。

0229

これにより、変形例1に係る画素回路41Aにおいても、発光素子20に対してV3−V4=7.0Vの高電圧の殆どを印加することができるので、発光素子20が発光する際の輝度を高めることができる。

0230

「トランジスターの特性」
変形例1に係る画素回路41Aでは、第1トランジスター31と第3トランジスター33AとがともにN型である。変形例1に係る画素回路41Aにおいても、第1トランジスター31及び第3トランジスター33Aのオン抵抗が発光素子20のオン抵抗と比べて十分に低くなるように、両トランジスター31,33Aの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等が定められることが好ましい。

0231

上述した数式5において、変形例1では、W1=W3=0.75マイクロメーター(μm)、L1=L3=0.75マイクロメーター(μm)、tox=20ナノメーター(nm)、μ1=μ3=240スクエアセンチメーター・パー・ボルト・パー・秒(cm2/V・s)、Vth1=Vth3=0.36V、Vgs1=V1−(Vds3+V4)=3.25V−Vds3、Vgs3=7V−V4=7Vである。

0232

なお、変形例1においても、第1トランジスター31と第3トランジスター33Aとを線形動作させるので、両トランジスター31,33Aでの電位降下Vdsを用いて、発光素子20の電圧電流特性は、Vds=0V近傍で、上述の数式6に近似される。また、変形例1においても、上述の数式3によって定義される係数kは、k=1.39×10-6(Ω-1)であり、高電圧系電源の電圧VPの全てが発光素子20にかかる場合の電流量I0は、I0=7.82×10-7(A)である。

0233

このような条件下において、発光素子20が発光する電圧は、上述の数式4と数式6とからIEL=Idsとなる電圧であり、変形例1では、VP=V3−V4=7V、Vds1=0.0064V、Vds3=0.0028V、VEL=6.9908V、IEL=Ids1=Ids3=7.655×10-7Aであった。又、この際の第1トランジスター31のオン抵抗は8.354×103Ωであり、第3トランジスター33Aのオン抵抗は3.636×103Ωであり、発光素子20のオン抵抗は9.132×106Ωであった。

0234

したがって、第1トランジスター31のオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/1100程度であり、第3トランジスター33Aのオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/2500程度であるので、変形例1においても、高電圧系電源の電圧の大半が発光素子20にかかるようにすることができた。

0235

この条件下では、トランジスターの閾値電圧がたとえ30%以上変動しても(変形例1では、Vth1やVth3が0.28Vから0.51Vまでの間で変動しても)、VEL=6.991V、IEL=Ids1=Ids3=7.66×10-7Aは不変である。したがって、変形例1においても、第1トランジスター31と第3トランジスター33Aとの閾値電圧のばらつきは、実質的に発光素子20の発光輝度に影響を及ぼさないことになる。

0236

また、変形例1においても、上述の数式7において、k/Z1=k/Z3=3.36×10-2Vと小さい値となるので、数式5の左辺第2項が、第1トランジスター31に対しては、k/(Z1(Vgs1−Vth1))=0.01、第3トランジスター33Aに対しては、k/(Z3(Vgs3−Vth3))=0.005と、0.01(1%)程度未満となる。この結果、発光素子20の発光時の電流(発光輝度)は両トランジスター31,33Aの閾値電圧に殆ど影響を受けなくなった。要するにk/(Zi(Vgsi−Vthi))の値を0.01(1%)未満とすることで、発光素子20の発光輝度に対する両トランジスター31,33Aの閾値電圧(Vth1、Vth3)のばらつきを実質的に排除することができる。

0237

変形例1においても、第2電位を第4電位よりも高く(V4<V2)することで、第1トランジスター31のゲートソース電圧Vgs1を大きくするとともに、活性状態における制御信号(活性信号)の電位を第1電位から第4電位の中で最高電位の第3電位(VDD2)とすることで、第3トランジスター33Aのゲートソース電圧Vgs3を大きくしている。

0238

(変形例2)
続いて、第1実施形態の変形例2に係る画素回路を説明する。図11は、変形例2に係る画素回路の構成を説明する図である。図11に示すように、変形例2に係る画素回路41Bは、変形例1に係る画素回路41Aに対して、第1トランジスター31が発光素子20と第3トランジスター33Aとの間に配置される点が異なるが、他の構成は同じである。

0239

変形例2に係る画素回路41Bは、発光素子20と、N型の第1トランジスター31と、N型の第3トランジスター33Aと、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。発光素子20の陽極21は第2高電位線49に電気的に接続され、発光素子20の陰極23は第1トランジスター31のドレインに電気的に接続されている。

0240

第1トランジスター31のソースは、第3トランジスター33Aのドレインに電気的に接続されている。第3トランジスター33Aのソースは、第2低電位線48に電気的に接続されている。したがって、変形例2に係る画素回路41Bでは、発光素子20よりも低電位側にN型の第1トランジスター31が配置され、第1トランジスター31よりも低電位側にN型の第3トランジスター33Aが配置されている。

0241

変形例2では、第3トランジスター33Aのソースが第2低電位線48に電気的に接続されているので、発光素子20が発光する際、即ち、制御線44に活性信号が供給されると、第3トランジスター33Aのゲートソース電圧Vgs3が第3電位(V3)と第4電位(V4)との電位差(V3−V4=7.0V)となる。したがって、第3トランジスター33Aを確実にオン状態とし線形動作させることができる。

0242

変形例2では、第1トランジスター31と第2低電位線48との間に第3トランジスター33Aが配置されているので、第3トランジスター33Aがオン状態になって第1トランジスター31もオン状態となる際、第1トランジスター31のソース電位は第4電位(VSS2)よりも僅かに高くなる。しかしながら、第3トランジスター33Aを線形動作させることで、第1トランジスター31のソース電位を第4電位と略等しくできる。

0243

したがって、記憶回路60の出力端子27の電位がHigh(第1電位)になると、第1トランジスター31のゲートソース電圧Vgs1が第1電位と第4電位との電位差(V1−V4=3.25V)と略等しくなり、第1トランジスター31の閾値電圧(Vth1=0.36V)よりも大きくなる(Vth1<V1−V4)ので、第1トランジスター31を確実にオン状態とし線形動作させることができる。

0244

これにより、変形例2に係る画素回路41Bにおいても、発光素子20に対してV3−V4=7.0Vの高電圧の殆どを印加することができるので、発光素子20が発光する際の輝度を高めることができる。

0245

また、変形例2に係る画素回路41Bにおいても、第1トランジスター31及び第3トランジスター33Aのオン抵抗が発光素子20のオン抵抗と比べて十分に低くなるように、各トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることで、発光素子20の発光輝度に対する両トランジスター31,33Aの閾値電圧(Vth1、Vth3)のばらつきを実質的に排除することができる。

0246

(変形例3)
続いて、第1実施形態の変形例3に係る画素回路を説明する。図12は、変形例3に係る画素回路の構成を説明する図である。図12に示すように、変形例3に係る画素回路41Cは、上記実施例1及び変形例に対して、第3トランジスター33(又は第3トランジスター33A)を備えていない点が異なるが、他の構成は同じである。

0247

変形例3に係る画素回路41Cは、発光素子20と、N型の第1トランジスター31と、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。発光素子20の陽極21は第2高電位線49に電気的に接続され、発光素子20の陰極23は第1トランジスター31のドレインに電気的に接続されている。第1トランジスター31のソースは、第2低電位線48に電気的に接続されている。

0248

変形例3に係る画素回路41Cでは、第2高電位線49と第2低電位線48との間に、発光素子20と第1トランジスター31とが直列に配置されている。そのため、記憶回路60の出力端子27の電位がHigh(第1電位)となって、第1トランジスター31がオン状態となったときに、発光素子20が発光する。変形例3においても、上記実施例及び変形例と同様に、発光素子20が発光する際の輝度を高めることができるとともに、発光素子20の発光輝度に対する第1トランジスター31の閾値電圧Vth1のばらつきを実質的に排除することができる。

0249

また、変形例3に係る画素回路41Cでは、制御線44が不要となるため、配線の数を削減できるので配線層の数も削減することができる。一般に、配線層の数が多いと、層間絶縁層を介して各配線層を形成するため、電気光学装置(素子基板)の製造工数の増大や製造歩留まりの低下を招くおそれがある。変形例3の構成によれば、配線層の数が少なくてもデジタル駆動による画像表示が可能となる。そのため、上記実施例1及び変形例と比べて、製造工数の低下や製造歩留まりの向上を図ることができる。又、遮光性を有する配線の数が減ることで遮光領域を小さくすることができるので、高解像度化(画素の微細化)が可能となる。

0250

(第2実施形態)
次に、第2実施形態に係る電気光学装置の構成を説明する。第2実施形態に係る電気光学装置は、第1実施形態に係る電気光学装置10に対して、第1トランジスターがP型である点と、第2電位(V2)が第1電位(V1)よりも高く、第4電位(V4)が第3電位(V3)よりも高い点とが異なる。これに伴って、第2実施形態に係る画素回路の構成も、第1実施形態に係る画素回路の構成と異なる。

0251

以下に、第2実施形態に係る画素回路の構成を、実施例と複数の変形例とをあげて説明する。なお、以下の実施例及び変形例の説明では、第1実施形態の実施例1又は変形例との相違点を説明し、第1実施形態の実施例1又は変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

0252

(実施例2)
「画素回路の構成」
まず、図13を参照して、第2実施形態の実施例2に係る画素回路の構成を説明する。図13は、実施例2に係る画素回路の構成を説明する図である。図13に示すように、実施例2に係る画素回路71は、P型の第1トランジスター31Aと、発光素子20と、N型の第3トランジスター33Aと、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。

0253

なお、第2実施形態(実施例2及び以下の変形例)では、第1実施形態に対して、高電位と低電位とが入れ替わっている。具体的には、第2電位は第1電位よりも高く、第1電位(V1)がVSS1(例えばVSS1=3.75V)であり、第2電位(V2)がVDD1(例えばVDD1=6.75V)である。第4電位は第3電位よりも高く、第3電位(V3)がVSS2(例えばVSS2=0V)であり、第4電位(V4)がVDD2(例えばVDD2=7V)である。

0254

したがって、第2実施形態(実施例2及び以下の変形例)では、各画素回路71に対して、第1電位線としての第1低電位線46から第1電位(VSS1)が供給され、第2電位線としての第1高電位線47から第2電位(VDD1)が供給され、第3電位線としての第2低電位線48から第3電位(VSS2)が供給され、第4電位線としての第2高電位線49から第4電位(VDD2)が供給される。

0255

実施例2では、第1トランジスター31Aと発光素子20と第3トランジスター33Aとが、第2低電位線48と第2高電位線49との間に直列に配置されている。第1実施形態と同様に、記憶回路60は、第1低電位線46と第1高電位線47との間に配置されている。第2トランジスター32は、記憶回路60と信号線43との間に配置されている。相補第2トランジスター38は、記憶回路60と相補信号線45との間に配置されている。

0256

第1トランジスター31Aのゲートは、記憶回路60の第2インバーター62の出力端子27に電気的に接続されている。第1トランジスター31Aのソースは、第2高電位線49に電気的に接続されている。第1トランジスター31Aのドレインは、発光素子20の陽極21に電気的に接続されている。第3トランジスター33Aのゲートは、制御線44に電気的に接続されている。第3トランジスター33Aのソースは、第2低電位線48に電気的に接続されている。第3トランジスター33Aのドレインは、発光素子20の陰極23に電気的に接続されている。

0257

即ち、実施例2に係る画素回路71では、P型の第1トランジスター31Aが発光素子20に対して高電位側に配置され、N型の第3トランジスター33Aが発光素子20に対して低電位側に配置されている。発光素子20は、第3トランジスター33Aと第1トランジスター31Aとがオン状態となった際に発光し得る。第1トランジスター31Aと第3トランジスター33Aとがオン状態になると、第2高電位線49から、第1トランジスター31Aと発光素子20と第3トランジスター33Aとを介して、第2低電位線48に至る経路が導通状態になり、発光素子20に電流が流れる。

0258

第2実施形態(実施例2及び以下の変形例)では、記憶回路60の第1インバーター61の出力端子25の電位がHighの場合(第2インバーター62の出力端子27の電位がLowの場合)に発光素子20は発光し得る状態となり、第1インバーター61の出力端子25の電位がLowの場合(第2インバーター62の出力端子27の電位がHighの場合)に発光素子20は非発光となる。

0259

「各電位とトランジスターの閾値電圧との関係」
第2実施形態(実施例2及び以下の変形例)においても、第1電位(V1)と第2電位(V2)とで低電圧系電源が構成され、第3電位(V3)と第4電位(V4)とで高電圧系電源が構成される。低電圧系電源の電圧である第1電位(V1)に対する第2電位(V2)の電位差(V2−V1=6.75V−3.75V=3.0V)は、高電圧系電源の電圧である第3電位(V3)に対する第4電位(V4)の電位差(V4−V3=7.0V−0V=7.0V)よりも小さい(V2−V1<V4−V3)。

0260

第2実施形態においても、駆動回路51や記憶回路60を低電圧系電源によりV2−V1=3.0Vの低電圧で駆動するので、駆動回路51や記憶回路60を高速で動作させることができる。そして、発光素子20を高電圧系電源によりV4−V3=7.0Vの高電圧で発光させるので、発光素子20を高い輝度で発光させることができる。更に、発光素子20と直列に配置される第1トランジスター31Aや第3トランジスター33Aを線形動作させることで、発光素子20に対してV4−V3=7.0Vの高電圧の殆どを印加することができるので、発光素子20が発光する際の輝度をより高めることができる。

0261

第2実施形態では、記憶回路60を構成する2つのインバーター61,62が第1低電位線46と第1高電位線47との間に配置され、2つのインバーター61,62に第1電位としてのVSS1と第2電位としてのVDD1とが供給される。したがって、Lowは第1電位(VSS1)に相当し、Highは第2電位(VDD1)に相当する。

0262

第2実施形態では、第2電位(V2)は第4電位(V4)よりも低い(V2<V4)こととしている。第2電位が第4電位よりも低いので、第2電位よりも低い第1電位(V1)をその分低くすることができる。P型の第1トランジスター31Aは、第1トランジスター31Aのゲートに電気的に接続された記憶回路60の出力端子27の電位がLow(第1電位)となった際にオン状態となる。

0263

そのため、第1電位を低くすることで、第1トランジスター31Aのソース電位である第4電位に対するゲート電位はその分下降する。即ち、第1トランジスター31Aのゲートソース電圧Vgs1は、第1電位の第4電位に対する電位差(Vgs1=V1−V4=3.75V−7.0V=−3.25V)であるので、その絶対値は、低電圧系電源の電圧(V2−V1=3.0V)に対して大きくなる。

0264

したがって、第2実施形態の構成では、第2電位(V2)を第4電位(V4)よりも低くすることで、記憶回路60の動作電圧(低電圧系電源の電圧)が小さくとも、第1トランジスター31Aのゲートソース電圧Vgs1の絶対値を低電圧系電源の電圧よりも大きくし、第1トランジスター31Aを線形動作させることが可能になる。これにより、第1トランジスター31Aの閾値電圧のばらつきの影響を受け難くなるので、エネルギー消費を低減しつつ、均一性に優れた高階調で高解像度画像を表示する電気光学装置10を実現することができる。

0265

また、第2実施形態では、第4電位(V4)に対する第2電位(V2)の電位差は、第1トランジスター31Aの閾値電圧Vth1よりも大きい(Vth1<V2−V4)ことが好ましい。記憶回路60の出力端子27の電位がHigh(第2電位)になり、P型の第1トランジスター31Aのゲート電位が第2電位になると、ゲートソース電圧Vgs1は第2電位の第4電位を基準とした電位差(Vgs1=V2−V4=6.75V−7.0V=−0.25V)となる。

0266

そうすると、第1トランジスター31Aのゲートソース電圧Vgs1(Vgs1=−0.25V)が第1トランジスター31Aの閾値電圧Vth1(一例としてVth1=−0.36V)よりも大きくなる(Vth1<V2−V4)ので、第1トランジスター31Aはオフ状態となる。したがって、画像信号が非発光の際に、第1トランジスター31Aを確実にオフ状態とすることができる。

0267

そして、第2実施形態では、第4電位(V4)に対する第1電位(V1)の電位差は、第1トランジスター31の閾値電圧Vthよりも小さい(V1−V4<Vth1)ことが好ましい。記憶回路60の出力端子27の電位がLow(第1電位)になり、P型の第1トランジスター31Aのゲート電位が第1電位になると、ゲートソース電圧Vgs1は第1電位の第4電位を基準とした電位差と等しく(Vgs1=V1−V4=3.75V−7.0V=−3.25V)なる。

0268

そうすると、第1トランジスター31Aのゲートソース電圧Vgs1(Vgs1=−3.25V)が第1トランジスター31Aの閾値電圧Vth1(Vth1=−0.36V)よりも小さくなるので、第1トランジスター31Aはオン状態となる。したがって、画像信号が発光の際に、第1トランジスター31Aを確実にオン状態とすることができる。そして、第1トランジスター31Aのゲートソース電圧Vgs1が閾値電圧Vth1よりも十分小さくなるので、第1トランジスター31Aを線形動作させることができる。

0269

第2実施形態においても、第1期間(非表示期間)には、全ての制御線44に制御信号として非活性信号が供給されて、第3トランジスター33Aがオフ状態となるので、発光素子20が発光しない状態となる。そして、第1期間には、走査線42のいずれかに走査信号として選択信号が供給されると、選択された第2トランジスター32と相補第2トランジスター38とがオン状態となり、信号線43及び相補信号線45から記憶回路60に画像信号が書き込まれる。

0270

第2期間(表示期間)には、全ての制御線44に制御信号として活性信号が供給されて、第3トランジスター33Aがオン状態となるので、発光素子20が発光し得る状態となる。第2期間には、全ての走査線42に第2トランジスター32をオフ状態とする非選択信号が走査信号として供給される。このように、第2実施形態においても、第1期間(非表示期間)と第2期間(表示期間)とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。

0271

第2実施形態(実施例2)では、第3トランジスター33AがN型であるため、制御線から供給される制御信号として、非活性信号の電位を低電位側の第3電位(VSS2)とし、活性信号の電位を高電位側の第4電位(VDD2)とする。制御線44から非活性信号が供給されると、第3トランジスター33Aのソース電位とゲート電位とがともに第3電位(V3)となるので、第3トランジスター33Aのゲートソース電圧Vgs3は0Vとなる。N型の第3トランジスター33Aの閾値電圧Vth3(一例としてVth3=0.36V)とすると、第3トランジスター33Aのゲートソース電圧Vgs3が閾値電圧Vth3よりも小さくなるので、第3トランジスター33Aは確実にオフ状態となる。

0272

制御線44から活性信号が供給されると、第3トランジスター33Aのゲートソース電圧Vgs3は第3電位(V3)を基準とした第4電位(V4)の電位差(V4−V3=7.0V)と同じとなり、第3トランジスター33Aの閾値電圧Vth3(Vth3=0.36V)よりも大きくなるので、第3トランジスター33Aは確実にオン状態となる。そして、第3トランジスター33Aのゲートソース電圧Vgs3が閾値電圧Vth3よりも十分大きくなるので、第3トランジスター33Aを線形動作させることができる。

0273

さらに、第2実施形態(実施例2及び以下の変形例)においても、第1トランジスター31A及び第3トランジスター33A(又は第3トランジスター33)のオン抵抗が発光素子20のオン抵抗と比べて十分に低くなるように、両トランジスター31A,33A(又は33)の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等が定められることが好ましい。詳細な数値は省略するが、上述の数式7において、k/(Zi(Vgsi−Vthi))の値を0.01(1%)程度未満とすることで、発光素子20の発光輝度に対する両トランジスター31A,33A(又は33)の閾値電圧(Vth1、Vth3)のばらつきを実質的に排除することができる。

0274

したがって、第2実施形態の実施例2に係る画素回路71の構成によれば、高解像度で多階調の高品位な画像を低消費電力で表示できるとともに、より高速で動作しより明るい表示が得られる電気光学装置10を実現することができる。

0275

以下に、第2実施形態に係る画素回路の構成について、変形例を説明する。以下の変形例の説明では、実施例2又は前出の変形例との相違点を説明し、実施例2又は前出の変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

0276

(変形例4)
まず、第2実施形態の変形例4に係る画素回路を説明する。図14は、変形例4に係る画素回路の構成を説明する図である。図14に示すように、変形例4に係る画素回路71Aは、実施例2に係る画素回路71に対して、第3トランジスター33がP型であり、第1トランジスター31Aと発光素子20との間に配置される点が異なるが、他の構成は同じである。

0277

変形例4に係る画素回路71Aは、P型の第1トランジスター31Aと、P型の第3トランジスター33と、発光素子20と、記憶回路60と、N型の第2トランジスター32と、N型の相補第2トランジスター38とを含む。第1トランジスター31Aのドレインは、第3トランジスター33のソースに電気的に接続されている。第3トランジスター33のドレインは、発光素子20の陽極21に電気的に接続されている。即ち、変形例4に係る画素回路71Aでは、P型の第3トランジスター33が発光素子20に対して高電位側に配置され、P型の第1トランジスター31Aが第3トランジスター33に対して高電位側に配置されている。

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