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技術 Al合金導電膜、薄膜トランジスタ及びAl合金導電膜の製造方法

出願人 株式会社アルバック
発明者 氏原祐輔小林大士新田純一中台保夫大久保拓
出願日 2017年10月24日 (1年9ヶ月経過) 出願番号 2017-205535
公開日 2019年5月23日 (2ヶ月経過) 公開番号 2019-077917
状態 未査定
技術分野 非鉄金属または合金の熱処理 物理蒸着 半導体の電極 薄膜トランジスタ
主要キーワード 折り返し変形 アンテナパワー 屈曲耐性 基板バイアスパワー 解放過程 Mo金属 最大高低差 ドライエッチング特性
関連する未来課題
重要な関連分野

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図面 (18)

課題

ヒロック性に優れたAl合金導電膜薄膜トランジスタ及びAl合金導電膜の製造方法を提供する。

解決手段

本発明の一形態に係るAl合金導電膜は、0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素とを含有する。これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

概要

背景

半導体素子の製造分野においては、配線材料としてアルミニウム(Al)又はその合金が広く用いられている。例えば近年、Al配線は、薄膜トランジスタ(TFT)で駆動される液晶表示素子有機EL表示素子用の低抵抗配線材料として注目されている。

一方、Al配線には、ヒロックの発生という問題がある。ヒロックは、薄膜表面に発生する半球状の突起物であり、加熱などにより薄膜に印加される圧縮応力駆動力として薄膜表面が局所的に塑性変形することで生じるとされる。ヒロックの発生は、ゲート絶縁膜等の層間絶縁膜配線保護膜を貫通して短絡等の電気的不良を生じさせる。このため、デバイス信頼性を確保するためには、ヒロックの発生を防ぎ、あるいはその成長を抑える必要がある。

Al配線のヒロックの発生を抑えるため、例えば特許文献1には、Al薄膜形成用スパッタリングターゲットに、Y、La、Ce、Nd等の所定の元素を所定量添加する技術が開示されている。これらの添加元素は、Alと金属間化合物を形成し、加熱に伴うAl膜のストレス解放過程でAl原子トラップして、Al原子の拡散に伴って生じるヒロックの発生を抑制することができるとしている。

概要

耐ヒロック性に優れたAl合金導電膜、薄膜トランジスタ及びAl合金導電膜の製造方法を提供する。本発明の一形態に係るAl合金導電膜は、0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素とを含有する。これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

目的

本発明の目的は、耐ヒロック性に優れたAl合金導電膜、薄膜トランジスタ及びAl合金導電膜の製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素と、を含有するAl合金導電膜

請求項2

請求項1に記載のAl合金導電膜であって、Ceの含有量は、0.2原子%以上1.2原子%以下であり、Mo、Nb、Ta、Ti及びWの群より選択される1種の元素の含有量は、0.3原子%以上2.0原子%以下であるAl合金導電膜。

請求項3

0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.0原子%以下のSiと、を含有するAl合金導電膜。

請求項4

請求項3に記載のAl合金導電膜であって、Ceの含有量は、0.2原子%以上1.2原子%以下であり、Siの含有量は、0.3原子%以上1.5原子%以下であるAl合金導電膜。

請求項5

0.1原子%以上1.5原子%以下のCeと、0.1原子%以上3.0原子%以下のCu及びNiの群より選択される1種の元素と、を含有するAl合金導電膜。

請求項6

請求項5に記載のAl合金導電膜であって、Ceの含有量は、0.2原子%以上1.2原子%以下であり、Cu及びNiの群より選択される1種の元素の含有量は、0.3原子%以上2.5以下であるAl合金導電膜。

請求項7

請求項1〜6のいずれか1つに記載のAl合金導電膜であって、前記Al合金導電膜は、曲率半径1mmでの180度折り返し変形に対する屈曲耐性を有するAl合金導電膜。

請求項8

請求項1〜7のいずれか1つに記載のAl合金導電膜で構成された電極具備する薄膜トランジスタ

請求項9

第1の合金元素である0.1原子%以上1.5原子%以下のCeと、第2の合金元素である0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素とを含有するAl合金ターゲット材料を準備し、前記ターゲット材料をスパッタリングすることで、Al合金薄膜を形成するAl合金導電膜の製造方法。

請求項10

第1の合金元素として0.1原子%以上1.5原子%以下のCeと、第2の合金元素として0.1原子%以上2.0原子%以下のSiとを含有するAl合金のターゲット材料を準備し、前記ターゲット材料をスパッタリングすることで、Al合金薄膜を形成するAl合金導電膜の製造方法。

請求項11

請求項9又は10に記載のAl合金導電膜の製造方法であって、さらに、前記Al合金薄膜を、350℃以上450℃以下で、30分以上180分以下、アニールするAl合金導電膜の製造方法。

請求項12

請求項9又は10に記載のAl合金導電膜の製造方法であって、さらに、前記Al合金薄膜を、550℃以上650℃以下で、30秒以上30分以下、アニールするAl合金導電膜の製造方法。

請求項13

請求項9〜12のいずれか1つに記載のAl合金導電膜の製造方法であって、前記ターゲット材料を準備する工程は、アルミニウムに前記第1の合金元素を添加した第1のターゲット構成材料と、アルミニウムに前記第2の合金元素を添加した第2のターゲット構成材料とを作製する工程と、前記第1のターゲット構成材料と前記第2のターゲット構成材料とを溶解混合することで前記ターゲット材料を作製する工程と、を有するAl合金導電膜の製造方法。

技術分野

0001

本発明は、ヒロックの発生を抑制することができるAl合金導電膜薄膜トランジスタ及びAl合金導電膜の製造方法に関する。

背景技術

0002

半導体素子の製造分野においては、配線材料としてアルミニウム(Al)又はその合金が広く用いられている。例えば近年、Al配線は、薄膜トランジスタ(TFT)で駆動される液晶表示素子有機EL表示素子用の低抵抗配線材料として注目されている。

0003

一方、Al配線には、ヒロックの発生という問題がある。ヒロックは、薄膜表面に発生する半球状の突起物であり、加熱などにより薄膜に印加される圧縮応力駆動力として薄膜表面が局所的に塑性変形することで生じるとされる。ヒロックの発生は、ゲート絶縁膜等の層間絶縁膜配線保護膜を貫通して短絡等の電気的不良を生じさせる。このため、デバイス信頼性を確保するためには、ヒロックの発生を防ぎ、あるいはその成長を抑える必要がある。

0004

Al配線のヒロックの発生を抑えるため、例えば特許文献1には、Al薄膜形成用スパッタリングターゲットに、Y、La、Ce、Nd等の所定の元素を所定量添加する技術が開示されている。これらの添加元素は、Alと金属間化合物を形成し、加熱に伴うAl膜のストレス解放過程でAl原子トラップして、Al原子の拡散に伴って生じるヒロックの発生を抑制することができるとしている。

先行技術

0005

特開2011−59401号公報

発明が解決しようとする課題

0006

薄膜トランジスタの製造工程には、活性層活性化処理あるいは水素化処理を目的として、例えば350℃〜650℃にまで素子を加熱するアニール処理が含まれる。このため、ゲート電極やこれに接続される配線を低抵抗のAl合金薄膜で形成する場合、アニール処理に対する耐ヒロック性が問題となる。

0007

以上のような事情に鑑み、本発明の目的は、耐ヒロック性に優れたAl合金導電膜、薄膜トランジスタ及びAl合金導電膜の製造方法を提供することにある。

課題を解決するための手段

0008

上記目的を達成するため、本発明の一形態に係るAl合金導電膜は、0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素とを含有する。
これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0009

Ceの含有量を0.2原子%以上1.2原子%以下とし、Mo、Nb、Ta、Ti及びWの群より選択される1種の元素の含有量を0.3原子%以上2.0原子%以下とすることで、膜表面のP-V値を50nm以下、比抵抗を10μΩcm以下に抑えることができる。

0010

本発明の他の形態に係るAl合金導電膜は、0.1原子%以上1.5原子%以下のCeと、0.1原子%以上2.0原子%以下のSiとを含有する。
これにより、膜表面のP-V値が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0011

Ceの含有量を0.2原子%以上1.2原子%以下とし、Siの含有量を0.3原子%以上1.5原子%以下とすることで、膜表面のP-V値を50nm以下、比抵抗を10μΩcm以下に抑えることができる。

0012

本発明のさらに他の形態に係るAl合金導電膜は、0.1原子%以上1.5原子%以下のCeと、0.1原子%以上3.0原子%以下のCu及びNiの群より選択される1種の元素とを含有する。
これにより、膜表面のP-V値が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0013

Ceの含有量を0.2原子%以上1.2原子%以下とし、Cu及びNiの群より選択される1種の元素の含有量を0.3原子%以上2.5以下とすることで、膜表面のP-V値を50nm以下、比抵抗を10μΩcm以下に抑えることができる。

0014

前記Al合金導電膜は、曲率半径1mmでの180度折り返し変形に対する屈曲耐性を有する。これにより、折り曲げ又は折り畳みが可能なデバイスにも柔軟に対応することができる。

0015

本発明の一形態に係る薄膜トランジスタは、上記構成のAl導電薄膜で構成された電極具備する。
上記電極は、ゲート電極でもよいし、ソースドレイン電極であってもよい。これにより、ゲート電極の低抵抗化耐熱性の向上(耐ヒロック性)を図ることができるとともに、当該薄膜トランジスタで駆動される表示デバイスの屈曲耐性を向上させることができる。

0016

本発明の一形態に係るAl導電膜の製造方法は、第1の合金元素である0.1原子%以上1.5原子%以下のCeと、第2の合金元素である0.1原子%以上2.5原子%以下のMo、Nb、Ta、Ti及びWの群より選択される1種の元素とを含有するAl合金のターゲット材料を準備することを含む。
上記ターゲット材料をスパッタリングすることで、Al合金薄膜が形成される。

0017

本発明の他の形態に係るAl導電膜の製造方法は、第1の合金元素として0.1原子%以上1.5原子%以下のCeと、第2の合金元素として0.1原子%以上2.0原子%以下のSiとを含有するAl合金のターゲット材料を準備することを含む。
上記ターゲット材料をスパッタリングすることで、Al合金薄膜が形成される。

0018

上記Al合金薄膜は、350℃以上450℃以下で、30分以上180分以下、アニールすることで、膜表面のP-V値を100nm以下に、比抵抗を15μΩcm以下に抑えることができる。

0019

上記Al合金薄膜は、550℃以上650℃以下で、30秒以上30分以下、アニールすることで、膜表面のP-V値を50nm以下、比抵抗を10μΩcm以下に抑えることができる。

0020

上記ターゲット材料の準備する工程は、
アルミニウムに上記第1の合金元素を添加した第1のターゲット構成材料と、アルミニウムに上記第2の合金元素を添加した第2のターゲット構成材料とを作製する工程と、
上記第1のターゲット構成材料と上記第2のターゲット構成材料とを溶解混合することで上記ターゲット材料を作製する工程と、を有してもよい。

発明の効果

0021

以上述べたように、本発明によれば、耐ヒロック性に優れたAl合金導電膜を得ることができる。

図面の簡単な説明

0022

本発明の一実施形態に係るAl合金導電膜を有する薄膜トランジスタの概略断面図である。
上記薄膜トランジスタの他の構成例を示す概略断面図である。
AlCe合金薄膜におけるヒロックの発生防止メカニズムを説明する模式図である。
上記Al合金導電膜におけるヒロックの発生防止メカニズムを説明する模式図である。
本発明の他の実施形態に係るAl合金導電膜におけるヒロックの発生防止メカニズムを説明する模式図である。
本発明の実施例1に係るAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例1に係るAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。
本発明の実施例1に係る他のAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例1に係る他のAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。
本発明の実施例2に係るAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例2に係るAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。
本発明の実施例2に係る他のAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例2に係る他のAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。
本発明の実施例3に係るAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例3に係るAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。
本発明の実施例3に係る他のAl合金導電膜の比抵抗値と各合金元素組成との関係を示す図である。
本発明の実施例3に係る他のAl合金導電膜の膜表面のP-V値と各合金元素組成との関係を示す図である。

0023

以下、図面を参照しながら、本発明の実施形態を説明する。

0024

<第1の実施形態>
図1及び図2は、本発明の一実施形態に係るAl合金導電膜を有する薄膜トランジスタの概略断面図である。

0025

図1に示す薄膜トランジスタ1は、トップゲート型の薄膜トランジスタであって、ガラス基板10上に活性層11、ゲート絶縁膜12、ゲート電極13及び保護層15を順に積層することで形成される。
活性層11は、例えば、LTPS(low temperature poly-silicon)で構成される。ソース領域14S及びドレイン領域14Dは、それぞれ、ソース電極16S及びドレイン電極15Dを介して外部へ引き出される。

0026

図2に示す薄膜トランジスタ2は、ボトムゲート型の薄膜トランジスタであって、ガラス基板20上にゲート電極23、ゲート絶縁膜22、活性層21、ソース電極26S及びソース電極26Dが順に積層されることで形成される。
活性層21は、例えば、IGZO(In−Ga−Zn−O)系酸化物半導体材料で構成される。

0027

ゲート電極13,23は、Al合金導電膜101で構成される。本実施形態においてAl合金導電膜101は、第1の合金元素としてのCe(セリウム)と、第2の合金元素としてのMo(モリブデン)、Nb(ニオブ)、Ta(タンタル)、Ti(チタン)及びW(タングステン)の群より選択される1種の元素とを含有し、残部がAl(アルミニウム)及び不可避元素であるAl合金で構成される。

0028

第1の合金元素の含有量は、0.1原子%以上1.5原子%以下であり、第2の合金元素の含有量は、0.1原子%以上2.5原子%以下である。これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0029

ゲート電極13,23は、Al合金導電膜101をスパッタリング法成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、DCスパッタパルスDCスパッタ等が適用可能である。Al合金導電膜101のパターニング方法も特に限定されず、ウェットエッチングドライエッチングのいずれであってもよい。

0030

スパッタリングターゲットとしては、第1の合金元素であるCeと、第2の合金元素であるMo,Nb,Ta,Ti及びWのいずれか1つとを含有するAl合金のターゲット材料が用いられる。第1の合金元素の含有量は、典型的には、0.1原子%以上1.5原子%以下であり、第2の合金元素の含有量は、典型的には、0.1原子%以上2.5原子%以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のAl合金導電膜101(ゲート電極13,23)を形成することができる。

0031

上記ターゲット材料は、例えば、Alに第1の合金元素(Ce)を添加した第1のターゲット構成材料と、Alに第2の合金元素(Mo,Nb,Ta,Ti又はW)を添加した第2のターゲット構成材料とを作製した後、第1及び第2のターゲット構成材料を溶解混合することで作製される。第1及び第2の合金元素を一時にアルミニウムに添加する場合と比較して、第1の合金元素と第2の合金元素とをAl合金インゴット中に均一に分散させることができる。得られたAl合金インゴットに対して所定の厚み及び形状に鍛造圧延プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。

0032

Al合金導電膜101の厚みは特に限定されず、例えば、100nm以上600nm以下、好ましくは、200nm以上400nm以下である。100nm未満の厚みでは、ゲート電極13,23の低抵抗化が困難になる。600nmを超える厚みでは、薄膜トランジスタ1,2の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Al合金導電膜101の厚みは600nm以下が好ましい。

0033

薄膜トランジスタの製造工程には、活性層の熱処理(アニール)が含まれる。熱処理の目的は活性層の構成に応じて異なり、例えば、薄膜トランジスタ1の活性層11においては、ソース領域14S及びドレイン領域14Dの形成に際して注入されたイオン活性化を目的とし、薄膜トランジスタ2の活性層21においては、活性層21の活性化処理あるいは水素化処理を目的とする。アニール条件もそれぞれで異なり、例えば、前者にあっては550℃〜650℃で30秒〜30分、後者にあっては350℃〜450℃で30分〜180分である。アニール雰囲気を構成するガスは特に限定されない。

0034

アニール処理中、ゲート電極13,23を構成するAl合金導電膜101においては、加熱により粒子サイズが大径化し、これに伴う面内の圧縮応力を受ける。純Al薄膜等においては、上記圧縮応力を駆動力として薄膜表面を隆起させるヒロックの発生が懸念されるが、本実施形態のAl合金導電膜101においては、それぞれ上述した所定量の第1及び第2の合金元素を含有するため、ヒロックの発生が効果的に抑えられる。

0035

Al合金導電膜101におけるヒロックの発生防止メカニズムを図3及び図4を参照して説明する。ここでは、第2の合金元素がMoである場合を例に挙げて説明する。

0036

Al−Ce合金導電膜の場合では、合金元素であるCeは母材であるAlと金属間化合物を形成する。図3に示すようにAl−Ce金属間化合物は、成膜直後(As deposition)はAl結晶粒内分布しているが、アニール処理中にAl結晶粒界析出してAl結晶粒の成長を抑制するピンニング効果発現させる。ところが、粒界に析出するAl−Ce金属間化合物の量が少ないため、Al結晶粒の成長抑制効果が低く、したがってヒロックの発生を効果的に抑えることがむずかしい。

0037

一方、Ceの含有量を多くして結晶粒界に析出するAl−Ce金属間化合物の量を増やすことも可能である。しかし、Ceの含有量が所定量(例えば1.5原子%)を超えると、エッチング残渣が発生しやすくなる傾向にあるため、所望とするエッチング特性が得られにくくなる。

0038

本実施形態のAl合金導電膜101は、第2の合金元素として、Moを含有する。Moは、Ceと同様に、母材であるAlと金属間化合物を形成する。図4に示すように、Al−Mo金属化合物は、Al−Ce金属間化合物と同様に、成膜直後はAl結晶粒内に分布しているが、アニール処理中にAl結晶粒界に析出してAl結晶粒の成長を阻害するようにはたらく。これにより、Al結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。

0039

上記効果を得るためには、第2の合金元素の含有量は、0.1原子%以上であることが好ましい。これにより、膜表面のP-V値を100nm以下に抑えることができる。また、第2の合金元素の含有量が多いほど、Al合金導電膜の比抵抗は増加する傾向にある。Al合金導電膜101の比抵抗を15μΩcm以下に抑えるためには、第2の合金元素の含有量は、2.5原子%以下であることが好ましい。

0040

さらに好適には、第1の合金元素であるCeの含有量は、0.2原子%以上1.2原子%以下であり、第2の合金元素の添加量は、0.3原子%以上2.0原子%以下である。これにより、膜表面のP-V値が50nm以下であり、比抵抗が10μΩcm以下であるAl合金導電膜101を安定して得ることができる。

0041

本実施形態によれば、ゲート電極13,23が上記構成のAl合金導電膜101で構成されているため、ゲート電極13,23の低抵抗化を図りつつ、耐熱性(耐ヒロック性)を向上させることができる。これにより、薄膜トランジスタ1,2の消費電力の低減と信頼性の向上を図ることができる。

0042

一方、薄膜トランジスタ(TFT)のゲート電極には、一般的に、Mo(モリブデン)又はその合金が広く用いられている。しかし近年、TFTは薄型化だけでなく、曲面形状のディスプレイや折り曲げ又は折り畳み可能なディスプレイの開発が進められており、従来のMoゲート電極では、この種のディスプレイに対応することが困難であった。

0043

本実施形態のAl合金導電膜101は、Mo合金薄膜と比較して屈曲耐性が高く、折り曲げ又は折り畳みにも柔軟に対応することができることが確認された。
本発明者らの実験によれば、上記構成のAl合金導電薄膜を厚み10μmのプラスチックフィルム基板上に成膜し、曲率半径1mmで180度折り返したところ、膜の割れクラックの発生は確認されなかった。
このようなAl合金導電膜101でゲート電極13,23が構成された本実施形態の薄膜トランジスタ1,2によれば、従来のフラット型の表示デバイスだけでなく、周縁部が湾曲したカーブ(Curved)型の表示デバイスや円弧状に折り曲げられたベンダブル(Bendable)型の表示デバイス、さらには180度折り畳み可能なフォルダブル(Foldable)型の表示デバイスにも適用することができる。

0044

<第2の実施形態>
続いて、本発明の第2の実施形態について説明する。以下、第1の実施形態と異なる構成について主に説明し、第1の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。

0045

本実施形態では、図1及び図2に示すように、薄膜トランジスタ1,2のゲート電極13,23がAl合金導電膜102で構成されている点で、第1の実施形態と相違する。

0046

本実施形態のAl合金導電膜102は、第1の合金元素としてのCe(セリウム)と、第2の合金元素としてのSi(ケイ素)とを含有し、残部がAl(アルミニウム)及び不可避元素であるAl合金で構成される。

0047

第1の合金元素であるCeの含有量は、0.1原子%以上1.5原子%以下であり、第2の合金元素であるSiの含有量は、0.1原子%以上2.0原子%以下である。これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0048

ゲート電極13,23は、Al合金導電膜102をスパッタリング法で成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、DCスパッタ、パルスDCスパッタ等が適用可能である。Al合金導電膜102のパターニング方法も特に限定されず、ウェットエッチング、ドライエッチングのいずれであってもよい。

0049

スパッタリングターゲットとしては、第1の合金元素であるCeと、第2の合金元素であるSiとを含有するAl合金のターゲット材料が用いられる。第1の合金元素の含有量は、典型的には、0.1原子%以上1.5原子%以下であり、第2の合金元素の含有量は、典型的には、0.1原子%以上2.0原子%以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のAl合金導電膜102(ゲート電極13,23)を形成することができる。

0050

上記ターゲット材料は、例えば、Alに第1の合金元素(Ce)を添加した第1のターゲット構成材料と、Alに第2の合金元素(Si)を添加した第2のターゲット構成材料とを作製した後、第1及び第2のターゲット構成材料を溶解混合することで作製される。第1及び第2の合金元素を一時にアルミニウムに添加する場合と比較して、第1の合金元素と第2の合金元素とをAl合金インゴット中に均一に分散させることができる。得られたAl合金インゴットに対して所定の厚み及び形状に鍛造・圧延・プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。

0051

Al合金導電膜102の厚みは特に限定されず、例えば、100nm以上600nm以下、好ましくは、200nm以上400nm以下である。100nm未満の厚みでは、ゲート電極13,23の低抵抗化が困難になる。600nmを超える厚みでは、薄膜トランジスタ1,2の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Al合金導電膜102の厚みは600nm以下が好ましい。

0052

本実施形態のAl合金導電膜102は、第1の実施形態と同様に、活性層11,21の熱処理に対する耐ヒロック性を有する。Al合金導電膜102におけるヒロックの発生防止メカニズムについて図5を参照して説明する。

0053

本実施形態のAl合金導電膜102は、第1の合金元素としてのCeと、第2の合金元素としてのSiとを含有する。Ceは母材であるAlと金属間化合物を形成し、SiはAlと金属間化合物を形成しない。Al−Ce金属間化合物及びSiは、成膜直後はAl結晶粒内に分布しているが(図5A参照)、アニール処理中にAl結晶粒界に析出してAl結晶粒の成長を阻害するようにはたらく(図5B,C参照)。これにより、Al結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。

0054

上記効果を得るためには、第2の合金元素の含有量は、0.1原子%以上であることが好ましい。これにより、膜表面のP-V値を100nm以下に抑えることができる。また、第2の合金元素の含有量が多いほど、Al合金導電膜の比抵抗は増加する傾向にある。Al合金導電膜102の比抵抗を15μΩcm以下に抑えるためには、第2の合金元素の含有量は、2.0原子%以下であることが好ましい。

0055

さらに好適には、第1の合金元素であるCeの含有量は、0.2原子%以上1.2原子%以下であり、第2の合金元素の添加量は、0.3原子%以上1.5原子%以下である。これにより、膜表面のP-V値が50nm以下であり、比抵抗が10μΩcm以下であるAl合金導電膜102を安定して得ることができる。

0056

本実施形態においても、第1の実施形態と同様の作用効果を得ることができ、低抵抗かつ耐ヒロック性に優れたAl合金導電膜を得ることができる。また、このようなAl合金導電膜をゲート電極に備えた薄膜トランジスタによれば、消費電力の低減と信頼性の向上を図ることができるとともに、耐屈曲性に優れた表示デバイスを構成することができる。

0057

<第3の実施形態>
続いて、本発明の第3の実施形態について説明する。以下、第1の実施形態と異なる構成について主に説明し、第1の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。

0058

本実施形態では、図1及び図2に示すように、薄膜トランジスタ1,2のゲート電極13,23がAl合金導電膜103で構成されている点で、第1の実施形態と相違する。

0059

本実施形態のAl合金導電膜103は、第1の合金元素としてのCe(セリウム)と、第2の合金元素としてのCu(銅)及びNi(ニッケル)の群より選択される1種の元素とを含有し、残部がAl(アルミニウム)及び不可避元素であるAl合金で構成される。

0060

第1の合金元素であるCeの含有量は、0.1原子%以上1.5原子%以下であり、第2の合金元素であるCu又はNiの含有量は、0.1原子%以上3.0原子%以下である。これにより、膜表面のP-V値(Peak to Valley:最大高低差)が100nm以下であり、比抵抗が15μΩcm以下であるAl合金導電膜を得ることができる。

0061

ゲート電極13,23は、Al合金導電膜103をスパッタリング法で成膜した後、所定形状にパターニングすることで、形成される。スパッタ方式は特に限定されず、例えば、DCスパッタ、パルスDCスパッタ等が適用可能である。Al合金導電膜103のパターニング方法も特に限定されず、ウェットエッチング、ドライエッチングのいずれであってもよい。

0062

スパッタリングターゲットとしては、第1の合金元素であるCeと、第2の合金元素であるCu又はNiとを含有するAl合金のターゲット材料が用いられる。第1の合金元素の含有量は、典型的には、0.1原子%以上1.5原子%以下であり、第2の合金元素の含有量は、典型的には、0.1原子%以上3.0原子%以下である。これにより、後述するように、耐ヒロック性に優れた低抵抗のAl合金導電膜103(ゲート電極13,23)を形成することができる。

0063

上記ターゲット材料は、例えば、Alに第1の合金元素(Ce)を添加した第1のターゲット構成材料と、Alに第2の合金元素(Cu又はNi)を添加した第2のターゲット構成材料とを作製した後、第1及び第2のターゲット構成材料を溶解混合することで作製される。第1及び第2の合金元素を一時にアルミニウムに添加する場合と比較して、第1の合金元素と第2の合金元素とをAl合金インゴット中に均一に分散させることができる。得られたAl合金インゴットに対して所定の厚み及び形状に鍛造・圧延・プレス等の塑性加工を施すことで、スパッタリングターゲットが作製される。

0064

Al合金導電膜103の厚みは特に限定されず、例えば、100nm以上600nm以下、好ましくは、200nm以上400nm以下である。100nm未満の厚みでは、ゲート電極13,23の低抵抗化が困難になる。600nmを超える厚みでは、薄膜トランジスタ1,2の屈曲耐性が低下する傾向にある。なお、ヒロックは薄膜の厚みが大きいほど成長しやすいため、Al合金導電膜103の厚みは600nm以下が好ましい。

0065

本実施形態のAl合金導電膜103は、第1の実施形態と同様に、活性層11,21の熱処理に対する耐ヒロック性を有する。ヒロックの発生防止メカニズムについては第1の実施形態と同様であり、第1の合金元素(Ce)とAlとの金属間化合物と、第2の合金元素(Cu又はNi)とAlとの金属間化合物がアニール中にAl結晶粒界に析出して、Al結晶粒の成長を阻害するようにはたらく。これにより、Al結晶粒の成長を効果的に抑制することができるため、ヒロックの発生を阻止あるいは抑制することができる。

0066

上記効果を得るためには、第2の合金元素の含有量は、0.1原子%以上であることが好ましい。これにより、膜表面のP-V値を100nm以下に抑えることができる。また、第2の合金元素の含有量が多いほど、Al合金導電膜の比抵抗は増加する傾向にある。Al合金導電膜103の比抵抗を15μΩcm以下に抑えるためには、第2の合金元素の含有量は、3.0原子%以下であることが好ましい。

0067

さらに好適には、第1の合金元素であるCeの含有量は、0.2原子%以上1.2原子%以下であり、第2の合金元素の添加量は、0.3原子%以上2.5原子%以下である。これにより、膜表面のP-V値が50nm以下であり、比抵抗が10μΩcm以下であるAl合金導電膜103を安定して得ることができる。

0068

本実施形態においても、第1の実施形態と同様の作用効果を得ることができ、低抵抗かつ耐ヒロック性に優れたAl合金導電膜を得ることができる。また、このようなAl合金導電膜をゲート電極に備えた薄膜トランジスタによれば、消費電力の低減と信頼性の向上を図ることができるとともに、耐屈曲性に優れた表示デバイスを構成することができる。

0069

続いて、本発明の実施例について説明するが、もちろん本発明は以下の実施例に限定されない。

0070

[実施例1]
(実施例1−1)
Ce及びMoをそれぞれ所定量含有するスパッタリングターゲットを作製し、以下の条件で、ガラス基板上に、Ceを0.1原子%、Moを0.1原子%含有する厚み200nmのAl合金導電膜を作製した。

0071

スパッタ条件
スパッタ装置:株式会社アルバック製DCスパッタ装置「SME−200」
ターゲットサイズ:4インチ
基板サイズ:150mm×150mm
・DCパワー:410W
成膜圧力:0.3Pa(Ar)
基板温度:室温

0072

作製されたAl合金導電膜を以下の条件A,Bでアニールし、条件Aでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値と、条件Bでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値をそれぞれ測定した。

0073

〔アニール条件〕
アニール装置アドバンス理工株式会社製赤外線ランプ加熱装置RTP−6」
・アニール雰囲気:窒素
・アニール条件A:400℃、60分
・アニール条件B:570℃、100秒

0074

比抵抗については、三菱ケミカルアナリテック社製抵抗率計「Loresta」でAl合金導電膜のシート抵抗を測定し、その値と膜厚との積を比抵抗値とした。
P-V値については、エスアイアイナノテクノロジー株式会社製走査型プローブ顕微鏡でAl合金導電膜の表面段差を測定し、その値の最大値をP−V値とした。

0075

一方、作製されたAl合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の2段階で評価した。

0076

エッチング条件
エッチング装置:株式会社アルバック製ICPドライエッチング装置「NE−950」
エッチングガス(流量):Cl2/Ar(50sccm/20sccm)
プロセス圧力:1.0Pa
電極温度:40℃
アンテナパワー:400W
基板バイアスパワー:200W

0077

評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.0μΩcm及び80.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.5μΩcm及び90.0nm、ドライエッチング特性は良好であった。

0078

(実施例1−2)
Moの含有量を1.5原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ8.5μΩcm及び36.8nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ9.0μΩcm及び55.8nm、ドライエッチング特性は良好であった。

0079

(実施例1−3)
Moの含有量を2.5原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ13.0μΩcm及び25.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ8.0μΩcm及び63.5nm、ドライエッチング特性は良好であった。

0080

(実施例1−4)
Ceの含有量を0.2原子%、Moの含有量を0.3原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.5μΩcm及び49.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.0μΩcm及び50.0nm、ドライエッチング特性は良好であった。

0081

(実施例1−5)
Ceの含有量を0.2原子%、Moの含有量を2.0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び40.4nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ9.8μΩcm及び37.8nm、ドライエッチング特性は良好であった。

0082

(実施例1−6)
Ceの含有量を0.5原子%、Moの含有量を1.0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ8.4μΩcm及び23.4nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ5.4μΩcm及び35.4nm、ドライエッチング特性は良好であった。

0083

(実施例1−7)
Ceの含有量を1.2原子%、Moの含有量を0.3原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.3μΩcm及び36.3nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.5μΩcm及び45.4nm、ドライエッチング特性は良好であった。

0084

(実施例1−8)
Ceの含有量を1.2原子%、Moの含有量を2.0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び25.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び41.2nm、ドライエッチング特性は良好であった。

0085

(実施例1−9)
Ceの含有量を1.5原子%、Moの含有量を0.1原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.0μΩcm及び30.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.7μΩcm及び58.0nm、ドライエッチング特性は良好であった。

0086

(実施例1−10)
Ceの含有量を1.5原子%、Moの含有量を2.5原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ14.0μΩcm及び40.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ11.8μΩcm及び50.3nm、ドライエッチング特性は良好であった。

0087

(比較例1−1)
Ce及びMoの含有量をいずれも0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ3.3μΩcm及び301.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.3μΩcm及び371.0nm、ドライエッチング特性は良好であった。

0088

(比較例1−2)
Ceの含有量を0.6原子%、Moの含有量を0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ3.6μΩcm及び60.7nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.5μΩcm及び89.7nm、ドライエッチング特性は良好であった。

0089

(比較例1−3)
Ceの含有量を2原子%、Moの含有量を0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.1μΩcm及び42.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.9μΩcm及び47.0nm、ドライエッチング特性は不良であった。

0090

(比較例1−4)
Ceの含有量を0原子%、Moの含有量を2.3原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ12.8μΩcm及び140.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ9.0μΩcm及び138.4nm、ドライエッチング特性は良好であった。

0091

(比較例1−5)
Ceの含有量を0原子%、Moの含有量を3.0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ25.0μΩcm及び100.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ21.0μΩcm及び110.0nm、ドライエッチング特性は良好であった。

0092

(比較例1−6)
Ceの含有量を2.0原子%、Moの含有量を2.3原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ15.0μΩcm及び31.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ14.0μΩcm及び41.2nm、ドライエッチング特性は不良であった。

0093

(比較例1−7)
Ceの含有量を2.0原子%、Moの含有量を3.0原子%とした以外は上述の実施例1−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ20.0μΩcm及び27.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ16.0μΩcm及び35.1nm、ドライエッチング特性は不良であった。

0094

実施例1−1〜10及び比較例1−1〜7の結果を表1にまとめて示す。

0095

0096

図6及び図7は、条件Aでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
図8及び図9は、条件Bでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はCeの含有量(原子%)、縦軸はMoの含有量(原子%)であり、上記比抵抗値及びP-V値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。

0097

図6図9に示すように、Ceの含有量を0.1原子%以上1.5原子%以下、Moの含有量を0.1原子%以上2.5原子%以下とすることにより、比抵抗値が14μΩcm以下であり、P-V値が90nm以下であるAl合金導電膜を得ることができる(実施例1−1〜10)。
特に、Ceの含有量を0.2原子%以上1.2原子%以下、Moの含有量を0.3原子%以上2.0原子%以下とすることにより、比抵抗値が10μΩcm以下であり、P-V値が50nm以下であるAl合金導電膜を得ることができる(実施例1−4〜8)。

0098

Ceの含有量が0.1原子%未満の場合、P-V値が100nmを超え、ヒロックの発生を抑制することができない(比較例1−1,4,5)。Ceの含有量が1.5原子%を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない(比較例1−3,6,7)。
Moの含有量については、0.1原子%未満(0原子%)の場合ではP-V値の抑制効果がはたらかず(比較例1−1〜3)、2.5原子%を超える場合は比抵抗値を15μΩcm以下に抑えることができない(比較例1−5,7)。

0099

[実施例2]
(実施例2−1)
Ce及びNbをそれぞれ所定量含有するスパッタリングターゲットを作製し、実施例1と同様の条件で、ガラス基板上に、Ceを0.1原子%、Nbを0.1原子%含有する厚み200nmのAl合金導電膜を作製した。
作製されたAl合金導電膜を実施例1と同様に条件A,Bでアニールし、条件Aでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値と、条件Bでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値をそれぞれ測定した。
一方、作製されたAl合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の2段階で評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.2μΩcm及び52.1nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.8μΩcm及び75.5nm、ドライエッチング特性は良好であった。

0100

(実施例2−2)
Nbの含有量を1.5原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ7.8μΩcm及び33.4nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ7.5μΩcm及び50.6nm、ドライエッチング特性は良好であった。

0101

(実施例2−3)
Nbの含有量を2.5原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ14.0μΩcm及び38.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ9.0μΩcm及び48.0nm、ドライエッチング特性は良好であった。

0102

(実施例2−4)
Ceの含有量を0.2原子%、Nbの含有量を0.3原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ7.3μΩcm及び30.5nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ5.5μΩcm及び45.0nm、ドライエッチング特性は良好であった。

0103

(実施例2−5)
Ceの含有量を0.2原子%、Nbの含有量を2.0原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ12.0μΩcm及び38.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ9.5μΩcm及び43.0nm、ドライエッチング特性は良好であった。

0104

(実施例2−6)
Ceの含有量を0.5原子%、Nbの含有量を1.0原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ9.1μΩcm及び22.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ6.2μΩcm及び54.0nm、ドライエッチング特性は良好であった。

0105

(実施例2−7)
Ceの含有量を1.2原子%、Nbの含有量を0.3原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.8μΩcm及び26.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ5.0μΩcm及び48.0nm、ドライエッチング特性は良好であった。

0106

(実施例2−8)
Ceの含有量を1.2原子%、Nbの含有量を2.0原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ9.8μΩcm及び24.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び28.0nm、ドライエッチング特性は良好であった。

0107

(実施例2−9)
Ceの含有量を1.5原子%、Nbの含有量を0.1原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ6.0μΩcm及び45.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ6.0μΩcm及び62.0nm、ドライエッチング特性は良好であった。

0108

(実施例2−10)
Ceの含有量を1.5原子%、Nbの含有量を2.5原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ13.0μΩcm及び50.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ11.0μΩcm及び53.0nm、ドライエッチング特性は良好であった。

0109

(比較例2−1)
Ceの含有量を0原子%、Nbの含有量を2.3原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ14.0μΩcm及び130.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ12.0μΩcm及び128.0nm、ドライエッチング特性は良好であった。

0110

(比較例2−2)
Ceの含有量を0原子%、Nbの含有量を3.0原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ25.0μΩcm及び100.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ21.0μΩcm及び110.0nm、ドライエッチング特性は良好であった。

0111

(比較例2−3)
Ceの含有量を2.0原子%、Nbの含有量を2.3原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ16.0μΩcm及び41.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ14.0μΩcm及び45.0nm、ドライエッチング特性は不良であった。

0112

(比較例2−4)
Ceの含有量を2.0原子%、Nbの含有量を3.0原子%とした以外は上述の実施例2−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ19.0μΩcm及び35.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ17.0μΩcm及び30.0nm、ドライエッチング特性は不良であった。

0113

実施例2−1〜10及び比較例2−1〜4の結果を表2にまとめて示す。

0114

0115

図10及び図11は、条件Aでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
図12及び図13は、条件Bでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はCeの含有量(原子%)、縦軸はNbの含有量(原子%)であり、上記比抵抗値及びP-V値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。なお、各図には上述した比較例1−1〜3のデータも併せて示されている。

0116

図10図13に示すように、Ceの含有量を0.1原子%以上1.5原子%以下、Nbの含有量を0.1原子%以上2.5原子%以下とすることにより、比抵抗値が11μΩcm以下であり、P-V値が76nm以下であるAl合金導電膜を得ることができる(実施例2−1〜10)。
特に、Ceの含有量を0.2原子%以上1.2原子%以下、Nbの含有量を0.3原子%以上2.0原子%以下とすることにより、比抵抗値が10μΩcm以下であり、P-V値が50nm以下であるAl合金導電膜を得ることができる(実施例2−4〜8)。

0117

Ceの含有量が0.1原子%未満の場合、P-V値が100nmを超え、ヒロックの発生を抑制することができない(比較例2−1,2)。Ceの含有量が1.5原子%を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない(比較例2−3,4)。
Nbの含有量については、0.1原子%未満(0原子%)の場合ではP-V値の抑制効果がはたらかず(比較例1−1〜3参照)、2.5原子%を超える場合は比抵抗値を15μΩcm以下に抑えることができない(比較例2−4)。

0118

[実施例3]
(実施例3−1)
Ce及びSiをそれぞれ所定量含有するスパッタリングターゲットを作製し、実施例1と同様の条件で、ガラス基板上に、Ceを0.1原子%、Siを0.1原子%含有する厚み200nmのAl合金導電膜を作製した。
作製されたAl合金導電膜を実施例1と同様に条件A,Bでアニールし、条件Aでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値と、条件Bでアニールした後のAl合金導電膜の比抵抗値及び膜表面のP-V値をそれぞれ測定した。
一方、作製されたAl合金導電膜のエッチング特性を評価するため、以下の条件でドライエッチングした後のエッチング残渣の量を基準に、エッチング特性の良否を「○」及び「×」の2段階で評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ3.4μΩcm及び57.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.4μΩcm及び63.0nm、ドライエッチング特性は良好であった。

0119

(実施例3−2)
Siの含有量を1.5原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ3.7μΩcm及び52.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.8μΩcm及び53.0nm、ドライエッチング特性は良好であった。

0120

(実施例3−3)
Siの含有量を2.0原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ6.8μΩcm及び54.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ6.7μΩcm及び79.0nm、ドライエッチング特性は良好であった。

0121

(実施例3−4)
Ceの含有量を0.2原子%、Siの含有量を0.3原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.2μΩcm及び49.2nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.4μΩcm及び50.0nm、ドライエッチング特性は良好であった。

0122

(実施例3−5)
Ceの含有量を0.2原子%、Siの含有量を1.5原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.2μΩcm及び39.5nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ5.1μΩcm及び42.1nm、ドライエッチング特性は良好であった。

0123

(実施例3−6)
Ceの含有量を1.0原子%、Siの含有量を1.0原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.4μΩcm及び35.4nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.7μΩcm及び38.9nm、ドライエッチング特性は良好であった。

0124

(実施例3−7)
Ceの含有量を1.2原子%、Siの含有量を0.3原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ4.5μΩcm及び45.9nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.5μΩcm及び39.1nm、ドライエッチング特性は良好であった。

0125

(実施例3−8)
Ceの含有量を1.2原子%、Siの含有量を1.5原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.1μΩcm及び49.9nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ4.7μΩcm及び43.9nm、ドライエッチング特性は良好であった。

0126

(実施例3−9)
Ceの含有量を1.5原子%、Siの含有量を0.1原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ3.8μΩcm及び53.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ3.6μΩcm及び55.0nm、ドライエッチング特性は良好であった。

0127

(実施例3−10)
Ceの含有量を1.5原子%、Siの含有量を2.0原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ8.2μΩcm及び65.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ7.0μΩcm及び91.0nm、ドライエッチング特性は良好であった。

0128

(比較例3−1)
Ceの含有量を0原子%、Siの含有量を1.5原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ5.5μΩcm及び250.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ5.4μΩcm及び321.0nm、ドライエッチング特性は良好であった。

0129

(比較例3−2)
Ceの含有量を0原子%、Siの含有量を2.5原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ7.0μΩcm及び180.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ6.7μΩcm及び212.0nm、ドライエッチング特性は良好であった。

0130

(比較例3−3)
Ceの含有量を2.0原子%、Siの含有量を2.3原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び142.0nm、アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ7.5μΩcm及び150.0nm、ドライエッチング特性は不良であった。

0131

(比較例3−4)
Ceの含有量を2.0原子%、Siの含有量を3.0原子%とした以外は上述の実施例3−1と同様な条件でAl合金導電膜を作製し、各アニール条件後の比抵抗値及び膜表面のP-V値と、ドライエッチング特性を評価した。
評価の結果、アニール条件Aにおける比抵抗値及び膜表面のP-V値はそれぞれ12.0μΩcm及び122.0nm、 アニール条件Bにおける比抵抗値及び膜表面のP-V値はそれぞれ10.0μΩcm及び140.0nm、ドライエッチング特性は不良であった。

0132

実施例3−1〜10及び比較例3−1〜4の結果を表3にまとめて示す。

0133

0134

図14及び図15は、条件Aでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
図16及び図17は、条件Bでアニールされた上記各実施例及び比較例に係るAl合金導電膜の比抵抗値及び膜表面のP-V値と各合金元素組成との関係をそれぞれ示す図である。
各図中、横軸はCeの含有量(原子%)、縦軸はSiの含有量(原子%)であり、上記比抵抗値及びP-V値のプロットは、数値とともに、その値が大きいほど大きな径で示されている。なお、各図には上述した比較例1−1〜3のデータも併せて示されている。

0135

図14図17に示すように、Ceの含有量を0.1原子%以上1.5原子%以下、Siの含有量を0.1原子%以上2.0原子%以下とすることにより、比抵抗値が9μΩcm以下であり、P-V値が91nm以下であるAl合金導電膜を得ることができる(実施例3−1〜10)。
特に、Ceの含有量を0.2原子%以上1.2原子%以下、Siの含有量を0.3原子%以上1.5原子%以下とすることにより、比抵抗値が5.2μΩcm以下であり、P-V値が50nm以下であるAl合金導電膜を得ることができる(実施例3−4〜8)。

0136

Ceの含有量が0.1原子%未満(0原子%)の場合、P-V値が100nmを超え、ヒロックの発生を抑制することができない(比較例2−1,2)。Ceの含有量が1.5原子%を超える場合、エッチング残渣が多くなって良好なドライエッチング特性を得ることができない(比較例3−3,4)。
Siの含有量については、0.1原子%未満(0原子%)の場合ではP-V値の抑制効果がはたらかず(比較例1−1〜3参照)、ヒロックの発生を抑えることができない。

0137

以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

実施例

0138

例えば以上の実施形態では、薄膜トランジスタのゲート電極を構成するAl合金導電膜を例に挙げて説明したが、勿論これに限られず、薄膜トランジスタのソース/ドレイン電極、あるいはその他の半導体デバイスの各種配線に本発明は適用可能である。

0139

1,2…薄膜トランジスタ
11,21…活性層
13,23…ゲート電極
101,102,103…Al合金導電膜

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