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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2019年1月15日 (7ヶ月経過) 出願番号 2019-004041
公開日 2019年5月16日 (3ヶ月経過) 公開番号 2019-075581
状態 未査定
技術分野 半導体メモリ MOSIC,バイポーラ・MOSIC 不揮発性半導体メモリ 薄膜トランジスタ
主要キーワード 制御信号回路 非半導体基板 酸窒化珪素層 保護絶縁 KrFレーザ 区間幅 マスク形 前書き込み
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年5月16日)のものです。
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図面 (20)

課題

新たな構造の半導体装置を提供することを目的の一とする。

解決手段

第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成された半導体装置である。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

概要

新たな構造の半導体装置を提供することを目的の一とする。第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成された半導体装置である。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランジスタと、第2のトランジスタと、を有し、前記第1のトランジスタのソース又はドレインの一方は、第1の配線電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、第2の配線と電気的に接続され、前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、前記第2のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、前記第2のトランジスタのゲートは、第4の配線と電気的に接続され、前記第1のトランジスタは、第1の導電層と、前記第1の導電層上のゲート絶縁層と、前記ゲート絶縁層上の酸化物半導体層と、前記酸化物半導体層上の第2の導電層及び第3の導電層と、を有し、前記第1の導電層は、前記第1のトランジスタのゲートとしての機能を有し、前記第2の導電層は、前記第1のトランジスタのソース又はドレインの一方としての機能を有し、前記第3の導電層は、前記第1のトランジスタのソース又はドレインの他方としての機能を有し、前記第2の導電層及び前記第3の導電層は、酸化インジウム酸化スズ、又は、酸化亜鉛を含み、前記酸化物半導体層は、インジウムガリウム、及び亜鉛を含み、前記酸化物半導体層は、c軸配向した結晶部を有することを特徴とする半導体装置

請求項2

第1のトランジスタと、第2のトランジスタと、容量素子と、を有し、前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、第2の配線と電気的に接続され、前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、前記第1のトランジスタのゲートは、前記容量素子の一方の電極と電気的に接続され、前記第2のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、前記第2のトランジスタのゲートは、第4の配線と電気的に接続され、前記第1のトランジスタは、第1の導電層と、前記第1の導電層上のゲート絶縁層と、前記ゲート絶縁層上の酸化物半導体層と、前記酸化物半導体層上の第2の導電層及び第3の導電層と、を有し、前記第1の導電層は、前記第1のトランジスタのゲートとしての機能を有し、前記第2の導電層は、前記第1のトランジスタのソース又はドレインの一方としての機能を有し、前記第3の導電層は、前記第1のトランジスタのソース又はドレインの他方としての機能を有し、前記第2の導電層及び前記第3の導電層は、酸化インジウム、酸化スズ、又は、酸化亜鉛を含み、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含み、前記酸化物半導体層は、c軸に配向した結晶部を有することを特徴とする半導体装置。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

課題を解決するための手段

0011

本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。

0012

本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、複数
ワード線と、ソース線とビット線との間に、直列に接続された複数のメモリセルと、入
力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2信号
線および複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、書き込み
電位を第1信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビッ
ト線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路
、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれか
を選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路
および読み出し回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は、第
1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトラン
スタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2
のトランジスタと、容量素子と、を有し、第1のトランジスタは、半導体材料を含む基板
に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、第1のゲート電極
と、第2のソース電極または第2のドレイン電極の一方と、容量素子の電極の一方とは、
電気的に接続され、ソース線と、第1のソース電極とは、電気的に接続され、ビット線と
、第1のドレイン電極とは、電気的に接続され、第1信号線と、第2のソース電極または
第2のドレイン電極の他方とは、電気的に接続され、複数の第2信号線の一と、第2のゲ
ト電極とは、電気的に接続され、複数のワード線の一と、容量素子の電極の他方とは電
気的に接続された半導体装置である。

0013

本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、複数
のワード線と、ソース線とビット線との間に、直列に接続された複数のメモリセルと、入
力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2信号
線および複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、第1の書
き込み動作において、第1の書き込み電位を第1信号線に出力し、第2の書き込み動作に
おいて、複数の第2の書き込み電位のいずれかを第1信号線に出力する書き込み回路と、
第1の読み出し動作において、指定されたメモリセルに接続されたビット線から入力され
る第1のビット線の電位と、複数の第1の読み出し電位とを比較し、第2の読み出し動作
において、指定されたメモリセルに接続されたビット線から入力される第2のビット線の
電位と、複数の第2の読み出し電位とを比較して該メモリセルのデータを読み出す、読み
出し回路と、第1のビット線の電位と、複数の第1の読み出し電位の比較結果に基づいて
複数の補正電圧のいずれかを選択し、複数の第2の書き込み電位のいずれかを選択する制
御回路と、第1の書き込み電位、複数の第2の書き込み電位、複数の第1の読み出し電位
、及び複数の第2の読み出し電位を生成して、書き込み回路および読み出し回路に供給す
る電位生成回路と、を有し、複数のメモリセルの一は、第1のゲート電極、第1のソース
電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第
2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と
、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジス
タは酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極または第
2のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と
、第1のソース電極とは、電気的に接続され、ビット線と、第1のドレイン電極とは、電
気的に接続され、第1信号線と、第2のソース電極または第2のドレイン電極の他方とは
、電気的に接続され、複数の第2信号線の一と、第2のゲート電極とは、電気的に接続さ
れ、複数のワード線の一と、容量素子の電極の他方とは電気的に接続された半導体装置で
ある。

0014

上記において、半導体装置は、第1の選択線と、第2の選択線と、第1の選択線と、ゲー
ト電極において電気的に接続された第3のトランジスタと、第2の選択線と、ゲート電極
において電気的に接続された第4のトランジスタと、を有し、ビット線は、第3のトラン
ジスタを介して、第1のドレイン電極と、電気的に接続され、ソース線は、第4のトラン
ジスタを介して、第1のソース電極と、電気的に接続される。

0015

また、上記において、第1のトランジスタは、半導体材料を含む基板に設けられたチャ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する。

0016

また、上記において、第2のトランジスタは、半導体材料を含む基板上の第2のゲート電
極と、第2のゲート電極上の第2のゲート絶縁層と、第2のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第2のソース電極および第2のドレイン電極
と、を有する。

0017

また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはSOI
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。

0018

また、上記において、酸化物半導体層は、In−Ga−Zn−O系の酸化物半導体材料
含んでなることが好適である。特に、酸化物半導体層は、In2Ga2ZnO7の結晶
含んでなることが好適である。さらに、酸化物半導体層の水素濃度は5×1019ato
ms/cm3以下とすることが好適である。また、第2のトランジスタのオフ電流は1×
10−13A以下とすることが好適である。

0019

また、上記において、第2のトランジスタは、第1のトランジスタと重畳する領域に設け
られた構成とすることができる。

0020

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第1の
ゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むも
のを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎ
ず、特に言及する場合を除き、その上下を入れ替えたものも含む。

0021

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合などをも含む。

0022

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

0023

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0024

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。

0025

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「SOI基板」における基板は、シリコ
ウェハなどの半導体基板に限らず、ガラス基板石英基板サファイア基板金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板絶縁体基板上に半導
体材料からなる層を有するものも、広く「SOI基板」に含まれる。さらに、本明細書等
において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材
料を含む基板全般を示すものとする。つまり、本明細書等においては「SOI基板」も広
く「半導体基板」に含まれる。

0026

また、本明細書等において、酸化物半導体以外の材料とは、酸化物半導体以外の半導体材
料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウム、シ
リコンゲルマニウム、炭化シリコンガリウムヒ素、等がある。他に、有機半導体材料
どを用いることもできる。なお、半導体装置などを構成する材料について特に言及しない
場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いてもよい

発明の効果

0027

本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。

0028

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0029

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのように浮遊ゲートへの電子注入と引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本発明の一態様に係
る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はな
く、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態オフ状態によって、
情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去する
ための動作が不要であるというメリットもある。

0030

また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。

0031

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

図面の簡単な説明

0032

半導体装置を説明するための回路図。
半導体装置を説明するための断面図および平面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
酸化物半導体を用いたトランジスタの断面図。
図6のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電圧(VG>0)が与えられた状態を示し、(B)ゲート(GE1)に負の電圧(VG<0)が与えられた状態示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
メモリセルを説明するための図。
書き込み回路を説明するための図。
読み出し回路を説明するための図。
書き込みを説明するための図。
電位の分布を示す図。
動作を説明するためのフローチャート図。
補正を行わない場合のデータ書き込み後の様子の一例と、補正を行った場合のデータ書き込み後の一例を示す図。
半導体装置を説明するための図。
C−V特性を示す図。
Vgと(1/C)2との関係を示す図。
電子機器を説明するための図。

実施例

0033

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0034

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため
、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等
に開示された位置、大きさ、範囲などに限定されない。

0035

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0036

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1乃至図13図22及び図23を参照して説明する。

0037

<半導体装置の回路構成
図1(A)に示す半導体装置では、トランジスタ160のゲート電極と、トランジスタ1
62のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1
の配線(1st Line:ソース線とも呼ぶ)とトランジスタ160のソース電極とは
、電気的に接続され、第2の配線(2nd Line:ビット線とも呼ぶ)とトランジス
タ160のドレイン電極とは、電気的に接続されている。そして、第3の配線(3rd
Line:第1信号線とも呼ぶ)とトランジスタ162のソース電極またはドレイン電極
の他方とは、電気的に接続され、第4の配線(4th Line:第2信号線とも呼ぶ)
と、トランジスタ162のゲート電極とは、電気的に接続されている。

0038

酸化物半導体以外の材料を用いたトランジスタ160は酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ1
62は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ16
2をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわ
たって保持することが可能である。

0039

トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲート電
極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティ
ゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中
、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲート電
極が電気的に接続される部位をフローティングゲート部FGと呼ぶ。当該フローティング
ゲート部FGは絶縁物中に埋設されていることにより電荷を保持することができる。すな
わち、トランジスタ162はシリコン半導体で形成されるトランジスタ160と比較して
、オフ電流が10万分の1以下であるためフローティングゲート部FGに蓄積される電荷
はトランジスタ162のリークによる消失を無視することができる。

0040

このような構成は、従来のフローティングゲート型トランジスタにおいて指摘されている
ゲート絶縁膜トンネル絶縁膜)の劣化という問題を回避することができる。すなわち電
子をフローティングゲートに注入する際に生じるトンネル電流によってゲート絶縁膜が劣
化するという問題を解消することができる。このため、図1に示す半導体装置では、原理
的に書き込み回数の制限を無視することができる。

0041

図1(B)に示す半導体装置では、トランジスタ160のゲート電極と、トランジスタ1
62のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気
的に接続されている。また、第1の配線とトランジスタ160のソース電極とは、電気的
に接続され、第2の配線とトランジスタ160のドレイン電極とは、電気的に接続されて
いる。そして、第3の配線と、トランジスタ162のソース電極またはドレイン電極の他
方とは、電気的に接続され、第4の配線と、トランジスタ162のゲート電極とは、電気
的に接続されている。また、第5の配線と、容量素子164の電極の他方とは、電気的に
接続されている。

0042

つまり、図1(B)に示す半導体装置は、図1(A)に示す半導体装置に、容量素子16
4が付加された構成である。これにより、図1(B)に示す半導体装置では、図1(A)
に示す半導体装置において得られる効果に加え、電荷保持特性の向上という効果が得られ
る。

0043

また、容量素子164の容量値をC1、トランジスタ160のゲート容量をC2とすると
、C1>C2とすることが好ましい。C1>C2とすることにより、第5の配線を用いて
トランジスタ160のゲート電極の電位を制御する場合に、第5の配線に与える電位の大
きさを小さくすることができる。従って、読み出し方法によっては、読み出し電圧の低減
という効果が得られる。

0044

図1(C)に示す半導体装置では、トランジスタ160のゲート電極と、トランジスタ1
66のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気
的に接続されている。また、第1の配線とトランジスタ160のソース電極とは、電気的
に接続され、第2の配線とトランジスタ160のドレイン電極とは、電気的に接続されて
いる。そして、第3の配線とトランジスタ166のソース電極またはドレイン電極の他方
とは、電気的に接続され、第4の配線と、トランジスタ166の第1のゲート電極とは、
電気的に接続されている。また、第5の配線と、容量素子164の電極の他方とは、電気
的に接続され、第6の配線と、トランジスタ166の第2のゲート電極とは、電気的に接
続されている。第6の配線には第4の配線と異なる電位を与えて、第4の配線とは独立に
制御する構成としても良い。

0045

つまり、図1(C)に示す半導体装置は、図1(B)に示す半導体装置のトランジスタ1
62を、第2のゲート電極を有するトランジスタ166に置き換えた構成である。これに
より、図1(C)に示す半導体装置では、図1(B)に示す半導体装置において得られる
効果に加え、トランジスタ166の電気的特性(例えば、しきい値電圧)の調節が容易に
なるという効果が得られる。例えば、第6の配線に負電位を与えることで、トランジスタ
166を容易にノーマリーオフとすることができる。

0046

図1(D)に示す半導体装置では、トランジスタ160のゲート電極と、トランジスタ1
66のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気
的に接続されている。また、第1の配線とトランジスタ160のソース電極とは、電気的
に接続され、第2の配線とトランジスタ160のドレイン電極とは、電気的に接続されて
いる。そして、第3の配線とトランジスタ166のソース電極またはドレイン電極の他方
とは、電気的に接続され、第4の配線と、トランジスタ166の第1のゲート電極とは、
電気的に接続されている。また、第5の配線と、容量素子164の電極の他方とは、電気
的に接続され、トランジスタ166の第1のゲート電極と、トランジスタ166の第2の
ゲート電極とは、電気的に接続されている。

0047

つまり、図1(D)に示す半導体装置は、図1(C)に示す半導体装置の第6の配線の電
位と、第4の配線の電位とを等しくした構成である。これにより、図1(D)に示す半導
体装置では、図1(B)に示す半導体装置において得られる効果に加え、トランジスタ1
66の電流量の増加という効果が得られる。

0048

図1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持することがで
きるという特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。なお、以下では、図1(A)の構成を元に説明するが、他の構成の場合も同様であ
る。

0049

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる(書き
込み)。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として
、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の
電位が保持される(保持)。

0050

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位が
トランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長
時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位が
トランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長
時間にわたって保持される。

0051

次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態
またはオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位に
応じて、第2の配線の電位が低下することになる。逆に、トランジスタ160がオフ状態
の場合には、第2の配線の電位は変化しない。

0052

このように、情報が保持された状態において、第2の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。

0053

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極に与えられる。その後、
第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ1
62をオフ状態とすることにより、新たな情報が保持された状態となる。

0054

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0055

なお、上記説明は、電子を多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタを用いることができるのはいうまでもない。

0056

<半導体装置の平面構成および断面構成
図2は、図1(A)に示す半導体装置の構成の一例である。図2(A)には、半導体装置
の断面を、図2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は
図2(B)の線A1−A2および線B1−B2における断面に相当する。図2(A)お
よび図2(B)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトラン
ジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものであ
る。なお、トランジスタ160およびトランジスタ162は、いずれもn型トランジスタ
として説明するが、p型トランジスタを採用しても良い。特に、トランジスタ160は、
p型とすることが容易である。また、図1(B)乃至図1(D)に示す半導体装置につい
ても、同様の構成を採用することができる。

0057

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極
110と、不純物領域114と電気的に接続するソース電極またはドレイン電極130a
、ソース電極またはドレイン電極130bを有する。

0058

ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。ま
た、基板100の、断面図で見てサイドウォール絶縁層118と重ならない領域には、高
濃度不純物領域120を有し、高濃度不純物領域120上には金属化合物領域124が存
在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106
が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁
層128が設けられている。ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口を
通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはド
レイン電極130a、ソース電極またはドレイン電極130bは、金属化合物領域124
を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。ま
た、ゲート電極110には、ソース電極またはドレイン電極130aやソース電極または
ドレイン電極130bと同様に設けられた電極130cが電気的に接続されている。

0059

トランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0060

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0061

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0062

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。また、十分な酸素を含有すること
により、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十
分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層14
0では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3
以下となる。このように、i型化または実質的にi型化された酸化物半導体を用いること
で、極めて優れたオフ電流特性のトランジスタ162を得ることができる。例えば、ドレ
イン電圧Vdが+1Vまたは+10Vの場合であって、ゲート電圧Vgが−5Vから−2
0Vの範囲では、オフ電流は1×10−13A以下である。このように、水素濃度が十分
に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層140
を適用し、トランジスタ162のオフ電流を低減することにより、新たな構成の半導体装
置を実現することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イ
オン質量分析法SIMS:Secondary Ion Mass Spectros
copy)で測定したものである。

0063

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0064

つまり、図2に示される半導体装置では、トランジスタ160のゲート電極110と、ト
ランジスタ162のソース電極またはドレイン電極142aとが、電極130c、電極1
36c、電極150c、電極154cおよび電極150dを介して電気的に接続されてい
る。

0065

<半導体装置の作製方法>
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジス
タ162の作製方法について図4および図5を参照して説明する。

0066

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

0067

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図3(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リン砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0068

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図3(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液については被エッチング材料に応じて適宜選択することができる。

0069

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図3(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0070

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0071

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガスと、酸素、酸化窒素アンモニア窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上10
0nm以下とすることができる。

0072

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0073

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110を形成する(図3(C)参照)。

0074

次に、ゲート電極110を覆う絶縁層112を形成する(図3(C)参照)。そして、半
導体領域104にリン(P)やヒ素(As)などを添加して、基板100との浅い接合
さの不純物領域114を形成する(図3(C)参照)。なお、ここではn型トランジスタ
を形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、
硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領
域114の形成により、半導体領域104のゲート絶縁層108下部には、チャネル形成
領域116が形成される(図3(C)参照)。ここで、添加する不純物の濃度は適宜設定
することで短チャネル効果を抑制できる。半導体素子が高度に微細化される場合には、そ
の濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に不純物
領域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁層1
12を形成する工程としても良い。

0075

次に、サイドウォール絶縁層118を形成する(図3(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域1
14の上面を露出させると良い。

0076

次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域114と接する領域に、リン(
P)やヒ素(As)などを添加して、高濃度不純物領域120を形成する(図3(E)参
照)。その後、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、
高濃度不純物領域120等を覆うように金属層122を形成する(図3(E)参照)。当
該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材
料と反応して低抵抗金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバ
ト、白金等がある。

0077

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図3(F)参照)。
なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110
の金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0078

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0079

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図3(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などに
よって平坦化しておくことが望ましい。

0080

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図3(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。

0081

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0082

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ート電極110と接触する電極(例えば、図2における電極130c)などをあわせて形
成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレイ
ン電極130bとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることができる。

0083

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0084

<上部のトランジスタの作製方法>
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工
程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トラ
ンジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在
するトランジスタ160等については省略している。

0085

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図4(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を含む材料を用いて形成することができる。

0086

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図4(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0087

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下
部電極(ここではソース電極またはドレイン電極130a、ソース電極またはドレイン電
極130b、電極130cなど)との界面の酸化膜還元し、下部電極との接触抵抗を低
減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散
抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。

0088

導電層134を形成した後には、エッチング処理やCMPなどの方法を用いて導電層13
4の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極13
6c、ゲート電極136dを形成する(図4(C)参照)。なお、上記導電層134の一
部を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132
、電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。

0089

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図4(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0090

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0091

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。

0092

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。

0093

さらに、85℃、2×106V/cm、12時間のゲートバイアス熱ストレス試験(B
試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界(B:バイアス)と高温(T:温度)により切断され、生成
された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。

0094

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジス
タを得ることが可能である。

0095

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成す
る(図4(E)参照)。

0096

酸化物半導体層としては、In−Ga−Zn−O系、In−Sn−Zn−O系、In−A
l−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn
−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−
O系、Zn−O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である
。本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の酸化物半導体成膜
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする
。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制する
ことができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用
いて酸化物半導体層を形成しても良い。

0097

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、
およびZnを含む酸化物半導体成膜用ターゲット組成比として、In2O3:Ga2O
3:ZnO=1:1:1[mol数比]、In:Ga:Zn=1:1:0.5[mol数
比])などを用いることもできる。また、In、Ga、およびZnを含む酸化物半導体成
膜用ターゲットとして、In2O3:Ga2O3:ZnO=1:1:2[mol数比]、
またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するタ
ゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は90%以上10
0%以下、好ましくは95%以上(例えば99.9%)である。充填率の高い酸化物半導
体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。

0098

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が、数ppm程度
(望ましくは濃度数ppb程度)にまで除去された高純度ガスを用いるのが好適である。

0099

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
吸着型真空ポンプを用いることが好ましい。例えば、クライオポンプイオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好まし
くは炭素原子を含む化合物も)等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。

0100

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜
時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5
nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。

0101

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
アルゴン雰囲気下で処理表面側に高周波電圧印加して、基板付近プラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気ヘリウム雰囲気、酸素雰
囲気などを用いても良い。

0102

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件(エッチングガスやエッチング液
エッチング時間、温度等)を適宜設定する。

0103

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭
素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン(C
HF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)
やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0104

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0105

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。

0106

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れないようにして、水や水素の再混入が行われないようにする。

0107

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0108

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0109

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0110

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0111

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に結晶(粒径1nm以上
20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる場
合もある。

0112

また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7
結晶粒配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させる
ことができる。

0113

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を
有する。

0114

なお、上述の結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表
面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量よ
り小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0115

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0116

なお、上記第1の熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。

0117

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図4(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0118

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。

0119

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3—ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0120

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0121

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満において露光を行う場合には、数nm〜数10nmと極
めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。

0122

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0123

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための金属層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0124

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリグラフィ工程も削減できるため、工程の簡略化が図れる。

0125

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因する欠陥を低減することが可能である。

0126

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図4(G)参照)。

0127

保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以
上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃
以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気
、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0128

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層1
44はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。

0129

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水が含まれないように
するためである。

0130

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層144に含まれる不純物の濃度を低減できる。

0131

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物の濃度が数ppm程度(望ましくは、濃度数ppb程度)にまで除
去された高純度ガスを用いることが好ましい。

0132

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第2の熱処理によって
、酸化物半導体層に酸素を供給することが可能である。

0133

また、大気中、100℃以上200℃以下、1時間以上30時間以下の第3の熱処理を行
ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、10
0℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行っても
よい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は
、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0134

次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0135

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0136

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下部電
極(ここでは、電極136a、電極136b、電極136c、ソース電極またはドレイン
電極142a、ソース電極またはドレイン電極142b)との界面の酸化膜を還元し、下
部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0137

導電層148を形成した後には、エッチングやCMPなどの方法を用いて導電層148の
一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極15
0c、電極150d、電極150eを形成する(図5(C)参照)。なお、上記導電層1
48の一部を除去して電極150a、電極150b、電極150c、電極150d、電極
150eを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、電
極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。

0138

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0139

上述のような方法でトランジスタ162を作製した場合、酸化物半導体層140の水素濃
度は5×1019atoms/cm3以下となり、また、トランジスタ162のオフ電流
は1×10−13A以下となる。このような、水素濃度が十分に低減されて高純度化され
、酸素欠乏に起因する欠陥が低減された酸化物半導体層140を適用することで、優れた
特性のトランジスタ162を得ることができる。また、下部に酸化物半導体以外の材料を
用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有
する優れた特性の半導体装置を作製することができる。

0140

以下、酸化物半導体を高純度化、真性化(I型化)することの意義、酸化物半導体を用い
て半導体装置を構成することのメリット、などについて簡単に説明する。

0141

〈酸化物半導体の真性化〉
酸化物半導体において、物性研究は多くなされているが、これらの研究は、エネルギー
ャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態
様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度
化し、真性化(I型化)した酸化物半導体を作製する。これは、エネルギーギャップ中の
局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによっ
て極めて優れた工業製品の製造を可能とするものである。

0142

なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、酸化物半導体をさらに高純度化、真性化(i型化)する
のは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、2
00℃〜400℃、代表的には250℃程度の温度条件での熱処理を行うことで、当該酸
化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。また
、第1〜第3の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第1〜
第3の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降
温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。

0143

酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下0.1eV〜0.2
eVの浅い準位や、酸素欠損による深い準位、などに起因するものと考えられる。これら
の欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想
正しいものであろう。

0144

なお、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでi
型化を実現する。この点において、シリコンなどのように不純物元素を添加してのi型化
ではないため、従来にない技術思想を含むものといえる。

0145

〈他の半導体材料との比較におけるプロセス上の優位点〉
酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素(例えば、4H−Si
C)などがある。酸化物半導体と4H−SiCはいくつかの共通点を有している。キャリ
ア密度はその一例である。常温での酸化物半導体の真性キャリア密度は10−7/cm3
程度と見積もられるが、これは、4H−SiCにおける6.7×10−11/cm3と同
様、極めて低い値である。シリコンの真性キャリア密度(1.4×1010/cm3程度
)と比較すれば、その程度が並はずれていることが良く理解できる。

0146

また、酸化物半導体のエネルギーバンドギャップは3.0〜3.5eVであり、4H−S
iCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。

0147

一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスは例えばドーパントの活性化には1
500℃〜2000℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子と
の積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊
されてしまうためである。他方、酸化物半導体は、300℃〜500℃(ガラス転移温度
以下、最大でも700℃程度)の熱処理で作製することが可能であり、他の半導体材料を
用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能と
なる。

0148

また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較
してエネルギーコストを十分に低くすることができるという利点を有する。

0149

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図6乃至図9を用いて説
明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのす
べてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に
過ぎず、発明の有効性に影響を与えるものではないことを付記する。

0150

図6は、酸化物半導体を用いたトランジスタ(薄膜トランジスタ)の断面図である。ゲー
ト電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(OS)が設けられ
、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソース電極(S)お
よびドレイン電極(D)を覆うように絶縁層が設けられている。

0151

図7には、図6のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
7中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。ドレイン電極に正の電圧(VD>0)を印加した上で、破線はゲート電
極に電圧を印加しない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。

0152

図8には、図6におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図8(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図8(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0153

図9は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係を
示す。

0154

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ中央に
位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知られて
いる。

0155

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴と
している。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同程度とす
ることができる。

0156

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3V
と言われている。ソース電極およびドレイン電極を構成するチタン(Ti)の仕事関数は
、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型障壁は形成されない。

0157

このとき電子は、図8(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0158

また、図8(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0159

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、VHF帯マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。

0160

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長
(L)が3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブス
レッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。

0161

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0162

〈酸化物半導体のキャリア濃度〉
開示する発明に係る技術思想の一は、酸化物半導体層におけるキャリア濃度を十分に小さ
くし、できる限り真性(i型)に近づけようとするものである。以下、キャリア濃度の求
め方、および、酸化物半導体層において測定したキャリア濃度に関し、図22および図2
3を参照して説明する。

0163

酸化物半導体層中のキャリア濃度は、酸化物半導体層を用いたMOSキャパシタを作製し
、当該MOSキャパシタのCV測定の結果(CV特性)を評価することで求めることが可
能である。

0164

キャリア濃度の測定は、次の(1)−(3)の手順で行う。(1)MOSキャパシタのゲ
ト電圧Vgと、容量Cとの関係をプロットしたC−V特性を取得する。(2)当該C−
V特性からゲート電圧Vgと、(1/C)2との関係を表すグラフを取得し、当該グラフ
において弱反転領域での(1/C)2の微分値を求める。(3)得られた微分値を、キャ
リア密度Ndを表す以下の式(1)に代入する。なお、式(1)において、eは電気素量
、ε0は真空誘電率、εは酸化物半導体の誘電率である。

0165

0166

測定に係る試料として、次の構造のMOSキャパシタを用いた。ガラス基板上に300n
mの厚さのチタン層を有し、チタン層上に100nmの厚さの窒化チタン層を有し、窒化
チタン層上にIn−Ga−Zn−O系の酸化物半導体(a−IGZO)を用いた2μmの
厚さの酸化物半導体層を有し、酸化物半導体層上に300nmの厚さの酸窒化珪素層を有
し、酸窒化珪素層上に300nmの銀層を有する。

0167

なお、酸化物半導体層は、In、Ga、およびZnを含む酸化物半導体成膜用ターゲット
(In:Ga:Zn=1:1:0.5[mol数比])を用いたスパッタリング法により
形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気(流量比
は、Ar:O2=30(sccm):15(sccm))とした。

0168

図22にはC−V特性を、図23にはVgと(1/C)2との関係を、それぞれ示す。図
23の弱反転領域における(1/C)2の微分値から式(1)を用いて得られたキャリア
濃度は、6.0×1010/cm3であった。

0169

このように、i型化または実質的にi型化された酸化物半導体(例えば、キャリア濃度が
1×1012/cm3未満、望ましくは、1×1011/cm3以下)を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。

0170

以上、酸化物半導体、特に、高純度化され、真性化された酸化物半導体を用いることで、
様々な効果を得ることができることが理解される。そして、開示する発明のように、酸化
物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを併
せて用いることにより、優れた特性の半導体装置が実現される。

0171

<変形例>
図10乃至図13には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ160の構成は上記と同様である。

0172

図10には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。

0173

図10に示す構成と図2に示す構成の大きな相違点として、ソース電極またはドレイン電
極142aや、ソース電極またはドレイン電極142bと、酸化物半導体層140との接
続の位置がある。つまり、図2に示す構成では、酸化物半導体層140の上側表面におい
て、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142b
と接するのに対して、図10に示す構成では、酸化物半導体層140の下側表面において
、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bと
接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なる
ものとなっている。各構成要素の詳細は、図2と同様である。

0174

具体的には、半導体装置は層間絶縁層128上に設けられたゲート電極136dと、ゲー
ト電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられ
た、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと
、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの上
側表面に接する酸化物半導体層140と、を有する。

0175

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0176

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0177

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。また、十分な酸素を含有すること
により、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十
分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層14
0では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3
以下となる。このように、i型化または実質的にi型化された酸化物半導体を用いること
で、極めて優れたオフ電流特性のトランジスタ162を得ることができる。例えば、ドレ
イン電圧Vdが+1Vまたは+10Vの場合であって、ゲート電圧Vgが−5Vから−2
0Vの範囲では、オフ電流は1×10−13A以下である。このように、水素濃度が十分
に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層140
を適用し、トランジスタ162のオフ電流を低減することにより、新たな構成の半導体装
置を実現することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イ
オン質量分析法(SIMS:Secondary Ion Mass Spectros
copy)で測定したものである。

0178

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0179

図11は、酸化物半導体層140の上にゲート電極136dを有する半導体装置の構成の
例である。ここで、図11(A)は、ソース電極またはドレイン電極142aや、ソース
電極またはドレイン電極142bが、酸化物半導体層140の下側表面において酸化物半
導体層140と接する構成の例であり、図11(B)は、ソース電極またはドレイン電極
142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140の上側表
面において酸化物半導体層140と接する構成の例である。

0180

図2図10に示す構成と図11に示す構成の大きな相違点は、酸化物半導体層140の
上にゲート電極136dを有する点である。また、図11(A)に示す構成と図11(B
)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極
またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様
である。

0181

具体的には、図11(A)に示す半導体装置は、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138
と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極136d
と、を有する。

0182

また、図11(B)に示す半導体装置は、層間絶縁層128上に設けられた酸化物半導体
層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層1
40、ソース電極またはドレイン電極142a、および、ソース電極またはドレイン電極
142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層
140と重畳する領域のゲート電極136dと、を有する。

0183

なお、図11に示す構成では、図2に示す構成などと比較して、構成要素が省略できる場
合がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図2などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。

0184

図12は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲー
ト電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成
する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極13
6dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ16
0についても、同様に作製することが可能である。

0185

図12(A)に示す構成と図12(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0186

具体的には、図12(A)に示す半導体装置は、層間絶縁層128上に設けられたゲート
電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはド
レイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bの上側表面に接する酸化物半導体層140と、を有する。

0187

また、図12(B)に示す半導体装置は、層間絶縁層128上に設けられたゲート電極1
36dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層13
8上のゲート電極136dと重畳する領域に設けられた酸化物半導体層140と、酸化物
半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極14
2a、ソース電極またはドレイン電極142bと、を有する。

0188

なお、図12に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0189

図13は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲー
ト電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
136dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
160についても、同様に作製することが可能である。

0190

図13(A)に示す構成と図13(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0191

具体的には、図13(A)に示す半導体装置は、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、ソース電極またはドレイン電極142a、ソース電極また
はドレイン電極142b、酸化物半導体層140上に設けられたゲート絶縁層138と、
ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極1
36dと、を有する。

0192

また、図13(B)に示す半導体装置は、層間絶縁層128上に設けられた酸化物半導体
層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極または
ドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層140
上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と
重畳する領域に設けられたゲート電極136dと、を有する。

0193

なお、図13に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0194

以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに
限られるものではない。さらに、トランジスタ160とトランジスタ162とを重畳して
設けても良い。

0195

また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、NAND型NOR型の半導体装置を構成することが可能である。配線
の構成も図1に限定されず、適宜変更することができる。

0196

本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性記憶装置として用いることが可能である。

0197

また、トランジスタ162のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフ
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。

0198

また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。

0199

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0200

(実施の形態2)
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。

0201

図14に半導体装置(以下、NANDメモリセルとも記す)の回路図の一例を示す。ここ
では一例として、メモリセル220が直列に接続されたNANDメモリセル200を示す

0202

NANDメモリセル200は、直列に接続された複数のメモリセル220(1)〜220
(km)と、km本のワード線WL(1)〜WL(km)及び第2信号線S2(1)〜S
2(km)と、ビット線BLと、ソース線SLと、第1信号線S1と、2本の選択線SE
L1、SEL2と、選択線SEL1に沿って、ビット線BLとメモリセル220(1)の
間に配置されたトランジスタ255(1)と、選択線SEL2に沿って、ソース線SLと
メモリセル220(km)の間に配置されたトランジスタ255(2)と、から構成され
ている。

0203

複数のメモリセル220の一である、メモリセル220(i)(iは1以上km以下の整
数)は、第1信号線S1と、第2信号線S2(i)と、ワード線WL(i)と、トランジ
スタ201(i)と、トランジスタ202(i)と、容量素子203(i)と、から構成
されている。トランジスタ201(i)は、酸化物半導体以外の材料を用いて形成されて
おり、トランジスタ202(i)は酸化物半導体を用いて形成されている。

0204

ここで、トランジスタ201(i)のゲート電極と、トランジスタ202(i)のソース
電極またはドレイン電極の一方と、容量素子203(i)の電極の一方とは、電気的に接
続されている。そして、トランジスタ202(i)のソース電極またはドレイン電極の他
方と、第1信号線S1とは、電気的に接続され、第2信号線S2(i)と、トランジスタ
202(i)のゲート電極とは、電気的に接続され、ワード線WL(i)と、容量素子2
03(i)の電極の他方とは、電気的に接続されている。

0205

さらに、メモリセル220(i1)(i1は2〜kmの整数)が有するトランジスタ20
1(i1)のドレイン電極は、メモリセル220(i1−1)が有するトランジスタ20
1(i1−1)のソース電極に接続され、メモリセル220(i2)(i2は1〜km−
1の整数)が有するトランジスタ201(i2)のソース電極は、メモリセル220(i
2+1)が有するトランジスタ201(i2+1)のドレイン電極に接続される。メモリ
セル220(1)が有するトランジスタ201(1)のドレイン電極は、トランジスタ2
55(1)のソース電極に接続され、メモリセル220(km)が有するトランジスタ2
01(km)のソース電極は、トランジスタ255(2)のドレイン電極に接続される。
トランジスタ255(1)のドレイン電極はビット線BLに接続され、トランジスタ25
5(2)のソース電極はソース線SLに接続される。つまり、ソース線SLと、トランジ
スタ201(i)のソース電極とは、トランジスタ(他のメモリセルを構成するものも含
む。)を介して接続されている。また、ビット線BLと、トランジスタ201(i)のド
レイン電極とは、トランジスタ(他のメモリセルを構成するものも含む。)を介して接続
されている。

0206

図15に書き込み回路211の一例を示す。第1信号線S1は、スイッチを介して、書き
込み電位Vwrite又はVs1_0と電気的に接続されている。上記スイッチは、信号
Fw1及び信号Fw2によって制御される。

0207

図16に読み出し回路212の一例を示す。読み出し回路212は、センスアンプ回路
有する。読み出し回路212はビット線BLに電気的に接続されている。ビット線BLは
スイッチを介してセンスアンプ回路の入力端子の一方に接続される。センスアンプ回路の
入力端子の一方に入力される電位Vinをビット線BLの電位とも呼ぶ。センスアンプ
路の入力端子の他方は、読み出し電位Vreadに接続されている。また、ビット線BL
はスイッチを介して電位VBL_0および電位Vpcとも接続されている。上記スイッチ
は、信号Fr1、信号Fr2、信号Fpcによって制御される。

0208

次に、図14に示すNANDメモリセル200の書き込みと読み出しの動作について説明
する。ここでは、代表的に、NANDメモリセル200を構成するメモリセル220(i
)の動作について説明する。

0209

メモリセル220(i)はノードA(i)に蓄積される電荷、あるいは電位に応じて、様
々な状態をとることができる。そして、トランジスタ202(i)のオフ電流が極めて小
さい、あるいは実質0であることから、ノードA(i)の電荷、あるいは電位は長時間に
わたって保持される。以下の説明において、書き込みとは、メモリセル220(i)のノ
ードA(i)への電荷の充放電を行うことで、メモリセル220(i)を所定の状態に移
すことをいう。読み出しとは、メモリセル220(i)の状態に応じて定まる電位を、所
定の電位と比較することをいう。なお、書き込み、或いはデータ書き込みとは、メモリセ
ルに所定のデータを書き込む一連の動作をいう場合もある。また、読み出し、或いはデー
タ読み出しとは、メモリセルに格納されたデータを読み出す一連の動作をいう場合もある

0210

メモリセル220(i)へ書き込みを行う場合、例えば、ワード線WL(i)の電位をV
WL_0(例えば0V)として容量素子の電極の一方に係る電位を固定する。さらに、第
2信号線S2(i)の電位をVS2_1(例えばVdd)としてトランジスタ202(i
)をオン状態とする。また、ビット線BLと電気的に接続される読み出し回路212にお
いて、信号Fr2をアサート(有効化)し、信号Fr1および信号Fpcをデアサート
非有効化)する。その結果、ビット線には、電位VBL_0が印加される。また、第1信
号線S1と電気的に接続される書き込み回路211において、信号Fw1をアサートし、
信号Fw2をデアサートして、書き込み状態とする。その結果、第1信号線S1には書き
込むデータに応じた書き込み電位Vwriteが印加される。なお、書き込み終了に当た
っては、第1信号線S1の電位が変化する前に、第2信号線S2(i)の電位をVS2_
0(例えば0V)として、トランジスタ202(i)をオフ状態にする。

0211

なお、書き込みを行う場合に、トランジスタ201(i)のソース電極とドレイン電極の
いずれか一方もしくは両方の電位に所定の電位を与えても良い。例えば、ワード線WL(
j)(j=i+1〜kmの整数)の電位をVWL_1(例えばVdd)としてトランジス
タ201(j)(j=i+1〜kmの整数)をオン状態とし、選択線SEL2の電位をV
SEL_1(例えばVdd)としてトランジスタ255(2)をオン状態とし、ソース線
SLの電位をVSL_0(例えば0V)としてトランジスタ201(i)のソース電極の
電位をVSL_0としてもよい。

0212

その結果、ノードA(i)には、第1信号線S1の電位Vwriteに応じた電荷が蓄積
され、所定の状態に書き込まれる。トランジスタ202(i)のオフ電流が極めて小さい
、あるいは実質0であることから、トランジスタ201(i)のゲート電極の電位は長時
間にわたって保持される。

0213

メモリセル220(i)から読み出しを行う場合、事前にビット線のプリチャージを行う
プリチャージ期間では、例えば、読み出し回路212において、信号Fpcをアサート
し、信号Fr1および信号Fr2をデアサートして、ビット線にプリチャージ電位Vpc
を与えておく。そして、選択線SEL1の電位をVSEL_1(例えばVdd)としてト
ランジスタ255(1)をオン状態、ワード線WL(1)〜WL(km)の電位をVWL
read_0(例えばVdd)としてトランジスタ201(1)〜201(km)をオン
状態、選択線SEL2の電位をVSEL_0(例えば0V)としてトランジスタ255(
2)をオフ状態とし、トランジスタ201(1)〜201(km)のソース電極とドレイ
ン電極にプリチャージ電位Vpcを与える。

0214

プリチャージを行った後、読み出し回路212において、信号Fr1をアサートし、信号
Fpcおよび信号Fr2をデアサートして、ビット線BLとセンスアンプ回路の入力端子
の一方を接続し、センスアンプ回路の入力端子の一方の電位をビット線BLの電位とする
。また、選択したワード線WL(j)の電位をVWLread_1(例えば0V)とする
。また、ソース線SLの電位をVSLread(例えばVdd)まで引き上げる。その結
果、ソース線SLからビット線BLに電流が流れ、ビット線BLの電位が上昇する。ノー
ドA(j)の電位をVA(j)として、トランジスタ201(j)のしきい値電圧をVt
h(j)とすると、ビット線の電位Vinは、略VA(j)—Vth(j)に充電される
。そして、読み出し回路212は、Vinと読み出し電位Vreadとを比較することで
読み出しを行う。

0215

なお、第1信号線S1に接続される書き込み回路211については、信号Fw2をアサ
ト、信号Fw1をデアサートして、第1信号線S1にはVS1_0の電位(例えば0V)
を与える。

0216

ビット線に充電される電位について説明する。ビット線は、トランジスタ201(1)〜
201(km)の少なくとも一つがオフ状態となると、電流が流れなくなり充電が終了す
る。ソース電極の電位がVSLreadであるときに、トランジスタ201(i)(i=
1〜kmの整数)がちょうどオフ状態となるドレイン電極の電位は、VA(i)—Vth
(i)である。つまり、これらの電位のうち最低の電位までビット線が充電されることに
なる。

0217

以上をふまえると、上記読み出し動作を行うには、VA(j)—Vth(j)がVA(i
)—Vth(i)(i=1〜kmの整数)のなかで最も低くなるようにし、また、プリ
ャージ電位はVA(j)—Vth(j)より低くなるようにする。その結果、ビット線の
電位Vinが、略VA(j)—Vth(j)に充電される。VA(i)(iはjを除く1
〜kmの整数)は、ワード線電位VWLread_0を高くすることで高くなる。従って
、これらを満たすように、VWLread_0やVpcを決めるとよい。

0218

なお、容量素子203の容量値C1と、トランジスタ201のゲート容量C2との関係は
、C1>C2とすることが好ましい。こうすることで、ワード線電位を変化させた時のノ
ードAの電位の変化が大きくなるため、読み出し時のワード線の電位VWLread_0
を低く抑えることができる。

0219

なお、読み出しにおいて比較する「ビット線の電位Vin(電位Vin)」には、スイッ
チ等を介してビット線と接続されたセンスアンプ回路の入力端子のノードの電位が含まれ
るものとする。

0220

次に、本発明の一態様である書き込み動作について説明する。本発明の一態様の書き込み
は、図17に示すように、第1の書き込み(ばらつき情報取得のための書き込み)、第1
の読み出し(ばらつき情報取得のための読み出し)、第2の書き込み(格納するデータの
書き込み)の3つのステップを有する。以下、各ステップについて説明する。

0221

第1の書き込みは、メモリセルの初期化を目的とし、メモリセルを所定の状態とすべく行
うものである。具体的には、書き込み電位VwriteとしてVwi(初期化用電位)を
用いて、上述の書き込み動作を行う。

0222

第1の読み出しは、メモリセルのばらつき情報を取得することを目的とする。トランジス
タ201のしきい値電圧Vthにはメモリセルごとにばらつきがあり、例えば、図18
A)に示すような分布を有する。

0223

このようなばらつきにより、第1の書き込みを行った後の第1の読み出しでは、ビット線
BLの電位もばらつくことになる。例えば、トランジスタ201のしきい値電圧Vthの
ばらつきが図18(A)である場合、センスアンプ回路の入力端子のノードの電位Vin
(或いはビット線BLの電位)のばらつきは、図18(B)に示すような分布になる。

0224

そこで、第1の読み出しでは、メモリセルのばらつき情報を取得するために、読み出しに
係るビット線の電位Vinの詳細な読み出しを行う。具体的には、読み出し回路212中
のセンスアンプ回路に与えられる読み出し電位Vreadとして、複数の電位Vri_0
〜Vri_m(mは0より大きい整数)から選ばれたVri_j(jは0以上m以下の整
数)を用い、VinとVri_jの比較を行う。当該の比較は、Vri_jにおけるjを
変更して、複数回行う。これにより、読み出しに係るビット線の電位Vinが、Vri_
jで区切られた区間(Vri_jとVri_(j+1)とで区切られた区間)のいずれに
属するか、判定される。

0225

複数の電位Vri_j(jは0以上m以下の整数)は、例えば、トランジスタ201のし
きい値分布に対応させて決めることができる。トランジスタ201のしきい値分布に対し
て、これを含む電圧範囲を決めて、これをm個の区間に分ける。区間の最低電圧をV0と
し、区間幅をΔVthとする。V0+i×ΔVthとV0+(i+1)×ΔVthとで区
切られた区間を区間iと呼ぶこととする(iは0以上m−1以下の整数)。複数の電位V
ri_j(jは0以上m以下の整数)は、トランジスタ201のしきい値電圧VthがV
0+j×ΔVth<Vth<V0+(j+1)×ΔVthを満たす場合に、ビット線の電
位VinがVri_j<Vin<Vri_(j+1)を満たすように決めることができる

0226

上述したように、Vinは略VA−Vthとなるため、Vri_jは略VA−(V0+(
m−j)×ΔVth)と定めることができる。勿論、シミュレーション実験から定める
ことが可能である。

0227

なお、書き込み後のメモリセルの状態を表す(VA−Vth)の分布幅は、ΔVthによ
って決定される。ΔVthが小さい場合、書き込み(格納するデータの書き込み)後のメ
モリセルの状態の分布は狭くなり、ΔVthが大きい場合、書き込み後のメモリセルの状
態の分布は広くなる。ΔVthは、メモリセルに書き込むデータの多値度合い”n”や
電源電位等を考慮して決定すれば良い。

0228

次に、第1の読み出しにおいて、複数の電位Vri_0〜Vri_m(mは0より大きい
整数)を用いた複数回の比較の方法を説明する。

0229

代表的な方法としては、複数の電位Vri_0〜Vri_(m−1)を順にm−1回の比
較を行うことで、メモリセルのトランジスタ201のしきい値電圧Vthがどの区間に属
するかを判定する方法がある。

0230

また、図19に示すように、比較結果をフィードバックして繰り返し比較する方法を取る
ことも可能である。以下、図19を用いて、m=8の場合について、メモリセルのトラン
ジスタ201のしきい値電圧Vthがどの区間に属するかを判定する方法を説明する。な
お、図19に示す方法では、3回の比較を行う。

0231

まず、読み出し電位Vreadとして、複数の電位Vri_0〜Vri_8の中央付近
電位である、電位Vri_4を用いて、電位Vinとの1回目の比較を行う。1回目の比
較の結果、センスアンプ回路の出力が”0”(SA_OUT=”0”)、つまり、Vin
<Vri_4の場合には、複数の電位Vri_1〜Vri_4の中央付近の電位である、
電位Vri_2を読み出し電位Vreadとして、電位Vinとの2回目の比較を行う。
また、センスアンプ回路の出力が”1”(SA_OUT=”1”)、つまり、Vin>V
ri_4の場合には、複数の電位Vri_4〜Vri_7の中央付近の電位である、電位
Vri_6を読み出し電位Vreadとして、電位Vinとの2回目の比較を行う。

0232

電位Vri_2を読み出し電位Vreadとする比較の結果、SA_OUT=”0”、つ
まりVin<Vri_2の場合には、電位Vri_1を読み出し電位Vreadとして、
電位Vinとの3回目の比較を行う。同様に、SA_OUT=”1”、つまり、Vin>
Vri_2の場合には、電位Vri_3を読み出し電位Vreadとして、電位Vinと
の3回目の比較を行う。同様に、電位Vri_6を読み出し電位Vreadとする比較の
結果、SA_OUT=”0”、つまり、Vin<Vri_6の場合、電位Vri_5を読
み出し電位Vreadとして、電位Vinとの3回目の比較を行う。同様に、SA_OU
T=”1”、つまり、Vin>Vri_6の場合、電位Vri_7を読み出し電位Vre
adとして、電位Vinとの3回目の比較を行う。

0233

3回目の比較の結果、Vin<Vri_1の場合には、メモリセルのトランジスタ201
のしきい値電圧Vthは、区間0に属すると判定される。以下同様に、Vin>Vri_
1なら区間1に、Vin<Vri_3なら区間2に、Vin>Vri_3なら区間3に、
Vin<Vri_5なら区間4に、Vin>Vri_5なら区間5に、Vin<Vri_
7なら区間6に、Vin>Vri_7なら区間7に、それぞれ属すると判定される。以上
のように、比較結果をフィードバックして繰り返し比較することにより、区間がm=2M
個の場合でも、比較の回数をM回に低減して第1の読み出しを行うことができる。

0234

なお、第1の読み出しにおいて複数回の比較を行う際には、初回の比較以外には、ビット
線の充放電を伴わないため、高速な読み出しが可能である。

0235

なお、第1の読み出しにおいて、複数の電位Vri_0〜Vri_m(mは0より大きい
整数)を用いた比較の方法として、複数回の比較を行う例を説明したが、1回だけの比較
を行うことも可能である。具体的には、読み出し回路に、センスアンプ回路をm−1個設
ければよい。

0236

次に、第2の書き込み(格納するデータの書き込み)では、メモリセルに所望のデータを
書き込む。データとして、”0”〜”n−1”のn値を書き込むこととする。また、トラ
ンジスタ201のしきい値電圧が代表値Vth_typであるメモリセルにデータ”i”
(i=0〜nの整数)を書き込む際の書き込み電位をVw_iとする。

0237

第2の書き込みでは、メモリセルにデータ”i”を書き込む場合に、メモリセルがどの区
間に属するかに基づいて補正した書き込み電位を用いて書き込みを行う。例えば、トラン
ジスタ201のしきい値電圧の代表値Vth_typを含む区間を区間i0とする。この
とき、区間i0+k(kは−i0〜m−1−i0の整数)での補正電圧はk×ΔVthと
なる。表1にトランジスタ201のしきい値電圧の各区間の範囲に対応する、しきい値電
圧と、補正電圧との関係を示す。

0238

0239

例えば、区間i0では補正電圧0、区間i0よりΔVthだけ大きい隣の区間では、補正
電圧をΔVthとし、区間i0よりΔVthだけ小さい隣の区間では、補正電圧を−ΔV
thとする。そして、メモリセルが区間(i0+k)に属する場合、補正した書き込み電
位であるVw_i+k×ΔVthを用いて書き込みを行う。

0240

このような書き込みを行うことで、書き込み後の状態の分布を狭くすることができる。そ
の結果、多値の度合を向上させることが可能である。また、本発明の一態様である書き込
み動作では、初回に一度書き込んで読み出すだけであるから、従来のベリファイ書き込み
動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現する
ことができる。

0241

なお、図20に、補正を行わない場合(つまり補正電圧をすべて0Vとした場合)のデー
タ書き込み後の一例(図20(A))と、補正を行った場合のデータ書き込み後の一例(
図20(B))をそれぞれ示す。図20(A)では、書き込み電位はメモリセルに依らず
一定であり、書き込み後の状態は、トランジスタ201のしきい値電圧の分布と同程度の
分布を有する。その結果、例えばメモリセルは4値以下の状態しか格納することができな
い。一方、図20(B)では、書き込み電位がメモリセル毎に補正されるため、書き込み
後の状態は、ΔVth程度の狭い分布を有する。その結果、例えばメモリセルは16値
状態を格納することができる。

0242

次に、本発明の一態様に係る読み出し動作(格納されたデータの読み出し動作)について
説明する。

0243

データとして、”0”〜”n−1”のn値を読み出すためには、読み出し電位Vread
として複数の電位Vr_0〜Vr_n−2(n−2は0より大きい整数)から選ばれた電
位Vr_j(j=0〜n−2の整数)を用いて、複数回の比較を行う。読み出し電位Vr
_jは、データ”j”のメモリセルを読み出したときの電位Vinの値と、データ”j+
1”のメモリセルを読み出したときの電位Vinの値の間の電位となるように決める。

0244

複数の電位Vr_0〜Vr_n−2(n−2は0より大きい整数)を用いて複数回の比較
を行う方法の一例を説明する。例えば、複数の電位Vr_0〜Vr_n−2を順にn−1
回の比較を行うことで、メモリセルの状態がデータ”0”〜”n−1”のどの状態にある
かを判定することができる。また、第1の読み出し動作で図19を用いて説明した方法と
同様な方法を用いることも可能である。その結果、少ない比較回数で読み出すこともでき
る。さらに、センスアンプ回路をn−1個設けて、1回の比較で読み出しを行うことも可
能である。

0245

具体的な動作電圧(電位)の一例を表2に示す。例えば、多値の度合をn=16、電源電
位をVdd=2.1V、トランジスタ201のしきい値電圧の代表値をVth_typ=
0.3V、トランジスタ201のしきい値電圧の区間幅をΔVth=0.04V、トラン
ジスタ201のしきい値電圧の区間数、及び第1の読み出しのVinの区間数をm=8、
トランジスタ202のしきい値電圧を0.1V、容量比をC1/C2=1とした場合の例
を示す。第1の書き込みの書き込み電位をVwi=0.98V、読み出しのワード線電位
をVWLread_1=0V、VWLread_0=4V、プリチャージ電位をVpc=
0V、ソース線電位をVSLread=2.1Vとすることができる。非選択のワード線
電位VWLread_0がVddより高電位となっているが、容量比をC1/C2>1と
大きくすることで非選択のワード線電位VWLread_0を下げることができ、好まし
い。

0246

0247

また、トランジスタ201のしきい値電圧の各区間の範囲に対応する補正電圧は表3に示
す値を、第1の読み出しに係る読み出し電位Vri_i(i=0〜8の整数)は表4に示
す値を、第2の書き込みの補正前書き込み電位Vw_i(i=0〜15の整数)は表5に
示す値を、格納されたデータの読み出しに係る読み出し電位Vr_i(i=0〜14の整
数)は表6に示す値を、それぞれ用いることができる。このような電圧値を用いることで
、ワード線電位VWLread_0を除いて、Gnd〜Vdd間の電位で書き込み動作お
よび読み出し動作を行うことができる。

0248

0249

0250

0251

0252

具体的な動作電圧(電位)の別の一例を表7に示す。ここでは、読み出し時の駆動電位
して負電位を用いる場合を説明する。例えば、多値の度合をn=16、電源電位をVdd
=2.1V、トランジスタ201のしきい値電圧の代表値をVth_typ=0.3V、
トランジスタ201のしきい値電圧の区間幅をΔVth=0.04V、トランジスタ20
1のしきい値電圧の区間数、及び第1の読み出しのVinの区間数をm=8、トランジス
タ202のしきい値電圧を0.1V、容量比をC1/C2=3とした場合の例を示す。

0253

第1の書き込みに係る書き込み電位をVwi=1.73V、読み出しのワード線電位をV
WLread_1=−1V、VWLread_0=2.1V、プリチャージ電位をVpc
=−1V、ソース線電位をVSLread=2.1Vとすることができる。非選択のワー
ド線電位VWLread_0をVddとした代わりに、選択したワード線の電位VWLr
ead_1を負電位とした駆動方法である。

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