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技術 半導体装置、及び半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 加藤清竹村保彦田中哲弘井上卓之竹内敏彦山根靖正山崎舜平
出願日 2019年1月29日 (1年1ヶ月経過) 出願番号 2019-013123
公開日 2019年5月9日 (10ヶ月経過) 公開番号 2019-071481
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ DRAM 薄膜トランジスタ 半導体の電極
主要キーワード 信号供給端子 携帯データ端末 カットオフ電流 連続接合 原子数比率 ナノビーム 供給パッド 増加幅
関連する未来課題
重要な関連分野

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図面 (20)

課題

しきい値が適正化された半導体装置作製方法を提供する。

解決手段

半導体と、半導体に電気的に接するソース電極あるいはドレイン電極と、ゲート電極と、ゲート電極と半導体との間に設けられる電荷捕獲層とを有するマトリクス状に配置した複数のトランジスタを有する半導体装置において、加熱しつつ、ゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、1秒以上保持することで、電荷捕獲層に電子捕獲させることで、しきい値を増大させ、Icutを低減させる。そのために、ゲート電極に信号を供給する回路(例えば、ワード線ドライバ)にORゲートXORゲート等からなる選択回路を設けることで、複数のワード線の電位をビット線の電位よりも同時に高くできる構成とする。

概要

背景

トランジスタ集積回路(IC)や画像表示装置表示装置)のような電子デバイスに広
く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く
知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム(In)、ガリウム(Ga)、および亜鉛(Zn)を含む非晶質酸化
半導体層を用いたトランジスタが特許文献1に開示されている。

また、酸化物半導体層を、積層構造とすることで、キャリア移動度を向上させる技術が
特許文献2、特許文献3に開示されている。

酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいこ
とが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応
用した低消費電力のCPUなどが開示されている(特許文献4参照。)。

概要

しきい値が適正化された半導体装置作製方法を提供する。半導体と、半導体に電気的に接するソース電極あるいはドレイン電極と、ゲート電極と、ゲート電極と半導体との間に設けられる電荷捕獲層とを有するマトリクス状に配置した複数のトランジスタを有する半導体装置において、加熱しつつ、ゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、1秒以上保持することで、電荷捕獲層に電子捕獲させることで、しきい値を増大させ、Icutを低減させる。そのために、ゲート電極に信号を供給する回路(例えば、ワード線ドライバ)にORゲートXORゲート等からなる選択回路を設けることで、複数のワード線の電位をビット線の電位よりも同時に高くできる構成とする。

目的

本明細書で開示する一態様は、半導体装置のしきい値を適正化(補正)する方法およびそ
れに適した半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の半導体と、前記第1の半導体に電気的に接する電極と、ゲート電極と、前記ゲート電極と前記第1の半導体との間に設けられる電荷捕獲層と、を有するマトリクス状に配置された複数のトランジスタと、前記複数のトランジスタのゲート電極に信号を供給する第1の回路と、前記複数のトランジスタの電極に信号を供給する第2の回路と、を有する半導体装置において、前記電荷捕獲層は、窒化シリコン酸化ハフニウム酸化アルミニウムアルミニウムシリケートのいずれか一を含み、前記ゲート電極に印加される電位は、前記半導体装置で使用される最高電位よりも低く、前記第1の回路は、デコーダ選択回路を有し、前記選択回路には、前記デコーダから出力される信号と、第1の信号が入力され、前記選択回路からは前記ゲート電極に第2の信号が出力され、前記選択回路は、OR論理あるいはXOR論理を実行できる半導体装置。

請求項2

第1の半導体と、前記第1の半導体に電気的に接する電極と、ゲート電極と、前記ゲート電極と前記第1の半導体との間に設けられる電荷捕獲層と、を有するマトリクス状に配置された複数のトランジスタと、前記複数のトランジスタのゲート電極に信号を供給する第1の回路と、前記複数のトランジスタの電極に信号を供給する第2の回路と、を有し、前記第1の回路は、デコーダと選択回路を有し、前記選択回路には、前記デコーダから出力される信号と、第1の信号が入力され、前記選択回路からは前記ゲート電極に第2の信号が出力される半導体装置の作製方法であって、125℃以上450℃以下の加熱処理を行いながら、前記第1の信号によって、前記ゲート電極の電位を前記電極の電位より高い状態に、1秒以上維持し、前記加熱処理前よりもしきい値を増大させる半導体装置の作製方法。

技術分野

0001

半導体装置および半導体装置を有する装置に関する。

0002

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置半導体回路および電子機器は半導体装置である場合がある。
また、半導体回路を有する装置は半導体装置である。

背景技術

0003

トランジスタ集積回路(IC)や画像表示装置表示装置)のような電子デバイスに広
く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く
知られているが、その他の材料として酸化物半導体が注目されている。

0004

例えば、インジウム(In)、ガリウム(Ga)、および亜鉛(Zn)を含む非晶質酸化
半導体層を用いたトランジスタが特許文献1に開示されている。

0005

また、酸化物半導体層を、積層構造とすることで、キャリア移動度を向上させる技術が
特許文献2、特許文献3に開示されている。

0006

酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいこ
とが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応
用した低消費電力のCPUなどが開示されている(特許文献4参照。)。

先行技術

0007

特開2006−165528号公報
特開2011−124360号公報
特開2011−138934号公報
特開2012−257187号公報
特開2012−074692号公報

発明が解決しようとする課題

0008

回路高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化
すると、オン電流オフ電流、しきい値、S値サブスレッショルド値)などのトラン
スタ電気特性が悪化する場合がある(特許文献5参照)。一般に、チャネル長縮小
ると、オン電流は増加するが、一方でオフ電流の増大、しきい値の変動の増大、S値の増
大が起こる。

0009

本明細書で開示する一態様は、半導体装置のしきい値を適正化(補正)する方法およびそ
れに適した半導体装置を提供することを目的の一つとする。微細化に伴い顕著となる電気
特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、
集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を
低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装
置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供すること
を目的の一つとする。または、電源遮断されてもデータが保持される半導体装置を提供
することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一
つとする。または、新規な半導体装置を提供することを目的の一つとする。

0010

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本明細書で
開示する一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0011

本明細書で開示する一態様は、第1の半導体と、第1の半導体に電気的に接する電極と、
ゲート電極と、ゲート電極と第1の半導体との間に設けられる電荷捕獲層とを有するマト
クス状に配置された複数のトランジスタと、複数のトランジスタのゲート電極に信号を
供給する第1の回路と、複数のトランジスタの電極に信号を供給する第2の回路と、を有
する半導体装置において、第1の回路は、デコーダ選択回路を有し、選択回路には、デ
コーダから出力される信号と、第1の信号が入力され、選択回路からはゲート電極に第2
の信号が出力され、選択回路は、OR論理あるいはXOR論理を実行できることを特徴と
する半導体装置である。

0012

また、上記構成において、第1の半導体を挟む第2の半導体および第3の半導体を有し、
第2の半導体は、第1の半導体と電荷捕獲層の間にあってもよい。

0013

また、上記構成において、ゲート電極は、第1の半導体の上面および側面に面していても
よい。

0014

また、上記構成において、電荷捕獲層は、窒化シリコン酸化ハフニウム酸化アルミ
ウム、アルミニウムシリケートのいずれか一を含んでもよい。

発明の効果

0015

半導体装置のしきい値を適正化する方法を提供すること、または、微細化に伴い顕著とな
る電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い
半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、
信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持され
る半導体装置を提供すること、または、別に説明されるその他の効果の少なくとも1つが
達成できる。

図面の簡単な説明

0016

実施の形態の半導体装置の例を示す図。
実施の形態の半導体装置のバンド図の例を示す図。
実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。
実施の形態のメモリセルの例を示す図。
実施の形態の半導体チップの例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の回路の例を示す図。
実施の形態の半導体チップの例を示す図。
半導体装置の作製工程例を示す図。
トランジスタの例を説明する上面図および断面図。
積層された半導体層の例のバンドの模式図。
トランジスタの例を説明する上面図および断面図。
トランジスタの例の作製方法を説明する図。
トランジスタの例の作製方法を説明する図。
トランジスタの例を説明する上面図および断面図。
電子機器の例を示す図。

実施例

0017

実施の形態について、図面を用いて詳細に説明する。但し、本明細書で開示する技術思想
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれ
ば容易に理解される。したがって、本明細書で開示する技術思想は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。

0018

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

0019

なお、トランジスタの「ソースソース電極)」や「ドレインドレイン電極)」の機能
は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化す
る場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「
ドレイン」という用語は、入れ替えて用いることができるものとする。

0020

なお、本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。

0021

(実施の形態1)
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成およ
動作原理、および、それを応用した回路について説明する。図1(A)は、半導体層1
01と電荷捕獲層102とゲート電極103を有する半導体装置である。電荷捕獲層10
2はゲート絶縁層を兼ねることができる。

0022

ここで、電荷捕獲層102としては、例えば、図1(B)に示されるような、第1の絶縁
層102aと第2の絶縁層102bの積層体でもよいし、図1(C)に示されるような、
第1の絶縁層102a、第2の絶縁層102bと第3の絶縁層102cの積層体、あるい
は、さらに多層の絶縁層の積層体でもよい。また、図1(D)に示されるように、絶縁体
102e中に、電気的に絶縁された導電層102dを有してもよい。絶縁体102eは複
数の絶縁層より形成されてもよい。

0023

例えば、図1(B)に示す半導体装置の点Aから点Bにかけてのバンド図の例を図2(A
)に示す。図中、Ecは伝導帯下端、Evは価電子帯上端を示す。図2(A)では、ゲー
ト電極103の電位はソース電極あるいはドレイン電極(いずれも図示せず)と同じであ
る。

0024

この例では、第1の絶縁層102aのバンドギャップは第2の絶縁層102bのバンドギ
ャップよりも大きく、第1の絶縁層102aの電子親和力は第2の絶縁層102bの電子
親和力よりも小さいものとするが、これに限られない。

0025

第1の絶縁層102aと第2の絶縁層102bの界面、あるいは、第2の絶縁層102b
の内部に電荷捕獲準位104が存在する。ゲート電極103の電位を、ソース電極あるい
はドレイン電極より高くすると、図2(B)に示すようになる。ここで、ゲート電極10
3の電位は、ソース電極あるいはドレイン電極より1V以上高くしてもよい。また、この
電位は、この処理の終了した後にゲート電極103に印加される最高電位よりも低くても
よい。代表的には、4V未満とするとよい。

0026

半導体層101に存在する電子105は、より電位の高いゲート電極103の方向に移動
しようとする。そして、半導体層101からゲート電極103の方向に移動した電子10
5のいくらかは、電荷捕獲準位104に捕獲される。

0027

電子105が、半導体層101と電荷捕獲層102の間の障壁を越えて、電荷捕獲準位1
04に捕獲されるには、いくつかの過程が考えられる。第1は、トンネル効果によるもの
である。トンネル効果は、第1の絶縁層102aが薄いほど顕著となる。ただし、この場
合、電荷捕獲準位104に捕獲された電子が、トンネル効果により、半導体層101に戻
ってしまうことがある。

0028

なお、ゲート電極103に適切な大きさの電圧を印加することで、電荷捕獲層102が比
較的厚い場合でも、トンネル効果(Fowler−Nordheimトンネル効果)を発
現させることもできる。Fowler−Nordheimトンネル効果の場合には、ゲー
ト電極103と半導体層101の間の電場自乗トンネル電流が増加する。

0029

第2は、電子105が、電荷捕獲層102中の欠陥準位等のバンドギャップ中の捕獲準位
ホッピングしながら、第2の絶縁層102bに到達するものである。これは、Pool
e−Frenkel伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅
いほど、電気伝導性が高まる。

0030

第3は、熱的な励起によって、電子105が、電荷捕獲層102の障壁を越えるものであ
る。半導体層101に存在する電子の分布フェルミディラック分布にしたがい、一般
的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面
から3電子ボルトだけ高いエネルギーを有する電子の300K(27℃)での密度を1と
したとき、450K(177℃)では、6×1016、600K(327℃)では、1.
5×1025、750K(477℃)では、1.6×1030となる。

0031

電子105が、電荷捕獲層102の障壁を越えてゲート電極103に向かって移動する過
程は、上記の3つの過程とそれらの組み合わせで生じていると考えられる。特に、第2の
過程、第3の過程は、温度が高いと指数関数的に電流が増大することを示す。

0032

また、Fowler−Nordheimトンネル効果も、電荷捕獲層102の障壁層の薄
い部分(エネルギーの高い部分)の電子の密度が高いほど起こりやすいので、温度が高い
ことが有利である。

0033

なお、以上の伝導機構による電流は、特にゲート電極103と半導体層101の電位差が
小さい(4V以下)場合には、きわめて微弱であることが多いが、長時間(例えば、1秒
以上)の処理により、必要とする量の電子を電荷捕獲準位104に捕獲せしめることがで
きる。この結果、電荷捕獲層102は負に帯電する。

0034

すなわち、より高い温度(半導体装置の使用温度あるいは保管温度よりも高い温度、ある
いは、125℃以上450℃以下、代表的には150℃以上300℃以下)の下で、ゲー
ト電極103の電位をソース電極やドレイン電極の電位より高い状態を、1秒以上、代表
的には1分以上維持することで、半導体層101からゲート電極103に向かって、電子
が移動し、そのうちのいくらかは電荷捕獲準位104に捕獲される。このように電子を捕
獲する処理のための温度を、以下、処理温度という。

0035

このとき、電荷捕獲準位104に捕獲される電子の量はゲート電極103の電位により制
御できる。電荷捕獲準位104に相応の量の電子が捕獲されると、その電荷のために、ゲ
ート電極103の電場が遮蔽され、半導体層101に形成されるチャネル消失する。

0036

電荷捕獲準位104により捕獲される電子の総量は、当初は、線形に増加するが、徐々に
増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極103の電位
に依存し、電位が高いほどより多くの電子が捕獲される傾向にある。なお、電荷捕獲準位
104の総数を上回ることはない。

0037

電荷捕獲準位104に捕獲された電子は、電荷捕獲層102から流失しないことが求めら
れる。そのためには、第1には、電荷捕獲層102の厚さが、トンネル効果が問題となら
ない程度の厚さであることが好ましい。例えば、物理的な厚さが1nmより大きいことが
好ましい。

0038

一方で、半導体装置のチャネル長に比較して、電荷捕獲層102が厚すぎると、サブス
ショールド値が増加し、オフ特性が悪化するので、チャネル長は、電荷捕獲層102の酸
シリコン換算の厚さ(Equivalent Silicon Oxide Thic
kness、EOT)の4倍以上、代表的には10倍以上であるとよい。なお、いわゆる
High−K材料では、EOTが物理的な厚さよりも小さくなる。

0039

代表的には、電荷捕獲層102の物理的な厚さは、10nm以上100nm以下、EOT
は、10nm以上25nm以下とするとよい。なお、図1(B)あるいは図1(C)で示
すような構造において、第1の絶縁層102aの厚さは、10nm以上20nm以下、第
2の絶縁層102bのEOTは、1nm以上25nm以下とするとよい。

0040

なお、図1(C)のように、電荷捕獲層102を3層の絶縁層で形成し、第3の絶縁層1
02cの電子親和力を、第2の絶縁層102bの電子親和力よりも小さくし、第3の絶縁
層102cのバンドギャップを、第2の絶縁層102bのバンドギャップよりも大きくす
ると、第2の絶縁層102bの内部、あるいは、他の絶縁層との界面にある電荷捕獲準位
104に捕獲された電子を保持する上で効果的である。

0041

この場合には、第2の絶縁層102bが薄くても、第3の絶縁層102cが物理的に十分
に厚ければ、電荷捕獲準位104に捕獲された電子を保持できる。第3の絶縁層102c
としては、第1の絶縁層102aと同じまたは同様な材料を用いることができる。また、
第2の絶縁層102bと同じ構成元素であるが、電荷捕獲準位が十分に少ないものも用い
ることができる。電荷捕獲準位の数は、形成方法によっても異なる。第3の絶縁層102
cの厚さは1nm以上20nm以下とする。

0042

なお、図1(D)のように、絶縁体102e中に電気的に絶縁された導電層102dを有
する場合も、上記と同様な原理によって、導電層102dに電子が捕獲される。図2(C
)および図2(D)にその例を示す。図2(C)は、図1(D)の点Cから点Dにかけて
のバンド図の例を示す。図2(C)では、ゲート電極103の電位はソース電極あるいは
ドレイン電極と同じである。

0043

ゲート電極103の電位を、ソース電極あるいはドレイン電極より高くすると、図2(D
)に示すようになる。半導体層101に存在する電子105は、より電位の高いゲート電
極103の方向に移動しようとする。そして、半導体層101からゲート電極103の方
向に移動した電子105のいくらかは、導電層102dに捕獲される。すなわち、図1
D)に示される半導体装置において、導電層102dは、図1(B)の半導体装置におけ
る電荷捕獲準位104と同等の機能を有する。

0044

なお、導電層102dの仕事関数が大きいと、絶縁体102eとの間のエネルギー障壁
高くなり、捕獲された電子が流出することを抑制できる。

0045

上記において、導電層102dは複数の導電層から構成されていてもよい。また、第1の
絶縁層102a、第2の絶縁層102b、第3の絶縁層102c、絶縁体102eは、そ
れぞれ、複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法
の異なる複数の絶縁層から構成されてもよい。

0046

第1の絶縁層102aと第2の絶縁層102bを同じ構成元素からなる絶縁層(例えば、
酸化ハフニウム)で構成する場合、第1の絶縁層102aは、CVD法あるいはALD法
で形成し、第2の絶縁層102bは、スパッタリング法で形成してもよい。

0047

一般にスパッタリング法で形成される絶縁層はCVD法あるいはALD法で形成される絶
縁層よりも電荷捕獲準位104を多く含み、電子を捕獲する性質が強い。同様な理由から
、第2の絶縁層102bと第3の絶縁層102cを同じ構成元素からなる絶縁層で構成す
る場合、第2の絶縁層102bは、スパッタリング法で形成し、第3の絶縁層102cは
、CVD法あるいはALD法で形成してもよい。

0048

また、第2の絶縁層102bを同じ構成元素からなる複数の絶縁層で構成する場合、その
うちの1つは、スパッタリング法で形成し、別の1つは、CVD法あるいはALD法で形
成してもよい。

0049

電荷捕獲準位104に捕獲された電子が電荷捕獲層102から流失しないための第2の方
法は、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることであ
る。電子が、3電子ボルトの障壁を乗り越える確率は、120℃のときは300℃のとき
の10万分の1未満である。したがって、300℃で処理の際には障壁を乗り越えて容易
電子捕獲準位106に捕獲される電子が、120℃で保管時には、障壁を乗り越えるこ
とが困難となり、電子が長期にわたって、電子捕獲準位106に捕獲された状態となる。

0050

また、半導体層101で、ホール有効質量が極めて大きい、あるいは、実質的に局在化
していることも有効である。この場合には、半導体層101から電荷捕獲層102へのホ
ールの注入がなく、したがって、電荷捕獲準位104に捕獲された電子がホールと結合し
消滅することもない。

0051

また、電荷捕獲層102に捕獲された電子を放出させるような電圧がかからないように回
路設計、材料選定をおこなってもよい。例えば、In−Ga−Zn系酸化物半導体のよう
に、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料で
は、ゲート電極103の電位が、ソース電極あるいはドレイン電極の電位より高い場合に
はチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、
ゲート電極103と半導体層101の間の電場が極めて小さくなり、Fowler−No
rdheimトンネル効果、あるいは、Poole−Frenkel伝導による電子伝導
は著しく低下する。

0052

第2の絶縁層102bは電荷捕獲準位104がより多くなるような材料(あるいは形成方
法、形成条件)で形成されるが、そのため、第1の絶縁層102aと第2の絶縁層102
bの界面、第2の絶縁層102bと第3の絶縁層102cの界面にも多くの電荷捕獲準位
104が形成される。

0053

そして、ゲート電極103の電位および温度を上記に示したものとすると、図2(B)で
説明したように、半導体層101から電荷捕獲準位104に電子が捕獲され、電荷捕獲層
102は負に帯電する。

0054

このように電荷捕獲層102が電子を捕獲すると、半導体装置のしきい値が増加する。特
に、半導体層101が、バンドギャップが大きな材料(ワイドバンドギャップ半導体)で
あると、ゲート電極103の電位をソース電極の電位と同じとしたときのソースドレイン
間の電流(カットオフ電流(Icut))を大幅に低下させることができる。

0055

例えば、バンドギャップ3.2電子ボルトのIn−Ga−Zn系酸化物であれば、Icu
tの電流密度チャネル幅1μmあたりの電流値)は1zA/μm(1×10−21A/
μm)以下、代表的には、1yA/μm(1×10−24A/μm)以下とできる。

0056

図3(A)は電荷捕獲層102での電子の捕獲をおこなう前と、電子の捕獲をおこなった
後での、室温でのソース電極ドレイン電極間のチャネル幅1μmあたりの電流(Id)の
ゲート電極103の電位(Vg)依存性を模式的に示したものである。なお、ソース電極
の電位を0V、ドレイン電極の電位を+1Vとする。1fAより小さな電流は、直接は測
定できないが、その他の方法で測定した値、すなわちサブスレショルド値等をもとに推
定できる。

0057

最初、曲線108で示すように、半導体装置のしきい値はVth1であったが、電子の捕
獲をおこなった後では、しきい値が増加し(プラス方向に移動し)、Vth2となる。ま
た、この結果、Vg=0での電流密度は、1aA/μm(1×10−18A/μm)以下
、例えば、1zA/μm乃至1yA/μmとなる。

0058

例えば、図3(B)のように、容量素子111に蓄積される電荷をトランジスタ110で
制御する回路を考える。ここで、容量素子111の電極間のリーク電流は無視する。容量
素子111の容量が1fFであり、容量素子111のトランジスタ110側の電位が+1
V、Vdの電位が0Vであるとする。

0059

トランジスタ110のId−Vg特性が図3(A)中の曲線108で示されるもので、チ
ネル幅が0.1μmであると、Icutは約1fAであり、トランジスタ110のこの
ときの抵抗は約1×1015Ωである。したがって、トランジスタ110と容量素子11
1よりなる回路の時定数は約1秒である。すなわち、約1秒で、容量素子111に蓄積さ
れていた電荷の多くが失われてしまうことを意味する。

0060

トランジスタ110のId−Vg特性が図3(A)中の曲線109で示されるもので、チ
ャネル幅が0.1μmであると、Icutは約1yAであり、トランジスタ110のこの
ときの抵抗は約1×1024Ωである。したがって、トランジスタ110と容量素子11
1よりなる回路の時定数は約1×109秒(=約31年)である。すなわち、10年経過
後でも、容量素子111に蓄積されていた電荷の1/3は残っていることを意味する。

0061

すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印
加しなくても、10年間の電荷の保持が可能である。このことは各種メモリ装置に用いる
ことができる。例えば、図4に示すようなメモリセルに用いることもできる。

0062

図4(A)に示すメモリセルは、トランジスタ121、トランジスタ122、容量素子1
23からなり、トランジスタ121は、図1(A)に示したように、電荷捕獲層102を
有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を増加
させる処理(しきい値適正化処理)をおこない、Icutを低下させる。なお、図に示す
ように、電荷捕獲層102中に電子を有するため、しきい値が変動したトランジスタは、
通常のトランジスタとは異なる記号を用いる。

0063

図4(A)に示すメモリセルはマトリクス状に形成され、例えば、第n行m列のメモリ
ルであれば、読み出しワード線RWLn、書き込みワード線WWLn、ビット線BLm、
ソース線SLmが接続する。

0064

しきい値補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、ソース
線、ビット線の電位を0Vとする。そして、メモリセルが形成されたウェハーあるいはチ
ップを適切な温度に保持し、すべての書き込みワード線の電位を適切な値(例えば、+3
V)として、適切な時間保持する。この結果、しきい値が適切な値になる。

0065

なお、メモリセルは図4(B)に示すような、トランジスタ124、容量素子125から
なるものでもよい。例えば、第n行m列のメモリセルであれば、ワード線WLn、ビット
線BLm、ソース線SLnが接続する。しきい値補正の方法は図4(A)のものと同様に
できる。

0066

ここで、問題となるのは、一般にメモリ装置では、ワード線(書き込みワード線)のうち
の1つの電位は上昇させるように設計されているが、すべてのワード線の電位を同時に上
昇させるようには設計されていないことである。なお、すべてのビット線を低電位あるい
高電位とすることは可能である。

0067

図5に示す半導体チップ130は、メモリユニット136と論理ユニット137を有する
。メモリユニット136は、メモリセルアレイ135と、ワード線ドライバ131、ビッ
ト線ドライバ132を有する。ワード線ドライバ131には複数のワード線133が接続
され、ビット線ドライバ132には、複数のビット線134が接続される。複数のワード
線133と複数のビット線134の交点には、図4に示すメモリセルが設けられる。

0068

ワード線ドライバ131、ビット線ドライバ132には、信号が供給される必要があり、
例えば、論理ユニット137から信号線138a、信号線138bを介して、ワード線ド
ライバ131、ビット線ドライバ132に信号が供給される。なお、論理ユニット137
には、信号線138cを介して、信号が供給される。

0069

通常、ワード線ドライバ131は複数のワード線133のうちのひとつを選択し、選択さ
れたワード線にあるトランジスタがオンとなるような電位を出力するように設計されてい
る。例えば、メモリセルが図4(A)に示すものであれば、選択されたひとつの書き込み
ワード線にあるトランジスタ121のゲート電極の電位は、選択されていない他の書き込
みワード線にある他のトランジスタ121の電位より高くなる。

0070

もし、しきい値適正化処理をおこなおうとすれば、すべてのビット線134の電位を低電
位とし、ワード線133を高電位とする。この際、ワード線ドライバ131を動作させる
と、選択された1つのワード線にあるトランジスタ121に対しては実施できるが、他の
ワード線にあるトランジスタ121に対しては、順次、選択して実施する必要が生じ、ワ
ド線が非常に多い場合には、しきい値適正化処理に多大な時間を要してしまう。そこで
、ワード線ドライバ131が、複数のワード線133に同時に、ビット線134よりも高
い電位を出力できるような構成が求められる。

0071

そのためには、例えば、図6に示すように、ワード線ドライバ131内に、信号線142
で制御されるセレクター141を設ける。セレクター141には、例えば、ワード線ごと
に選択回路141a乃至選択回路141hを設ける。選択回路141a乃至選択回路14
1hのそれぞれには、信号線142の信号とデコーダ139から出力される信号線143
a乃至信号線143hの信号とが入力され、それらのデータに応じて、ワード線133a
乃至ワード線133hに電位が出力される。

0072

なお、デコーダ139とセレクター141の間に、他の回路(例えば、レベルシフタ)を
設けてもよい。あるいは、セレクター141の出力を他の回路(例えば、レベルシフタ)
を介して、ワード線133a乃至ワード線133hに出力する構成としてもよい。また、
デコーダ139の代わりにシフトレジスタ等の他の出力回路を用いることもできる。

0073

図6では、ワード線ドライバ131内にあるコントローラ140から信号線142に信号
が出力される構成となっているが、例えば、図7に示すように信号線138aを介して論
ユニット137から信号線142に信号が出力される構成でもよい。その他に、ビット
線ドライバ132から供給されてもよい。あるいは、その他の回路や信号供給端子から出
力される構成でもよい。

0074

後述するように、しきい値適正化処理は、出荷前におこなうことが好ましく、ユーザー
使用中に頻繁におこなわれるものではないことが多いので、半導体チップ内にこの機能を
含まなくてもよい。例えば、信号線142を信号供給パッドに接続し、しきい値適正化処
理の際にはここに適切な信号を印加し、その後は、接地電位あるいはその他の適切な電位
を有する配線等に短絡する等の処理を施し、セレクター141が、デコーダ139からの
信号のみを出力するような構成としてもよい。また、セレクター141への電源供給も、
専用の信号供給パッドを設けることで実施してもよい。

0075

特に、しきい値適正化処理が通常の使用温度よりも高い温度で実施されることを考慮する
と、セレクター141以外のワード線ドライバ131、ビット線ドライバ132、論理ユ
ニット137等に電位差が印加されることを避けたい場合がある。その場合には、セレク
ター141だけに専用の電位および信号を供給するための端子を設ければ、セレクター1
41以外のワード線ドライバ131、ビット線ドライバ132、論理ユニット137等に
対する負担を軽減できる。

0076

図8には、選択回路141a乃至選択回路141hに用いられる回路の例を示す。図8
A)は、選択回路141aとしてORゲート144を用いる場合を示す。ORゲート14
4は、信号線142あるいは信号線143aの電位のいずれかが高電位であれば、ワード
線133aに高電位を出力し、信号線142と信号線143aの電位がともに低電位であ
れば低電位を出力する。

0077

したがって、例えば、信号線143aの電位が低電位であっても、信号線142の電位が
高電位であれば、ワード線133aの電位は高電位となる。そのため、図6あるいは図7
において、デコーダ139から信号線143a乃至信号線143hのすべてに低電位が供
給されている状態であっても、信号線142の電位を高電位とすることで、ワード線13
3a乃至ワード線133hのすべての電位が高電位となり、しきい値適正化処理をおこな
うことができる。

0078

また、半導体チップ130の使用時においては、信号線142には常時、低電位を与える
ように設定しておけば、ワード線133aの電位は、信号線143aの電位と同じとなる

0079

なお、一般にCMOSでORゲートを構成する場合は、NORゲートの出力を反転させる
。したがって、図8(A)の選択回路141aは図8(B)のように、NORゲート14
5とインバータ146aが接続した構造と表現できる。

0080

図8(C)は、選択回路141aとしてXORゲート147を用いる場合を示す。XOR
ゲート147は、信号線142あるいは信号線143aの電位のいずれか一方が高電位で
、他方が低電位であれば、ワード線133aに高電位を出力し、それ以外の場合には低電
位を出力する。

0081

したがって、例えば、信号線143aの電位が低電位であっても、信号線142の電位が
高電位であれば、ワード線133aの電位は高電位となる。そのため、図6あるいは図7
において、デコーダ139から信号線143a乃至信号線143hのすべてに低電位が供
給されている状態であっても、信号線142の電位を高電位とすることで、ワード線13
3a乃至ワード線133hのすべての電位が高電位となり、しきい値適正化処理をおこな
うことができる。

0082

また、半導体チップ130の使用時においては、信号線142には常時、低電位を与える
ように設定しておけば、ワード線133aの電位は、信号線143aの電位と同じとなる

0083

図6および図7に示した例では、選択回路141a乃至選択回路141hのそれぞれには
、1本の信号線142の信号が入力される構成であるが、複数の信号線の信号が入力され
る構成でもよい。例えば、図9(A)のように、信号線142aと信号線142bの信号
が選択回路141aに入力されてもよく、信号線142aの信号は信号線142bの信号
反転信号(すなわち、信号線142aの信号が高電位であれば、信号線142bの信号
は低電位、信号線142aの信号が低電位であれば、信号線142bの信号は高電位、と
いう関係)でもよい。

0084

例えば、図8(A)乃至図8(C)に示されるORゲートやXORゲートをCMOSロジ
ックで構成すると、n型トランジスタとp型トランジスタ、それぞれ3つ、計6つが必要
である。このうち、XORゲートでは、1つの入力の反転信号を生成するためにn型トラ
ンジスタとp型トランジスタ各1つが使用される。そこで、あらかじめ信号線142aの
反転信号を供給する信号線142bを用意し、選択回路141aに入力することができれ
ば、n型トランジスタとp型トランジスタ各2つでXOR論理を実行できる。

0085

図10(A)はその例を示す。選択回路141aは、トランスミッションゲート149a
、p型トランジスタ150a、n型トランジスタ151aを有する。図10(A)に示す
選択回路141aは、通常のXORゲートからインバータを取り除いたものである。ここ
で、信号線142aの信号は信号線142bの信号の反転信号である。信号線142bと
信号線143aのいずれかが高電位で他方が低電位であれば、ワード線133aの電位は
高電位となり、それ以外の場合には低電位となる。

0086

なお、信号線142aと信号線142bには、しきい値適正化処理の際にのみ、それぞれ
、低電位、高電位が供給され、その他の使用時には、それぞれ、高電位、低電位が供給さ
れている。

0087

したがって、しきい値適正化処理のとき、トランスミッションゲート149aはオフであ
る。また、信号線143aの電位は、低電位に保持されるので、結果、p型トランジスタ
150aはオン、n型トランジスタ151aはオフである。このため、信号線142bの
電位がワード線133aに出力される。

0088

また、その他の使用時には、トランスミッションゲート149aがオンであればよく、こ
れは信号線142aと信号線142bに、それぞれ、高電位、低電位が供給されることで
達成されるので、p型トランジスタ150aとn型トランジスタ151aはなくてもよい

0089

これらを考慮すると、n型トランジスタ151aがなくても回路の動作に不都合は生じな
い。したがって、図10(B)のようにトランジスタ数を減らすことで回路をより集積化
できる。なお、しきい値適正化処理の際にp型トランジスタ150aはオンとなるが、そ
の際にはスイッチングスピードは要求されないので、p型トランジスタ150aのチャ
ネル幅は最小のものでよい。したがって、選択回路141aを付加することによる回路面
積の増大を最小化できる。

0090

また、図9(B)のように、デコーダ139から出力された信号が、信号線148a、信
号線148bを経由して、選択回路141a、選択回路141bに入力される構成でもよ
い。ここで、信号線148aの信号は信号線143aの信号の反転信号でもよい。

0091

例えば、図11(A)に示される選択回路141aは、トランスミッションゲート149
b、p型トランジスタ150b、n型トランジスタ151bを有する。ここで、信号線1
48aの信号は信号線143aの信号の反転信号である。信号線143aと信号線148
aのいずれかが高電位で他方が低電位であれば、ワード線133aの電位は高電位となり
、それ以外の場合には低電位となる。図11(A)に示される選択回路141aは、信号
線142に入力される電位と信号線143aに入力される電位との間でXOR論理を実行
できる。

0092

なお、デコーダ139から一の信号とその反転信号を取り出すには、信号線143a等に
インバータを設ければよいが、例えば、デコーダ139の最終段では、デマルチプレクサ
(図示せず)の出力とイネーブル信号ENとをANDゲートに入力することがある。図1
1(B)に示すように、一般にANDゲート153は、NANDゲート152の出力をイ
ンバータ146bで反転させるので、NANDゲート152の出力は信号線143aの信
号の反転信号である。すなわち、NANDゲート152の出力を信号線148aの信号と
して取り出せばよい。

0093

なお、この例に限らず、デコーダ139あるいはワード線ドライバ131内の適切な部分
から、信号線143aの信号の反転信号を取り出すことができる。

0094

また、図9(C)のように、デコーダ139から出力された信号が、複数の信号線を経由
して、選択回路141aに入力され、かつ、複数の信号線142a、信号線142bが選
択回路141aに入力される構成でもよい。ここで、信号線142aの信号は信号線14
2bの信号の反転信号であり、および/または、信号線148aの信号は信号線143a
の信号の反転信号でもよい。

0095

以上は、選択回路141aとして論理ゲートを用いた場合を示したが、これに限られない
。例えば、信号線143aの信号とその反転信号のいずれかを選択する行為を選択回路1
41aでおこなう構成でもよい。

0096

図12(A)はその一例であり、信号線143aの反転信号をインバータ146cで形成
し、信号線143aの信号と、その反転信号のいずれをワード線133aに出力するかを
、トランスミッションゲート149cとトランスミッションゲート149dで選択する。
トランスミッションゲート149cとトランスミッションゲート149dへは、信号線1
42の信号とその反転信号を入力する必要があるので、インバータ146dで信号線14
2の反転信号を形成する。

0097

図12(A)に示す選択回路141aでは、しきい値適正化処理の際には、信号線142
は高電位、信号線143aは低電位に保持される。その結果、トランスミッションゲート
149cはオフであり、トランスミッションゲート149dはオンとなり、信号線143
aの信号の反転信号、すなわち、高電位がワード線133aに出力される。

0098

また、その他の使用時には、信号線142は低電位に保持される。その結果、トランス
ションゲート149cはオンであり、トランスミッションゲート149dはオフとなり
、信号線143aの信号の電位がワード線133aに出力される。

0099

なお、信号線143aの反転信号をワード線133aに出力する場合は、しきい値適正化
処理の際に限定され、このときの反転信号は高電位であるので、トランスミッションゲー
ト149dはp型トランジスタで置換できる。また、p型トランジスタは最小のサイズで
よい。

0100

図9(A)に示すように、選択回路141aに信号線142aと信号線142bが接続し
、信号線142bの信号が信号線142aの信号の反転信号である場合には、インバータ
146dは不要であり、図12(B)に示すようになる。なお、図12(B)では、図1
2(A)のトランスミッションゲート149dはp型トランジスタ150cで置換されて
いる。この結果、選択回路141aのトランジスタ数は全部で5つとなっている。

0101

図12(B)に示す選択回路141aでは、しきい値適正化処理の際には、信号線142
aは低電位、信号線142bは高電位、信号線143aは低電位に保持される。その結果
、トランスミッションゲート149cはオフであり、p型トランジスタ150cはオンと
なり、信号線143aの信号の反転信号、すなわち、高電位がワード線133aに出力さ
れる。

0102

また、その他の使用時には、信号線142aは高電位、信号線142bは低電位に保持さ
れる。その結果、トランスミッションゲート149cはオンであり、p型トランジスタ1
50cはオフとなり、信号線143aの信号の電位がワード線133aに出力される。

0103

図9(C)に示すように、選択回路141aにさらに信号線148aが接続し、信号線1
48aの信号が信号線143aの信号の反転信号である場合には、インバータ146cは
不要であり、図12(C)に示すようになる。この結果、選択回路141aのトランジス
タ数は全部で3つとなっている。

0104

図12(C)に示す選択回路141aでは、しきい値適正化処理の際には、信号線142
aは低電位、信号線142bは高電位、信号線143aは低電位、信号線148aは高電
位に保持される。その結果、トランスミッションゲート149cはオフであり、p型トラ
ンジスタ150cはオンとなり、信号線148aの信号、すなわち、高電位がワード線1
33aに出力される。

0105

また、その他の使用時には、信号線142aは高電位、信号線142bは低電位に保持さ
れる。その結果、トランスミッションゲート149cはオンであり、p型トランジスタ1
50cはオフとなり、信号線143aの信号の電位がワード線133aに出力される。

0106

なお、p型トランジスタ150cがオンとなるのは、しきい値適正化処理の際だけであり
、そのとき、ワード線133aの電位は高電位である必要がある。図12(C)では、そ
の電位を信号線148aに求めているが、しきい値適正化処理の際に高電位であるのは、
信号線148aだけではなく、例えば、信号線142bも高電位であるので、この電位を
用いてワード線133aの電位を高電位としてもよい。この場合は、信号線148aを設
けなくてもよい。

0107

また、しきい値適正化処理の際、p型トランジスタ150cはオンである必要があり、そ
のため、ゲートは低電位に保持される。図12(C)では、その電位を信号線142aに
求めているが、しきい値適正化処理の際に低電位であるのは、信号線142aだけではな
く、例えば、信号線143aも低電位であるので、この電位を用いてp型トランジスタ1
50cをオンとすることもできる。その場合は、図10(B)に示す回路と同じ構成とな
る。

0108

以上のようなワード線ドライバ131を用いることで、すべてのワード線133を高電位
(例えば、2V)とすることができる。一方、すべてのビット線134を低電位(例えば
、0V)とし、先に示したような方法でしきい値適正化処理をおこなえる。

0109

例えば、メモリセルが図4(A)に示されるものであるとすると、トランジスタ121の
ソース電極またはドレイン電極の一方のうち、ビット線BLmに接続している方の電位は
0Vとなる。ここで、しきい値適正化処理をおこなう前のトランジスタ121のしきい値
が1Vであったとすると、しきい値適正化処理を開始した直後は、トランジスタ121は
オン状態であるので、ソース電極またはドレイン電極の他方の電位も0Vである。

0110

この結果、上記に説明したように、電荷捕獲層102に電子が捕獲され、しきい値が増加
する。この場合は、最大で+2Vまで増加する。このようにして、しきい値適正化処理が
すべてのメモリセルのトランジスタ121に対して実施できる。

0111

しきい値適正化処理を施したトランジスタ121のしきい値は十分に大きいため、Icu
tもきわめて小さい。このため、容量素子123に保持された電荷を外部から電源が遮断
された状態で長時間保持できる。

0112

なお、セレクター141を、ワード線ドライバ131内にのみ設ける必要はなく、図13
に示すように、ワード線ドライバ131とメモリセルアレイ135の間に設けてもよい。
また、セレクター141に接続する信号線142は図13に示されるように論理ユニット
137と接続するだけでなく、例えば、ワード線ドライバ131やビット線ドライバ13
2と接続してもよい。あるいは、信号線142に供給される信号は論理ユニット137か
ら供給されるだけでなく、ワード線ドライバ131やビット線ドライバ132から供給さ
れてもよい。

0113

しきい値適正化処理は、メモリセルを有する半導体装置を出荷する前におこなうとよい。
例えば、図14に示すような工程が実施できる。まず、図14(A)に示すように、メモ
セルが完成した後、初期特性を測定し、良品選別する。ここで、良品の基準は断線
による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないた
め、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはなら
ない。

0114

その後、図14(B)に示すように、電子を注入する。すなわち、電荷捕獲層に適切な量
の電子を捕獲させる。この操作は上述のとおりおこなう。このとき、ゲート電極103の
電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差(ゲート電圧
は、1V以上4V未満であり、かつ、このメモリセルが出荷された後でのゲート電圧と同
じか低いものとする。

0115

その後、図14(C)に示すように、再度、測定をおこなう。予定通りにしきい値が増加
していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップ
不良品として、再度、電子注入をおこなってもよい。良品は、ダイシングワイヤボン
ィング、樹脂封止後パッケージ化して出荷する。

0116

しきい値の増加幅は電荷捕獲層102が捕獲する電子密度によって決まる。例えば、図1
(B)に示す半導体装置において、第1の絶縁層102aと第2の絶縁層102bの界面
においてのみ電子が捕獲される場合、捕獲された電子の面密度をQ、第1の絶縁層102
aの誘電率をCとするとき、しきい値は、Q/Cだけ増加する。

0117

なお、上記のようにゲート電極103の電位によって、捕獲される電子の量が一定の値に
なることから、ゲート電極103の電位によって、しきい値の増加分を制御することもで
きる。

0118

例えば、ゲート電極103の電位を、ソース電極とドレイン電極の電位より1.5Vだけ
高くし、温度を150℃以上250℃以下、代表的には200℃±20℃とする場合を考
える。電荷捕獲層102に電子が捕獲される前の半導体装置のしきい値(第1のしきい値
、Vth1)が+1.1Vであったとすると、当初は、半導体層101にチャネルが形成
されており、電荷捕獲層102に電子が捕獲される。その後、電荷捕獲層102に捕獲さ
れる電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層102での電子の
捕獲はおこなわれなくなる。

0119

この場合には、ゲート電極103の電位が、ソース電極、ドレイン電極より1.5V高い
段階でチャネルが消失するので、しきい値が、+1.5Vとなる。あるいは、電荷捕獲層
102に捕獲された電子によって、しきい値が、0.4Vだけ高くなったと言える。この
ように電荷捕獲層102に捕獲された電子によって変化した後のしきい値を第2のしきい
値(Vth2)という。

0120

このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい
値を適切な範囲内に収束させることもできる。例えば、第1のしきい値が+1.2V、+
1.1V、+0.9Vである3つの半導体装置があるとする。これらの半導体装置に、上
記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が+1.5Vを大きく越
えるような電子の捕獲は生じないので、3つの半導体装置とも第2のしきい値を+1.5
付近とすることができる。例えば、当初のしきい値ばらつき(例えば、標準偏差)を、
しきい値適正化処理後には、4分の1とすることもできる。

0121

なお、このようにしきい値適正化処理によって、それぞれのトランジスタのしきい値を変
更した場合、これら3つの半導体装置の電荷捕獲層102に捕獲される電子の量(あるい
は電子の面密度等)は異なる。

0122

ゲート電極103は各種の材料を用いることができる。例えば、Al、Ti、Cr、Co
、Ni、Cu、Y、Zr、Mo、Ru、Ag、TaおよびWなどの導電層を用いることが
できる。また、ゲート電極103は、上記材料の積層であってもよい。また、ゲート電極
103には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極103に窒化チ
タン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化
タンタル層上にタングステン層の積層などを用いることができる。

0123

なお、半導体層101に対向するゲート電極103の仕事関数は、半導体装置のしきい値
を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小
さくなる。しかしながら、上述のように、電荷捕獲層102に捕獲する電子の量によりし
きい値を調整できるので、ゲート電極103の材料の選択の幅が広がる。

0124

半導体層101は各種の材料を用いることができる。例えば、シリコンやゲルマニウム
シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。

0125

第1の絶縁層102aは各種の材料を用いることができる。例えば、酸化マグネシウム
酸化シリコン酸化窒化シリコン窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム
よび酸化タンタル一種以上含む絶縁層を用いることができる。

0126

第2の絶縁層102bは各種の材料を用いることができる。例えば、窒化シリコン、酸化
ハフニウム酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用
いることができる。

0127

第3の絶縁層102cは各種の材料を用いることができる。例えば、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムお
よび酸化タンタルを一種以上含む絶縁層を用いることができる。

0128

このように電荷捕獲層102に必要な量の電子を捕獲させた半導体装置は、通常のMOS
型半導体装置と同じである。すなわち、電荷捕獲層102はゲート絶縁層として機能する

0129

なお、しきい値適正化処理は、上記に限らず、例えば、半導体装置のソース電極あるいは
ドレイン電極に接続する配線の形成後、あるいは、前工程(ウェハー処理)の終了後、あ
るいは、ウェハーダイシング工程後パッケージ工程後等、工場出荷前のいずれかの段階
でおこなうとよい。いずれの場合にも、その後に125℃以上の温度に1時間以上さらさ
れないことが好ましい。

0130

以上の例では、電子が電荷捕獲層102に捕獲されることにより、半導体装置のしきい値
を適正化する例を示したが、電荷捕獲層102や半導体層101の材料によっては、ホー
ルが電荷捕獲層102に捕獲されることもあり、同様な原理により、しきい値を低下させ
、適正化できる。

0131

(実施の形態2)
本実施の形態では、本明細書で開示する一態様の半導体装置について図面を用いて説明す
る。

0132

図15(A)乃至図15(C)は、本明細書で開示する一態様のトランジスタの上面図お
よび断面図である。図15(A)は上面図であり、図15(A)に示す一点鎖線A−Bの
断面が図15(B)、一点鎖線C−Dの断面が図15(C)に相当する。なお、図15
A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖
線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向呼称する場合が
ある。

0133

図15(A)乃至図15(C)に示すトランジスタ450は、基板400と、基板400
上の凹部および凸部を有する下地絶縁層402と、下地絶縁層402の凸部上の酸化物
導体層404aおよび酸化物半導体層404bと、酸化物半導体層404aおよび酸化物
半導体層404b上のソース電極406aおよびドレイン電極406bと、下地絶縁層4
02の凹部、下地絶縁層402の凸部(または凹部)の側面、酸化物半導体層404aの
側面、酸化物半導体層404bの側面および酸化物半導体層404bの上面、ソース電極
406aおよびドレイン電極406bと接する酸化物半導体層404cと、酸化物半導体
層404c上のゲート絶縁層408と、ゲート絶縁層408上で接し、酸化物半導体層4
04bの上面および側面に面するゲート電極410と、ソース電極406a、ドレイン電
極406b、およびゲート電極410上の酸化物絶縁層412と、を有する。

0134

また、ゲート絶縁層408は、実施の形態1で述べた電荷捕獲層として機能する。ここで
は、ゲート絶縁層408は、CVD法によって形成された第1の絶縁層408aの上にス
パッタリング法によって形成された第2の絶縁層408bの積層であるが、図1(C)の
ように、さらに、その上にCVD法によって形成された絶縁層(実施の形態1の第3の絶
縁層102c)の積層であってもよい。

0135

また、酸化物半導体層404a、酸化物半導体層404b、および酸化物半導体層404
cを総称して多層半導体層404と呼称する。

0136

ゲート絶縁層408に用いる材料を比誘電率が大きいものにすると、ゲート絶縁層408
を厚くすることができる。たとえば、誘電率が16の酸化ハフニウムを用いることにより
、誘電率が3.9の酸化シリコンを用いる場合に比べて約4倍厚くすることが可能である
。このため、捕獲された電子の流出を防止する上で好ましい。なお、ゲート絶縁層408
の厚さは、1nm以上100nm以下、代表的には5nm以上20nm以下である。

0137

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極
)との距離をいう。すなわち、図15(A)では、チャネル長は、酸化物半導体層404
bとゲート電極410とが重なる領域における、ソース電極406aとドレイン電極40
6bとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、
ソースまたはドレインの幅をいう。すなわち、図15(A)では、チャネル幅は、酸化物
半導体層404bとゲート電極410とが重なる領域における、ソース電極406aまた
はドレイン電極406bの幅をいう。

0138

ゲート絶縁層408を電荷捕獲層として機能させることで、実施の形態1で述べたように
その内部に存在する電荷捕獲準位に電子を捕獲することができる。このとき、電荷捕獲準
位に捕獲される電子の量はゲート電極410の電位により制御できる。

0139

また、ゲート電極410は、酸化物半導体層404bを電気的に取り囲み、オン電流が高
められる。このようなトランジスタの構造を、Surrounded Channel(
S−Channel)構造とよぶ。なお、S−Channel構造では、電流は酸化物半
導体層404bの全体(バルク)を流れる。酸化物半導体層404bの内部を電流が流れ
ることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、
酸化物半導体層404bを厚くすると、オン電流を向上させることができる。

0140

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスク
後退させながら電極や半導体層等を加工すると電極や半導体層等の上端部が丸みを帯びる
曲面を有する)場合がある。このような構成になることで、酸化物半導体層404b上
に形成されるゲート絶縁層408、ゲート電極410および酸化物絶縁層412の被覆性
を向上させることができる。また、ソース電極406aおよびドレイン電極406bの端
部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制するこ
とができる。

0141

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例
えば、トランジスタのチャネル長を100nm以下、好ましくは40nm以下、さらに好
ましくは30nm以下、より好ましくは20nm以下とし、かつ、トランジスタのチャネ
ル幅を100nm以下、好ましくは40nm以下、さらに好ましくは30nm以下、より
好ましくは20nm以下とする。本明細書で開示する一態様に係るトランジスタは、上記
のように狭チャネルでも、S−channel構造を有することでオン電流を高めること
ができる。

0142

基板400は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ450のゲート電極410、ソース電極4
06a、およびドレイン電極406bの少なくとも一つは、上記の他のデバイスと電気的
に接続されていてもよい。

0143

下地絶縁層402は、基板400からの不純物拡散を防止する役割を有するほか、多層
半導体層404に酸素を供給する役割を担うことができる。また、上述のように基板40
0が他のデバイスが形成された基板である場合、下地絶縁層402は、層間絶縁層として
の機能も有する。その場合、下地絶縁層402の表面には凹凸が形成されるため、表面が
平坦になるようにCMP(Chemical Mechanical Polishin
g)法等で平坦化処理を行うことが好ましい。

0144

また、トランジスタ450のチャネルが形成される領域において多層半導体層404は、
基板400側から酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層4
04cが積層された構造を有している。また、酸化物半導体層404bは、酸化物半導体
層404aおよび酸化物半導体層404cで取り囲まれている構造となっている。また、
図15(C)に示すようにゲート電極410は、酸化物半導体層404bを電気的に取り
囲む構造になっている。

0145

ここで、一例としては、酸化物半導体層404bには、酸化物半導体層404aおよび酸
化物半導体層404cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が
大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差
イオン化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギ
ギャップ)を差し引いた値として求めることができる。

0146

酸化物半導体層404aおよび酸化物半導体層404cは、酸化物半導体層404bを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層40
4bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上で
あって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。

0147

このような構造において、ゲート電極410に電界を印加すると、多層半導体層404の
うち、伝導帯下端のエネルギーが最も小さい酸化物半導体層404bにチャネルが形成さ
れる。すなわち、酸化物半導体層404bとゲート絶縁層408との間に酸化物半導体層
404cが形成されていることよって、トランジスタのチャネルがゲート絶縁層408と
接しない領域に形成される構造となる。

0148

また、酸化物半導体層404aは、酸化物半導体層404bを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層404bと下地絶縁層402が接した場合の界
面と比較して、酸化物半導体層404bと酸化物半導体層404aの界面に界面準位を形
成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしき
い値が変動することがある。したがって、酸化物半導体層404aを設けることにより、
トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該
トランジスタの信頼性を向上させることができる。

0149

また、酸化物半導体層404cは、酸化物半導体層404bを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層404bとゲート絶縁層408が接した場合の
界面と比較して、酸化物半導体層404bと酸化物半導体層404cとの界面ではキャリ
アの散乱が起こりにくくなる。したがって、酸化物半導体層404cを設けることにより
、トランジスタの電界効果移動度を高くすることができる。

0150

酸化物半導体層404aおよび酸化物半導体層404cには、例えば、Al、Ti、Ga
、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層404bよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好
ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層404aおよび酸化物半導体層404cは酸化物半導体層404bよりも酸素
欠損が生じにくいということができる。

0151

なお、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cが、
少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La
、CeまたはHf等の金属)を含むIn−M−Zn酸化物であるとき、酸化物半導体層4
04aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層404bをI
n:M:Zn=x2:y2:z2[原子数比]、酸化物半導体層404cをIn:M:Z
n=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2
よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.
5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半
導体層404bにおいて、y2がx2以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、y2はx2の3倍未満であることが好ましい。

0152

酸化物半導体層404aおよび酸化物半導体層404cのInとMの原子数比率は、In
およびMの和を100atomic%としたとき、好ましくはInが50atomic%
未満、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、
Mが75atomic%以上とする。また、酸化物半導体層404bのInとMの原子数
比率は、好ましくはInが25atomic%以上、Mが75atomic%未満、さら
に好ましくはInが34atomic%以上、Mが66atomic%未満とする。

0153

酸化物半導体層404aおよび酸化物半導体層404cの厚さは、3nm以上100nm
以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体層404bの厚さ
は、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましく
は3nm以上50nm以下とする。また、酸化物半導体層404bは、酸化物半導体層4
04aおよび酸化物半導体層404cより厚い方が好ましい。

0154

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cには、例え
ば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に
、酸化物半導体層404bにインジウムを含ませると、キャリア移動度が高くなるため好
ましい。

0155

なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸
化物半導体層中不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にする
ことが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、1×
1017/cm3未満であること、好ましくは1×1015/cm3未満であること、さ
らに好ましくは1×1013/cm3未満であることを指す。

0156

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404c
の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

0157

酸化物半導体層を真性または実質的に真性とするためには、SIMS(Secondar
y Ion Mass Spectrometry)分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度
1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満
、さらに好ましくは1×1018atoms/cm3未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、2×1020atoms/cm3以下、好ましくは5
×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以
下、さらに好ましくは5×1018atoms/cm3以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、5×1019atoms/cm3未満、好ましくは
5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3
以下、さらに好ましくは5×1017atoms/cm3以下とする部分を有しているこ
とが好ましい。

0158

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×101
8atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を1×1019atoms/cm3未満
、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018at
oms/cm3未満とする部分を有していればよい。

0159

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5
V、または、10V程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数yA/μm乃至数zA/μmにまで低減することが可能となる。

0160

次に、多層半導体層404のバンド構造を説明する。バンド構造の解析は、酸化物半導体
層404aおよび酸化物半導体層404cに相当する層としてエネルギーギャップが3.
5eVであるIn−Ga−Zn酸化物、酸化物半導体層404bに相当する層としてエネ
ルギーギャップが3.15eVであるIn−Ga−Zn酸化物を用い、多層半導体層40
4に相当する積層を作製して行っている。

0161

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cの厚さはそ
れぞれ10nmとし、エネルギーギャップは、分光エリプソメータ(HORIBA JO
BIN YVON社UT−300)を用いて測定した。また、真空準位と価電子帯上端
のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Phot
oelectron Spectroscopy)装置(PHI社 VersaProb
e)を用いて測定した。

0162

図16(A)は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップ
との差分として算出される真空準位と伝導帯下端のエネルギー差(電子親和力)から模式
的に示されるバンド構造の一部である。図16(A)は、酸化物半導体層404aおよび
酸化物半導体層404cと接して、酸化シリコン層を設けた場合のバンド図である。ここ
で、Evacは真空準位のエネルギー、EcI1は、ゲート絶縁層408(例えば、酸化
ハフニウム)の伝導帯下端のエネルギー、EcS1は酸化物半導体層404aの伝導帯下
端のエネルギー、EcS2は酸化物半導体層404bの伝導帯下端のエネルギー、EcS
3は酸化物半導体層404cの伝導帯下端のエネルギー、EcI2は下地絶縁層402(
例えば、酸化シリコン)の伝導帯下端のエネルギー、である。

0163

図16(A)に示すように、酸化物半導体層404a、酸化物半導体層404b、酸化物
半導体層404cにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化
物半導体層404a、酸化物半導体層404b、酸化物半導体層404cを構成する元素
が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸
化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cは組成が異な
る層の積層体ではあるが、物性的に連続であるということもできる。

0164

主成分を共通として積層された多層半導体層404は、各層を単に積層するのではなく連
接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井
戸構造(U Shape Well))が形成されるように作製する。すなわち、各層の
界面にキャリア捕獲中心再結合中心のような欠陥準位を形成するような不純物が存在し
ないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在し
ていると、エネルギーバンド連続性が失われ、界面でキャリアが捕獲あるいは再結合
より消滅してしまう。

0165

なお、図16(A)では、EcS1とEcS3が同様である場合について示したが、それ
ぞれが異なっていてもよい。例えば、EcS3よりもEcS1が高いエネルギーを有する
場合、バンド構造の一部は、図16(B)のように示される。

0166

例えば、EcS1=EcS3である場合は、酸化物半導体層404aおよび酸化物半導体
層404cにIn:Ga:Zn=1:3:2、1:3:3、1:3:4、1:4:4、1
:6:4または1:9:6(原子数比)、酸化物半導体層404bにIn:Ga:Zn=
1:1:1または3:1:2(原子数比)のIn−Ga−Zn酸化物などを用いることが
できる。また、EcS1>EcS3である場合は、酸化物半導体層404aにIn:Ga
:Zn=1:6:4または1:9:6(原子数比)、酸化物半導体層404bにIn:G
a:Zn=1:1:1または3:1:2(原子数比)、酸化物半導体層404cにIn:
Ga:Zn=1:3:2、1:3:3、1:3:4(原子数比)のIn−Ga−Zn酸化
物などを用いることができる。

0167

図16(A)、図16(B)より、多層半導体層404における酸化物半導体層404b
ウェル井戸)となり、多層半導体層404を用いたトランジスタにおいて、チャネル
が酸化物半導体層404bに形成されることがわかる。また、このような構成で形成され
たチャネルを埋め込みチャネルということもできる。

0168

なお、酸化物半導体層404aおよび酸化物半導体層404cと、電子親和力の大きく異
なる絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物
半導体層404aおよび酸化物半導体層404cがあることにより、酸化物半導体層40
4bと当該捕獲準位とを遠ざけることができる。ただし、EcS1またはEcS3と、E
cS2とのエネルギー差が小さい場合、酸化物半導体層404bの電子が該エネルギー差
を越えて捕獲準位に達することがある。電子が捕獲準位に捕獲されることで、絶縁層界面
マイナス固定電荷が生じ、トランジスタのしきい値はプラス方向にシフトしてしまう

0169

したがって、トランジスタのしきい値の変動を低減するには、EcS1およびEcS3と
、EcS2との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー
差は、0.1eV以上が好ましく、0.15eV以上がより好ましい。

0170

なお、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cには
、結晶部が含まれることが好ましい。特にc軸配向した結晶を用いることでトランジス
タに安定した電気特性を付与することができる。

0171

なお、多層半導体層404にIn−Ga−Zn酸化物を用いる場合は、Inのゲート絶縁
層への拡散を防ぐために、酸化物半導体層404cは酸化物半導体層404bよりもIn
が少ない組成とすることが好ましい。

0172

ソース電極406aおよびドレイン電極406bには、酸素と結合しやすい導電材料を用
いることが好ましい。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどを用いるこ
とができる。上記材料において、特に酸素と結合し易いTiや、後のプロセス温度が比較
的高くできることなどから、融点の高いWを用いることがより好ましい。なお、酸素と結
合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。

0173

酸素と結合しやすい導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、
酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕
著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現
象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠
損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は
n型化する。したがって、n型化した当該領域はトランジスタのソース領域またはドレイ
ン領域として作用させることができる。

0174

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってn
型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがあ
る。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート
電圧でオンオフの制御ができない状態(導通状態)が現れる。そのため、チャネル長が極
短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやす
い導電材料を用いることが必ずしも好ましいとはいえない場合がある。

0175

このような場合にはソース電極406aおよびドレイン電極406bには、上述した材料
よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例
えば、窒化タンタル窒化チタン、またはルテニウムを含む材料などを用いることができ
る。なお、当該導電材料が酸化物半導体層404bと接触する場合は、ソース電極406
aおよびドレイン電極406bを、当該導電材料と前述した酸素と結合しやすい導電材料
を積層する構成としてもよい。

0176

下地絶縁層402には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用
いることができる。また、ゲート絶縁層408には、酸化ハフニウム、酸化アルミニウム
、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、ゲー
ト絶縁層の厚さは、1nm以上100nm以下、好ましくは10nm以上20nm以下で
ある。

0177

ゲート電極410は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、A
g、TaおよびWなどの導電層を用いることができる。また、当該ゲート電極は、上記材
料の積層であってもよい。また、ゲート電極410には、窒素を含んだ導電層を用いても
よい。たとえば、ゲート電極410に窒化チタン層上にタングステン層の積層、窒化タン
グステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを
用いることができる。

0178

ゲート絶縁層408、およびゲート電極410上には酸化物絶縁層412が形成されてい
てもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む
絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい

0179

ここで、酸化物絶縁層412は過剰酸素を有することが好ましい。過剰酸素を含む酸化物
絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好
ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×
1019atoms/cm3以上である層とする。なお、上記昇温脱離ガス分光法分析時
における基板温度としては100℃以上700℃以下、または100℃以上500℃以下
の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層408を経由し
て多層半導体層404のチャネル形成領域に拡散させることができることから、チャネル
形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがっ
て、安定したトランジスタの電気特性を得ることができる。

0180

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
の縮小によりオン電流は著しく低下する。

0181

しかしながら、本明細書で開示する一態様のトランジスタでは、前述したように、酸化物
半導体層404bのチャネルが形成される領域を覆うように酸化物半導体層404cが形
成されており、チャネル形成領域とゲート絶縁層が接しない構成となっている。そのため
、チャネル形成領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ
、トランジスタのオン電流を高くすることができる。

0182

また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキ
リア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本明細書で
開示する一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界
に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的
にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これに
よって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界
効果移動度の向上を図ることが可能となる。

0183

また、本明細書で開示する一態様のトランジスタは、酸化物半導体層404bを酸化物半
導体層404a上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層
404bを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果
などを併せて有する。そのため、酸化物半導体層404bは酸化物半導体層404aと酸
化物半導体層404cで取り囲まれた構造(また、ゲート電極410で電気的に取り囲ま
れた構造)となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化
や、S値を小さくすることができる。したがって、Icutを下げることができ、消費
力を低減させることができる。また、トランジスタのしきい値が安定化することから、半
導体装置長期信頼性を向上させることができる。

0184

また、図17に示すトランジスタ470を用いることもできる。図17(A)乃至図17
(C)は、トランジスタ470の上面図および断面図である。図17(A)は上面図であ
り、図17(A)に示す一点鎖線A−Bの断面が図17(B)、一点鎖線C−Dの断面が
図17(C)に相当する。なお、図17(A)の上面図では、図の明瞭化のために一部の
要素を省いて図示している。

0185

トランジスタ470は、ソース電極406aおよびドレイン電極406bを形成するとき
、実質的に下地絶縁層402がエッチングされていない形状となっている。

0186

下地絶縁層402を実質的にエッチングしないようにするには、下地絶縁層402のエッ
チングレートを、ソース電極406aおよびドレイン電極406bとなる導電層のエッチ
グレートより十分小さくすればよい。

0187

また、本実施の形態では、酸化物半導体層404bを酸化物半導体層404aおよび酸化
物半導体層404cで挟んでいる構成であったがこれに限られず、酸化物半導体層404
aおよび酸化物半導体層404cを有さず酸化物半導体層404bのみがゲート電極に電
気的に取り囲まれている構成としてもよい。

0188

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる

0189

(実施の形態3)
本実施の形態では、実施の形態2で説明した図15に示すトランジスタ450の作製方法
について、図18および図19を用いて説明する。

0190

まず、基板400上に下地絶縁層402を形成する(図18(A)参照)。

0191

基板400には、ガラス基板セラミック基板石英基板サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体
板、シリコンゲルマニウムなどの化合物半導体基板SOI(Silicon On I
nsulator)基板などを用いることも可能であり、これらの基板上に半導体素子
設けられたものを用いてもよい。

0192

なお、下地絶縁層402にイオン注入法イオンドーピング法プラズママージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁層402から多層半導体層404への酸素の供給をさらに容易にするこ
とができる。

0193

次に、下地絶縁層402上に酸化物半導体層404a、酸化物半導体層404bをスパ
タリング法、化学気相堆積CVD)法(有機金属化学堆積MOCVD)法、原子層
膜(ALD)法あるいはプラズマ化学気相堆積(PECVD)法を含む)、真空蒸着法
たはパルスレーザー堆積PLD)法を用いて形成する(図18(B)参照)。このとき
、図示するように下地絶縁層402を若干過度にエッチングしてもよい。下地絶縁層40
2を過度にエッチングすることで、後に形成するゲート電極410で酸化物半導体層40
4cを覆いやすくすることができる。

0194

なお、酸化物半導体層404a、酸化物半導体層404bを島状に形成する際に、まず、
酸化物半導体層404b上にハードマスクとなる層(たとえばタングステン層)およびレ
ジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、そ
の後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層404a、
酸化物半導体層404bをエッチングする。その後、ハードマスクを除去する。この時、
エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの
端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層404bの形状も端部が
丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層404b上に
形成される、酸化物半導体層404c、ゲート絶縁層408、ゲート電極410、酸化物
絶縁層412の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、
ソース電極406aおよびドレイン電極406bの端部に生じる恐れのある電界集中を緩
和することができ、トランジスタの劣化を抑制することができる。

0195

また、酸化物半導体層404a、酸化物半導体層404bの積層、および後の工程で形成
する酸化物半導体層404cを含めた積層において連続接合を形成するためには、ロード
ロック室を備えたマルチチャンバー方式の形成装置(例えばスパッタリング装置)を用い
て各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング
装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去
すべく、クライオポンプのような吸着式真空排気ポンプを用いて高真空排気(5×10
−7Pa乃至1×10−4Pa程度まで)できること、かつ、形成される基板を100℃
以上、好ましくは500℃以上に加熱できることが好ましい。または、ターボ分子ポンプ
コールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気
体が逆流しないようにしておくことが好ましい。

0196

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやア
ルゴンガスは、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100
℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれるこ
とを可能な限り防ぐことができる。

0197

酸化物半導体層404a、酸化物半導体層404b、および後の工程で形成される酸化物
半導体層404cには、実施の形態2で説明した材料を用いることができる。例えば、酸
化物半導体層404aにIn:Ga:Zn=1:3:4または1:3:2[原子数比]の
In−Ga−Zn酸化物、酸化物半導体層404bにIn:Ga:Zn=1:1:1[原
子数比]のIn−Ga−Zn酸化物、酸化物半導体層404cにIn:Ga:Zn=1:
3:4または1:3:2[原子数比]のIn−Ga−Zn酸化物を用いることができる。

0198

また、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cとし
て用いることのできる酸化物は、少なくともインジウム(In)もしくは亜鉛(Zn)を
含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物
を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザ
ーを含むことが好ましい。

0199

スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、アル
ミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(P
r)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム
Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウ
ム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等がある

0200

例えば、酸化物半導体として、酸化インジウム酸化スズ酸化亜鉛、In−Zn酸化物
、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−
Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、I
n−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al
−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸
化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、I
n−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy
−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸
化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化
物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al
−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いる
ことができる。

0201

なお、ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主成分として
有する酸化物という意味である。また、InとGaとZn以外の金属元素が入っていても
よい。また、本明細書においては、In−Ga−Zn酸化物で構成した層をIGZO層
も呼ぶ。

0202

また、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用
いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれた一つの金属元素また
は複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整数
)で表記される材料を用いてもよい。

0203

ただし、実施の形態2に詳細を記したように、酸化物半導体層404aおよび酸化物半導
体層404cは、酸化物半導体層404bよりも電子親和力が小さくなるように材料を選
択する。

0204

なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、RFスパッタリング法、DCスパッタリング法、ACスパッタリング
法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さ分布も均
一とすることからDCスパッタリング法を用いることが好ましい。

0205

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cとしてIn
−Ga−Zn酸化物を用いる場合、In、Ga、Znの原子数比としては、例えば、In
:Ga:Zn=1:1:1、In:Ga:Zn=2:2:1、In:Ga:Zn=3:1
:2、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3:4、In:Ga:Z
n=1:4:3、In:Ga:Zn=1:5:4、In:Ga:Zn=1:6:6、In
:Ga:Zn=2:1:3、In:Ga:Zn=1:6:4、In:Ga:Zn=1:9
:6、In:Ga:Zn=1:1:4、In:Ga:Zn=1:1:2のいずれかの材料
を用い、酸化物半導体層404aおよび酸化物半導体層404cの電子親和力が酸化物半
導体層404bよりも小さくなるようにすればよい。

0206

なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2+
(c−C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。

0207

また、酸化物半導体層404bは、酸化物半導体層404aおよび酸化物半導体層404
cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌
道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌
道が重なるため、InがGaよりも多い組成となる酸化物はInがGaと同等または少な
い組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層404bに
インジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現する
ことができる。

0208

以下では、酸化物半導体層の構造について説明する。

0209

なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で
配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、
「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう
。したがって、85°以上95°以下の場合も含まれる。

0210

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す

0211

酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)層、多結晶酸化物半導体
微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。

0212

まずは、CAAC−OS層について説明する。

0213

CAAC−OS層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が100nm未満の立方体内に収まる大きさである。したがって、CAAC
−OS層に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方
体内に収まる大きさの場合も含まれる。

0214

CAAC−OS層を透過型電子顕微鏡TEM:Transmission Elect
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0215

CAAC−OS層を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS層を形成する面(被形成面ともいう。)または上面の凹凸を反
映した形状であり、CAAC−OS層の被形成面または上面と平行に配列する。

0216

一方、CAAC−OS層を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

0217

断面TEM観察および平面TEM観察より、CAAC−OS層の結晶部は配向性を有して
いることがわかる。

0218

CAAC−OS層に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS層
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に由来するこ
とから、CAAC−OS層の結晶がc軸配向性を有し、c軸が被形成面または上面に概略
垂直な方向を向いていることが確認できる。

0219

一方、CAAC−OS層に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に由来する。InGaZnO4の単結晶酸化物
半導体層であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)とし
て試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に由
来するピークが6本観察される。これに対し、CAAC−OS層の場合は、2θを56°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0220

以上のことから、CAAC−OS層では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面TEM観察で確認された層状
に配列した金属原子の各層は、結晶のab面に平行な面である。

0221

なお、結晶部は、CAAC−OS層を形成した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS層の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、CAAC−OS層
の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS層の被形
成面または上面の法線ベクトルと平行にならないこともある。

0222

また、CAAC−OS層中の結晶化度が均一でなくてもよい。例えば、CAAC−OS層
の結晶部が、CAAC−OS層の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

0223

なお、InGaZnO4の結晶を有するCAAC−OS層のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS層中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS層は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0224

CAAC−OS層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純
物は、キャリア捕獲中心やキャリア発生源となる場合がある。

0225

また、CAAC−OS層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物
半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによって
キャリア発生源となることがある。

0226

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性(ノー
マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる
場合がある。

0227

また、CAAC−OS層を用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0228

次に、微結晶酸化物半導体層について説明する。

0229

微結晶酸化物半導体層は、TEMによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体層に含まれる結晶部は、1nm以上100nm以下
、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm
以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocryst
al)を有する酸化物半導体層を、nc−OS(nanocrystalline Ox
ide Semiconductor)層と呼ぶ。また、nc−OS層は、例えば、TE
Mによる観察像では、結晶粒界を明確に確認できない場合がある。

0230

nc−OS層は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS層は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。し
たがって、nc−OS層は、分析方法によっては、非晶質酸化物半導体層と区別が付かな
い場合がある。例えば、nc−OS層に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS層に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子線回折制限視野電子線回折ともいう。
)を行うと、ハローパターンのような回折パターン観測される。一方、nc−OS層に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径(例えば1nm以上30nm
以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポ
ットが観測される。また、nc−OS層に対しナノビーム電子線回折を行うと、円を描く
ように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS層に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。

0231

nc−OS層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。その
ため、nc−OS層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、
nc−OS層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S層は、CAAC−OS層と比べて欠陥準位密度が高くなる。

0232

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、CA
AC−OS層のうち、二種以上を有する積層であってもよい。

0233

CAAC−OS層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲッ
トにイオン衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面か
劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子
して剥離することがある。この場合、スパッタリング粒子は帯電しているためプラズマ中
凝集せず、結晶状態を維持したまま基板に到達し、CAAC−OS層を形成することが
できる。

0234

酸化物半導体層404bの形成後に、第1の加熱処理を行ってもよい。第1の加熱処理は
、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性
雰囲気酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また
、第1の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によっ
て、酸化物半導体層404bの結晶性を高め、さらに下地絶縁層402、酸化物半導体層
404aから水素や水などの不純物を除去することができる。なお、酸化物半導体層40
4bを形成するエッチングの前に第1の加熱工程を行ってもよい。

0235

次に、酸化物半導体層404aおよび酸化物半導体層404b上にソース電極406aお
よびドレイン電極406bとなる第1の導電層を形成する。第1の導電層としては、Al
、Cr、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする合金材料を用いるこ
とができる。例えば、スパッタリング法などにより100nmのチタン層を形成する。ま
たCVD法によりタングステン層を形成してもよい。

0236

次に、第1の導電層を酸化物半導体層404b上で分断するようにエッチングし、ソース
電極406aおよびドレイン電極406bを形成する(図18(C)参照)。

0237

次に、酸化物半導体層404b、ソース電極406aおよびドレイン電極406b上に、
酸化物半導体層403cを形成する。

0238

なお、酸化物半導体層403cを形成後に第2の加熱処理を行ってもよい。第2の加熱処
理は、第1の加熱処理と同様の条件で行うことができる。第2の加熱処理により、酸化物
半導体層403cから水素や水などの不純物を除去することができる。また、酸化物半導
体層404aおよび酸化物半導体層404bから、さらに水素や水などの不純物を除去す
ることができる。

0239

次に、酸化物半導体層403c上に絶縁層407aと絶縁層407bを形成する(図19
(A)参照)。例えば、絶縁層407aはCVD法で、絶縁層407bスパッタリング法
で形成する。しかし、この組み合わせに限られず、それぞれ、スパッタリング法、CVD
法、真空蒸着法またはPLD法などを任意に組み合わせて形成することができる。

0240

次に、絶縁層407b上にゲート電極410となる第2の導電層409を形成する(図1
9(B)参照)。第2の導電層409としては、Al、Ti、Cr、Co、Ni、Cu、
Y、Zr、Mo、Ru、Ag、Ta、W、またはこれらを主成分とする合金材料を用いる
ことができる。第2の導電層409は、スパッタリング法やCVD法などにより形成する
ことができる。また、第2の導電層409としては、窒素を含んだ導電層を用いてもよく
、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。

0241

次に、ゲート電極410を形成するためのレジストマスクを用いて、第2の導電層409
を選択的にエッチングし、ゲート電極410を形成する(図19(C)参照)。なお、図
15(C)に示すように、ゲート電極410は、酸化物半導体層404bを電気的に取り
囲むように形成される。

0242

続いて、上記レジストマスクまたはゲート電極410をマスクとして絶縁層407aと絶
縁層407bを選択的にエッチングし、第1の絶縁層408aと第2の絶縁層408b(
これらを、ゲート絶縁層408、という)を形成する。

0243

続いて、上記レジストマスクまたはゲート電極410をマスクとして酸化物半導体層40
3cをエッチングし、酸化物半導体層404cを形成する。

0244

つまり、酸化物半導体層404cの上端部はゲート絶縁層408の下端部と一致し、ゲー
ト絶縁層408の上端部はゲート電極410の下端部と一致する。なお、ゲート電極41
0をマスクとしてゲート絶縁層408および酸化物半導体層404cを形成しているがこ
れに限られず、第2の導電層409の形成前にゲート絶縁層408および酸化物半導体層
404cを形成してもよい。

0245

次に、ソース電極406a、ドレイン電極406b、ゲート電極410上に酸化物絶縁層
412を形成する(図15(B)、図15(C)参照)。酸化物絶縁層412は、下地
縁層402と同様の材料、方法を用いて形成することができる。酸化物絶縁層412とし
ては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もし
くは窒素を含む上記酸化物を用いるとよい。酸化物絶縁層412は、スパッタリング法、
CVD法(MOCVD法、ALD法あるいはPECV)法を含む)、真空蒸着法またはP
LD法を用いて形成することができ、多層半導体層404に対し酸素を供給できるよう過
剰に酸素を含む層とすることが好ましい。

0246

次に、第3の加熱処理を行ってもよい。第3の加熱処理は、第1の加熱処理と同様の条件
で行うことができる。第3の加熱処理により、下地絶縁層402、ゲート絶縁層408、
酸化物絶縁層412から過剰酸素が放出されやすくなり、多層半導体層404の酸素欠損
を低減することができる。

0247

次に、第4の加熱処理を行う。第4の加熱処理は、125℃以上450℃以下、好ましく
は150℃以上300℃以下の温度で、ゲート電極410の電位をソース電極やドレイン
電極の電位より高い状態を、1秒以上、代表的には1分以上維持することで、多層半導体
層404からゲート電極410に向かって、必要とする電子が移動し、そのうちのいくら
かはゲート絶縁層408の内部にある電荷捕獲準位に捕獲される。このようにして、捕獲
される電子の量を制御して、しきい値の増加幅を制御することができる。

0248

以上の工程で、図15に示すトランジスタ450を作製することができる。

0249

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる

0250

(実施の形態4)
本実施の形態では、プレナー構造のトランジスタについて説明する。

0251

図20(A)乃至図20(C)は、本明細書で開示する一態様のトランジスタの上面図お
よび断面図である。図20(A)は上面図であり、図20(A)に示す一点鎖線A−Bの
断面が図20(B)、一点鎖線C−Dの断面が図20(C)に相当する。なお、図20
A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖
線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合が
ある。

0252

図20(A)乃至図20(C)に示すトランジスタ550は、基板400上の下地絶縁層
402と、下地絶縁層402上の酸化物半導体層404aおよび酸化物半導体層404b
と、酸化物半導体層404aおよび酸化物半導体層404b上のソース電極406aおよ
びドレイン電極406bと、下地絶縁層402、酸化物半導体層404a、酸化物半導体
層404b、ソース電極406aおよびドレイン電極406bと接する酸化物半導体層4
04cと、酸化物半導体層404c上のゲート絶縁層408と、ゲート絶縁層408上の
ゲート電極410と、ソース電極406a、ドレイン電極406b、およびゲート電極4
10上の酸化物絶縁層412と、を有する。また、ゲート絶縁層408は、実施の形態1
で述べた電荷捕獲層として機能する。また、酸化物半導体層404a、酸化物半導体層4
04b、および酸化物半導体層404cを総称して多層半導体層404と呼称する。

0253

本実施の形態のトランジスタ550は、チャネル長およびチャネル幅がいずれも、多層半
導体層404の厚さよりも2倍以上、代表的には10倍以上大きいという点で実施の形態
2のトランジスタ450と異なる。

0254

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極
)との距離をいう。すなわち、図20(A)では、チャネル長は、酸化物半導体層404
bとゲート電極410とが重なる領域における、ソース電極406aとドレイン電極40
6bとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、
ソースまたはドレインの幅をいう。すなわち、図20(A)では、チャネル幅は、酸化物
半導体層404bとゲート電極410とが重なる領域における、ソース電極406aまた
はドレイン電極406bの幅をいう。

0255

また、本実施の形態では、酸化物半導体層404bを酸化物半導体層404aおよび酸化
物半導体層404cで挟んでいる構成であったがこれに限られず、酸化物半導体層404
aおよび酸化物半導体層404cを有さず酸化物半導体層404bのみがある構成として
もよい。あるいは、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層
404cのいずれか1つあるいは2つだけで構成されてもよい。

0256

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる

0257

(実施の形態5)
本明細書で開示する一態様に係る半導体装置は、表示機器パーソナルコンピュータ、記
媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile
Disc等の記録媒体再生し、その画像を表示しうるディスプレイを有する装置)に
用いることができる。その他に、本明細書で開示する一態様に係る半導体装置を用いるこ
とができる電子機器として、携帯電話携帯型を含むゲーム機携帯データ端末、電子書
籍、ビデオカメラデジタルスチルカメラ等のカメラゴーグル型ディスプレイ(ヘッド
マウントディスプレイ)、ナビゲーションシステム音響再生装置カーオーディオ、デ
タルオーディオプレイヤー等)、複写機ファクシミリプリンタプリンタ複合機
現金自動預け入れ払い機ATM)、自動販売機などが挙げられる。これら電子機器の具
体例を図21に示す。

0258

図21(A)は携帯型ゲーム機であり、筐体501、筐体502、表示部503、表示部
504、マイクロフォン505、スピーカー506、操作キー507、スタイラス508
等を有する。なお、図21(A)に示した携帯型ゲーム機は、2つの表示部503と表示
部504とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない

0259

図21(B)は携帯データ端末であり、第1筐体511、第2筐体512、第1表示部5
13、第2表示部514、接続部515、操作キー516等を有する。第1表示部513
は第1筐体511に設けられており、第2表示部514は第2筐体512に設けられてい
る。そして、第1筐体511と第2筐体512とは、接続部515により接続されており
、第1筐体511と第2筐体512の間の角度は、接続部515により変更が可能である
。第1表示部513における映像を、接続部515における第1筐体511と第2筐体5
12との間の角度に従って、切り替える構成としても良い。また、第1表示部513およ
び第2表示部514の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
センサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。

0260

図21(C)はノート型パーソナルコンピュータであり、筐体521、表示部522、キ
ーボード523、ポインティングデバイス524等を有する。

0261

図21(D)は電気冷凍冷蔵庫であり、筐体531、冷蔵室用扉532、冷凍室用扉53
3等を有する。

0262

図21(E)はビデオカメラであり、第1筐体541、第2筐体542、表示部543、
操作キー544、レンズ545、接続部546等を有する。操作キー544およびレンズ
545は第1筐体541に設けられており、表示部543は第2筐体542に設けられて
いる。そして、第1筐体541と第2筐体542とは、接続部546により接続されてお
り、第1筐体541と第2筐体542の間の角度は、接続部546により変更が可能であ
る。表示部543における映像を、接続部546における第1筐体541と第2筐体54
2との間の角度に従って切り替える構成としても良い。

0263

図21(F)は普通自動車であり、車体551、車輪552、ダッシュボード553、ラ
イト554等を有する。

0264

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。

0265

101半導体層
102電荷捕獲層
102a 第1の絶縁層
102b 第2の絶縁層
102c 第3の絶縁層
102d導電層
102e絶縁体
103ゲート電極
104電荷捕獲準位
105電子
108曲線
109 曲線
110トランジスタ
111容量素子
121 トランジスタ
122 トランジスタ
123 容量素子
124 トランジスタ
125 容量素子
130半導体チップ
131ワード線ドライバ
132ビット線ドライバ
133ワード線
133a ワード線
133b ワード線
133c ワード線
133d ワード線
133e ワード線
133f ワード線
133g ワード線
133h ワード線
134ビット線
135メモリセルアレイ
136メモリユニット
137論理ユニット
138a信号線
138b 信号線
138c 信号線
139デコーダ
140コントローラ
141セレクター
141a選択回路
141b 選択回路
141c 選択回路
141d 選択回路
141e 選択回路
141f 選択回路
141g 選択回路
141h 選択回路
142 信号線
142a 信号線
142b 信号線
143a 信号線
143b 信号線
143c 信号線
143d 信号線
143e 信号線
143f 信号線
143g 信号線
143h 信号線
144ORゲート
145NORゲート
146aインバータ
146b インバータ
146c インバータ
146d インバータ
147XORゲート
148a 信号線
148b 信号線
149aトランスミッションゲート
149b トランスミッションゲート
149c トランスミッションゲート
149d トランスミッションゲート
150a p型トランジスタ
150b p型トランジスタ
150c p型トランジスタ
151a n型トランジスタ
151b n型トランジスタ
152NANDゲート
153ANDゲート
400基板
402下地絶縁層
403c酸化物半導体層
404多層半導体層
404a 酸化物半導体層
404b 酸化物半導体層
404c 酸化物半導体層
406aソース電極
406bドレイン電極
407a 絶縁層
407b 絶縁層
408ゲート絶縁層
408a 第1の絶縁層
408b 第2の絶縁層
409 導電層
410 ゲート電極
412酸化物絶縁層
450 トランジスタ
470 トランジスタ
501筐体
502 筐体
503 表示部
504 表示部
505マイクロフォン
506スピーカー
507操作キー
508スタイラス
511 筐体
512 筐体
513 表示部
514 表示部
515 接続部
516 操作キー
521 筐体
522 表示部
523キーボード
524ポインティングデバイス
531 筐体
532冷蔵室用扉
533冷凍室用扉
541 筐体
542 筐体
543 表示部
544 操作キー
545レンズ
546 接続部
550 トランジスタ
551 車体
552車輪
553ダッシュボード
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