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技術 発光制御回路、光源装置、及び、投写型映像表示装置

出願人 セイコーエプソン株式会社
発明者 山田敦史石丸啓
出願日 2017年10月10日 (2年1ヶ月経過) 出願番号 2017-196626
公開日 2019年5月9日 (6ヶ月経過) 公開番号 2019-071211
状態 未査定
技術分野
  • -
主要キーワード ドライバーアンプ 条件設定回路 内部レギュレータ コンバーター回路 サンプルホールド期間 アップダウンカウンター サイリスター バイポーラトランジスター
関連する未来課題
重要な関連分野

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図面 (20)

課題

アナログ調光及びデジタル調光を行う場合に、インダクター蓄積されたエネルギー発光に用いられずに放出されることを抑制し、デジタル調光において発光素子電流を流す期間が短くても発光素子の電流の低下を防止する。

解決手段

この発光制御回路は、第1のスイッチング素子オン状態又はオフ状態とするために第1の制御信号活性化又は非活性化する駆動回路と、発光素子の両端間電位差が所定の値よりも大きい場合に、第2のスイッチング素子をオフ状態とするために第2の制御信号を非活性化状態に維持し、発光素子の両端間の電位差が所定の値よりも小さい場合に、第2のスイッチング素子をオン状態とするために第2の制御信号を少なくとも一部の期間において活性化するスイッチング制御回路とを備える。

概要

背景

レーザーダイオード(LD)や発光ダイオードLED)等の発光素子を用いる光源装置において明るさを調節する手法として、アナログ調光デジタル調光とが知られている。例えば、アナログ調光は、発光素子を駆動するスイッチングレギュレーターを制御して、発光素子に流れる電流の大きさを調節することによって実現される。一方、デジタル調光は、発光素子に直列に接続されたスイッチングトランジスターオンオフ制御して、発光素子に電流が流れる期間の長さを調節することによって実現される。

関連する技術として、特許文献1には、光源が比較的明るい調光領域暗い調光領域とにおいて調光指示と調光の程度との関係が大きく異なるような調光特性を改善するために、より広い調光領域に亘って調光指示信号の大きさと出力電流との関係を線形とすることができる光源駆動装置が開示されている。

特許文献1の図2に示されているように、この光源駆動装置においては、LEDモジュール12に直列に接続されたインダクターL1及びスイッチ素子Q1を含むコンバーター回路部3を制御して、コンバーター回路部3からLEDモジュール12に供給される出力電流Ioの大きさを調節するアナログ調光が用いられている。

また、特許文献2には、LEDランプ装置における電力効率の改善を目的とする電源装置が開示されている。特許文献2の図3に示されているように、この電源装置においては、LEDランプ106に直列に接続されたスイッチング素子316を所定周波数でオン/オフ制御して、LEDランプ106に電流が流れる期間の長さを調節するデジタル調光が用いられている。

概要

アナログ調光及びデジタル調光を行う場合に、インダクターに蓄積されたエネルギー発光に用いられずに放出されることを抑制し、デジタル調光において発光素子に電流を流す期間が短くても発光素子の電流の低下を防止する。この発光制御回路は、第1のスイッチング素子をオン状態又はオフ状態とするために第1の制御信号活性化又は非活性化する駆動回路と、発光素子の両端間電位差が所定の値よりも大きい場合に、第2のスイッチング素子をオフ状態とするために第2の制御信号を非活性化状態に維持し、発光素子の両端間の電位差が所定の値よりも小さい場合に、第2のスイッチング素子をオン状態とするために第2の制御信号を少なくとも一部の期間において活性化するスイッチング制御回路とを備える。

目的

また、特許文献2には、LEDランプ装置における電力効率の改善を目的とする

効果

実績

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牽制数
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請求項1

第1のノードインダクターの一端との間に接続された発光素子に流れる電流を制御する第1のスイッチング素子と、前記インダクターの他端から第2のノードに流れる電流を制御する第2のスイッチング素子とを制御する発光制御回路であって、前記第1のスイッチング素子をオン状態又はオフ状態とするために第1の制御信号活性化又は非活性化する駆動回路と、前記発光素子の両端間電位差が所定の値よりも大きい場合に、前記第2のスイッチング素子をオフ状態とするために前記第2の制御信号を非活性化状態に維持し、前記発光素子の両端間の電位差が前記所定の値よりも小さい場合に、前記第2のスイッチング素子をオン状態とするために第2の制御信号を少なくとも一部の期間において活性化するスイッチング制御回路と、を備える発光制御回路。

請求項2

前記発光素子の両端間の電位差が所定の値よりも小さいか又は大きいかを検出するために用いられる基準電圧を外部から供給され、又は、前記基準電圧に関する情報を外部から受信する、請求項1記載の発光制御回路。

請求項3

前記発光素子の両端間の電位差が所定の値よりも小さい場合に出力信号を非活性化し、前記発光素子の両端間の電位差が所定の値よりも大きい場合に出力信号を活性化する検出回路をさらに備え、前記スイッチング制御回路が、クロック信号に同期して出力信号を活性化し、前記第2のスイッチング素子に流れる電流及び前記発光素子に流れる電流に基づいて生成されるリセット信号に同期して出力信号を非活性化するフリップフロップと、前記検出回路の出力信号が非活性化されている場合に、前記フリップフロップの出力信号を前記第2の制御信号として出力し、前記検出回路の出力信号が活性化されている場合に、前記第2の制御信号を非活性化状態に維持するマスク回路と、を含む、請求項1又は2記載の発光制御回路。

請求項4

第1のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第1のスイッチング素子と、前記インダクターの他端から第2のノードに流れる電流を制御する第2のスイッチング素子とを制御する発光制御回路であって、前記第1のスイッチング素子をオン状態又はオフ状態とするために第1の制御信号を活性化又は非活性化する駆動回路と、前記第1の制御信号のオンデューティー比が所定の値以上である場合に、前記第1の制御信号が活性化されている期間において前記第2のスイッチング素子をオン状態又はオフ状態とするために第2の制御信号を活性化又は非活性化すると共に、前記第1の制御信号が非活性化されている期間において前記第2の制御信号を非活性化状態に維持し、前記第1の制御信号のオンデューティー比が前記所定の値未満である場合に、前記第1の制御信号と非同期で前記第2の制御信号を活性化又は非活性化するスイッチング制御回路と、を備える発光制御回路。

請求項5

前記第1の制御信号のオンデューティー比に関する情報を外部から受信する、請求項4記載の発光制御回路。

請求項6

請求項1〜5のいずれか1項記載の発光制御回路と、前記発光素子、前記インダクター、前記第1及び第2のスイッチング素子と、前記インダクターの一端と前記第1のノードとの間に接続されたキャパシターと、前記インダクターの他端と前記第1のノードとの間に接続されたダイオードと、を備え、前記第1及び第2のスイッチング素子がオン状態であるときに、前記発光素子及び前記インダクターに電流が流れて前記インダクターにエネルギー蓄積され、前記第1のスイッチング素子がオン状態で前記第2のスイッチング素子がオフ状態であるときに、前記インダクターに蓄積されたエネルギーによって前記発光素子及び前記ダイオードに電流が流れ、前記第1のスイッチング素子がオフ状態で前記第2のスイッチング素子がオン状態であるときに、前記キャパシター及び前記インダクターに電流が流れて前記インダクターにエネルギーが蓄積される、光源装置

請求項7

請求項6記載の光源装置を備える投写型映像表示装置

技術分野

0001

本発明は、レーザーダイオード発光ダイオード等の発光素子を用いる光源装置において発光を制御する発光制御回路に関する。さらに、本発明は、そのような発光制御回路を用いる光源装置、及び、そのような光源装置を用いる投写型映像表示装置等に関する。

背景技術

0002

レーザーダイオード(LD)や発光ダイオード(LED)等の発光素子を用いる光源装置において明るさを調節する手法として、アナログ調光デジタル調光とが知られている。例えば、アナログ調光は、発光素子を駆動するスイッチングレギュレーターを制御して、発光素子に流れる電流の大きさを調節することによって実現される。一方、デジタル調光は、発光素子に直列に接続されたスイッチングトランジスターオンオフ制御して、発光素子に電流が流れる期間の長さを調節することによって実現される。

0003

関連する技術として、特許文献1には、光源が比較的明るい調光領域暗い調光領域とにおいて調光指示と調光の程度との関係が大きく異なるような調光特性を改善するために、より広い調光領域に亘って調光指示信号の大きさと出力電流との関係を線形とすることができる光源駆動装置が開示されている。

0004

特許文献1の図2に示されているように、この光源駆動装置においては、LEDモジュール12に直列に接続されたインダクターL1及びスイッチ素子Q1を含むコンバーター回路部3を制御して、コンバーター回路部3からLEDモジュール12に供給される出力電流Ioの大きさを調節するアナログ調光が用いられている。

0005

また、特許文献2には、LEDランプ装置における電力効率の改善を目的とする電源装置が開示されている。特許文献2の図3に示されているように、この電源装置においては、LEDランプ106に直列に接続されたスイッチング素子316を所定周波数でオン/オフ制御して、LEDランプ106に電流が流れる期間の長さを調節するデジタル調光が用いられている。

先行技術

0006

特開2015−135738号(段落0010−0012、図2
特開2009−200053号(段落0014−0017、図3

発明が解決しようとする課題

0007

1つの光源装置においてアナログ調光とデジタル調光との両方が行われる場合に、特許文献1に開示されているアナログ調光用の回路と特許文献2に開示されているデジタル調光用の回路とを組み合わせると、それぞれの回路が個別に独立して動作することになる。従って、デジタル調光用の第1のスイッチング素子(特許文献2のスイッチング素子316)がオン状態からオフ状態移行した後も、アナログ調光用の第2のスイッチング素子(特許文献1のスイッチ素子Q1)がオン/オフ動作を行う場合がある。

0008

第1のスイッチング素子がオフ状態となっている期間において、発光素子には電流が流れないが、第2のスイッチング素子がオン状態になると、インダクター(特許文献1のインダクターL1)から第2のスイッチング素子を介して直流電源負極端子に電流が流れる。従って、インダクターに蓄積されたエネルギーが、発光素子において発光に用いられることなく放出されてしまう。その結果、そのような光源装置を用いる投写型映像表示装置において、無駄な電力損失が生じるという不具合がある。

0009

一方、第1のスイッチング素子がオフ状態となっている期間において第2のスイッチング素子をオフ状態に維持することも考えられるが、そうすると、第2のスイッチング素子のオン期間が本来必要なオン期間よりも短くなってしまうおそれがある。これは、第1のスイッチング素子のオン期間が、第2のスイッチング素子の本来必要なオン期間よりも短い場合(例えば、第1のスイッチング素子のオンデューティー比が5%未満の場合)に問題となる。

0010

そのような場合には、インダクターに十分なエネルギーが蓄積されないし、インダクターに蓄積されたエネルギーは第2のスイッチング素子のオフ期間において徐々に減少するので、発光素子に流れる電流がアナログ調光において指示された電流よりも低下して、発光素子の明るさが不足する。

0011

特に、発光素子としてレーザーダイオードを用いる場合には、レーザーダイオードに流れる電流がレーザー発振臨界電流に達しないことにより、レーザーダイオードが発光しないおそれがある。また、そのような光源装置を用いる投写型映像表示装置によって投写される画像の輝度が不足するおそれがある。

0012

そこで、上記の点に鑑み、本発明の第1の目的は、アナログ調光とデジタル調光との両方を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して電力損失を低減させることが可能な発光制御回路を提供することである。また、本発明の第2の目的は、そのような発光制御を行う際に、デジタル調光において発光素子に電流を流す期間が短い場合においても、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止することである。さらに、本発明の第3の目的は、そのような発光制御回路を用いる光源装置、及び、そのような光源装置を用いる投写型映像表示装置等を提供することである。

課題を解決するための手段

0013

以上の課題の少なくとも一部を解決するために、本発明の第1の観点に係る発光制御回路は、第1のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第1のスイッチング素子と、インダクターの他端から第2のノードに流れる電流を制御する第2のスイッチング素子とを制御する発光制御回路であって、第1のスイッチング素子をオン状態又はオフ状態とするために第1の制御信号活性化又は非活性化する駆動回路と、発光素子の両端間電位差が所定の値よりも大きい場合に、第2のスイッチング素子をオフ状態とするために第2の制御信号を非活性化状態に維持し、発光素子の両端間の電位差が所定の値よりも小さい場合に、第2のスイッチング素子をオン状態とするために第2の制御信号を少なくとも一部の期間において活性化するスイッチング制御回路とを備える。

0014

本発明の第1の観点によれば、発光素子の両端間の電位差が所定の値よりも大きい場合に、アナログ調光用の第2の制御信号を非活性化状態に維持することにより、第2のスイッチング素子がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、デジタル調光用の第1の制御信号が非活性化されて第1のスイッチング素子がオフ状態となっても、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0015

また、発光素子の両端間の電位差が所定の値よりも小さい場合に、アナログ調光用の第2の制御信号を少なくとも一部の期間において活性化することにより、第2のスイッチング素子がオン状態となる。それにより、デジタル調光において発光素子に電流を流す期間が短い場合においても、インダクターにエネルギーを補填して、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0016

ここで、発光制御回路が、発光素子の両端間の電位差が所定の値よりも小さいか又は大きいかを検出するために用いられる基準電圧を外部から供給され、又は、基準電圧に関する情報を外部から受信するようにしても良い。その場合には、発光素子の電圧−電流特性が温度によって変動しても、光源装置の温度情報を有するマイクロコンピューター等から温度に応じた基準電圧を設定することによって温度による変動を補償することができる。

0017

また、発光制御回路が、発光素子の両端間の電位差が所定の値よりも小さい場合に出力信号を非活性化し、発光素子の両端間の電位差が所定の値よりも大きい場合に出力信号を活性化する検出回路をさらに備え、スイッチング制御回路が、クロック信号に同期して出力信号を活性化し、第2のスイッチング素子に流れる電流及び発光素子に流れる電流に基づいて生成されるリセット信号に同期して出力信号を非活性化するフリップフロップと、検出回路の出力信号が非活性化されている場合に、フリップフロップの出力信号を第2の制御信号として出力し、検出回路の出力信号が活性化されている場合に、第2の制御信号を非活性化状態に維持するマスク回路とを含むようにしても良い。

0018

フリップフロップの出力信号をマスクするためにフリップフロップ又はフィードバックループの回路を停止する場合には第2の制御信号の復帰に時間がかかるが、フリップフロップの出力信号をマスクする場合には、第2の制御信号の復帰に要する時間を短縮することができる。

0019

本発明の第2の観点に係る発光制御回路は、第1のノードとインダクターの一端との間に接続された発光素子に流れる電流を制御する第1のスイッチング素子と、インダクターの他端から第2のノードに流れる電流を制御する第2のスイッチング素子とを制御する発光制御回路であって、第1のスイッチング素子をオン状態又はオフ状態とするために第1の制御信号を活性化又は非活性化する駆動回路と、第1の制御信号のオンデューティー比が所定の値以上である場合に、第1の制御信号が活性化されている期間において第2のスイッチング素子をオン状態又はオフ状態とするために第2の制御信号を活性化又は非活性化すると共に、第1の制御信号が非活性化されている期間において第2の制御信号を非活性化状態に維持し、第1の制御信号のオンデューティー比が所定の値未満である場合に、第1の制御信号と非同期で第2の制御信号を活性化又は非活性化するスイッチング制御回路とを備える。

0020

本発明の第2の観点によれば、デジタル調光用の第1の制御信号のオンデューティー比が所定の値以上である場合に、第1の制御信号が非活性化されている期間においてアナログ調光用の第2の制御信号を非活性化状態に維持することにより、第2のスイッチング素子がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0021

また、デジタル調光用の第1の制御信号のオンデューティー比が所定の値未満である場合に、第1の制御信号と非同期でアナログ調光用の第2の制御信号を活性化又は非活性化することにより、第2のスイッチング素子が第1の制御信号と非同期でオン状態又はオフ状態となる。それにより、デジタル調光において発光素子に電流を流す期間が短い場合においても、インダクターにエネルギーを補填して、発光素子に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0022

ここで、発光制御回路が、第1の制御信号のオンデューティー比に関する情報を外部から受信しても良い。それにより、スイッチング制御回路は、第1の制御信号のオンデューティー比に関する情報に基づいて、第2の制御信号の活性化又は非活性化の条件を設定することができる。

0023

本発明の第3の観点に係る光源装置は、上記いずれかの発光制御回路と、発光素子、インダクター、第1及び第2のスイッチング素子と、インダクターの一端と第1のノードとの間に接続されたキャパシターと、インダクターの他端と第1のノードとの間に接続されたダイオードとを備え、第1及び第2のスイッチング素子がオン状態であるときに、発光素子及びインダクターに電流が流れてインダクターにエネルギーが蓄積され、第1のスイッチング素子がオン状態で第2のスイッチング素子がオフ状態であるときに、インダクターに蓄積されたエネルギーによって発光素子及びダイオードに電流が流れ、第1のスイッチング素子がオフ状態で第2のスイッチング素子がオン状態であるときに、キャパシター及びインダクターに電流が流れてインダクターにエネルギーが蓄積される。

0024

本発明の第3の観点によれば、発光制御回路が、インダクターに蓄積されたエネルギーが発光に用いられることなく放出されることを抑制すると共に、デジタル調光において発光素子に電流を流す期間が短い場合においても発光素子に流れる電流の低下を防止することにより、電力損失が少なくて明るさを正確に制御できる光源装置を提供することができる。

0025

本発明の第4の観点に係る投写型映像表示装置は、本発明の第3の観点に係る光源装置を備える。本発明の第4の観点によれば、電力損失が少なくて明るさを正確に制御できる光源装置を用いて、投写型映像表示装置の消費電力を低減しながら、投写される画像の輝度を正確に制御することができる。

図面の簡単な説明

0026

本発明の第1の実施形態に係る発光制御回路を備える光源装置の回路図。
図1に示す駆動回路及びスイッチング制御回路の構成例を示す回路図。
図1に示す発光制御回路の動作例を説明するためのタイミングチャート
本発明の第2の実施形態に係る発光制御回路を備える光源装置の回路図。
図1及び図4に示す発光制御回路の動作を比較するタイミングチャート。
図4に示すクロック信号生成回路の構成例を示す回路図。
図6に示すクロック信号生成回路の各部の波形を示す波形図。
本発明の第3の実施形態に係る発光制御回路を備える光源装置の回路図。
図8に示すスイッチング制御回路及びそのフィードバックループの回路図。
第1の調光モードにおける動作例を説明するためのタイミングチャート。
第2の調光モードにおける動作例を説明するためのタイミングチャート。
第3の調光モードにおける動作例を説明するためのタイミングチャート。
第4の調光モードにおける動作例を説明するためのタイミングチャート。
本発明の第4の実施形態に係る発光制御回路を備える光源装置の回路図。
図14に示すスイッチング制御回路の構成例を示す回路図。
図14に示す発光制御回路の動作例を説明するための波形図。
本発明の第6の実施形態に係る発光制御回路を備える光源装置の回路図。
図17に示すスイッチング制御回路の構成例を示す回路図。
図17に示す発光制御回路の動作例を説明するための波形図。
第7の実施形態におけるスイッチング制御回路の構成例を示す回路図。
本発明の第8の実施形態に係る発光制御回路を備える光源装置の回路図。
本発明の一実施形態に係る投写型映像表示装置の構成例を示すブロック図。

実施例

0027

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。図1に示すように、この光源装置は、発光制御回路100と、発光素子110と、インダクターL1と、第1のスイッチング素子であるPチャネルMOSトランジスターQP1と、第2のスイッチング素子であるNチャネルMOSトランジスターQN1と、ダイオードD1と、抵抗R1〜R3と、キャパシターC1〜C4とを含んでいる。

0028

光源装置の第1のノードN1には、高電位側の電源電位DDが供給され、第2のノードN2には、低電位側の電源電位VSSが供給される。図1には、電源電位VSSが接地電位(0V)である場合が示されている。第1のノードN1と第2のノードN2との間には、トランジスターQP1と、発光素子110と、抵抗R1と、インダクターL1と、トランジスターQN1と、抵抗R2とが直列に接続されている。発光素子110は、例えば、少なくとも1つのレーザーダイオード(LD)又は発光ダイオード(LED)等を含み、供給される電流の大きさに応じた明るさで発光する。

0029

トランジスターQP1は、発光素子110と抵抗R1との間、又は、抵抗R1とインダクターL1との間に接続されても良いが、図1に示す例においては、トランジスターQP1が、第1のノードN1と発光素子110との間に接続されている。トランジスターQP1は、第1のノードN1に接続されたソースと、発光素子110に接続されたドレインと、第1の制御信号DDRV印加されるゲートとを有している。

0030

トランジスターQP1は、デジタル調光のために設けられており、第1のノードN1とインダクターL1の一端との間に接続された発光素子110に流れる電流を制御する。トランジスターQP1は、第1の制御信号DDRVがローレベルに活性化されているときにオン状態となり、第1の制御信号DDRVがハイレベルに非活性化されているときにオフ状態となる。第1の制御信号DDRVが交互に活性化及び非活性化されると、トランジスターQP1がスイッチング動作を行う。

0031

抵抗R1は、発光素子110とインダクターL1の一端との間に接続されて、例えば、50mΩ程度の小さい抵抗値を有しており、トランジスターQP1及び発光素子110に流れる電流を検出するために用いられる。トランジスターQN1は、インダクターL1の他端に接続されたドレインと、抵抗R2を介して第2のノードN2に接続されたソースと、第2の制御信号GATEが印加されるゲートとを有している。

0032

トランジスターQN1は、アナログ調光のために設けられており、インダクターL1の他端から第2のノードN2に流れる電流を制御する。トランジスターQN1は、第2の制御信号GATEがハイレベルに活性化されているときにオン状態となり、第2の制御信号GATEがローレベルに非活性化されているときにオフ状態となる。第2の制御信号GATEが交互に活性化及び非活性化されると、トランジスターQN1がスイッチング動作を行う。

0033

抵抗R2は、トランジスターQN1のソースと第2のノードN2との間に接続されて、例えば、100mΩ程度の小さい抵抗値を有しており、トランジスターQN1に流れる電流を検出するために用いられる。なお、スイッチング素子としては、MOSトランジスター以外にも、バイポーラトランジスター、IGBT絶縁ゲートバイポーラトランジスター)、又は、サイリスター等を使用することができる。

0034

ダイオードD1は、インダクターL1の他端と第1のノードN1との間に接続されており、インダクターL1の他端に接続されたアノードと、第1のノードN1に接続されたカソードとを有している。ダイオードD1としては、例えば、PN接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオード等が用いられる。

0035

キャパシターC1は、第1のノードN1と第2のノードN2との間に接続され、電源電圧(VDD−VSS)を平滑化する。キャパシターC4は、インダクターL1の一端と第1のノードN1との間に接続され、電源電圧(VDD−VSS)を降圧して得られる降圧電圧を平滑化する。

0036

<発光制御回路>
発光制御回路100は、外部のマイクロコンピューター等からデジタル調光信号DCS及びアナログ調光信号ACSが供給されて、光源装置のトランジスターQP1及びQN1を制御する。図1には、発光制御回路100が1つの半導体装置(IC)に内蔵されている例が示されているが、発光制御回路100は、複数のディスクリート部品又はICで構成されても良い。また、ダイオードD1、抵抗R1、又は、抵抗R2等をICに内蔵しても良い。

0037

図1に示すように、発光制御回路100は、内部レギュレーター10と、レベルシフター21及び22と、駆動回路30と、クロック信号生成回路40と、スイッチング制御回路50と、駆動回路60と、スイッチング制御回路50のフィードバックループに設けられたスロープ補償回路71〜コンパレーター75とを含んでいる。

0038

内部レギュレーター10は、例えば、バンドギャップリファレンス回路等で構成された基準電圧生成回路を含み、電源電位VDDに基づいて、ICの内部回路に供給される内部電源電位VDAを生成する。キャパシターC2は、内部レギュレーター10の出力端子と第2のノードN2との間に接続されて、内部電源電圧(VDA−VSS)を平滑化する。レベルシフター(L/S)21及び22は、デジタル調光信号DCSのハイレベルの電位をICの内部回路に適合する電位にシフトする。

0039

駆動回路30は、レベルシフター21から供給されるデジタル調光信号DCSに基づいて、トランジスターQP1を制御する第1の制御信号DDRVを生成する。例えば、駆動回路30は、デジタル調光信号DCSを反転して反転信号を生成すると共に、反転信号のハイレベルの電位を電源電位VDDと略等しくすることにより、第1の制御信号DDRVを生成する。

0040

その場合には、デジタル調光信号DCSがハイレベルに活性化されているときに、トランジスターQP1がオン状態となって、発光素子110に電流が流れる。従って、デジタル調光信号DCSのデューティー比を変化させることにより、発光素子110に電流が流れる期間を変化させて、デジタル調光を行うことができる。

0041

クロック信号生成回路40は、例えば、CR発振回路等を含み、発振動作を行うことにより、所定の周波数を有するクロック信号CLKを生成する。CR発振回路の発振周波数は、キャパシターの容量値と抵抗の抵抗値との積である時定数で定まる。抵抗R3は、CR発振回路の発振周波数を調整するために、ICに外付けされている。

0042

スイッチング制御回路50は、クロック信号CLK、リセット信号RST、及び、レベルシフター21から供給されるデジタル調光信号DCSに基づいて、トランジスターQN1を制御する第2の制御信号GATEを生成する。第2の制御信号GATEは、ドライバーアンプ等で構成される駆動回路60を介して、トランジスターQN1のゲートに印加される。駆動回路60に供給される電源電位は、内部電源電位VDAでも良いし、内部電源電位VDAよりも高い別の電源電位でも良い。

0043

トランジスターQP1及びQN1がオン状態であるときに、第1のノードN1から発光素子110及びインダクターL1等を介して第2のノードN2に電流が流れて、インダクターL1において電気エネルギー磁気エネルギーに変換されて蓄積される。トランジスターQP1がオン状態でトランジスターQN1がオフ状態であるときに、インダクターL1に蓄積された磁気エネルギーが電気エネルギーとなって放出されて、発光素子110及びダイオードD1等に電流が流れる。トランジスターQP1がオフ状態でトランジスターQN1がオン状態であるときに、キャパシターC4及びインダクターL1等に電流が流れて、インダクターL1にエネルギーが蓄積される。

0044

スロープ補償回路71は、電流検出用の抵抗R2の両端間電圧バイアス電圧加算して検出信号DETを生成し、検出信号DETをコンパレーター75の非反転入力端子に供給する。電流センスアンプ72は、電流検出用の抵抗R1の両端間電圧を増幅して出力信号を生成し、出力信号をオペアンプ73の反転入力端子に供給する。

0045

オペアンプ73の非反転入力端子には、アナログ調光信号ACSが供給される。オペアンプ73は、アナログ調光信号ACSの電圧と電流センスアンプ72の出力信号の電圧との差を増幅して誤差信号ERRを生成し、誤差信号ERRをスイッチ回路(SW)74に供給する。

0046

スイッチ回路74は、例えば、アナログスイッチ等で構成され、レベルシフター22から供給されるデジタル調光信号DCSが活性化されているときにオン状態となり、デジタル調光信号DCSが非活性化されているときにオフ状態となる。それにより、トランジスターQP1がオン状態となっているときに生成された誤差信号ERRの電圧が、キャパシターC3に保持されて、コンパレーター75の反転入力端子に供給される。

0047

コンパレーター75は、スロープ補償回路71から供給される検出信号DETの電圧を誤差信号ERRの電圧と比較することにより、比較結果に応じたリセット信号RSTを生成し、リセット信号RSTをスイッチング制御回路50に供給する。

0048

スイッチング制御回路50は、デジタル調光信号DCSがハイレベルに活性化されてトランジスターQP1がオン状態であるときに、クロック信号CLKの立ち上がりに同期して第2の制御信号GATEをハイレベルに活性化する。それにより、トランジスターQN1がオン状態となって、第1のノードN1から発光素子110及びインダクターL1等を介して電流検出用の抵抗R2に電流が流れる。

0049

インダクターL1に流れる電流は、時間と共に徐々に増加する。インダクターL1等を介して抵抗R2に流れる電流が増加するのに伴い、検出信号DETの電圧も上昇する。検出信号DETの電圧がキャパシターC3に保持されている誤差信号ERRの電圧を超えると、リセット信号RSTがハイレベルに活性化される。それにより、第2の制御信号GATEがローレベルに非活性化されて、トランジスターQN1がオフ状態になる。

0050

このようなPWM(パルス幅変調)動作において、アナログ調光信号ACSの電圧が上昇すると、第2の制御信号GATEのオンデューティー比が増大して、トランジスターQN1がオン状態になっている期間が長くなり、発光素子110に流れる電流が増加する。従って、アナログ調光信号ACSの電圧を変化させることにより、発光素子110に流れる電流を変化させて、アナログ調光を行うことができる。

0051

一方、トランジスターQP1がオフ状態であるときには、発光素子110に電流が流れない。しかしながら、トランジスターQN1がオン状態になると、インダクターL1からトランジスターQN1を介して第2のノードN2に電流が流れるので、インダクターL1に蓄積されたエネルギーが、発光素子110において発光に用いられることなく放出されてしまう。その結果、そのような光源装置を用いる投写型映像表示装置において、無駄な電力損失が生じるという不具合がある。

0052

そこで、本実施形態においては、スイッチング制御回路50が、第2の制御信号GATEを交互に活性化及び非活性化する際に、駆動回路30がトランジスターQP1をオフ状態とするために第1の制御信号DDRVを非活性化している期間においては、トランジスターQN1をオフ状態とするために第2の制御信号GATEを非活性化する。

0053

図2は、図1に示す駆動回路及びスイッチング制御回路の構成例を示す回路図である。図2に示すように、駆動回路30は、電源電位VDD及び電源電位VSS(接地電位)が供給されるレベルシフター31及びドライバーアンプ32を含んでいる。レベルシフター31は、例えば、図1に示すレベルシフター21から供給されるデジタル調光信号DCSを反転して第1の制御信号DDRVを生成する。第1の制御信号DDRVのハイレベルの電位は、電源電位VDDと略等しくなる。第1の制御信号DDRVは、ドライバーアンプ32を介して、トランジスターQP1(図1)のゲートに印加される。なお、レベルシフター31及びドライバーアンプ32には、電源電位VDD及び電源電位VHBが供給されても良い。

0054

スイッチング制御回路50は、例えば、RSフリップフロップ51と、AND回路52とを含んでいる。RSフリップフロップ51は、リセット信号RSTがローレベルであるときに、クロック信号CLKの立ち上がりに同期してセットされて、出力信号をハイレベルに活性化し、クロック信号CLKがローレベルであるときに、リセット信号RSTの立ち上がりに同期してリセットされて、出力信号をローレベルに非活性化する。

0055

AND回路52は、デジタル調光信号DCSとRSフリップフロップ51の出力信号との論理積を求めることにより、第2の制御信号GATEを生成する。従って、デジタル調光信号DCSがローレベルに非活性化されているときに、第1の制御信号DDRVがハイレベルに非活性化され、第2の制御信号GATEがローレベルに非活性化される。

0056

<動作例>
図3は、図1に示す発光制御回路の動作例を説明するためのタイミングチャートである。図3において、信号の振幅は一定となるように正規化されている。この例において、駆動回路30は、デジタル調光信号DCSを反転して第1の制御信号DDRVを生成する。第1の制御信号DDRVがローレベルに活性化されているときに、トランジスターQP1がオン状態となり、第1の制御信号DDRVがハイレベルに非活性化されているときに、トランジスターQP1がオフ状態となる。

0057

例えば、駆動回路30は、発光素子110を比較的明るく発光させる第1の調光モードにおいて、第1の制御信号DDRVを常に活性化する。一方、駆動回路30は、発光素子110を比較的暗く(第1の調光モードよりも暗く)発光させる第2の調光モードにおいて、デジタル調光信号DCSのデューティー比に従って、第1の制御信号DDRVを交互に活性化及び非活性化することにより、発光素子110に電流が流れる期間の長さを調節する。

0058

スイッチング制御回路50は、第1の調光モード及び第2の調光モードにおいて、アナログ調光信号ACSの電圧に従って、第2の制御信号GATEを交互に活性化及び非活性化することにより、発光素子110に流れる電流の大きさを調節する。それにより、発光素子110を比較的明るく発光させる第1の調光モードにおいては、アナログ調光のみを行い、発光素子110を比較的暗く発光させる第2の調光モードにおいては、アナログ調光に加えてデジタル調光を行うことができる。

0059

第2の制御信号GATEがハイレベルに活性化されているときに、トランジスターQN1がオン状態となり、第2の制御信号GATEがローレベルに非活性化されているときに、トランジスターQN1がオフ状態となる。図3に示すように、スイッチング制御回路50は、駆動回路30が第1の制御信号DDRVをハイレベルに非活性化している期間T0においては、第2の制御信号GATEをローレベルに非活性化する。

0060

本実施形態に係る発光制御回路100によれば、アナログ調光とデジタル調光との両方を行う場合に、デジタル調光用のトランジスターQP1がオフ状態となって発光素子110に電流が流れない期間において、アナログ調光用のトランジスターQN1がオフ状態に維持される。それにより、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0061

<第2の実施形態>
図4は、本発明の第2の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第2の実施形態においては、図1に示す第1の実施形態におけるクロック信号生成回路40の替わりに、クロック信号生成回路40aが用いられる。その他の点に関しては、第2の実施形態は、第1の実施形態と同様でも良い。また、図5は、図1及び図4に示す発光制御回路の動作を比較して示すタイミングチャートである。図5において、信号の振幅は一定となるように正規化されている。

0062

図1に示す第1の実施形態に係る発光制御回路100においては、クロック信号生成回路40が、デジタル調光信号DCSと無関係に動作する。従って、デジタル調光用のトランジスターQP1がスイッチング動作を行って発光素子110が間欠的に発光する場合に、デジタル調光信号DCSが活性化されるタイミングによっては、第1の制御信号DDRVが活性化されてから最初に第2の制御信号GATE(1)が活性化されるタイミングが遅れてしまう。あるいは、図5に示すように、第1の制御信号DDRVが活性化されてから最初に第2の制御信号GATE(1)が活性化状態に維持される活性化期間T1が短くなってしまう。

0063

トランジスターQP1がオン状態となってから最初にトランジスターQN1がオン状態となるタイミングが遅れると、インダクターL1に十分なエネルギーが蓄積されていない状態では、発光素子110の発光タイミングが遅れたり、又は、発光素子110に十分な電流が流れない。また、活性化期間T1が短いと、インダクターL1に十分なエネルギーが蓄積されない内にトランジスターQN1がオフ状態に移行するので、発光素子110に十分な電流が流れない。その結果、発光素子110の発光タイミング又は明るさが変動して、光源装置の操作者に違和感を与えることがある。また、そのような光源装置を用いる投写型映像表示装置によって投写される画像の輝度が変動するおそれがある。

0064

そこで、第2の実施形態においては、スイッチング制御回路50が、第1の制御信号DDRVの活性化に同期して、第2の制御信号GATEの活性化を開始する。それにより、デジタル調光によって発光素子110が間欠的に発光する場合に、トランジスターQP1がオン状態になるとトランジスターQN1もオン状態になるので、発光素子110の発光タイミングの変動又は明るさの変動を低減することができる。また、そのような光源装置を備える投写型映像表示装置によって投写される画像の輝度の変動を低減することができる。

0065

さらに、スイッチング制御回路50は、第1の制御信号DDRVが活性化されてから最初に第2の制御信号GATEが活性化状態に維持される活性化期間T1(図5)を所定の期間以上としても良い。ここで、所定の期間は、第1の制御信号DDRVが活性化されてから2回目に第2の制御信号GATEが活性化状態に維持される活性化期間T2の95%以下の範囲内であることが望ましい。

0066

それにより、デジタル調光によって発光素子110が間欠的に発光する場合に、トランジスターQN1がオン状態となってインダクターL1に十分なエネルギーが蓄積されてからトランジスターQN1がオフ状態に移行するので、発光素子110の明るさの変動を低減することができる。これに対し、第1の制御信号DDRVが活性化されてから最初に生成される第2の制御信号GATEのパルスをマスクする場合には、短いパルスの発生を防止することはできるものの、第2の制御信号GATEの活性化が遅くなってしまうという問題がある。

0067

図4に示す発光制御回路100は、レベルシフター22から供給される第1の制御信号DDRVの活性化に同期してクロック信号CLKの生成を開始するクロック信号生成回路40aを備えており、スイッチング制御回路50は、クロック信号CLKに同期して第2の制御信号GATEを活性化する。それにより、第2の制御信号GATEの活性化タイミングを、第1の制御信号DDRVの活性化タイミングに同期させることができる。

0068

図6は、図4に示すクロック信号生成回路の構成例を示す回路図であり、図7は、図6に示すクロック信号生成回路の各部の波形を示す波形図である。クロック信号生成回路40aは、ICの内部電源電位VDA及び電源電位VSSが供給されて動作する。以下においては、電源電位VSSが接地電位(0V)であるものとする。

0069

図6に示すように、クロック信号生成回路40aは、定電流源41及び42と、コンパレーター43と、バッファー回路44と、インバーター45と、PチャネルMOSトランジスターQP2と、NチャネルMOSトランジスターQN2〜QN4と、抵抗R4〜R6と、キャパシターC5とを含んでいる。

0070

定電流源41は、ICの内部電源電位VDAの配線とコンパレーター43の非反転入力端子との間に接続されている。定電流源42は、コンパレーター43の非反転入力端子と電源電位VSSの配線との間にトランジスターQN3を介して接続されている。例えば、定電流源41及び42は、所定のバイアス電圧がゲート・ソース間に印加されて定電流を供給するPチャネルMOSトランジスター及びNチャネルMOSトランジスターでそれぞれ構成される。

0071

コンパレーター43は、非反転入力端子に供給される入力電位V1と反転入力端子に供給される入力電位V2とを比較することにより、比較結果に応じたクロック信号CLKを出力端子から出力する。バッファー回路44は、コンパレーター43から供給されるクロック信号CLKをバッファーして出力する。インバーター45は、デジタル調光信号DCSを反転して出力する。

0072

トランジスターQP2は、コンパレーター43の非反転入力端子に接続されたソースと、コンパレーター43の反転入力端子に接続されたドレインと、デジタル調光信号DCSが印加されるゲートとを有している。トランジスターQN2は、コンパレーター43の出力端子に接続されたドレインと、電源電位VSSの配線に接続されたソースと、インバーター45の出力信号が印加されるゲートとを有している。

0073

キャパシターC5は、コンパレーター43の非反転入力端子と電源電位VSSの配線との間に接続されている。抵抗R4は、ICの内部電源電位VDAの配線とコンパレーター43の反転入力端子との間に接続されている。抵抗R5及びR6は、コンパレーター43の反転入力端子と電源電位VSSの配線との間に直列に接続されている。

0074

トランジスターQN3は、コンパレーター43の非反転入力端子に接続されたドレインと、定電流源42を介して電源電位VSSの配線に接続されたソースと、コンパレーター43の出力信号が印加されるゲートとを有している。トランジスターQN4は、抵抗R5と抵抗R6との接続点に接続されたドレインと、電源電位VSSの配線に接続されたソースと、コンパレーター43の出力信号が印加されるゲートとを有している。

0075

デジタル調光信号DCSがローレベル(VSS)に非活性化されているときには、トランジスターQP2及びQN2がオン状態となっている。それにより、コンパレーター43から出力されるクロック信号CLKがローレベルとなり、トランジスターQN3及びQN4がオフ状態となっている。

0076

従って、コンパレーター43に供給される入力電位V1及びV2は、電源電圧VDAを抵抗R4〜R6で分圧した分圧電圧VHに略等しくなっている。
VH={(R5+R6)/(R4+R5+R6)}VDA ・・・(1)
実際には、入力電位V1及びV2は、定電流源41から供給される電流によって、式(1)によって表される分圧電圧VHよりも若干高くなっている。また、キャパシターC5は、入力電位V1によって充電される。

0077

デジタル調光信号DCSがハイレベル(VDA)に活性化されると、トランジスターQP2及びQN2がオフ状態となる。それにより、コンパレーター43の非反転入力端子と反転入力端子とが電気的に分離される。コンパレーター43の反転入力端子の入力電位V2は、式(1)によって表される分圧電圧VHまで低下して、コンパレーター43の非反転入力端子の入力電位V1よりも低くなるので、コンパレーター43から出力されるクロック信号CLKがハイレベルに遷移して、トランジスターQN3及びQN4がオン状態となる。

0078

従って、キャパシターC5に充電されていた電荷がトランジスターQN3及び定電流源42を介して放電されるので、コンパレーター43の非反転入力端子の入力電位V1が、電源電位VSSに向けて徐々に低下する。また、コンパレーター43の反転入力端子の入力電位V2は、次式(2)によって表される分圧電圧VLまで直ちに低下する。
VL={R5/(R4+R5)}VDA ・・・(2)

0079

コンパレーター43の非反転入力端子の入力電位V1が分圧電圧VLよりも低下すると、コンパレーター43から出力されるクロック信号CLKがローレベルに遷移して、トランジスターQN3及びQN4がオフ状態となる。従って、定電流源41から供給される電流によってキャパシターC5が充電されるので、コンパレーター43の非反転入力端子の入力電位V1が、ICの内部電源電位VDAに向けて徐々に上昇する。また、コンパレーター43の反転入力端子の入力電位V2は、式(1)によって表される分圧電圧VHまで直ちに上昇する。

0080

コンパレーター43の非反転入力端子の入力電位V1が分圧電圧VHよりも上昇すると、コンパレーター43から出力されるクロック信号CLKがハイレベルに遷移する。このような動作を繰り返すことにより、クロック信号生成回路40aは、所定の周波数を有するクロック信号CLKを生成する。

0081

<第3の実施形態>
図8は、本発明の第3の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第3の実施形態においては、図4に示す第2の実施形態におけるスイッチング制御回路50の替わりに、スイッチング制御回路50aが用いられる。また、スイッチング制御回路50aのフィードバックループに設けられる回路が追加されている。その他の点に関しては、第3の実施形態は、第2の実施形態と同様でも良い。

0082

第2の実施形態におけるように、トランジスターQP1がオフ状態となっている期間においてトランジスターQN1をオフ状態に維持すると、トランジスターQP1のオン期間が短い場合(例えば、オンデューティー比が5%未満の場合)に、トランジスターQN1のオン期間が本来必要なオン期間よりも短くなってしまうおそれがある。

0083

そのような場合には、インダクターL1に十分なエネルギーが蓄積されないし、インダクターL1に蓄積されたエネルギーはトランジスターQN1のオフ期間において徐々に減少するので、発光素子110に流れる電流がアナログ調光信号ACSによって指示された電流よりも低下して、発光素子110の輝度が不足する。

0084

そこで、第3の実施形態においては、スイッチング制御回路50aが、第1の制御信号DDRVが活性化されている期間において、トランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化し、第1の制御信号DDRVのオンデューティー比が所定の値以上である場合に、第1の制御信号DDRVが非活性化されている期間において第2の制御信号GATEを非活性化状態に維持し、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合に、第1の制御信号DDRVが非活性化されている期間の一部において第2の制御信号GATEを活性化状態に維持する。

0085

第3の実施形態によれば、デジタル調光用の第1の制御信号DDRVのオンデューティー比が所定の値以上である場合に、第1の制御信号DDRVが非活性化されている期間においてアナログ調光用の第2の制御信号GATEを非活性化状態に維持することにより、トランジスターQN1がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0086

また、デジタル調光用の第1の制御信号DDRVのオンデューティー比が所定の値未満である場合に、第1の制御信号DDRVが非活性化されている期間の一部においてアナログ調光用の第2の制御信号GATEを活性化状態に維持することにより、トランジスターQN1がオン状態に維持される。それにより、デジタル調光において発光素子110に電流を流す期間が短い場合においても、インダクターL1にエネルギーを補填して、発光素子110に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0087

図8に示すように、スイッチング制御回路50aのフィードバックループにおいて、図4に示す第2の実施形態におけるスロープ補償回路71〜コンパレーター75に加えて、サンプルホールド回路76と、電流センスアンプ77と、選択回路78とが設けられている。

0088

駆動回路30は、トランジスターQP1をオン状態又はオフ状態とするために第1の制御信号DDRVを活性化又は非活性化する。例えば、駆動回路30は、レベルシフター21から供給されるデジタル調光信号DCSを反転して反転信号を生成すると共に、反転信号のハイレベルの電位を電源電位VDDと略等しくすることにより、第1の制御信号DDRVを生成する。

0089

スロープ補償回路71は、電流検出用の抵抗R2の両端間電圧にバイアス電圧を加算して検出信号DETを生成し、検出信号DETをコンパレーター75の非反転入力端子に供給する。電流センスアンプ72は、発光素子110に流れる電流に比例する抵抗R1の両端間電圧(電流検出電圧)を増幅して出力信号を生成する。サンプルホールド回路76は、電源電位VDD(例えば、50V)及び電源電位VHB(例えば、45V)が供給されて動作し、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流に比例する電流検出電圧をサンプリングして保持する。

0090

第1の制御信号DDRVのオンデューティー比が小さくなると発光素子110に電流が流れる期間が短くなるが、サンプルホールド回路76は、動作速度がオペアンプよりも高速であり、発光素子110に流れる電流を精度良く測定することができる。電流センスアンプ77は、サンプルホールド回路76に保持された電流検出電圧を増幅して出力信号を生成する。

0091

選択回路78は、スイッチング制御回路50aから供給される選択信号に従って、電流センスアンプ72の出力信号と電流センスアンプ77の出力信号との内の一方を選択して、選択された信号をオペアンプ73の反転入力端子に供給する。オペアンプ73の非反転入力端子には、アナログ調光信号ACSが供給される。オペアンプ73は、アナログ調光信号ACSの電圧と選択回路78によって選択された信号の電圧との差を増幅して誤差信号ERRを生成し、誤差信号ERRをスイッチ回路74に供給する。

0092

スイッチ回路74は、スイッチング制御回路50aから供給される制御信号に従って、デジタル調光信号DCSがローレベルに非活性化されている期間及び所定のマスク期間においてオフ状態となり、それ以外の期間においてオン状態となる。それにより、スイッチ回路74がオン状態となっているときに生成された誤差信号ERRの電圧が、キャパシターC3に保持されて、コンパレーター75の反転入力端子に供給される。

0093

コンパレーター75は、スロープ補償回路71から供給される検出信号DETの電圧を誤差信号ERRの電圧と比較することにより、比較結果に応じた比較結果信号COMPを生成し、比較結果信号COMPをスイッチング制御回路50aに供給する。

0094

スイッチング制御回路50aは、クロック信号CLK、比較結果信号COMP、及び、レベルシフター21から供給されるデジタル調光信号DCSに基づいて、トランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化する。

0095

図9は、図8に示すスイッチング制御回路及びそのフィードバックループの回路の構成例を示す回路図である。この例において、スイッチング制御回路50aは、RSフリップフロップ51と、AND回路52と、インバーター53と、遅延回路54と、スイッチ回路55及び56と、OR回路57と、条件設定回路58とを含んでいる。

0096

RSフリップフロップ51は、OR回路57の出力信号がローレベルであるときに、クロック信号CLKの立ち上がりに同期してセットされて、第2の制御信号GATEをハイレベルに活性化し、クロック信号CLKがローレベルであるときに、OR回路57の出力信号の立ち上がりに同期してリセットされて、第2の制御信号GATEをローレベルに非活性化する。

0097

インバーター53は、レベルシフター21(図8)から供給されるデジタル調光信号DCSを反転して出力信号を生成する。遅延回路54は、例えば、ゲート遅延を伴う複数のインバーター等の遅延素子又は抵抗及びキャパシター等で構成され、インバーター53の出力信号を遅延時間TDだけ遅延させる。

0098

AND回路52は、インバーター53の出力信号と遅延回路54の出力信号との論理積を求めることにより、出力信号を生成する。AND回路52の出力信号は、デジタル調光信号DCSが活性化された時点でローレベルになり、デジタル調光信号DCSが非活性化されてから遅延時間TDが経過した時点でハイレベルになる。

0099

スイッチ回路55及び56は、例えば、アナログスイッチ等で構成され、インバーター53の出力信号とAND回路52の出力信号との内の一方を選択する。OR回路57は、スイッチ回路55及び56によって選択された信号とコンパレーター75から出力される比較結果信号COMPとの論理和を求めることにより、出力信号を生成する。OR回路57の出力信号は、RSフリップフロップ51のリセット端子に供給される。

0100

OR回路57は、スイッチ回路55及び56によって選択された信号がハイレベルになるか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。

0101

条件設定回路58は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、スイッチ回路55及び56、スイッチ回路74、及び、選択回路78を制御する。選択回路78は、例えば、NチャネルMOSトランジスター又は各種のトランジスター等で構成されたスイッチ回路78a及び78bを含み、電流センスアンプ72の出力信号と電流センスアンプ77の出力信号との内の一方を選択して、選択された信号をオペアンプ73の反転入力端子に供給する。

0102

<第1の動作例>
第1の動作例において、発光制御回路100(図8)は、デジタル調光信号DCSのオンデューティー比に関する情報、即ち、第1の制御信号DDRVのオンデューティー比に関する情報を、外部のマイクロコンピューター等から受信する。それにより、スイッチング制御回路50aは、第1の制御信号DDRVのオンデューティー比に関する情報に基づいて、第2の制御信号GATEの非活性化タイミングを調整することができる。

0103

例えば、第1の制御信号DDRVのオンデューティー比に応じて4種類の調光モードが設定され、現在の調光モードを特定する情報が条件設定回路58に供給される。条件設定回路58は、現在の調光モードを特定する情報に基づいて、第2の制御信号GATEを非活性化する条件を設定し、選択信号SEL1〜SEL4を生成する。

0104

第1の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が100%であり、アナログ調光のみが行われる。第2の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が50%以上100%未満であり、第3の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が5%以上50%未満であり、第4の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が0%より大きく5%未満である。第2〜第4の調光モードにおいては、アナログ調光とデジタル調光との両方が行われる。なお、本実施形態又は他の実施形態において、オンデューティー比に下限値(例えば、1%)を設けても良い。

0105

第1の調光モード及び第2の調光モードにおいて、条件設定回路58は、選択信号SEL1を活性化すると共に、選択信号SEL2を非活性化する。それにより、スイッチ回路78aがオン状態となり、スイッチ回路78bがオフ状態となるので、電流センスアンプ72の出力信号がオペアンプ73の反転入力端子に供給される。

0106

一方、第3の調光モード及び第4の調光モードにおいて、条件設定回路58は、選択信号SEL1を非活性化すると共に、選択信号SEL2を活性化する。それにより、スイッチ回路78aがオフ状態となり、スイッチ回路78bがオン状態となるので、電流センスアンプ77の出力信号がオペアンプ73の反転入力端子に供給される。

0107

従って、第1の制御信号DDRVのオンデューティー比が50%以上である場合には、発光素子110に流れる電流に比例する電流検出電圧を増幅する電流センスアンプ72の出力信号が、第2の制御信号GATEの非活性化タイミングを調整するために使用される。一方、第1の制御信号DDRVのオンデューティー比が50%未満である場合には、サンプルホールド回路76に保持された電流検出電圧を増幅する電流センスアンプ77の出力信号が、第2の制御信号GATEの非活性化タイミングを調整するために使用される。

0108

また、第1の調光モード〜第3の調光モードにおいて、条件設定回路58は、選択信号SEL3を活性化すると共に、選択信号SEL4を非活性化する。それにより、スイッチ回路55がオン状態となり、スイッチ回路56がオフ状態となるので、インバーター53の出力信号がOR回路57の一方の入力端子に供給される。OR回路57の他方の入力端子には、コンパレーター75から出力される比較結果信号COMPが供給される。

0109

OR回路57は、デジタル調光信号DCSがローレベルに非活性化されるか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。従って、第1の制御信号DDRVのオンデューティー比が5%以上である場合には、第1の制御信号DDRVが非活性化されている期間において第2の制御信号GATEが非活性化状態に維持される。

0110

一方、第4の調光モードにおいて、条件設定回路58は、選択信号SEL3を非活性化すると共に、選択信号SEL4を活性化する。それにより、スイッチ回路55がオフ状態となり、スイッチ回路56がオン状態となるので、AND回路52の出力信号がOR回路57の一方の入力端子に供給される。OR回路57の他方の入力端子には、コンパレーター75から出力される比較結果信号COMPが供給される。

0111

OR回路57は、デジタル調光信号DCSがローレベルに非活性化されてから遅延時間TDが経過するか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。従って、第1の制御信号DDRVのオンデューティー比が5%未満である場合には、第1の制御信号DDRVが非活性化されている期間の一部において第2の制御信号GATEが活性化状態に維持される。

0112

なお、インダクターL1(図8)に流れる電流はトランジスターQN1がオン状態となってから徐々に増加するので、第1の制御信号DDRVのオンデューティー比が小さければ、第1の制御信号DDRVが非活性化されるタイミングの前後において、コンパレーター75から出力される比較結果信号COMPがローレベルを保っている。

0113

図10図13は、第1〜第4の調光モードにおける動作例を説明するためのタイミングチャートである。図10に示すように、第1の調光モードにおいては、デジタル調光信号DCSが常にハイレベルに活性化されており、第2の制御信号GATEがハイレベルに活性化されローレベルに非活性化されることによって、アナログ調光が行われる。一方、図11図13に示すように、第2〜第4の調光モードにおいては、デジタル調光信号DCSもハイレベルに活性化されローレベルに非活性化されて、アナログ調光とデジタル調光との両方が行われる。

0114

図11及び図12に示すように、第2の調光モード及び第3の調光モードにおいては、第2の制御信号GATEが、デジタル調光信号DCSの立ち上がりに同期してハイレベルに活性化される。また、第2の制御信号GATEは、デジタル調光信号DCSの立ち下がりに同期して強制的にローレベルに非活性化される。

0115

図13に示すように、第4の調光モードにおいては、第2の制御信号GATEが、デジタル調光信号DCSの立ち上がりに同期してハイレベルに活性化される。一方、第2の制御信号GATEの非活性化においては、第2の制御信号GATEは、デジタル調光信号DCSの立ち下がりに同期せずに、デジタル調光信号DCSの立ち下がりから遅延時間TD(所定の期間)において活性化状態に維持されてからローレベルに非活性化される。

0116

なお、図11に示すように、第2の調光モードにおいて、条件設定回路58は、デジタル調光信号DCSが活性化状態に遷移した直後の所定のマスク期間(MASKTIME)において活性化されるマスク信号MASKを生成しても良い。マスク信号MASKは、スイッチ回路74をオフするために用いられる。それにより、電流センスアンプ72の動作速度が遅いことによる測定誤差の影響を回避することができる。

0117

また、図12及び図13に示すように、第3の調光モード及び第4の調光モードにおいて、条件設定回路58は、デジタル調光信号DCSが非活性化状態に遷移する直前の所定のサンプルホールド期間(S/HTIME)において活性化されるサンプルホールド信号SHSを生成しても良い。

0118

サンプルホールド信号SHSは、サンプルホールド回路76にサンプルホールド動作を行わせるために用いられる。それにより、サンプルホールド回路76は、発光素子110に流れる電流が安定してからサンプルホールド動作を行うことができる。あるいは、サンプルホールド信号SHSが、外部のマイクロコンピューター等から発光制御回路100(図8)に供給されても良い。

0119

このようにして、スイッチング制御回路50aは、第1の制御信号DDRVのオンデューティー比が所定の値(この例においては、5%)未満である場合に、第1の制御信号DDRVが活性化状態から非活性化状態に遷移してから所定の期間において第2の制御信号GATEを活性化状態に維持する。それにより、トランジスターQN1がオン状態となる期間を第1の制御信号DDRVが非活性化されてから所定の期間だけ延長して、インダクターL1に補填されるエネルギーを連続的に増加させることができる。

0120

その際に、スイッチング制御回路50aは、第1の制御信号DDRVのオンデューティー比が所定の値未満であり、かつ、第1の制御信号DDRVが活性化されている期間において第2の制御信号GATEが一度も非活性化されていない場合に、所定の期間において第2の制御信号GATEを活性化状態に維持するようにしても良い。それにより、第1の制御信号DDRVが活性化されている期間において第2の制御信号GATEが単一パルスとして活性化された場合にのみ、第2の制御信号GATEのパルス幅を延長することができる。

0121

そのために、条件設定回路58は、例えば、デジタル調光信号DCSが活性化されている期間において比較結果信号COMPが一度でもハイレベルになった場合には、選択信号SEL3を活性化すると共に、選択信号SEL4を非活性化する。その状態は、次にデジタル調光信号DCSが活性化されたときに解除される。

0122

<第2の動作例>
第2の動作例において、条件設定回路58は、デジタル調光信号DCSのオンデューティー比に関する情報を外部から供給されなくても、第2の制御信号GATEを非活性化する条件を設定することができる。例えば、条件設定回路58は、デジタル調光信号DCSとコンパレーター75から出力される比較結果信号COMPとに基づいて、選択信号SEL1〜SEL4を生成する。

0123

条件設定回路58は、デジタル調光信号DCSが活性化されている期間において比較結果信号COMPが一度でもハイレベルになった場合には、第1の制御信号DDRVのオンデューティー比が所定の値以上であると判定して、選択信号SEL1及びSEL3を活性化すると共に、選択信号SEL2及びSEL4を非活性化する。

0124

それにより、スイッチ回路78aがオン状態となり、スイッチ回路78bがオフ状態となるので、電流センスアンプ72の出力信号がオペアンプ73の反転入力端子に供給される。また、スイッチ回路55がオン状態となり、スイッチ回路56がオフ状態となるので、インバーター53の出力信号がOR回路57の一方の入力端子に供給される。OR回路57の他方の入力端子には、コンパレーター75から出力される比較結果信号COMPが供給される。

0125

OR回路57は、デジタル調光信号DCSがローレベルに非活性化されるか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。従って、第1の制御信号DDRVのオンデューティー比が所定の値以上である場合には、第1の制御信号DDRVが非活性化されている期間において第2の制御信号GATEが非活性化状態に維持される。

0126

一方、条件設定回路58は、デジタル調光信号DCSが活性化されている期間において比較結果信号COMPが一度も活性化されていない場合には、第1の制御信号DDRVのオンデューティー比が所定の値未満であると判定して、選択信号SEL1及びSEL3を非活性化すると共に、選択信号SEL2及びSEL4を活性化する。

0127

それにより、スイッチ回路78aがオフ状態となり、スイッチ回路78bがオン状態となるので、電流センスアンプ77の出力信号がオペアンプ73の反転入力端子に供給される。また、スイッチ回路55がオフ状態となり、スイッチ回路56がオン状態となるので、AND回路52の出力信号がOR回路57の一方の入力端子に供給される。OR回路57の他方の入力端子には、コンパレーター75から出力される比較結果信号COMPが供給される。

0128

OR回路57は、デジタル調光信号DCSがローレベルに非活性化されてから遅延時間TDが経過するか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。従って、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合には、第1の制御信号DDRVが非活性化されている期間の一部において第2の制御信号GATEが活性化状態に維持される。

0129

なお、インダクターL1(図8)に流れる電流は、トランジスターQN1がオン状態となってから徐々に増加するので、第1の制御信号DDRVのオンデューティー比が小さければ、第1の制御信号DDRVが非活性化されるタイミングの前後において、コンパレーター75から出力される比較結果信号COMPがローレベルを保っている。

0130

<第4の実施形態>
図14は、本発明の第4の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第4の実施形態においては、図4に示す第2の実施形態におけるスイッチング制御回路50の替わりに、スイッチング制御回路50bが用いられる。また、コンパレーター79と、インバーター80と、アップダウンカウンター81と、パルス幅延長回路82とが追加されている。その他の点に関しては、第4の実施形態は、第2の実施形態と同様でも良い。

0131

スロープ補償回路71は、電流検出用の抵抗R2の両端間電圧にバイアス電圧を加算して検出信号DETを生成し、検出信号DETをコンパレーター75の非反転入力端子に供給する。電流センスアンプ72は、発光素子110に流れる電流に比例する抵抗R1の両端間電圧(電流検出電圧)を増幅して出力信号を生成する。コンパレーター75は、スロープ補償回路71から供給される検出信号DETの電圧を誤差信号ERRの電圧と比較することにより、比較結果に応じた比較結果信号COMPを生成し、比較結果信号COMPをスイッチング制御回路50bに供給する。

0132

コンパレーター79は、電流センスアンプ72の出力信号の電圧をアナログ調光信号ACSの電圧と比較することにより、比較結果に応じた出力信号ICOMPを生成する。コンパレーター79の出力信号ICOMPは、発光素子110に流れる電流が所定の値よりも小さい場合にハイレベルになり、発光素子110に流れる電流が所定の値よりも大きい場合にローレベルになる。なお、電流センスアンプ72の出力電圧及びコンパレーター79の出力レベルが変化するためには、ある程度の応答時間が必要であるので、デジタル調光信号DCSが立ち下がる時点においては以前の状態が維持されている。コンパレーター79の出力信号ICOMPは、アップダウンカウンター81に供給される。

0133

インバーター80は、レベルシフター22から供給されるデジタル調光信号DCSを反転してアップダウンカウンター81に供給する。アップダウンカウンター81は、デジタル調光信号DCSの立ち下がりに同期して、コンパレーター79の出力信号ICOMPに従ってアップカウント動作又はダウンカウント動作を行う。

0134

例えば、電源オン時に、アップダウンカウンター81のカウント値初期値にリセットされる。アップダウンカウンター81は、デジタル調光信号DCSの立ち下がりに同期して、コンパレーター79の出力信号ICOMPがハイレベルであるときにカウント値をインクリメントし、コンパレーター79の出力信号ICOMPがローレベルであるときにカウント値をデクリメントする。

0135

パルス幅延長回路82は、例えば、組み合わせ回路又は順序回路を含む論理回路で構成され、アップダウンカウンター81のカウント値に基づいて、第2の制御信号GATEの活性化期間(パルス幅)を選択するために用いられる選択信号SELを生成し、選択信号SELをスイッチング制御回路50bに出力する。

0136

スイッチング制御回路50bは、クロック信号CLK、比較結果信号COMP、選択信号SEL、及び、レベルシフター21から供給されるデジタル調光信号DCSに基づいて、トランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化する。

0137

図15は、図14に示すスイッチング制御回路の構成例を示す回路図である。この例において、スイッチング制御回路50bは、RSフリップフロップ51と、AND回路52と、インバーター53と、OR回路57と、可変遅延回路59とを含んでいる。

0138

RSフリップフロップ51は、OR回路57の出力信号がローレベルであるときに、クロック信号CLKの立ち上がりに同期してセットされて、第2の制御信号GATEをハイレベルに活性化し、クロック信号CLKがローレベルであるときに、OR回路57の出力信号の立ち上がりに同期してリセットされて、第2の制御信号GATEをローレベルに非活性化する。

0139

インバーター53は、デジタル調光信号DCSを反転して出力信号を生成し、出力信号を可変遅延回路59に供給する。可変遅延回路59は、インバーター53の出力信号が並列的に供給される複数の遅延回路と、インバーター53の出力信号及び複数の遅延回路の出力信号の内から1つの信号を選択する選択回路59aとを含んでいる。例えば、各々の遅延回路は、ゲート遅延を伴う複数のインバーター等の遅延素子又は抵抗及びキャパシター等で構成され、選択回路59aは、複数のアナログスイッチ等で構成される。

0140

複数の遅延回路は、互いに異なる遅延時間TD1、TD2、・・・、TDnを有しており、インバーター53によって反転されたデジタル調光信号DCSを遅延させる。また、選択回路59aは、パルス幅延長回路82(図14)から供給される選択信号SELに従って、インバーター53によって反転されたデジタル調光信号DCSの遅延時間TDを選択する。

0141

AND回路52は、インバーター53の出力信号と可変遅延回路59の出力信号との論理積を求めることにより、出力信号を生成する。AND回路52の出力信号は、デジタル調光信号DCSが活性化された時点でローレベルになり、デジタル調光信号DCSが非活性化されてから遅延時間TDが経過した時点でハイレベルになる(TD≧0)。

0142

OR回路57は、AND回路52の出力信号とコンパレーター75(図14)から出力される比較結果信号COMPとの論理和を求めることにより、出力信号を生成する。OR回路57の出力信号は、RSフリップフロップ51のリセット端子に供給される。OR回路57は、AND回路52の出力信号がハイレベルになるか、又は、検出信号DETの電圧が誤差信号ERRの電圧よりも上昇して比較結果信号COMPがハイレベルになると、ハイレベルの出力信号を生成する。それにより、RSフリップフロップ51がリセットされて、第2の制御信号GATEを非活性化する。

0143

<動作例>
本発明の第4の実施形態に係る発光制御回路の動作例について、図14図16を参照しながら説明する。図16は、図14に示す発光制御回路の動作例を説明するための波形図である。

0144

デジタル調光信号DCSがハイレベルに活性化されると、第1の制御信号DDRVがローレベルに活性化されてトランジスターQP1がオン状態となり、発光素子110に電流ILDが流れる。スイッチング制御回路50bは、第1の制御信号DDRVが活性化されている期間において、トランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化する。

0145

デジタル調光信号DCSの活性化に同期して第2の制御信号GATEがハイレベルに活性化されると、トランジスターQN1がオン状態となり、インダクターL1に電流ILが流れる。インダクターL1に流れる電流ILは、時間と共に徐々に増加する。図16に示す期間においては、インダクターL1に流れる電流ILが小さいので、コンパレーター75から出力される比較結果信号COMPがローレベルになっている。

0146

図16に示すように、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流ILDが所定の値よりも小さい場合には、コンパレーター79の出力信号ICOMPがハイレベルになり、アップダウンカウンター81がアップカウントモードに設定される。

0147

その後、デジタル調光信号DCSがローレベルに非活性化されると、第1の制御信号DDRVがハイレベルに非活性化されてトランジスターQP1がオフ状態となり、発光素子110の電流ILDが停止する。また、アップダウンカウンター81は、デジタル調光信号DCSの立ち下がりに同期してカウント値をインクリメントするので、アップダウンカウンター81のカウント値が前回の値よりも増加する。

0148

パルス幅延長回路82は、カウント値と初期値との差に応じた遅延時間TDを有する遅延回路の出力信号を選択するための選択信号SELをスイッチング制御回路50bに出力する。スイッチング制御回路50bにおいて、選択回路59aは、増加した遅延時間TDを有する遅延回路の出力信号を選択する。それにより、デジタル調光信号DCSが非活性化されてから遅延時間TDが経過した後に、AND回路52の出力信号がハイレベルになり、OR回路57の出力信号がハイレベルになって、RSフリップフロップ51が、第2の制御信号GATEを非活性化する。

0149

ここで、AND回路52の出力信号がハイレベルである期間は、アナログ調光用の第2の制御信号GATEの活性化を禁止する期間に相当する。従って、遅延時間TDが増加すれば、デジタル調光用の第1の制御信号DDRVが非活性化されている期間の内でアナログ調光用の第2の制御信号GATEの活性化を禁止する期間が短縮される。

0150

第2の制御信号GATEがローレベルに非活性化されると、トランジスターQN1がオフ状態となり、インダクターL1に流れる電流ILが減少する。デジタル調光信号DCSが活性化及び非活性化される度に、このような動作を繰り返すことにより、第2の制御信号GATEのパルス幅が次第に増加する。

0151

次に、デジタル調光信号DCSがハイレベルに活性化されているときに発光素子110に流れる電流ILDが所定の値よりも大きくなった場合には、コンパレーター79の出力信号ICOMPがローレベルになり、アップダウンカウンター81がダウンカウントモードに設定される。

0152

デジタル調光信号DCSがローレベルに非活性化されると、第1の制御信号DDRVがハイレベルに非活性化されて、トランジスターQP1がオフ状態となり、発光素子110の電流ILDが停止する。また、アップダウンカウンター81は、デジタル調光信号DCSの立ち下がりに同期してカウント値をデクリメントするので、カウント値が前回の値よりも減少する。

0153

パルス幅延長回路82は、カウント値と初期値との差に応じた遅延時間TDを有する遅延回路の出力信号を選択するための選択信号SELをスイッチング制御回路50bに出力する。スイッチング制御回路50bにおいて、選択回路59aは、減少した遅延時間TDを有する遅延回路の出力信号を選択する。それにより、デジタル調光信号DCSが非活性化されてから遅延時間TDが経過した後に、第2の制御信号GATEがローレベルに非活性化される。

0154

アップダウンカウンター81のカウント値が下限値以下となった場合には、パルス幅延長回路82が、インバーター53の出力信号を選択するための選択信号SELをスイッチング制御回路50bに出力する。スイッチング制御回路50bにおいて、選択回路59aは、インバーター53の出力信号を選択する。それにより、デジタル調光信号DCSが非活性化される際に、第2の制御信号GATEがローレベルに非活性化される。

0155

ここで、AND回路52の出力信号がハイレベルである期間は、アナログ調光用の第2の制御信号GATEの活性化を禁止する期間に相当する。従って、遅延時間TDが減少すれば、デジタル調光用の第1の制御信号DDRVが非活性化されている期間の内でアナログ調光用の第2の制御信号GATEの活性化を禁止する期間が延長される。この期間は、最大で、第1の制御信号DDRVの非活性化期間と等しくなるまで延長される。

0156

第2の制御信号GATEがローレベルに非活性化されると、トランジスターQN1がオフ状態となり、インダクターL1に流れる電流ILが減少する。デジタル調光信号DCSが活性化及び非活性化される度に、第2の制御信号GATEのパルス幅の増加又は減少を繰り返すことにより、第2の制御信号GATEのパルス幅が適切な値に収束する。

0157

このように、第4の実施形態によれば、デジタル調光用の第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流が所定の値よりも小さい場合に、第1の制御信号DDRVが非活性化されている期間の内でアナログ調光用の第2の制御信号GATEの活性化を禁止する期間が短縮される。それにより、デジタル調光において発光素子110に電流を流す期間が短い場合においても、インダクターL1にエネルギーを補填して、発光素子110に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0158

また、デジタル調光用の第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流が所定の値よりも大きい場合に、第1の制御信号DDRVが非活性化されている期間の内でアナログ調光用の第2の制御信号GATEの活性化を禁止する期間が延長される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0159

<第4の実施形態の変形例>
図14に示す発光制御回路100は、図8に示す発光制御回路100と同様に、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流に比例する電流検出電圧をサンプリングして保持するサンプルホールド回路76と、サンプルホールド回路76に保持された電流検出電圧を増幅して出力信号を生成する電流センスアンプ77とを含んでも良い。その場合には、電流センスアンプ77の出力信号が、コンパレーター79の反転入力端子に供給される。

0160

<第5の実施形態>
本発明の第5の実施形態においては、図9に示す第3の実施形態におけるスイッチング制御回路50aが、図15に示す可変遅延回路59を含んでいる。それにより、第2の制御信号GATEのパルス幅を延長する期間を可変にすることができる。その他の点に関しては、第5の実施形態は、第3の実施形態と同様でも良い。

0161

スイッチング制御回路50aは、第1の制御信号DDRVのオンデューティー比が所定の値以上である場合に、第1の制御信号DDRVが非活性化されている期間において第2の制御信号GATEを非活性化状態に維持し、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合に、第1の制御信号DDRVが活性化状態から非活性化状態に遷移してから所定の期間において第2の制御信号GATEを活性化状態に維持する。

0162

その場合に、スイッチング制御回路50aは、第1の制御信号DDRVのオンデューティー比が第1の値の場合に、所定の期間を第1の期間に設定し、第1の制御信号DDRVのオンデューティー比が第1の値よりも小さい第2の値の場合に、所定の期間を第1の期間よりも長い第2の期間に設定しても良い。それにより、デジタル調光において発光素子110に電流を流す期間がより短い場合に、インダクターL1に補填されるエネルギーをより増加させることができる。

0163

例えば、第1の制御信号DDRVのオンデューティー比に応じて5種類の調光モードが設定され、現在の調光モードを特定する情報が条件設定回路58に供給される。条件設定回路58は、第1の制御信号DDRVのオンデューティー比が5%以上である調光モードにおいて、所定の期間をゼロに設定し、第1の制御信号DDRVのオンデューティー比が4%である調光モードにおいて、所定の期間をTA1(TA1>0)に設定する。

0164

また、条件設定回路58は、第1の制御信号DDRVのオンデューティー比が3%である調光モードにおいて、所定の期間をTA2(TA2>TA1)に設定し、第1の制御信号DDRVのオンデューティー比が2%である調光モードにおいて、所定の期間をTA3(TA3>TA2)に設定し、第1の制御信号DDRVのオンデューティー比が1%である調光モードにおいて、所定の期間をTA4(TA4>TA3)に設定する。

0165

さらに、図8に示す発光制御回路100が、図14に示すコンパレーター79〜パルス幅延長回路82を含んでも良い。その場合には、スイッチング制御回路50aが、パルス幅延長回路82から供給される選択信号SELに従って、発光素子110に流れる電流に応じて所定の期間を調整しても良い。それにより、発光素子110に流れる電流がより小さい場合に、インダクターL1に補填されるエネルギーをより増加させることができる。

0166

例えば、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流が所定の値よりも小さい場合に、アップダウンカウンター81は、デジタル調光信号DCSが活性化及び非活性化される度にカウント値をインクリメントするので、カウント値と初期値との差が次第に大きくなる。パルス幅延長回路82は、カウント値と初期値との差に応じた遅延時間TDを有する遅延回路の出力信号を選択するための選択信号SELを順次生成して、選択信号SELをスイッチング制御回路50aに供給する。

0167

スイッチング制御回路50aに設けられた可変遅延回路59(図15)において、選択回路59aは、選択信号SELに従って次第に大きな遅延時間TDを有する遅延回路の出力信号を順次選択する。それにより、第2の制御信号GATEのパルス幅の延長期間が次第に増加する。

0168

あるいは、スイッチング制御回路50aが、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合において、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流が所定の値よりも小さい場合に、第1の制御信号DDRVが活性化状態から非活性化状態に遷移してから第2の制御信号GATEを活性化状態に維持する期間を第1の期間だけ延長し、第1の制御信号DDRVが活性化されているときに発光素子110に流れる電流が所定の値よりも大きい場合に、第1の制御信号DDRVが活性化状態から非活性化状態に遷移してから第2の制御信号GATEを活性化状態に維持する期間を第2の期間だけ短縮しても良い。

0169

その場合に、第2の期間が、第1の期間よりも長いことが望ましい。例えば、第1の制御信号DDRVのオンデューティー比が第1の値(例えば、1%)から第1の値よりも大きい第2の値(例えば、2%)に変化した場合に、オンデューティー比が第1の値であったときに設定された延長期間に従って第2の制御信号GATEを生成すると、発光素子110に流れる電流が過剰となってしまう。そこで、次に延長期間を設定するときに、延長期間を第1の期間よりも長い第2の期間だけ短縮することにより、電流の過剰を早期に解消することができる。例えば、第2の期間を第1の期間の2倍としても良い。

0170

<第6の実施形態>
図17は、本発明の第6の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。第6の実施形態においては、図1又は図4に示すスイッチング制御回路50の替わりに、スイッチング制御回路50cが用いられる。また、発光素子110の両端間の電位差を基準電圧VREFと比較する検出回路90が追加されている。その他の点に関しては、第6の実施形態は、第1又は第2の実施形態と同様でも良い。

0171

図17に示すように、検出回路90は、抵抗R7〜R10と、オペアンプ91と、コンパレーター92とを含み、DAC93と、スイッチ回路94とをさらに含んでも良い。抵抗R7及びR8は、電源電位VDDを分圧する第1の分圧回路を構成している。抵抗R9及びR10は、キャパシターC4とインダクターL1との接続点における検出電位VLDを分圧する第2の分圧回路を構成している。第1の分圧回路の分圧比と第2の分圧回路の分圧比とは等しくても良い。

0172

それにより、第1及び第2の分圧回路が、キャパシターC4の両端間の電位差を所定の分圧比で分圧し、例えば、5V及び0Vの電源電位が供給されて動作するオペアンプ91が、分圧された電位差を所定の増幅率で増幅する。第1の制御信号DDRVに従ってトランジスターQP1が周期的にオン状態となるので、キャパシターC4の両端間の電位差は、発光素子110の両端間の電位差に略等しくなる。

0173

コンパレーター92は、オペアンプ91の出力電圧を基準電圧VREFと比較することにより、比較結果に応じた出力信号VCOMPを生成する。このようにして、検出回路90は、発光素子110の両端間の電位差が所定の値よりも小さい場合に出力信号VCOMPをローレベルに非活性化し、発光素子110の両端間の電位差が所定の値よりも大きい場合に出力信号VCOMPをハイレベルに活性化する。

0174

検出回路90は、発光素子110の両端間の電位差が所定の値よりも小さいか又は大きいかを検出するために用いられる基準電圧VREFを外部のマイクロコンピューター等から供給されても良い。あるいは、検出回路90は、基準電圧VREFに関する情報(データ)DREFを外部のマイクロコンピューター等から受信しても良い。DAC93は、外部から供給されるデータDREFを基準電圧VREFに変換する。

0175

その場合には、発光素子110の電圧−電流特性が温度によって変動しても、光源装置の温度情報を有するマイクロコンピューター等から温度に応じた基準電圧VREFを設定することによって、温度による変動を補償することができる。さらに、スイッチ回路94を設けて、外部から供給される基準電圧VREFとDAC93から供給される基準電圧VREFとの内の一方を選択できるようにしても良い。検出回路90の出力信号VCOMPは、スイッチング制御回路50cに供給される。

0176

スイッチング制御回路50cは、クロック信号CLK、リセット信号RST、検出回路90の出力信号VCOMP、及び、レベルシフター21から供給されるデジタル調光信号DCSに基づいて、トランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化する。

0177

図18は、図17に示すスイッチング制御回路の構成例を示す回路図である。この例において、スイッチング制御回路50cは、RSフリップフロップ51と、AND回路52と、インバーター53とを含んでいる。

0178

RSフリップフロップ51は、クロック信号CLKに同期して出力信号をハイレベルに活性化し、トランジスターQN1に流れる電流及び発光素子110に流れる電流に基づいて生成されるリセット信号RSTに同期して出力信号を非活性化する。AND回路52は、検出回路90の出力信号VCOMPに従ってRSフリップフロップ51の出力信号をマスクするマスク回路に相当する。

0179

RSフリップフロップ51の出力信号をマスクするためにRSフリップフロップ51又はフィードバックループの回路を停止する場合には第2の制御信号GATEの復帰に時間がかかるが、RSフリップフロップ51の出力信号をマスクする場合には、第2の制御信号GATEの復帰に要する時間を短縮することができる。

0180

インバーター53は、検出回路90の出力信号VCOMPを反転してAND回路52に供給する。AND回路52は、検出回路90の出力信号VCOMPがローレベルに非活性化されてインバーター53の出力信号がハイレベルである場合に、RSフリップフロップ51の出力信号を第2の制御信号GATEとして出力し、検出回路90の出力信号VCOMPがハイレベルに活性化されてインバーター53の出力信号がローレベルである場合に、第2の制御信号GATEを活性化状態に維持する。

0181

<動作例>
本発明の第6の実施形態に係る発光制御回路の動作例について、図17図19を参照しながら説明する。図19は、図17に示す発光制御回路の動作例を説明するための波形図である。図19には、デジタル調光信号のオンデューティー比(第1の制御信号DDRVのオンデューティー比)が所定の値未満である場合が示されている。

0182

デジタル調光信号DCSがハイレベルに活性化されると、第1の制御信号DDRVがローレベルに活性化されてトランジスターQP1がオン状態となり、発光素子110に電流ILDが流れる。それにより、検出電位VLDが閾値よりも上昇して、発光素子110の両端間の電位差が所定の値よりも小さくなると、検出回路90の出力信号VCOMPがローレベルに非活性化される。

0183

AND回路52は、検出回路90の出力信号VCOMPがローレベルに非活性化されると、RSフリップフロップ51の出力信号を第2の制御信号GATEとして出力する。それにより、スイッチング制御回路50cは、発光素子110の両端間の電位差が所定の値よりも小さい場合に、トランジスターQN1をオン状態とするために第2の制御信号GATEを少なくとも一部の期間において活性化する。

0184

第2の制御信号GATEがハイレベルに活性化されると、トランジスターQN1がオン状態となって、インダクターL1に電流ILが流れる。インダクターL1に流れる電流ILは、時間と共に徐々に増加する。図19に示す期間においては、インダクターL1に流れる電流ILが小さいので、コンパレーター75から出力されるリセット信号RSTがローレベルになっている。

0185

その後、デジタル調光信号DCSがローレベルに非活性化されると、第1の制御信号DDRVがハイレベルに非活性化されてトランジスターQP1がオフ状態となり、発光素子110の電流ILDが停止する。それにより、発光素子110からインダクターL1に電流が供給されなくなるので、検出電位VLDが徐々に下降する。検出電位VLDが閾値よりも低下して、発光素子110の両端間の電位差が所定の値よりも大きくなると、検出回路90の出力信号VCOMPがハイレベルに活性化される。

0186

AND回路52は、検出回路90の出力信号VCOMPがハイレベルに活性化されると、出力信号をローレベルに非活性化する。それにより、スイッチング制御回路50cは、発光素子110の両端間の電位差が所定の値よりも大きい場合に、トランジスターQN1をオフ状態とするために第2の制御信号GATEを非活性化状態に維持する。

0187

第2の制御信号GATEがローレベルに非活性化されると、トランジスターQN1がオフ状態となって、インダクターL1に流れる電流ILが減少し、検出電位VLDの下降が停止する。このようにして、スイッチング制御回路50cは、発光素子110の両端間の電位差が所定の値に近付くように、第2の制御信号GATEの活性化及び非活性化を調整する。

0188

図19には示されていないが、デジタル調光信号DCSのオンデューティー比が所定の値以上の場合には、検出回路90の出力信号VCOMPが活性化されるよりも先にリセット信号RSTが活性化されることがある。その場合には、スイッチング制御回路50cが、リセット信号RSTの活性化に同期して第2の制御信号GATEを非活性化する。さらに、スイッチング制御回路50cは、クロック信号CLK及びリセット信号RSTに同期して第2の制御信号GATEの活性化及び非活性化を繰り返すこともある。

0189

第6の実施形態によれば、発光素子110の両端間の電位差が所定の値よりも大きい場合に、アナログ調光用の第2の制御信号GATEを非活性化状態に維持することにより、トランジスターQN1がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、デジタル調光用の第1の制御信号DDRVが非活性化されてトランジスターQP1がオフ状態となっても、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0190

また、発光素子110の両端間の電位差が所定の値よりも小さい場合に、アナログ調光用の第2の制御信号GATEを少なくとも一部の期間において活性化することにより、トランジスターQN1がオン状態となる。それにより、デジタル調光において発光素子110に電流を流す期間が短い場合においても、インダクターL1にエネルギーを補填して、発光素子110に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0191

<第7の実施形態>
図20は、本発明の第7の実施形態におけるスイッチング制御回路の構成例を示す回路図である。第7の実施形態においては、図17に示す第6の実施形態におけるスイッチング制御回路50cの替わりに、図20に示すスイッチング制御回路50dが用いられる。その他の点に関しては、第7の実施形態は、第6の実施形態と同様でも良い。

0192

発光制御回路100は、デジタル調光信号DCSのオンデューティー比に関する情報、即ち、第1の制御信号DDRVのオンデューティー比に関する情報を、外部のマイクロコンピューター等から受信する。それにより、スイッチング制御回路50dは、第1の制御信号DDRVのオンデューティー比に関する情報に基づいて、第2の制御信号GATEの活性化又は非活性化の条件を設定することができる。

0193

図20に示す例において、スイッチング制御回路50dは、RSフリップフロップ51と、AND回路52と、インバーター53と、OR回路57とを含んでいる。また、第1の制御信号DDRVのオンデューティー比が所定の値以上である場合にハイレベルになり、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合にローレベルになるモード信号ODが、スイッチング制御回路50dに供給される。

0194

例えば、第1の制御信号DDRVのオンデューティー比に応じて2種類の調光モードが設定される。第1の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が5%以上100%以下であり、第2の調光モードにおいては、第1の制御信号DDRVのオンデューティー比が0%より大きく5%未満である。その場合に、モード信号MODは、第1の調光モードにおいてハイレベルになり、第2の調光モードにおいてローレベルになる。

0195

RSフリップフロップ51は、リセット信号RSTがローレベルであるときに、クロック信号CLKの立ち上がりに同期してセットされて、出力信号をハイレベルに活性化し、クロック信号CLKがローレベルであるときに、リセット信号RSTの立ち上がりに同期してリセットされて、出力信号をローレベルに非活性化する。

0196

インバーター53は、モード信号MODを反転して出力信号を生成する。OR回路57は、デジタル調光信号DCSとインバーター53の出力信号との論理和を求めることにより、出力信号を生成する。AND回路52は、RSフリップフロップ51の出力信号とOR回路57の出力信号との論理積を求めることにより、出力信号を生成する。

0197

第1の制御信号DDRVのオンデューティー比が所定の値以上である場合には、モード信号MODがハイレベルとなり、インバーター53の出力信号がローレベルとなって、OR回路57が、デジタル調光信号DCSをAND回路52の一方の入力端子に供給する。AND回路52は、デジタル調光信号DCSがハイレベルに活性化されると、RSフリップフロップ51の出力信号を第2の制御信号GATEとして出力し、デジタル調光信号DCSがローレベルに非活性化されると、出力信号をローレベルに非活性化する。

0198

それにより、スイッチング制御回路50dは、第1の制御信号DDRVのオンデューティー比が所定の値以上である場合に、第1の制御信号DDRVが活性化されている期間においてトランジスターQN1をオン状態又はオフ状態とするために第2の制御信号GATEを活性化又は非活性化すると共に、第1の制御信号DDRVが非活性化されている期間において第2の制御信号GATEを非活性化状態に維持する。

0199

一方、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合には、モード信号MODがローレベルとなり、インバーター53の出力信号がハイレベルとなって、OR回路57が、ハイレベルの信号をAND回路52の一方の入力端子に供給する。AND回路52は、RSフリップフロップ51の出力信号を第2の制御信号GATEとして出力する。

0200

それにより、スイッチング制御回路50dは、第1の制御信号DDRVのオンデューティー比が所定の値未満である場合に、第1の制御信号DDRVと非同期で第2の制御信号GATEを活性化又は非活性化する。トランジスターQN1は、第2の制御信号GATEが活性化されているときにオン状態となり、第2の制御信号GATEが非活性化されているときにオフ状態となる。

0201

第7の実施形態によれば、デジタル調光用の第1の制御信号DDRVのオンデューティー比が所定の値以上である場合に、第1の制御信号DDRVが非活性化されている期間においてアナログ調光用の第2の制御信号GATEを非活性化状態に維持することにより、トランジスターQN1がオフ状態に維持される。それにより、アナログ調光とデジタル調光との両方を行う場合に、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制して、電力損失を低減させることが可能となる。

0202

また、デジタル調光用の第1の制御信号DDRVのオンデューティー比が所定の値未満である場合に、第1の制御信号DDRVと非同期でアナログ調光用の第2の制御信号GATEを活性化又は非活性化することにより、トランジスターQN1が第1の制御信号DDRVと非同期でオン状態又はオフ状態となる。それにより、デジタル調光において発光素子110に電流を流す期間が短い場合においても、インダクターL1にエネルギーを補填して、発光素子110に流れる電流がアナログ調光において指示された電流よりも低下することを防止できる。

0203

<第8の実施形態>
以上説明した光源装置において、第1のスイッチング素子として、PチャネルMOSトランジスターQP1の替りにNチャネルMOSトランジスターを用いることも可能である。以下においては、一例として、図1に示す光源装置において第1のスイッチング素子としてNチャネルMOSトランジスターを用いる場合について説明する。

0204

図21は、本発明の第8の実施形態に係る発光制御回路を備える光源装置の構成例を示す回路図である。図21に示すように、この光源装置においては、第1のスイッチング素子としてNチャネルMOSトランジスターQN5が用いられ、ダイオードD2及びD3と、ツェナーダイオードD4と、抵抗R11と、キャパシターC6及びC7とが追加されている。

0205

トランジスターQN5は、発光素子110に接続されたドレインと、インダクターL1の一端に接続されたソースと、第1の制御信号DDRVが印加されるゲートとを有している。駆動回路30aは、デジタル調光信号DCSに従って、トランジスターQN5をオン状態とするために第1の制御信号DDRVをハイレベルに活性化し、トランジスターQN5をオフ状態とするために第1の制御信号DDRVをローレベルに非活性化する。

0206

第1の制御信号DDRV及び第2の制御信号GATEは、ローレベル(例えば、0V)とハイレベル(例えば、7.5V)との間で遷移する。第1の制御信号DDRVがハイレベルに活性化されると、駆動回路30aからキャパシターC6を介してトランジスターQN5のゲートに電流が流れ、トランジスターQN5のゲート・ソース間電圧が上昇して、トランジスターQN5がオン状態となる。ツェナーダイオードD4は、トランジスターQN5のゲート・ソース間電圧が所定の電圧(例えば、7.5V)を超えないようにクランプする。

0207

第1の制御信号DDRVが活性化状態に維持されている期間において、第3の制御信号GATE'がローレベルとハイレベルとの間で遷移する。それにより、キャパシターC7とダイオードD2及びD3とが整流動作を行うので、トランジスターQN5のゲート・ソース間電圧が閾値電圧以上に維持される。図21に示す例においては、第1の制御信号DDRVの非活性化期間において第2の制御信号GATEが非活性化状態に維持されるので、第2の制御信号GATEを第3の制御信号GATE'としても使用することができる。

0208

一方、図17に示す第6の実施形態においては、第1の制御信号DDRVの非活性化期間においても第2の制御信号GATEが活性化及び非活性化され得るので、第2の制御信号GATEとは異なる第3の制御信号GATE'が使用される。例えば、デジタル調光信号DCS又は第1の制御信号DDRVと第2の制御信号GATEとの論理積を求めるAND回路をスイッチング制御回路50に設けることによって、第3の制御信号GATE'が生成される。

0209

第1の制御信号DDRVがローレベルに非活性化されると、トランジスターQN5のソースからダイオードD2及びD3とキャパシターC6とを介して駆動回路30aに電流が流れ、トランジスターQN5のゲート・ソース間電圧が下降して、トランジスターQN5がオフ状態となる。抵抗R11は、スタンバイ時等において発光装置が発光を長時間停止する場合に、トランジスターQN5のゲート・ソース間電圧を低下させて、トランジスターQN5をオフ状態に維持する。

0210

以上の実施形態によれば、発光制御回路100が、インダクターL1に蓄積されたエネルギーが発光に用いられることなく放出されることを抑制すると共に、デジタル調光において発光素子110に電流を流す期間が短い場合においても発光素子110に流れる電流の低下を防止することにより、電力損失が少なくて明るさを正確に制御できる光源装置を提供することができる。
また、発光制御回路100が、外部のマイクロコンピューター等から、第1の制御信号DDRVと、第1の制御信号DDRVのオンデューティー比に応じて調整された第2の制御信号GATEとを受信して、発光制御を行っても良い。

0211

<投写型映像表示装置>
次に、本発明の一実施形態に係る投写型映像表示装置(ビデオプロジェクター)について説明する。
図22は、本発明の一実施形態に係る投写型映像表示装置の構成例を示すブロック図である。投写型映像表示装置200は、外部から電源電圧が供給されると共に、パーソナルコンピュータービデオプレーヤー等の画像データ供給装置から画像データが供給されて、画像データに基づいてスクリーン投射面)300に画像を投射する表示装置である。

0212

図22に示すように、投写型映像表示装置200は、電源回路210と、画像データ処理部220と、制御部230と、光源装置240と、パネル250と、投射光学系260とを含んでいる。光源装置240は、発光制御回路100と、発光素子110とを含んでいる。

0213

電源回路210は、例えば、外部から供給されるAC100Vの電源電圧に基づいて、ロジック電源電圧を生成して画像データ処理部220及び制御部230等に供給すると共に、DC50V程度の電源電圧を生成して光源装置240の発光制御回路100等に供給する。発光制御回路100は、例えば、DC50V程度の電源電圧に基づいて、DC30V〜40V程度の内部電源電圧を生成する。

0214

画像データ処理部220及び制御部230は、例えば、1つ又は複数のマイクロコンピューター等で構成される。画像データ処理部220は、外部から供給される画像データを処理して表示用画像信号及び同期信号を生成し、画像信号及び同期信号をパネル250に供給することにより、パネル250を駆動して描画を行う。

0215

制御部230は、リモコン又は操作パネル(図示せず)を用いて操作者が行う操作に従って、投写型映像表示装置200の各部を制御する。操作者が調光を指示した場合には、制御部230が、操作者が指示した調光を実施するためのデジタル調光信号DCS及びアナログ調光信号ACSを生成して、光源装置240の発光制御回路100に供給する。

0216

光源装置240は、制御部230から供給されるデジタル調光信号DCS及びアナログ調光信号ACSに従う明るさで発光して、パネル250に光を照射する。例えば、発光素子110が青色光を発生する複数のレーザーダイオードを含む場合に、光源装置240は、一部のレーザーダイオードが発生した青色光を受けて黄色光を発生する蛍光体と、波長に従って黄色光から赤色光及び緑色光を分離する分光部とをさらに含んでも良い。その場合には、光源装置240が、R(赤)、G(緑)、B(青)の3色の光を発生することができる。

0217

パネル250は、画像データ処理部220から供給される画像信号及び同期信号に従って、光源装置240から照射される光を変調する。例えば、パネル250は、RGBの3色に対応した3枚の液晶パネルを含んでも良い。各々の液晶パネルは、マトリクス状に配置された複数の画素における光の透過率を変化させることによって画像を形成する。パネル250によって変調された変調光は、投射光学系260に導かれる。

0218

投射光学系260は、少なくとも1つのレンズを含んでいる。例えば、パネル250によって変調された変調光をスクリーン300上に投射して結像させるためのレンズ群である投射レンズと、投射レンズの絞りの状態、ズームの状態、又は、シフト位置等を変化させる各種の機構とが、投射光学系260に設けられている。それらの機構は、制御部230によって制御される。投射光学系260が変調光をスクリーン300上に投射することにより、スクリーン300に画像が表示される。本実施形態によれば、電力損失が少なくて明るさを正確に制御できる光源装置240を用いて、投写型映像表示装置の消費電力を低減しながら、投写される画像の輝度を正確に制御することができる。

0219

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。

0220

10…内部レギュレーター、21、22、31…レベルシフター、30、30a、60…駆動回路、32…ドライバーアンプ、40、40a…クロック信号生成回路、41、42…定電流源、43…コンパレーター、44…バッファー回路、45…インバーター、50、50a、50b、50c、50d…スイッチング制御回路、51…RSフリップフロップ、52…AND回路、53…インバーター、54…遅延回路、55、56…スイッチ回路、57…OR回路、58…条件設定回路、59…可変遅延回路、59a…選択回路、71…スロープ補償回路、72、77…電流センスアンプ、73…オペアンプ、74…スイッチ回路、75、79…コンパレーター、76…サンプルホールド回路、78…選択回路、78a、78b…スイッチ回路、80…インバーター、81…アップダウンカウンター、82…パルス幅延長回路、90…検出回路、91…オペアンプ、92…コンパレーター、93…DAC、94…スイッチ回路、100…発光制御回路、110…発光素子、200…投写型映像表示装置、210…電源回路、220…画像データ処理部、230…制御部、240…光源装置、250…パネル、260…投射光学系、300…スクリーン、QP1〜QP2…PチャネルMOSトランジスター、QN1〜QN5…NチャネルMOSトランジスター、D1〜D3…ダイオード、D4…ツェナーダイオード、L1…インダクター、C1〜C7…キャパシター、R1〜R11…抵抗

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