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技術 記憶装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2019年1月16日 (10ヶ月経過) 出願番号 2019-005006
公開日 2019年4月25日 (6ヶ月経過) 公開番号 2019-068104
状態 未査定
技術分野 半導体メモリ 薄膜トランジスタ DRAM
主要キーワード 携帯情報端 マスク形 容量素子用電極 六弗化硫黄 Id曲線 High状態 書込み回数 絶縁体中
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年4月25日)のものです。
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図面 (12)

課題

記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。

解決手段

第1のソース電極および第1のドレイン電極と、第1のソース電極および第1のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第1のチャネル形成領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、を有する第1のトランジスタと、容量素子と、を有し、第1のトランジスタの第1のソース電極または第1のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出
、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込
み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である
。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁
性材料光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

概要

記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。第1のソース電極および第1のドレイン電極と、第1のソース電極および第1のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第1のチャネル形成領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、を有する第1のトランジスタと、容量素子と、を有し、第1のトランジスタの第1のソース電極または第1のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を
提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

メモリセルを有し、前記メモリセルは、第1のトランジスタと、第2のトランジスタと、を有し、前記第1のトランジスタのソース又はドレインの一方は、配線を介して読み出し回路電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのゲートは、信号線と電気的に接続され、前記第1のトランジスタは、チャネルに第1の酸化物半導体層を有し、前記第2のトランジスタは、チャネルに第2の酸化物半導体層を有する記憶装置

請求項2

メモリセルを有し、前記メモリセルは、第1のトランジスタと、第2のトランジスタと、容量と、を有し、前記第1のトランジスタのソース又はドレインの一方は、配線を介して読み出し回路と電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのゲートは、第2信号線と電気的に接続され、前記容量の一方の電極は、前記第1のトランジスタのゲートと接続され、前記容量の他方の電極は、ワード線と電気的に接続され、前記第1のトランジスタは、チャネルに第1の酸化物半導体層を有し、前記第2のトランジスタは、チャネルに第2の酸化物半導体層を有する記憶装置。

請求項3

読み出し回路と、複数のメモリセルと、を有し、前記複数のメモリセルのそれぞれは、第1のトランジスタと、第2のトランジスタと、を有し、前記複数のメモリセルのそれぞれにおいて、前記第1のトランジスタのソース又はドレインの一方は、共通の配線を介して前記読み出し回路と電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのゲートは、信号線と電気的に接続され、前記第1のトランジスタは、チャネルに第1の酸化物半導体層を有し、前記第2のトランジスタは、チャネルに第2の酸化物半導体層を有する記憶装置。

請求項4

読み出し回路と、複数のメモリセルと、を有し、前記複数のメモリセルのそれぞれは、第1のトランジスタと、第2のトランジスタと、容量と、を有し、前記複数のメモリセルのそれぞれにおいて、前記第1のトランジスタのソース又はドレインの一方は、共通の配線を介して前記読み出し回路と電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのゲートは、信号線と電気的に接続され、前記容量の一方の電極は、前記第1のトランジスタのゲートと接続され、前記容量の他方の電極は、ワード線と電気的に接続され、前記第1のトランジスタは、チャネルに第1の酸化物半導体層を有し、前記第2のトランジスタは、チャネルに第2の酸化物半導体層を有する記憶装置。

請求項5

請求項1乃至請求項4のいずれか一において、前記読み出し回路は、前記配線の電位を制御するトランジスタを有する記憶装置。

請求項6

請求項1乃至請求項5のいずれか一において、前記読み出し回路は、センスアンプ回路を有する記憶装置。

請求項7

請求項1乃至請求項6のいずれか一において、前記第2のトランジスタのソース又はドレインの他方は、第2信号線と電気的に接続される記憶装置。

請求項8

請求項1乃至請求項7のいずれか一において、前記メモリセルは、106秒以上のデータ保持が可能である記憶装置。

請求項9

請求項1乃至請求項8のいずれか一において、前記第2のトランジスタの室温でのオフ電流密度は、10zA/μmから100zA/μmである記憶装置。

請求項10

請求項1乃至請求項9のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、Inと、Gaと、Znと、を有する記憶装置。

請求項11

請求項1乃至請求項10のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、第1の領域と、前記第1の領域上の第2の領域とを有し、前記第1の領域及び前記第2の領域は、結晶領域を有する記憶装置。

請求項12

請求項1乃至請求項10のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、結晶領域を有し、前記結晶領域は、前記第2の酸化物半導体層の表面に対して、垂直又は略垂直な方向にC軸が配向した結晶を含まれる記憶装置。

請求項13

請求項1乃至請求項12のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、水素濃度が5×1019atoms/cm3以下である領域を有する記憶装置。

請求項14

請求項1乃至請求項13のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、高純度化されている記憶装置。

請求項15

請求項1乃至請求項14のいずれか一において、前記第1の酸化物半導体層及び前記第2の酸化物半導体層は、真性または実質的に真性である記憶装置。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出
、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込
み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である
。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁
性材料光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を
提供することを目的の一とする。

課題を解決するための手段

0011

開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。

0012

開示する発明の一態様では、第1のソース電極および第1のドレイン電極と、第1のソー
電極および第1のドレイン電極と電気的に接続され、酸化物半導体材料が用いられてい
る第1のチャネル形成領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1
のゲート絶縁層上の第1のゲート電極と、を有する第1のトランジスタと、容量素子と、
を有し、第1のトランジスタの第1のソース電極または第1のドレイン電極の一方と、容
素子の電極の一方とは、電気的に接続された半導体装置である。

0013

また、上記構成において、容量素子は、第1のソース電極または第1のドレイン電極と、
第1のゲート絶縁層と、第1のゲート絶縁層上の容量素子用電極と、によって構成するこ
とができる。

0014

また、上記構成において、第2のソース電極および第2のドレイン電極と、第2のソース
電極および第2のドレイン電極と電気的に接続され、酸化物半導体材料が用いられた第2
のチャネル形成領域と、第2のチャネル形成領域上の第2のゲート絶縁層と、第2のゲー
絶縁層上の第2のゲート電極と、を有する第2のトランジスタと、ソース線と、ビット
線と、ワード線と、第1信号線と、第2信号線と、を有し、第2のゲート電極と、第1の
ソース電極または第1のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接
続され、ソース線と、第2のソース電極とは、電気的に接続され、ビット線と、第2のド
レイン電極とは、電気的に接続され、第1信号線と、第1のソース電極または第1のドレ
イン電極の他方とは、電気的に接続され、第2信号線と、第1のゲート電極とは、電気的
に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された構成とすること
ができる。

0015

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。

0016

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

0017

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

0018

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0019

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。

発明の効果

0020

本発明の一態様では、酸化物半導体を用いたトランジスタに係る半導体装置が提供される
。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いること
により極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力を十分に低減することができる。また、電力の供給がない場合であって
も、長期にわたって記憶内容を保持することが可能である。

0021

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態オフ状態によって、情報の書き込みが行われるた
め、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるとい
うメリットもある。

0022

このように、開示する発明の一態様によって、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書込み回数にも制限がない、半導体装置を提供することができる。

図面の簡単な説明

0023

半導体装置の断面図。
半導体装置の回路図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置を用いた電子機器を説明するための図。
メモリウィンドウ幅調査結果を示す図。

0024

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0025

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

0026

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではない。

0027

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1および図2を参照して説明する。なお、回路図においては、酸化物半導体を用い
たトランジスタであることを示すために、OSの符号を併せて付す場合がある。

0028

〈半導体装置の断面構成
図1は、半導体装置の構成の例である。図1(A)〜図1(D)に、半導体装置の断面を
示す。図1に示される半導体装置は、酸化物半導体を用いたトランジスタ162および容
量素子164を有するものである。

0029

なお、上記トランジスタは、nチャネル型トランジスタであるものとして説明するが、p
チャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明
の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点
にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。

0030

図1(A)におけるトランジスタ162は、基板200上に絶縁層138を介して設けら
れたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極14
2bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極
142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン
電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲ
ート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設
けられたゲート電極148aと、を有する。

0031

ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/c
m3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×101
7atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、
二次イオン質量分析法SIMS:Secondary Ion Mass Spect
rometry)で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望
ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満
となる。例えば、室温でのオフ電流密度(オフ電流をトランジスタのチャネル幅で除した
値)は10zA/μmから100zA/μm(1zA(ゼプトアンペア)は1×10−2
1A)程度となる。このように、i型化(真性化)または実質的にi型化された酸化物
導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができ
る。

0032

なお、図1(A)のトランジスタ162では、酸化物半導体層144が島状に加工されな
いため、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。

0033

容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲ
ート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはド
レイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容
量素子164の他方の電極として機能することになる。

0034

なお、図1(A)の容量素子164では、酸化物半導体層144とゲート絶縁層146を
積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間
絶縁性を十分に確保することができる。

0035

なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電
極142a、およびソース電極またはドレイン電極142b、および絶縁層143の端部
は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上6
0°以下とする。なお、テーパー角とは、テーパー形状を有する層(例えば、ソース電極
またはドレイン電極142a)を、その断面(基板の表面と直交する面)に垂直な方向か
ら観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることに
より、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためであ
る。

0036

また、トランジスタ162および容量素子164の上には、層間絶縁層150が設けられ
ており、層間絶縁層150上には層間絶縁層152が設けられている。

0037

図1(B)に示すトランジスタおよび容量素子は、図1(A)に示すトランジスタおよび
容量素子の変形例の一である。

0038

図1(B)に示す構成と、図1(A)に示す構成との相違は、酸化物半導体層を島状に形
成している点にある。つまり、図1(A)に示す構成では、酸化物半導体層144が、絶
縁層138、ソース電極またはドレイン電極142a、およびソース電極またはドレイン
電極142bの全体を覆っている。これに対して、図1(B)に示す構成では、島状の酸
化物半導体層144が、絶縁層138、ソース電極またはドレイン電極142a、および
ソース電極またはドレイン電極142bの一部を覆っている。ここで、島状の酸化物半導
体層144の端部は、テーパー形状であることが好ましい。テーパー角は、例えば、30
°以上60°以下とすることが好ましい。

0039

また、容量素子164において、酸化物半導体層144とゲート絶縁層146を積層させ
ることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性
を十分に確保することができる。

0040

図1(C)に示すトランジスタおよび容量素子は、図1(A)に示すトランジスタおよび
容量素子の変形例の一である。

0041

図1(C)に示す構成と、図1(A)に示す構成との相違は、絶縁層143が、ソース電
極またはドレイン電極142a、およびソース電極またはドレイン電極142b上に形成
されている点にある。さらに、酸化物半導体層144が、絶縁層143、ソース電極また
はドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように形
成されている点にある。また、酸化物半導体層144は、絶縁層143に設けられた開口
を介して、ソース電極またはドレイン電極142aに接して設けられている。

0042

絶縁層143を有することにより、ゲート電極と、ソース電極またはドレイン電極との間
に形成される容量が低減され、トランジスタ動作の高速化を図ることができる。

0043

図1(D)に示すトランジスタおよび容量素子は、図1(B)および図1(C)のトラン
ジスタおよび容量素子の変形例の一である。

0044

図1(D)に示す構成と、図1(B)に示す構成との相違は、図1(D)には、絶縁層1
43が、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極
142b上に形成されている点にある。さらに、酸化物半導体層144が、絶縁層143
、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bを覆うように形成されている点にある。また、図1(D)に示す構成と、図1(C)に
示す構成との相違は、酸化物半導体層144が島状に形成されている点にある。当該構成
により、図1(B)の構成における効果と、図1(C)の構成における効果とを併せて得
ることができる。

0045

〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図2は、図1
に示す半導体装置を用いた回路構成の例である。

0046

図2(A−1)に示す半導体装置において、第1の配線(1st Line:ソース線と
も呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2n
d Line:ビット線とも呼ぶ)とトランジスタ160のドレイン電極とは、電気的に
接続されている。また、第3の配線(3rd Line:第1信号線とも呼ぶ)とトラン
ジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配
線(4th Line:第2信号線とも呼ぶ)と、トランジスタ162のゲート電極とは
、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ
162のソース電極またはドレイン電極の他方は、容量素子164の電極の一方と電気的
に接続され、第5の配線(5th Line:ワード線とも呼ぶ)と、容量素子164の
電極の他方は電気的に接続されている。

0047

ここで、トランジスタ160およびトランジスタ162には、上述の酸化物半導体を用い
たトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が
極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とする
ことで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持すること
が可能である。そして、容量素子164を有することにより、トランジスタ160のゲー
ト電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易に
なる。なお、酸化物半導体を用いたトランジスタ162は、チャネル長(L)を10nm
以上1000nm以下としているため、消費電力が小さく、動作速度もきわめて大きいと
いう特徴を有する。

0048

図2(A−1)に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

0049

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子1
64に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与え
られる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベ
ル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4
の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162
をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持
される(保持)。

0050

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電荷は長時間にわたって保持される。

0051

次に、情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態
」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電
位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル
電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、ト
ランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、
第5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態
」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み
出すことができる。

0052

なお、メモリセルアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ1
60がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第
5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」と
なるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセ
ル間でトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象で
はないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ1
60が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線
に与えればよい。

0053

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。

0054

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0055

なお、トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲ
ート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。ト
ランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中埋設され
たと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体
を用いたトランジスタ162のオフ電流は、シリコンなどで形成されるトランジスタの1
0万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート
部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用
いたトランジスタ162により、不揮発性の記憶装置を実現することが可能である。

0056

例えば、トランジスタ162の室温でのオフ電流密度が10zA(1zA(ゼプトアン
ア)は1×10−21A)程度であり、容量素子164の容量値が1pF程度である場合
には、少なくとも106秒以上のデータ保持が可能である。なお、当該保持時間が、トラ
ンジスタ特性や容量値によって変動することはいうまでもない。

0057

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。

0058

図2(A−1)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
抵抗および容量を含むものとして、図2(A−2)のような回路に置き換えることが可
能である。つまり、図2(A−2)では、トランジスタ160および容量素子164が、
それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1
は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子1
64を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、ト
ランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン
状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲー
ト電極と、ソース電極またはドレイン電極との間に形成される容量)値に相当する。なお
、抵抗値R2は、トランジスタ160のゲート電極とチャネル形成領域との間の抵抗値を
示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。

0059

トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値(実
効抵抗とも呼ぶ)をROSとすると、R1およびR2が、R1≧ROS(R1はROS以
上)、R2≧ROS(R2はROS以上)を満たす場合には、電荷の保持期間(情報の保
持期間ということもできる)は、主としてトランジスタ162のオフ電流によって決定さ
れることになる。

0060

逆に、当該関係を満たさない場合には、トランジスタ162のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ162以外において生じ
るリークが大きいためである。このことから、本実施の形態において開示する半導体装置
は、上述の関係を満たすものであることが望ましいといえる。

0061

一方で、C1とC2は、C1≧C2(C1はC2以上)の関係を満たすことが望ましい。
C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御
する際(例えば、読み出しの際)に、第5の配線の電位の変動を低く抑えることができる
ためである。

0062

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
R1およびR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって制
御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。

0063

図2(B)に示す半導体装置は、図2(A−1)におけるトランジスタ160を設けない
構成の半導体装置である。図2(B)に示す半導体装置において、第1の配線(1st
Line:第1信号線とも呼ぶ)とトランジスタ162のソース電極またはドレイン電極
の一方とは、電気的に接続され、第2の配線(2nd Line:第2信号線とも呼ぶ)
と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジ
スタ162のソース電極またはドレイン電極の他方と、容量素子164の電極の一方とは
、電気的に接続され、第3の配線(3rd Line:容量線とも呼ぶ)と、容量素子1
64の電極の他方とは、電気的に接続されている。

0064

ここで、トランジスタ162には、上述の酸化物半導体を用いたトランジスタが適用され
る。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を
有している。このため、トランジスタ162をオフ状態とすることで、容量素子164に
与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半
導体を用いたトランジスタ162は、チャネル長(L)を10nm以上1000nm以下
としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。

0065

図2(B)に示す半導体装置では、容量素子164に与えられた電位が保持可能という特
徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

0066

はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第3の配
線の電位は固定されているものとする。まず、第2の配線の電位を、トランジスタ162
がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第1
の配線の電位が、容量素子164の電極の一方に与えられる。すなわち、容量素子164
には、所定の電荷が与えられる(書き込み)。その後、第2の配線の電位を、トランジス
タ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより
、容量素子164に与えられた電荷が保持される(保持)。トランジスタ162は上述の
とおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。

0067

次に、情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状
態で、第2の配線の電位を、トランジスタ162がオン状態となる電位にすると、容量素
子164に保持されている電荷量に応じて、第1の配線は異なる電位をとる。このため、
第1の配線の電位を見ることで、保持されている情報を読み出すことができる。

0068

なお、情報が読み出された場合、容量素子164の電荷は失われるため、再度の書き込み
を行う点に留意が必要である。

0069

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第2の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第1の配線の電位
(新たな情報に係る電位)が、容量素子164の電極の一方に与えられる。その後、第2
の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162
をオフ状態とすることにより、容量素子164は、新たな情報に係る電荷が与えられた状
態となる。

0070

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。

0071

なお、上記説明は、電子を多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタを用いることができるのはいうまでもない。

0072

(実施の形態2)
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的にはトランジス
タ162の作製方法について、図3を用いて説明する。

0073

まず、基板200上に絶縁層138を形成する。その後、絶縁層138上に導電層を形成
し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソー
ス電極またはドレイン電極142bを形成する(図3(A)参照)。

0074

基板200には、例えば、ガラス基板を用いることができる。基板200には、ガラス
板の他にも、セラミック基板石英基板サファイア基板等の絶縁体でなる絶縁性基板
、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性
基板、これらの表面を絶縁材料被覆したもの、などを用いることができる。また、プラ
スチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工
程に耐えられるのであれば、基板200として用いることが可能である。

0075

絶縁層138は下地として機能するものであり、PVD法やCVD法などを用いて形成す
ることができる。また、絶縁層138は、酸化シリコン酸窒化シリコン窒化シリコン
酸化ハフニウム酸化アルミニウム酸化タンタル等の無機絶縁材料を含む材料を用い
て形成することができる。なお、絶縁層138は、できるだけ水素や水を含まないように
形成することが望ましい。また、絶縁層138を設けない構成とすることも可能である。

0076

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウムクロム、銅、
タンタルチタンモリブデンタングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウ
ムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジムスカンジウム
から選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。

0077

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。

0078

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3—ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0079

導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソー
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。な
お、テーパー角とは、テーパー形状を有する層(例えば、ソース電極またはドレイン電極
142a)を、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当
該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすること
により、後に形成されるゲート絶縁層146の被覆性が向上し、段切れを防止することが
できる。

0080

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、およびソース電極またはドレイン電極142bの下端部との間隔によって決定される。
なお、チャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形
成の露光を行う場合には、数nm〜数10nmと波長の短い超紫外線(Extreme
Ultraviolet)を用いてマスク形成の露光を行うのが望ましい。超紫外線によ
る露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャ
ネル長(L)を、10nm以上1000nm(1μm)以下とすることも可能であり、回
路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力
を低減することも可能である。

0081

なお、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはド
レイン電極142bとの間の寄生容量を低減することが可能である。

0082

次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bを覆うように、酸化物半導体層144を形成する(図3(B)参照)。

0083

酸化物半導体層144は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属酸化物である
In−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することができる

0084

中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。

0085

In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO3(ZnO)
m(m>0、m:自然数とは限らない)で表記されるものがある。また、Gaに代えてM
を用い、InMO3(ZnO)m(m>0、m:自然数とは限らない)のように表記され
る酸化物半導体材料がある。ここで、Mは、ガリウム(Ga)、アルミニウム(Al)、
鉄(Fe)、ニッケル(Ni)、マンガン(Mn)、コバルト(Co)などから選ばれた
一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl
、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用するこ
とができる。なお、上述の組成結晶構造から導き出されるものであり、あくまでも一例
に過ぎないことを付記する。

0086

酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:
Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成式で表されるものを用い
るのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数
]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O
3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:G
a2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In2O
3:ZnO=1:2[mol数比]の組成比を有するターゲットを用いることもできる。

0087

本実施の形態では、非晶質構造の酸化物半導体層144を、In−Ga−Zn−O系の金
酸化物ターゲットを用いるスパッタ法により形成することとする。

0088

金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層144を形成することが可能である。

0089

酸化物半導体層144の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。

0090

酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板の温度が100℃以上550℃未満、好ましくは200℃以上400℃以下
となるように基板を熱する。または、酸化物半導体層144の形成の際の基板の温度は、
室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたス
パッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。基板を
熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれ
る不純物を低減することができる。また、スパッタによる損傷を軽減することができる。
処理室内の水分を除去するためには、吸着型真空ポンプを用いることが好ましい。例え
ば、クライオポンプイオンポンプ、チタンサブリメーションポンプなどを用いることが
できる。また、ターボポンプコールドトラップを加えたものを用いてもよい。クライオ
ポンプなどを用いて排気することで、処理室から水素や水などを除去することができるた
め、酸化物半導体層144中の不純物濃度を低減できる。

0091

酸化物半導体層144の形成条件としては、例えば、基板とターゲットの間との距離が1
70mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量
比率100%)雰囲気、またはアルゴン(アルゴン流量比率100%)雰囲気、または酸
素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流
DC)電源を用いると、成膜時に形成される粉状の物質パーティクルゴミともいう)
を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1n
m以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上1
0nm以下とする。このような厚さの酸化物半導体層144を用いることで、微細化に伴
短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、
半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途な
どに応じて選択することもできる。

0092

なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入し
プラズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層138の表面)の付
着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、
スパッタターゲットイオン衝突させるところを、逆に、処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧印加して、基板付近にプラズ
マを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素ヘリウム、酸素など
による雰囲気を適用してもよい。

0093

その後、酸化物半導体層144に対して、熱処理(第1の熱処理)を行うことが望ましい
。この第1の熱処理によって酸化物半導体層144中の、過剰な水素(水や水酸基を含む
)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第1の熱処理の温度は、例えば、300℃以上550℃未満、または40
0℃以上500℃以下とする。

0094

熱処理は、例えば、抵抗発熱体などを用いた電気炉被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。

0095

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、LRTA(Lamp Ra
pid Thermal Anneal)装置、GRTA(Gas Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライドランプ
キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
用いられる。

0096

例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することができるためである

0097

なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0098

いずれにしても、第1の熱処理によって不純物を低減し、i型(真性半導体)またはi型
に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジス
タを実現することができる。

0099

ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。

0100

次に、酸化物半導体層144に接するゲート絶縁層146を形成する(図3(C)参照)
。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また
、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウムハフニウムシリケート(Hf
SixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSix
OyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(H
fAlxOyNz(x>0、y>0、z>0))、などを含むように形成するのが好適で
ある。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、
その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作
を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1n
m以上100nm以下、好ましくは10nm以上50nm以下とすることができる。

0101

上述のように、ゲート絶縁層146を薄くすると、トンネル効果などに起因するゲートリ
ークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハ
フニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(
x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x
>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy
Nz(x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良
い。high−k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、
ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high−k
材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン窒化酸化シリコン
酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

0102

ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。

0103

なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。

0104

次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極
148aを形成する(図3(D)参照)。ゲート電極148aは、ゲート絶縁層146上
に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成するこ
とができる。ゲート電極148aとなる導電層は、スパッタ法をはじめとするPVD法や
、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極
またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。なお
、ゲート電極148aの形成の際に、先の実施の形態における容量素子164の電極14
8bを併せて形成することができる。

0105

次に、ゲート絶縁層146およびゲート電極148a上に、層間絶縁層150および層間
絶縁層152を形成する(図3(E)参照)。層間絶縁層150および層間絶縁層152
は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機
絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁
層150と層間絶縁層152の積層構造としているが、開示する発明の一態様はこれに限
定されない。1層としても良いし、3層以上の積層構造としても良い。また、層間絶縁層
を設けなくてもよい。

0106

なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。

0107

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成す
る(図3(E)参照)。

0108

図3(E)に示すトランジスタ162は、酸化物半導体層144と、酸化物半導体層14
4と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイ
ン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソ
ース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146
上のゲート電極148aと、ゲート絶縁層146およびゲート電極148a上の層間絶縁
層150と、層間絶縁層150上の層間絶縁層152とを有する。

0109

本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温
でのオフ電流密度(オフ電流をトランジスタのチャネル幅で除した値)は10zA/μm
から100zA/μm(1zA(ゼプトアンペア)は1×10−21A)程度となる。

0110

このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

0111

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0112

(実施の形態3)
本実施の形態では、酸化物半導体(特に非晶質構造を有する酸化物半導体)を用いたトラ
ンジスタの作製方法について、図4を用いて説明する。当該トランジスタは、先の実施の
形態におけるトランジスタ162などに代えて用いることができるものである。なお、本
実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共
通している。このため、以下では、主として相違点について述べる。また、以下では、ト
ップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲー
ト型に限られない。

0113

まず、基板200上に絶縁層202を形成する。その後、絶縁層202上に酸化物半導体
層206を形成する(図4(A)参照)。

0114

基板200は、例えば、先の実施の形態における基板200を用いることができる。

0115

絶縁層202は、先の実施の形態における絶縁層138に相当し、下地として機能する。
詳細については、先の実施の形態を参酌できる。なお、絶縁層202を設けない構成とす
ることも可能である。

0116

酸化物半導体層206は、先の実施の形態における酸化物半導体層144に相当する。用
いることができる材料、作製方法、その他の詳細については、先の実施の形態を参酌でき
る。

0117

本実施の形態では、非晶質構造の酸化物半導体層206を、In−Ga−Zn−O系の金
属酸化物ターゲットを用いるスパッタ法により形成する。

0118

次に、マスクを用いたエッチングなどの方法によって酸化物半導体層206を加工して、
島状の酸化物半導体層206aを形成する。

0119

酸化物半導体層206のエッチングには、ドライエッチングウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるように、材料に合わせてエッチング条件エッチ
グガスやエッチング液、エッチング時間、温度等)は適宜設定する。

0120

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス(塩素系ガス
例えば、塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化
炭素(CCl4)など)がある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化
炭素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン
CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He
)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0121

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、被処理物側の電極に印加さ
れる電力量、被処理物側の電極温度等)は適宜設定する。

0122

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液など
を用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用い
てもよい。

0123

酸化物半導体層206aの端部は、テーパー形状となるようにエッチングすることが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。な
お、テーパー角とは、テーパー形状を有する層(例えば、酸化物半導体層206a)を、
その断面(被処理物の表面と直交する面)に垂直な方向から観察した際に、当該層の側面
と底面がなす傾斜角を示す。酸化物半導体層206aの端部をテーパー形状となるように
エッチングすることにより、後に形成されるソース電極またはドレイン電極208a、ソ
ース電極またはドレイン電極208bの被覆性が向上し、段切れを防止することができる

0124

その後、酸化物半導体層206aに対して、熱処理(第1の熱処理)を行うことが望まし
い。この第1の熱処理によって酸化物半導体層206a中の、過剰な水素(水や水酸基を
含む)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減
することができる。詳細については先の実施の形態を参酌できる。なお、ここで示すよう
に、熱処理(第1の熱処理)をエッチング後に行う場合には、ウェットエッチングを用い
る場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、
エッチングにかかる時間を短縮することができるというメリットがある。

0125

なお、第1の熱処理は、島状の酸化物半導体層206aに加工する前の酸化物半導体層2
06に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板200を
取り出し、フォトリソグラフィ工程を行うことになる。

0126

ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱
水素化処理は、酸化物半導体層の形成後や、酸化物半導体層206a上にソース電極また
はドレイン電極を積層させた後、ゲート絶縁層を形成した後、などのタイミングにおいて
行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複
数回行っても良い。

0127

次に、酸化物半導体層206aに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極208a、ソース電極またはドレイ
ン電極208bを形成する(図4(B)参照)。導電層や、ソース電極またはドレイン電
極208a、ソース電極またはドレイン電極208b、その他の詳細については、先の実
施の形態における導電層や、ソース電極またはドレイン電極等に関する記載を参酌できる

0128

次に、酸化物半導体層206aの一部に接するゲート絶縁層212を形成する(図4(C
)参照)。ゲート絶縁層212の詳細については、先の実施の形態におけるゲート絶縁層
等に関する記載を参酌できる。

0129

ゲート絶縁層212の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。第2の熱処理の詳細についても、先の実施の形態を参酌できる

0130

なお、本実施の形態では、ゲート絶縁層212の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。

0131

次に、ゲート絶縁層212上において酸化物半導体層206aと重畳する領域にゲート電
極214を形成する(図4(D)参照)。ゲート電極214は、ゲート絶縁層212上に
導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成するこ
とができる。詳細は、先の実施の形態を参酌すればよい。なお、ゲート電極214の形成
の際に、先の実施の形態における容量素子の電極を併せて形成することができる。

0132

次に、ゲート絶縁層212およびゲート電極214上に、層間絶縁層216および層間絶
縁層218を形成する(図4(E)参照)。詳細は、先の実施の形態を参酌すればよい。
なお、層間絶縁層を設けなくてもよい。

0133

以上により、高純度化された非晶質構造の酸化物半導体層206aを用いたトランジスタ
250が完成する(図4(E)参照)。なお、熱処理の条件によっては、酸化物半導体層
206a中に、結晶成分が僅かに存在する場合もある。

0134

このように高純度化され、真性化された酸化物半導体層206aを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用
いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる

0135

なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート
型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の
下部とが接触する構成(図1図3に示す構成など)に、本実施の形態の構成の一部を適
用することができる。また、ボトムゲート型のトランジスタであって、ソース電極および
ドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のト
ランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部と
が接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つ
まり、本実施の形態により、非晶質構造の酸化物半導体を備えた様々なトランジスタを実
現することができる

0136

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0137

(実施の形態4)
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図5を用い
て説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第1の酸化物
半導体層と、第1の酸化物半導体層の結晶領域から結晶成長させた第2の酸化物半導体層
を用いる場合について、詳細に説明する。当該トランジスタは、先の実施の形態における
トランジスタ162などに代えて用いることができるものである。なお、本実施の形態に
係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。
このため、以下では、主として相違点について述べる。

0138

なお、第1の酸化物半導体層のみで必要な厚さを確保できる場合には、第2の酸化物半導
体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げて説明す
るが、トランジスタの構成はトップゲート型に限られない。

0139

まず、基板300上に絶縁層302を形成する。それから、絶縁層302上に第1の酸化
物半導体層を形成し、第1の熱処理によって少なくとも第1の酸化物半導体層の表面を含
む領域を結晶化させて、第1の酸化物半導体層304を形成する(図5(A)参照)。

0140

基板300の詳細については、先の実施の形態を参酌できる。

0141

絶縁層302は下地として機能するものである。絶縁層302の詳細についても、先の実
施の形態を参酌すればよい。なお、絶縁層302を設けない構成としてもよい。

0142

第1の酸化物半導体層は、先の実施の形態における酸化物半導体層と同様に形成すること
ができる。このため、第1の酸化物半導体層およびその成膜方法の詳細については、先の
実施の形態を参酌すればよい。ただし、本実施の形態では、第1の熱処理によって第1の
酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて
第1の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例
えば、ZnOなどが挙げられる。また、In−Ga−Zn−O系の酸化物半導体であって
も、例えば、Znの濃度の高いものは結晶化しやすく、金属元素(In、Ga、およびZ
n)においてZnの占める割合が60atom%以上のものは、この目的に用いるには望
ましい。また、第1の酸化物半導体層の厚さは、1nm以上10nm以下とするのが望ま
しい。本実施の形態では一例として3nmの厚さとする。ただし、適用する酸化物半導体
材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や
用途などに応じて選択すればよい。

0143

第1の熱処理の温度は、550℃以上850℃以下、好ましくは600℃以上750℃以
下とする。また、熱処理の時間は、1分以上24時間以下とすることが望ましい。なお、
熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。

0144

また、第1の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。
例えば、水が十分に除去された、窒素、酸素、希ガス(ヘリウム、ネオン、アルゴン等)
雰囲気とすることができる。

0145

熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、LRTA(Lamp R
apid Thermal Anneal)装置、GRTA(Gas Rapid Th
ermal Anneal)装置等のRTA(Rapid Thermal Annea
l)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である
。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アル
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。

0146

上述の第1の熱処理によって、少なくとも第1の酸化物半導体層の表面を含む領域が結晶
化する。当該結晶領域は、第1の酸化物半導体層表面から、第1の酸化物半導体層内部に
向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、
平均厚さが1nm以上10nm以下の板状結晶を含む場合がある。また、当該結晶領域は
、酸化物半導体層の表面に対して略垂直な方向にc軸配向する結晶を含む場合がある。こ
こで、略平行とは、平行方向から±10°以内の状態をいうものとし、略垂直とは、垂直
方向から±10°以内の状態を言うものとする。

0147

また、第1の熱処理によって結晶領域を形成すると共に、第1の酸化物半導体層中の水素
(水や水酸基を含む)などを除去することが望ましい。水素などの除去を行う場合には、
純度が、6N(99.9999%)以上(即ち不純物の濃度が1ppm以下)の窒素、酸
素、希ガス(ヘリウム、ネオン、アルゴン等)雰囲気において第1の熱処理を行うと良い
。より望ましくは、純度が7N(99.99999%)以上(即ち不純物の濃度が0.1
ppm以下)の雰囲気である。また、H2Oが20ppm以下の超乾燥空気中で、好まし
くは、H2Oが1ppm以下の超乾燥空気中で、第1の熱処理を行っても良い。

0148

また、第1の熱処理により結晶領域を形成すると共に、第1の酸化物半導体層に酸素を供
給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第1の酸化
物半導体層に酸素を供給することができる。

0149

本実施の形態では、第1の熱処理として、窒素雰囲気下で700℃、1時間の熱処理を行
って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第1の
酸化物半導体層内部に酸素を供給する。なお、第1の熱処理の主たる目的は結晶領域の形
成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる
。例えば、水素などを除去するための熱処理や、酸素を供給するための処理を行った後に
、結晶化のための熱処理を行うことが可能である。

0150

このような第1の熱処理によって、結晶領域を有し、水素(水や水酸基を含む)などが除
去され、酸素が供給された第1の酸化物半導体層が得られる。

0151

次に、少なくとも表面を含む領域に結晶領域を有する第1の酸化物半導体層304上に、
第2の酸化物半導体層305を形成する(図5(B)参照)。なお、第1の酸化物半導体
層304のみで必要な厚さを確保できる場合には、第2の酸化物半導体層305は不要で
ある。この場合、第2の酸化物半導体層305にかかる工程を省略することができる。

0152

第2の酸化物半導体層305は、先の実施の形態における酸化物半導体層と同様に形成す
ることができる。このため、第2の酸化物半導体層305およびその成膜方法の詳細につ
いては、先の実施の形態を参酌すればよい。ただし、第2の酸化物半導体層305は、第
1の酸化物半導体層304より厚く形成することが望ましい。また、第1の酸化物半導体
層304と第2の酸化物半導体層305の厚さの和が1nm以上50nm以下、好ましく
は1nm以上10nm以下となるように、第2の酸化物半導体層305を形成することが
望ましい。本実施の形態では、一例として7nmの厚さとする。なお、適用する酸化物半
導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる
材料や用途などに応じて選択すればよい。

0153

第2の酸化物半導体層305には、第1の酸化物半導体層304と同一主成分の材料であ
って、結晶化後格子定数近接した材料(ミスマッチが1%以下)を用いることが望ま
しい。このような材料を用いる場合には、第2の酸化物半導体層305の結晶化において
、第1の酸化物半導体層304の結晶領域を種とする結晶成長を進行させやすくなるため
である。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。

0154

なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第2
の酸化物半導体層305を形成しても良い。

0155

次に、第2の酸化物半導体層305に第2の熱処理を行い、第1の酸化物半導体層304
の結晶領域を種として結晶成長させて、第2の酸化物半導体層306を形成する(図5
C)参照)。第2の酸化物半導体層305を形成しない場合、当該工程は省略することが
できる。

0156

第2の熱処理の温度は、550℃以上850℃以下、好ましくは600℃以上750℃以
下とする。第2の熱処理の加熱時間は1分以上100時間以下とし、好ましくは5時間以
上20時間以下とし、代表的には10時間とする。なお、第2の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。

0157

雰囲気の詳細および熱処理による効果は、第1の熱処理と同様である。また、用いること
ができる熱処理装置も、第1の熱処理の場合と同様である。例えば、第2の熱処理の昇温
時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素
雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。

0158

上述のような第2の熱処理を行うことにより、第1の酸化物半導体層304に形成された
結晶領域から第2の酸化物半導体層305全体に結晶成長を進行させて、第2の酸化物半
導体層306を形成することができる。また、水素(水や水酸基を含む)などが除去され
、酸素が供給された第2の酸化物半導体層306を形成することができる。また、第2の
熱処理によって、第1の酸化物半導体層304の結晶領域の配向性を高めることも可能で
ある。

0159

例えば、In−Ga−Zn−O系の酸化物半導体材料を第2の酸化物半導体層306に用
いる場合、第2の酸化物半導体層306は、InGaO3(ZnO)m(m:自然数とは
限らない)で表される結晶や、In2Ga2ZnO7(In:Ga:Zn:O=2:2:
1:7[atom比])で表される結晶などを含み得る。このような結晶は、第2の熱処
理によって、そのc軸が、第2の酸化物半導体層306の表面と略垂直な方向をとるよう
に配向する。

0160

ここで、上述の結晶は、a軸(a−axis)およびb軸(b−axis)に平行なレイ
ヤーの積層構造である。また、各レイヤーはIn、Ga、Znのいずれかを含有する。具
体的には、上述の結晶は、Inを含有するレイヤーと、Inを含有しないレイヤー(Ga
またはZnを含有するレイヤー)が、c軸方向に積層された構造を有する。

0161

In−Ga−Zn−O系の酸化物半導体結晶では、Inを含有するレイヤーの面内方向、
すなわち、a軸およびb軸に平行な方向に関する導電性は良好である。これは、In−G
a−Zn−O系の酸化物半導体結晶では電気伝導が主としてInによって制御されること
、一のInの5s軌道が、隣接するInの5s軌道と重なりを有することにより、キャリ
パスが形成されること、などによる。

0162

また、第1の酸化物半導体層304が絶縁層302との界面に非晶質領域を有するような
構造の場合、第2の熱処理を行うことにより、第1の酸化物半導体層304の表面に形成
されている結晶領域から第1の酸化物半導体層304の下方に向かって結晶成長が進行し
、該非晶質領域が結晶化される場合もある。なお、絶縁層302を構成する材料や、熱処
理の条件などによっては、該非晶質領域が残存する場合もある。

0163

また、第1の酸化物半導体層304と第2の酸化物半導体層305とに同一主成分の酸化
物半導体材料を用いる場合、図5(C)に示すように、第1の酸化物半導体層304と、
第2の酸化物半導体層306とが、同一の結晶構造を有する場合がある。このため、図5
(C)では点線で示したが、第1の酸化物半導体層304と第2の酸化物半導体層306
境界が判別できなくなり、第1の酸化物半導体層304と第2の酸化物半導体層306
を同一の層と見なせる場合もある。

0164

次に、マスクを用いたエッチングなどの方法によって第1の酸化物半導体層304および
第2の酸化物半導体層306を加工して、島状の第1の酸化物半導体層304aおよび第
2の酸化物半導体層306aを形成する(図5(D)参照)。なお、ここでは、第2の熱
処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への
加工後に、第2の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合で
あっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチン
グにかかる時間を短縮することができるというメリットがある。

0165

第1の酸化物半導体層304および第2の酸化物半導体層306のエッチングには、ドラ
イエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み
合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材
料に合わせてエッチング条件(エッチングガスやエッチング液、エッチング時間、温度等
)は適宜設定する。第1の酸化物半導体層304および第2の酸化物半導体層306のエ
チングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことがで
きる。詳細については、先の実施の形態を参酌すればよい。

0166

なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第2の酸化物半導体層306表面の高低差(P−V)は、ゲー
ト電極と重畳する領域(チャネル形成領域)において、1nm以下(好ましくは0.5n
m以下)であると好適である。なお、上述の高低差は、例えば、10μm×10μmの領
域で測定できる。

0167

次に、第2の酸化物半導体層306aに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極308a、ソース電極ま
たはドレイン電極308bを形成する(図5(D)参照)。詳細については、先の実施の
形態を参酌すればよい。

0168

なお、図5(D)に示す工程で、第1の酸化物半導体層304aまたは第2の酸化物半導
体層306aの、ソース電極またはドレイン電極308a、ソース電極またはドレイン電
極308bと接する結晶層非晶質状態となることもある。このため、第1の酸化物半導
体層304aおよび第2の酸化物半導体層306aのすべての領域が結晶性とは限らない

0169

次に、第2の酸化物半導体層306aの一部に接するゲート絶縁層312を形成する。詳
細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層312上の、第
1の酸化物半導体層304aおよび第2の酸化物半導体層306aと重畳する領域にゲー
ト電極314を形成する。そして、ゲート絶縁層312およびゲート電極314上に、層
間絶縁層316および層間絶縁層318を形成する(図5(E)参照)。詳細については
、先の実施の形態を参酌すればよい。

0170

ゲート絶縁層312の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第3の熱
処理を行うのが望ましい。第3の熱処理の温度は、200℃以上450℃以下、望ましく
は250℃以上350℃以下である。例えば、酸素を含む雰囲気下で250℃、1時間の
熱処理を行えばよい。第3の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層312が酸素を含む絶縁層である場
合、第2の酸化物半導体層306aに酸素を供給することもできる。

0171

なお、本実施の形態では、ゲート絶縁層312の形成後に第3の熱処理を行っているが、
第3の熱処理のタイミングはこれに限定されない。また、第2の熱処理など、他の処理に
よって第2の酸化物半導体層306aに酸素を供給している場合には、第3の熱処理は省
略しても良い。

0172

以上により、第1の酸化物半導体層304a、および、第2の酸化物半導体層306aを
用いたトランジスタ350が完成する(図5(E)参照)。

0173

このように高純度化され、真性化された第1の酸化物半導体層304aおよび第2の酸化
物半導体層306aを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を
保持することが可能な半導体装置が得られる。

0174

なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート
型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の
下部とが接触する構成(図1図3に示す構成など)に、本実施の形態の構成の一部を適
用することができる。また、ボトムゲート型のトランジスタであって、ソース電極および
ドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のト
ランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部と
が接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つ
まり、本実施の形態により、結晶領域を有する酸化物半導体層を備えた様々なトランジス
タを実現することができる。

0175

さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第1の酸化物半導
体層304aと、第1の酸化物半導体層304aの結晶領域から結晶成長させた第2の酸
化物半導体層306aを用いているため、電界効果移動度を向上させ、良好な電気特性
有するトランジスタを実現することができる。例えば、電界効果移動度μ>100cm2
/V・sを実現することも可能である。これにより、高速動作が求められる各種論理回路
に、上記トランジスタを適用することも可能である。

0176

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0177

(実施の形態5)
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図6を用い
て説明する。当該トランジスタは、先の実施の形態におけるトランジスタ162などに代
えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の
構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主とし
て相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて
説明するが、トランジスタの構成はトップゲート型に限られない。

0178

まず、基板400上に、絶縁層402を形成する。そして、絶縁層402上に酸化物半導
体層406を形成する(図6(A)参照)。詳細については先の実施の形態を参酌すれば
よい。

0179

次に、マスクを用いたエッチングなどの方法によって酸化物半導体層406を加工して、
島状の酸化物半導体層406aを形成し、当該酸化物半導体層406aを覆うように、導
電層408および絶縁層410を形成する(図6(B)参照)。なお、絶縁層410は必
須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的
に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極
との間の容量を低減するという点においても有効である。

0180

島状の酸化物半導体層406aの形成や熱処理などの詳細については、先の実施の形態を
参酌することができる。また、導電層408の詳細についても、先の実施の形態を参酌す
ればよい。

0181

絶縁層410は、CVD法やスパッタリング法等を用いて形成することができる。また、
絶縁層410は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層4
10は、単層構造としても良いし、積層構造としても良い。絶縁層410の厚さは特に限
定されないが、例えば、10nm以上200nm以下とすることができる。

0182

次に、導電層408および絶縁層410を選択的にエッチングして、ソース電極またはド
レイン電極408a、ソース電極またはドレイン電極408b、絶縁層410a、絶縁層
410bを形成する(図6(C)参照)。詳細は、先の実施の形態におけるソース電極ま
たはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、
銅などの材料は、後に行われるプラズマ酸化処理に適しており、ソース電極またはドレイ
ン電極408a、ソース電極またはドレイン電極408bなどの材料として好適である。

0183

次に、酸化物半導体層406aに酸素を供給するための酸化処理を行う(図6(D)参照
)。当該酸化処理によって、ソース電極またはドレイン電極408aの一部(特に、その
側面に相当する部分)には酸化領域411aが、ソース電極またはドレイン電極408b
の一部(特に、その側面に相当する部分)には酸化領域411bが形成される(図6(D
)参照)。また、当該酸化処理によって、ソース電極またはドレイン電極408aや、ソ
ース電極またはドレイン電極408bの外周部にも、酸化領域が形成される。

0184

酸化処理は、マイクロ波(300MHz〜300GHz)によって励起された酸素プラズ
マを用いた酸化処理(プラズマ酸化処理)とするのが好適である。マイクロ波によってプ
ラズマを励起することで、高密度プラズマが実現され、酸化物半導体層406aへのダメ
ージを十分に低減することができるからである。

0185

より具体的には、例えば、周波数を300MHz〜300GHz(代表的には2.45G
Hz)、圧力を50Pa〜5000Pa(代表的には500Pa)、被処理物の温度を2
00〜400℃(代表的には300℃)とし、酸素とアルゴンとの混合ガスを用いて上記
処理を行うことができる。

0186

上記酸化処理によって、酸化物半導体層406aには酸素が供給されることになるため、
酸化物半導体層406aへのダメージを十分に低減しつつ、酸素欠乏に起因するエネルギ
ギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層406aの
特性を一層向上させることができる。

0187

なお、酸化物半導体層406aへのダメージを十分に低減しつつ、酸化物半導体層406
aに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に
限定されない。例えば、酸素を含む雰囲気における熱処理などの方法を用いることもでき
る。

0188

また、上記酸化処理と併せて、酸化物半導体層406aから水や水素などを除去する処理
を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理
用いることができる。

0189

なお、上記酸化処理によって形成された酸化領域411aや酸化領域411bは、トラン
ジスタ450が微細化されている場合(例えば、チャネル長が1000nm未満である場
合)には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層に対してはその
厚みを小さくすることが要求されるが、当該酸化領域を有することで、ゲート絶縁層の薄
型化やカバレッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイ
ン電極のショートを防止できるためである。なお、当該酸化領域は、5nm以上(好まし
くは10nm以上)の厚みを有していれば、十分に効果的である。

0190

また、上記酸化処理は、露出した絶縁層402の膜質改善の観点からも有効である。

0191

なお、ソース電極またはドレイン電極408aや、ソース電極またはドレイン電極408
bの上部の酸化を防止する役割を有する点で、絶縁層410aおよび絶縁層410bは重
要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするに
は大きな困難が伴うからである。

0192

次に、大気に触れさせることなく、酸化物半導体層406aの一部に接するゲート絶縁層
412を形成する。そして、ゲート絶縁層412上の酸化物半導体層406aと重畳する
領域にゲート電極414を形成し、ゲート絶縁層412およびゲート電極414上に、層
間絶縁層416および層間絶縁層418を形成する(図6(E)参照)。詳細については
、先の実施の形態を参酌することができる。

0193

以上により、酸化物半導体を用いたトランジスタ450が完成する。

0194

本実施の形態では、酸化物半導体層406aに酸素を供給するために、酸化物半導体層4
06aに酸素プラズマ処理を施している。このため、トランジスタ450の特性はさらに
高いものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化され
ることになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−
ソース電極(またはドレイン電極)間の短絡を防止することができる。また、酸化領域4
11a、酸化領域411bによって、適度なオフセット領域ができるので、酸化物半導体
層から、ソース電極(またはドレイン電極)との界面にかけての電界の変化を、低く抑え
ることも可能である。

0195

また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およ
びドレイン電極と、ゲート電極との間に形成される容量(寄生容量)を低減し、さらなる
高速動作を実現することが可能である。

0196

なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、ボトムゲート
型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の
上部とが接触する構成に、本実施の形態の構成の一部を適用することができる。つまり、
本実施の形態により、酸素が供給された酸化物半導体、酸化領域を有する電極、などを備
えた様々なトランジスタを実現することができる

0197

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0198

(実施の形態6)
本実施の形態では、先の実施の形態に示す半導体装置の応用例につき、図7および図8
用いて説明する。

0199

図7(A)および図7(B)は、図2(A−1)に示す半導体装置(以下、メモリセル1
90とも記載する)を複数用いて形成される半導体装置の回路図である。図7(A)は、
メモリセル190が直列に接続された、いわゆるNAND型の半導体装置の回路図である
図7(B)は、メモリセル190が並列に接続された、いわゆるNOR型の半導体装置
の回路図である。

0200

図7(A)に示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、m本の
第2信号線S2、m本のワード線WLを有し、複数のメモリセル190(1、1)〜19
0(m、1)が縦m個(行)×横1個(列)に配置されている。なお、図7(A)では、
ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られな
い。ソース線SLおよびビット線BLをn本有することで、縦m個(行)×横n個(列)
メモリセルアレイを有する構成としてもよい。

0201

各メモリセル190において、トランジスタ160のゲート電極と、トランジスタ162
のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気的に
接続されている。また、第1信号線S1とトランジスタ162のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ162のゲート
電極とは、電気的に接続されている。そして、ワード線WLと、容量素子164の電極の
他方は電気的に接続されている。

0202

また、メモリセル190が有するトランジスタ160のソース電極は、隣接するメモリセ
ル190のトランジスタ160のドレイン電極と電気的に接続され、メモリセル190が
有するトランジスタ160のドレイン電極は、隣接するメモリセル190のトランジスタ
160のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル190が有するトランジスタ160のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル190が有するトランジスタ160のソース電極は
、ソース線と電気的に接続される。

0203

図7(A)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ1
62がオン状態となる電位を与え、書き込みを行う行のトランジスタ162をオン状態に
する。これにより、指定した行のトランジスタ160のゲート電極に第1の信号線S1の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。

0204

また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WL
に、トランジスタ160のゲート電極の電荷によらず、トランジスタ160がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。
それから、読み出しを行う行のワード線WLに、トランジスタ160のゲート電極が有す
る電荷によって、トランジスタ160のオン状態またはオフ状態が選択されるような電位
(読み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続
されている読み出し回路(図示しない)を動作状態とする。ここで、ソース線SL−ビッ
ト線BL間の複数のトランジスタ160は、読み出しを行う行を除いてオン状態なので、
ソース線SL−ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ1
60の状態によって決定される。つまり、読み出しを行う行のトランジスタ160のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線BLの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。

0205

図7(B)に示す半導体装置は、n本のソース線SL、ビット線BLおよび第1信号線S
1と、m本の第2信号線S2およびワード線WLと、複数のメモリセル190(1、1)
〜190(m、n)が縦m個(行)×横n個(列)のマトリクス状に配置されたメモリセ
ルアレイ181を有する。各トランジスタ160のゲート電極と、トランジスタ162の
ソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気的に接
続されている。また、ソース線SLとトランジスタ160のソース電極とは、電気的に接
続され、ビット線BLとトランジスタ160のドレイン電極とは、電気的に接続されてい
る。また、第1信号線S1とトランジスタ162のソース電極またはドレイン電極の他方
とは、電気的に接続され、第2信号線S2と、トランジスタ162のゲート電極とは、電
気的に接続されている。そして、ワード線WLと、容量素子164の電極の他方は電気的
に接続されている。

0206

図7(B)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図7(A)に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ1
60のゲート電極の電荷によらず、トランジスタ160がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ160をオフ状態とする。それから、読み出し
を行う行のワード線WLに、トランジスタ160のゲート電極が有する電荷によって、ト
ランジスタ160のオン状態またはオフ状態が選択されるような電位(読み出し電位)を
与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し
回路(図示しない)を動作状態とする。ここで、ソース線SL−ビット線BL間のコン
タンスは、読み出しを行う行のトランジスタ160の状態によって決定される。つまり
、読み出しを行う行のトランジスタ160のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線BLの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。

0207

次に、図7に示す半導体装置などに用いることができる読出し回路の一例について図8
用いて説明する。

0208

図8(A)には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンス
アンプ回路を有する。

0209

読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電
位が制御される。

0210

メモリセル190は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル190のトランジスタ160がオン状態の場合には低抵抗状態となり、
選択したメモリセル190のトランジスタ160がオフ状態の場合には高抵抗状態となる

0211

メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センス
アンプ回路は端子Aの電位に対応する電位(データ”1”)を出力する。一方、メモリセ
ルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ
路は端子Aの電位に対応する電位(データ”0”)を出力する。

0212

このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに
参照用のビット線が接続される構成としても良い。

0213

図8(B)に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+
)とVin(−)の差を増幅する。Vin(+)>Vin(−)であればVoutは、概
ねHigh出力、Vin(+)<Vin(−)であればVoutは、概ねLow出力とな
る。

0214

図8(C)に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する
。まず、制御用信号SpをHigh、制御用信号SnをLowとして、電源電位(Vdd
)を遮断する。そして、比較を行う電位をV1とV2に与える。その後、制御用信号Sp
をLow、制御用信号SnをHighとして、電源電位(Vdd)を供給すると、比較を
行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHig
h、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLo
w、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差
を増幅することができる。

0215

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0216

(実施の形態7)
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について
図9を参照して説明する。

0217

図9(A)には、いわゆるDRAM(Dynamic Random Access M
emory)に相当する構成の半導体装置の一例を示す。図9(A)に示すメモリセルア
レイ620は、複数のメモリセル630がマトリクス状に配列された構成を有している。
また、メモリセルアレイ620は、m本の第1の配線、およびn本の第2の配線を有する
。なお、メモリセル630は、図2(B)に示す半導体装置に相当するものである。なお
、本実施の形態においては、図2(B)における第1の配線をビット線BLと呼び、第2
の配線をワード線WLと呼ぶ。

0218

メモリセル630は、トランジスタ631と、容量素子632と、から構成されている。
トランジスタ631のゲート電極は、第1の配線(ワード線WL)と接続されている。ま
た、トランジスタ631のソース電極またはドレイン電極の一方は、第2の配線(ビット
線BL)と接続されており、トランジスタ631のソース電極またはドレイン電極の他方
は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線CL
と接続され、一定の電位が与えられている。トランジスタ631には、先の実施の形態に
示すトランジスタが適用される。

0219

先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有
する。このため、いわゆるDRAMとして認識されている図9(A)に示す半導体装置に
当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。

0220

図9(B)には、いわゆるSRAM(Static Random Access Me
mory)に相当する構成の半導体装置の一例を示す。図9(B)に示すメモリセルアレ
イ640は、複数のメモリセル650がマトリクス状に配列された構成とすることができ
る。また、メモリセルアレイ640は、第1の配線(ワード線WL)、第2の配線(ビッ
ト線BL)および第3の配線(反転ビット線/BL)をそれぞれ複数本有する。

0221

メモリセル650は、第1のトランジスタ651〜第6のトランジスタ656を有してい
る。第1のトランジスタ651と第2のトランジスタ652は、選択トランジスタとして
機能する。また、第3のトランジスタ653と第4のトランジスタ654のうち、一方は
nチャネル型トランジスタ(ここでは、第4のトランジスタ654)であり、他方はpチ
ャネル型トランジスタ(ここでは、第3のトランジスタ653)である。つまり、第3の
トランジスタ653と第4のトランジスタ654によってCMOS回路が構成されている
。同様に、第5のトランジスタ655と第6のトランジスタ656によってCMOS回路
が構成されている。

0222

第1のトランジスタ651、第2のトランジスタ652、第4のトランジスタ654、第
6のトランジスタ656は、nチャネル型のトランジスタであり、先の実施の形態におい
て示したトランジスタを適用することができる。第3のトランジスタ653と第5のトラ
ンジスタ655は、pチャネル型のトランジスタであり、酸化物半導体、またはそれ以外
の材料(例えば、シリコンなど)を用いて形成することができる。

0223

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0224

(実施の形態8)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図10を用いて説明する。本実施の形態では、コンピュータ携帯電話機携帯
電話携帯電話装置ともいう)、携帯情報端末携帯型ゲーム機音響再生装置なども含
む)、デジタルカメラデジタルビデオカメラ等のカメラ電子ペーパーテレビジョン
装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装
置を適用する場合について説明する。

0225

図10(A)は、ノート型パーソナルコンピュータであり、筐体701、筐体702、
表示部703、キーボード704などによって構成されている。筐体701と筐体702
内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導
体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピ
ュータが実現される。

0226

図10(B)は、携帯情報端末(PDA)であり、本体711には、表示部713と、外
インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されて
いる。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
且つ消費電力が十分に低減された携帯情報端末が実現される。

0227

図10(C)は、電子ペーパーを実装した電子書籍720であり、筐体721と筐体72
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の
記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電
書籍が実現される。

0228

図10(D)は、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されて
いる。さらに、筐体740と筐体741は、スライドし、図10(D)に示すように展開
している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である
。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、
操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子
748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル
49、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内
蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導
体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読
み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された携帯電話機が実現される。

0229

図10(E)は、デジタルカメラであり、本体761、表示部767、接眼部763、操
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示
す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現
される。

0230

図10(F)は、テレビジョン装置770であり、筐体771、表示部773、スタンド
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン
作機780には、先の実施の形態に示す半導体装置が搭載されている。先の実施の形態に
示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で
、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が
実現される。

0231

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

0232

開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図11を参照して説明する。

0233

調査に用いた半導体装置は、図2(A−1)に示す回路構成の半導体装置である。ここで
、トランジスタ162に相当するトランジスタには酸化物半導体を用いた。また、容量素
子164に相当する容量素子として、0.33pFの容量値のものを用いた。

0234

調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数
繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持および
データの書き込みは、図2(A−1)における第3の配線に相当する配線に0V、または
5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与
えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トランジス
タ162に相当するトランジスタはオフ状態であるから、フローティングゲート部FGに
与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、トラ
ンジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する配
線の電位がフローティングゲート部FGに与えられる。

0235

メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当す
るトランジスタのドレイン電流Idとの関係を示す曲線(Vcg−Id曲線)の、シフト
量ΔVcgをいうものとする。異なる記憶状態とは、フローティングゲート部FGに0V
が与えられた状態(以下、Low状態という)と、フローティングゲート部FGに5Vが
与えられた状態(以下、High状態という)をいう。つまり、メモリウィンドウ幅は、
Low状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。またい
ずれの場合も、Vds=1Vとした。

0236

図11に、初期状態のメモリウィンドウ幅と、1×109回の書き込みを行った後のメモ
ウィンドウ幅の調査結果を示す。なお、図11において、実線は1回目の書き込みを示
し、破線は1×109回目の書き込みを示す。また、実線と破線双方において、左側の曲
線はHigh状態の書き込みを示し、右側の曲線はLow状態の書き込みを示す。また、
横軸はVcg(V)を示し、縦軸はId(A)を示す。図11から、1×109回の書き
込み前後において、High状態とLow状態において電位Vcgを掃引したメモリウィ
ドウ幅が変化していないことが確認できる。1×109回の書き込み前後においてメモ
リウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変
化しないことを示すものである。

実施例

0237

上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回
繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性
の高い半導体装置が実現されるといえる。

0238

138絶縁層
140酸化物半導体層
142aソース電極またはドレイン電極
142b ソース電極またはドレイン電極
143 絶縁層
144 酸化物半導体層
146ゲート絶縁層
148aゲート電極
148b電極
150層間絶縁層
152 層間絶縁層
160トランジスタ
162 トランジスタ
164容量素子
181メモリセルアレイ
190メモリセル
200基板
202 絶縁層
206 酸化物半導体層
206a 酸化物半導体層
208a ソース電極またはドレイン電極
208b ソース電極またはドレイン電極
212 ゲート絶縁層
214 ゲート電極
216 層間絶縁層
218 層間絶縁層
250 トランジスタ
300 基板
302 絶縁層
304 第1の酸化物半導体層
304a 第1の酸化物半導体層
305 第2の酸化物半導体層
306 第2の酸化物半導体層
306a 第2の酸化物半導体層
308a ソース電極またはドレイン電極
308b ソース電極またはドレイン電極
312 ゲート絶縁層
314 ゲート電極
316 層間絶縁層
318 層間絶縁層
350 トランジスタ
400 基板
402 絶縁層
406 酸化物半導体層
406a 酸化物半導体層
408導電層
408a ソース電極またはドレイン電極
408b ソース電極またはドレイン電極
410 絶縁層
410a 絶縁層
410b 絶縁層
411a酸化領域
411b 酸化領域
412 ゲート絶縁層
414 ゲート電極
416 層間絶縁層
418 層間絶縁層
450 トランジスタ
620 メモリセルアレイ
630 メモリセル
631 トランジスタ
632 容量素子
640 メモリセルアレイ
650 メモリセル
651 トランジスタ
652 トランジスタ
653 トランジスタ
654 トランジスタ
655 トランジスタ
656 トランジスタ
701筐体
702 筐体
703 表示部
704キーボード
711 本体
712スタイラス
713 表示部
714 操作ボタン
715外部インターフェイス
720電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731電源
733操作キー
735スピーカー
737 軸部
740 筐体
741 筐体
742表示パネル
743 スピーカー
744マイクロフォン
745 操作キー
746ポインティングデバイス
747カメラ用レンズ
748外部接続端子
749太陽電池セル
750外部メモリスロット
761 本体
763接眼部
764 操作スイッチ
765 表示部
766バッテリー
767 表示部
770テレビジョン装置
771 筐体
773 表示部
775スタンド
780 リモコン操作機

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