図面 (/)

技術 メモリ装置

出願人 株式会社半導体エネルギー研究所
発明者 松林大介
出願日 2019年1月15日 (7ヶ月経過) 出願番号 2019-004054
公開日 2019年4月18日 (4ヶ月経過) 公開番号 2019-062241
状態 未査定
技術分野 半導体メモリ 薄膜トランジスタ
主要キーワード 星型多角形 概略柱状 凹多角形 リフレッシュ頻度 サイドウォール長 共通条件 劣化具合 n型半導体
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年4月18日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (18)

課題

可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。

解決手段

メモリ装置内のメモリ素子セルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線ワード線とが交差する領域に、当該トランジスタのソース及びドレイン縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。

概要

背景

1つのキャパシタと1つのトランジスタセルトランジスタともいう)から構成される
DRAM(Dinamic Random Access Memory)は、代表的
メモリ装置として広く用いられる。

従来、DRAMはプレーナ型トランジスタを用いて形成されてきたが、回路微細化に
伴い、短チャネル効果によるリーク電流を防止するためにゲート立体的に配置するRC
AT(Recessed Channel Array Transistor)を用い
る方法が採用されている(非特許文献1参照)。

概要

可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線ワード線とが交差する領域に、当該トランジスタのソース及びドレイン縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。

目的

本発明の一
態様は、可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供
することを課題とする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数のセルトランジスタを有するセルトランジスタ層と、複数のキャパシタを有するキャパシタ層と、を有し、前記セルトランジスタ層は複数層設けられ、前記キャパシタ層は複数層設けられ、前記セルトランジスタ層と前記キャパシタ層とは1層ずつ交互に積層され、隣接する前記セルトランジスタ層と前記キャパシタ層とには、前記セルトランジスタと前記セルトランジスタと電気的に接続される前記キャパシタとを有するメモリ素子が複数設けられ、複数の前記メモリ素子を駆動する駆動回路は、交互に積層された前記セルトランジスタ層及び前記キャパシタ層の最下層に設けられ、前記セルトランジスタは、酸化物半導体チャネルが形成され、前記駆動回路は、単結晶半導体基板にチャネルを有するトランジスタを有し、前記セルトランジスタ層のビット線と前記駆動回路とを接続するコンタクトプラグを有し、前記コンタクトプラグは、前記セルトランジスタ層と前記キャパシタ層とが交互に積層される方向に延びているメモリ装置

請求項2

請求項1において、前記酸化物半導体は、InとGaとZnとを有するメモリ装置。

請求項3

請求項1または請求項2において、前記セルトランジスタ層と前記キャパシタ層とは、3層以上積層されるメモリ装置。

技術分野

0001

本発明は、半導体特性を利用したメモリ装置とその作製方法に関する。

背景技術

0002

1つのキャパシタと1つのトランジスタセルトランジスタともいう)から構成される
DRAM(Dinamic Random Access Memory)は、代表的
なメモリ装置として広く用いられる。

0003

従来、DRAMはプレーナ型トランジスタを用いて形成されてきたが、回路微細化に
伴い、短チャネル効果によるリーク電流を防止するためにゲート立体的に配置するRC
AT(Recessed Channel Array Transistor)を用い
る方法が採用されている(非特許文献1参照)。

先行技術

0004

Kim,”Technology for sub−50nmDRAMandNANDFlash Manufacturing” TECHNICAL DIGEST OF INTERATINALLECTRON DEVICESMEETING, pp333−336, 2005

発明が解決しようとする課題

0005

ところで、従来のDRAMでは、情報を読み出すとキャパシタの電荷は失われるため、
情報の読み込みの度に、再度書き込み動作を行う必要がある。また、記憶素子を構成する
トランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でもキャパ
シタの電荷が流出、またはキャパシタへ電荷が流入するため、データの保持期間が短い。
このため、所定の周期で再度の書き込み動作リフレッシュ動作)が必要であるといった
問題があった。

0006

一方でメモリ装置の高集積化に伴い、メモリ素子占有面積縮小が求められている。
しかし、上述のプレーナ型トランジスタ及びその変形であるRCATでは、回路の配線幅
を小さくする以外には、これ以上の集積化は困難であり、このような従来の技術を用いた
場合のメモリ素子の面積は8F2以上(Fは最小加工寸法)、又は6F2以上である。し
たがってより小さい面積、例えば4F2を実現する技術が求められている。

0007

本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一
態様は、可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供
することを課題とする。

課題を解決するための手段

0008

上記目的を達成するために、本発明は、メモリ装置内のメモリ素子のセルトランジスタ
として、リーク電流の極めて小さいトランジスタを用いることに着眼した。さらにメモリ
セルの占有面積を縮小するために、ビット線ワード線とが交差する領域に、当該トラン
スタソース及びドレイン縦方向に積層されるように形成すればよい。さらにキャパ
シタは、当該トランジスタの上方に積層すればよい。

0009

すなわち、本発明の一態様は、基板上にセルトランジスタと、キャパシタとが積層され
たメモリ装置であって、セルトランジスタは、ビット線上に半導体層と、半導体層の側面
と接するゲート絶縁層と、を有し、半導体層の側面の少なくとも一部は、ゲート絶縁層を
介してワード線に覆われている。また、キャパシタは、半導体層の上面に接する容量電極
と、容量電極上に絶縁層と、絶縁層上に容量配線と、を有する。さらにセルトランジスタ
の半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている。

0010

このように、セルトランジスタはビット線とワード線とが交差する領域に形成され、さ
らにキャパシタが当該セルトランジスタと重畳するように形成されているため、基板面積
に対するメモリ素子の占有面積を極めて低減することができる。さらにセルトランジスタ
チャネルが形成される半導体層に、シリコンよりもバンドギャップの広い材料からなる
半導体を適用することにより、セルトランジスタのオフ電流が低減され、データの保持期
間を極めて長くすることができる。

0011

また、本発明の他の一態様は、上記メモリ装置における半導体層が、バンドギャップが
2.5電子ボルト以上4電子ボルト以下の材料から構成される。

0012

また、本発明の他の一態様は、上記メモリ装置における半導体層が、酸化物半導体から
構成される。

0013

特に、セルトランジスタのチャネルが形成される半導体層に、上記のようなバンドギャ
ップの値を有する半導体を適用することにより、セルトランジスタのオフ電流を極めて低
い値とすることが可能となる。

0014

また、本発明の他の一態様は、上記ビット線の下に、上記セルトランジスタを駆動する
駆動回路を有することを特徴とする、メモリ装置である。

0015

このように、ビット線の下に駆動回路を設けることにより、メモリ素子の占有面積を削
減することができる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。

0016

また、本発明の一態様のメモリ装置の作製方法は、絶縁表面上にビット線を形成する工
程と、ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層
を形成する工程と、ビット線及び半導体層を覆うゲート絶縁層を形成する工程と、ゲート
絶縁層を介して半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、半導
体層の上面を露出させるようにゲート絶縁層の一部を除去する工程と、半導体層の上面に
接する容量電極を形成する工程と、容量電極上に、絶縁層と容量配線とを積層して形成す
る工程と、を有する。

0017

上記のような作製方法によれば、占有面積が極めて小さく、且つデータの保持期間の極
めて長いメモリ素子を作製することができる。

0018

なお、本明細書等において、ビット線とはセンスアンプ等に接続した配線、あるいは、
センスアンプ等により電位増幅される配線という意味に解釈してもよい。また、ワード
線とはセルトランジスタのゲートに接続する配線という意味に解釈してもよい。

発明の効果

0019

本発明によれば、可能な限り占有面積が削減され、データ保持期間の極めて長い半導体
メモリ装置を提供できる。

図面の簡単な説明

0020

本発明の一態様の、メモリ装置を説明する図。
本発明の一態様の、メモリ装置の作製方法を説明する図。
本発明の一態様の、メモリ装置の作製方法を説明する図。
本発明の一態様の、メモリ装置を説明する図。
本発明の一態様の、メモリ装置を説明する図。
本発明の一態様の、メモリ装置を説明する図。
酸化物半導体の一例。
酸化物半導体の一例。
酸化物半導体の一例。
ゲート電圧電界効果移動度の関係。
ゲート電圧とドレイン電流の関係。
ゲート電圧とドレイン電流の関係。
ゲート電圧とドレイン電流の関係。
トランジスタの特性。
トランジスタの特性。
トランジスタの特性。
トランジスタのオフ電流の温度依存性

実施例

0021

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。

0022

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。

0023

また、本明細書においては、セルトランジスタのソースとはビット線側電極あるいは
領域を指し、セルトランジスタのドレインとはキャパシタ側の電極あるいは領域を指すも
のとする。

0024

(実施の形態1)
本実施の形態では、本発明の一態様である半導体メモリ装置の構成例について、図1
図6を用いて説明する。

0025

図1(A)は、メモリ装置100の上面概略図であり、図1(B)は、図1(A)中の
切断線A−A’に沿った断面概略図である。なお、明瞭化のため、図1(A)には容量線
119は明示していない。

0026

メモリ装置100は、並行する複数のビット線103と、ビット線103と直交する複
数のワード線105と、を有し、ビット線103とワード線105の重なる領域に、セル
トランジスタ150及びキャパシタ160が積層して形成されている。

0027

セルトランジスタ150は、基板101の表面を覆う下地絶縁層113上に形成される
。セルトランジスタ150は、ビット線103上に半導体層109と容量電極107が積
層されている。また半導体層109の側面は、ゲート絶縁層111を介してワード線10
5に覆われている。したがって、セルトランジスタ150は、半導体層109の側面を覆
うワード線105がゲートとして機能し、その底面に接するビット線103がソース、ま
た上面に接する容量電極107がドレインとして機能する、縦型のトランジスタである。

0028

図6には、図1(A)中のビット線103に沿った切断線B−B’に沿った断面概略図
を示している。図6に示すように、ワード線105は、ゲート絶縁層111を介して半導
体層109の側面を覆うように断線することなく形成されているため、一つのワード線1
05に接続され、一列に配置される複数のセルトランジスタ150のそれぞれに同じ電位
を与えることが出来る。また、隣接するワード線105間は絶縁層により絶縁されている

0029

キャパシタ160は、セルトランジスタ150の上方に積層して形成され、容量電極1
07と、容量線119と、これらに挟持された絶縁層117から構成される。

0030

データを書込む際には、セルトランジスタ150をオン状態とし、ビット線103と容
量線119との電位差に応じた電流が半導体層109に形成されたチャネルを介して容量
電極107に流れることにより、キャパシタ160に電荷が保持される。その後セルトラ
ンジスタ150をオフ状態とすることにより、書込まれたデータを保持することができる

0031

また、データを読み出す際は、セルトランジスタ150をオン状態とすることにより、
キャパシタ160に保持された電荷に応じた電流が半導体層109に形成されたチャネル
を介してビット線103に流れる。したがってこの際のビット線103の電位の変化を、
当該ビット線103に接続されたセンスアンプなどの読み出し回路で検知することにより
読み出しを行うことができる。

0032

ここで、セルトランジスタ150、及びキャパシタ160のワード線105方向の幅は
、ビット線103の幅と概略一致させることができる。さらにこれらのビット線103方
向の幅は、ワード線105の幅と概略一致させることができる。したがって、セルトラン
ジスタ150及びキャパシタ160の基板101表面における占有面積は、極めて小さい
ものとすることが可能となる。

0033

また、セルトランジスタ150のチャネル長は、半導体層109の厚さを変えることに
より制御することができる。したがって、微細化に伴いビット線103やワード線105
などの線幅が極めて小さくなった場合でも、任意のチャネル長とすることができるため、
短チャネル効果を抑制することができる。

0034

セルトランジスタ150のチャネル長は、ゲート絶縁層111の厚さにもよるが、例え
ば半導体層109の対角の長さまたは直径に対して10倍以上、好ましくは20倍以上と
すると、短チャネル効果を抑制できるため好ましい。

0035

また、図1及び図6において、半導体層109を角柱形状として明示したが、円柱形
としてもよい。例えば半導体層109が角柱形状であれば、その側面近傍に形成されるチ
ネルの実効的な幅を大きくとれるため、セルトランジスタ150のオン電流を高くする
ことができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲー
電界が均一に印加されるため、信頼性の高いセルトランジスタ150とすることができ
る。例えばさらにオン電流を高くしたい場合には、半導体層109の底面の形状を例えば
星型多角形のように、少なくともひとつの内角が180°を超える多角形凹多角形)と
してもよい。

0036

また、図1及び図6において、ワード線105はゲート絶縁層111を介して半導体層
109の側面を覆う構成としたが、少なくとも半導体層109の側面の一部を覆って形成
されていればよい。例えば半導体層109のワード線105に沿った片側の側面にのみ、
ワード線105を設ける構成とすれば、ビット線103方向の集積度を高くすることがで
きる。一方で図1及び図6のように半導体層109の側面を覆う構成とすれば、セルトラ
ンジスタ150の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来
る。

0037

ここで、セルトランジスタ150にはオフ電流が極めて小さいトランジスタを用いるこ
とによって、キャパシタ160に長期間に渡って保持することが可能となる。したがって
メモリ装置100において、定期的なデータの再書込み動作(以下、リフレッシュ動作と
も呼ぶ。)が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能と
なり、実質的に不揮発性のメモリ装置100として機能させることが可能となる。

0038

オフ電流が極めて小さいトランジスタとしては、チャネルが形成される半導体層にシリ
コンよりも広いバンドギャップを有する半導体を適用したトランジスタが挙げられる。シ
リコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸
化物半導体、窒化物半導体などがある。

0039

具体的には、非常に高いオフ抵抗を得るためには、シリコン(バンドギャップ1.1電
ボルト)では不十分で、バンドギャップが2.5電子ボルト以上4電子ボルト以下、好
ましくは3電子ボルト以上3.8電子ボルト以下のワイドバンドギャップ半導体を使用す
ることが必要となる。例えば、酸化インジウム酸化亜鉛等の酸化物半導体、窒化ガリ
ム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。

0040

例えば、セルトランジスタ150として、チャネルが形成される半導体層109に酸化
物半導体を適用したトランジスタを用いることができる。

0041

また、セルトランジスタ150はオフ電流が極めて小さいトランジスタであるため、電
荷を保持するキャパシタ160のサイズを縮小することができる。また、キャパシタ16
0のサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能な
メモリ装置100とすることができる。

0042

以上のように本実施の形態で例示したメモリ装置100は、基板101の表面に対して
極めて占有面積が小さいセルトランジスタ150及びキャパシタ160からなるメモリ素
子を有するメモリ装置である。また、当該セルトランジスタ150をオフ電流の極めて小
さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置100とす
ることが可能となる。

0043

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0044

(実施の形態2)
本実施の形態では、実施の形態1で例示したメモリ装置100の作製方法について、図
2及び図3を用いて説明する。

0045

なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、公知の半導
集積回路作製技術を参照すればよい。

0046

まず、基板101上に下地絶縁層113を形成する。

0047

基板101として使用することができる素材に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板101に
は、フュージョン法フロート法で作製されるガラス基板石英基板半導体基板セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が730℃以上のものを用いると良い。

0048

下地絶縁層113は、基板101からの不純物拡散を抑制する機能を有する。例えば
酸化物絶縁膜窒化物絶縁膜などを、CVD法スパッタリング法などの各種成膜方法
形成すればよい。また基板101に半導体基板を用いる場合には、その表面を熱酸化して
形成してもよい。また、下地絶縁層113は必要なければ形成しなくても良い。

0049

続いて、下地絶縁層113上にビット線103を形成する。ビット線103はスパッタ
リング法やCVD法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフ
ィ法を用いて加工することにより形成される。

0050

導電膜に用いられる材料としては、アルミニウムクロム、銅、タンタルチタン、モ
リブデン、タングステン等から選ばれた元素、又は上述した元素を成分とする合金、又は
上述した元素を組み合わせた合金などが挙げられる。また、当該導電膜は単層でも2層以
上の積層としてもよい。特に、アルミニウムや銅などの金属膜の下側、又は上側、若しく
はその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜
積層してもよい。また、マンガンマグネシウムジルコニウムベリリウムネオジム
スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。

0051

その後、下地絶縁層113及びビット線103を覆うように、半導体膜129を形成す
る。ここで半導体膜129のビット線103上の厚さは、後の平坦化工程で膜厚が減少し
てしまうことを考慮して、あらかじめセルトランジスタのチャネル長よりも厚くなるよう
に形成することが好ましい。本実施の形態では、半導体膜129として酸化物半導体膜
スパッタリング法により形成する。具体的には、In−Ga−Zn系酸化物半導体ターゲ
ットを用いてスパッタリング法により形成する。

0052

なお、酸化物半導体膜として用いることのできる材料は上記に限定されない。酸化物
導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好まし
い。特にInとZnを含むことが好ましい。

0053

また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)
、アルミニウム(Al)、又はランタノイドから選ばれた一種又は複数種を有することが
好ましい。

0054

ランタノイドとして、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、
ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)
テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(E
r)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)がある。

0055

例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を
用いることができる。

0056

また、例えば、二元系金属の酸化物半導体として、In−Zn系酸化物、Sn−Zn系
酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系
酸化物、In−Ga系酸化物等を用いることができる。

0057

また、例えば、三元系金属の酸化物半導体として、In−Ga−Zn系酸化物(IGZ
Oとも表記する)、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、In−Al
−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−
Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Z
n系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn
系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系
酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸
化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物等を用いることができる。

0058

また、例えば、四元系金属の酸化物半導体として、In−Sn−Ga−Zn系酸化物、
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al
−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等
を用いることができる。

0059

なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分と
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素を含有させても良い。

0060

また、上記金属酸化物にSiO2を含ませた酸化物半導体で酸化物半導体膜を形成する
こともできる。

0061

また、酸化物半導体膜を、InMO3(ZnO)m(m>0)で表記される酸化物半導
体で形成することができる。ここで、Mは、Ga、Al、Mn、及びCoから選ばれた一
つ又は複数の金属元素を示す。

0062

例えば、In:Ga:Zn=1:1:1あるいはIn:Ga:Zn=2:2:1の原子
比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。

0063

あるいは、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3あるいはI
n:Sn:Zn=2:1:5の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸
化物を用いても良い。

0064

しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度不純物濃度欠陥密度、金属元素と酸素原子数比原子間結合距離、密
度等を適切なものとすることが好ましい。

0065

例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。

0066

なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2
+(c−C)2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の
酸化物でも同様である。

0067

酸化物半導体は単結晶でも、非単結晶でもよい。

0068

非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中結晶性を有する部分
を含む構造でもよい。なお、アモルファス欠陥が多いため、非アモルファスが好ましい

0069

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。

0070

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。

0071

なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用
できるよう三次元拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、数式(1)にて定義される。

0072

0073

なお、数式(1)において、S0は、測定面(座標(x1,y1)(x1,y2)(x
2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し
、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:Atomic Fo
rce Microscope)にて評価可能である。

0074

ここで、酸化物半導体膜にはアルカリ金属水素原子水素分子、水、水酸基、又は水
素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばス
パッタリングターゲット成膜に用いるガスに上記不純物が混入しないようにする。また
、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより
、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化
物半導体膜を成膜後に、加熱処理をして酸化物半導体膜中の水分、又は水素を脱離しても
良い。当該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。

0075

次に、半導体膜129上に絶縁膜143を形成する。絶縁膜143は後に半導体膜12
9をエッチングして半導体層109とする際のハードマスクとして用いる膜であるため、
半導体膜129とエッチングの選択比が大きい材料を用い、また当該エッチングに耐えう
る厚さに形成する。

0076

その後、絶縁膜143上に接し、後の半導体層109となる領域と重なるように、レジ
スト141を形成する。この時点での断面概略図が図2(A)に相当する。

0077

続いて、レジスト141に覆われていない領域の絶縁膜143をエッチングしてハード
マスク145を形成する。ハードマスク145を形成後、レジスト141を除去してもよ
い。その後、ハードマスク145に覆われていない領域の半導体膜129に対し、異方性
のエッチングを行うことにより、半導体層109を得る。ここでエッチングの際に、ハー
ドマスク145、ビット線103及び下地絶縁層113がほとんどエッチングされない条
件を選択する。

0078

なお、半導体膜129のエッチングの際、ハードマスク145がエッチングされないよ
うな条件で異方性エッチングを行い、形成後の半導体層109の形状が、概略柱状円柱
状、多角柱状を含む。)になるように形成することが好ましい。ここで例えば半導体層1
09の形状が錐状であった場合、形成されるセルトランジスタ150の実効的なチャネル
幅がドレイン(容量電極)に近づくほど小さくなってしまうためオン電流が低下してしま
う。

0079

ここでハードマスク145の形成後にレジスト141を除去していない場合は、半導体
層109の形成後にレジスト141を除去する。

0080

続いて、下地絶縁層113、ビット線103、半導体層109及びハードマスク145
の露出している部分を覆う絶縁膜147を形成する。絶縁膜147の一部は後のゲート絶
縁層111となるため、半導体層109の側壁に接する部分は均一な膜厚になるように成
膜する。絶縁膜147は、CVD法、スパッタリング法などの成膜方法によって形成する
ことができる。なお、ここで絶縁膜147の膜中及び半導体層109との界面には水、水
素、水素化合物などの水素原子を含む不純物が十分低減されていることが好ましい。

0081

絶縁膜147としては、例えば酸化珪素窒化酸化珪素酸化窒化珪素窒化珪素、酸
化ハフニウム、酸化アルミニウム酸化タンタル酸化イットリウム、ハフニウムシリケ
ート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート
HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミ
ネート(HfAlxOyNz(x>0、y>0、z>0))等を含む膜を、単層で、又は
積層させることで、形成することができる。

0082

この段階における断面概略図が図2(B)に相当する。

0083

次に、ワード線105を形成する。まず、半導体層109が形成されていない領域を埋
めるように厚い導電膜を成膜する。当該導電膜はスパッタリング法やCVD法などの成膜
方法により成膜できる。導電膜に用いる材料としては、ビット線103を構成する導電膜
と同様の材料を用いることができる。その後、当該導電膜の表面を平坦化する。ここで、
平坦化工程は、絶縁膜147、又はハードマスク145が露出した時点で停止する。

0084

続いて公知のフォトリソグラフィ法を用いて導電膜を選択的にエッチングすることによ
り、ビット線103と直交するワード線105のパターンを形成する。

0085

その後、ワード線105のパターン間(図示しない)を埋めるように厚い絶縁膜を形成
した後、当該絶縁膜の表面を平坦化する。当該平坦化工程は、半導体層109が露出した
時点で停止する。したがって、半導体層109の上部に形成された絶縁膜147の一部、
及びハードマスク145は当該平坦化工程により除去される。

0086

以上の工程により、ワード線105、及びゲート絶縁層111が形成される。この段階
における断面概略図が図2(C)に相当する。

0087

続いて、ワード線105の表面及びゲート絶縁層111の上部表面を覆う絶縁層115
を形成する。絶縁層115はCVD法やスパッタリング法などの成膜方法により絶縁膜を
成膜した後に半導体層109が露出するように選択的にエッチングして形成する。

0088

その後、半導体層109の上表面に接する容量電極107を形成する。容量電極107
は、絶縁層115及び半導体層109を覆う導電膜をCVD法やスパッタリング法などの
成膜方法により成膜した後、選択的にエッチングすることにより形成できる。この段階に
おける断面概略図が、図3(A)に相当する。容量電極107を構成する導電膜に用いる
材料としては、ビット線103を構成する導電膜と同様の材料を用いることができる。

0089

続いて、絶縁層117及び容量線119を形成して、半導体層109上にキャパシタ1
60を形成する(図3(B)参照)。

0090

まず、絶縁層117をCVD法などの成膜方法により形成し、これと接する容量線11
9を形成する。ここで容量線119を構成する導電膜に用いる材料としては、ビット線1
03を構成する導電膜と同様の材料を用いることができる。ここで、絶縁層117の膜厚
が薄いほど、また絶縁層117に用いる材料の誘電率が高いほど、キャパシタ160の容
量を大きくできる。しかし本実施の形態で作製するセルトランジスタ150はオフ電流が
極めて小さいため、キャパシタ160をその容量が比較的小さくなるように形成してもよ
い。

0091

キャパシタ160の容量は、セルトランジスタ150のオフ電流が低いほど、言い換え
るとセルトランジスタの150のオフ抵抗が高いほど小さくすることができる。例えば通
常のシリコンを用いたDRAMよりもオフ抵抗が100倍高ければ、キャパシタ160の
容量を100分の1としても同じリフレッシュ頻度で動作させることが可能である。一方
、従来のDRAMと同じキャパシタ容量であれば、リフレッシュ頻度を100分の1まで
低減できるため、デバイスとしての消費電力を極めて低減することができる。

0092

セルトランジスタ150のオフ抵抗は、チャネルが形成される半導体層109における
熱的に励起するキャリアの濃度に反比例する。ドナーアクセプタによるキャリアが全く
存在しない状態(真性半導体)であっても、シリコンの場合にはバンドギャップが1.1
電子ボルトであるため、室温(300K)での熱励起キャリアの濃度は1×1011cm
−3程度である。

0093

一方、例えばバンドギャップが3.2電子ボルトの半導体の場合では熱励起キャリアの
濃度は1×10−7cm−3程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃
度に反比例するので、バンドギャップ3.2電子ボルトの半導体の抵抗率は、シリコンよ
り18桁も大きい。

0094

このようなバンドギャップの広い半導体が適用されたセルトランジスタ150は、極め
て低いオフ電流とすることができるため、キャパシタ160に保持される電荷は、極めて
長い期間保持させることが可能となる。したがって、キャパシタ160を小さくできると
共に、リフレッシュ動作を無くす、若しくはその頻度を極めて低くすることができる。

0095

以上の工程により、基板表面に対する占有面積が極めて低減された複数のメモリ素子を
有するメモリ装置100を形成することができる。またこのような工程を経て作製された
メモリ装置100は、データ保持期間を極めて長くすることが可能であるため、データの
リフレッシュ動作が不要、若しくはその頻度の極めて低いメモリ装置100とすることが
できる。

0096

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0097

(実施の形態3)
結晶性部分と非結晶性部分とを有し、結晶性部分の配向c軸配向に揃っている酸化物
半導体であるCAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)について説明する。

0098

CAAC−OSは新規な酸化物半導体である。

0099

CAAC−OSは、c軸配向し、かつab面、表面または界面の方向から見て三角形
または六角形状の原子配列を有する。

0100

そして、CAAC−OSは、c軸においては金属原子が層状または金属原子と酸素原子
とが層状に配列している。

0101

さらに、CAAC−OSは、ab面においてはa軸またはb軸の向きが異なる(c軸を
中心に回転している)。

0102

CAAC−OSとは、広義には、非単結晶である。

0103

そして、CAAC−OSは、ab面に垂直な方向から見て、三角形、六角形、正三角形
または正六角形の原子配列を有する。

0104

さらに、CAAC−OSは、c軸方向に垂直な方向から見て、金属原子が層状、または
金属原子と酸素原子が層状に配列した相を含む酸化物である。

0105

CAAC−OSは単結晶ではないが、非晶質のみから形成されているものでもない。

0106

また、CAAC−OSは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の
結晶部分の境界を明確に判別できないこともある。

0107

CAAC−OSを構成する酸素の一部は窒素で置換されてもよい。

0108

また、CAAC−OSを構成する個々の結晶部分のc軸は一定の方向(例えば、CAA
C−OSが形成される基板面、CAAC−OSの表面などに垂直な方向)に揃っていても
よい。

0109

若しくは、CAAC−OSを構成する個々の結晶部分のab面の法線は一定の方向(例
えば、CAAC−OSが形成される基板面、CAAC−OSの表面などに垂直な方向)を
向いていてもよい。

0110

CAAC−OSは、その組成などに応じて、導体であったり、半導体であったり、絶縁
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。

0111

例えば、膜状に形成されたCAAC−OSを、膜表面または基板面に垂直な方向から電
顕微鏡で観察すると三角形または六角形の原子配列が認められる。

0112

さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子(ま
たは窒素原子)の層状配列が認められる。

0113

図7乃至図9を用いて、CAAC−OSに含まれる結晶構造の一例について説明する。

0114

なお、図7乃至図9において、上方向がc軸方向であり、c軸方向と直交する面がab
面である。

0115

本実施の形態において、上半分、下半分とは、ab面を境にした場合の上半分、下半分
をいう。

0116

図7(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4
配位のO)と、を有する構造Aを示す。

0117

ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼
ぶ。

0118

構造Aは、八面体構造をとるが、簡単のため平面構造で示している。

0119

なお、構造Aは上半分および下半分にはそれぞれ3個ずつ4配位のOがある。構造Aに
示す小グループは電荷が0である。

0120

図7(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造Bを示す。

0121

3配位のOは、いずれもab面に存在する。構造Bの上半分および下半分にはそれぞれ
1個ずつ4配位のOがある。

0122

また、Inも5配位をとるため、構造Bをとりうる。構造Bの小グループは電荷が0で
ある。

0123

図7(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構
造Cを示す。

0124

構造Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。構
造Cの小グループは電荷が0である。

0125

図7(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構
造Dを示す。

0126

構造Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。

0127

構造Dの小グループは電荷が+1となる。

0128

図7(E)に、2個のZnを含む構造Eを示す。

0129

構造Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。構
造Eの小グループは電荷が−1となる。

0130

本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの
集合体を大グループユニットセルともいう。)と呼ぶ。

0131

ここで、これらの小グループ同士が結合する規則について説明する。

0132

図7(A)に示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接In
を有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。

0133

図7(B)に示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し
、下半分の1個のOは、上方向に1個の近接Gaを有する。

0134

図7(C)に示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し
、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。

0135

この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子
の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接
金属原子の数は等しい。

0136

Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数
の和は4になる。

0137

従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配
位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合すること
ができる。

0138

その理由を以下に示す。例えば、6配位の金属原子(InまたはSn)が下半分の4配
位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(Gaま
たはIn)または4配位の金属原子(Zn)のいずれかと結合することになる。

0139

これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する

0140

また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合し
て中グループを構成する。

0141

図8(A)に、In−Sn−Zn−O系の層構造を構成する中グループAのモデル図を
示す。

0142

図8(B)に、3つの中グループで構成される大グループBを示す。

0143

なお、図8(C)は、図8(B)の層構造をc軸方向から観察した場合の原子配列を示
す。

0144

中グループAでは、3配位のOは省略し、4配位のOは個数のみである。

0145

例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。

0146

同様に、中グループAにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配
位のOがあり、丸枠の1として示している。

0147

また、中グループAにおいて、下半分には1個の4配位のOがあり、上半分には3個の
4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがあるZnとを示している。

0148

中グループAは、In−Sn−Zn−O系の層構造を構成し、上から順に4配位のOが
3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分に
あるInと結合する。

0149

そのInが、上半分に3個の4配位のOがあるZnと結合する。

0150

そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半
分にあるInと結合する。

0151

そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合する

0152

この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分およ
び下半分にあるSnと結合している構成である。

0153

この中グループが複数結合して大グループを構成する。

0154

ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.
667、−0.5と考えることができる。

0155

例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)
の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+
1となる。

0156

そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要
となる。

0157

電荷−1をとる構造として、構造Eに示すように、2個のZnを含む小グループが挙げ
られる。

0158

例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれ
ば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。

0159

具体的には、大グループBが繰り返されることで、In−Sn−Zn−O系の結晶(I
n2SnZn3O8)を得ることができる。

0160

得られるIn−Sn−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(m
は0または自然数。)とする組成式で表すことができる。

0161

In−Sn−Zn−O系の結晶は、mの数が大きいと結晶性が向上するため、好ましい。

0162

In−Sn−Zn−O系以外の酸化物半導体を用いた場合も同様である。

0163

例えば、図9(A)に、In−Ga−Zn−O系の層構造を構成する中グループLのモ
デル図を示す。

0164

中グループLにおいて、In−Ga−Zn−O系の層構造を構成する中グループは、上
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合する。

0165

そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下
半分にあるGaと結合する。

0166

そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下
半分にあるInと結合する。

0167

この中グループが複数結合して大グループを構成する。

0168

図9(B)に3つの中グループで構成される大グループMを示す。

0169

なお、図9(C)は、図9(B)の層構造をc軸方向から観察した場合の原子配列を示
している。

0170

ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、そ
れぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループ
は、電荷が0となる。

0171

そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0
となる。

0172

また、In−Ga−Zn−O系の層構造を構成する中グループは、中グループLに限定
されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りう
る。

0173

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0174

(実施の形態4)
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。

0175

移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥が
あるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の
電界効果移動度を理論的に導き出せる。

0176

半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁粒界等)が存在すると仮定すると、数式(2)で表される。

0177

0178

Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。

0179

また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、数式(3)で表される。

0180

0181

eは電気素量、Nはチャネル内の単位面積当たり平均欠陥密度、εは半導体の誘電率
、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量
、Vgはゲート電圧、tはチャネルの厚さである。

0182

なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一
として差し支えない。

0183

線形領域におけるドレイン電流Idは、数式(4)で表される。

0184

0185

ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである

0186

また、Vdはドレイン電圧である。

0187

数式(4)の両辺をVgで割り、更に両辺の対数を取ると、数式(5)で表される。

0188

0189

数式(5)の右辺はVgの関数である。

0190

上の式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとする直線の傾
きから平均欠陥密度Nが求められる。

0191

すなわち、トランジスタのId—Vg特性から、平均欠陥密度を評価できる。

0192

酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、
In:Sn:Zn=1:1:1のものでは平均欠陥密度Nは1×1012/cm2程度で
ある。

0193

このようにして求めた欠陥密度等をもとにμ0=120cm2/Vsが導出される。

0194

欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/Vs程度である

0195

しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度
μ0は120cm2/Vsとなると予想できる。

0196

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離
れた場所における移動度μ1は、数式(6)で表される。

0197

0198

Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求め
ることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(
界面散乱が及ぶ深さ)である。

0199

Dが増加する(すなわち、ゲート電圧が高くなる)と数式(6)の第2項が増加するた
め、移動度μ1は低下することがわかる。

0200

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μの計算結果Eを図10に示す。

0201

なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるSentau
rus Deviceを使用した。

0202

計算において、酸化物半導体のバンドギャップ、電子親和力比誘電率、厚さをそれぞ
れ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。

0203

これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである

0204

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6
電子ボルト、4.6電子ボルトとした。

0205

また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長および
チャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。

0206

計算結果Eで示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピ
ークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下
する。

0207

なお、界面散乱を低減するためには、半導体層表面原子レベルで平坦にすること(A
tomic Layer Flatness)が望ましい。

0208

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した。

0209

なお、計算に用いたトランジスタは酸化物半導体膜に一対のn型半導体領域にチャネル
形成領域が挟まれたものを用いた。

0210

一対のn型半導体領域の抵抗率は2×10−3Ωcmとして計算した。

0211

また、チャネル長を33nm、チャネル幅を40nmとして計算した。

0212

また、ゲート電極の側壁にサイドウォールを有する。

0213

サイドウォールと重なる半導体領域をオフセット領域として計算した。

0214

計算にはシノプシス社製のデバイスシミュレーションソフト、Sentaurus D
eviceを使用した。

0215

図11は、トランジスタのドレイン電流(Id、実線)および移動度(μ、点線)のゲ
ト電圧(Vg、ゲートとソースの電位差)依存性の計算結果である。

0216

ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動
度μはドレイン電圧を+0.1Vとして計算したものである。

0217

図11(A)はゲート絶縁層の厚さを15nmとして計算したものである。

0218

図11(B)はゲート絶縁層の厚さを10nmとして計算したものである。

0219

図11(C)はゲート絶縁層の厚さを5nmとして計算したものである。

0220

ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著
に低下する。

0221

一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った
変化が無い。

0222

図12は、オフセット長サイドウォール長)Loffを5nmとしたもののドレイン
電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。

0223

ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1
Vとして計算したものである。

0224

図12(A)はゲート絶縁層の厚さを15nmとして計算したものである。

0225

図12(B)はゲート絶縁層の厚さを10nmとして計算したものである。

0226

図12(C)はゲート絶縁層の厚さを5nmとして計算したものである。

0227

図13は、オフセット長(サイドウォール長)Loffを15nmとしたもののドレイ
ン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。

0228

ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1
Vとして計算したものである。

0229

図13(A)はゲート絶縁層の厚さを15nmとして計算したものである。

0230

図13(B)はゲート絶縁層の厚さを10nmとして計算したものである。

0231

図13(C)はゲート絶縁層の厚さを5nmとして計算したものである。

0232

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。

0233

なお、移動度μのピークは、図11では80cm2/Vs程度であるが、図12では6
0cm2/Vs程度、図13では40cm2/Vsと、オフセット長Loffが増加する
ほど低下する。

0234

また、オフ電流も同様な傾向がある。

0235

一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の
低下に比べるとはるかに緩やかである。

0236

また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる1
0μAを超えることが示された。

0237

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0238

(実施の形態5)
In、Sn、Znを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形
成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理
行うことで良好な特性を得ることができる。

0239

なお、In、Sn、Znは組成比でそれぞれ5atomic%以上含まれていると好ま
しい。

0240

In、Sn、Znを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで
、トランジスタの電界効果移動度を向上させることが可能となる。

0241

また、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる

0242

nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、nチャ
ネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、
低消費電力化が可能となる。

0243

さらに、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値
電圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる

0244

以下In、Sn、Znを含有する酸化物半導体を用いたトランジスタの特性を示す。

0245

サンプルA〜C共通条件
組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr
/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの
厚さとなるように基板上に酸化物半導体膜を成膜した。

0246

次に、酸化物半導体膜を島状になるようにエッチング加工した。

0247

そして、酸化物半導体膜上に50nmの厚さとなるようにタングステン層を成膜し、こ
れをエッチング加工してソース電極及びドレイン電極を形成した。

0248

次に、プラズマCVD法を用いて、シランガス(SiH4)と一酸化二窒素(N2O)
を用いて100nmの厚さとなるように酸化窒化珪素膜(SiON)を形成してゲート絶
縁層とした。

0249

次に、15nmの厚さとなるように窒化タンタルを形成し、135nmの厚さとなるよ
うにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。

0250

さらに、プラズマCVD法を用いて、300nmの厚さとなるように酸化窒化珪素膜(
SiON)を形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜
した。

0251

次に、層間絶縁膜にコンタクトホールを形成し、50nmの厚さとなるように第1のチ
タン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚
さとなるように第2のチタン膜を形成し、これらをエッチング加工して測定用パッド
形成した。

0252

以上のようにしてトランジスタを有する半導体装置を形成した。

0253

(サンプルA)
サンプルAは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。

0254

また、サンプルAは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加
工前に加熱処理を施さなかった。

0255

(サンプルB)
サンプルBは基板を200℃になるように加熱した状態で酸化物半導体膜の成膜を行っ
た。

0256

また、サンプルBは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加
工前に加熱処理を施さなかった。

0257

基板を加熱した状態で成膜を行った理由は、酸化物半導体膜中でドナーとなる水素を追
い出すためである。

0258

(サンプルC)
サンプルCは基板を200℃になるように加熱した状態で酸化物半導体膜の成膜を行っ
た。

0259

さらに、サンプルCは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング
加工前に窒素雰囲気で650℃1時間の加熱処理を施した後、酸素雰囲気で650℃1時
間の加熱処理を施した。

0260

窒素雰囲気で650℃1時間の加熱処理を施した理由は、酸化物半導体膜中でドナーと
なる水素を追い出すためである。

0261

ここで、酸化物半導体膜中でドナーとなる水素を追い出すための加熱処理で酸素も離脱
し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。

0262

そこで、酸素雰囲気で650℃1時間の加熱処理を施すことにより、酸素欠損を低減す
る効果を狙った。

0263

(サンプルA〜Cのトランジスタの特性)
図14(A)にサンプルAのトランジスタの初期特性を示す。

0264

図14(B)にサンプルBのトランジスタの初期特性を示す。

0265

図14(C)にサンプルCのトランジスタの初期特性を示す。

0266

サンプルAのトランジスタの電界効果移動度は18.8cm2/Vsecであった。

0267

サンプルBのトランジスタの電界効果移動度は32.2cm2/Vsecであった。

0268

サンプルCのトランジスタの電界効果移動度は34.5cm2/Vsecであった。

0269

ここで、サンプルA〜Cと同様の成膜方法で形成した酸化物半導体膜の断面を透過型
微鏡(TEM)で観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルC
と同様の成膜方法で形成したサンプルには結晶性が確認された。

0270

そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶
性部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。

0271

通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため
、成膜時に基板加熱を行ったサンプルは新しい構造を有している。

0272

また、図14(A)〜(C)を比較すると、成膜時に基板加熱を行うこと、又は、成膜
後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、n
チャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。

0273

即ち、成膜時に基板加熱を行ったサンプルBのしきい値電圧は、成膜時に基板加熱を行
っていないサンプルAのしきい値電圧よりもプラスシフトしている。

0274

また、成膜時に基板加熱を行ったサンプルB及びサンプルCを比較した場合、成膜後に
加熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりも
プラスシフトしていることがわかる。

0275

また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の
温度が高いほど水素が離脱しやすい。

0276

よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能で
あると考察した。

0277

(サンプルBとサンプルCのゲートBTストレス試験結果)
サンプルB(成膜後加熱処理なし)及びサンプルC(成膜後加熱処理あり)に対してゲ
ートBTストレス試験を行った。

0278

まず、基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特
性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した

0279

次に、基板温度を150℃とし、Vdsを0.1Vとした。

0280

次に、ゲート絶縁層に印加されるVgsに20Vを印加し、そのまま1時間保持した。

0281

次に、Vgsを0Vとした。

0282

次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性
の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した

0283

以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比
較することをプラスBT試験と呼ぶ。

0284

一方、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Id
s特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測
定した。

0285

次に、基板温度を150℃とし、Vdsを0.1Vとした。

0286

次に、ゲート絶縁層に印加されるVgsに−20Vを印加し、そのまま1時間保持した

0287

次に、Vgsを0Vとした。

0288

次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性
の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定し
た。

0289

以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を
比較することをマイナスBT試験と呼ぶ。

0290

図15(A)はサンプルBのプラスBT試験結果であり、図15(B)はサンプルBの
マイナスBT試験結果である。

0291

図16(A)はサンプルCのプラスBT試験結果であり、図16(B)はサンプルCの
マイナスBT試験結果である。

0292

プラスBT試験及びマイナスBT試験はトランジスタの劣化具合を判別する試験である
が、図15(A)及び図16(A)を参照すると少なくともプラスBT試験の処理を行う
ことにより、しきい値電圧をプラスシフトさせることができることがわかった。

0293

特に、図15(A)ではプラスBT試験の処理を行うことにより、トランジスタがノー
マリーオフ型になったことがわかる。

0294

よって、トランジスタの作製時の加熱処理に加えて、プラスBT試験の処理を行うこと
により、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを
形成することができることがわかった。

0295

図17はサンプルAのトランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数
との関係を示す。

0296

ここでは、測定時の基板温度の逆数に1000を掛け数値(1000/T)を横軸と
している。

0297

なお、図17ではチャネル幅1μmの場合における電流量を図示している。

0298

基板温度が125℃(1000/Tが約2.51)のとき1×10−19A以下となっ
ていた。

0299

基板温度が85℃(1000/Tが約2.79)のとき1×10−20A以下となって
いた。

0300

つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であるこ
とがわかった。

0301

なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流である
ことは明らかである。

0302

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0303

(実施の形態6)
本実施の形態では、半導体回路が形成された基板上にメモリ素子が積層されたメモリ装
置の例について図4及び図5を用いて説明する。

0304

図4はメモリ装置200の断面概略図である。メモリ装置200は、センスアンプや、
デコーダ等の、メモリ素子を駆動するための回路(駆動回路203)が、単結晶半導体基
板201表面に公知の半導体集積回路技術を用いて形成されている。その上にセルトラン
ジスタ層205が設けられ、さらにその上にキャパシタ層207が形成されている。

0305

図4に示されるセルトランジスタ、及びキャパシタは、実施の形態2を参照して作製で
きる。

0306

セルトランジスタのビット線は、コンタクトプラグを介してその下層に設けられた駆動
回路203と電気的に接続される。したがって、駆動回路203から出力された電位信号
は、共通するビット線を介して各セルトランジスタに入力される。

0307

またここでは図示しないが、セルトランジスタ層205のワード線はそれぞれ同様にコ
タクトプラグ等を介して駆動回路203に電気的に接続されている。したがって、駆動
回路203から出力される電位に応じて、セルトランジスタのオンオフを制御すること
ができる。

0308

このような構成とすることにより、メモリ装置200は、駆動回路203によってその
上方に設けられるセルトランジスタを制御することにより、書込み、読み出し動作を行う
ことができる。

0309

以上のように、単結晶半導体基板201上に、集積化されたセルトランジスタ層205
及びキャパシタ層207を積層することにより、基板表面に対する占有面積が縮小され、
より集積化されたメモリ装置200とすることができる。

0310

ここで、セルトランジスタ層205及びキャパシタ層207上に形成された絶縁層を介
して、さらに上方にセルトランジスタ層及びキャパシタ層を積層することもできる。

0311

セルトランジスタ層を積層した構成の一例として、図5にメモリ装置220の断面概略
図を示す。

0312

メモリ装置220は、単結晶半導体基板201表面に形成された駆動回路203上に、
セルトランジスタ層205a、キャパシタ層207a、セルトランジスタ層205b、及
びキャパシタ層207bが順に積層されている。

0313

図5には、基板側から2層目となるセルトランジスタ層205bのビット線と、駆動回
路203とがコンタクトプラグを介して電気的に接続される領域を含む断面概略図を示し
ている。

0314

また、キャパシタ層207aとセルトランジスタ層205bとの間には絶縁層が設けら
れている。当該絶縁層は、キャパシタ層の容量配線とビット線やワード線との間に形成さ
れる寄生容量を緩和するため、膜厚を十分厚くするか、低誘電率絶縁材料を用いて形成
してもよい。

0315

なお、本実施の形態では、セルトランジスタ及びキャパシタからなるメモリ素子を2層
積層する構成を例示したが、これに限られず3層以上の積層とすることができる。また、
ここでは1層目のセルトランジスタの直上に2層目のセルトランジスタを設ける構成とし
ているが、2層目のセルトランジスタを基板表面と平行な向きにずらして形成してもよい

0316

以上のように、絶縁層を介して多層構造としたメモリ装置220は、メモリセルの基板
表面に対する占有面積がより縮小され、高集積化されたメモリ装置220とすることがで
きる。

0317

本実施の形態は、本明細書等で例示する他の実施の形態と適宜組み合わせて実施するこ
とができる。

0318

100メモリ装置
101基板
103ビット線
105ワード線
107容量電極
109半導体層
111ゲート絶縁層
113下地絶縁層
115絶縁層
117 絶縁層
119容量線
129半導体膜
141レジスト
143絶縁膜
145ハードマスク
147 絶縁膜
150セルトランジスタ
160キャパシタ
200 メモリ装置
201単結晶半導体基板
203駆動回路
205 セルトランジスタ層
205a セルトランジスタ層
205b セルトランジスタ層
207キャパシタ層
207a キャパシタ層
207b キャパシタ層
220 メモリ装置

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 凸版印刷株式会社の「 半導体装置、表示装置、及びスパッタリングターゲット」が 公開されました。( 2019/06/27)

    【課題・解決手段】本発明の半導体装置は、基板と、前記基板の一の面に設けられた導電配線と、前記導電配線に電気的に接続された薄膜トランジスタと、を具備する。前記導電配線は、銅層あるいは銅合金層が第1導電性... 詳細

  • ソニーセミコンダクタソリューションズ株式会社の「 表示装置及び電子機器」が 公開されました。( 2019/06/24)

    【課題・解決手段】発光部及び複数のトランジスタを含む画素が行列状に2次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されて成る表示装置、あるいは、当該表示装置を有する電子機器... 詳細

  • 東芝メモリ株式会社の「 メモリデバイス」が 公開されました。( 2019/06/24)

    【課題・解決手段】実施形態のメモリデバイスは、第1回路、第1及び第2端子を含む第1メモリチップと、第2回路、及び、第3端子を含む第2メモリチップと、第1及び第2電圧生成回路を含むインターフェイスチップ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ