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技術 メモリシステム、メモリシステムの制御方法、及びコントローラ回路

出願人 東芝メモリ株式会社
発明者 故山純司市原賢二池田敬三三島純一山原陽介山口貴司関根卓也尾藤彰訓安居良基奥山健繁田良則
出願日 2017年9月21日 (3年4ヶ月経過) 出願番号 2017-180927
公開日 2019年4月11日 (1年10ヶ月経過) 公開番号 2019-057121
状態 未査定
技術分野 メモリシステム 情報転送方式
主要キーワード データ転送頻度 パワーステート ドアベル 消費電力性能 ローパワー ネゲート状態 コマンド動作 動作テーブル
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年4月11日)のものです。
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図面 (6)

課題

消費電力性能を向上させること。

解決手段

実施形態のメモリシステムは、不揮発性半導体メモリと、第1規格に準じた構成を有する物理層を備え、前記第1規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第2規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路とを備える。コントローラ回路は、物理層のデータ転送状態に基づいて、記憶された情報内の複数の低消費電力モードから1つの低消費電力モードを選択する。

概要

背景

メモリシステムとして、NAND型フラッシュメモリなどの不揮発性半導体メモリを搭載したSSD(Solid State Drive)が知られている。SSDは、例えば、種々のコンピュータ外部記憶装置として用いられる。

概要

消費電力性能を向上させること。実施形態のメモリシステムは、不揮発性半導体メモリと、第1規格に準じた構成を有する物理層を備え、前記第1規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第2規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路とを備える。コントローラ回路は、物理層のデータ転送状態に基づいて、記憶された情報内の複数の低消費電力モードから1つの低消費電力モードを選択する。

目的

特開2017−049965号公報






消費電力性能を向上させることができるメモリシステム、メモリシステムの制御方法、及びコントローラ回路を提供する

効果

実績

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牽制数
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請求項1

不揮発性半導体メモリと、第1規格に準じた構成を有する物理層を備え、前記第1規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第2規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路と、を具備し、前記コントローラ回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから1つの低消費電力モードを選択するメモリシステム

請求項2

前記第1規格はPCIe(Peripheral Component Interconnect express)のI/Oインタフェース規格であり、前記第2規格はNVMe(Non-Volatile Memory express)のインタフェース規格である請求項1に記載のメモリシステム。

請求項3

前記物理層は、信号を入出力するレーンと、クロックを発生するPLL(Phase-Locked Loop)と、前記クロックを供給または停止するクロックゲーティング回路と、前記レーンに電圧を供給するレギュレータとを少なくとも有し、前記コントローラ回路は、前記選択された低消費電力モードに従って、前記レーン、前記PLL、前記クロックゲーティング回路、及びレギュレータの少なくとも1つを稼働状態または停止状態のいずれかに設定する請求項1または2に記載のメモリシステム。

請求項4

前記複数の低消費電力モードには、前記物理層における前記レーンの稼働/停止状態、前記クロックゲーティング回路の稼働/停止状態、前記PLLの稼働/停止状態、及び前記レギュレータの稼働/停止状態の少なくとも1つが指定されている請求項3に記載のメモリシステム。

請求項5

前記コントローラ回路は、前記物理層のデータ転送状態に基づいて前記低消費電力モードを選択するマルチプレクサと、前記選択された低消費電力モードに従って、前記物理層の低消費電力状態を決定する制御回路と、前記決定された低消費電力状態を設定する制御信号を生成する生成回路と、を備える請求項1乃至4のいずれかに記載のメモリシステム。

請求項6

前記コントローラ回路は、外部からのドアベルアクセスを検出し、ドアベルアクセスの検出に応答して前記低消費電力モードを制御する請求項1乃至5のいずれかに記載のメモリシステム。

請求項7

不揮発性半導体メモリを具備するメモリシステムの制御方法であって、第1規格に準じた構成を有する物理層を前記第1規格に準じて制御することと、前記物理層と前記不揮発性半導体メモリ間の信号の入出力を第2規格に準じて制御することと、前記物理層のデータ転送状態に基づいて、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報内から1つの低消費電力モードを選択することと、を具備する方法。

請求項8

第1規格に準じた構成を有する物理層と、前記第1規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶する第1回路と、第2規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御する第2回路と、を具備し、前記第1回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから1つの低消費電力モードを選択するコントローラ回路。

技術分野

0001

実施形態は、メモリシステム、メモリシステムの制御方法、及びコントローラ回路に関するものである。

背景技術

0002

メモリシステムとして、NAND型フラッシュメモリなどの不揮発性半導体メモリを搭載したSSD(Solid State Drive)が知られている。SSDは、例えば、種々のコンピュータ外部記憶装置として用いられる。

先行技術

0003

特開2017−049965号公報

発明が解決しようとする課題

0004

消費電力性能を向上させることができるメモリシステム、メモリシステムの制御方法、及びコントローラ回路を提供する。

課題を解決するための手段

0005

実施形態のメモリシステムは、不揮発性半導体メモリと、第1規格に準じた構成を有する物理層を備え、前記第1規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第2規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路とを具備する。前記コントローラ回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから1つの低消費電力モードを選択する。

図面の簡単な説明

0006

第1実施形態のメモリシステムの構成を示すブロック図である。
第1実施形態におけるPCIリンクコントローラの詳細な構成を示す図である。
第1実施形態におけるPCIe PHYにおける回路の一部を示す図である。
第1実施形態におけるNAND型フラッシュメモリのメモリセルアレイの回路図である。
第2実施形態におけるNVMeコントローラホストデバイス間の信号の送受信の状態を示す図である。

実施例

0007

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品材質、形状、構造、配置等を下記のものに特定するものではない。

0008

機能ブロックは、ハードウェアコンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

0009

[1]第1実施形態
第1実施形態のメモリシステムについて説明する。

0010

[1−1]メモリシステムの構成
図1を用いて、第1実施形態のメモリシステムの構成を説明する。図1は、第1実施形態のメモリシステムの構成を示すブロック図である。

0011

図示するように、メモリシステム100は、NAND型フラッシュメモリ10、NANDインタフェース11、DRAM(Dynamic Random Access Memory)20、DRAMインタフェース21、SRAM(Static Random Access Memory)30、SRAMインタフェース31、NVMe(登録商標)(Non-Volatile Memory express)コントローラ40、PCIe(登録商標)(Peripheral Component Interconnect express)リンクコントローラ50、PCIe物理層(PCIe PHY)60、及びSSDコントローラ70を備える。

0012

NANDインタフェース11、DRAMインタフェース21、SRAMインタフェース31、NVMeコントローラ40、及びSSDコントローラ70は、バス80により信号を相互に送受信可能に接続される。さらに、PCIe PHY60には、ホストデバイス200、例えば種々のコンピュータ等が接続される。

0013

NAND型フラッシュメモリ10は、1つあるいは複数配置されるが、その数は限定されない。NAND型フラッシュメモリ10は、メモリセルにデータを記憶する不揮発性メモリである。NAND型フラッシュメモリ10のメモリセルアレイについては後で詳述する。NANDインタフェース11は、NAND型フラッシュメモリ10に接続され、NAND型フラッシュメモリ10との通信を行う。なお、NAND型フラッシュメモリ10に換えて、他の不揮発性半導体メモリ、例えば、MRAM(Magnetoresistive Random Access Memory)やFeRAM(Ferroelectric Random Access Memory)を備えてもよい。

0014

DRAM20及びSRAM30は、メモリセルにデータを記憶する揮発性メモリである。DRAMインタフェース21は、DRAM20に接続され、DRAM20との通信を行う。SRAMインタフェース31は、SRAM30に接続され、SRAM30との通信を行う。

0015

NVMeコントローラ40は、NVMe(Non-Volatile Memory express)の規格に基づいて、ホストデバイス200とNAND型フラッシュメモリ10間でPCIe PHY60及びPCIeリンクコントローラ50を介した信号の入出力を制御する。PCIeリンクコントローラ50は、PCIe(PCI express)の規格に基づいて、ホストデバイス200とPCIe PHY60間の信号の入出力を制御する。PCIe PHY60は、PCIeの物理層であり、PCIe規格に準じた物理的な接続形式を有する。

0016

SSDコントローラ70は、CPU71を有し、メモリシステム100を制御する。SSDコントローラ70は、NVMeコントローラ40を介してホストデバイス200から要求されたデータに所定の処理、例えば符号化、暗号化、またはランダマイズを実行してNANDインタフェース11を介してNAND型フラッシュメモリ10に書き込む。SSDコントローラ70は、また、NVMeコントローラ40を介してホストデバイス200から要求されたデータをNANDインタフェース11を介してNAND型フラッシュメモリ10から読み出して、所定の処理、例えば複合化、またはエラー検出及び訂正を実行してホストデバイス200に提供する。これらの処理において、SRAMインタフェース31を介してSRAM30を利用し、DRAMインタフェース21を介してDRAM20を利用する。

0017

次に、図2を用いて、図1に示したPCIeリンクコントローラ50の詳細な構成を説明する。図2は、PCIeリンクコントローラ50の詳細な構成を示す図である。

0018

図示するように、PCIeリンクコントローラ50は、動作テーブル51を記憶している。PCIeリンクコントローラ50は、マルチプレクサ52、レジスタ53、ステートマシン54、及びPHY制御信号生成回路55を有する。レジスタ53には、NVMeコントローラ40が接続される。さらに、PHY制御信号生成回路55は、PCIe PHY60に接続される。

0019

動作テーブル51には、PCIe PHY60において低消費電力動作で使用される複数の低消費電力モードが規定される。ここでは、複数の低消費電力モードとして、例えば、モード1,2,3の3つのモードを示す。低消費電力モードとして3つのモードを示すがモード数は限定されない、1つ、2つ、あるいは4つ以上のモードを有していてもよい。PCIe規格では、ASPM(Active State Power Management)という電力制御管理により、一定時間データ転送がないときに、PCIe PHY60が低消費電力モードに設定される。モード1,2,3は、ASPM動作規定準拠した範囲での低消費電力モードを用いることを前提とするが、ASPM動作規定に該当しないモードを用いることも可能である。

0020

モード1,2,3は、例えば、ローパワーエントリモードとして、それぞれアクティブアイドル、ミドルスリープディープスリープと称される。以下に、モード1,2,3で設定されるPCIe PHY60内の状態の詳細を記述する。

0021

モード1では、ローパワーエントリタイムが長く、レーンL1〜L3がオン状態クロックゲーティング回路オフ状態PLLがオン状態、及びレギュレータがオン状態である。

0022

クロックゲーティング回路がオフ状態とは、クロックゲーティングする機能が停止状態にあることを表す。従って、オフ状態のとき、クロックゲーティング回路からクロックが出力される。一方、クロックゲーティング回路がオン状態とは、クロックをゲーティングする機能が稼働状態にあることを表す。従って、オン状態のとき、クロックゲーティング回路によりクロックが停止される。

0023

PLLがオン状態とは、PLLが稼働状態にあることを表す。従って、オン状態のとき、PLLからクロックが発生される。一方、PLLがオフ状態とは、PLLが停止状態にあることを表す。従って、オフ状態のとき、PLLからのクロックが停止される。

0024

レギュレータがオン状態とは、レギュレータが稼働状態にあることを表す。従って、オン状態のとき、レギュレータから電圧が供給される。一方、レギュレータがオフ状態とは、レギュレータが停止状態にあることを表す。従って、オフ状態のとき、レギュレータからの電圧が停止される。

0025

モード2では、ローパワーエントリタイムが中程度、レーンL1〜L3がオフ状態、クロックゲーティング回路がオン状態、PLLがオフ状態、及びレギュレータはオン状態である。

0026

モード3は、ローパワーエントリタイムが短く、レーンL1〜L3がオフ状態、クロックゲーティング回路がオン状態、PLLがオフ状態、及びレギュレータがオフ状態である。

0027

なお、レーンL0〜L3、クロックゲーティング回路、PLL、及びレギュレータについては図3を用いて後述する。

0028

レジスタ53は、NVMeコントローラ40から供給されるパワーステート情報PSを記憶する。マルチプレクサ52は、パワーステート情報PSに基づいて、モード1,2,3からいずれかのモードを選択する。そして、選択したモードを示す信号MSを出力する。

0029

パワーステート情報PSは、NVMe規格に準じて生成される情報であり、ホストデバイス200(及びPCIe PHY60)とNAND型フラッシュメモリ10間のデータ転送状態(例えば、データ転送頻度高低転送無し等)に応じて変化する情報である。パワーステート情報PSには、その他の条件によって決まる情報もあるが、ここではデータ転送状態に応じて変化する情報を用いる。

0030

ステートマシン54は、マルチプレクサ52から受け取った信号MSにより、マルチプレクサ52にて選択された低消費電力モードに従ってPCIe PHY60内の回路の状態を決定し、その状態を示す信号SSを出力する。

0031

PHY制御信号生成回路55は、ステートマシン54から受け取った信号SSをデコードして、PCIe PHY60内の状態を制御する制御信号S1,S2,S3,S4を生成する。

0032

次に、低消費電力動作が行われるPCIe PHY60の詳細な構成を説明する。図3は、PCIe PHY60内の回路の一部を示す図である。

0033

図示するように、PCIe PHY60は、4つのレーンL0,L1,L2,L3と、PLL(Phase-Locked Loop)P1、クロックゲーティング回路としての論理積回路(以下、AND回路)A1、及びレギュレータR1を有する。ここでは、PCIe PHY60が4つのレーンを有する場合を示すが、これに限定されない。PCIe PHY60が1、2、8、16、32、それ以上のレーンを有する場合もあり得る。

0034

レーンL0,L1,L2,L3は、ホストデバイス200に接続され、PCIe PHY60とホストデバイス200間の信号の送受信を行う。PLL L1には、リファレンスクロックREFCLK、及びリファレンス電圧VREFが供給される。PLL L1は、リファレンスクロックREFCLKから、PCIe PHY60で使用されるクロックCLKを発生する。
AND回路A1は、レーンL0〜L3へのクロックCLKの供給あるいは停止を行う。レギュレータR1は、レーンL0〜L3に電圧を供給する。

0035

AND回路A1、PLL P1、レーンL1〜L3、及びレギュレータR1には、PHY制御信号生成回路55から制御信号S1,S2,S3,S4が供給される。

0036

次に、NAND型フラッシュメモリ10のメモリセルアレイについて説明する。NAND型フラッシュメモリは、メモリセルアレイ内に複数のブロックBLKを有する。図4は、NAND型フラッシュメモリが備えるメモリセルアレイ内のブロックBLKの回路図である。

0037

図4に示すように、ブロックBLKは、例えば4つのストリングユニットSU0,SU1,SU2,SU3を含む。さらに、ストリングユニットの各々は、複数のNANDストリングNSを含む。なお、1ブロックBLK内のストリングユニットSUの数や、1ストリングユニットSU内のNANDストリングNSの数は任意である。以降、ストリングユニットSUと記した場合、複数のストリングユニットSU0〜SU3の各々を示すものとする。

0038

NANDストリングNSの各々は、例えば8個のメモリセルトランジスタMT0,MT1,…,MT7と、選択トランジスタST1,ST2とを含んでいる。なお、メモリセルトランジスタMT0と選択トランジスタST2との間、及びメモリセルトランジスタMT7と選択トランジスタST1との間にダミートランジスタを設けてもよい。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0〜MT7の各々を示し、選択トランジスタSTと記した場合、選択トランジスタST1,ST2の各々を示すものとする。

0039

メモリセルトランジスタMTは、制御ゲート電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTは、電荷蓄積層に絶縁膜を用いたMONOS(Metal-Oxide-Nitride-Oxide-Silicon)型であってもよいし、電荷蓄積層に導電膜を用いたFG(Floating Gate)型であってもよい。本第1実施形態では、メモリセルトランジスタMTがMONOS型である例を示す。さらに、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタST1及びST2の個数は任意である。

0040

メモリセルトランジスタMT0〜MT7は、選択トランジスタST1,ST2間に、そのソースまたはドレイン直列に接続されている。この直列接続の一端側のメモリセルトランジスタMT7のドレインは、選択トランジスタST1のソースに接続され、他端側のメモリセルトランジスタMT0のソースは、選択トランジスタST2のドレインに接続されている。

0041

ストリングユニットSU0〜SU3の選択トランジスタST1のゲートは、選択ゲート線GD0,SGD1,SGD2,SGD3にそれぞれ接続される。以降、選択ゲート線SGDと記した場合、選択ゲート線SGD0〜SGD3の各々を示すものとする。同一のストリングユニットSU内にある選択トランジスタST1のゲートは、同一の選択ゲート線SGDに共通に接続される。

0042

ストリングユニットSU0〜SU3の選択トランジスタST2のゲートは、選択ゲート線SGSに接続される。同一のストリングユニットSU内にある選択トランジスタST2のゲートは、同一の選択ゲート線SGSに共通に接続される。

0043

同一のブロックBLK内にあるメモリセルトランジスタMT0〜MT7の制御ゲートはそれぞれワード線WL0〜WL7に共通に接続される。

0044

すなわち、ワード線WL0〜WL7は同一ブロックBLK内の複数のストリングユニットSU間で共通に接続されているのに対し、選択ゲート線SGD,SGSは、同一ブロックであってもストリングユニットSU毎に独立している。

0045

また、メモリセルアレイ内でマトリクス状に配置されたNANDストリングNSのうち、同一行にあるNANDストリングNSの選択トランジスタST1のドレインは、ビット線BL0,BL1,…,BL(n−1)のいずれかに共通に接続される。なお、nは1以上の自然数である。図4では、始まりのビット線をBL0としている。以降、ビット線BLと記した場合、ビット線BL0〜BL(n−1)の各々を示すものとする。すなわち、ビット線BLは、複数のストリングユニットSU間でNANDストリングNSに共通に接続されている。

0046

また、ストリングユニットSU0〜SU3内のNANDストリングNSの選択トランジスタST2のソースは、ソース線SLに共通に接続されている。

0047

データの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのストリングユニットSUにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTに対して、一括して行われる。この単位を「ページ」と呼ぶ。

0048

また、データの消去範囲は、1つのブロックBLKに限定されず、複数のブロックが一括して消去されてもよく、1つのブロックBLK内の一部の領域が一括して消去されてもよい。

0049

[1−2]メモリシステムにおける低消費電力動作
図2に示したように、PCIeリンクコントローラ50は、モード1〜3を有する動作テーブル51を記憶している。

0050

CPU71は、NVMeコントローラ40のパワーステート情報PSが変更されたとき、PCIeリンクコントローラ50内のレジスタ53にPS情報を供給する。パワーステート情報PSは、ホストデバイス200とNAND型フラッシュメモリ10間のデータ転送状態に応じて変化する情報である。

0051

マルチプレクサ52は、レジスタ53から受け取ったパワーステート情報PSに基づいて、モード1、2、3からいずれかのモードを選択し、選択したモードを示す信号MSを出力する。なお、レジスタ53を用いてパワーステート情報PSを取得するのは一例であり、NVMeコントローラ40とPCIeコントローラ50間に専用信号を設定し、この専用信号でパワーステート情報PSを取得してもよい。

0052

ステートマシン54は、マルチプレクサ52から受け取った信号MSにより、マルチプレクサ52にて選択された低消費電力モードに従ってPCIe PHY60内の回路の状態を決定し、その状態を示す信号SSを出力する。

0053

PHY制御信号生成回路55は、ステートマシン54から受け取った信号SSをデコードして、PCIe PHY60内の状態を制御する制御信号S1、S2、S3、S4を生成する。

0054

以下に、図2及び図3を用いて、PCIe PHY60にて行われる低消費電力動作の具体的な例をいくつか説明する。

0055

例えば、マルチプレクサ52によりモード2が選択された場合、クロックゲーティング回路がオン状態に設定される。この場合、PHY制御信号生成回路55にて制御信号S1がネゲートされ、ネゲート状態の制御信号S1がAND回路A1の第1入力端子に出力される。AND回路A1の第2入力端子には、PLL P1からクロックCLKが供給される。AND回路A1は、制御信号S1がネゲートされると、レーンL0〜L3へのクロックCLKの出力を停止する。

0056

同様に、モード2が選択された場合、レーンL1〜L3がディセーブル状態に設定される。この場合、PHY制御信号生成回路55にて制御信号S3がネゲートされ、ネゲート状態の制御信号S3がレーンL1〜L3に出力される。これにより、制御信号S3を受け取ったレーンL1〜L3はディセーブル状態となる。

0057

同様に、モード2が選択された場合、レギュレータR1がオフ状態に設定される。この場合、PHY制御信号生成回路55にて制御信号S4がネゲートされ、ネゲート状態の制御信号S4がレギュレータR1に出力される。これにより、制御信号S4を受け取ったレギュレータR1はオフ状態となり、レーンL0〜L3への電圧供給が停止される。

0058

また、モード3が選択された場合、PLL P1がオフ状態に設定される。この場合、PHY制御信号生成回路55にて制御信号S2がネゲートされ、ネゲート状態の制御信号S2がPLL P1に出力される。これにより、制御信号S2を受け取ったPLL P1はオフ状態となり、クロックの生成が停止される。

0059

[1−3]第1実施形態の効果
第1実施形態によれば、消費電力性能を向上させることができるメモリシステムを提供可能である。本第1実施形態では、NVMeコントローラ40から供給されるパワーステート情報PSに基づいて、PCIeコントローラ50は、PCIeコントローラ50内の動作テーブルに設定された複数の低消費電力モードから適するモードを選択する。これにより、PCIe PHY60の動作状態(データ転送状態)に応じて、PCIeコントローラ50が制御するPCIe PHY60を、最適な低消費電力状態に設定することが可能である。

0060

[2]第2実施形態
第2実施形態では、ホストデバイス200からメモリシステム100へのドアベルアクセスを検出してNVMeコントローラ40が低消費電力状態から復帰する例を説明する。

0061

[2−1]メモリシステムの構成及び動作
図5を用いて、第2実施形態のメモリシステム100におけるNVMeコントローラ40とホストデバイス200との間の信号の送受信の一例を説明する。図5は、NVMeコントローラ40とホストデバイス200間の信号の送受信の状態を示す図である。ホストデバイス200内には、コマンドキューリストが記憶される。コマンドキューが溜まると、ホストデバイス200からPCIe PHY60及びPCIeリンクコントローラ50を介してNVMeコントローラ40にドアベルアクセスが行われる。第2実施形態では、このドアベルアクセスをPCIeリンクコントローラ50が検出する。

0062

図5を用いて、第2実施形態のメモリシステム100の動作を説明する。

0063

ホストデバイス200内にコマンドキューが溜まると、ホストデバイス200からPCIe PHY60及びPCIeリンクコントローラ50を介してNVMeコントローラ40内のドアベルレジスタにドアベルの通知が出力される(ドアベルアクセス)。NVMeコントローラ40は、ドアベルの通知を受信すると、ホストデバイス200内のコマンドを読みに行く(コマンド読み出し)。そして、ホストデバイス200からNVMeコントローラ40にコマンドが送信される。これにより、NVMeコントローラ40は、読み出したコマンドに従いコマンド動作を実行する。

0064

このような動作において、PCIeリンクコントローラ50は、ホストデバイス200からNVMeコントローラ40へのドアベルアクセスを検出することにより、データ転送開始時期を判断して低消費電力モードから通常モードに復帰する。これによって、データ転送開始時における低消費電力モードから通常モードへの遷移が速くなり、低消費電力化と、読み出し及び書き込み等の動作の高速化が両立できる。

0065

ここでは、ホストデバイス200からのドアベルアクセスを検出する例を説明したが、これに限るわけではなく、NVMeコントローラ40あるいはPCIeコントローラ50が、データ転送状態に関する情報を受信あるいは監視して、低消費電力モードから通常モードへの遷移を行うようにしてもよい。その他の構成及び動作は、前述した第1実施形態と同様である。

0066

[2−3]第2実施形態の効果
第2実施形態にかかるメモリシステムによれば、ホストデバイス200からの動作要求通知(ドアベルアクセス)を検出することにより、低消費電力モードから通常モードへの遷移を適確で迅速に行うことが可能である。その他の効果は、前述した第1実施形態と同様である。

0067

[3]その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0068

10…NAND型フラッシュメモリ、11…NANDインタフェース、20…DRAM、21…DRAMインタフェース、30…SRAM、31…SRAMインタフェース、40…NVMe(Non-Volatile Memory express)コントローラ、50…PCIe(Peripheral Component Interconnect express)リンクコントローラ、51…動作テーブル、52…マルチプレクサ、53…レジスタ、54…ステートマシン、55…PHY制御信号生成回路、60…PCIe物理層(PCIe PHY)、70…SSDコントローラ、71…CPU、80…バス、100…メモリシステム、200…ホストデバイス、A1…論理積回路(AND回路)、L0,L1,L2,L3…レーン、P1…PLL(Phase-Locked Loop)、R1…レギュレータ。

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