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技術 ノイズ除去を備えたアナログデジタル変換器

出願人 聯發科技股ふん有限公司
発明者 李峯文
出願日 2018年9月10日 (2年5ヶ月経過) 出願番号 2018-168500
公開日 2019年4月4日 (1年10ヶ月経過) 公開番号 2019-054512
状態 特許登録済
技術分野 アナログ←→デジタル変換
主要キーワード デジタル変換モジュール 共通プレート 仮想接地端子 荷重容量 MOSサイズ 回路アーキテクチャ 逐次近似 論理モジュール
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図面 (6)

課題

ノイズ除去を備えたアナログデジタル変換器を提供する。

解決手段

シングルエンドアナログ入力デジタル表現に変換するアナログデジタル変換器であって、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する入力バッファ、および正の差動信号および負の差動信号を受信し、デジタル表現を生成するアナログデジタル変換モジュールを含み、入力バッファは、ノイズ補償信号をアナログデジタル変換モジュールに更に送信し、ノイズ補償信号は、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含み、且つアナログデジタル変換モジュールは、ノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを補償するアナログデジタル変換器。

概要

背景

エレクトロニクスにおいて、アナログデジタル変換器は、アナログ入力デジタル表現に変換するシステムである。

差動アーキテクチャにおけるアナログデジタル変換では、アナログデジタル変換のために一対の差動アナログ信号が必要であるため、シングルエンドアナログ入力が更に反転されなければならない。一般的には、入力バッファが反転に用いられる。しかしながら、入力バッファは、回路非線形性や、高調波信号などによるノイズの問題を引き起こす可能性がある。

概要

ノイズ除去を備えたアナログデジタル変換器を提供する。シングルエンドアナログ入力をデジタル表現に変換するアナログデジタル変換器であって、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する入力バッファ、および正の差動信号および負の差動信号を受信し、デジタル表現を生成するアナログデジタル変換モジュールを含み、入力バッファは、ノイズ補償信号をアナログデジタル変換モジュールに更に送信し、ノイズ補償信号は、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含み、且つアナログデジタル変換モジュールは、ノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを補償するアナログデジタル変換器。

目的

この発明は、上述のような課題を解決するためになされたもので、ノイズ除去を備えたアナログデジタル変換器を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

シングルエンドアナログ入力デジタル表現に変換するアナログデジタル変換器であって、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する入力バッファ、および正の差動信号および負の差動信号を受信し、デジタル表現を生成するアナログデジタル変換モジュールを含み、前記入バッファは、ノイズ補償信号を前記アナログデジタル変換モジュールに更に送信し、前記ノイズ補償信号は、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含み、且つ前記アナログデジタル変換モジュールは、前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを補償するアナログデジタル変換器。

請求項2

前記入力バッファは、オペアンプを用いて信号反転用の回路を形成し、且つ前記ノイズ補償信号は、前記回路の少なくとも1つの仮想接地端子から取り出される請求項1に記載のアナログデジタル変換器。

請求項3

前記アナログデジタル変換モジュールは比較器を有し、且つ前記比較器は前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項2に記載のアナログデジタル変換器。

請求項4

前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で除去される請求項3に記載のアナログデジタル変換器。

請求項5

前記アナログデジタル変換モジュールは、デルタシグマ変調を行い、前記デルタシグマ変調用に前記アナログデジタル変換モジュール内に提供されたオペアンプは、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去するように更に用いられる請求項2に記載のアナログデジタル変換器。

請求項6

前記入力バッファは、前記シングルエンドアナログ入力を前記負の差動信号に変換する反転増幅器を含み、且つ前記ノイズ補償信号は、前記反転増幅器の仮想接地端子から取り出される請求項1に記載のアナログデジタル変換器。

請求項7

前記アナログデジタル変換モジュールは、比較器を用いる逐次近似アナログデジタル変換を行い、且つ前記比較器は、前記ノイズ補償信号を用いて、前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項6に記載のアナログデジタル変換器。

請求項8

前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で前記ノイズ補償信号によって除去される請求項7に記載のアナログデジタル変換器。

請求項9

前記アナログデジタル変換モジュールは、逐次近似アナログデジタル変換を行い、第1の荷重容量アレイ、第2の荷重容量アレイ、比較器、および逐次近似論理モジュールを有し、前記正の差動信号および前記負の差動信号は、前記第1の荷重容量アレイおよび前記第2の荷重容量アレイによってそれぞれサンプリングされ、前記比較器は、前記第1の荷重容量アレイ内の複数のコンデンサ共通プレートに結合された第1の正の差動入力端子と、前記入力バッファの前記反転増幅器の前記仮想接地端子に結合された第2の正の差動入力端子と、前記第2の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された負の差動入力端子とを有し、前記比較器の出力端子は、前記逐次近似論理モジュールに結合され、且つ前記逐次近似論理モジュールは、デジタル表現を生成し、逐次近似スキームで前記第1および第2の荷重容量アレイを制御する請求項6に記載のアナログデジタル変換器。

請求項10

前記比較器は、前記第1の正の差動入力端子に対応する第1の入力MOSと、前記第2の正の差動入力端子に対応する第2の入力MOSと、前記負の差動入力端子に対応する第3の入力MOSとを有し、且つ前記第2の入力MOSのMOSサイズと前記第3の入力MOSのMOSサイズは、前記入力バッファの前記反転増幅器の前記仮想接地端子で反射された前記負の差動信号の前記ノイズの部分の比率によって決まる特定の比率にある請求項9に記載のアナログデジタル変換器。

請求項11

前記入力バッファは、差動入出力オペアンプを含み、前記シングルエンドアナログ入力に基づいて、前記正の差動信号および前記負の差動信号を生成する回路を形成し、且つ前記差動入出力オペアンプの負の差動入力端子にある第1の仮想接地端子および前記差動入出力オペアンプの正の差動入力端子にある第2の仮想接地端子は、前記アナログデジタル変換モジュールに結合されて、前記ノイズ補償信号を備える前記アナログデジタル変換モジュールを提供する請求項1に記載のアナログデジタル変換器。

請求項12

前記アナログデジタル変換モジュールは、比較器を用いる逐次近似アナログデジタル変換を行い、且つ前記比較器は、前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項11に記載のアナログデジタル変換器。

請求項13

前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で前記ノイズ補償信号によって除去される請求項12に記載のアナログデジタル変換器。

請求項14

前記アナログデジタル変換モジュールは、逐次近似アナログデジタル変換を行い、第1の荷重容量アレイ、第2の荷重容量アレイ、比較器、および逐次近似論理モジュールを有し、前記正の差動信号および前記負の差動信号は、前記第1の荷重容量アレイおよび前記第2の荷重容量アレイによってそれぞれサンプリングされ、前記比較器は、前記第1の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された第1の正の差動入力端子と、前記第2の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された第1の負の差動入力端子と、前記入力バッファの反転増幅器の前記第2の仮想接地端子に結合された第2の正の差動入力端子と、前記第1の仮想接地端子に結合された第2の負の差動入力端子とを有し、前記比較器の出力端子は、前記逐次近似論理モジュールに結合され、且つ前記逐次近似論理モジュールは、デジタル表現を生成し、逐次近似スキームで前記第1および第2の荷重容量アレイを制御する請求項11に記載のアナログデジタル変換器。

請求項15

前記比較器は、前記第1の正の差動入力端子に対応する第1の入力MOSと、前記第1の負の差動入力端子に対応する第2の入力MOSと、前記第2の正の差動入力端子に対応する第2の入力MOSと、前記第2の正の差動入力端子に対応する第3の入力MOSと、前記第2の負の差動入力端子に対応する第4の入力MOSとを有し、前記第3の入力MOSのMOSサイズと前記第1の入力MOSのMOSサイズは、前記第1の仮想接地端子で反射された前記正の差動信号の前記ノイズの部分の比率によって決まる特定の比率にあり、且つ前記第4の入力MOSのMOSサイズと前記第2の入力MOSのMOSサイズは、前記第2の仮想接地端子で反射された前記負の差動信号の前記ノイズの部分の比率によって決まる特定の比率にある請求項14に記載のアナログデジタル変換器。

技術分野

0001

本出願は、2017年9月15日に出願された米国特許仮出願番号第62/558892号についての優先権を主張するものであり、これらの全ては引用によって本願に援用される。

0002

本発明は、アナログデジタル変換器ADC)に関するものである。

背景技術

0003

エレクトロニクスにおいて、アナログデジタル変換器は、アナログ入力デジタル表現に変換するシステムである。

0004

差動アーキテクチャにおけるアナログデジタル変換では、アナログデジタル変換のために一対の差動アナログ信号が必要であるため、シングルエンドアナログ入力が更に反転されなければならない。一般的には、入力バッファが反転に用いられる。しかしながら、入力バッファは、回路非線形性や、高調波信号などによるノイズの問題を引き起こす可能性がある。

発明が解決しようとする課題

0005

ノイズ除去を備えたアナログデジタル変換器を提供する。

0006

この発明は、上述のような課題を解決するためになされたもので、ノイズ除去を備えたアナログデジタル変換器を提供することを目的とする。

課題を解決するための手段

0007

例示的な実施形態によるノイズ除去を備えたアナログデジタル変換器が開示される。アナログデジタル変換器は、シングルエンドアナログ入力をデジタル表現に変換し、入力バッファおよびアナログデジタル変換モジュールを含む。入力バッファは、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する。アナログデジタル変換モジュールは、正の差動信号および負の差動信号を受信し、デジタル表現を生成する。入力バッファは、ノイズ補償信号をアナログデジタル変換モジュールに更に送信する。ノイズ補償信号は、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含む。アナログデジタル変換モジュールは、ノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを補償する。

0008

例示的な実施形態では、入力バッファは、オペアンプを用いて信号反転用の回路を形成する。ノイズ補償信号は、回路の少なくとも1つの仮想接地端子から取り出される。

0009

例示的な実施形態では、アナログデジタル変換モジュールは比較器を有する。比較器はノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを除去する。

0010

例示的な実施形態では、正の差動信号および負の差動信号を介して、入力バッファからアナログ/デジタル変換モジュールに送信されるノイズは、比較器の入力段で除去される。

0011

詳細な説明は、添付の図面と併せて以下の実施形態に説明される。

図面の簡単な説明

0012

添付の図面とともに以下の本発明の様々な実施形態の詳細な説明を検討することで、本発明はより完全に理解できる。
本開示の例示的な実施形態によるアナログデジタル変換器100を示している。
本開示の例示的な実施形態による入力バッファ102およびアナログデジタル変換モジュール104を詳述している。
本開示の例示的な実施形態による比較器208を詳述している。
本開示のもう1つの例示的な実施形態による入力バッファ102およびアナログデジタル変換モジュール104を詳述している。
本開示の例示的な実施形態による比較器404を詳述している。

実施例

0013

上述の説明では、本発明を実施するベストモードを開示している。この説明は、本発明の一般原理を例示する目的のものであり、本発明を限定するものではない(本発明の範囲は、添付の特許請求の範囲を参考にして決定される)。

0014

図1は、本開示の例示的な実施形態によるアナログデジタル変換器100を示しており、このアナログデジタル変換機100は、シングルエンドアナログ入力Viを受け取り、シングルエンドアナログ入力Viのデジタル表現Doutを出力する。アナログデジタル変換器100は、入力バッファ102およびアナログデジタル変換モジュール104を含む。アナログデジタル変換モジュール104は、差動アーキテクチャとされている。アナログデジタル変換モジュール104が必要とする差動入力を提供するために、入力バッファ102はシングルエンドアナログ入力Viを更に処理するように設計されている。図示されているように、一対の差動アナログ信号(正の作動信号Diff_Pと負の差動信号Diff_N)が入力バッファ102からアナログデジタル変換モジュール104に送信される。留意すべきことは、一対の差動アナログ信号Diff_PおよびDiff_Nの他、入力バッファ102は、ノイズ補償信号N_cもアナログデジタル変換モジュール104に提供する。ノイズ補償信号N_cは、アナログデジタル変換モジュール104に提供され、入力バッファ102によるノイズを除去する。従って、シングルエンドアナログ入力Viの正確なデジタル表示Doutが生成される。

0015

入力バッファ102は、回路の非線形性や高調波などにより、ノイズを発生させ、このノイズが、一対の差動アナログ信号Diff_PおよびDiff_Nよってアナログデジタル変換モジュール104に送信される可能性がある。ノイズ補償信号N_cは、入力バッファ102内の回路から取り出され、入力バッファ102のノイズも信号取り出し端子に反映される。ノイズ補償信号N_cから得られたノイズ情報に基づいて、アナログデジタル変換モジュール104は、一対の差動アナログ信号Diff_PおよびDiff_Nを介して入力バッファ102から伝送されたノイズを補償する。従って、アナログデジタル変換モジュール104によって推定されたデジタル表現Doutは、一対の差動アナログ信号Diff_P及びDiff_Nを介して入力バッファ102から伝送されたノイズに影響を受けないように保護されるため、非常に正確である。

0016

いくつかの例示的な実施形態では、入力バッファ102は、オペアンプを用いて、信号反転を実現する。ノイズ補償信号N_cは、オペアンプを用いた回路の少なくとも1つの仮想接地端子から取り出される。いくつかの例示的な実施形態では、アナログデジタル変換モジュール104の回路アーキテクチャは、比較器を含む。次に続くデジタル表現Doutを推定するために、比較器を用いて正の差動信号Diff_Pと負の差動信号Diff_N間の差を測定する従来の技術とは異なり、本発明の比較器は、ノイズ補償信号N_cの付加的な経路を提供し、ノイズ補償信号N_cを用いて、一対の差動アナログ信号Diff_PおよびDiff_Nを介して、入力バッファ102から伝送されたノイズを除去する。ノイズは、比較器の入力段階で除去されることができる。従って、比較器による比較の結果は、一対の差動アナログ信号Diff_PおよびDiff_Nに含まれる信号部分に集中し、入力バッファ102のノイズでバイアス(bias)されることはない。

0017

図2は、本開示の例示的な実施形態による入力バッファ102およびアナログデジタル変換モジュール104を詳述している。

0018

図示されるように、シングルエンドアナログ入力Viは、正の差動信号Diff_Pとしてアナログデジタル変換モジュール104に直接結合され、反転増幅器202は、入力バッファ102内に提供され、シングルエンドアナログ入力Viを負の差動信号Diff_Nに変換する。ノイズ補償信号N_cは、反転増幅器202の仮想接地端子VGから取り出される。正の差動信号Diff_Pは、信号部分VIPを含む。負の差動信号Diff_Nは、信号部分VINとノイズ部分VNを含む。ノイズ補償信号N_cは、VN/2を含み、ノイズ部分VNの半分は、負の差動信号Diff_Nによってアナログデジタル変換モジュール104に送信される。VN/2を含むノイズ補償信号N_cは、負の差動信号Diff_Nのノイズ部分VNを補償するために2倍にすることができる。

0019

図2では、アナログデジタル変換モジュール104は、逐次近似アナログデジタル変換(SARADC)の技術を用いる。図に示されるように、荷重容量アレイ(weighted capacitor array)204、荷重容量アレイ206、比較器208、および逐次近似論理(SAR logic)モジュール210がある。正の差動信号Diff_Pおよび負の差動信号Diff_Nは、荷重容量アレイ204および荷重容量アレイ206によってそれぞれサンプリングされる。サンプリングされた情報は、逐次近似スキームでは、MSB(最上位ビット)からLSB(最下位ビット)まで近似される。逐次近似スキームの間、比較器208は繰り返し動作する。比較器208による各比較結果に基づいて、SAR論理モジュール210は、対応するビットを決定してデジタル表現Doutを形成する。比較器208の一連の比較結果は、SAR論理モジュール210によってフィードバックされ、荷重容量アレイ204および206を制御する。荷重容量アレイ204および206内に提供された各対のスイッチの制御は、1つの比較結果に対応する。逐次近似スキームの間、荷重容量アレイ204および206内に提供された複数対のスイッチは、順次に適切な状態に切り替えられる。留意すべきことは、比較器208は特別に設計されていることである。比較器208により、VN/2を含むノイズ補償信号N_cは、2倍にされ、荷重容量アレイ204によってサンプリングされた正の差動信号Diff_Pと組み合わせられる。従って、負の差動信号Diff_N内の信号部分VINの荷重容量アレイ206によってサンプリングされ、比較器208の負の入力端子に結合されたノイズ部分VNは、補償される。従って、負の差動信号Diff_Nによって入力バッファ102からアナログデジタル変換モジュール104に伝送されたノイズ部分VNは、比較器208の特別な設計により除去される。従って、デジタル表現Doutは、入力バッファ102から伝送されたノイズの影響を受けずに、正の差動信号Diff_Pの信号部分VIPと負の差動信号Diff_Nの信号部分VINに基づいて完全に推定される。従って、シングルエンドアナログ入力Viの正確なデジタル表現Doutが生成される。

0020

図2に示されたように、特別に設計された比較器208は、荷重容量アレイ204内のコンデンサ共通プレートに結合された正の差動入力端子(‘+’)212、ノイズ補償信号N_cのサンプルを受けるもう1つの正の差動入力端子(‘+’)214、および荷重アレイ206内のコンデンサの共通プレートに結合された負の差動入力端子(‘−’)216を有する。図3は、本開示の例示的な実施形態による比較器208を詳述している。負の差動入力端子(‘−’)216に対応する入力MOS304と比較すると、正の差動入力端子(‘+’)214に対応する入力MOS306は、2倍の大きさである。図3に示される比較器では、入力MOS302、304、および306を含む入力の段階は、入力バッファ102から伝送されたノイズを良好に除去する。

0021

いくつかの例示的な実施形態では、反転増幅器202で用いられる抵抗比は1:1ではない。仮想接地端子VGから取り出されたノイズ補償信号N_cは、負の差動信号Diff_Nによってアナログデジタル変換モジュール104内に伝送されたノイズ部分VNのもう1つの比率を含む。図3の入力MOS306のMOSサイズは、それに応じて調整される必要がある。

0022

図4は、本開示のもう1つの例示的な実施形態による入力バッファ102およびアナログデジタル変換モジュール104を詳述する。

0023

図4では、入力バッファ102は、差動入出力(DIDO)オペアンプ402を用いて、シングルエンドアナログ入力Viに基づいて一対の差動アナログ信号Diff_PおよびDiff_Nを生成する回路を形成する。オペアンプ402の負および正の差動入力端子(‘−’および‘+’)にある2つの仮想接地端子VG1およびVG2は、アナログデジタル変換モジュール104に更に結合されて、図1のノイズ補償信号N_cを形成する信号NC1およびNC2を提供する。図に示されるように、オペアンプ402の負の差動入力端子‘−’は、接地端子VG1とされて信号NC1を提供し、且つオペアンプ402の正の差動入力端子‘+’は、接地端子VG2とされて信号NC2を提供する。正の差動信号Diff_Pは、信号部分VIPとノイズ部分VIP_Nを含む。負の差動信号Diff_Nは、信号部分VINとノイズ部分VIN_Nを含む。信号NC1は、正の差動信号Diff_Pによってアナログデジタル変換モジュール104内に伝送されたノイズ部分VIP_Nの半分であるVIP_N/2を含む。信号NC2は、負の差動信号Diff_Nによってアナログデジタル変換モジュール104内に伝送されたノイズ部分VIN_Nの半分であるVIN_N/2を含む。VIN_N/2を含む信号NC2は2倍にされ、負の差動信号Diff_Nのノイズ部分VIN_Nを補償することができる。

0024

図4では、アナログデジタル変換モジュール104は、図2で用いられるSARADCと同様の逐次近似アナログデジタル変換(SAR ADC)の技術を用いる。いくつかの変更が比較器208にされて、図4の比較器404を提供する。比較器404は、第1の対の差動入力端子406(‘+’)と408(‘−’)および第2の対の差動入力端子410(‘+’)と412(‘−’)を有する。第1の対の差動入力端子406(‘+’)と408(‘−’)に示すように、正の差動入力端子406(‘+’)は、荷重容量アレイ204内のコンデンサの共通プレートに結合され、負の差動入力端子408(‘−’)は、荷重容量アレイ206内のコンデンサの共通プレートに結合される。第2の対の差動入力端子410(‘+’)と412(‘−’)に示すように、正の差動入力端子410(‘+’)は、信号NC2のサンプルを受信し、負の差動入力端子412(‘−’)は、信号NC1のサンプルを受信する。比較器404により、VIN_N/2を含む信号NC2は2倍にされ、荷重容量アレイ204によってサンプリングされた正の差動信号Diff_Pと結合され(2*(VIN_N/2)+VIP+VIP_Nを形成する)、VIP_N/2を含む信号NC1は2倍にされ、荷重容量アレイ206によってサンプリングされた負の差動信号Diff_Nと結合される(2*(VIP_N/2)+VIN+VIN_Nを形成する)。比較器404は、2つの結合された信号間の差を推定する。計算(2*(VIN_N/2)+VIP+VIP_N)−(2*(VIP_N/2)+VIN+VIN_N)が行われ、それによりノイズ部分VIP_N、VIN_Nが完全に除去される。従って、デジタル表現Doutは、入力バッファ102から伝送されたノイズに影響されることなく、正の差動信号Diff_Pの信号部分VIPと負の差動信号Diff_Nの信号部分VINに基づいて、推定される。正確なデジタル表現シングルエンドアナログ入力ViのDoutが生成される。

0025

図5は、本開示の例示的な実施形態による比較器404を詳述している。正の差動入力端子(‘+’)406に対応する入力MOS502と、負の差動入力端子(‘−’)408に対応する入力MOS504とを比較すると、正の差動入力端子(‘+’)410に対応する入力MOS506と負の差動入力端子(‘−’)412に対応する入力MOS508は2倍の大きさである。図5に示される比較器では、入力MOS502、504、506、および508を含む入力の段階は、入力バッファ102から伝送されたノイズを良好に除去する。

0026

いくつかの例示的な実施形態では、一対の差動アナログ信号Diff_PとDiff_Nを生成する図4の入力バッファ102で用いられる抵抗比は、1:1ではない。仮想接地端子VG1から取り出された信号NC1は、ノイズ部分VIP_N用の別の比率を含み、仮想接地端子VG2から取り出された信号NC2は、ノイズ部分VIN_N用の別の比率を含む。図5の入力MOS506および508のMOSサイズは、それに応じて調整される必要がある。

0027

いくつかの例示的な実施形態では、アナログデジタル変換モジュール104は、デルタシグマ変調を行うことができる。比較器208または404の代わりに、デルタシグマ変調ADCのオペアンプは、ノイズ補償信号N_cを受信するために用いられ、且つノイズ補償信号N_cを用いて、一対の差動アナログ信号Diff_PおよびDiff_Nを介して、入力バッファ102から伝送されたノイズを除去する。入力バッファ102のノイズは、デルタシグマ変調ADCのオペアンプによって良好に除去されることもできる。

0028

本発明は、例として及び望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の特許請求の範囲は、最も広義解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。

0029

100アナログデジタル変換器
102入力バッファ
104アナログデジタル変換モジュール(差動アーキテクチャにおける)
Viシングルエンドアナログ入力
Diff_P 正の作動信号
N_cノイズ補償信号
Diff_N 負の差動信号
Dout シングルエンドアナログ入力Viのデジタル表現
202反転増幅器
204、206荷重容量アレイ
208比較器
210逐次近似論理(SARlogic)モジュール
212、214 正の差動入力端子
216 負の差動入力端子
302、304、306 入力MOS
VG仮想接地端子
402 差動入出力(DIDO)オペアンプ
404 比較器
406、410 正の差動入力端子
408、412 負の差動入力端子
502、504、506、508 入力MOS

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