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技術 半導体装置およびその製造方法

出願人 住友電気工業株式会社
発明者 児山浩一古谷章
出願日 2017年8月30日 (2年9ヶ月経過) 出願番号 2017-166158
公開日 2019年3月22日 (1年3ヶ月経過) 公開番号 2019-046883
状態 未査定
技術分野 半導体または固体装置の組立体 嵌合装置及び印刷回路との接合
主要キーワード ウェッジボンド 電源レギュレータ 値パルス スルービア チップ間接続 ビルドアップ構造 銅ピラー 放熱ブロック
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年3月22日)のものです。
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図面 (10)

課題

高速電気信号劣化を抑制することが可能な半導体装置およびその製造方法を提供する。

解決手段

プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第1半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第2半導体素子と、前記インターポーザの上面に設けられた第1パッドと前記第2半導体素子の上面に設けられた第2パッドとを接続するボンディングワイヤと、を具備し、前記第1半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第2半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第2半導体素子に出力する半導体装置。

概要

背景

電子部品プリント基板に搭載する技術が知られている(例えば特許文献1参照)。

概要

高速電気信号劣化を抑制することが可能な半導体装置およびその製造方法を提供する。プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第1半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第2半導体素子と、前記インターポーザの上面に設けられた第1パッドと前記第2半導体素子の上面に設けられた第2パッドとを接続するボンディングワイヤと、を具備し、前記第1半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第2半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第2半導体素子に出力する半導体装置。

目的

そこで、高速の電気信号の劣化を抑制することが可能な半導体装置およびその製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第1半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号電気信号との変換を行う第2半導体素子と、前記インターポーザの上面に設けられた第1パッドと前記第2半導体素子の上面に設けられた第2パッドとを接続するボンディングワイヤと、を具備し、前記第1半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第2半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第2半導体素子に出力する半導体装置

請求項2

前記第1パッドは前記インターポーザの上面のうち前記第2半導体素子側の端部に設けられ、前記第2パッドは前記第2半導体素子の上面のうち前記インターポーザ側の端部に設けられている請求項1に記載の半導体装置。

請求項3

前記プリント基板を基準として、前記インターポーザの前記第1パッドの上面と前記第2半導体素子の前記第2パッドの上面とは同じ高さに位置する請求項1または2に記載の半導体装置。

請求項4

前記インターポーザに、前記プリント基板と前記第1半導体素子とを電気的に接続し、前記インターポーザの厚さ方向に延びる配線が設けられ、前記第1半導体素子は、前記第2半導体素子から入力される電気信号を低速化して前記配線を通じて前記プリント基板に出力し、前記プリント基板から前記配線を通じて入力される電気信号を高速化して前記第2半導体素子に出力する請求項1から3のいずれか一項に記載の半導体装置。

請求項5

前記ボンディングワイヤの長さは0.5mm以下である請求項1から4のいずれか一項に記載の半導体装置。

請求項6

前記インターポーザと前記第2半導体素子とは離間し、前記インターポーザと前記第2半導体素子との間の距離は10μm以上、20μm以下である請求項1から5のいずれか一項に記載の半導体装置。

請求項7

前記インターポーザはセラミックにより形成されている請求項1から6のいずれか一項に記載の半導体装置。

請求項8

前記インターポーザは半田ボールにより前記プリント基板の上面に搭載され、前記第2半導体素子は銀ペーストにより前記プリント基板の上面に搭載される請求項1から7のいずれか一項に記載の半導体装置。

請求項9

インターポーザの上面に第1半導体素子を搭載する工程と、半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第2半導体素子を設ける工程と、前記インターポーザの前記上面に設けられた第1パッドと、前記第2半導体素子の上面に設けられた第2パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有する半導体装置の製造方法。

請求項10

前記インターポーザを搭載する工程は半田リフロー処理を含み、前記インターポーザを搭載する工程の後、前記第2半導体素子を設ける工程において、前記半田リフロー処理の温度よりも低い温度で前記導電ペーストを用いて前記第2半導体素子を設ける請求項9に記載の半導体装置の製造方法。

技術分野

0001

本発明は半導体装置およびその製造方法に関するものである。

背景技術

0002

電子部品プリント基板に搭載する技術が知られている(例えば特許文献1参照)。

先行技術

0003

特開2008−91522号公報

発明が解決しようとする課題

0004

半導体チップなどの電子部品をプリント基板に搭載し、ボンディングワイヤにより電気的な接続を行う。ボンディングワイヤが長くなると、ボンディングワイヤのインダクタンスの影響により電気信号劣化する恐れがある。特にボンディングワイヤに流れる電気信号が高速の場合、大きく劣化する恐れがある。

0005

そこで、高速の電気信号の劣化を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。

課題を解決するための手段

0006

本発明に係る半導体装置は、プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第1半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第2半導体素子と、前記インターポーザの上面に設けられた第1パッドと前記第2半導体素子の上面に設けられた第2パッドとを接続するボンディングワイヤと、を具備し、前記第1半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第2半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第2半導体素子に出力するものである。

0007

本発明に係る半導体装置の製造方法は、インターポーザの上面に第1半導体素子を搭載する工程と、半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第2半導体素子を設ける工程と、前記インターポーザの前記上面に設けられた第1パッドと、前記第2半導体素子の上面に設けられた第2パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有するものである。

発明の効果

0008

上記発明によれば、高速の電気信号の劣化を抑制することが可能である。

図面の簡単な説明

0009

図1(a)は第1実施形態に係る半導体装置を例示する断面図である。図1(b)は半導体装置を例示する平面図である。図1(c)はプリント基板を例示する断面図である。図1(d)はインターポーザを例示する断面図である。
図2はパッドの拡大図である。
図3(a)は半導体装置の製造方法を例示する断面図である。図3(b)は半導体装置の製造方法を例示する平面図である。
図4(a)は半導体装置の製造方法を例示する断面図である。図4(b)は半導体装置の製造方法を例示する平面図である。
図5(a)は半導体装置の製造方法を例示する断面図である。図5(b)は半導体装置の製造方法を例示する平面図である。
図6(a)は半導体装置の製造方法を例示する断面図である。図6(b)は半導体装置の製造方法を例示する平面図である。
図7(a)は半導体装置の製造方法を例示する断面図である。図7(b)は半導体装置の製造方法を例示する平面図である。
図8(a)は比較例に係る半導体装置を例示する断面図である。図8(b)は半導体装置を例示する平面図である。
図9はインターポーザを例示する断面図である。

実施例

0010

[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、(1)プリント基板と、前記プリント基板の上面に搭載されたインターポーザと、前記インターポーザの上面に搭載された第1半導体素子と、前記プリント基板の上面に搭載され、前記インターポーザに隣接し、光信号と電気信号との変換を行う第2半導体素子と、前記インターポーザの上面に設けられた第1パッドと前記第2半導体素子の上面に設けられた第2パッドとを接続するボンディングワイヤと、を具備し、前記第1半導体素子は、前記ボンディングワイヤおよび前記インターポーザを介して前記第2半導体素子から入力される電気信号を低速化して前記プリント基板に出力し、前記プリント基板から入力される電気信号を高速化して前記インターポーザおよび前記ボンディングワイヤを介して前記第2半導体素子に出力する半導体装置である。この構成によれば、インターポーザと第2半導体素子との距離が小さくなり、ボンディングワイヤが短くなる。このためボンディングワイヤのインダクタンスが小さくなり、高速の電気信号の劣化が抑制される。
(2)前記第1パッドは前記インターポーザの上面のうち前記第2半導体素子側の端部に設けられ、前記第2パッドは前記第2半導体素子の上面のうち前記インターポーザ側の端部に設けられてもよい。この構成によれば、第1パッドと第2パッドとの距離が小さくなる。したがって、ボンディングワイヤが短くなり、高速の電気信号の劣化が抑制される。
(3)前記プリント基板を基準として、前記インターポーザの前記第1パッドの上面と前記第2半導体素子の前記第2パッドの上面とは同じ高さに位置してもよい。この構成によれば、ボンディングワイヤを厚さ方向に延ばさなくてよいため、ボンディングワイヤが短くなる。したがって高速の電気信号の劣化が抑制される。
(4)前記インターポーザに、前記プリント基板と前記第1半導体素子とを電気的に接続し、前記インターポーザの厚さ方向に延びる配線が設けられ、前記第1半導体素子は、前記第2半導体素子から入力される電気信号を低速化して前記配線を通じて前記プリント基板に出力し、前記プリント基板から前記配線を通じて入力される電気信号を高速化して前記第2半導体素子に出力してもよい。この構成によれば、高速の電気信号の経路屈曲が少なくなり、インダクタンスが低減する。したがって高速の電気信号の劣化が抑制される。
(5)前記ボンディングワイヤの長さは0.5mm以下でもよい。これにより高速の電気信号の劣化が抑制される。
(6)前記インターポーザと前記第2半導体素子とは離間し、前記インターポーザと前記第2半導体素子との間の距離は10μm以上、20μm以下でもよい。この構成によれば、ボンディングワイヤが短くなるため、高速の電気信号の劣化が抑制される。
(7)前記インターポーザはセラミックにより形成されてもよい。これによりインターポーザの比誘電率が低くなり、高速の電気信号の誘電損失を抑制することができる。
(8)前記インターポーザは半田ボールにより前記プリント基板の上面に搭載され、前記第2半導体素子は銀ペーストにより前記プリント基板の上面に搭載されてもよい。インターポーザの第1パッドと第2半導体素子の第2パッドとの間で高さを調節することができる。これによりボンディングワイヤが短くなり、高速の電気信号の劣化が抑制される。
(9)インターポーザの上面に第1半導体素子を搭載する工程と、半田ボールにより、プリント基板の上面に前記インターポーザを搭載する工程と、導電ペーストにより、前記プリント基板の上面に前記インターポーザと隣接する第2半導体素子を設ける工程と、前記インターポーザの前記上面に設けられた第1パッドと、前記第2半導体素子の上面に設けられた第2パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有する半導体装置の製造方法である。この構成によれば、インターポーザと第2半導体素子との距離が小さくなり、ボンディングワイヤが短くなる。このためボンディングワイヤのインダクタンスが小さくなり、高速の電気信号の劣化が抑制される。
(10)前記インターポーザを搭載する工程は半田リフロー処理を含み、前記インターポーザを搭載する工程の後、前記第2半導体素子を設ける工程において、前記半田リフロー処理の温度よりも低い温度で前記導電ペーストを用いて前記第2半導体素子を設けてもよい。導電ペーストを用いる際、半田ボールは溶融しないため、インターポーザの位置のずれが抑制される。このため、インターポーザと第2半導体素子との距離の拡大が抑制される。

0011

[本願発明の実施形態の詳細]
本発明の実施形態に係る半導体装置およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

0012

(第1実施形態)
図1(a)は第1実施形態に係る半導体装置100を例示する断面図である。図1(b)は半導体装置100を例示する平面図である。X方向はインターポーザ12および半導体チップ16が並ぶ方向である。Y方向は半導体部品22および24が並ぶ方向である。Z方向はXおよびY方向に直交する方向である。

0013

図1(a)および図1(b)に示すように、半導体装置100は、プリント基板10、インターポーザ12、半導体素子14および15、半導体部品22および24、および放熱ブロック33を備える。半導体素子15は半導体チップ16および18を含む。

0014

インターポーザ12、半導体チップ18、半導体部品22および24はプリント基板10の上面に表面実装されている。半導体素子14はインターポーザ12の上面に表面実装されている。半導体チップ16の上面にベアの半導体チップ18がフリップチップ実装により搭載されている。

0015

(プリント基板)
図1(c)はプリント基板10を例示する断面図である。図1(c)に示すように、プリント基板10は例えば複数の基板40〜42をプリプレグ43で貼り合わせた積層基板である。基板40〜42およびプリプレグ43はガラスエポキシ樹脂で形成されている。基板40と基板41との間および基板41と基板42との間に導体層44が配置されている。導体層44同士はプリント基板10を厚さ方向に貫通するビア配線46(スルービア)により電気的に接続されている。プリント基板10の厚さは例えば2mmである。図1(a)に示すように、上面に複数のパッド10a〜10dおよび配線パターン10eが設けられている。プリント基板10上面の導体層44はパッド10a〜10dおよび配線パターン10eを含む。プリント基板10はXY平面に広がり、X方向の長さは例えば45mm、Y方向の長さは例えば15mmである。

0016

(インターポーザ)
図1(d)はインターポーザ12を例示する断面図である。インターポーザ12は例えばアルミナ(Al2O3)などのセラミックで形成された、ビルドアップ構造の積層基板である。絶縁層50および52はセラミックで形成され、互いに貼り合わされている。絶縁層50の下面に導体層54が設けられ、絶縁層50および52の間に導体層56が設けられ、絶縁層52の上面に導体層58が設けられている。導電層同士はインターポーザ12を厚さ方向(Z方向)に貫通するビア配線51により接続されている。ビア配線51は例えばスタックビアである。ビア配線51はXY平面に対して垂直でもよいし、XY平面に対して傾斜してもよい。

0017

導体層54は、下面に設けられた半田ボール11によりプリント基板10のパッド10aと電気的に接続されている。導体層58は、図1(a)に示す複数のパッド12aおよび12c、配線パターン12bを含む。インターポーザ12の厚さは例えば700μmであり、半田ボール11の高さは例えば75μmである。したがって、プリント基板10の上面から、実装後のインターポーザ12の上面までの高さは例えば775μmである。

0018

図1(a)および図1(b)に示すように、インターポーザ12の端面(+X側の側面)は、半導体素子14の端面よりも突出し、半導体チップ16の端面(−X側の側面)と対向し、かつ離間している。インターポーザ12のパッド12c(第1パッド)は上面のうち半導体チップ16側の端部に位置する。配線パターン12bはパッド12aとパッド12cとを電気的に接続する。

0019

(半導体素子14)
半導体素子14(第1半導体素子)において、例えばSERES−IC(SERializer/DESerializer-IC)などの集積回路(IC:IntegratedCircuit)がボールグリッドアレイ(BGA)を備えるパッケージ収納されている。半導体素子14は半田ボール13を用いて、インターポーザ12のパッド12aに電気的に接続されている。半導体素子14は低速で複数の電気信号を高速の電気信号にまとめ、高速の電気信号を低速で複数の電気信号に分ける。高速とは例えば変調ボーレートが高いことであり、低速とは例えば変調ボーレートが低いことである。

0020

(半導体素子15)
半導体素子15は例えばSi Photonics(フォトニクス)−IC(光集積回路)などであり、半導体チップ16および18を含む。半導体素子15は、インターポーザ12から入力される電気信号を変調された光信号に変換し光ファイバ17に出力する。また半導体素子15は、光ファイバ17から入力される光信号を電気信号に変換してインターポーザ12に出力する。

0021

半導体チップ16(第2半導体素子)は、例えば厚さ数μmの銀(Ag)ペースト20によりプリント基板10の上面に搭載されている。半導体チップ16は、例えばSOI(Silicon on Insulator)基板、その上に設けられた複数のマッハツェンダ変調器、およびゲルマニウム(Ge)フォトディテクタ(PD:Photo Detector)を含む光IC(PIC:Photo IC)である。厚さは例えば0.8mmである。半導体チップ16の上面に光信号の入出力用ポートグレーティングカプラ)が設けられており、ホルダ19に接続されている。半導体チップ16は、入力された光信号を電気信号に変換し、また入力された電気信号を光信号に変換する。

0022

半導体チップ16の上面は、インターポーザ12の上面と同じ高さに位置する。半導体チップ16の上面に複数のパッド16aおよび16bが設けられている。複数のパッド16a(第2パッド)は、上面のインターポーザ12側の端部に位置している。パッド16aは、例えば長さ0.5mm以下のボンディングワイヤ30により、インターポーザ12のパッド12cと電気的に接続されている。パッド16bは、ボンディングワイヤ31によりプリント基板10のパッド10cと電気的に接続されている。

0023

半導体チップ18は半導体チップ16の上面にフリップチップ実装されており、半導体チップ16と電気的に接続されている。半導体チップ18は例えばマッハツェンダ変調器用のドライバおよびトランスインピーダンスアンプ(TIA)を含む電子集積回路EIC:Electronic IC)である。ドライバは高速の電気信号を増幅し、駆動信号として半導体チップ16に入力し、半導体チップ16内の変調器を駆動する。TIAは、半導体チップ16のPDの信号を増幅する。半導体チップ18の上面に金属の放熱ブロック33が搭載されている。半導体素子15で発生する熱は放熱ブロック33から放出される。

0024

図2はパッド12cおよび16aの拡大図である。図2に示すように、パッド12cおよび16aの形状は例えば矩形である。パッド12cのX方向の辺の長さL1およびパッド16aの辺の長さL2はそれぞれ75μmである。パッド12cのエッジからインターポーザ12の端面までの距離D1は、インターポーザ12の加工精度に応じて定まり、例えば50±50μmである。インターポーザ12を例えばダイシング加工で形成することにより加工の精度が向上し、距離D1の公差は±50μm程度となる。Y方向において隣り合う2つのボンディングワイヤ30間の距離は例えば150μmである。パッド16aのエッジから半導体チップ16の端面までの距離D3は例えば100±50μmである。

0025

高温環境下ではインターポーザ12および半導体チップ16が熱膨張し、両者の端面が接触して応力が発生することがある。接触を抑制するため、インターポーザ12の端面と半導体チップ16の端面とは離間させ、その間の距離D2は例えば10〜20μmとする。またインターポーザ12の端面と半導体チップ16の端面とは、Y方向において平行である。

0026

ボンディングワイヤ30の一端はパッド16aの中央付近に接続され、他端はパッド12cの中央付近に接続される。ボンディングワイヤ30の最大長は次のように算出される。
パッド12cの中央からインターポーザ12の端面までの距離(L1/2+D1)+D1の公差の絶対値(50μm)+距離D2+半導体チップ16の端面からパッド16aの中央までの距離(D3+L2/2)+D3の公差の絶対値(50μm)
ボンディングワイヤ30の長さは例えば500μm(0.5mm)以下であり、最長で例えば345μmである。ボンディングワイヤ30の径は例えば25μmである。

0027

パッド、配線パターン、およびビア配線は例えばアルミニウム(Al)、銅(Cu)などの金属により形成されている。ボンディングワイヤは例えば金(Au)またはAlなどの金属により形成されている。

0028

(光ファイバ)
光ファイバ17は上方向および水平方向(ZおよびX方向)に延伸し、ホルダ19に挿入され、支持されている。光ファイバ17は半導体チップ16のポートに接続され、半導体チップ16と光結合する。光信号は、半導体チップ16から光ファイバ17を通じて外部の機器へと出力される。また光ファイバ17を通じて半導体チップ16に光信号が入力する。光ファイバ17は、半導体チップ16の光入力もしくは光出力チャネル数に対応して設けられ、一本でもよいし、複数の光ファイバのアレイでもよい。

0029

プリント基板10の上面に搭載された半導体部品22および24は例えば電源レギュレータ用のIC、または回路を制御するCPUなどがパッケージに納められた部品である。プリント基板10には、抵抗コンデンサなどのチップ部品が搭載されてもよい。

0030

例えば4ペア(つまり8つ)の25Gbaudの電気信号が、外部の電子機器などからプリント基板10のパッド10dに入力され、さらにインターポーザ12を介して半導体素子14に入力される。半導体素子14は、8つの25Gbaudの電気信号を高速化し、4つの50Gbaudの電気信号とし、インターポーザ12の配線パターン12bに出力する。高速化された電気信号は、インターポーザ12の配線パターン12b、パッド12c、およびボンディングワイヤ30を介して半導体チップ16のパッド16aに入力される。電気信号を受信した半導体チップ16は、光ファイバ17から入力される連続光を50Gbaudの光信号に変調し、光ファイバ17に出力する。

0031

例えば50Gbaudの光信号が光ファイバ17から半導体チップ16に入力する。半導体チップ16は、光信号を50Gbaudの電気信号に変換し、パッド16aおよびボンディングワイヤ30を介して、インターポーザ12のパッド12cに出力する。4つの50Gbaudの電気信号はインターポーザ12を介して半導体素子14に入力される。半導体素子14は、電気信号を25Gbaudに低速化して、かつ4つの電気信号を8つに分岐させ、インターポーザ12および半田ボール11を介してプリント基板10のパッド10aに出力する。

0032

光通信においては上記のように50Gbaud以上の高速の電気信号が利用されることがある。なお、半導体素子14は、例えば10本の10Gbaudの電気信号と4本の25Gbaudの電気信号との変換を行ってもよい。10Gbaudは1秒間に10Gの信号フレームを有する信号であり、NRZ形式なら10Gbps、PAM4(4値パルス振幅変調)形式なら20Gbpsの信号速度に相当する。

0033

(半導体装置の製造方法)
図3(a)、図4(a)、図5(a)、図6(a)および図7(a)は半導体装置100の製造方法を例示する断面図である。図3(b)、図4(b)、図5(b)、図6(b)および図7(b)は半導体装置100の製造方法を例示する平面図である。

0034

図3(a)および図3(b)に示すように、半導体素子14を、半田ボール13等を用いてインターポーザ12の上面に表面実装する。図4(a)および図4(b)に示すように、例えば270℃のリフロー処理により、半田ボールを用いて、インターポーザ12、半導体部品22および24をプリント基板10の上面に表面実装する。リフロー後の半田ボール11の高さは例えば75μmであり、プリント基板10の上面から、インターポーザ12の上面までの高さは例えば775μmである。

0035

図5(a)および図5(b)に示すように、半導体チップ16の上面には半導体チップ18がフリップチップ実装されている。半導体チップ18は、半導体チップ16のプリント基板10への搭載前に実装しておく。半導体チップ16の上面への半導体チップ18のフリップチップ実装は、たとえば銅ピラー等(図示せず)のチップ間接続構造を介して行われる。半導体チップ16を、Agペースト20を用いてプリント基板10の上面に固定する。すなわち、Agペースト20上で半導体チップ16をスライドさせて位置を定め、Agペースト20を固化させて半導体チップ16を固定する。Agペースト20を固化させる際の温度は、半田ボールのリフローの温度よりも低い。このため半田ボール11および13は溶融せず、インターポーザ12および半導体素子14は移動しない。

0036

図6(a)および図6(b)に示すように、ワイヤボンディングを行う。ボンディングワイヤ30はパッド12cとパッド16aとを電気的に接続する。ボンディングワイヤ31はパッド16bとパッド10cとを電気的に接続する。ボンディングワイヤ30には例えばウェッジボンドを用いる。ボンディングワイヤ31にはウェッジボンドおよびボールボンディングどちらを用いてもよい。ワイヤボンディングにおける温度は半田リフローの温度より低く、半田ボール11および13は溶融しない。

0037

図7(a)および図7(b)に示すように、半導体チップ16に光ファイバ17を接続する。光ファイバ17が取り付けられたホルダ19を、半導体チップ16のポートの上に配置する。光ファイバ17からモニタ光を入力し、プリント基板10のパッド10dに接触させたプローブを用いて電気信号の強度を測定し、強度が最も高くなるようにホルダ19の位置を調整する。紫外線光学接着剤を固化し、ホルダ19を半導体チップ16に固定する。さらに図1(a)および図1(b)に示した放熱ブロック33を搭載する。以上の工程により半導体装置100が形成される。半導体装置100を例えば光トランシーバ筐体に格納してもよい。

0038

(比較例)
次に比較例について説明する。図8(a)は比較例に係る半導体装置100Rを例示する断面図である。図8(b)は半導体装置100Rを例示する平面図である。第1実施形態と同じ構成については説明を省略する。

0039

図8(a)および図8(b)に示すように、半導体装置100Rはインターポーザ12を含まない。半導体素子14はプリント基板10の上面に表面実装されている。半導体チップ16の上面のパッド16aと、プリント基板10上面のパッド10fとが、ボンディングワイヤ30Rにより接続されている。

0040

ボンディングワイヤ30Rは、プリント基板10の上面のパッド10fから、パッド16aまで延びる。このためボンディングワイヤ30Rは半導体チップ16の厚さよりも長くなり、例えば1〜1.5mm程度になることがある。ボンディングワイヤ30Rが長いとインダクタンスが増加し、電気信号の波形が劣化する。特に50Gbaudなど高速の電気信号はインダクタンスの影響を受けやすい。すなわち比較例では、インダクタンスの増加により、ボンディングワイヤ30Rを流れる高速の電気信号の波形は大きく劣化する。

0041

第1実施形態によれば、プリント基板10の上面においてインターポーザ12と半導体チップ16とは隣接する。このため、インターポーザ12のパッド12cと半導体チップ16のパッド16aとを接続するボンディングワイヤ30を短くすることができる。例えばインターポーザ12を半導体素子14よりも半導体チップ16側に突出させることで、ボンディングワイヤ30を短くする。この結果、ボンディングワイヤ30を流れる高速の電気信号の波形の劣化および損失が抑制される。

0042

図1(b)に示すように、複数のパッド12cはインターポーザ12の半導体チップ16側(+X側)の端部(辺)に沿って配置されている。複数のパッド16aは半導体チップ16のインターポーザ12側(−X側)の端部に沿って配置されている。パッド間の距離が小さくなるため、ボンディングワイヤ30を短くすることができる。したがって電気信号の波形の劣化および損失が抑制される。

0043

図2に示すように、インターポーザ12と半導体チップ16とは離間している。ボンディングワイヤ30を短くするため、距離D2は小さいことが好ましく、例えば10μm以上、20μm以下である。また、高温環境下においてインターポーザ12および半導体チップ16が膨張しても、これらは離間しているため接触が抑制される。したがって応力による破損などが抑制される。

0044

図8(a)の例では、ボンディングワイヤ30Rは、Z方向に半導体チップ16の厚さ以上に延びるため、長くなる。図1(a)に示すように、本実施形態では、インターポーザ12のパッド12cの上面と、半導体チップ16のパッド16aの上面とは、プリント基板10を基準として同じ高さに位置する。ボンディングワイヤ30をXY平面に沿って延ばせばよく、効果的に短くすることができる。特にウェッジボンディングにより、XY平面に沿いZ方向には短いボンディングワイヤ30を形成することができる。パッド12cとパッド16aとは厳密に同一平面上に位置してもよいし、高さの違いが例えば10μm以下でもよい。

0045

ボンディングワイヤ30の長さは0.5mm以下であることが好ましい。これにより高速の電気信号の波形の劣化および損失を抑制することができる。ボンディングワイヤ30の長さは1mm以下、0.8mm以下、0.3mm以下でもよい。ボンディングワイヤ30を流れる電気信号の変調レートは、プリント基板10に供給される電気信号より高速であり、例えば25Gbaud以上、50Gbaud以上、64Gbaud以上などである。変調レートに応じて、電気信号の劣化を抑制できるようにボンディングワイヤ30の長さを定めてもよい。

0046

図1(a)に示すように、インターポーザ12は半田ボール11により、半導体チップ16はAgペースト20により、それぞれプリント基板10の上面に表面実装される。複数の半田ボール11を複数のパッド10aに接続することにより、インターポーザ12とプリント基板10とを電気的に接続することができる。半導体チップ16の位置のずれおよび傾きなどを抑制するため、Agペースト20の厚さは数μm程度が好ましい。

0047

Agペースト20は半田ボール11に比べて薄い。そこで、インターポーザ12に比べて、半導体チップ16は厚いことが好ましい。これによりパッド12cとパッド16aとの高さを同程度にすることができる。特に、半田ボール11の高さとインターポーザ12の厚さとの合計が、Agペースト20の厚さと半導体チップ16の厚さとの合計と等しくなることが好ましい。パッド12cとパッド16aとが同一平面上に位置し、ボンディングワイヤ30が短くなる。

0048

リフローにおいて、半田ボール11は例えば270℃で溶融し、冷却により固化する。半導体チップ16の実装において、Agペースト20はリフローの温度よりも低温で固化する。このため、リフロー処理の後に半導体チップ16の実装を行っても、半田ボール11が溶融しない。したがって、インターポーザ12の位置のずれは抑制され、距離D2の拡大が抑制される。また、ワイヤボンディングは、半田およびAgペースト20の融点よりも低い温度で行うことが好ましい。インターポーザ12および半導体チップ16の位置のずれを抑制することができる。なお、Agペースト20以外の導電ペーストなど、半田よりも融点の低い接着剤を用いることができる。

0049

図1(d)に示すように、インターポーザ12には、厚さ方向に延びるビア配線51が設けられている。例えば50Gbaudなど高速の電気信号は、半導体素子14と半導体チップ16との間(配線パターン12b、パッド12cおよび16a、ボンディングワイヤ30)を流れ、プリント基板10およびビア配線51には流れない。配線パターン12b、パッド12cおよび16aは例えば同一平面上に位置し、ボンディングワイヤ30はパッド12cとパッド16aとを接続する。すなわち、高速の電気信号の経路は、XY平面に沿い、Z方向の距離は短く、急激な屈曲が少ない。このため経路のインダクタンスが低く、高速の電気信号の劣化および損失が抑制される。例えば25Gbaudの低速の電気信号は、配線パターン10eとビア配線51との間で90°屈曲した経路を伝搬しても、高速の電気信号に比べて劣化しにくい。

0050

インターポーザ12は例えばAl2O3などのセラミックにより形成されている。セラミックはガラスエポキシ樹脂などに比べ、例えばダイシングなどで精度高く加工することができ、またバリおよびダレなどが発生しにくい。したがって図2に示した距離D1の公差を例えば50μm以下にすることができる。このためインターポーザ12と半導体チップ16とを近づけることができ、ボンディングワイヤ30を短くすることができる。またインターポーザ12の平坦度が高くなるため、BGA構造の半導体素子14を安定して表面実装することができる。

0051

高周波信号の誘電損失は低周波数の信号に比べて大きい。したがって高速の電気信号が伝搬するインターポーザ12を、例えばセラミックなど比誘電率の低い材料で形成することが好ましい。セラミックなどの低誘電損失の材料は高価であるため、プリント基板10全体をセラミックで形成すると大幅にコストが増加する。そこで、図1(c)に示すようにプリント基板10は例えばガラスエポキシ樹脂など低コストの材料で形成する。プリント基板10を伝搬する電気信号は低速であるため、誘電損失は小さい。また、最も周波数の高い電気信号が伝搬されるインターポーザ12を、低誘電率のセラミックなどで形成する。インターポーザ12はプリント基板10よりも小さいため、セラミックを用いてもコストの大幅な増加は抑制される。またインターポーザ12を伝搬する高周波信号の誘電損失が抑制される。

0052

インターポーザ12はセラミック以外の材料で形成してもよい。図9はインターポーザ12を例示する断面図である。インターポーザ12は、ガラスエポキシ樹脂の絶縁層60〜64を積層したビルドアップ構造の積層基板である。上面、下面、および絶縁層間に導体層66が設けられ、複数の導体層66はビア配線68により接続されている。精度の高い加工およびバリの抑制のため、絶縁層60〜64は、プリント基板10の基板40などに比べて薄いことが好ましい。特に最上層の絶縁層64は薄いことが好ましい。

0053

インターポーザ12の形成にはダイシング加工以外の方法を用いてもよく、精度を高めるためにはダイシング加工が特に好ましい。ダイシング加工では材料を削り取っていくため、材料の逃げを考慮しなくてよい。このためパンチ加工およびルータ加工などに比べて精度が高い。したがって距離D2の公差を小さくし、ボンディングワイヤ30を短くすることができる。インターポーザ12の熱膨張係数は、プリント基板10と半導体素子14との間でもよい。熱応力を低減することができる。

0054

10プリント基板
10a〜10d、12c、16a、16bパッド
10e、12b配線パターン
11、13半田ボール
12インターポーザ
14、15半導体素子
16、18半導体チップ
17光ファイバ
19ホルダ
20Agペースト
22、24半導体部品
30、31ボンディングワイヤ
40〜42基板
43プリプレグ
50、52、60〜64絶縁層
44、54、56、58、66導体層
46、51、68ビア配線
100 半導体装置

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