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図面 (16)

課題

並列処理が可能な低消費電力半導体装置を提供する。

解決手段

プロセッサは、CPU、GPUが設けられたチップを有する。CPU、GPUそれぞれは、1又は複数のパワーゲーティングが可能なパワードメインを有する。CPUには、バックアップ回路電気的に接続されているフリップフロップ、および第1メモリセルを有する第1メモリ装置が設けられている。GPUには、行列状に配置された複数の乗算器、および第2メモリセルを有する第2メモリ装置が設けられている。バックアップ回路、第1メモリセル、第2メモリセル、および乗算器それぞれには、チャネル金属酸化物を有するトランジスタが用いられている。

概要

背景

電子機器低消費電力化重視されている。そのため、CPU等の集積回路(IC)の低消費電力化は回路設計の大きな課題となっている。ICの消費電力は大きく分けると、動作時の消費電力(ダイナミック電力)と、動作していない時(スタンバイ時)の消費電力(スタティック電力)との2つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲートトンネル・リーク電流、ゲート誘導ドレインリーク(GIDL:Gate−induced drain leakage)電流ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ICの高性能化や高集積化の大きな壁となっている。

半導体装置消費電力低減のため、パワーゲーティングクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。CPUのパワーゲーティングを可能にするには、レジスタキャッシュメモリ記憶内容不揮発性メモリ装置バックアップすることが必要となる。

チャネル形成領域が金属酸化物で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」。「金属酸化物トランジスタ」または「oxトランジスタ」と呼ぶ場合がある)が知られている。oxランスタオフ電流が極めて小さいという特性を利用して、パワーオフ状態でもデータを保持することが可能なバックアップ回路が提案されている(例えば、特許文献1を参照)。

近年、人工知能AI)分野の技術発展が著しい。例えば、特許文献2には、oxトランジスタが用いられ、ニューラルネットワークを構成することが可能な半導体装置が記載されている。

概要

並列処理が可能な低消費電力半導体装置を提供する。プロセッサは、CPU、GPUが設けられたチップを有する。CPU、GPUそれぞれは、1又は複数のパワーゲーティングが可能なパワードメインを有する。CPUには、バックアップ回路が電気的に接続されているフリップフロップ、および第1メモリセルを有する第1メモリ装置が設けられている。GPUには、行列状に配置された複数の乗算器、および第2メモリセルを有する第2メモリ装置が設けられている。バックアップ回路、第1メモリセル、第2メモリセル、および乗算器それぞれには、チャネルに金属酸化物を有するトランジスタが用いられている。

目的

本発明の一形態の課題は、新規な半導体装置を提供すること、または低消費電力な半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

CPU、GPUが設けられたチップを有するプロセッサであり、前記CPU、前記GPUそれぞれは、1又は複数のパワーゲーティングが可能なパワードメインを有し、前記CPUには、バックアップ回路電気的に接続されているフリップフロップが設けられ、前記GPUには、行列状に配置された複数の乗算器が設けられ、前記乗算器は、第1トランジスタ、第2トランジスタ、容量素子および保持ノードを有し、前記第2トランジスタのゲート、および前記容量素子の端子は前記保持ノードにそれぞれ電気的に接続され、前記第1トランジスタは、前記保持ノードへのデータの書き込みを制御する機能をもち、前記バックアップ回路のトランジスタ、前記乗算器の前記第1トランジスタそれぞれにおいて、チャネル形成領域は金属酸化物を有することを特徴とするプロセッサ。

請求項2

請求項1において、前記バックアップ回路は、前記フリップフロップに積層されていることを特徴とするプロセッサ。

請求項3

請求項1又は2において、前記乗算器の前記保持ノードに書き込まれるデータは、アナログデータであることを特徴とするプロセッサ。

請求項4

請求項1乃至3の何れか1項において、前記CPUには、更に第1メモリ装置が設けられ、前記第1メモリ装置のメモリセルにおいて、書込みトランジスタのチャネル形成領域は金属酸化物で形成されていることを特徴とするプロセッサ。

請求項5

請求項1乃至4の何れか1項において、前記CPUには、更に第2メモリ装置が設けられ、前記第2メモリ装置のメモリセルには、バックアップ回路が設けられ、前記バックアップのトランジスタにおいて、チャネル形成領域は金属酸化物を有することを特徴とするプロセッサ。

請求項6

請求項1乃至5の何れか1項において、更に第3メモリ装置が前記チップに設けられ、前記第3メモリ装置は、前記CPUまたは前記GPUがアクセス可能であり、前記第3メモリ装置のメモリセルにおいて、書込みトランジスタのチャネル形成領域は金属酸化物で形成されていることを特徴とするプロセッサ。

請求項7

請求項1乃至6の何れか1項において、前記CPUは複数のCPUコアを備えることを特徴とするプロセッサ。

請求項8

請求項1乃至7の何れか1項に記載のプロセッサが組み込まれている電子機器

技術分野

0001

本出願の明細書、図面、および特許請求の範囲(以下、「本明細書等」と呼ぶ。)は、半導体装置とその動作方法などに関する。なお、本発明の一形態は、例示した技術分野に限定されるものではない。

0002

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子トランジスタダイオードフォトダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置表示装置発光装置照明装置、電子部品及び電子機器等は、それ自体が半導体装置である場合があり、また、半導体装置を有している場合がある。

背景技術

0003

電子機器の低消費電力化重視されている。そのため、CPU等の集積回路(IC)の低消費電力化は回路設計の大きな課題となっている。ICの消費電力は大きく分けると、動作時の消費電力(ダイナミック電力)と、動作していない時(スタンバイ時)の消費電力(スタティック電力)との2つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲートトンネル・リーク電流、ゲート誘導ドレインリーク(GIDL:Gate−induced drain leakage)電流ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ICの高性能化や高集積化の大きな壁となっている。

0004

半導体装置の消費電力低減のため、パワーゲーティングクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。CPUのパワーゲーティングを可能にするには、レジスタキャッシュメモリ記憶内容不揮発性メモリ装置バックアップすることが必要となる。

0005

チャネル形成領域が金属酸化物で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」。「金属酸化物トランジスタ」または「oxトランジスタ」と呼ぶ場合がある)が知られている。oxランスタオフ電流が極めて小さいという特性を利用して、パワーオフ状態でもデータを保持することが可能なバックアップ回路が提案されている(例えば、特許文献1を参照)。

0006

近年、人工知能AI)分野の技術発展が著しい。例えば、特許文献2には、oxトランジスタが用いられ、ニューラルネットワークを構成することが可能な半導体装置が記載されている。

先行技術

0007

特開2016−42352号公報
特開2016−219011号公報

発明が解決しようとする課題

0008

近年、IoT(Internet of Things)及びAIなど技術の発展に伴い、多量のデータが発生している。多量のデータを低エネルギーで処理できるコンピューティングシステムが求められている。

0009

そこで、本発明の一形態の課題は、新規な半導体装置を提供すること、または低消費電力な半導体装置を提供することである。

0010

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が本明細書等の記載から、自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。

課題を解決するための手段

0011

(1)本発明の一形態は、CPU、GPUが設けられたチップを有するプロセッサであり、CPU、GPUそれぞれは、1又は複数のパワーゲーティングが可能なパワードメインを有し、CPUには、バックアップ回路が電気的に接続されているフリップフロップが設けられ、GPUには、行列状に配置された複数の乗算器が設けられ、乗算器は、第1トランジスタ、第2トランジスタ、容量素子および保持ノードを有し、第2トランジスタのゲート、および容量素子の端子は保持ノードにそれぞれ電気的に接続され、第1トランジスタは、保持ノードへのデータの書き込みを制御する機能をもち、バックアップ回路のトランジスタ、乗算器の第1トランジスタそれぞれにおいて、チャネル形成領域は金属酸化物を有する。

0012

(2)上掲形態(1)において、バックアップ回路は、フリップフロップに積層されている。

0013

(3)上掲形態(1)または(2)において、乗算器の保持ノードに書き込まれるデータは、アナログデータである。

0014

(4)上掲形態(1)乃至(3)の何れか1において、CPUには、更に第1メモリ装置が設けられ、第1メモリ装置のメモリセルにおいて、書込みトランジスタのチャネル形成領域は金属酸化物で形成されている。

0015

(5)上掲形態(1)乃至(4)の何れか1において、CPUには、更に第2メモリ装置が設けられ、第2メモリ装置のメモリセルには、バックアップ回路が設けられ、バックアップのトランジスタにおいて、チャネル形成領域は金属酸化物を有する。

0016

(6)上掲形態(1)乃至(5)の何れか1において、第3メモリ装置が更にチップに設けられ、第3メモリ装置はCPUまたはGPUがアクセス可能に設けられ、第3メモリ装置のメモリセルにおいて、書込みトランジスタのチャネル形成領域は金属酸化物で形成されている。

0017

本明細書等において、「第1」、「第2」、「第3」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第1」を「第2」または「第3」に置き換えて、本発明の一形態を説明することができる。

0018

本明細書等において、XとYとが接続されていると記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。X、Yは、対象物(例えば、装置、素子、回路、配線電極、端子、導電膜、層など)であるとする。

0019

トランジスタは、ゲート、ソース、およびドレインと呼ばれる3個の端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する2個の端子は、トランジスタの入出力端子である。2つの入出力端子は、トランジスタの導電型(nチャネル型、pチャネル型)及びトランジスタの3個の端子に与えられる電位高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2個の入出力端子を第1端子、第2端子等と呼ぶ場合がある。

0020

ノードは、回路構成デバイス構造等に応じて、端子、配線、電極、導電層導電体不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

0021

電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、GNDと記載されていても、必ずしも0Vを意味しない場合もある。

0022

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0023

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。

発明の効果

0024

本発明の一形態によって、oxトランジスタを有する新規な半導体装置の提供、または低消費電力な半導体装置の提供が可能になる。

0025

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

図面の簡単な説明

0026

プロセッサの構成例を示すブロック図。
CPUのパワーゲーティング機構の例を示すブロック図。
A:フリップフロップの構成例を示す回路図。B:フリップフロップの積層構造例を示す図。
フリップフロップの動作例を示すタイミングチャート
A:NOSRAMの構成例を示す機能ブロック図。B:メモリセルの構成例を示す回路図。
A:メモリセルアレイの構成例を示す回路図。B、C:メモリセルの構成例を示す回路図。
NOSRAMの動作例を示すタイミングチャート。
SSRAMの構成例を示す機能ブロック図。
A:メモリセルの構成例を示す回路図。B:OSSRAMの動作例を示すタイミングチャート。
CPUの構成例を示すブロック図。
A:DOSRAMのメモリセルの構成例を示す回路図。B:DOSRAMの積層構造例を示す図。
GPUの構成例を示すブロック図。
積和演算(MAC)ユニットの構成例を示すブロック図。
MACアレイの構成例を示す回路図。
電子機器を例示する図。

実施例

0027

以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

0028

以下に示される複数の実施の形態は適宜組み合わせることが可能である。また1の実施の形態に複数の構成例(作製方法例、動作方法例等も含む。)が示される場合は、互い構成例を適宜組み合わせること、および他の実施の形態に記載されている1または複数の構成例と適宜組み合わせることが可能である。

0029

図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

0030

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0031

〔実施の形態1〕
本実施の形態では、半導体装置の一例として、パワーゲーティングが可能な半導体装置について説明する。

0032

<<プロセッサ100>>
図1に示すプロセッサ100は、アーキテクチャが異なるプロセッサコアを備えるヘテロジニアス異種混合)なプロセッサであり、CPU(中央演算装置)110、GPU(グラフィック演算装置)112、PMU(電力管理装置)113、メモリ装置114、バス115、インターフェース部116、メモリ制御部121、オーディオ処理部122、ビデオ処理部123、ディスプレイ制御部124を有する。これら集積回路は1のダイに設けられている。つまり、プロセッサ100は、システムオンチップで構成されている。図1に示すように、CPU110、GPU112等の各半導体装置が相互にデータの授受が可能に構成されている。

0033

PMU113は、クロック信号電源電圧を管理する。例えば、PMU113はCPU110のクロックゲーティング、およびパワーゲーティングを制御する。

0034

プロセッサ100は、アプリケーションプロセッサとして用いることができる。そのため、プロセッサ100に様々な機能回路を設けて、各種の周辺デバイスをプロセッサ100で制御できるようにしている。例えば、メモリ制御部121には、DRAMコントローラフラッシュメモリ用コントローラが設けられる。オーディオ処理部122は、音声データ等を処理する。ビデオ処理部123には、ビデオデコーダビデオエンコーダカメラ画像処理回路などが設けられる。ディスプレイ制御部124には、ディスプレイコントローラマルチモニタコントローラが設けられる。

0035

また、周辺デバイスに応じて、各種のインターフェース回路がインターフェース部116に設けられる。例えば、ePCI(Peripheral Component Interconnect Express)、I2C(I−squared−C、Inter IntegratedCircuit)、MIPI(Mobile Industry Processor Interface)、USB(Universal Serial Bus)、SPI(Serial Peripheral Interface)、HDMI登録商標)/DP(High−Definition Multimedia Interface/DisplayPort)、eDP(embedded DisplayPort)、DSI(Display Serial Interface)などの規格に対応する回路が設けられる。

0036

なお、機能回路、インターフェース回路は、プロセッサ100の用途等に応じて適宜取捨される。

0037

プロセッサ100には、Siトランジスタ、およびoxトランジスタが用いられる。プロセッサ100にパワーゲーティング機能を持たせるため、oxトランジスタが用いられたメモリ回路(以下、「oxメモリ回路」と呼ぶ)が用いられる。

0038

金属酸化物のバンドギャップは2.5eV以上あるため、oxトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が3.5V、室温(25℃)下において、チャネル幅1μm当たりのオフ電流を1×10−20A未満、1×10−22A未満、あるいは1×10−24A未満とすることができる。すなわち、ドレイン電流オンオフ電流比を20桁以上150桁以下とすることができる。そのため、oxメモリデバイスは、oxトランジスタを介して保持ノードからリークする電荷量が極めて少ない。従って、oxメモリデバイスは不揮発性メモリ回路として機能できるため、プロセッサ100のパワーゲーティングが可能となる。

0039

oxトランジスタに適用される金属酸化物は、Zn酸化物、Zn‐Sn酸化物、Ga‐Sn酸化物、In‐Ga酸化物、In‐Zn酸化物、In‐M‐Zn酸化物(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウムガリウムイットリウム、銅、バナジウムベリリウムホウ素、シリコンチタン、鉄、ニッケルゲルマニウムジルコニウムモリブデンランタンセリウムネオジムハフニウムタンタルタングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0040

oxトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、CAAC‐OS、CAC−OS、nc‐OSなどの結晶部を有する金属酸化物であることが好ましい。CAAC‐OSとは、c‐axis‐aligned crystalline metal oxide semiconductorの略称である。CAC‐OSとは、Cloud‐Aligned Composite metal oxide semiconductorの略称である。nc‐OSとは、nanocrystalline metal oxide semiconductorの略称である。

0041

CAAC‐OSは、c軸配向性を有し、かつa‐b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。

0042

CAC‐OSは、キャリアとなる電子(または正孔)を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、CAC‐OSをoxトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。

0043

金属酸化物は、エネルギーギャップが大きく、電子が励起されにくいこと、ホール有効質量が大きいことなどから、oxトランジスタは、一般的なSiトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できることで、高いドレイン電圧でoxトランジスタを駆動することができる。

0044

oxトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、pn接合を有する反転型トランジスタ(代表的には、Siトランジスタ)と比較して短チャネル効果の一つであるDIBL(Drain‐Induced Barrier Lowering)の影響が小さい。つまり、oxランジスタは、Siトランジスタよりも短チャネル効果に対する高い耐性を有する。

0045

oxトランジスタは、短チャネル効果に対する耐性が高いために、oxトランジスタの信頼性を劣化させずに、チャネル長縮小できるので、oxトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、oxトランジスタはSiトランジスタよりもアバランシェ崩壊が起きにくい。

0046

また、oxトランジスタは、短チャネル効果に対する耐性が高いために、Siシリコン等トランジスタよりもゲート絶縁物を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が50nm以下の微細なトランジスタにおいても、10nm程度の厚いゲート絶縁物を設けることが可能な場合がある。ゲート絶縁物を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁物を厚くすることにで、リーク電流が低減されるため、静的消費電流の低減につながる。

0047

<<CPU110>>
図2に、CPU110の構成例を示す。CPU110は、CPUコア200、L1(レベル1キャッシュメモリ装置202、L2キャッシュメモリ装置203、バスインターフェース部205、パワースイッチ210〜212、レベルシフタ(LS)214を有する。CPUコア200はフリップフロップ220を有する。

0048

バスインターフェース部205によって、CPUコア200、L1(レベル1)キャッシュメモリ装置202、L2キャッシュメモリ装置203が相互に電気的に接続される。

0049

外部から入力される割り込み信号、CPU100が発行する信号SLEEP1等に信号に応じて、PMU113はクロック信号GCLK1、各種のPG(パワーゲーティング)制御信号の生成を行う。クロック信号GCLK1、PG制御信号はCPU110に入力される。PG制御信号は、パワースイッチ210〜212、フリップフロップ220を制御する。

0050

パワースイッチ210、211は、仮想電圧線V_VDD(以下、V_VDD線と呼ぶ)への電圧VDDD、VDD1の供給をそれぞれ制御する。パワースイッチ212は、仮想電圧線V_VDH(以下、V_VDH線と呼ぶ。)への電圧VDHの供給を制御する。CPU110、PMU113には、パワースイッチを介さずに電圧VSSSが入力される。PMU113には、パワースイッチを介さずに電圧VDDDが入力される。

0051

電圧VDDD、VDD1はCMOS回路用の駆動電圧である。電圧VDD1はVDDDよりも低く、スリープ状態での駆動電圧である。電圧VDDHはoxトランジスタ用の駆動電圧であり、VDDDよりも高い。

0052

L1キャッシュメモリ装置202、L2キャッシュメモリ装置203、バスインターフェース部205それぞれは、少なくとも1つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、1または複数のパワースイッチが設けられている。これらのパワースイッチは、PG制御信号によって制御される。

0053

フリップフロップ220は、レジスタに用いられる。フリップフロップ220には、バックアップ回路が設けられている。バックアップ回路、ならびにキャッシュメモリ装置202、203のメモリセルは、oxメモリ回路で構成されている。以下、フリップフロップ220、キャッシュメモリ装置202、203について説明する。

0054

<フリップフロップ220>
図3にフリップフロップ220の回路構成例を示す。フリップフロップ220はスキャンフリップフロップ221、バックアップ回路222を有する。

0055

スキャンフリップフロップ221は、ノードD1、Q1、SD、SE、RTCKクロックバッファ回路221Aを有する。

0056

ノードD1はデータ入力ノードであり、ノードQ1はデータ出力ノードであり、ノードSDはスキャンテスト用データ入力ノードである。ノードSEは信号SCEの入力ノードである。ノードCKはクロック信号GCLKの入力ノードである。クロック信号GCLKはクロックバッファ回路221Aに入力される。スキャンフリップフロップ221のアナログスイッチは、クロックバッファ回路221AのノードCK1、CKB1に電気的に接続される。ノードRTはリセット信号の入力ノードである。

0057

信号SCEは、スキャンイネーブル信号であり、PMU113で生成される。PMU113は信号BK、RCを生成する。レベルシフタ214は信号BK、RCをレベルシフトし、信号BKH、REHを生成する。信号BK、RCはバックアップ信号リカバリ信号である。

0058

スキャンフリップフロップ221は、ノードD1、Q1、SD、SE、RT、CK、クロックバッファ回路221Aを有する。ノードD1はデータ入力ノードであり、ノードQ1はデータ出力ノードであり、ノードSDはスキャンテスト用データの入力ノードである。ノードSEは信号SCEの入力ノードである。信号SCEはスキャンイネーブル信号であり、PMU113の出力信号である。ノードCKはクロック信号GCLK1の入力ノードである。クロック信号GCLK1はクロックバッファ回路221Aに入力される。スキャンフリップフロップ221のアナログスイッチは、クロックバッファ回路221AのノードCK1、CKB1に電気的に接続される。ノードRTはリセット信号の入力ノードである。

0059

スキャンフリップフロップ221の回路構成は、図3に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。

0060

(バックアップ回路222)
バックアップ回路222は、ノードSD_IN、SN11、トランジスタM11〜M13、容量素子C11を有する。

0061

ノードSD_INは、スキャンテストデータの入力ノードであり、他のスキャンフリップフロップ221のノードQ1に電気的に接続される。ノードSN11は、バックアップ回路222の保持ノードである。容量素子C11はノードSN11の電圧を保持するための保持容量である。

0062

トランジスタM11はノードQ1とノードSN11間の導通状態を制御する。トランジスタM12はノードSN11とノードSD間の導通状態を制御する。トランジスタM13はノードSD_INとノードSD間の導通状態を制御する。トランジスタM11、M13のオンオフは信号BKHで制御され、トランジスタM12のオンオフは信号RCHで制御される。

0063

トランジスタM11〜M13はトランジスタM1と同様に、バックゲートを有するoxトランジスタである。トランジスタM11〜M13のバックゲートは、電圧VBG1を供給する電源線に電気的に接続されている。

0064

少なくともトランジスタM11、M12がoxトランジスタであることが好ましい。オフ電流が極めて小さいというoxトランジスタの特長によって、ノードSN11の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路222は不揮発性の特性をもつ。容量素子C11の充放電によってデータを書き換えるため、バックアップ回路222は原理的には書き換え回数制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。

0065

バックアップ回路222の全てのトランジスタはoxトランジスタであることが非常に好ましい。図3Bに示すように、シリコンCMOS回路で構成されるスキャンフリップフロップ221上にバックアップ回路222を積層することができる。

0066

バックアップ回路222は、スキャンフリップフロップ221と比較して素子数が非常に少ないので、バックアップ回路222を積層するためにスキャンフリップフロップ221の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路222は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ221が形成されている領域内にバックアップ回路222を設けることができるので、バックアップ回路222を組み込んでも、フリップフロップ220の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路222をフリップフロップ220に設けることで、CPUコア200のパワーゲーティングを可能となる。パワーゲーティングに必要なエネルギーが少ないため、CPUコア200を高効率にパワーゲーティングすることが可能である。

0067

バックアップ回路222を設けたことによって、トランジスタM11による寄生容量がノードQ1に付加することになるが、ノードQ1に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ221の動作に影響はない。つまり、バックアップ回路222を設けても、フリップフロップ220の性能は実質的に低下しない。

0068

低消費電力状態
CPUコア200の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。PMU113は、割り込み信号、信号SLEEP1等に基づき、CPUコア200の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、PMU113はクロック信号GCLK1の生成を停止する。

0069

例えば、通常動作状態から休止状態に移行する場合は、PMU113は、電圧および/または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、PMU113は、電圧VDD1をCPUコア200に入力するため、パワースイッチ210をオフにし、パワースイッチ211をオンにする。電圧VDD1は、スキャンフリップフロップ221のデータを消失させない電圧である。周波数スケーリングを行う場合、PMU113はクロック信号GCLK1の周波数を低下させる。

0070

CPUコア200を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ221のデータをバックアップ回路222にバックアップする動作が行われる。CPUコア200をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路222のデータをスキャンフリップフロップ221に書き戻すリカバリ動作が行われる。

0071

図4に、CPUコア200のパワーゲーティングシーケンスの一例を示す。なお、図4において、t1等は時刻を表している。信号PSE0〜PSE2は、パワースイッチ210〜212の制御信号であり、PMU113で生成される。信号PSE0が“H”/“L”のとき、パワースイッチ210はオン/オフである。信号PSE1、PSE2についても同様である。

0072

通常動作
t1以前は、通常動作状態である。パワースイッチ210はそれぞれオンであり、CPUコア200には電圧VDDDが入力される。スキャンフリップフロップ221は通常動作を行う。このとき、レベルシフタ214は動作させる必要がないため、パワースイッチ212はオフであり、信号SCE、BK、RCは“L”である。ノードSEが“L”であるため、スキャンフリップフロップ221はノードD1のデータを記憶する。なお、図4の例では、t1において、バックアップ回路222のノードSN11は“L”である。

0073

(バックアップ)
t1で、PMU113はクロック信号GCLK1を停止し、信号PSE2、BKを“H”にする。レベルシフタ214はアクティブになり、“H”の信号BKHをバックアップ回路222に出力する。

0074

バックアップ回路222のトランジスタM11がオンになり、スキャンフリップフロップ221のノードQ1のデータがバックアップ回路222のノードSN11に書き込まれる。スキャンフリップフロップ221のノードQ1が“L”であれば、ノードSN11は“L”のままであり、ノードQ1が“H”であれば、ノードSN11は“H”になる。

0075

PMU113は、t2で信号PSE2、BKを“L”にし、t3で信号PSE0を“Lにする。t3で、CPUコア200の状態はパワーゲーティング状態に移行する。なお、信号BKを立ち下げるタイミングで信号PSE0を立ち下げてもよい。

0076

(パワーゲーティング)
信号PSE0が“Lになることで、V_VDD線の電圧が低下するため、ノードQ1のデータは失われる。ノードSN11は、時刻t1でのノードQ1のデータを保持し続ける。

0077

リカバリ
t4で、PMU113が信号PSE0を“H”にすることで、パワーゲーティング状態からリカバリ状態に移行する。V_VDD線の充電が開始され、V_VDD線の電圧がVDDDになった状態(時刻t5)で、PMU113は信号PSE2、RC、SCEを“H”にする。

0078

トランジスタM12はオンになり、容量素子C11の電荷がノードSN11とノードSDとに分配される。ノードSN11が“H”であれば、ノードSDの電圧は上昇する。ノードSEは“H”であるので、スキャンフリップフロップ221の入力側ラッチ回路にノードSDのデータが書き込まれる。t6でノードCKにクロック信号GCLK1が入力されると、入力側ラッチ回路のデータがノードQ1に書き込まれる。つまり、ノードSN11のデータがノードQ1に書き込まれたことになる。

0079

t7で、PMU113は信号PSE2、SCE、RCを“L”にし、リカバリ動作が終了する。

0080

oxトランジスタを用いたバックアップ回路222は、動的および静的低消費電力双方が小さいため、ノーマリオフコンピューティングに非常に好適である。フリップフロップ220を搭載しても、CPUコア200の性能低下、動的電力の増加をほとんど発生させないようにできる。

0081

なお、CPUコア200は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための1または複数のパワースイッチが設けられる。また、CPUコア200は、1または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ220、パワースイッチ210〜212のバックアップ回路222制御を行うためのパワーゲーティング制御回路を設けてもよい。

0082

なお、フリップフロップ220の適用はCPU110に限定されない。プロセッサ100において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ220を適用できる。

0083

<<キャッシュメモリ装置202、203>>
キャッシュメモリ装置202、203は、oxメモリ装置で構成される。oxメモリ装置とは、メモリセルにoxトランジスタが用いられているメモリ装置のことを指す。例えば、キャッシュメモリ装置202、203は、NOSRAM(登録商標)、またはOSSRAMで構成される。

0084

NOSRAMとは、メモリセルの書き込みトランジスタがoxトランジスタで構成されているゲインセル型DRAMのことである。NOSRAMはNonvolatile Oxide Semiconductor RAMの略称である。OSSRAMとは、oxトランジスタで構成されるバックアップ回路がメモリセル設けられているSRAMのことである。以下に、NOSRAM、OSSRAMの構成例を示す。

0085

<NOSRAM>
図5AはNOSRAMの構成例を示すブロック図である。NOSRAM240には、パワードメイン242、243、パワースイッチ245〜247が設けられている。パワードメイン242には、メモリセルアレイ250が設けられ、パワードメイン243にはNOSRAM240の周辺回路が設けられている。周辺回路は、制御回路251、行回路252、列回路253を有する。

0086

外部からNOSRAM240に電圧VDDD、VSSS、VDHW、VDHR、VBG2、クロック信号GCLK2、アドレス信号、信号CE、WE、PSE5が入力される。信号CE、WEはチップイネーブル信号書き込みイネーブル信号である。信号PSE5はPMU113で生成され、パワースイッチ245〜247のオンオフを制御する。パワースイッチ245〜247は、パワードメイン243への電圧VDDD、VDHW、VDHRの入力をそれぞれ制御する。

0087

なお、NOSRAM240に入力される電圧、信号等は、NOSRAM240の回路構成、動作方法に応じて適宜取捨される。例えば、NOSRAM240にパワーゲーティングされないパワードメインを設け、信号PSE5を生成するパワーゲーティング制御回路を設けてもよい。

0088

メモリセルアレイ250は、メモリセル10、書込みワード線WWL、読出しワード線RWL、書込みビット線WBL、読出しビット線RBL、ソース線SLを有する。

0089

図5Bに示すように、メモリセル10は2T1C(2トランジスタ1容量)型のゲインセルであり、ノードSN1、トランジスタM1、M2、容量素子C1を有する。トランジスタM1は書き込みトランジスタであり、バックゲートを有するoxトランジスタである。トランジスタM1のバックゲートは、電圧VBG2を供給する配線BGL2に電気的に接続されている。トランジスタM2は読出しトランジスタであり、pチャネル型Siトランジスタである。容量素子C1はノードSN1の電圧を保持する保持容量である。

0090

電圧VDDD、VSSSはデータ“1”、“0”を表す電圧である。なお、書込みワード線WWL、RWLの高レベル電圧は、VDHW、VHDRである。

0091

図6Aにメモリセルアレイ250の構成例を示す。図6Aに示すメモリセルアレイ250では、隣接する2行で1本のソース線が供給されている。

0092

メモリセル10は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタM1が極小オフ電流のoxトランジスタであるため、メモリセル10は長時間データを保持することが可能である。よって、NOSRAM240で、キャッシュメモリ装置202、202で構成することで、キャッシュメモリ装置202、203を、不揮発性の低消費電力なメモリ装置とすることができる。

0093

メモリセル10の回路構成は、図5Bの回路構成に限定されない。例えば、読出しトランジスタM2を、バックゲートを有するoxトランジスタ、またはnチャネル型Siトランジスタでもよい。或いは、メモリセル10は3T型ゲインセルでもよい。例えば、図6B、図6Cに3T型ゲインセルの例を示す。図6Bに示すメモリセル12は、トランジスタM3〜M5、容量素子C3、ノードSN3を有する。トランジスタM3〜M5は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタM3はバックゲートを有するoxトランジスタであり、トランジスタM4、M5はpチャネル型Siトランジスタである。トランジスタM4、M5を、nチャネル型Siトランジスタまたはバックゲートを有するoxトランジスタで構成してもよい。図6Cに示すメモリセル13では、3個のトランジスタはバックゲートを有するoxトランジスタで構成されている。

0094

ノードSN3は保持ノードである。容量素子C3はノードSN3の電圧を保持するための保持容量である。容量素子C3を意図的に設けず、トランジスタM4のゲート容量などで保持容量を構成してもよい。配線PDLには固定電圧(例えば、VDDD)が入力される。配線PDLはソース線SLに代わる配線であり、例えば、電圧VDDDが入力される。

0095

制御回路251は、NOSRAM240の動作全般を制御する機能を有する。例えば、制御回路251は、信号CE、WEを論理演算して、外部からのアクセス書き込みアクセスであるか読み出しアクセスであるかを判断する。

0096

行回路252は、アドレス信号が指定する選択された行の書込みワード線WWL、読出しワード線を選択する機能をもつ。列回路253は、アドレス信号が指定する列の書込みビット線にデータを書き込む機能、および当該列の読出しビット線WBLからデータを読み出す機能をもつ。

0097

<動作例>
図7を参照して、NOSRAM240の動作例を説明する。図7は、NOSRAM240の動作例を示すタイミングチャートである。書込み動作状態、読出し動作状態、およびスタンバイ状態において、パワースイッチ245〜247はオンであり、パワードメイン243には電圧VDDD、VDHW、VDHRが入力される。

0098

<書き込み>
“H”の信号CEと、“H”の信号WEとが入力されると、NOSRAM240は書き込み動作を行う。行回路252によって選択された行のワード線WWLは“H”に、ワード線RWLは“L”である。列回路253によって選択されたビット線WBLには、データに応じた電圧が入力される。選択されたメモリセル10のノードSN1の電圧は、データ“1”が書き込まれた場合VDDDとなり、データ“0”が書き込まれた場合VSSSとなる。

0099

<読み出し>
“H”の信号CEと、“L”の信号WEとが入力されると、NOSRAM240は読み出し動作を行う。列回路253は、ビット線RBLを電圧VSSSにプリチャージし、次に、ソース線SLを“H”にする。次いで、行回路252によって選択された行のワード線RWLは“L”となる。選択行のメモリセル10がデータ“0”を保持している場合、トランジスタM2のゲートには電圧VSSSが入力されているため、トランジスタM2のソースードレイン間には大きな電流が流れる。したがって、ビット線RBLは速やかに充電され、ビット線RBLの電位は上昇する。選択行のメモリセル10がデータ“1”を保持している場合、トランジスタM2のゲートには電位VDDDが入力されているため、トランジスタM2はドレイン電流を殆んど流さない。そのため、ビット線RBLはプリチャージ電圧(VSSS)を維持する。

0100

<スタンバイ>
書込みワード線WWL、ソース線SLは“L”であり、読出しワード線RWLは“H”である。メモリセル10のトランジスタM1はオフ状態である。

0101

例えば、NOSRAM240がスタンバイ状態である時間が一定時間を超えると、PMU113はパワースイッチ245〜247をオフ状態にし、かつクロック信号GCLK2の入力を停止する。これにより、パワードメイン243はパワーゲーティングされ、NOSRAM240の待機電力を低減できる。

0102

<OSSRAM>
次に、図8図9を参照して、OSSRAMについて説明する。

0103

図8に示すように、OSSRAM300には、パワードメイン301〜303、パワースイッチ310〜314が設けられている。パワードメイン301はパワーゲーティングされないパワードメインであり、パワーゲーティング制御回路330が設けられる。パワードメイン302、303はパワーゲーティング可能なパワードメインである。パワードメイン302には、メモリセルアレイ320が設けられ、パワードメイン303には、制御回路331、行回路332、列回路333、バックアップ及びリカバリドライバ335が設けられている。

0104

メモリセルアレイ320は、セル20、ワード線WL、ビット線BL、BLB、ゲート線OGLを有する。なお、ビット線BL、BLBはローカルビット線と呼ぶこともできる。同じ列に設けられているビット線BLとビット線BLBとでなる配線対ビット線対(BL、BLB)と呼ぶ場合がある。

0105

OSSRAM300には、電圧VDDD、VSSS、VDDM、VDML、VSSM、VDHB、VBG3、クロック信号GCLK3、アドドレス信号、信号RST、CE、GW、BWが入力される。

0106

信号RST、CE、GW、BW、はそれぞれ、リセット信号、チップイネーブル信号、グローバル書き込みイネーブル信号、バイト書き込みイネーブル信号である。これら信号に基づき、制御回路331はOSSRAM300を制御する。制御回路331に、入力信号を一時的に格納するレジスタを設けてもよい。

0107

行回路332は、アドレス信号が指定する選択された行のワード線WL、選択する機能をもつ。列回路333は、アドレス信号が指定する列のビット線対(BL、BLB)にデータを書き込む機能、および当該ビット線対(BL、BLB)からデータを読み出す機能をもつ。

0108

OSSRAM300において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、OSSRAM300の入力信号および出力信号の構造は、OSSRAM300の動作モード、およびメモリセルアレイ320の構成等に基づいて設定される。

0109

パワーゲーティング制御回路330は、PMU113が生成するPG制御信号に基づき、信号PSE11〜PSE13、行回路332、列回路333、バックアップ及びリカバリドライバ335の制御信号を生成する。信号PSE11〜PSE13は、パワースイッチ310〜314のオンオフを制御する。パワースイッチ310、311は、電圧VDDD、VDHBのパワードメイン303への入力を制御する。パワースイッチ312〜314はそれぞれ電圧VDDM、VDML、VSSMのパワードメイン302への入力を制御する。

0110

(セル20)
図9Aにセル20の回路構成例を示す。セル20は、メモリセル21、バックアップ回路22を有する。メモリセル21は、標準的な6T(トランジスタ)SRAMセルと同じ回路構成であり、双安定回路25、トランジスタMT1、MT2を有する。双安定回路25は、ワード線WL、ビット線BL、BLB、V_VDM線、V_VSM線に電気的に接続されている。なお、V_VDM線は、パワースイッチ312、313によって、電圧の入力が制御されるバーチャル電源電であり、V_VSM線は、パワースイッチ314によって、電圧の入力が制御されるバーチャル電源電である。電圧VDHBは、ゲート線OGLの高レベル電圧であり、VDDMよりも高い電圧である。

0111

図2Aの例では、双安定回路25は、2個のCMOSインバータ回路でなるラッチ回路である。ノードQ、Qbは、2個のCMOSインバータ入力端子出力端子との2個の接続部であり、相補データの保持ノードである。ノードQ/Qbが“H”/“L”になる、またはノードQ/Qbが“L”/“H”になることで、双安定回路25は安定状態となる。トランジスタMT1、MT2は転送トランジスタである。トランジスタMT1によって、ビット線BLとノードQ間の導通状態が制御され、トランジスタMT2によってビット線BLBとノードQb間の導通状態が制御される。

0112

バックアップ回路22は、メモリセル21のデータをバックアップするための回路である。各セル20にバックアップ回路22を設けることで、パワードメイン302のパワーゲーティングが可能になる。

0113

バックアップ回路22は、トランジスタM21、M22、容量素子C21、C22を有する。つまり、バックアップ回路22は2個の1T1C型メモリセルを有しており、これらメモリセルの保持ノードが、ノードSN21、SN22である。

0114

トランジスタM21、M22はバックゲート付きのoxトランジスタであり、これらバックゲートには電圧VBG3が入力される。トランジスタM21、M22がoxトランジスタであるので、バックアップ回路22はデータを長時間保持することが可能である。トランジスタM21、M22がoxトランジスタであることで、Siトランジスタでなるメモリセル21にバックアップ回路22を積層して設けることができるので、バックアップ回路22を設けたことによるセル20の面積オーバーヘッドを抑えることができる。

0115

<低消費電力状態>
OSSRAM300には4種類の低消費電力状態がある。(1)ビット線フローティングモ状態、(2)休止状態(3)セルアレイドメインPG状態、(4)全ドメインPG状態。パワーゲーティング制御回路330は、PMU113のPG信号等にもとづき、低消費電力状態でのOSSRAM300の動作を管理する。

0116

(ビット線フローティング)ビット線フローティングモードでは、ビット線対(BL、BLB)をフローティング状態にする。メモリセル21のデータは消失しない。

0117

スリープ)スリープモードでは、パワードメイン302に電圧VDDMよりも低い電圧VDMLを供給する。電圧VDMLは、メモリセル21のデータが消失しない大きさである。ビット線対(BL、BLB)はフローティング状態である。

0118

(セルアレイドメインPG)パワースイッチ312〜314をオフにして、パワードメイン302への電圧VDDM、VDML、VSSMの供給を停止する。ビット線対(BL、BLB)をフローティング状態であり。メモリセル21のデータは消失する。

0119

(全ドメインPG)全ドメインPGモードとは、パワーゲーティング可能な全てのドメインをパワーゲーティングする状態ある。パワースイッチ310〜314はオフである。

0120

4の低消費電力状態は消費電力削減効果が得られる損益分岐時間(BET)が異なりBETの異なる複数の低消費電力状態を有することで、OSSRAM300の消費電力を効率良く低減することができる。

0121

<パワーゲーティングシーケンス>
図9Bに、パワードメイン302に対するパワーゲーティングシーケンスの一例を示す。図9Bにおいて、t1、t2等は期間を表している。

0122

(通常動作)
時刻t1以前では、OSSRAM300の状態は、通常動作状態(書き込み状態または読み出し状態)である。OSSRAM300はシングルポートSRAMと同様の通常動作を行う。パワースイッチ310〜312、314はオンであり、パワースイッチ313はオフである。

0123

(バックアップ)
パワーゲーティング制御回路330の制御信号基づき、パワーゲーティングシーケンスが実行される。時刻t1でバックアップ動作が開始する。バックアップ及びリカバリドライバ335は、“全て配線OGLを“H”にする。ここでは、時刻t1でノードQ/Qbは“H”/“L”であり、ノードSN21/SN22は“L”/“H”であるので、トランジスタM21、M22がオンになると、ノードSN21の電圧はVSMからVDMに上昇し、ノードSN22の電圧はVDMからVSMに低下する。t2で信号PGMが“L”となることで、バックアップ動作が終了する。ノードSN21/SN22には、t1でのノードQ/Qbのデータが書き込まれる。

0124

(パワーゲーティング)
t2で、信号PSE2を“L”にしてパワースイッチ312、314をオフすることで、パワードメイン302のパワーゲーティングが開始する。V_VDM線とV_VSM線の電圧差が低下することで、メモリセル21は非アクティブになる。メモリセル21のデータは消失するが、バックアップ回路22はデータを保持し続ける。

0125

例えば、パワードメイン302が電源オフである間、ビット線対(BL、BLB)をフローティング状態にする。そのための制御信号を、パワーゲーティング制御回路330は列回路333に送信する。

0126

(リカバリ)
行回路332、列回路333、バックアップおよびリカバリドライバ335は、パワーゲーティング制御回路330の制御信号に従い、リカバリ動作を行う。リカバリ動作では、双安定回路25は、ノードQ/Qbのデータを検知するためのセンスアンプとして機能する。まず、ノードQ、Qbのリセット動作が行われる。t3で、列回路333は、全ビット線対(BL、BLB)のプリチャージ動作を行う。全ビット線対(BL、BLB)は電圧Vpr2にプリチャージされる。行回路332は、全ワード線WLを選択状態にする。V_VDM線、V_VSM線は電圧Vpr2にプリチャージされ、ノードQ、Qbの電圧はVpr2に固定される。

0127

t4で、バックアップ及びリカバリドライバ335は、“全て配線OGLを“H”にする。
トランジスタM21、M22がオンになる。容量素子C21の電荷がノードQ、ノードSN21に分配され、容量素子C22の電荷がノードQb、ノードSN22に分配され、ノードQとノードQbとに電圧差が生じる。

0128

t5で、パワースイッチ312、314をオンにして、パワードメイン302への電圧VDDM、VSSMの入力を再開する。双安定回路25はアクティブになると、ノードQとノードQbの電圧差を増幅する。最終的にノードQ、SN21の電圧はVDDMとなり、ノードQb、SN22の電圧はVSSMとなる。つまり、ノードQ/Qbの状態は、t1での状態(“H”/“L”)に復帰する。t7でリカバリ動作が終了する。

0129

L1キャッシュメモリ装置202と、L2キャッシュメモリ装置203の構成は異なっていてもよい。例えば、L1キャッシュメモリ装置202にはOSSRAMを用い、L2キャッシュメモリ装置203にはNOSRAMを用いる。または、L1キャッシュメモリ装置202には、メモリセル10で構成されるNOSRAMを用い、L2キャッシュメモリ装置203には、メモリセル13で構成されるNOSRAMを用いる。この場合、L2キャッシュメモリ装置203において、メモリセルアレイは、周辺回路上に積層することが可能となるので、L2キャッシュメモリ装置203の面積を小さくでき、大容量化に有利である。メモリセル10は読出しトランジスタがSiトランジスタであるので読み出し速度が速いため、L1キャッシュメモリ装置202に好適である。

0130

マルチコアCPU>
複数のコアを有するマルチコアCPUをプロセッサ100に設けてもよい。図10に、マルチコアCPUの一例を示す。図10に示すCPU111は、複数のCPUコア200、複数のL1キャッシュメモリ装置202、L2キャッシュメモリ装置203、バスインターフェース部205を有する。図示していないが、CPU111は、CPU110と同様のパワーゲーティング機構を備える。

0131

L1キャッシュメモリ装置202はCPUコア200ごとに設けられ、L2キャッシュメモリ装置203は、複数のCPUコア200で共有される。例えば、少なくとも1個のCPUコア200は、アーキテクチャが異なっていてもよい。

0132

<<メモリ装置114>>
メモリ装置114は、CPU110および/又はGPU112がアクセス可能に設けられている。メモリ装置114は適宜取捨される。プロセッサ100にメモリ装置114を設けることで、外部メモリ装置にアクセスする場合よりも、データ転送に要する時間およびエネルギーを低減できる。

0133

メモリ装置114には、oxメモリ装置が適用される。例えば、上掲のNOSRAM、OSSRAM、またはDOSRAM(登録商標)を適用することができる。DOSRAMとは、1T1C型のメモリセルを有するRAMのことであり、Dynamic Oxide Semiconductor RAMの略称である。以下、図11を参照して、DOSRAMについて説明する。

0134

<DOSRAM>
図11Aに示すように、DOSRAM350のメモリセル16は、ビット線BL(またはBLB)、ワード線WL、配線BGL6、PLに電気的に接続される。ビット線BLBは、反転ビット線である、例えば、配線BGL6、PLには、電圧VBG6、VSSSが入力される。トランジスタM6、および容量素子C6を有する。トランジスタM6はバックゲートを有するoxトランジスタである。

0135

容量素子C6の充放電によってデータを書き換えるため、DOSRAM350には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル16の回路構成が単純であるため、大容量化が容易である。メモリセル16の書込みトランジスタがoxトランジスタであるので、DOSRAM350の保持時間はDRAMに比べて非常に長い。したがってリフレッシュ頻度を低減できる、あるいは、リフレッシュ動作を不要にすることができるため、リフレッシュ動作に要する電力を削減できる。

0136

図11Bに示すように、DOSRAM350において、メモリセルアレイ360は、周辺回路365上に積層することができる。これは、メモリセル16のトランジスタM6がoxトランジスタであるからである。

0137

メモリセルアレイ360には、複数のメモリセル16が行列状に配置され、メモリセル16の配列に応じて、ビット線BL、BLB、ワード線WL、配線BGL6、PLが設けられている。周辺回路365には、制御回路、行回路、列回路が設けられる。行回路は、アクセス対象のワード線WLの選択等を行う。列回路は、BLとBLBとでなるビット線対に対して、データの書き込みおよび読出し等を行う。

0138

周辺回路365をパワーゲーティングするために、パワースイッチ371、372が設けられている。パワースイッチ371、372は、周辺回路365への電圧VDDD、VDHW6の入力をそれぞれ制御する。なお、電圧VDHW6はワード線WLの高レベル電圧である。パワースイッチ371、372のオンオフは、信号PSE6で制御される。例えば、信号PSE6はPMU113で生成される。

0139

<<GPU112>>
GPU112は、多量の計算を並列に実行できる並列演算装置である。例えば、プロセッサ100において、GPU112は、CPU110のアクセラレータまたはコプロセッサとして機能させることができる。

0140

図12にGPU112の構成例を示す。GPU112は、制御回路260、複数の演算ユニット(AU;Arithmetic unit)261、複数のL1キャッシュメモリ装置263、L2キャッシュメモリ装置264、インターフェース部265を有する。なお、演算コア261の数は1でもよい。演算コア261毎にL1キャッシュメモリ装置263が設けられ、複数の演算コア261は、L2キャッシュメモリ装置264を共有する。例えば、キャッシュメモリ装置263、264は、上掲のNOSRAMで構成される。

0141

GPU112はパワーゲーティングが可能である。制御回路260、キャッシュメモリ装置263、264、インターフェース部265それぞれは、少なくとも1つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、1または複数のパワースイッチが設けられている。これらのパワースイッチは、PG制御信号によって制御される。

0142

制御回路260は、GPU112を統括的に制御する。例えば、制御回路260は、複数の演算コア261のスケジューリングを行う。

0143

GPU112は、パワーゲーティングを制御するための信号SLEEP3を生成し、PMU113に出力する。PMU113は、信号SLEEP1、SLEEP3、および外部割り込み信号に基づき、GPU112のためのPG制御信号、およびクロック信号GCLK3、GCLK4を生成する。クロック信号GCLK3、GCLK4はそれぞれ、デジタル回路用アナログ回路用の信号である。なお、GPU112は信号SLEEP3を生成しない構成でもよいこの場合、CPU110において、GPU112の低消費電力状態を設定するための信号が生成され、PMU113に出力される。

0144

<演算ユニット>
演算コア261には、複数の演算ユニットが設けられる。例えば、1または複数の積和演算(MAC)ユニット280を備える。図13に示すように、MACユニット280は、MACアレイ281〜283、ドライバ285〜287、出力回路289を有する。なお、MACアレイの数は3に限定されない、1または複数のMACアレイがMACユニット280に設けられる。

0145

後述するように、MACアレイ281〜283それぞれには、複数の乗算器が行列状に配置されている。ドライバ285は、データを書き込む乗算器を選択する機能をもつ。ドライバ286、287は、MACアレイ281にアナログデータを書き込むためのデータドライバである。ドライバ286、287は、入力されるデジタルデータを一時的に保持するためのレジスタ、デジタルデータをアナログデータに変換するデジタル—アナログ変換器(DAC)を有する。出力回路289は、MACアレイ283から出力されるアナログデータをデジタルデータに変換するためのアナログ—デジタル変換器ADC)、デジタルデータを一時的に保持するレジスタを有する。ドライバ285、286ならびに出力回路289のレジスタには、oxトランジスタで構成されるバックアップ回路が適宜設けられている。

0146

MACアレイ281〜283は同様の回路構成である。ここでは、代表的に、参照して、MACアレイ281の回路構成を説明する。図14に示すようにMACアレイ281は、乗算器アレイ290、電流源292、差分部293、増幅部294を有する。

0147

乗算器アレイ290において、乗算器80が行列状に設けられ、ゲート線GL、データ線RX、WD、RDが乗算器80の配列に応じて設けられている。乗算器80は、トランジスタM7、M8、容量素子C7、ノードSN7を有する。トランジスタM7、M8は、バックゲート付きのoxトランジスタ、nチャネル型Siトランジスタである。乗算器80は2T型ゲインセルと同じ回路構成である。つまり、乗算器80は、演算回路と、データを記憶する不揮発性ローカルメモリ回路双方の機能を持つ。よって、演算コア261がパワーオフ状態であっても、乗算器80の保持データは消失しない。したがって、パワーオフ状態から通常動作状態に直ちに復帰する際に、乗算器80へのデータの再書き込みは必要ない。つまり、パワーオフ状態から通常状態に復帰するために要する時間的およびエネルギーオーバヘッドが少ない。

0148

電流源292は、データ線RDに電気的に接続された電流源回路82を有する。電流源回路82は参照電流Irefを生成する。差分部293は、データ線RDに電気的に接続された差分回路83を有する。増幅部294は、データ線RDに電気的に接続された増幅回路84を有する。

0149

データ線WDには、ドライバ287からアナログデータが入力される。ゲート線GLはドライバ285によって駆動される。ゲート線GLによって選択された乗算器80には、データ線WDに書き込まれたアナログデータが入力される。例えば、データw0が書き込まれることで、ノードSN7の電圧はVw0となる。データ線RXには、ドライバ286からアナログデータが入力される。データ線RDには、乗算器80の演算結果が出力される。

0150

乗算器80は、ノードSN7の電圧とデータ線RDの電圧との積に応じた電流を出力する。例えば、電流I0は電圧Vw0と電圧Vx0との積の関数f(Vw0×Vx0)で表される。同様に、電流I1は関数f(Vw1×Vx1)で表される。

0151

電流Ioutは、差分回路83に入力される電流であり、参照電流Irefと電流Imacとの差分である。例えば、データ線RDあたりN個の乗算器80が電気的に接続されている場合、電流Imacは、N個の乗算器80を流れる電流の総和であり、保持データと入力データとの積和の値を表す。IrefとImacとの差分ととることでIoutのノイズ成分を低減できる。

0152

差分回路83は、電流Ioutを電圧Voutに変換し、参照電圧Vrefと電圧Voutとの差分をとる。これにより、電圧Voutのノイズ成分が低減される。増幅回路84は、差分回路83の出力電圧を増幅し、MACアレイ282に出力する。MACアレイ281の増幅部294から出力されるアナログデータは、MACアレイ282のデータ線RXに入力され、MACアレイ282の増幅部294から出力されるアナログデータは、MACアレイ283のデータ線RXに入力される。

0153

GPU112は、アナログ演算を利用した超並列計算が可能であり、人工知能(A)の演算、科学技術計算に好適である。なお、人工知能の演算とは、例えば、機械学習、ニューラルネットワークなどのAIに関する数理モデルに基づく演算である。例えば、MACユニット280は、全結合型ニューラルネットワーク(FCNN)回路として機能させることができる。なお、演算コア261には、構成が異なる複数のMACユニット280を設けてもよい。または、浮動小数点演算ユニットなどのデジタル演算ユニットを設けてもよい。

0154

市販のGPUの演算コアはCMOSデジタル回路で構成され、演算コアとメモリとのデータ授受が演算効率のボトルネックとされている。これに対して、GPU112ではこのような問題は生じにくい。乗算器80は、乗算機能と、データの保持機能双方を備えるため、演算時にデータを読み込む必要がない場合がある。例えば、MACユニット280でAIの演算処理を行わせる場合、乗算器80に重み係数データを予め記憶させておくことで、乗算器80では、重み係数データの授受の時間および電力ペナルティーは実質的に生じない。

0155

乗算器80は、少ないトランジスタ数によって、アナログデータの掛け算を行うことができる。また、MACアレイ281〜283の入力および出力データはアナログデータであるので、入出力データがデジタルデータである場合と比較し、MACアレイ281〜283の配線数を大幅に低減することができる。よって、演算コア261は、CMOSデジタル回路のみで構成される演算コアと比べて非常に少ないトランジスタ、配線によって、超並列演算が可能である。演算コア261のトランジスタ、配線の低減は、プロセッサ100の小型化、並びに消費エネルギーおよび発熱の低減に有効である。

0156

例えば、市販GPUにおいて、動作周波数が3GHz、乗算並列処理数が103である場合、演算性能は3×1012OPS(Operations Per Second)=3Tera OPS(TOPS)である。GPU112に106乃至108個程度のアナログ演算乗算器を設けることで、乗算の並列処理数を106乃至108とすることができる。この場合、動作周波数を3MHz又は30MHzに低下しても、GPU112の演算性能は市販GPUと同程度である。動作周波数の低減は、プロセッサ100の動的消費電力の削減に非常に有効である。

0157

市販GPUでは、演算性能の向上と、省電力化および発熱抑制との関係はトレードオフの関係である。これに対して、oxトランジスタを用いたGPU112は、動作周波数を低減しても演算性能の劣化を少なくできる。AIの演算処理のように超並列演算が必要になる場合、市販GPUは高い周波数で駆動され、大電力を消費し、高温なる。これに対して、GPU112は、アナログ演算ユニットの動作周波数を低減することが可能であり、GPU112の発熱が抑えられる。よって、プロセッサ100の放熱機構は市販GPUのものよりも簡素にできる。

0158

以上述べたように、oxトランジスタを用いることで、プロセッサ100は、高効率の超並列演算処理、および高効率のパワーゲーティングが可能である。つまり、本実施の形態により、超並列処理が可能な低消費電力プロセッサを提供することができる。例えば、本実施の形態により、低消費電力なAIプロセッサチップの提供が可能になる。

0159

<<電子機器>>
プロセッサ100は、ノーマリオフコンピューティングシステムに好適である。プロセッサ100を組み込むことで、電子機器の消費電力を低減できる。図15に、プロセッサ100が組み込まれた電子機器の幾つかの例を示す。例えば、各電子機器において、プロセッサ100はAIプロセッサとして機能させることができる。もちろん。プロセッサ100の処理はAIの演算処理に限定されない、アプリケーションプロセッサとして用いることが可能である。

0160

図15に示すロボット7100は、演算装置照度センサマイクロフォン、カメラ、スピーカディスプレイ、各種センサ赤外線センサ超音波センサ加速度センサピエゾセンサ光センサジャイロセンサなど)、および移動機構などを備える。演算装置の少なくともプロセッサ100を使用することができる。

0161

マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット7100は、マイクロフォンを介して入力されたオーディオ信号をプロセッサ100で解析し、必要なオーディオ信号をスピーカから発することができる。ロボット7100は、マイクロフォン、演算装置、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。

0162

カメラは、ロボット7100の周囲を撮像する機能を有する。また、ロボット7100は、移動機構を用いて移動する機能を有する。ロボット7100は、カメラを用いて周囲の画像を撮像し、AIを用いて画像を解析して移動する際の障害物の有無などを察知することができる。

0163

図15に示す飛行体7120は、演算装置、プロペラ、カメラ、およびバッテリなどを有し、自立して飛行する機能を有する。演算装置の少なくとも一部にプロセッサ100を使用することができる。

0164

例えば、飛行体7120は、カメラを用いて周囲の画像を撮像し、プロセッサ100を用いて画像を解析し、移動する際の障害物の有無などを察知することができる。また、AIによってバッテリの蓄電容量の変化から、バッテリ残量推定することができる。

0165

図15に示す掃除ロボット7140は、演算装置、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。演算装置の少なくとも一部にプロセッサ100を使用することができる。図示されていないが、掃除ロボット7300には、タイヤ、吸い込み口等が備えられている。掃除ロボット7300は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。

0166

例えば、掃除ロボット7140はカメラが撮影したプロセッサ100で解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。

0167

掃除ロボット7140は、プロセッサ100を用いて、バッテリの残量や吸引したゴミの量などから動作可能な残り時間などを推測することができる。また、掃除ロボット7140は、走行を繰り返すことで走行の軌跡を学習し、効率の良い走行経路を導き出すことができる。

0168

図15に示す自動車7160は、エンジン、タイヤ、ブレーキ操舵装置などの他に、演算装置、各種センサなどを有する。演算装置の少なくとも一部にプロセッサ100を使用することができる。例えば、プロセッサ100は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などの情報を用いて学習することで、自動車7160の走行状態を最適化するための制御を行う。

0169

自動車7160に進行方向を撮影するカメラを設け、撮影した画像をプロセッサ100で解析して障害物の有無を判断し、安全性を高めることができる。

0170

図15に示すように、プロセッサ100は、TV(テレビジョン受像)装置7200、スマートフォン7210、PC(パーソナルコンピュータ)7220、7230、ゲーム機7240、7260等に組み込むことができる。

0171

例えば、TV装置7200に内蔵されたプロセッサ100は、AIのアルゴリズムを利用した画像エンジンとして機能させることができる。プロセッサ100は、ノイズ除去解像度アップコンバージョンなどの画像処理を行う。

0172

例えば、図15に示すスマートフォン7210は、携帯情報端末の一例である。スマートフォン7210は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。

0173

プロセッサ100において、各種のAIの演算を行うことができる。例えば、スマートフォン7210の使用頻度、使用方法などを基に学習し、バッテリ残量などを推定する。また、使用者の使用方法などを学習して使用者の動作を予測し、使い易さを高めることができる。プロセッサ100は、マイクロフォンで取得した音声データを処理して、音声認識翻訳などを行う。また、タブレット型情報端末にプロセッサ100を組み、プロセッサ100に同様の処理を行わせることができる。

0174

PC7220、7230はそれぞれノート型PC、据え置き型PCの例である。PC7230には、キーボード7232、およびモニタ装置7233が無線又は有線により接続可能である。

0175

ゲーム機7240は携帯型ゲーム機の例である。ゲーム機7260は据え置き型ゲーム機の例である。ゲーム機7260には、無線または有線でコントローラ7262が接続されている。コントローラ7262にプロセッサ100を組み込むこともできる。コントローラ7262をPC7230に接続して、PC7230をゲーミングPCとして用いることができる。ゲーム機7240にプロセッサ100が組み込まれているので、例えば、AIを用いることで、ユーザを楽しませるようにゲームを展開させることが可能である。ゲーム機7260についても同様である。

0176

物体認識、音声認識、翻訳など、AIが成果を上げている分野が広がっている。例えば、スマートフォンで音声認識を行う場合、通常、スマートフォンは音声データを取得するだけで、AIを用いた音声認識処理クラウド側のコンピューティングシステムが行う。つまり、クラウド側のコンピューティングシステムの処理が終わらないと、スマートフォンでの処理を行えない。よって、プロセッサ100を組み込むことで、スマートフォンにおいて、AIによって音声データをリアルタイムで処理することが可能になる。このように、プロセッサ100は、エッジコンピューティングの発展に寄与することができる。

0177

また、多数のプロセッサ100を用いて、大型並列計算機スーパーコンピュータ、およびサーバなど大規模な並列演算を行うコンピューティングシステムを構築することができる。プロセッサ100は低消費電力であり、発熱が少ないため、コンピューティングシステムの冷却設備の電力を削減することができる。

0178

10、12、13、16:メモリセル、
20:セル、 21:メモリセル、 22:バックアップ回路、 25:双安定回路、
80:乗算器、 82:電流源回路、 83:差分回路、 84:増幅回路、
100:プロセッサ、 110、 111:CPU、 112:GPU、 113:PMU、 115:バス、 116:インターフェース部、 121:メモリ制御部、 122:オーディオ処理部、 123:ビデオ処理部、 124:ディスプレイ制御部、
200:CPUコア、 202:L1キャッシュメモリ装置、 203:L2キャッシュメモリ装置、 205:バスインターフェース部、 210、211、212:パワースイッチ、 214:レベルシフタ、 220:フリップフロップ、 221:スキャンフリップフロップ、 221A:クロックバッファ回路、 222:バックアップ回路、
240:NOSRAM、 242、243:パワードメイン、 245、246、247:パワースイッチ、 250:メモリセルアレイ、 251:制御回路、 252:行回路、 253:列回路、
260:制御回路、 261:演算コア、 263:L1キャッシュメモリ装置、 264:L2キャッシュメモリ装置、 265:インターフェース部、 280:MAC(積和演算)ユニット、 281、282、283:MACアレイ、 285、286、287:ドライバ、 289:出力回路、 290:乗算器アレイ、 292:電流源、 293:差分部、 294:増幅部、
300:OSSRAM、 301、302、303:パワードメイン、310、311、312、313、314:パワースイッチ、
320:メモリセルアレイ、 330:パワーゲーティング制御回路、 331:制御回路、 332:行回路、 333:列回路、 335:バックアップ及びリカバリドライバ、
350:DOSRAM、 360:メモリセルアレイ、 365:周辺回路、 371、:パワースイッチ、
372:パワースイッチ、
7100:ロボット、 7120:飛行体、 7140:掃除ロボット、 7160:自動車、 7200:TV装置、 7210:スマートフォン、 7220、7230:PC、 7232:キーボード、 7233:モニタ装置、 7240、7260:ゲーム機、 7262:コントローラ

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