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技術 時間インタリーバ及び時間デインタリーバ

出願人 パナソニック株式会社
発明者 ペテルクレネル
出願日 2018年10月10日 (2年4ヶ月経過) 出願番号 2018-191623
公開日 2019年2月14日 (2年0ヶ月経過) 公開番号 2019-024243
状態 特許登録済
技術分野 符号誤り検出・訂正
主要キーワード スタッキング動作 読み出しユニット 時間スパン アドレッシングスキーム 物理スイッチ 遅延エレメント 損失データ シミュレーションパラメータ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年2月14日)のものです。
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図面 (20)

課題

受信性能の向上を図る。

解決手段

時間インタリーバに含まれる畳み込みインタリービングを行う畳み込みインタリーバは、畳み込みインタリーバの入力の接続先を複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFOメモリと、畳み込みインタリーバの出力の接続先を、複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、第1及び第2のスイッチは1フレーム当たり符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを複数のブランチを順番に且つ繰り返すことによって行う。

概要

背景

従来から、疑似巡回低密度パリティ検査符号(quasi-cyclic low-density parity-check code:QCLDPC符号)と直交振幅変調(quadrature amplitude modulation:QAM)とを用いるビットインタリーブ符号化変調(bit-interleaved coding and modulation:BICM)エンコーダを備える送信機においてこのBICMエンコーダによって生成される複数のセル時間インタリーブする時間インタリーバ、及び受信機におけるこの時間インタリーバに対応する時間デインタリーバが知られている。

このような時間インタリーバ、及びこれに対応する時間デインタリーバとして、例えば、DVB−NGH仕様書非特許文献1)に記載された、ブロクインタリービング(block interleaving)と畳み込みインタリービング(convolutional interleaving)とを組み合わせたハイブリッドインタリービングを行うハイブリッドインタリーバ、及びこれに対応するハイブリッドデインタリーバがある。

概要

受信性能の向上をる。 時間インタリーバに含まれる畳み込みインタリービングを行う畳み込みインタリーバは、畳み込みインタリーバの入力の接続先を複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFOメモリと、畳み込みインタリーバの出力の接続先を、複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、第1及び第2のスイッチは1フレーム当たり符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを複数のブランチを順番に且つ繰り返すことによって行う。

目的

全ての時間インタリービング方法の背後にある理論的解釈はいくつかの符号語にわたる複数のセルを再配置することである

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、前記畳み込みインタリービングを行う畳み込みインタリーバは、当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、前記第1のスイッチは1フレーム当たり符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う時間インタリーバ。

請求項2

複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリーバであって、前記畳み込みデインタリービングを行う畳み込みデインタリーバは、当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う時間デインタリーバ。

請求項3

複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリービング方法であって、前記時間インタリービング方法を行う時間インタリーバは前記畳み込みインタリービングを行う畳み込みインタリーバを備え、前記畳み込みインタリーバは、当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う時間インタリービング方法。

請求項4

複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリービング方法であって、前記時間デインタリービング方法を行う時間デインタリーバは前記畳み込みデインタリービングを行う畳み込みデインタリーバを備え、前記畳み込みデインタリーバは、当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う時間デインタリービング方法。

技術分野

0001

2014年9月29日提出の欧州特許出願14186891.9に含まれる明細書、請求項、図面及び要約書開示内容は全て本願に援用される。
本開示は、デジタル通信分野に関し、より詳細には複数のセル時間インタリーブする時間インタリーバ及びこれに対応する時間デインタリーバに関する。

背景技術

0002

従来から、疑似巡回低密度パリティ検査符号(quasi-cyclic low-density parity-check code:QCLDPC符号)と直交振幅変調(quadrature amplitude modulation:QAM)とを用いるビットインタリーブ符号化変調(bit-interleaved coding and modulation:BICM)エンコーダを備える送信機においてこのBICMエンコーダによって生成される複数のセルを時間インタリーブする時間インタリーバ、及び受信機におけるこの時間インタリーバに対応する時間デインタリーバが知られている。

0003

このような時間インタリーバ、及びこれに対応する時間デインタリーバとして、例えば、DVB−NGH仕様書非特許文献1)に記載された、ブロクインタリービング(block interleaving)と畳み込みインタリービング(convolutional interleaving)とを組み合わせたハイブリッドインタリービングを行うハイブリッドインタリーバ、及びこれに対応するハイブリッドデインタリーバがある。

0004

WO2010/061184

先行技術

0005

DVB-NGHspecification DVB BlueBook A160 (Draft ETSI EN 303 105) "Digital Video Broadcasting (DVB); Next Generation broadcasting system to Handheld physical layer specification (DVB-NGH)", November 2012
DVB-T2 implementation guidelines ETSI TS 102 831 "Digital Video Broadcasting(DVB); Implementation guidelines for a second generation digital terrestrial television broadcasting system (DVB-T2)", v1.2.1, August 2012
DVB-C2 specification ETSI EN 302 769 "Digital Video Broadcasting (DVB); Frame structure channel coding and modulation for a second generation digital transmission system for cable systems(DVB-C2)", v1.2.1, April 2011

発明が解決しようとする課題

0006

ところで、DVB−NGHの仕様書(非特許文献1)には、時間インタリーブされた複数のセルの送信シーケンスが記載されるにとどまっており、その送信シーケンスを生成する実際の方法は記載されていない。
本開示は、時間インタリーバ及びこれに対応する時間デインタリーバを具体的に実装する方法及び装置を開示する。

0007

なお、本開示の適用対象は、例えば、DVB−NGHに基づく放送に限定されず、符号方式がQCLDPC符号を用いた符号化方式に限定されず、変調方式がQAMに限定されるものではないことは言うまでもない。

課題を解決するための手段

0008

上記目的を達成するために本発明の時間インタリーバは、
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、
前記畳み込みインタリービングを行う畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たり符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。

発明の効果

0009

これによれば、時間インタリーバの具体的な実装の一例が提示されている。

図面の簡単な説明

0010

ビットインタリーブ符号化変調を含む送信機側通信回路の一構成例を示すブロック図。
時間インタリーバに入力されるデータの論理的な表現の概略の一例を示す図。
DVB−NGHの仕様書に従った時間インタリーバの論理的な一動作例の概略を示す図。
DVB−NGHの仕様書に従った時間インタリーバの論理的な一動作例の概略を示す図。
DVB−NGHの仕様書に従った時間インタリーバの論理的な一動作例の概略を示す図。
DVB−NGHの仕様書に従った時間デインタリーバの論理的な一動作例の概略を示す図。
DVB−NGHの仕様書に従った時間デインタリーバの論理的な一動作例の概略を示す図。
DVB−NGHの仕様書に従った時間デインタリーバの論理的な一動作例の概略を示す図。
本開示の実施の形態に係る時間インタリーバの一実装例の構成を示すブロック図。
図5カラムロウブロックインタリーバの一動作例の概略を示す図。
図5ブロックインタリーバの一動作例の概略を示す図。
図5のブロックインタリーバの他の動作例の概略を示す図。
図5のブロックインタリーバの更に他の動作例の概略を示す図。
図5の畳み込みインタリーバの入力側のスイッチの一動作例の概略を示す図。
図5の畳み込みインタリーバの入力側のスイッチの一動作例の概略を示す図。
図5の畳み込みインタリーバの一動作例の概略を示す図。
図5の時間インタリーバに対応する時間デインタリーバの一実装例の構成を示すブロック図。
本開示の実施の形態のブロックインタリーバの一実装例の概略を示す図。
シミュレーション結果の概略を示す図。
本開示の実施の形態に係る時間インタリーバの他の実装例の構成を示すブロック図。
図10の時間インタリーバに対応する時間デインタリーバの一実装例の構成を示すブロック図。

実施例

0011

≪発明者らの検討事項
図1は、ビットインタリーブ符号化変調(bit-interleaved coding and modulation:BICM)を含む送信機側の通信回路の一構成例を示すブロック図である。
送信機100は、入力処理ユニット110と、BICMエンコーダ120と、時間インタリーバ130と、モジュレータ140と、RF(radio frequency)フロントエンド150と、アンテナ160とを備える。

0012

入力処理ユニット110は、入力ビットストリームベースバンドフレームと呼ばれる所定長のブロックに形式を変える。BICMエンコーダ120は、ベースバンドフレーム夫々を複数の複素値のセルに変換して出力する。複数の複素値のセルは、さらに、少なくとも時間インタリーバ130、モジュレータ140、及びRFフロントエンド150を含む回路によって処理される。時間インタリーバ130は、BICMエンコーダ120の出力に対して時間インタリービングを実行して出力する。モジュレータ140は、時間インタリーバ130の出力に対して例えば直交周波数分割多重(orthogonal frequency-division multiplexing:OFDM変調を使用した処理を行い、通常ダイバーシティを向上させるための時間インタリービングと周波数インタリービングを行う。RFフロントエンド150は、モジュレータ140から出力されるデジタル信号アナログRF(radio frequency)信号に変換し、アナログRF信号電力増幅を行う。そして、RFフロントエンド150は電力増幅後のアナログRF信号をアンテナ160へ出力し、電力増幅後のアナログRF信号は電波としてアンテナ160から出力される。

0013

図1では、BICMエンコーダ120とモジュレータ140との間に時間インタリーバ130が配置されている。
時間インタリーバ130の目的はバーストエラーを軽減することである。実際、バーストエラーの存在下において、複数のセルが時間に関してインタリーブされた場合、元のデータストリームにおいて元々近隣にあった非常に多くのセルがバーストエラーの影響を受けることがなくなる。従って、時間インタリービングは、例えば前方誤り訂正符号の手法を用いる場合に、損失データ復元を容易にする。

0014

いくつかの時間インタリービング技術がDVB−C2、DVB−T2、DVB−NGHなどの通信ステムの技術分野において知られている。たいていのシステムは多段のインタリービングを用いている。全ての時間インタリービング方法の背後にある理論的解釈はいくつかの符号語にわたる複数のセルを再配置することである。
例えば、DVB−T2において使用される時間インタリービングは、ロウカラムブロックインタリービングである。概念的には、ロウ−カラムブロックインタリービングは、複数のセルをマトリックスに列方向(column-wise)に書き込み、書き込んだ複数のセルを当該マトリックスから行方向(row-wise)に読み出す方法である。

0015

別の時間インタリービングは、畳み込みインタリービング(convolutional interleaving)である。畳み込みインタリービングは、複数のセルを大きいサイズのFIFO(first in, first out)シフトレジスタに書き込む方法である。畳み込みインタリービングは、ブロックインタリービングのメモリサイズの半分で、それと同じ時間インタリービング深さを実現することができる。

0016

DVB−NGHの仕様書(非特許文献1)では、ブロックインタリービングと畳み込みインタリービングとを組み合わせたハイブリッドインタリービングスキームが時間インタリービングに採用されている。概念的に、DVB−NGHの時間インタリーバは、夫々が複数のセルからなる複数のブロックを畳み込んでインタリーブする。但し、一つのブロックはインタリービングユニット(interleaving unit:IU)と呼ばれる。

0017

このブロックインタリービングと畳み込みインタリービングとの組み合わせは、主に、時間−周波数スライシング(time-frequency-slicing:TFS)を可能にするために選択され、TFSは多重化容量を増大するための有望な技術である。
以下において、時間インタリーバ130及びこれに対応する時間デインタリーバについてさらに記載する。

0018

図2は時間インタリーバ130に入力されるデータの論理的な表現の概略の一例を示す。但し、図2では、一つのフレーム204を示している。
フレーム204は、複数の符号語202を含み、各符号語202は複数のセル201を含む。ここで、1フレーム当たりの符号語の数をNFEC_TIと表記し、1符号語当たりのセルの数をNcellsと表記する。図2の例では、NFEC_TI=2、Ncells=12であり、各フレーム204はNFEC_TI×Ncells=2×12=24個のセルを含む。

0019

さらに、各フレーム204は、論理的に、複数のインタリービングユニット203に分割される。ここで、1フレーム当たりのインタリービングユニットの数をNIUと表記する。図2の例では、NIU=3である。
図2に例示したデータ構造は、時間インタリーバ130がどのように動作するのかを明らかにするために用いられるものであり、本開示は図2に例示したデータ構造に限定されず、NFEC_TI、Ncells、NIUの別の数値によって実装され得ることは明らかである。

0020

なお、図2において最小の正方形がセルに該当するが、図示の簡略化のため一部にのみ符号201を付している。また、各セル内の2文字のうちの1文字目は符号語を識別するために便宜的に付与した値であり、2文字目は各符号語におけるセルを識別するために便宜的に付した値である。なお、他の図においても同様である。
DVB−NGH規格では、時間インタリーバ130の入出力、及び、対応する時間デインタリーバの入出力が、図3A図3C、及び、図4A図4Cに示されるように、明記されている。

0021

以下、図3A図3Cを用いて時間インタリーバ130について記載する。
図3Aは、DVB−NGHの仕様書に従った時間インタリーバ130の最初の動作の一例の概略を示す。時間インタリーバ130の最初の動作は、インタリービングユニットが生成される符号語をブロックインタリービングする処理を含む。
図3Aの例では、時間インタリーバ130内の遅延ユニット310に対する入力として、3つの連続する入力フレームIN(m−2),IN(m−1),IN(m)が示されている。なお、入力フレームは、IN(m−2),IN(m−1),IN(m)の記載順に、遅延ユニット310に入力される。

0022

入力フレームIN(m−2),IN(m−1),IN(m)の夫々における複数のインタリービングユニットIU0,IU1,IU2は遅延ユニット310によって互いに異なる時間遅延を受ける。なお、この時間遅延には時間遅延「0」も含む。
図3Aの例では各インタリービングユニットは下記の時間遅延を受ける。
各入力フレームのインタリービングユニットIU0は、遅延ユニット310において、対応の行に遅延回路(delay line)が存在しないことによって示されるように、遅延を受けずに出力される。

0023

各入力フレームのインタリービングユニットIU1は、遅延ユニット310において、対応の行に1つの遅延回路(delay line)310−11が存在することによって示されるように、1インタリービングユニット分の遅延を受けて出力される。
各入力フレームのインタリービングユニットIU2は、遅延ユニット310において、対応の行に2つの遅延回路(delay line)310−21,310−22が存在することによって示されるように、2インタリービングユニット分の遅延を受けて出力される。

0024

図3Aの例では、時間インタリーバ130の最初の動作における遅延ユニット310の出力は、中間フレームNT(n−2),INT(n−1),IN(n),INT(n+1),INT(n+2)によって示される。なお、中間フレームは、INT(n−2),INT(n−1),INT(n),INT(n+1),INT(n+2)の記載順に、遅延ユニット310から出力される。

0025

図3Aの例では、中間フレームINT(n)のみが完全なものになっているが、それより前と後の中間フレームは、図示していない入力フレームが遅延ユニット310に入力され、遅延ユニット310による処理を受け、遅延ユニット310から出力されることによって、完全なものになる。
さらに、遅延ユニット310における遅延回路(delay line)310−11,310−21,310−22は、セルのグループ、つまり、インタリービングユニットに対して動作し、典型的な畳み込みインタリービングのように単一のセルに対して動作するものではない。

0026

図3B及び図3Cは、DVB−NGHの仕様書に従った時間インタリーバ130の2番目の動作の一例の概略を示す。時間インタリーバ130の2番目の動作は、各中間フレームに対して、複数のインタリービングユニット203を左から右に水平にスタックし、それから行(row by row)方向にセルを読み出す処理を含む。
さらに詳述すると、中間フレームINT(n)に関して、図3Bに示されるように、インタリービングユニットIU0,IU1,IU2は、時間インタリーバ130内のスタッキングユニット320によって、左から右に水平にスタックされる。それから、図3Cに示されるように、時間インタリーバ130内の読み出しユニット330によって、スタックされたインタリービングユニットIU0,IU1,IU2のセルが、行(row by row)方向に読み出されて出力される。この出力結果が図3C中の出力ストリングUT(n)で表されており、セルは、40,50,24,・・・,19,42,・・・,37,0B,1Bの記載順に、出力される。

0027

出力ストリングOUT(n)において、どのように複数のセルが有利に時間インタリービング深さ内の符号語で大きく広がっているかが分かる。これは、スタッキングユニット320によって実行されるスタッキング動作によって達成される。
出力ストリングOUT(n)に対応するセルストリームが受信機において受信される場合、受信機の時間デインタリーバは時間インタリーバ130に対して記載した動作と逆の動作を実行する。要するに、複数のセルが複数のインタリービングユニットに分割され、複数のインタリービングユニットがフレームを再構築するために上から下に垂直にスタックされ、さらに時間遅延を受ける。

0028

以下、図4A図4Cを用いて時間デインタリーバについて記載する。
図4A及び図4Bは、DVB−NGHの仕様書に従った時間デインタリーバの最初の動作の一例の概略を示す。時間デインタリーバの最初の動作は、送信機側において時間インタリーバ130から出力される出力ストリングOUT(n)に対応する、入力ストリームIN(n)の受信処理を含む。

0029

図4Aに示されるように、入力ストリームIN(n)の複数のセルは、40,50,24,・・・,19,42,・・・,37,0B,1Bの記載順に、セパレーティングユニット410に入力され、セパレーティングユニット410によってインタリービングユニットに再構築される。
図4Bに示されるように、複数のインタリービングユニットは、デスタッキングユニット420に入力され、デスタッキングユニット420によってフレームに再構築される。

0030

図4Cは、DVB−NGHの仕様書に従った時間デインタリーバの2番目の動作の一例の概略を示す。
図4Cの例では、時間デインタリーバ内の遅延ユニット430に対する入力として、5つの連続する例えば中間フレームINT(n−2),INT(n−1),INT(n),INT(n+1),INT(n+2)が示されている。なお、中間フレームは、INT(n−2),INT(n−1),INT(n),INT(n+1),INT(n+2)の記載順に、遅延ユニット430に入力される。なお、説明の便宜のため、一部の中間フレームは図示では不完全なものとなっている。

0031

遅延ユニット430は、遅延ユニット310の時間遅延とは逆の時間遅延を複数のインタリービングユニットに対して施す。図4Cの例では、遅延ユニット430は、各中間フレームのインタリービングユニットIU0に対して、対応の行に2つの遅延回路(delay line)430−01,430−02が存在することによって示されるように、2インタリービングユニット分の遅延を施して出力する。遅延ユニット430は、各中間フレームのインタリービングユニットIU1に対して、対応の行に1つの遅延回路(delay line)430−11が存在することによって示されるように、1インタリービングユニット分の遅延を施して出力する。遅延ユニット430は、各中間フレームのインタリービングユニットIU2に対して、対応の行に遅延回路(delay line)が存在しないことによって示されるように、遅延を施すことなく出力する。

0032

以上の処理により、もともと送信されたフレームIN(m−2),IN(m−1),IN(m)に対応するフレームOUT(p),OUT(p+1),OUT(p+2)が復元される。
しかしながら、上記の時間インタリーバ及び時間デインタリーバに関する記載は、時間インタリーバ130と時間デインタリーバのデバイスと方法の動作の論理的な記述のみである。これらの実装は、必ずしも記述したユニット310−330とユニット410−430とを用いない、いくつかの方法で得られ得る。特に、定義した2次元マトリックスを互いに関連する異なる空間位置に配置するように、定義した2次元マトリックスにおけるデータ配置とデータの移動は、時間インタリービング処理及び時間デインタリービング処理の理解を簡単にするために選ばれているに過ぎない。好ましい実装において、データの物理的な記録は2次元アレイ構造を有するメモリにおいて体系化されてもよいが、データは、上述したように、必ずしも物理的に再配置されずに、例えば適切なアドレシングスキームを用いて単に論理的に再配置してもよい。

0033

本開示は、リソースの使用の削減を伴う、好ましくは時間デインタリーバにおけるメモリの使用の削減を伴う、上述した時間インタリービングと時間デインタリービングを実装する方法を提供する。この時間デインタリーバにおけるメモリの使用の削減は、小さく、潜在的に携帯され得る電子デバイスに時間インタリーバが搭載されることがあるために有効であり、メモリの削減はサイズとコストの削減を有効にもたらす。

0034

以下、これに関連する時間インタリービング及び時間デインタリービングについて記載する。
≪実施の形態≫
図5は、本開示の実施の形態に係る時間インタリーバの一実装例の構成を示す。なお、図5の時間インタリーバによる時間インタリービングは、ブロックインタリービングと畳み込みインタリービングとを組み合わせたハイブリッドインタリービングである。

0035

時間インタリーバ500は、ロウ−カラムブロックインタリーバ(BI0)510と、ブロックインタリーバ(BI1)520と、畳み込みインタリーバ530とを備える。畳み込みインタリーバ530は、論理的に、スイッチ540、メモリユニット(M1,0,M2,0,M2,1)545−11,545−21,545−22、及びスイッチ550を備える。ロウ−カラムブロックインタリーバ510の出力はブロックインタリーバ520の入力に接続され、ブロックインタリーバ520の出力は畳み込みインタリーバ530の入力に接続される。

0036

但し、図5は論理的な表示のみとなっており、時間インタリーバ500は物理的に実現されていない、すなわち物理スイッチを備えていないが、例えばメモリとプロセッサを用いて実現され得ることは、当該技術分野に属する技術者にとって明らかである。
以下、図5のロウ−カラムブロックインタリーバ510について記載する。
ロウ−カラムブロックインタリーバ510は、Ncells/NIUに等しい数の行と、NIUに等しい数の列のマトリックスを含む。但し、NIUは1フレーム当たりのインタリービングユニットの数であり、Ncellsは1符号語当たりのセルの数である。例えば、図2フレーム構造の場合、Ncells=12、NIU=3である。

0037

Ncells=12、NIU=3の場合における、ロウ−カラムブロックインタリーバ510の一実装例を図6Aに示す。なお、図6Aの例では、1つ目の符号語の12個のセルは、00,01,02,・・・,09,0A,0Bの記載順に、ロウ−カラムブロックインタリーバ510に入力される。
図6Aから分かるように、セル00−0Bは、ロウ−カラムブロックインタリーバ510によって、その入力順に、マトリックスに列方向に書き込まれ、書き込まれた後、マトリックスから行方向に読み出される。この結果、1つ目の符号語の12個のセルは、00,04,08,01,05,09,02,06,0A,03,07,0Bの記載順に、ロウ−カラムブロックインタリーバ510から出力される。

0038

このロウ−カラムブロックインタリーバ510の実装は、例えば、DVB−T2の実装ガイドライン(非特許文献2)において使用されている、或いは、特許文献1において記述されている、アドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られることは当該技術分野に属する技術者にとって明らかである。なお、非特許文献2及び特許文献1は本願に完全に含められる。

0039

特に、このロウ−カラムブロックインタリーバは、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用する。詳述すれば、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i,j)は次の数1と数2に基づいて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNcells個(図2のフレーム構造の場合、12個)のセルを含む各符号語及び各符号語のi番目のセルに各々該当する。

0040

但し、Nrは行の数、Ncは列の数である。なお、j=0,・・・,と符号語が入力される毎に1ずつ増加し、i=0,・・・,Ncells−1(図2のフレーム構造の場合、11)であり、Nr、Ncは上記で言うところのNcells/NIU(図2のフレーム構造の場合、12/3=4)、NIU(図2のフレーム構造の場合、3)に各々該当する。

0041

送信機側のロウ−カラムブロックインタリーバ510において、k(j)は次の数2を用いて計算される。

0042

この手法の利点は、一つのバッファによりセルの読み出しと書き込みが可能なことであり、2つのバッファを使用してその2つのバッファ間で書き込み動作読み出し動作切替を行う必要はないことである。これは、ロウ−カラムブロックインタリービングに対して、そして、類似性によって、ロウ−カラムブロックデインタリービングに対して、線形RAM(random access memory)の一ブロックを使用することを可能にする。それに関して、実際のロウ−カラムブロックインタリーバとロウ−カラムブロックデインタリーバのメモリサイズを、概念的なサイズでは、同じにすることができる。例えば、12セルからなる一つのフレームをロウ−カラムブロックインタリービング又はロウ−カラムブロックデインタリービングするために、12セルのメモリ空間を持つ一つのメモリブロックを使用することができる。

0043

以下、図5のブロックインタリーバ520について記載する。
ブロックインタリーバ520は、Ncellsに等しい数の行と、NFEC_TIに等しい数の列のマトリックスを含む。但し、Ncellsは1符号語当たりのセルの数であり、NFEC_TIは1フレーム当たりの符号語の数である。例えば、図2のフレーム構造の場合、Ncells=12、NFEC_TI=2である。なお、後述するブロックインタリーバ520A、520Bも同様にNcellsに等しい数の行と、NFEC_TIに等しい数の列のマトリックスを含む。

0044

Ncells=12、NFEC_TI=2の場合における、ブロックインタリーバ520の一実装例を図6Bに示す。なお、図6Bの例では、1つのフレーム内の最初の符号語の12個のセルは、ロウ−カラムブロックインタリーバ510から出力される順番、ここでは、00,04,08,・・・,03,07,0Bの記載順に、ブロックインタリーバ520に入力される。続いて、当該1つのフレーム内の次の符号語の12個のセルは、ロウ−カラムブロックインタリーバ510から出力される順番、ここでは、10,14,18,・・・,13,17,1Bの記載順に、ブロックインタリーバ520に入力される。

0045

図6Bに示すように、最初の符号語のセル00−0Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520によってマトリックスに列方向に書き込まれる。続く符号語のセル10−1Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520によってマトリックスに列方向に書き込まれる。マトリックスに書き込まれたセル00−0B,10−1Bは、ブロックインタリーバ520によって、マトリックスから行方向に読み出される。この結果、1つ目のフレームの24個のセルは、00,10,04,・・・,19,02,・・・17,0B,1Bの記載順に、ブロックインタリーバ520から出力される。

0046

この場合、ブロックインタリーバ520は、ロウ−カラムブロックインタリーバ510のように、ロウ−カラムブロックインタリーバとして動作している。従って、ロウ−カラムブロックインタリーバ510に対してなされた同じ考察が、特に、数1及び数2を用いて記述したアドレッシングスキームの可能な実装に関して、適用可能である。なお、ブロックインタリーバ520に適用する場合、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当し、j=0,・・・,とフレームが入力される毎に1ずつ増加し、i=0,・・・,NFEC_TI×Ncells−1(図2のフレーム構造の場合、2×12−1=23)であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0047

以下、時間インタリーバ130内のブロックインタリーバ(BI1)の別の実装例について記載する。
図6Bの数値例と同じ場合における、つまり、Ncells=12、NFEC_TI=2の場合における、ブロックインタリーバ(BI1)の他の実装例を図6Cに示す。但し、図6Cでは、ブロックインタリーバ(BI1)をブロックインタリーバ520Aとして示す。なお、図6Cにおける入力セルは、図6Bにおける入力セルと同じであるとする。

0048

本開示において、参照がブロックインタリーバ520に対してなされている場合に、ブロックインタリーバ520にかえてブロックインタリーバ520Aが実装され得ることは明らかである。
図6Cに示すように、最初の符号語の12個のセル00−Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Aによってマトリックスに書き込まれる。続く符号語のセル10−1Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Aによってマトリックスに書き込まれる。但し、セル00−0B,10−1Bは、ブロックインタリーバ520のように列方向に書き込まれるのではなく、対角に書き込まれる。そして、マトリックスに書き込まれたセル00−0B,10−1Bは、ブロックインタリーバ520Aによって、ブロックインタリーバ520と同様に、マトリックスから行方向に読み出される。この結果、図6Cに示すように、1つのフレームの24個のセルは、00,1B,10,・・・,09,02,・・・,13,17,0Bの記載順に、ブロックインタリーバ520Aから出力される。

0049

このブロックインタリーバ520Aの実装は、例えば、DVB−C2の仕様書(非特許文献3)において使用されているアドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られることは当該技術分野に属する技術者にとって明らかである。なお、非特許文献3は本願に完全に含められる。
特に、このブロックインタリーバは、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用する。詳述すれば、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i,j)は次の数3に基づいて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当する。

0050

但し、Nrは行の数、Ncは列の数であり、j=0,・・・,とフレームが入力される毎に1ずつ増加し、i=0,・・・,NFEC_TI×Ncells−1(図2のフレーム構造の場合、2×12−1=23)であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0051

以下、時間インタリーバ130内のブロックインタリーバ(BI1)の更に別の実装例について記載する。
図6Bの数値例と同じ場合における、つまり、Ncells=12、NFEC_TI=2の場合における、ブロックインタリーバ(BI1)の更に他の実装例を図6Dに示す。但し、図6Dでは、ブロックインタリーバ(BI1)をブロックインタリーバ520Bとして示す。なお、図6Dにおける入力セルは、図6Bにおける入力セルと同じであるとする。

0052

本開示において、参照がブロックインタリーバ520に対してなされている場合に、ブロックインタリーバ520にかえてブロックインタリーバ520Bが実装され得ることは明らかである。
図6Dに示すように、最初の符号語の12個のセル00−0Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Bによってマトリックスの列方向に書き込まれる。続く符号語のセル10−1Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Bによってマトリックスの列方向に書き込まれる。但し、セルが読み出される前に、ロウツイスト処理がブロックインタリーバ520Bによって実行される。ロウツイスト後に、セル00−0B,10−1Bは、ブロックインタリーバ520Bによって、マトリックスから行方向に読み出される。

0053

別の記載をすれば、符号語のセル00−0Bはマトリックスに列方向に書き込まれ、続く符号語のセル10−1Bはマトリックスに列方向に書き込まれる。そして、マトリックスに書き込まれたセル00−0B,10−1Bはマトリックスから対角に読み出される。
この結果、図6Dに示すように、1つのフレームの24個のセルは、00,14,08,・・・,1B,04,・・・,17,0B,10の記載順に、ブロックインタリーバ520Bから出力される。

0054

このブロックインタリーバ520Bの実装は、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用するアドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られる。詳述すれば、j番目の時間インターブロックのi番目の要素のアドレスa(i,j)は次の数4に基づいて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当する。

0055

但し、Nrは行の数、Ncは列の数であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0056

ブロックインタリーバ520A,520Bは、セルインタリーバを補完し、或いは、それに置き換わる利点を有し、そうでなければロウ−カラムブロックインタリーバ510より前に配置される利点を有しているので、ブロックインタリーバ520より優れている。特に、DVB−NGHにおいて、セルインタリーバは、符号語内のセルの疑似ランダムパーミュテーションを実行するために、ローカラムブロックインタリーバ510の前に要求される。ブロックインタリーバ520A,520Bを用いることにより、このセルインタリーバを省略することが可能になる。

0057

以下、図5の畳み込みインタリーバ530について記載する。
スイッチ540,550は、NFEC_TI個のセルが通過した後に接続先のポジションを一つ分移動する。スイッチが接続されるポジションの数、即ち、畳み込みインタリーバ530におけるブランチの数はインタリービングユニットの数NIUに等しい。
上記に例示した図2のフレーム構造の場合における、つまり、Ncells=12、NFEC_TI=2、NIU=3の場合における、スイッチ540の最初の3つのステップと夫々の出力セル図6Eに示し、続く3つのステップと夫々の出力セルを図6Fに示す。但し、図6E図6Fでは、入力セルとして、図6Bに示すブロックインタリーバ520の出力セルが用いられており、1フレーム分の24個のセルは、00,10,04,・・・,19,02,・・・、17,0B,1Bの記載順にスイッチ540に到達する。

0058

図6E図6Fから分かる通り、NFEC_TI=2個のセルが通過すると、スイッチ540は接続先を最上段又は2段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。
スイッチ540から出力されるセルは、スイッチ540が現在接続されているブランチを通る。最上段のブランチは遅延エレメントを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つ遅延エレメントを付加し、上段から下段に向けて順に1,2,3,4などの個数の遅延エレメントを含む。

0059

各遅延エレメントMx,yはFIFO(first in, first out)シフトレジスタとして作用し、Ncells/NIU×NFEC_TI個のメモリセルを含む。例えば、図2のフレーム構造の場合、つまり、Ncells=12、NFEC_TI=2、NIU=3の場合、各遅延エレメントMx,yは12/3×2=8メモリセルを含む。なお、遅延エレメントMx,yは図5のメモリユニット545−11,545−21,545−22に該当する。

0060

各ブランチを通過したセルは、スイッチ550に到達する。そして、NFEC_TI=2個のセルが通過すると、スイッチ550は接続先を最上段又は2段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。
図6Gは最初の3フレームに対する畳み込みインタリーバ530の一動作例の概略を示す。出力におけるエンプティセルは、メモリユニット545−11,545−21,545−22においてその記憶内容が段階的に進むことによるものである。特に、この例では3つのメモリユニット545−11,545−21,545−22は、出力における24個のエンプティセルに対応する、合計で8個のセルの3倍、つまり、24個のセルを保持する。セル40からセルが連続的に存在している。

0061

リングバッファが遅延回路(delay line)或いはメモリユニット545−11,545−21,545−22を実装するために使用され得ることは当該技術分野における技術者にとって明らかである。なお、リングバッファはメモリユニットの物理的なコピーを回避する利点を持つ。この方法では、電力消費が有効に抑えられ、携帯デバイスにとって重大な利点をもたらす。

0062

図7は、本開示の実施の形態に係る時間デインタリーバの一実装例の構成を示す。なお、図7の時間デインタリーバによる時間デインタリービングは、畳み込みデインタリービングとブロックデインタリービングとを組み合わせたハイブリッドデインタリービングである。
時間デインタリーバ700は、畳み込みデインタリーバ730と、ブロックデインタリーバ(BDI1)720と、ロウ−カラムブロックデインタリーバ(BDI0)710とを備える。畳み込みデインタリーバ730は、論理的に、スイッチ740、メモリユニット(M1,0,M1,1,M2,0)745−01,745−02,745−11、及びスイッチ750を備える。畳み込みデインタリーバ730の出力はブロックデインタリーバ720の入力に接続され、ブロックデインタリーバ720の出力はロウ−カラムブロックデインタリーバ710の入力に接続される。時間デインタリーバ700が時間インタリーバ500に対して十分に対称となっていることが分かる。

0063

畳み込みデインタリーバ730は、特に、メモリユニット745−01,745−02,745−02が保持するセルの数と、スイッチ740及びスイッチ750の移動速度に関して、図6E図6Gを用いて記述した畳み込みインタリーバ530の動作と十分に類似した方法において動作する。
メモリユニット745−01,745−02,745−02はNcells/NIU×NFEC_TI個のメモリセルを含む。スイッチ740,750は、NFEC_TI個のセルが通過すると、接続先を最上段又は2段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。

0064

なお、ここではこれ以上の詳細な記述を省略する。
以下、図7のロウ−カラムブロックデインタリーバ710について記載する。
ロウ−カラムブロックデインタリーバ710は、Ncells/NIU行NIU列のマトリックスを含む。
ロウ−カラムブロックデインタリーバ710の一のメモリ実装例は、ロウ−カラムブロックインタリーバ510と対称で、下記のアドレッシングスキームを用いたメモリによって得られる。つまり、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i、j)は次の数5と数6とを用いて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNcells個(図2のフレーム構造の場合、12個)のセルを含む各符号語及び各符号語のi番目のセルに各々該当する。

0065

但し、Nrは行の数、Ncは列の数である。j=0,・・・,と符号語が入力される毎に1ずつ増加しであり、i=0,・・・,Ncells−1(図2のフレーム構造の場合、11)であり、Nr、Ncは上記で言うところのNcells/NIU(図2のフレーム構造の場合、12/3=4)、NIU(図2のフレーム構造の場合、3)に各々該当する。

0066

受信機側のロウ−カラムブロックデインタリーバ710において、k(j)は次の数6を用いて計算される。

0067

以下、図7のブロックデインタリーバ720について記載する。

0068

ブロックデインタリーバ720は、Ncells行NIUFEC_TI列のマトリックスを含む。
ブロックデインタリーバ720の一のメモリ実装例は、ブロックインタリーバ520と対称で、上記のロウ−カラムブロックデインタリーバ710のように、受信機側のデインタリービングアドレッシング用の数5及び数6を用いて記述したアドレッシングスキームを用いたメモリによって得られる。なお、ブロックデインタリーバ720に適用する場合、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当し、j=0,・・・,とフレームが入力される毎に1ずつ増加し、i=0,・・・,NFEC_TI×Ncells−1(図2のフレーム構造の場合、2×12−1=23)であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0069

または、ブロックインタリーバ520Aが用いられる場合、これに対応するブロックデインタリーバは次のアドレッシングスキームを用いることによって実装される。つまり、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i、j)は次の数7を用いて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当する。

0070

但し、Nrは行の数、Ncは列の数であり、j=0,・・・,とフレームが入力される毎に1ずつ増加し、i=0,・・・,NFEC_TI×Ncells−1(図2のフレーム構造の場合、2×12−1=23)であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0071

さらにまたは、ブロックインタリーバ520Bが用いられる場合、これに対応するブロックデインタリーバは次のアドレッシングスキームを用いることによって実装される。つまり、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i、j)は次の数8を用いて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当する。

0072

但し、Nrは行の数、Ncは列の数であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。

0073

次に、本開示における更なる実施の形態として、簡易化した時間インタリーバ及び時間デインタリーバを記載する。なお、時間インタリーバはブロックインタリービングと畳み込みインタリービングを組み合わせたハイブリッドインタリービングを行い、時間デインタリーバはブロックデインタリービングと畳み込みデインタリービングを組み合わせたハイブリッドデインタリービングを行う。

0074

ロウ−カラムブロックインタリーバ510は、1符号語当たりのセル数Ncellsがインタリービングユニット数NIUの整数倍ケースでは、従来のロウ−カラムブロックインタリーバである。しかしながら、このケースでない場合、後ろのセルを飛ばして進むブロックインタリーバを用いる必要がある。
DVB−NGHの仕様書によれば、L(IU,min)=floor(Ncells/NIU)である。但し、floor(x)はxを超えない最大の整数である。Nlarge=mod(Ncells,NIU)であり、Nsmall=NIU−Nlargeである。さらに、最初のNlarge個のインタリービングユニットはL(IU,min)+1個のセルを含み、次のNsmall個のインタリービングユニットはL(IU,min)個のセルを含む。この結果、Ncells=(L(IU,min)+1)×Nlarge+L(IU,min)×Nsmallである。

0075

このロウ−カラムブロックインタリーバの一例の概略を図8に示す。このブロックインタリーバは上述したメモリの使用を抑えたDVB−T2アドレシングスキームを用いて直接実装され得ないことが分かる。この対策は、大がかりで複雑なロジックをもたらす、所定のセルを読み飛ばすことを必要とする。
しかしながら、発明者は、ロウ−カラムブロックインタリーバ510とロウ−カラムブロックデインタリーバ710が時間インタリーバ回路全体と時間デインタリーバ回路全体アウターコンポーネント(outer component)を形成する、ことを悟った。従って、ロウ−カラムブロックインタリーバ510とロウ−カラムブロックデインタリーバ710は、全体の機能に影響を及ぼすことなく、性能を低下させることなく、時間インタリーバ回路と時間デインタリーバ回路から簡単に取り除くことができる。この発見サポートするシミュレーション結果を図9に示す。

0076

これに対応する時間インタリーバ1000の一構成例を図10に示す。
図10の時間インタリーバ1000はブロックインタリーバ(BI1)1020と畳み込みインタリーバ1030とを備え、畳み込みインタリーバ1030はスイッチ1040、複数のFIFOレジスタ1045、及びスイッチ1050を備える。なお、図10における畳み込みインタリーバ1030内の正方形のブロックの夫々はFIFOレジスタ1045である。また、スイッチ1040側のポジションi(1〜NIU−1)及びスイッチ1050側のポジションi(1〜NIU−1)間のブランチに設けられ、スイッチ1040からスイッチ1050にかけてj番目にあるFIFOレジスタ1045をMi,jと表記する。

0077

符号語の分散はスイッチ1040によって決められる。
一の実施の形態において、スイッチ1040はNFEC_TI個のセルが通過した後に接続先のポジションを1つ増加するように(0、1、2、・・・、NIU−2、NIU−1、0、1、・・・)移動する。スイッチ1050の動作はスイッチ1040の動作を再現する。つまり、スイッチ1050はNFEC_TI個のセルが通過した後に接続先のポジションを1つ増加するように(0、1、2、・・・、NIU−2、NIU−1、0、1、・・・)移動する。

0078

本開示はスイッチ1040,1050はNFEC_TI個のセルが通過した後に接続先のポジションを一つ分増加するように移動することに限定されず、他の増加も可能である。後者の場合、各FIFOレジスタ1045のサイズが調整される。例えば、スイッチ1040及びスイッチ1050が一つ置きにジャンプして切り替わる場合(すなわち、最初は全偶数ポジション0、2、4、・・・に移動し、それから全奇数ポジション1、3、5、・・・に移動する場合)、最初のNlarge個のインタリービングユニットに関係する、スイッチ1040が接続される最初のNlarge個のポジションに接続される各FIFOレジスタ(Mi,j)1045は(L(IU,min)+1)×NFEC_TIメモリセル用のメモリである必要がある。残りのNsmall個のインタリービングユニットに関係する、スイッチ1040が接続される残りのNsmall個のポジションに接続される各FIFOレジスタ(Mi,j)1045はL(IU,min)×NFEC_TIメモリセル用のメモリである。その利点は、符号語が大きい時間スパンに広がることである。

0079

ブロックインタリーバ1020に対して、上述したブロックインタリーバのどれでも、特に、ブロックインタリーバ520,520A,520Bに対して記述した全ての可能な実装を用いることが可能である。
送信機において、各FIFOレジスタ(Mi,j)1045のサイズは、最初のNlarge個のインタリービングユニットに関連する、i=1,・・・,Nlarge−1、j=1,・・・,iでは、(L(IU,min)+1)×NFEC_TIメモリセルであり、
次のNsmall個のインタリービングユニットに関連する、i=Nlarge,・・・,NIU−1、j=1,・・・,iでは、L(IU,min)×NFEC_TIメモリセルである。

0080

図10の時間インタリーバ1000に対応する時間デインタリーバ1100は時間インタリーバ1000の機能を反映し、時間デインタリーバ1100の一構成例を図11に示す。
図11の時間デインタリーバ1100は畳み込みデインタリーバ1130とブロックデインタリーバ(BDI1)1120とを備え、畳み込みデインタリーバ1130はスイッチ1140、複数のFIFOレジスタ1145、及びスイッチ1150を備える。なお、図10における畳み込みデインタリーバ1130内の正方形のブロックの夫々はFIFOレジスタ1145である。また、スイッチ1140側のポジションi(0〜NIU−2)及びスイッチ1050側のポジションi(0〜NIU−2)間のブランチに設けられ、スイッチ1140からスイッチ1150にかけてk番目にあるFIFOレジスタ1045をM’i,i+k-1=M’i,jと表記する。

0081

ここで、スイッチ1140及びスイッチ1150はスイッチ1040及びスイッチ1050に対応して動作する。つまり、スイッチ1140及びスイッチ1150はNFEC_TI個のセルが通過した後に接続先のポジションを切り替え、ポジションを切り替える順番はスイッチ1040及びスイッチ1050と同じである。ブロックデインタリーバ720に対して上記でなされた考察がブロックデインタリーバ1120に対して同じように適用する。

0082

NcellsがNIUの整数倍であるか否かに依存して、FIFOレジスタ(M’i,j)1145は送信機のFIFOレジスタ(Mi,j)1045と対となるものとサイズが異なる。
特に、NcellsがNIUの整数倍の場合、全FIFOレジスタ1145は同サイズ、即ち、Ncells/NIU×NFEC_TIである。
一般論として、NcellsがNIUの整数倍でない場合、
FIFOレジスタM’i,jのメモリサイズは、i=0,・・・,Nlarge−1、j=i,・・・,NIU−2に対して、(L(IU,min)+1)×NFEC_TIメモリセルであり、
i=Nlarge,・・・,NIU−2、j=i,・・・,NIU−2に対して、L(IU,min)×NFEC_TIメモリセルである。

0083

ブロックデインタリーバ1120は、ブロックインタリーバ1020の機能を打ち消し、ブロックデインタリーバ720で議論したように、RAMの一つのブロックとその関連するアドレッシングスキームに基づいて、上記のブロックデインタリーバの何れかによって実現され得る。
全体の通信スキームは、遅延回路はブロックインタリーバとブロックデインタリーバとによってカプセル化されているため、ブロックインタリーバとブロックデインタリーバのみに直面することが分かる。

0084

本実施の形態において提案したように、外側のローカラムブロックインタリーバ(BI0)510とローカラムブロックデインタリーバ(BDI0)710の除去は、図3Cに示す送信機の送信シーケンスを変えることになるが、実装を容易にする利点を有する。
図9は、DVB−NGHの時間インタリーバの性能と本実施の形態の時間インタリーバ1000の性能とを比較したシミュレーション結果の概略を示す。但し、図9は、信号対雑音電力比(signal-to-noise power ratio:SNR)に対するエラー曲線を用いて示されている。図9から分かる通り、時間インタリーバ1000の性能は外側のローカラムブロックインタリーバ(BI0)510とローカラムブロックデインタリーバ(BDI0)710とを取り除くことによって低下していない、すなわち、DVB−NGHの時間インタリーバに関するエラー曲線と本実施の形態の時間インタリーバ1000のエラー曲線は十分に一致している。

0085

図9に結果を示すシミュレーションは、インタリーブされたセルの中心期間で発生する固定の消失バーストを伴うレイリーバースト消失チャンネルを含む。それは重大なシャドーイングを伴った無線通信路伝搬エミュレートする。消失レート(20%、40%)は時間インタリーバの時間インタリービング深さに関連する。さらに、シミュレーションパラメータは、「変調方式:256非均一QAM」、「LDPC符号語長Nldpc=64800、符号化率9/15」、「インタリービングユニット数:NIU=15」、「1インタリービングユニット当たりの符号語数:NFEC_TI=8」、「インタリービングフレーム数:30」である。

0086

いくつかの実施の形態を別々に説明したが、それらは代わりの実施の形態を得るために組み合わせ得ることは、当該技術分野における技術者によって明らかである。
補足
本発明に係る通信方法等についてまとめる。
(1) 第1の時間インタリーバは、
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、
前記畳み込みインタリービングを行う畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。

0087

(2) 第1の時間デインタリーバは、
複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリーバであって、
前記畳み込みデインタリービングを行う畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。

0088

(3) 第1の時間インタリービング方法は、
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリービング方法であって、
前記時間インタリービング方法を行う時間インタリーバは前記畳み込みインタリービングを行う畳み込みインタリーバを備え、
前記畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。

0089

(4) 第1の時間デインタリービング方法は、
複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリービング方法であって、
前記時間デインタリービング方法を行う時間デインタリーバは前記畳み込みデインタリービングを行う畳み込みデインタリーバを備え、
前記畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。

0090

本開示は、複数のセルを時間インタリーブする時間インタリーバ及びこれに対応する時間デインタリーバに利用することができる。

0091

100送信機
110入力処理ユニット
120 BICMエンコーダ
130 時間インタリーバ
140モジュレータ
150RFフロントエンド
160アンテナ
310遅延ユニット
320スタッキングユニット
330読み出しユニット
410セパレーティングユニット
420 デスタッキングユニット
430 遅延ユニット
500 時間インタリーバ
510ロウ−カラムブロックインタリーバ
520、520A、520Bブロックインタリーバ
530 畳み込みインタリーバ
540 スイッチ
545−11、545−21、545−22メモリユニット
550 スイッチ
700時間デインタリーバ
710 ロウ−カラムブロックデインタリーバ
720ブロックデインタリーバ
730 畳み込みデインタリーバ
740 スイッチ
745−01、745−02、745−11 メモリユニット
750 スイッチ
1000 時間インタリーバ
1020 ブロックインタリーバ
1030 畳み込みインタリーバ
1040 スイッチ
1045FIFOレジスタ
1050 スイッチ
1100 時間デインタリーバ
1120 ブロックデインタリーバ
1130 畳み込みデインタリーバ
1140 スイッチ
1145 FIFOレジスタ
1150 スイッチ

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