技術 時間インタリーバ及び時間デインタリーバ

実施例

0011

≪発明者らの検討事項≫
図１は、ビットインタリーブ符号化変調（bit-interleaved coding and modulation：ＢＩＣＭ）を含む送信機側の通信回路の一構成例を示すブロック図である。
送信機１００は、入力処理ユニット１１０と、ＢＩＣＭエンコーダ１２０と、時間インタリーバ１３０と、モジュレータ１４０と、ＲＦ（radio frequency）フロントエンド１５０と、アンテナ１６０とを備える。

図１

0012

入力処理ユニット１１０は、入力ビットストリームをベースバンドフレームと呼ばれる所定長のブロックに形式を変える。ＢＩＣＭエンコーダ１２０は、ベースバンドフレーム夫々を複数の複素値のセルに変換して出力する。複数の複素値のセルは、さらに、少なくとも時間インタリーバ１３０、モジュレータ１４０、及びＲＦフロントエンド１５０を含む回路によって処理される。時間インタリーバ１３０は、ＢＩＣＭエンコーダ１２０の出力に対して時間インタリービングを実行して出力する。モジュレータ１４０は、時間インタリーバ１３０の出力に対して例えば直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）変調を使用した処理を行い、通常ダイバーシティを向上させるための時間インタリービングと周波数インタリービングを行う。ＲＦフロントエンド１５０は、モジュレータ１４０から出力されるデジタル信号をアナログＲＦ（radio frequency）信号に変換し、アナログＲＦ信号の電力増幅を行う。そして、ＲＦフロントエンド１５０は電力増幅後のアナログＲＦ信号をアンテナ１６０へ出力し、電力増幅後のアナログＲＦ信号は電波としてアンテナ１６０から出力される。

0013

図１では、ＢＩＣＭエンコーダ１２０とモジュレータ１４０との間に時間インタリーバ１３０が配置されている。
時間インタリーバ１３０の目的はバーストエラーを軽減することである。実際、バーストエラーの存在下において、複数のセルが時間に関してインタリーブされた場合、元のデータストリームにおいて元々近隣にあった非常に多くのセルがバーストエラーの影響を受けることがなくなる。従って、時間インタリービングは、例えば前方誤り訂正符号の手法を用いる場合に、損失データの復元を容易にする。

図１

0014

いくつかの時間インタリービング技術がＤＶＢ−Ｃ２、ＤＶＢ−Ｔ２、ＤＶＢ−ＮＧＨなどの通信システムの技術分野において知られている。たいていのシステムは多段のインタリービングを用いている。全ての時間インタリービング方法の背後にある理論的解釈はいくつかの符号語にわたる複数のセルを再配置することである。
例えば、ＤＶＢ−Ｔ２において使用される時間インタリービングは、ロウ−カラムブロックインタリービングである。概念的には、ロウ−カラムブロックインタリービングは、複数のセルをマトリックスに列方向（column-wise）に書き込み、書き込んだ複数のセルを当該マトリックスから行方向（row-wise）に読み出す方法である。

0015

別の時間インタリービングは、畳み込みインタリービング（convolutional interleaving）である。畳み込みインタリービングは、複数のセルを大きいサイズのＦＩＦＯ（first in, first out）シフトレジスタに書き込む方法である。畳み込みインタリービングは、ブロックインタリービングのメモリサイズの半分で、それと同じ時間インタリービング深さを実現することができる。

0016

ＤＶＢ−ＮＧＨの仕様書（非特許文献１）では、ブロックインタリービングと畳み込みインタリービングとを組み合わせたハイブリッドインタリービングスキームが時間インタリービングに採用されている。概念的に、ＤＶＢ−ＮＧＨの時間インタリーバは、夫々が複数のセルからなる複数のブロックを畳み込んでインタリーブする。但し、一つのブロックはインタリービングユニット（interleaving unit：ＩＵ）と呼ばれる。

0017

このブロックインタリービングと畳み込みインタリービングとの組み合わせは、主に、時間−周波数スライシング（time-frequency-slicing：ＴＦＳ）を可能にするために選択され、ＴＦＳは多重化容量を増大するための有望な技術である。
以下において、時間インタリーバ１３０及びこれに対応する時間デインタリーバについてさらに記載する。

0018

図２は時間インタリーバ１３０に入力されるデータの論理的な表現の概略の一例を示す。但し、図２では、一つのフレーム２０４を示している。
フレーム２０４は、複数の符号語２０２を含み、各符号語２０２は複数のセル２０１を含む。ここで、１フレーム当たりの符号語の数をＮFEC_TIと表記し、１符号語当たりのセルの数をＮcellsと表記する。図２の例では、ＮFEC_TI＝２、Ｎcells＝１２であり、各フレーム２０４はＮFEC_TI×Ｎcells＝２×１２＝２４個のセルを含む。

0019

さらに、各フレーム２０４は、論理的に、複数のインタリービングユニット２０３に分割される。ここで、１フレーム当たりのインタリービングユニットの数をＮIUと表記する。図２の例では、ＮIU＝３である。
図２に例示したデータ構造は、時間インタリーバ１３０がどのように動作するのかを明らかにするために用いられるものであり、本開示は図２に例示したデータ構造に限定されず、ＮFEC_TI、Ｎcells、ＮIUの別の数値によって実装され得ることは明らかである。

0020

なお、図２において最小の正方形がセルに該当するが、図示の簡略化のため一部にのみ符号２０１を付している。また、各セル内の２文字のうちの１文字目は符号語を識別するために便宜的に付与した値であり、２文字目は各符号語におけるセルを識別するために便宜的に付した値である。なお、他の図においても同様である。
ＤＶＢ−ＮＧＨ規格では、時間インタリーバ１３０の入出力、及び、対応する時間デインタリーバの入出力が、図３Ａ−図３Ｃ、及び、図４Ａ−図４Ｃに示されるように、明記されている。

図４Ａ

0021

以下、図３Ａ−図３Ｃを用いて時間インタリーバ１３０について記載する。
図３Ａは、ＤＶＢ−ＮＧＨの仕様書に従った時間インタリーバ１３０の最初の動作の一例の概略を示す。時間インタリーバ１３０の最初の動作は、インタリービングユニットが生成される符号語をブロックインタリービングする処理を含む。
図３Ａの例では、時間インタリーバ１３０内の遅延ユニット３１０に対する入力として、３つの連続する入力フレームＩＮ（ｍ−２），ＩＮ（ｍ−１），ＩＮ（ｍ）が示されている。なお、入力フレームは、ＩＮ（ｍ−２），ＩＮ（ｍ−１），ＩＮ（ｍ）の記載順に、遅延ユニット３１０に入力される。

0022

入力フレームＩＮ（ｍ−２），ＩＮ（ｍ−１），ＩＮ（ｍ）の夫々における複数のインタリービングユニットＩＵ０，ＩＵ１，ＩＵ２は遅延ユニット３１０によって互いに異なる時間遅延を受ける。なお、この時間遅延には時間遅延「０」も含む。
図３Ａの例では各インタリービングユニットは下記の時間遅延を受ける。
各入力フレームのインタリービングユニットＩＵ０は、遅延ユニット３１０において、対応の行に遅延回路（delay line）が存在しないことによって示されるように、遅延を受けずに出力される。

0023

各入力フレームのインタリービングユニットＩＵ１は、遅延ユニット３１０において、対応の行に１つの遅延回路（delay line）３１０−１１が存在することによって示されるように、１インタリービングユニット分の遅延を受けて出力される。
各入力フレームのインタリービングユニットＩＵ２は、遅延ユニット３１０において、対応の行に２つの遅延回路（delay line）３１０−２１，３１０−２２が存在することによって示されるように、２インタリービングユニット分の遅延を受けて出力される。

0024

図３Ａの例では、時間インタリーバ１３０の最初の動作における遅延ユニット３１０の出力は、中間フレームＩＮＴ（ｎ−２），ＩＮＴ（ｎ−１），ＩＮ（ｎ），ＩＮＴ（ｎ＋１），ＩＮＴ（ｎ＋２）によって示される。なお、中間フレームは、ＩＮＴ（ｎ−２），ＩＮＴ（ｎ−１），ＩＮＴ（ｎ），ＩＮＴ（ｎ＋１），ＩＮＴ（ｎ＋２）の記載順に、遅延ユニット３１０から出力される。

0025

図３Ａの例では、中間フレームＩＮＴ（ｎ）のみが完全なものになっているが、それより前と後の中間フレームは、図示していない入力フレームが遅延ユニット３１０に入力され、遅延ユニット３１０による処理を受け、遅延ユニット３１０から出力されることによって、完全なものになる。
さらに、遅延ユニット３１０における遅延回路（delay line）３１０−１１，３１０−２１，３１０−２２は、セルのグループ、つまり、インタリービングユニットに対して動作し、典型的な畳み込みインタリービングのように単一のセルに対して動作するものではない。

0026

図３Ｂ及び図３Ｃは、ＤＶＢ−ＮＧＨの仕様書に従った時間インタリーバ１３０の２番目の動作の一例の概略を示す。時間インタリーバ１３０の２番目の動作は、各中間フレームに対して、複数のインタリービングユニット２０３を左から右に水平にスタックし、それから行(row by row)方向にセルを読み出す処理を含む。
さらに詳述すると、中間フレームＩＮＴ（ｎ）に関して、図３Ｂに示されるように、インタリービングユニットＩＵ０，ＩＵ１，ＩＵ２は、時間インタリーバ１３０内のスタッキングユニット３２０によって、左から右に水平にスタックされる。それから、図３Ｃに示されるように、時間インタリーバ１３０内の読み出しユニット３３０によって、スタックされたインタリービングユニットＩＵ０，ＩＵ１，ＩＵ２のセルが、行(row by row)方向に読み出されて出力される。この出力結果が図３Ｃ中の出力ストリングＯＵＴ（ｎ）で表されており、セルは、４０，５０，２４，・・・，１９，４２，・・・，３７，０Ｂ，１Ｂの記載順に、出力される。

図３Ｂ

0027

出力ストリングＯＵＴ（ｎ）において、どのように複数のセルが有利に時間インタリービング深さ内の符号語で大きく広がっているかが分かる。これは、スタッキングユニット３２０によって実行されるスタッキング動作によって達成される。
出力ストリングＯＵＴ（ｎ）に対応するセルストリームが受信機において受信される場合、受信機の時間デインタリーバは時間インタリーバ１３０に対して記載した動作と逆の動作を実行する。要するに、複数のセルが複数のインタリービングユニットに分割され、複数のインタリービングユニットがフレームを再構築するために上から下に垂直にスタックされ、さらに時間遅延を受ける。

0028

以下、図４Ａ−図４Ｃを用いて時間デインタリーバについて記載する。
図４Ａ及び図４Ｂは、ＤＶＢ−ＮＧＨの仕様書に従った時間デインタリーバの最初の動作の一例の概略を示す。時間デインタリーバの最初の動作は、送信機側において時間インタリーバ１３０から出力される出力ストリングＯＵＴ（ｎ）に対応する、入力ストリームＩＮ（ｎ）の受信処理を含む。

図４Ａ

図４Ｂ

0029

図４Ａに示されるように、入力ストリームＩＮ（ｎ）の複数のセルは、４０，５０，２４，・・・，１９，４２，・・・，３７，０Ｂ，１Ｂの記載順に、セパレーティングユニット４１０に入力され、セパレーティングユニット４１０によってインタリービングユニットに再構築される。
図４Ｂに示されるように、複数のインタリービングユニットは、デスタッキングユニット４２０に入力され、デスタッキングユニット４２０によってフレームに再構築される。

図４Ａ

図４Ｂ

0030

図４Ｃは、ＤＶＢ−ＮＧＨの仕様書に従った時間デインタリーバの２番目の動作の一例の概略を示す。
図４Ｃの例では、時間デインタリーバ内の遅延ユニット４３０に対する入力として、５つの連続する例えば中間フレームＩＮＴ（ｎ−２），ＩＮＴ（ｎ−１），ＩＮＴ（ｎ），ＩＮＴ（ｎ＋１），ＩＮＴ（ｎ＋２）が示されている。なお、中間フレームは、ＩＮＴ（ｎ−２），ＩＮＴ（ｎ−１），ＩＮＴ（ｎ），ＩＮＴ（ｎ＋１），ＩＮＴ（ｎ＋２）の記載順に、遅延ユニット４３０に入力される。なお、説明の便宜のため、一部の中間フレームは図示では不完全なものとなっている。

0031

遅延ユニット４３０は、遅延ユニット３１０の時間遅延とは逆の時間遅延を複数のインタリービングユニットに対して施す。図４Ｃの例では、遅延ユニット４３０は、各中間フレームのインタリービングユニットＩＵ０に対して、対応の行に２つの遅延回路（delay line）４３０−０１，４３０−０２が存在することによって示されるように、２インタリービングユニット分の遅延を施して出力する。遅延ユニット４３０は、各中間フレームのインタリービングユニットＩＵ１に対して、対応の行に１つの遅延回路（delay line）４３０−１１が存在することによって示されるように、１インタリービングユニット分の遅延を施して出力する。遅延ユニット４３０は、各中間フレームのインタリービングユニットＩＵ２に対して、対応の行に遅延回路（delay line）が存在しないことによって示されるように、遅延を施すことなく出力する。

0032

以上の処理により、もともと送信されたフレームＩＮ（ｍ−２），ＩＮ（ｍ−１），ＩＮ（ｍ）に対応するフレームＯＵＴ（ｐ），ＯＵＴ（ｐ＋１），ＯＵＴ（ｐ＋２）が復元される。
しかしながら、上記の時間インタリーバ及び時間デインタリーバに関する記載は、時間インタリーバ１３０と時間デインタリーバのデバイスと方法の動作の論理的な記述のみである。これらの実装は、必ずしも記述したユニット３１０−３３０とユニット４１０−４３０とを用いない、いくつかの方法で得られ得る。特に、定義した２次元マトリックスを互いに関連する異なる空間位置に配置するように、定義した２次元マトリックスにおけるデータ配置とデータの移動は、時間インタリービング処理及び時間デインタリービング処理の理解を簡単にするために選ばれているに過ぎない。好ましい実装において、データの物理的な記録は２次元アレイ構造を有するメモリにおいて体系化されてもよいが、データは、上述したように、必ずしも物理的に再配置されずに、例えば適切なアドレシングスキームを用いて単に論理的に再配置してもよい。

0033

本開示は、リソースの使用の削減を伴う、好ましくは時間デインタリーバにおけるメモリの使用の削減を伴う、上述した時間インタリービングと時間デインタリービングを実装する方法を提供する。この時間デインタリーバにおけるメモリの使用の削減は、小さく、潜在的に携帯され得る電子デバイスに時間インタリーバが搭載されることがあるために有効であり、メモリの削減はサイズとコストの削減を有効にもたらす。

0034

以下、これに関連する時間インタリービング及び時間デインタリービングについて記載する。
≪実施の形態≫
図５は、本開示の実施の形態に係る時間インタリーバの一実装例の構成を示す。なお、図５の時間インタリーバによる時間インタリービングは、ブロックインタリービングと畳み込みインタリービングとを組み合わせたハイブリッドインタリービングである。

0035

時間インタリーバ５００は、ロウ−カラムブロックインタリーバ（ＢＩ0）５１０と、ブロックインタリーバ（ＢＩ1）５２０と、畳み込みインタリーバ５３０とを備える。畳み込みインタリーバ５３０は、論理的に、スイッチ５４０、メモリユニット（Ｍ1,0，Ｍ2,0，Ｍ2,1）５４５−１１，５４５−２１，５４５−２２、及びスイッチ５５０を備える。ロウ−カラムブロックインタリーバ５１０の出力はブロックインタリーバ５２０の入力に接続され、ブロックインタリーバ５２０の出力は畳み込みインタリーバ５３０の入力に接続される。

0036

但し、図５は論理的な表示のみとなっており、時間インタリーバ５００は物理的に実現されていない、すなわち物理スイッチを備えていないが、例えばメモリとプロセッサを用いて実現され得ることは、当該技術分野に属する技術者にとって明らかである。
以下、図５のロウ−カラムブロックインタリーバ５１０について記載する。
ロウ−カラムブロックインタリーバ５１０は、Ｎcells／ＮIUに等しい数の行と、ＮIUに等しい数の列のマトリックスを含む。但し、ＮIUは１フレーム当たりのインタリービングユニットの数であり、Ｎcellsは１符号語当たりのセルの数である。例えば、図２のフレーム構造の場合、Ｎcells＝１２、ＮIU＝３である。

0037

Ｎcells＝１２、ＮIU＝３の場合における、ロウ−カラムブロックインタリーバ５１０の一実装例を図６Ａに示す。なお、図６Ａの例では、１つ目の符号語の１２個のセルは、００，０１，０２，・・・，０９，０Ａ，０Ｂの記載順に、ロウ−カラムブロックインタリーバ５１０に入力される。
図６Ａから分かるように、セル００−０Ｂは、ロウ−カラムブロックインタリーバ５１０によって、その入力順に、マトリックスに列方向に書き込まれ、書き込まれた後、マトリックスから行方向に読み出される。この結果、１つ目の符号語の１２個のセルは、００，０４，０８，０１，０５，０９，０２，０６，０Ａ，０３，０７，０Ｂの記載順に、ロウ−カラムブロックインタリーバ５１０から出力される。

図６Ａ

0038

このロウ−カラムブロックインタリーバ５１０の実装は、例えば、ＤＶＢ−Ｔ２の実装ガイドライン（非特許文献２）において使用されている、或いは、特許文献１において記述されている、アドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られることは当該技術分野に属する技術者にとって明らかである。なお、非特許文献２及び特許文献１は本願に完全に含められる。

0039

特に、このロウ−カラムブロックインタリーバは、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用する。詳述すれば、ｊ番目の時間インタリービングブロックのｉ番目の要素のアドレスａ(i,j)は次の数１と数２に基づいて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮcells個（図２のフレーム構造の場合、１２個）のセルを含む各符号語及び各符号語のｉ番目のセルに各々該当する。

0040

但し、Ｎｒは行の数、Ｎｃは列の数である。なお、ｊ＝０，・・・，と符号語が入力される毎に１ずつ増加し、ｉ＝０，・・・，Ｎcells−１（図２のフレーム構造の場合、１１）であり、Ｎｒ、Ｎｃは上記で言うところのＮcells／ＮIU（図２のフレーム構造の場合、１２／３＝４）、ＮIU（図２のフレーム構造の場合、３）に各々該当する。

0041

送信機側のロウ−カラムブロックインタリーバ５１０において、ｋ(j)は次の数２を用いて計算される。

0042

この手法の利点は、一つのバッファによりセルの読み出しと書き込みが可能なことであり、２つのバッファを使用してその２つのバッファ間で書き込み動作と読み出し動作の切替を行う必要はないことである。これは、ロウ−カラムブロックインタリービングに対して、そして、類似性によって、ロウ−カラムブロックデインタリービングに対して、線形ＲＡＭ（random access memory）の一ブロックを使用することを可能にする。それに関して、実際のロウ−カラムブロックインタリーバとロウ−カラムブロックデインタリーバのメモリサイズを、概念的なサイズでは、同じにすることができる。例えば、１２セルからなる一つのフレームをロウ−カラムブロックインタリービング又はロウ−カラムブロックデインタリービングするために、１２セルのメモリ空間を持つ一つのメモリブロックを使用することができる。

0043

以下、図５のブロックインタリーバ５２０について記載する。
ブロックインタリーバ５２０は、Ｎcellsに等しい数の行と、ＮFEC_TIに等しい数の列のマトリックスを含む。但し、Ｎcellsは１符号語当たりのセルの数であり、ＮFEC_TIは１フレーム当たりの符号語の数である。例えば、図２のフレーム構造の場合、Ｎcells＝１２、ＮFEC_TI＝２である。なお、後述するブロックインタリーバ５２０Ａ、５２０Ｂも同様にＮcellsに等しい数の行と、ＮFEC_TIに等しい数の列のマトリックスを含む。

0044

Ｎcells＝１２、ＮFEC_TI＝２の場合における、ブロックインタリーバ５２０の一実装例を図６Ｂに示す。なお、図６Ｂの例では、１つのフレーム内の最初の符号語の１２個のセルは、ロウ−カラムブロックインタリーバ５１０から出力される順番、ここでは、００，０４，０８，・・・，０３，０７，０Ｂの記載順に、ブロックインタリーバ５２０に入力される。続いて、当該１つのフレーム内の次の符号語の１２個のセルは、ロウ−カラムブロックインタリーバ５１０から出力される順番、ここでは、１０，１４，１８，・・・，１３，１７，１Ｂの記載順に、ブロックインタリーバ５２０に入力される。

0045

図６Ｂに示すように、最初の符号語のセル００−０Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０によってマトリックスに列方向に書き込まれる。続く符号語のセル１０−１Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０によってマトリックスに列方向に書き込まれる。マトリックスに書き込まれたセル００−０Ｂ，１０−１Ｂは、ブロックインタリーバ５２０によって、マトリックスから行方向に読み出される。この結果、１つ目のフレームの２４個のセルは、００，１０，０４，・・・，１９，０２，・・・１７，０Ｂ，１Ｂの記載順に、ブロックインタリーバ５２０から出力される。

0046

この場合、ブロックインタリーバ５２０は、ロウ−カラムブロックインタリーバ５１０のように、ロウ−カラムブロックインタリーバとして動作している。従って、ロウ−カラムブロックインタリーバ５１０に対してなされた同じ考察が、特に、数１及び数２を用いて記述したアドレッシングスキームの可能な実装に関して、適用可能である。なお、ブロックインタリーバ５２０に適用する場合、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当し、ｊ＝０，・・・，とフレームが入力される毎に１ずつ増加し、ｉ＝０，・・・，ＮFEC_TI×Ｎcells−１（図２のフレーム構造の場合、２×１２−１＝２３）であり、Ｎｒ、Ｎｃは上記で言うところのＮcells（図２のフレーム構造の場合、１２）及びＮFEC_TI（図２のフレーム構造の場合、２）に各々該当する。

0047

以下、時間インタリーバ１３０内のブロックインタリーバ（ＢＩ1）の別の実装例について記載する。
図６Ｂの数値例と同じ場合における、つまり、Ｎcells＝１２、ＮFEC_TI＝２の場合における、ブロックインタリーバ（ＢＩ1）の他の実装例を図６Ｃに示す。但し、図６Ｃでは、ブロックインタリーバ（ＢＩ1）をブロックインタリーバ５２０Ａとして示す。なお、図６Ｃにおける入力セルは、図６Ｂにおける入力セルと同じであるとする。

図６Ｃ

0048

本開示において、参照がブロックインタリーバ５２０に対してなされている場合に、ブロックインタリーバ５２０にかえてブロックインタリーバ５２０Ａが実装され得ることは明らかである。
図６Ｃに示すように、最初の符号語の１２個のセル００−Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０Ａによってマトリックスに書き込まれる。続く符号語のセル１０−１Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０Ａによってマトリックスに書き込まれる。但し、セル００−０Ｂ，１０−１Ｂは、ブロックインタリーバ５２０のように列方向に書き込まれるのではなく、対角に書き込まれる。そして、マトリックスに書き込まれたセル００−０Ｂ，１０−１Ｂは、ブロックインタリーバ５２０Ａによって、ブロックインタリーバ５２０と同様に、マトリックスから行方向に読み出される。この結果、図６Ｃに示すように、１つのフレームの２４個のセルは、００，１Ｂ，１０，・・・，０９，０２，・・・，１３，１７，０Ｂの記載順に、ブロックインタリーバ５２０Ａから出力される。

図６Ｃ

0049

このブロックインタリーバ５２０Ａの実装は、例えば、ＤＶＢ−Ｃ２の仕様書（非特許文献３）において使用されているアドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られることは当該技術分野に属する技術者にとって明らかである。なお、非特許文献３は本願に完全に含められる。
特に、このブロックインタリーバは、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用する。詳述すれば、ｊ番目の時間インタリービングブロックのｉ番目の要素のアドレスａ(i,j)は次の数３に基づいて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当する。

0050

但し、Ｎｒは行の数、Ｎｃは列の数であり、ｊ＝０，・・・，とフレームが入力される毎に１ずつ増加し、ｉ＝０，・・・，ＮFEC_TI×Ｎcells−１（図２のフレーム構造の場合、２×１２−１＝２３）であり、Ｎｒ、Ｎｃは上記で言うところのＮcells（図２のフレーム構造の場合、１２）及びＮFEC_TI（図２のフレーム構造の場合、２）に各々該当する。

0051

以下、時間インタリーバ１３０内のブロックインタリーバ（ＢＩ1）の更に別の実装例について記載する。
図６Ｂの数値例と同じ場合における、つまり、Ｎcells＝１２、ＮFEC_TI＝２の場合における、ブロックインタリーバ（ＢＩ1）の更に他の実装例を図６Ｄに示す。但し、図６Ｄでは、ブロックインタリーバ（ＢＩ1）をブロックインタリーバ５２０Ｂとして示す。なお、図６Ｄにおける入力セルは、図６Ｂにおける入力セルと同じであるとする。

図６Ｄ

0052

本開示において、参照がブロックインタリーバ５２０に対してなされている場合に、ブロックインタリーバ５２０にかえてブロックインタリーバ５２０Ｂが実装され得ることは明らかである。
図６Ｄに示すように、最初の符号語の１２個のセル００−０Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０Ｂによってマトリックスの列方向に書き込まれる。続く符号語のセル１０−１Ｂは、ロウ−カラムブロックインタリーバ５１０によって出力される順に、ブロックインタリーバ５２０Ｂによってマトリックスの列方向に書き込まれる。但し、セルが読み出される前に、ロウツイスト処理がブロックインタリーバ５２０Ｂによって実行される。ロウツイスト後に、セル００−０Ｂ，１０−１Ｂは、ブロックインタリーバ５２０Ｂによって、マトリックスから行方向に読み出される。

図６Ｄ

0053

別の記載をすれば、符号語のセル００−０Ｂはマトリックスに列方向に書き込まれ、続く符号語のセル１０−１Ｂはマトリックスに列方向に書き込まれる。そして、マトリックスに書き込まれたセル００−０Ｂ，１０−１Ｂはマトリックスから対角に読み出される。
この結果、図６Ｄに示すように、１つのフレームの２４個のセルは、００，１４，０８，・・・，１Ｂ，０４，・・・，１７，０Ｂ，１０の記載順に、ブロックインタリーバ５２０Ｂから出力される。

図６Ｄ

0054

このブロックインタリーバ５２０Ｂの実装は、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用するアドレッシングスキームによって動作させられる線形メモリブロックを用いて有利に得られる。詳述すれば、ｊ番目の時間インターブロックのｉ番目の要素のアドレスａ(i,j)は次の数４に基づいて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当する。

0055

但し、Ｎｒは行の数、Ｎｃは列の数であり、Ｎｒ、Ｎｃは上記で言うところのＮcells（図２のフレーム構造の場合、１２）及びＮFEC_TI（図２のフレーム構造の場合、２）に各々該当する。

0056

ブロックインタリーバ５２０Ａ，５２０Ｂは、セルインタリーバを補完し、或いは、それに置き換わる利点を有し、そうでなければロウ−カラムブロックインタリーバ５１０より前に配置される利点を有しているので、ブロックインタリーバ５２０より優れている。特に、ＤＶＢ−ＮＧＨにおいて、セルインタリーバは、符号語内のセルの疑似ランダムパーミュテーションを実行するために、ローカラムブロックインタリーバ５１０の前に要求される。ブロックインタリーバ５２０Ａ，５２０Ｂを用いることにより、このセルインタリーバを省略することが可能になる。

0057

以下、図５の畳み込みインタリーバ５３０について記載する。
スイッチ５４０，５５０は、ＮFEC_TI個のセルが通過した後に接続先のポジションを一つ分移動する。スイッチが接続されるポジションの数、即ち、畳み込みインタリーバ５３０におけるブランチの数はインタリービングユニットの数ＮIUに等しい。
上記に例示した図２のフレーム構造の場合における、つまり、Ｎcells＝１２、ＮFEC_TI＝２、ＮIU＝３の場合における、スイッチ５４０の最初の３つのステップと夫々の出力セルを図６Ｅに示し、続く３つのステップと夫々の出力セルを図６Ｆに示す。但し、図６Ｅ、図６Ｆでは、入力セルとして、図６Ｂに示すブロックインタリーバ５２０の出力セルが用いられており、１フレーム分の２４個のセルは、００，１０，０４，・・・，１９，０２，・・・、１７，０Ｂ，１Ｂの記載順にスイッチ５４０に到達する。

図６Ｅ

図６Ｆ

0058

図６Ｅ、図６Ｆから分かる通り、ＮFEC_TI＝２個のセルが通過すると、スイッチ５４０は接続先を最上段又は２段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。
スイッチ５４０から出力されるセルは、スイッチ５４０が現在接続されているブランチを通る。最上段のブランチは遅延エレメントを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つ遅延エレメントを付加し、上段から下段に向けて順に１，２，３，４などの個数の遅延エレメントを含む。

図６Ｅ

図６Ｆ

0059

各遅延エレメントＭx,yはＦＩＦＯ（first in, first out）シフトレジスタとして作用し、Ｎcells／ＮIU×ＮFEC_TI個のメモリセルを含む。例えば、図２のフレーム構造の場合、つまり、Ｎcells＝１２、ＮFEC_TI＝２、ＮIU＝３の場合、各遅延エレメントＭx,yは１２／３×２＝８メモリセルを含む。なお、遅延エレメントＭx,yは図５のメモリユニット５４５−１１，５４５−２１，５４５−２２に該当する。

0060

各ブランチを通過したセルは、スイッチ５５０に到達する。そして、ＮFEC_TI＝２個のセルが通過すると、スイッチ５５０は接続先を最上段又は２段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。
図６Ｇは最初の３フレームに対する畳み込みインタリーバ５３０の一動作例の概略を示す。出力におけるエンプティセルは、メモリユニット５４５−１１，５４５−２１，５４５−２２においてその記憶内容が段階的に進むことによるものである。特に、この例では３つのメモリユニット５４５−１１，５４５−２１，５４５−２２は、出力における２４個のエンプティセルに対応する、合計で８個のセルの３倍、つまり、２４個のセルを保持する。セル４０からセルが連続的に存在している。

図６Ｇ

0061

リングバッファが遅延回路（delay line）或いはメモリユニット５４５−１１，５４５−２１，５４５−２２を実装するために使用され得ることは当該技術分野における技術者にとって明らかである。なお、リングバッファはメモリユニットの物理的なコピーを回避する利点を持つ。この方法では、電力消費が有効に抑えられ、携帯デバイスにとって重大な利点をもたらす。

0062

図７は、本開示の実施の形態に係る時間デインタリーバの一実装例の構成を示す。なお、図７の時間デインタリーバによる時間デインタリービングは、畳み込みデインタリービングとブロックデインタリービングとを組み合わせたハイブリッドデインタリービングである。
時間デインタリーバ７００は、畳み込みデインタリーバ７３０と、ブロックデインタリーバ（ＢＤＩ1）７２０と、ロウ−カラムブロックデインタリーバ（ＢＤＩ0）７１０とを備える。畳み込みデインタリーバ７３０は、論理的に、スイッチ７４０、メモリユニット（Ｍ1,0，Ｍ1,1，Ｍ2,0）７４５−０１，７４５−０２，７４５−１１、及びスイッチ７５０を備える。畳み込みデインタリーバ７３０の出力はブロックデインタリーバ７２０の入力に接続され、ブロックデインタリーバ７２０の出力はロウ−カラムブロックデインタリーバ７１０の入力に接続される。時間デインタリーバ７００が時間インタリーバ５００に対して十分に対称となっていることが分かる。

図７

0063

畳み込みデインタリーバ７３０は、特に、メモリユニット７４５−０１，７４５−０２，７４５−０２が保持するセルの数と、スイッチ７４０及びスイッチ７５０の移動速度に関して、図６Ｅ−図６Ｇを用いて記述した畳み込みインタリーバ５３０の動作と十分に類似した方法において動作する。
メモリユニット７４５−０１，７４５−０２，７４５−０２はＮcells／ＮIU×ＮFEC_TI個のメモリセルを含む。スイッチ７４０，７５０は、ＮFEC_TI個のセルが通過すると、接続先を最上段又は２段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。

図６Ｅ

図６Ｇ

0064

なお、ここではこれ以上の詳細な記述を省略する。
以下、図７のロウ−カラムブロックデインタリーバ７１０について記載する。
ロウ−カラムブロックデインタリーバ７１０は、Ｎcells／ＮIU行ＮIU列のマトリックスを含む。
ロウ−カラムブロックデインタリーバ７１０の一のメモリ実装例は、ロウ−カラムブロックインタリーバ５１０と対称で、下記のアドレッシングスキームを用いたメモリによって得られる。つまり、ｊ番目の時間インタリービングブロックのｉ番目の要素のアドレスａ(i、j)は次の数５と数６とを用いて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮcells個（図２のフレーム構造の場合、１２個）のセルを含む各符号語及び各符号語のｉ番目のセルに各々該当する。

図７

0065

但し、Ｎｒは行の数、Ｎｃは列の数である。ｊ＝０，・・・，と符号語が入力される毎に１ずつ増加しであり、ｉ＝０，・・・，Ｎcells−１（図２のフレーム構造の場合、１１）であり、Ｎｒ、Ｎｃは上記で言うところのＮcells／ＮIU（図２のフレーム構造の場合、１２／３＝４）、ＮIU（図２のフレーム構造の場合、３）に各々該当する。

0066

受信機側のロウ−カラムブロックデインタリーバ７１０において、ｋ(j)は次の数６を用いて計算される。

0067

以下、図７のブロックデインタリーバ７２０について記載する。

図７

0068

ブロックデインタリーバ７２０は、Ｎcells行ＮIUFEC_TI列のマトリックスを含む。
ブロックデインタリーバ７２０の一のメモリ実装例は、ブロックインタリーバ５２０と対称で、上記のロウ−カラムブロックデインタリーバ７１０のように、受信機側のデインタリービングアドレッシング用の数５及び数６を用いて記述したアドレッシングスキームを用いたメモリによって得られる。なお、ブロックデインタリーバ７２０に適用する場合、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当し、ｊ＝０，・・・，とフレームが入力される毎に１ずつ増加し、ｉ＝０，・・・，ＮFEC_TI×Ｎcells−１（図２のフレーム構造の場合、２×１２−１＝２３）であり、Ｎｒ、Ｎｃは上記で言うところのＮcells（図２のフレーム構造の場合、１２）及びＮFEC_TI（図２のフレーム構造の場合、２）に各々該当する。

0069

または、ブロックインタリーバ５２０Ａが用いられる場合、これに対応するブロックデインタリーバは次のアドレッシングスキームを用いることによって実装される。つまり、ｊ番目の時間インタリービングブロックのｉ番目の要素のアドレスａ(i、j)は次の数７を用いて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当する。

0070

0071

さらにまたは、ブロックインタリーバ５２０Ｂが用いられる場合、これに対応するブロックデインタリーバは次のアドレッシングスキームを用いることによって実装される。つまり、ｊ番目の時間インタリービングブロックのｉ番目の要素のアドレスａ(i、j)は次の数８を用いて計算される。なお、ｊ番目の時間インタリービングブロック及びｉ番目の要素は上記で言うところのＮFEC_TI×Ｎcells個（図２のフレーム構造の場合、２×１２＝２４個）のセルを含む各フレーム及び各フレームのｉ番目のセルに各々該当する。

0072

0073

次に、本開示における更なる実施の形態として、簡易化した時間インタリーバ及び時間デインタリーバを記載する。なお、時間インタリーバはブロックインタリービングと畳み込みインタリービングを組み合わせたハイブリッドインタリービングを行い、時間デインタリーバはブロックデインタリービングと畳み込みデインタリービングを組み合わせたハイブリッドデインタリービングを行う。

0074

ロウ−カラムブロックインタリーバ５１０は、１符号語当たりのセル数Ｎcellsがインタリービングユニット数ＮIUの整数倍のケースでは、従来のロウ−カラムブロックインタリーバである。しかしながら、このケースでない場合、後ろのセルを飛ばして進むブロックインタリーバを用いる必要がある。
ＤＶＢ−ＮＧＨの仕様書によれば、Ｌ(IU,min)＝ｆｌｏｏｒ（Ｎcells／ＮIU）である。但し、ｆｌｏｏｒ（ｘ）はｘを超えない最大の整数である。Ｎlarge＝ｍｏｄ（Ｎcells，ＮIU）であり、Ｎsmall＝ＮIU−Ｎlargeである。さらに、最初のＮlarge個のインタリービングユニットはＬ(IU,min)＋１個のセルを含み、次のＮsmall個のインタリービングユニットはＬ(IU,min)個のセルを含む。この結果、Ｎcells＝（Ｌ(IU,min)＋１）×Ｎlarge＋Ｌ(IU,min)×Ｎsmallである。

0075

このロウ−カラムブロックインタリーバの一例の概略を図８に示す。このブロックインタリーバは上述したメモリの使用を抑えたＤＶＢ−Ｔ２アドレシングスキームを用いて直接実装され得ないことが分かる。この対策は、大がかりで複雑なロジックをもたらす、所定のセルを読み飛ばすことを必要とする。
しかしながら、発明者は、ロウ−カラムブロックインタリーバ５１０とロウ−カラムブロックデインタリーバ７１０が時間インタリーバ回路全体と時間デインタリーバ回路全体のアウターコンポーネント（outer component）を形成する、ことを悟った。従って、ロウ−カラムブロックインタリーバ５１０とロウ−カラムブロックデインタリーバ７１０は、全体の機能に影響を及ぼすことなく、性能を低下させることなく、時間インタリーバ回路と時間デインタリーバ回路から簡単に取り除くことができる。この発見をサポートするシミュレーション結果を図９に示す。

図８

図９

0076

これに対応する時間インタリーバ１０００の一構成例を図１０に示す。
図１０の時間インタリーバ１０００はブロックインタリーバ（ＢＩ1）１０２０と畳み込みインタリーバ１０３０とを備え、畳み込みインタリーバ１０３０はスイッチ１０４０、複数のＦＩＦＯレジスタ１０４５、及びスイッチ１０５０を備える。なお、図１０における畳み込みインタリーバ１０３０内の正方形のブロックの夫々はＦＩＦＯレジスタ１０４５である。また、スイッチ１０４０側のポジションｉ（１〜ＮIU−１）及びスイッチ１０５０側のポジションｉ（１〜ＮIU−１）間のブランチに設けられ、スイッチ１０４０からスイッチ１０５０にかけてｊ番目にあるＦＩＦＯレジスタ１０４５をＭi,jと表記する。

図１０

0077

符号語の分散はスイッチ１０４０によって決められる。
一の実施の形態において、スイッチ１０４０はＮFEC_TI個のセルが通過した後に接続先のポジションを１つ増加するように（０、１、２、・・・、ＮIU−２、ＮIU−１、０、１、・・・）移動する。スイッチ１０５０の動作はスイッチ１０４０の動作を再現する。つまり、スイッチ１０５０はＮFEC_TI個のセルが通過した後に接続先のポジションを１つ増加するように（０、１、２、・・・、ＮIU−２、ＮIU−１、０、１、・・・）移動する。

0078

本開示はスイッチ１０４０，１０５０はＮFEC_TI個のセルが通過した後に接続先のポジションを一つ分増加するように移動することに限定されず、他の増加も可能である。後者の場合、各ＦＩＦＯレジスタ１０４５のサイズが調整される。例えば、スイッチ１０４０及びスイッチ１０５０が一つ置きにジャンプして切り替わる場合（すなわち、最初は全偶数ポジション０、２、４、・・・に移動し、それから全奇数ポジション１、３、５、・・・に移動する場合）、最初のＮlarge個のインタリービングユニットに関係する、スイッチ１０４０が接続される最初のＮlarge個のポジションに接続される各ＦＩＦＯレジスタ（Ｍi,j）１０４５は（Ｌ(IU,min)＋１）×ＮFEC_TIメモリセル用のメモリである必要がある。残りのＮsmall個のインタリービングユニットに関係する、スイッチ１０４０が接続される残りのＮsmall個のポジションに接続される各ＦＩＦＯレジスタ（Ｍi,j）１０４５はＬ(IU,min)×ＮFEC_TIメモリセル用のメモリである。その利点は、符号語が大きい時間スパンに広がることである。

0079

ブロックインタリーバ１０２０に対して、上述したブロックインタリーバのどれでも、特に、ブロックインタリーバ５２０，５２０Ａ，５２０Ｂに対して記述した全ての可能な実装を用いることが可能である。
送信機において、各ＦＩＦＯレジスタ（Ｍi,j）１０４５のサイズは、最初のＮlarge個のインタリービングユニットに関連する、ｉ＝１，・・・，Ｎlarge−１、ｊ＝１，・・・，ｉでは、（Ｌ(IU,min)＋１）×ＮFEC_TIメモリセルであり、
次のＮsmall個のインタリービングユニットに関連する、ｉ＝Ｎlarge，・・・，ＮIU−１、ｊ＝１，・・・，ｉでは、Ｌ(IU,min)×ＮFEC_TIメモリセルである。

0080

図１０の時間インタリーバ１０００に対応する時間デインタリーバ１１００は時間インタリーバ１０００の機能を反映し、時間デインタリーバ１１００の一構成例を図１１に示す。
図１１の時間デインタリーバ１１００は畳み込みデインタリーバ１１３０とブロックデインタリーバ（ＢＤＩ1）１１２０とを備え、畳み込みデインタリーバ１１３０はスイッチ１１４０、複数のＦＩＦＯレジスタ１１４５、及びスイッチ１１５０を備える。なお、図１０における畳み込みデインタリーバ１１３０内の正方形のブロックの夫々はＦＩＦＯレジスタ１１４５である。また、スイッチ１１４０側のポジションｉ（０〜ＮIU−２）及びスイッチ１０５０側のポジションｉ（０〜ＮIU−２）間のブランチに設けられ、スイッチ１１４０からスイッチ１１５０にかけてｋ番目にあるＦＩＦＯレジスタ１０４５をＭ’i,i+k-1＝Ｍ’i,jと表記する。

図１０

図１１

0081

ここで、スイッチ１１４０及びスイッチ１１５０はスイッチ１０４０及びスイッチ１０５０に対応して動作する。つまり、スイッチ１１４０及びスイッチ１１５０はＮFEC_TI個のセルが通過した後に接続先のポジションを切り替え、ポジションを切り替える順番はスイッチ１０４０及びスイッチ１０５０と同じである。ブロックデインタリーバ７２０に対して上記でなされた考察がブロックデインタリーバ１１２０に対して同じように適用する。

0082

ＮcellsがＮIUの整数倍であるか否かに依存して、ＦＩＦＯレジスタ（Ｍ’i,j）１１４５は送信機のＦＩＦＯレジスタ（Ｍi,j）１０４５と対となるものとサイズが異なる。
特に、ＮcellsがＮIUの整数倍の場合、全ＦＩＦＯレジスタ１１４５は同サイズ、即ち、Ｎcells／ＮIU×ＮFEC_TIである。
一般論として、ＮcellsがＮIUの整数倍でない場合、
ＦＩＦＯレジスタＭ’i,jのメモリサイズは、ｉ＝０，・・・，Ｎlarge−１、ｊ＝ｉ，・・・，ＮIU−２に対して、（Ｌ(IU,min)＋１）×ＮFEC_TIメモリセルであり、
ｉ＝Ｎlarge，・・・，ＮIU−２、ｊ＝ｉ，・・・，ＮIU−２に対して、Ｌ(IU,min)×ＮFEC_TIメモリセルである。

0083

ブロックデインタリーバ１１２０は、ブロックインタリーバ１０２０の機能を打ち消し、ブロックデインタリーバ７２０で議論したように、ＲＡＭの一つのブロックとその関連するアドレッシングスキームに基づいて、上記のブロックデインタリーバの何れかによって実現され得る。
全体の通信スキームは、遅延回路はブロックインタリーバとブロックデインタリーバとによってカプセル化されているため、ブロックインタリーバとブロックデインタリーバのみに直面することが分かる。

0084

本実施の形態において提案したように、外側のローカラムブロックインタリーバ（ＢＩ0）５１０とローカラムブロックデインタリーバ（ＢＤＩ0）７１０の除去は、図３Ｃに示す送信機の送信シーケンスを変えることになるが、実装を容易にする利点を有する。
図９は、ＤＶＢ−ＮＧＨの時間インタリーバの性能と本実施の形態の時間インタリーバ１０００の性能とを比較したシミュレーション結果の概略を示す。但し、図９は、信号対雑音電力比（signal-to-noise power ratio：ＳＮＲ）に対するエラー曲線を用いて示されている。図９から分かる通り、時間インタリーバ１０００の性能は外側のローカラムブロックインタリーバ（ＢＩ0）５１０とローカラムブロックデインタリーバ（ＢＤＩ0）７１０とを取り除くことによって低下していない、すなわち、ＤＶＢ−ＮＧＨの時間インタリーバに関するエラー曲線と本実施の形態の時間インタリーバ１０００のエラー曲線は十分に一致している。