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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2018年11月1日 (1年4ヶ月経過) 出願番号 2018-206418
公開日 2019年1月31日 (1年1ヶ月経過) 公開番号 2019-016817
状態 未査定
技術分野 薄膜トランジスタ 不揮発性半導体メモリ MOSIC,バイポーラ・MOSIC 半導体メモリ
主要キーワード 非半導体基板 保護絶縁 KrFレーザ 表面加熱 導電性材 晶質中 成膜用ターゲット 粉状物質
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年1月31日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

新たな構造の半導体装置を提供することを目的の一とする。

解決手段

第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成された半導体装置である。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、選択されていない状況でも電荷が流出、
または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み
動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である。
また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性
材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

概要

新たな構造の半導体装置を提供することを目的の一とする。第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成された半導体装置である。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、を有し、前記第1の配線と、前記第2の配線との間には、複数の記憶素子並列に接続され、前記複数の記憶素子の一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、前記第1のトランジスタは、半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方とは、電気的に接続され、前記第1の配線と、前記第1のソース電極とは、電気的に接続され、前記第1のドレイン電極と、前記第3のソース電極とは、電気的に接続され、前記第2の配線と、前記第3のドレイン電極とは、電気的に接続され、前記第3の配線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記第4の配線と、前記第2のゲート電極とは、電気的に接続され、前記第5の配線と、前記第3のゲート電極とは電気的に接続された半導体装置

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、選択されていない状況でも電荷が流出、
または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み
動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である。
また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性
材料や光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

課題を解決するための手段

0011

本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。

0012

本発明の一態様は、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の
配線と、を有し、第1の配線と、第2の配線との間には、複数の記憶素子が並列に接続さ
れ、複数の記憶素子の一は、第1のゲート電極、第1のソース電極、および第1のドレイ
電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第
2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極
、および第3のドレイン電極を有する第3のトランジスタと、を有し、第1のトランジス
タは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで
構成され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方とは
電気的に接続され、第1の配線と、第1のソース電極とは、電気的に接続され、第1の
ドレイン電極と、第3のソース電極とは、電気的に接続され、第2の配線と、第3のドレ
イン電極とは、電気的に接続され、第3の配線と、第2のソース電極または第2のドレイ
ン電極の他方とは、電気的に接続され、第4の配線と、第2のゲート電極とは、電気的に
接続され、第5の配線と、第3のゲート電極とは電気的に接続された半導体装置である。

0013

また、本発明の一態様は、第1の配線と、第2の配線と、第3の配線と、第4の配線と、
第5の配線と、を有し、第1の配線と、第2の配線との間には、複数の記憶素子が並列に
接続され、複数の記憶素子の一は、第1のゲート電極、第1のソース電極、および第1の
ドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、お
よび第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、第1のト
ランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層
を含んで構成され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の
一方と、容量素子の一方の電極は、電気的に接続され、第1の配線と、第1のソース電極
とは、電気的に接続され、第2の配線と、第1のドレイン電極とは、電気的に接続され、
第3の配線と、第2のソース電極または第2のドレイン電極の他方とは、電気的に接続さ
れ、第4の配線と、第2のゲート電極とは、電気的に接続され、第5の配線と、容量素子
の他方の電極とは電気的に接続された半導体装置である。

0014

上記において、第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域と電気
的に接続する第1のソース電極および第1のドレイン電極と、を有する。

0015

また、上記において、第2のトランジスタは、半導体材料を含む基板上の第2のゲート電
極と、第2のゲート電極上の第2のゲート絶縁層と、第2のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第2のソース電極および第2のドレイン電極
と、を有する。

0016

また、上記において、第3のトランジスタは、半導体材料を含む基板に設けられたチャ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第3のゲート絶縁層と、第3のゲート絶縁層上の第3のゲート電極と、不純物領域
と電気的に接続する第3のソース電極及び第3のドレイン電極と、を有する。

0017

また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはSOI
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。

0018

また、上記において、酸化物半導体層は、In−Ga−Zn−O系の酸化物半導体材料
含んでなることが好適である。特に、酸化物半導体層は、In2Ga2ZnO7の結晶
含んでなることが好適である。さらに、酸化物半導体層の水素濃度は5×1019/cm
3以下とすることが好適である。また、第2のトランジスタのオフ電流は1×10−13
A以下とすることが好適である。

0019

また、上記において、第2のトランジスタは、第1のトランジスタと重畳する領域に設け
られた構成とすることができる。

0020

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第1のゲー
ト電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを
除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に
言及する場合を除き、その上下を入れ替えたものも含む。

0021

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。

0022

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

0023

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0024

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。

0025

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「SOI基板」における基板は、シリコ
ウェハなどの半導体基板に限らず、ガラス基板石英基板サファイア基板金属基板
などの非半導体基板をも含む。つまり、導体基板絶縁体基板上に半導体材料からなる層
を有するものも、広く「SOI基板」に含まれる。さらに、本明細書等において、「半導
体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般
を示すものとする。つまり、本明細書等においては「SOI基板」も広く「半導体基板」
に含まれる。

発明の効果

0026

本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。

0027

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0028

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある

0029

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0030

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

図面の簡単な説明

0031

半導体装置を説明するための回路図。
半導体装置を説明するための断面図および平面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
記憶素子を説明するための回路図。
記憶素子の動作を説明するためのタイミングチャート図。
半導体装置を説明するための回路図。
記憶素子を説明するための回路図。
半導体装置を説明するための回路図。
記憶素子を説明するための回路図。
ノードAと第5の配線電位の関係を示す図。
半導体装置を説明するための回路図。
記憶素子を説明するための回路図。
半導体装置を説明するための回路図。
記憶素子を説明するための回路図。
記憶素子を説明するための回路図。
読出し回路を説明するための回路図。
電子機器を説明するための図。
酸化物半導体を用いた逆スタガー型のトランジスタの断面図。
図24のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(G1)に正の電位(+VG)が与えられた状態を示し、(B)ゲート(G1)に負の電位(−VG)が与えられた状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。

実施例

0032

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0033

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開
示された位置、大きさ、範囲などに限定されない。

0034

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0035

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1乃至図9を参照して説明する。

0036

<半導体装置の回路構成
図1には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ160と酸化物半導体を用いたトランジスタ162によって構
成される。

0037

ここで、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線(1st Line
ソース線とも呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2
の配線(2nd Line:ビット線とも呼ぶ)とトランジスタ160のドレイン電極と
は、電気的に接続されている。そして、第3の配線(3rd Line:第1信号線とも
呼ぶ)とトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続
され、第4の配線(4th Line:第2信号線とも呼ぶ)と、トランジスタ162の
ゲート電極とは、電気的に接続されている。

0038

酸化物半導体以外の材料を用いたトランジスタ160は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。

0039

ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、
保持、読み出しが可能である。

0040

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる(書き
込み)。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として
、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の
電位が保持される(保持)。

0041

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位が
トランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長
時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位が
トランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長
時間にわたって保持される。

0042

次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態
またはオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位に
対して、第2の配線の電位が低下することになる。逆に、トランジスタ160がオフ状態
の場合には、第2の配線の電位は変化しない。

0043

このように、情報が保持された状態において、第2の配線の電位と、所定の電位とを比較
することで、情報を読み出すことができる。

0044

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極に与えられる。その後、
第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ1
62をオフ状態とすることにより、新たな情報が保持された状態となる。

0045

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0046

なお、上記説明は、電子多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタを用いることができるのはいうまでもない。

0047

<半導体装置の平面構成および断面構成
図2は、上記半導体装置の構成の一例である。図2(A)には、半導体装置の断面を、図
2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は、図2(B)
の線A1−A2および線B1−B2における断面に相当する。図2(A)および図2(B
)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160
を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。なお、ト
ランジスタ160およびトランジスタ162は、いずれもn型トランジスタとして説明す
るが、p型トランジスタを採用しても良い。特に、トランジスタ160は、p型とするこ
とが容易である。

0048

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート
電極110aと、不純物領域114と電気的に接続するソース電極またはドレイン電極1
30a、ソース電極またはドレイン電極130bを有する。

0049

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、断面図で見てサイドウォール絶縁層118と重ならない領域には、
高濃度不純物領域120を有し、高濃度不純物領域120上には金属化合物領域124が
存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層10
6が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶
縁層128が設けられている。ソース電極またはドレイン電極130a、ソース電極また
はドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口
を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極または
ドレイン電極130a、ソース電極またはドレイン電極130bは、金属化合物領域12
4を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。
また、ゲート電極110aには、ソース電極またはドレイン電極130aやソース電極ま
たはドレイン電極130bと同様に設けられた電極130cが電気的に接続されている。

0050

トランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0051

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込むように設けられている。また、ゲート電極136dと同様に、ソース電極またはドレ
イン電極130aに接して電極136aが、ソース電極またはドレイン電極130bに接
して電極136bが、電極130cに接して電極136cが、それぞれ形成されている。

0052

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0053

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19/cm3以下、望ましくは5×1018/cm3以下、より望ましくは5×1017
/cm3以下とする。また、水素濃度が十分に低減されて高純度化された酸化物半導体層
140では、キャリア濃度が5×1014/cm3以下、望ましくは5×1012/cm
3以下となる。このように、水素濃度が十分に低減されて高純度化され、i型化または実
質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジ
スタ162を得ることができる。例えば、ドレイン電圧Vdが+1Vまたは+10Vの場
合であって、ゲート電圧Vgが−5Vから−20Vの範囲では、オフ電流は1×10−1
3A以下である。このように、水素濃度が十分に低減されて高純度化された酸化物半導体
層140を適用し、トランジスタ162のオフ電流を低減することにより、新たな構成の
半導体装置を実現することができる。なお、上述の酸化物半導体層140中の水素濃度は
二次イオン質量分析法SIMS:Secondary Ion Mass Spec
troscopy)で測定したものである。

0054

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0055

つまり、図2に示される半導体装置では、トランジスタ160のゲート電極110aと、
トランジスタ162のソース電極またはドレイン電極142aとが、電極130c、電極
136c、電極150c、電極154cおよび電極150dを介して電気的に接続されて
いる。

0056

<半導体装置の作製方法>
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジス
タ162の作製方法について図4および図5を参照して説明する。

0057

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

0058

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図3(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リン砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0059

次に、上記の保護層102をマスクとして用いてエッチングを行い、保護層102に覆わ
れていない領域(露出している領域)の基板100の一部を除去する。これにより分離さ
れた半導体領域104が形成される(図3(B)参照)。当該エッチングには、ドライ
チングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガ
スやエッチング液については被エッチング材料に応じて適宜選択することができる。

0060

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図3(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0061

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0062

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス酸素酸化窒素アンモニア窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100n
m以下とすることができる。

0063

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0064

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
a、ゲート電極110aを形成する(図3(C)参照)。

0065

次に、ゲート電極110aを覆う絶縁層112を形成する(図3(C)参照)。そして、
半導体領域104にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領
域114を形成する(図3(C)参照)。なお、ここではn型トランジスタを形成するた
めにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)や
アルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領域114の形
成により、半導体領域104のゲート絶縁層108a下部には、チャネル形成領域116
が形成される(図3(C)参照)。ここで、添加する不純物の濃度は適宜設定することが
できるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望まし
い。また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採
用しているが、不純物領域114を形成した後に絶縁層112を形成する工程としても良
い。

0066

次に、サイドウォール絶縁層118を形成する(図3(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110aの上面と、不純物領域
114の上面を露出させると良い。

0067

次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素
(As)などを添加して、高濃度不純物領域120を形成する(図3(E)参照)。その
後、上記絶縁層を除去し、ゲート電極110a、サイドウォール絶縁層118、高濃度不
純物領域120等を覆うように金属層122を形成する(図3(E)参照)。当該金属層
122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応
して低抵抗金属化合物となる金属材料を用いて形成することが望ましい。このような金
属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバルト白金
等がある。

0068

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図3(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0069

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0070

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図3(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を用いて形成することができる。また、ポリイミドアクリル
有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126
と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。
層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦
化しておくことが望ましい。

0071

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図3(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。

0072

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極130a、ソース電極
またはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0073

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ート電極110aと接触する電極(例えば、図2における電極130c)などをあわせて
形成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレ
イン電極130bとして用いることができる材料について特に限定はなく、各種導電材料
を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン
、アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることができる。

0074

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0075

<上部のトランジスタの作製方法>
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工
程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トラ
ンジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在
するトランジスタ160等については省略している。

0076

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図4(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を用いて形成することができる。

0077

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図4(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0078

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界
面の酸化膜還元し、下部電極(ここではソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130b、電極130cなど)との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。

0079

導電層134を形成した後には、エッチング処理やCMPなどの方法を用いて導電層13
4の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極13
6c、ゲート電極136dを形成する(図4(C)参照)。なお、上記導電層134の一
部を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132
、電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。

0080

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図4(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0081

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0082

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。

0083

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。

0084

さらに、85℃、2×106V/cm、12時間のゲートバイアス熱ストレス試験(B
試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界(B:バイアス)と高温(T:温度)により切断され、生成
された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。

0085

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジス
タを得ることが可能である。

0086

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成す
る(図4(E)参照)。

0087

酸化物半導体層としては、In−Ga−Zn−O系、In−Sn−Zn−O系、In−A
l−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn
−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−
O系、Zn−O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である
。本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の酸化物半導体成膜
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする
。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制する
ことができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用
いて酸化物半導体層を形成しても良い。

0088

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、
およびZnを含む酸化物半導体成膜用ターゲット組成比として、In2O3:Ga2O
3:ZnO=1:1:1[mol%]、In:Ga:Zn=1:1:0.5[atom%
])などを用いることもできる。また、In、Ga、およびZnを含む酸化物半導体成膜
用ターゲットとして、In:Ga:Zn=1:1:1[atom%]、またはIn:Ga
:Zn=1:1:2[atom%]の組成比を有するターゲットなどを用いても良い。酸
化物半導体成膜用ターゲットの充填率は90%以上100%以下、好ましくは95%以上
(例えば99.9%)である。充填率の高い酸化物半導体成膜用ターゲットを用いること
により、緻密な酸化物半導体層が形成される。

0089

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度ppm程度(望まし
くは濃度ppb程度)にまで除去された高純度ガスを用いるのが好適である。

0090

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
吸着型真空ポンプを用いることが好ましい。例えば、クライオポンプイオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好まし
くは炭素原子を含む化合物も)等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。

0091

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜
時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5
nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。

0092

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
アルゴン雰囲気下で処理表面側に高周波電圧印加して、基板付近プラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などの雰囲気を
用いても良い。

0093

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件エッチングガスやエッチング液、
エッチング時間、温度等)を適宜設定する。

0094

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭
素(CF4)、弗化硫黄SF6)、弗化窒素(NF3)、トリフルオロメタン(CHF
3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やア
ルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0095

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0096

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。

0097

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れることなく、水や水素の再混入が行われないようにする。

0098

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0099

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0100

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0101

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0102

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に微結晶(粒径1nm以
上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる
場合もある。

0103

また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7
結晶粒配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。

0104

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。

0105

なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の
表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0106

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0107

なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。

0108

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図4(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0109

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。

0110

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0111

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満の露光を行う場合には、数nm〜数10nmと極めて波
長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形成の露
光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長(L)を10nm以上1000nm以下とすることも可能
であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費
力が大きくならずに済む。

0112

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0113

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための金属層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0114

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリグラフィ工程も削減できるため、工程の簡略化が図れる。

0115

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。

0116

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図4(G)参照)。

0117

保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以
上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃
以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気
、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0118

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層1
44はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。

0119

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないよう
にするためである。

0120

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層144に含まれる不純物の濃度を低減できる。

0121

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度ppm程度(望ましくは、濃度ppb程度)にまで除去さ
れた高純度ガスを用いることが好ましい。

0122

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。

0123

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以
上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0124

次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を用いて形成することができる。層間絶縁層146の形成後には、そ
の表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。

0125

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0126

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極(ここでは、電極136a、電極136b、電極136c、ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142b)との接
触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材
料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜
を形成した後に、メッキ法により銅膜を形成してもよい。

0127

導電層148を形成した後には、エッチングやCMPなどの方法を用いて導電層148の
一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極15
0c、電極150d、電極150eを形成する(図5(C)参照)。なお、上記導電層1
48の一部を除去して電極150a、電極150b、電極150c、電極150d、電極
150eを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、電
極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。

0128

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0129

上述のような方法でトランジスタ162を作製した場合、酸化物半導体層140の水素濃
度は5×1019/cm3以下となり、また、トランジスタ162のオフ電流は1×10
−13A以下となる。このような、水素濃度が十分に低減されて高純度化された酸化物半
導体層140を適用することで、優れた特性のトランジスタ162を得ることができる。
また、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物
半導体を用いたトランジスタ162を有する優れた特性の半導体装置を作製することがで
きる。

0130

なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素(例えば、4H
−SiC)がある。酸化物半導体と4H−SiCはいくつかの共通点を有している。キャ
リア密度はその一例である。常温でのフェルミディラック分布を用いると、酸化物半導
体の少数キャリアは10−7/cm3程度と見積もられるが、これは、4H−SiCにお
ける6.7×10−11/cm3と同様、極めて低い値である。シリコンの真性キャリア
密度(1.4×1010/cm3程度)と比較すれば、その程度が並はずれていることが
良く理解できる。

0131

また、酸化物半導体のエネルギーバンドギャップは3.0〜3.5eVであり、4H−S
iCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。

0132

一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスにおいては一般に1500℃〜20
00℃の活性化熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構
造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてし
まうためである。他方、酸化物半導体は、300〜500℃(ガラス転移温度以下、最大
でも700℃程度)の熱処理で作製することが可能であり、他の半導体材料を用いて集積
回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。

0133

また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。

0134

なお、酸化物半導体において、DOS(density of state)等の物性研
究は多くなされているが、これらの研究は、DOSそのものを十分に減らすという思想を
含まない。開示する発明の一態様では、DOSの原因たり得る水や水素を酸化物半導体中
より除去することで、高純度化した酸化物半導体を作製する。これは、DOSそのものを
十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業
製品の製造を可能とするものである。

0135

さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
DOSを減少させることにより、いっそう高純度化された(i型の)酸化物半導体とする
ことも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥によるDOSを減少させることが可能である。

0136

酸化物半導体の欠陥は、過剰な水素による伝導帯下0.1〜0.2eVの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであろ
う。

0137

また、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりi型化を実現する。この点において、シリコンなどの
ように不純物を添加してのi型化ではなく、従来にない技術思想を含むものといえる。

0138

なお、本実施の形態では、トランジスタ162の構造としてボトムゲート型構造を示した
が、本発明の一態様はこれに限定されない。例えば、トランジスタ162の構造としてト
ップゲート型構造とすることもできる。また、トランジスタ162の構造としてチャネル
形成領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュア
ルゲート型構造とすることもできる。

0139

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図24乃至図27を用い
て説明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性否定
れるものではないことを付記する。

0140

図24は、酸化物半導体を用いたデュアルゲート型のトランジスタ(薄膜トランジスタ
の断面図である。ゲート電極層(GE1)上にゲート絶縁層(GI1)を介して酸化物半
導体層(OS)が設けられ、その上にソース電極(S)およびドレイン電極(D)が設け
られている。また、酸化物半導体層(OS)、ソース電極(S)およびドレイン電極(D
)を覆うようにゲート絶縁層(GI2)が設けられ、酸化物半導体層(OS)上にゲート
絶縁層(GI2)を介してゲート電極(GE2)が設けられている。

0141

図25には、図24のA−A’断面におけるエネルギーバンド図(模式図)を示す。図2
5(A)はソースとドレインの間の電位差をゼロ(等電位、VD=0V)とした場合を示
しており、図25(B)はソースに対しドレインの電位を高くした場合(VD>0)を示
している。

0142

図26には、図24におけるB−B’の断面におけるエネルギーバンド図(模式図)を示
す。図26(A)は、ゲート(G1)に正の電位(+VG)が与えられた状態であり、ソ
ースとドレインとの間にキャリア(電子)が流れるオン状態を示している。また、図26
(B)は、ゲート(G1)に負の電位(−VG)が与えられた状態であり、オフ状態(少
数キャリアは流れない状態)である場合を示している。

0143

図27は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係
を示す。

0144

従来の酸化物半導体はn型であり、そのフェルミ準位(Ef)は、バンドギャップ中央に
位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなり、n型化する要因の一つであることが知られ
ている。

0145

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または真性に限りなく近いものであ
る。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除
去することにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴
としている。これにより、フェルミ準位(Ef)は真性フェルミ準位(Ei)と同程度と
することができる。

0146

酸化物半導体のバンドギャップ(Eg)が3.15eVである場合、電子親和力(χ)は
4.3eVと言われている。ソース電極やドレイン電極を構成するチタン(Ti)の仕事
関数は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体
界面において、電子に対してショットキー型障壁は形成されない。

0147

すなわち、金属の仕事関数(φM)と酸化物半導体の電子親和力(χ)が等しい場合、両
者が接触すると図25(A)で示すようなエネルギーバンド図(模式図)が示される。

0148

図25(B)において黒丸(●)は電子を示す。ドレインに正の電位が与えられると、電
子はバリア(h)をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア
(h)の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が
印加される場合には、電圧印加のない図25(A)のバリアの高さ、すなわちバンドギャ
ップ(Eg)の1/2、より低くなる。

0149

このとき電子は、図26(A)で示すように、ゲート絶縁層と高純度化された酸化物半導
体との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0150

また、図26(B)に示すように、ゲート電極(G1)に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0151

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、VHF帯マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。

0152

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅Wが1×104μm、チャネル長Lが
3μmの場合には、常温において1×10−13A以下のオフ電流、0.1V/dec.
サブスレッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現さ
れ得る。

0153

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。

0154

<変形例>
図6乃至図9には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、
トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トランジス
タ160の構成は上記と同様である。

0155

図6には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極またはド
レイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層14
0の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有する
半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、
ここでは、断面についてのみ示すこととする。

0156

図6に示す構成と図2に示す構成の大きな相違点として、ソース電極またはドレイン電極
142aや、ソース電極またはドレイン電極142bと、酸化物半導体層140との接続
の位置がある。つまり、図2に示す構成では、酸化物半導体層140の上側表面において
、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bと
接するのに対して、図6に示す構成では、酸化物半導体層140の下側表面において、ソ
ース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bと接す
る。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるもの
となっている。各構成要素の詳細は、図2と同様である。

0157

具体的には、図6に示す半導体装置は、層間絶縁層128上に設けられたゲート電極13
6dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138
上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電
極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極
142bの上側表面に接する酸化物半導体層140と、を有する。

0158

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込むように設けられている。また、ゲート電極136dと同様に、ソース電極またはドレ
イン電極130aに接して電極136aが、ソース電極またはドレイン電極130bに接
して電極136bが、電極130cに接して電極136cが、それぞれ形成されている。

0159

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0160

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0161

図7は、酸化物半導体層140の上にゲート電極136dを有する半導体装置の構成の例
である。ここで、図7(A)は、ソース電極またはドレイン電極142aや、ソース電極
またはドレイン電極142bが、酸化物半導体層140の下側表面において酸化物半導体
層140と接する構成の例であり、図7(B)は、ソース電極またはドレイン電極142
aや、ソース電極またはドレイン電極142bが、酸化物半導体層140の上側表面にお
いて酸化物半導体層140と接する構成の例である。

0162

図2図6に示す構成と図7に示す構成の大きな相違点は、酸化物半導体層140の上に
ゲート電極136dを有する点である。また、図7(A)に示す構成と図7(B)に示す
構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極またはド
レイン電極142bが、酸化物半導体層140の下側表面または上側表面のいずれにおい
て接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁
層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様である。

0163

具体的には、図7(A)に示す半導体装置は、層間絶縁層128上に設けられたソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極
またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接す
る酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138と
、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極136dと
、を有する。

0164

また、図7(B)では、層間絶縁層128上に設けられた酸化物半導体層140と、酸化
物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極1
42a、ソース電極またはドレイン電極142bと、酸化物半導体層140、ソース電極
またはドレイン電極142a、および、ソース電極またはドレイン電極142b上に設け
られたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する
領域のゲート電極136dと、を有する。

0165

なお、図7に示す構成では、図2に示す構成などと比較して、構成要素が省略される場合
がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化と
いう副次的な効果も得られる。もちろん、図2などに示す構成においても、必須ではない
構成要素を省略できることはいうまでもない。

0166

図8は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート
電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要
求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成す
る必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極136
dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ160
についても、同様に作製することが可能である。

0167

図8(A)に示す構成と図8(B)に示す構成の大きな相違点は、ソース電極またはドレ
イン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図2などと同様である。

0168

具体的には、図8(A)では、層間絶縁層128上に設けられたゲート電極136dと、
ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設け
られた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142
bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
の上側表面に接する酸化物半導体層140と、を有する。

0169

また、図8(B)では、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート電極
136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の
上側表面に接するように設けられたソース電極またはドレイン電極142a、ソース電極
またはドレイン電極142bと、を有する。

0170

なお、図8に示す構成においても、図2に示す構成などと比較して、構成要素が省略され
る場合がある。この場合も、作製工程の簡略化という効果が得られる。

0171

図9は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート
電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対す
る要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形
成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極1
36dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ1
60についても、同様に作製することが可能である。

0172

図9(A)に示す構成と図9(B)に示す構成の大きな相違点は、ソース電極またはドレ
イン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図2などと同様である。

0173

具体的には、図9(A)では、層間絶縁層128上に設けられたソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン
電極142a、ソース電極またはドレイン電極142bの上側表面に接する酸化物半導体
層140と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極1
42b、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層13
8上の酸化物半導体層140と重畳する領域に設けられたゲート電極136dと、を有す
る。

0174

また、図9(B)では、層間絶縁層128上に設けられた酸化物半導体層140と、酸化
物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極1
42a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極14
2a、ソース電極またはドレイン電極142b、酸化物半導体層140上に設けられたゲ
ート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設
けられたゲート電極136dと、を有する。

0175

なお、図9に示す構成においても、図2に示す構成などと比較して、構成要素が省略され
る場合がある。この場合も、作製工程の簡略化という効果が得られる。

0176

以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに
限られるものではない。さらに、トランジスタ160とトランジスタ162とを重畳して
設けても良い。

0177

また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、NAND型NOR型の半導体装置を構成することが可能である。配線
の構成も図1に限定されず、適宜変更することができる。

0178

本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。

0179

また、トランジスタ162のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオンオフ
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。

0180

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0181

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0182

(実施の形態2)
本実施の形態では、本発明の一態様に係る半導体装置として、記憶素子の回路構成および
動作について説明する。

0183

半導体装置が有する記憶素子(以下、メモリセルとも記す)の回路図の一例を図10に示
す。図10に示すメモリセル200は、第1の配線SL(ソース線)と、第2の配線BL
(ビット線)と、第3の配線S1(第1信号線)と、第4の配線S2(第2信号線)と、
第5の配線WL(ワード線)と、トランジスタ201(第1のトランジスタ)と、トラン
ジスタ202(第2のトランジスタ)と、トランジスタ203(第3のトランジスタ)と
、から構成されている。トランジスタ201及びトランジスタ203は、酸化物半導体以
外の材料を用いて形成されており、トランジスタ202は酸化物半導体を用いて形成され
ている。

0184

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線と、トランジスタ2
01のソース電極とは、電気的に接続され、トランジスタ201のドレイン電極と、トラ
ンジスタ203のソース電極とは、電気的に接続されている。そして、第2の配線と、ト
ランジスタ203のドレイン電極とは、電気的に接続され、第3の配線と、トランジスタ
202のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線と、
トランジスタ202のゲート電極とは、電気的に接続され、第5の配線と、トランジスタ
203のゲート電極とは電気的に接続されている。

0185

次に、回路の動作について具体的に説明する。

0186

メモリセル200への書込みを行う場合は、第1の配線を0V、第5の配線を0V、第2
の配線を0V、第4の配線を2Vとする。データ”1”を書き込む場合には第3の配線を
2V、データ”0”を書き込む場合には第3の配線を0Vとする。このとき、トランジス
タ203はオフ状態、トランジスタ202はオン状態となる。なお、書き込み終了にあた
っては、第3の配線の電位が変化する前に、第4の配線を0Vとして、トランジスタ20
2をオフ状態にする。

0187

その結果、データ”1”書込み後にはトランジスタ201のゲート電極に接続されるノー
ド(以下、ノードA)の電位が約2V、データ”0”書込み後にはノードAの電位が約0
Vとなる。ノードAには、第3の配線の電位に応じた電荷が蓄積されるが、トランジスタ
202のオフ電流が極めて小さい、あるいは実質0であることから、トランジスタ201
のゲート電極の電位は長時間にわたって保持される。書込み動作のタイミングチャートの
一例を図11に示す。

0188

次に、メモリセルの読み出しを行う場合は、第1の配線を0V、第5の配線を2V、第4
の配線を0V、第3の配線を0Vとし、第2の配線に接続されている読出し回路を動作状
態とする。このとき、トランジスタ203はオン状態、トランジスタ202はオフ状態と
なる。

0189

データ”0”、つまりノードAが約0Vの状態であればトランジスタ201はオフ状態で
あるから、第2の配線と第1の配線間の抵抗は高い状態となる。一方、データ”1”、つ
まりノードAが約2Vの状態であればトランジスタ201がオン状態であるから、第2の
配線と第1の配線間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違
いから、データ”0”,”1”を読み出すことができる。なお、書込み時の第2の配線は
0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読出
し時の第3の配線は0Vとしたが、フローティング状態や0V以上の電位に充電されてい
ても構わない。

0190

なお、データ”1”とデータ”0”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ2
01がオフ状態となり、データ”1”の場合にトランジスタ201がオン状態となるよう
に、また、書込み時にトランジスタ202がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ203がオン状態となるように選べばよい。特
に2Vの代わりに、周辺論理回路電源電位DDを用いてもよい。

0191

図12に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。

0192

本発明の一態様に係る半導体装置は、m本の第5の配線及び第4の配線と、n本の第2の
配線及び第3の配線と、複数のメモリセル200(1、1)〜200(m、n)が縦m個
(行)×横n個(列)(m、nは自然数)のマトリクス状に配置されたメモリセルアレイ
210と、第2の配線及び第3の配線駆動回路211や、第4の配線及び第5の配線駆動
回路213や、読出し回路212といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。

0193

各メモリセルの代表として、メモリセル200(i、j)を考える。ここで、メモリセル
200(i、j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の配線
BL(j)、第3の配線S1(j)、第5の配線WL(i)及び第4の配線S2(i)、
および第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与え
られている。また、第2の配線BL(1)〜BL(n)及び第3の配線S1(1)〜S1
(n)は第2の配線及び第3の配線駆動回路211および読出し回路212に、第5の配
線WL(1)〜WL(m)及び第4の配線S2(1)〜S2(m)は第4の配線及び第5
の配線駆動回路213にそれぞれ接続されている。

0194

図12に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび
読出しを行う。

0195

第i行のメモリセル200(i、1)〜200(i、n)に書込みを行う場合は、第1の
配線電位Vsを0V、第5の配線WL(i)を0V、第2の配線BL(1)〜BL(n)
を0V、第4の配線S2(i)を2Vとする。このときトランジスタ202は、オン状態
となる。第3の配線S1(1)〜S1(n)は、データ”1”を書き込む列は2V、デー
タ”0”を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配線S1
(1)〜S1(n)の電位が変化する前に、第4の配線S2(i)を0Vとして、トラン
ジスタ202をオフ状態にする。また、非選択の第5の配線は0V、非選択の第4の配線
は0Vとする。

0196

その結果、データ”1”の書込みを行ったメモリセルのトランジスタ201のゲート電極
に接続されるノード(以下、ノードA)の電位は約2V、データ”0”の書込みを行った
メモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードAの電位
は変わらない。

0197

第i行のメモリセル200(i、1)〜200(i、n)の読み出しを行う場合は、第1
の配線電位Vsを0V、第5の配線WL(i)を2V、第4の配線S2(i)を0V、第
3の配線S1(1)〜S1(n)を0Vとし、第2の配線BL(1)〜BL(n)に接続
されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状
態の違いから、データ”0”,”1”を読み出すことができる。なお、非選択の第5の配
線は0V、非選択の第4の配線は0Vとする。なお、書込み時の第2の配線は0Vとした
が、フローティング状態や0V以上の電位に充電されていても構わない。読出し時の第3
の配線は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わな
い。

0198

なお、データ”1”とデータ”0”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ2
01がオフ状態となり、データ”1”の場合にトランジスタ201がオン状態となるよう
に、また、書込み時にトランジスタ202がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ203がオン状態となるように選べばよい。特
に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。

0199

次に、本発明の一態様に係る記憶素子の回路構成及び動作の他の一例について説明する。

0200

半導体装置が有するメモリセル回路の一例を図13に示す。図13に示すメモリセル22
0は、第1の配線SL、第2の配線BL、第3の配線S1と、第4の配線S2と、第5の
配線WLと、トランジスタ201(第1のトランジスタ)と、トランジスタ202(第2
のトランジスタ)と、トランジスタ203(第3のトランジスタ)と、から構成されてい
る。トランジスタ201及びトランジスタ203は、酸化物半導体以外の材料を用いて形
成されており、トランジスタ202は酸化物半導体を用いて形成されている。

0201

図13に示すメモリセル220の回路は、図10に示したメモリセル200の回路と比較
して、第3の配線と、第4の配線の方向が異なる。つまり、図13のメモリセル220の
回路は、第3の配線を第5の配線方向行方向)に配置し、第4の配線を第2の配線方向
(列方向)に配置する構成としている。

0202

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線と、トランジスタ2
01のソース電極とは、電気的に接続され、トランジスタ201のドレイン電極と、トラ
ンジスタ203のソース電極とは、電気的に接続されている。そして、第2の配線と、ト
ランジスタ203のドレイン電極とは、電気的に接続され、第3の配線と、トランジスタ
202のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線と、
トランジスタ202のゲート電極とは、電気的に接続され、第5の配線と、トランジスタ
203のゲート電極とは電気的に接続されている。

0203

図13に示すメモリセル220の回路の動作は、図10に示したメモリセル200の回路
の動作と同様であるため、詳細な説明は省略する。

0204

図14に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。

0205

本発明の一態様に係る半導体装置は、m本の第3の配線及び第5の配線と、n本の第2の
配線及び第4の配線と、複数のメモリセル220(1、1)〜220(m、n)が縦m個
(行)×横n個(列)(m、nは自然数)のマトリクス状に配置されたメモリセルアレイ
230と、第2の配線及び第4の配線駆動回路231や、第3の配線及び第5の配線駆動
回路233や、読出し回路232といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。

0206

図14に示す半導体装置は、図12に示した半導体装置と比較して、第3の配線と、第4
の配線の方向が異なる。つまり、図14の半導体装置は、第3の配線を第5の配線方向(
行方向)に配置し、第4の配線を第2の配線方向(列方向)に配置する構成としている。

0207

各メモリセルの代表として、メモリセル220(i、j)を考える。ここで、メモリセル
220(i、j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の配線
BL(j)、第4の配線S2(j)、第5の配線WL(i)及び第3の配線S1(i)、
および第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与え
られている。また、第2の配線BL(1)〜BL(n)及び第4の配線S2(1)〜S2
(n)は第2の配線及び第4の配線駆動回路231および読出し回路232に、第5の配
線WL(1)〜WL(m)及び第3の配線S1(1)〜S1(m)は第3の配線及び第5
の配線駆動回路233にそれぞれ接続されている。

0208

図14に示した半導体装置の動作について説明する。本構成では、書き込みは列ごと、読
み出しは行ごとに行う。

0209

第j列のメモリセル220(1、j)〜220(m,j)に書込みを行う場合は、第1の
配線電位Vsを0V、第5の配線WL(1)〜WL(m)を0V、第2の配線BL(j)
を0V、第4の配線S2(j)を2Vとする。第3の配線S1(1)〜S1(m)は、デ
ータ”1”を書き込む行は2V、データ”0”を書き込む行は0Vとする。なお、書き込
み終了にあたっては、第3の配線S1(1)〜S1(m)の電位が変化する前に、第4の
配線S2(j)を0Vとして、トランジスタ202をオフ状態にする。また、非選択の第
2の配線は0V、非選択の第4の配線は0Vとする。

0210

その結果、データ”1”の書込みを行ったメモリセルのトランジスタ201のゲート電極
に接続されるノード(以下、ノードA)の電位は約2V、データ”0”の書込みを行った
メモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードAの電位
は変わらない。

0211

第i行のメモリセル220(i、1)〜220(i,n)の読み出しを行う場合は、第1
の配線を0V、第5の配線WL(i)を2V、第4の配線S2(1)〜S2(n)を0V
、第3の配線S1(i)を0Vとし、第2の配線BL(1)〜BL(n)に接続されてい
る読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違い
から、データ”0”,”1”を読み出すことができる。なお、非選択の第5の配線は0V
、非選択の第3の配線は0Vとする。なお、書込み時の第2の配線は0Vとしたが、フロ
ティング状態や0V以上の電位に充電されていても構わない。読出し時の第3の配線は
0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。

0212

なお、データ”1”とデータ”0”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ2
01がオフ状態となり、データ”1”の場合にトランジスタ201がオン状態となるよう
に、また、書込み時にトランジスタ202がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ203がオン状態となるように選べばよい。特
に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。

0213

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0214

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。

0215

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0216

(実施の形態3)
本実施の形態では、実施の形態2とは異なる記憶素子の回路構成及び動作の一例について
説明する。

0217

半導体装置が有するメモリセルの回路図の一例を図15に示す。図15に示すメモリセル
240は、第1の配線SL、第2の配線BL、第3の配線S1、第4の配線S2と、第5
の配線WLと、トランジスタ201(第1のトランジスタ)と、トランジスタ202(第
2のトランジスタ)と、容量素子204とから構成されている。トランジスタ201は、
酸化物半導体以外の材料を用いて形成されており、トランジスタ202は酸化物半導体を
用いて形成されている。

0218

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方と、容量素子204の一方の電極とは、電気的に接続されている。また
、第1の配線と、トランジスタ201のソース電極とは、電気的に接続され、第2の配線
と、トランジスタ201のドレイン電極とは、電気的に接続され、第3の配線と、トラン
ジスタ202のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配
線と、トランジスタ202のゲート電極とは、電気的に接続され、第5の配線と、容量素
子204の他方の電極とは、電気的に接続されている。

0219

次に、回路の動作について具体的に説明する。

0220

メモリセル240への書込みを行う場合は、第1の配線を0V、第5の配線を0V、第2
の配線を0V、第4の配線を2Vとする。データ”1”を書き込む場合には第3の配線を
2V、データ”0”を書き込む場合には第3の配線を0Vとする。このとき、トランジス
タ202はオン状態となる。なお、書き込み終了にあたっては、第3の配線の電位が変化
する前に、第4の配線を0Vとして、トランジスタ202をオフ状態にする。

0221

その結果、データ”1”の書込み後にはトランジスタ201のゲート電極に接続されるノ
ード(以下、ノードA)の電位が約2V、データ”0”の書込み後にはノードAの電位が
約0Vとなる。

0222

メモリセル240の読み出しを行う場合は、第1の配線を0V、第5の配線を2V、第4
の配線を0V、第3の配線を0Vとし、第2の配線に接続されている読出し回路を動作状
態とする。このとき、トランジスタ202は、オフ状態となる。

0223

第5の配線を2Vとした場合のトランジスタ201の状態について説明する。トランジス
タ201の状態を決めるノードAの電位は、第5の配線−ノードA間の容量C1と、トラ
ンジスタ201のゲート−ソースとドレイン間の容量C2に依存する。

0224

図16には、第5の配線電位とノードAの電位の関係を示す。ここでは、一例として、ト
ランジスタ201がオフ状態でC1/C2≫1、オン状態でC1/C2=1であるとする
。また、トランジスタ201のしきい値は2.5Vとする。図16に示すグラフの第5の
配線電位が2Vの条件では、データ”0”の状態ではノードAが約2Vとなるが、トラン
ジスタ201はオフ状態である。一方、データ”1”の状態ではノードAが約3.25V
となり、トランジスタ201はオン状態となる。メモリセルはトランジスタ201がオン
状態で低抵抗状態、オフ状態で高抵抗状態となる。従って、読出し回路は、メモリセルの
抵抗状態の違いから、データ”0”、”1”を読み出すことができる。なお、読出しを行
なわない場合、つまり第5の配線電位が0Vの時には、データ”0”ではノードAが約0
V、データ”1”ではノードAが約2Vとなり、いずれも、トランジスタ201はオフ状
態となる。

0225

なお、読出し時の第3の配線は0Vとしたが、フローティング状態や0V以上の電位に充
電されていても構わない。データ”1”とデータ”0”は便宜上の定義であって、逆であ
っても構わない。

0226

上述した動作電圧は一例である。書き込み時の第3の配線の電位は、書込み後にトランジ
スタ202がオフ状態となり、また、第5の配線電位が0Vの場合にトランジスタ201
がオフ状態である範囲で、データ”0”、”1”の電位をそれぞれ選べばよい。読出し時
の第5の配線電位は、データ”0”の場合にトランジスタ201がオフ状態となり、デー
タ”1”の場合にトランジスタ201がオン状態となるように選べばよい。また、トラン
ジスタ201のしきい値電圧も、一例である。上述したトランジスタ201の状態を変え
ない範囲であれば、どのようなしきい値でも構わない。

0227

図17に示す本発明の一態様に係る半導体装置は、m本の第5の配線及び第4の配線と、
n本の第2の配線及び第3の配線と、複数のメモリセル240(1、1)〜(m、n)が
縦m個(行)×横n個(列)(m、nは自然数)のマトリクス状に配置されたメモリセル
アレイ250と、第2の配線及び第3の配線駆動回路211や、第4の配線及び第5の配
線駆動回路213や、読出し回路212といった周辺回路によって構成されている。他の
周辺回路として、リフレッシュ回路等が設けられてもよい。

0228

各メモリセルの代表として、メモリセル240(i、j)を考える。ここで、メモリセル
240(i、j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の配線
BL(j)、第3の配線S1(j)、第5の配線WL(i)及び第4の配線S2(i)、
および第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与え
られている。また、第2の配線BL(1)〜BL(n)及び第3の配線S1(1)〜S1
(n)は第2の配線及び第3の配線駆動回路211および読出し回路212に、第5の配
線WL(1)〜WL(m)及び第4の配線S2(1)〜S2(m)は第4の配線及び第5
の配線駆動回路213にそれぞれ接続されている。

0229

図17に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび
読出しを行う。

0230

第i行のメモリセル240(i、1)〜240(i、n)に書き込みを行う場合は、第1
の配線電位Vsを0V、第5の配線WL(i)を0V、第2の配線BL(1)〜BL(n
)を0V、第4の配線S2(i)を2Vとする。このときトランジスタ202は、オン状
態となる。第3の配線S1(1)〜S1(n)は、データ”1”を書き込む列は2V、デ
ータ”0”を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配線S
1(1)〜S1(n)の電位が変化する前に、第4の配線S2(i)を0Vとして、トラ
ンジスタ202をオフ状態とする。また、非選択の第5の配線は0V、非選択の第4の配
線は0Vとする。

0231

その結果、データ”1”の書き込みを行ったメモリセルのトランジスタ201のゲート電
極に接続されるノード(以下、ノードA)の電位が約2V、データ”0”の書き込み後
はノードAの電位が約0Vとなる。また、非選択メモリセルのノードAの電位は変わらな
い。

0232

第i行のメモリセル240(i、1)〜240(i、n)に読み出しを行う場合は、第1
の配線電位Vsを0V、第5の配線WL(i)を2V、第4の配線S2(i)を0V、第
3の配線S1(1)〜S1(n)を0Vとし、第2の配線BL(1)〜BL(n)に接続
されている読出し回路を動作状態とする。このときトランジスタ202は、オフ状態とな
る。また、非選択の第5の配線は0Vとし、非選択の第4の配線は0Vとする。

0233

読み出し時のトランジスタ201の状態について説明する。既に説明したように、トラン
ジスタ201がオフ状態でC1/C2≫1、オン状態でC1/C2=1であるとすると、
第5の配線電位とノードAの電位の関係は図16のように表される。また、トランジスタ
201のしきい値電圧は2.5Vとする。非選択のメモリセルは、第5の配線電位が0V
となるため、データ”0”を有するメモリセルのノードAは約0V、データ”1”を有す
るメモリセルのノードAが約2Vとなり、いずれも、トランジスタ201はオフ状態とな
る。第i行のメモリセルでは、第5の配線電位が2Vとなるため、データ”0”を有する
メモリセルのノードAが約2Vとなり、トランジスタ201はオフ状態であるが、データ
”1”を有するメモリセルのノードAが約3.25Vとなり、トランジスタ201はオン
状態となる。メモリセルはトランジスタ201がオン状態で低抵抗状態、オフ状態で高抵
抗状態となる。その結果、第i行のメモリセルで、データ”0”を有するメモリセルだけ
が低抵抗状態となる。読出し回路は、第2の配線に接続される負荷抵抗の違いから、デー
タ”0”、”1”を読み出すことができる。

0234

なお、読出し時の第3の配線は0Vとしたが、フローティング状態や0V以上の電位に充
電されていても構わない。データ”1”とデータ”0”は便宜上の定義であって、逆であ
っても構わない。

0235

上述した動作電圧は一例である。書き込み時の第3の配線の電位は、書込み後にトランジ
スタ202がオフ状態となり、また、第5の配線電位が0Vの場合にトランジスタ201
がオフ状態である範囲で、データ”0”、”1”の電位をそれぞれ選べばよい。読出し時
の第5の配線電位は、データ”0”の場合にトランジスタ201がオフ状態となり、デー
タ”1”の場合にトランジスタ201がオン状態となるように選べばよい。また、トラン
ジスタ201のしきい値電圧も、一例である。上述したトランジスタ201の状態を変え
ない範囲であれば、どのようなしきい値でも構わない。

0236

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0237

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。

0238

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0239

次に、本発明の一態様に係る記憶素子の回路構成及び動作の他の一例について説明する。

0240

半導体装置が有するメモリセル回路の一例を図18に示す。図18に示すメモリセル26
0は、第1の配線SLと、第2の配線BLと、第3の配線S1と、第4の配線S2と、第
5の配線WLと、トランジスタ201と、トランジスタ202と、容量素子204と、か
ら構成されている。トランジスタ201は、酸化物半導体以外の材料を用いて構成されて
おり、トランジスタ202は酸化物半導体を用いて形成されている。

0241

図18に示すメモリセル260の回路は、図15のメモリセル240の回路と比較して、
第3の配線と第4の配線の方向が異なる。つまり、図18のメモリセル260では第3の
配線を第5の配線方向(行方向)に配置し、第4の配線を第2の配線方向(列方向)に配
置する構成としている。

0242

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方と、容量素子204の一方の電極とは、電気的に接続されている。また
、第1の配線と、トランジスタ201のソース電極とは、電気的に接続され、第2の配線
と、トランジスタ201のドレイン電極とは、電気的に接続され、第3の配線と、トラン
ジスタ202のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配
線と、トランジスタ202のゲート電極とは、電気的に接続され、第5の配線と、容量素
子204の他方の電極とは、電気的に接続されている。

0243

図18に示すメモリセル260の回路の動作は、図15に示したメモリセル240の回路
の動作と同様であるため、詳細な説明は省略する。

0244

図19に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。

0245

本発明の一態様に係る半導体装置は、m本の第3の配線及び第5の配線と、n本の第2の
配線及び第4の配線と、複数のメモリセル260(1、1)〜260(m、n)が縦m個
(行)×横n個(列)(m、nは自然数)のマトリクス状に配置されたメモリセルアレイ
270と、第2の配線及び第4の配線駆動回路231や、第3の配線及び第5の配線駆動
回路233や、読出し回路232といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。

0246

図19に示す半導体装置は、図17に示した半導体装置と比較して、第3の配線と、第4
の配線の方向が異なる。つまり、図19の半導体装置は、第3の配線を第5の配線方向(
行方向)に配置し、第4の配線を第2の配線方向(列方向)に配置する構成としている。

0247

各メモリセルの代表として、メモリセル260(i、j)を考える。ここで、メモリセル
260(i、j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の配線
BL(j)、第4の配線S2(j)、第5の配線WL(i)及び第3の配線S1(i)、
および第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与え
られている。また、第2の配線BL(1)〜BL(n)及び第4の配線S2(1)〜S2
(n)は第2の配線及び第4の配線駆動回路231および読出し回路232に、第5の配
線WL(1)〜WL(m)及び第3の配線S1(1)〜S1(m)は第3の配線及び第5
の配線駆動回路233にそれぞれ接続されている。

0248

図19に示す半導体装置の動作は、図17に示した半導体装置の動作と同様であるため、
詳細な説明は省略する。

0249

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0250

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。

0251

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0252

(実施の形態4)
本実施の形態では、実施の形態2及び3とは異なる記憶素子の回路構成及び動作の一例に
ついて説明する。

0253

半導体装置が有するメモリセルの回路図の一例を図20に示す。図20(A)に示すメモ
セル280a及び図20(B)に示すメモリセル280bは、それぞれ図10に示すメ
モリセル200及び図13に示すメモリセル220と比較して、第1トランジスタと第3
トランジスタの直列接続の関係を入れ替えた構成である。

0254

ここで、図20(A)に示すメモリセル280aは、トランジスタ201のゲート電極と
、トランジスタ202のソース電極またはドレイン電極の一方とは、電気的に接続されて
いる。また、第1の配線と、トランジスタ203のソース電極とは、電気的に接続され、
トランジスタ203のドレイン電極と、トランジスタ201のソース電極とは、電気的に
接続されている。そして、第2の配線と、トランジスタ201のドレイン電極とは、電気
的に接続され、第3の配線と、トランジスタ202のソース電極またはドレイン電極の他
方とは、電気的に接続され、第4の配線と、トランジスタ202のゲート電極とは、電気
的に接続され、第5の配線と、トランジスタ203のゲート電極とは、電気的に接続され
ている。

0255

また、図20(B)に示すメモリセル280bは、図20(A)に示したメモリセル回路
と比較して、第3の配線と、第4の配線の方向が異なる。つまり、図20(B)に示すメ
モリセル回路は、第4の配線を第2の配線方向(列方向)に配置し、第3の配線を第5の
配線方向(行方向)に配置する構成としている。

0256

図20(A)に示すメモリセル280a及び図20(B)に示すメモリセル280bの回
路の動作は、それぞれ図10に示すメモリセル200及び図13に示すメモリセル220
の回路の動作と同様であるため、詳細な説明は省略する。

0257

(実施の形態5)
本実施の形態では、実施の形態2乃至4とは異なる記憶素子の回路構成及び動作の一例に
ついて説明する。

0258

半導体装置が有するメモリセルの回路図の一例を図21に示す。図21に示すメモリセル
290の回路は、図10のメモリセル200の回路と比較して、ノードAと第1の配線と
の間に容量素子を有する構成としている。

0259

図21に示すメモリセル290は、第1の配線SL、第2の配線BL、第3の配線S1と
、第4の配線S2と、第5の配線WLと、トランジスタ201と、トランジスタ202と
、トランジスタ203と、容量素子205と、から構成されている。トランジスタ201
及びトランジスタ203は、酸化物半導体以外の材料を用いて形成されており、トランジ
スタ202は酸化物半導体を用いて形成されている。

0260

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方と、容量素子205の一方の電極とは、電気的に接続されている。また
、第1の配線と、トランジスタ201のソース電極と、容量素子205の他方の電極とは
、電気的に接続され、トランジスタ201のドレイン電極と、トランジスタ203のソー
ス電極とは電気的に接続されている。そして、第2の配線と、トランジスタ203のドレ
イン電極とは、電気的に接続され、第3の配線と、トランジスタ202のソース電極また
はドレイン電極の他方とは、電気的に接続され、第4の配線と、トランジスタ202のゲ
ート電極とは、電気的に接続され、第5の配線と、トランジスタ203のゲート電極とは
、電気的に接続されている。

0261

図21に示すメモリセル回路の動作は、図10に示したメモリセル回路の動作と同様であ
るため、詳細な説明は省略する。このような容量素子205を有することで、保持特性
改善する。

0262

(実施の形態6)
本発明の一態様に係る半導体装置が有する読出し回路の一例について図22を用いて説明
する。

0263

図22に示す読出し回路は、トランジスタ206と差動アンプを有する。

0264

読出し時には、端子Aは読出しを行うメモリセルが接続された第2の配線に接続される。
また、トランジスタ206のゲート電極にはバイアス電圧Vbiasが印加され、所定の
電流を流す。

0265

メモリセルは格納するデータ”1”/”0”に応じて抵抗が異なる。具体的には、選択し
たメモリセルのトランジスタ201がオン状態の場合には低抵抗状態となり、選択したメ
モリセルのトランジスタ201がオフ状態の場合には高抵抗状態となる。

0266

メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、差動ア
ンプの出力からはデータ”1”が出力される。一方、メモリセルが低抵抗状態の場合、端
子Aの電位が参照電位Vrefより低くなり、差動アンプの出力からはデータ”0”が出
力される。

0267

このようにして、読出し回路は、メモリセルからデータを読み出すことができる。なお、
本実施の形態の読出し回路は一例である。他の公知の回路を用いても良い。例えば、プリ
チャージ回路を有しても良い。参照電位Vrefの代わりに参照用の第2の配線が接続さ
れる構成でも良い。差動アンプの代わりに、ラッチ型センスアンプを用いても良い。

0268

(実施の形態7)
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
図23を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。

0269

図23(A)は、先の実施の形態に係る半導体装置を含むノート型パーソナルコンピュ
ータであり、本体301、筐体302、表示部303、キーボード304などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータ
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。

0270

図23(B)は、先の実施の形態に係る半導体装置を含む携帯情報端末(PDA)であり
、本体311には表示部313と、外部インターフェイス315と、操作ボタン314等
が設けられている。また操作用付属品としてスタイラス312がある。本発明の一態様
に係る半導体装置をPDAに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をPDAに適用することは好適
である。

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