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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 加藤清大貫達也
出願日 2018年9月20日 (1年6ヶ月経過) 出願番号 2018-175652
公開日 2019年1月24日 (1年1ヶ月経過) 公開番号 2019-012844
状態 未査定
技術分野 薄膜トランジスタ 半導体メモリ
主要キーワード IC用パッケージ パワードメイン I信号 設計サイズ パルスレ キャリア発生源 リーク電力 遮断中
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年1月24日)のものです。
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図面 (20)

課題

素子微細化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供する。

解決手段

容量素子を構成する電極トランジスタゲートとなる電極と、ソースおよびドレインとなる電極と、同層に設けられた電極で構成する。そして、トランジスタのゲートとなる電極を設ける層と、複数のメモリ間のトランジスタのゲートを接続する配線層と、を別の層に設ける構成とする。該構成により、トランジスタのゲートに形成される寄生容量を抑制する構成とすることができる。またトランジスタのゲートとなる電極を設ける層を、複数のメモリ間のトランジスタのゲートを接続する配線層と、別の層に設けることができるため、その分容量素子を形成する面積を増加させることができる。

概要

背景

シリコン(Si)を半導体層に用いたトランジスタと、酸化物半導体(Oxide Se
miconductor:OS)を半導体層に用いたトランジスタと、を組み合わせてデ
ータの保持を可能にした半導体装置が注目されている(特許文献1および特許文献2を参
照)。

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求め
られている。単位面積あたりの記憶容量を増加させるためには、半導体装置を構成するト
ランスタ容量素子微細化を図ることが有効である。

概要

素子の微細化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供する。容量素子を構成する電極をトランジスタのゲートとなる電極と、ソースおよびドレインとなる電極と、同層に設けられた電極で構成する。そして、トランジスタのゲートとなる電極を設ける層と、複数のメモリ間のトランジスタのゲートを接続する配線層と、を別の層に設ける構成とする。該構成により、トランジスタのゲートに形成される寄生容量を抑制する構成とすることができる。またトランジスタのゲートとなる電極を設ける層を、複数のメモリ間のトランジスタのゲートを接続する配線層と、別の層に設けることができるため、その分容量素子を形成する面積を増加させることができる。

目的

本発明の一態様では、半導体装置の製造プロセス
回路を構成する配線や動作が複雑にすることなく、トランジスタのオン電流を大きくで
きる、新規な構成の半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランジスタと、第1の容量素子と、配線と、を有し、前記第1のトランジスタのソース電極層及びドレイン電極層の一方は、第1のノード電気的に接続され、前記第1のトランジスタのソース電極層及びドレイン電極層の他方は、前記第1の容量素子の一方の電極と電気的に接続され、前記第1の容量素子の一方の電極層は、前記ソース電極層及び前記ドレイン電極層と同じ層に設けられ、前記第1の容量素子の他方の電極層は、前記第1のトランジスタのゲート電極層と同じ層に設けられ、前記第1のトランジスタのゲート電極層は、前記配線と電気的に接続され、前記配線は、前記第1の容量素子の他方の電極とは異なる層に設けられていることを特徴とする半導体装置

請求項2

請求項1において、第2のトランジスタを有し、前記配線は、前記第1のトランジスタのゲート電極層及び前記第2のトランジスタのゲート電極層と、電気的に接続することを特徴とする半導体装置。

技術分野

0001

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物コンポジションオブマター)に関する。特に
、本発明は、例えば、半導体装置表示装置発光装置蓄電装置記憶装置、それらの
駆動方法、または、それらの製造方法に関する。特に、本発明は、半導体装置に関する。

背景技術

0002

シリコン(Si)を半導体層に用いたトランジスタと、酸化物半導体(Oxide Se
miconductor:OS)を半導体層に用いたトランジスタと、を組み合わせてデ
ータの保持を可能にした半導体装置が注目されている(特許文献1および特許文献2を参
照)。

0003

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求め
られている。単位面積あたりの記憶容量を増加させるためには、半導体装置を構成するト
ランスタ容量素子微細化を図ることが有効である。

先行技術

0004

特開2013−8437号公報
特開2013−8436号公報

発明が解決しようとする課題

0005

しかしながら、半導体装置を構成する素子の微細化をすると、併せて容量素子の面積も減
少するため、データを保持するための保持容量が小さくなる。この保持容量の低下により
、容量素子に接続されるトランジスタの寄生容量が無視できなくなり、データの保持、お
よび/または退避復帰が難しくなる。

0006

そこで、本発明の一態様では、トランジスタのオフ電流が極めて小さいことを利用して容
量素子での電荷の保持を行い、データを保持する半導体装置の構成において、素子の微細
化を進めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提
供することを課題の一とする。または、本発明の一態様では、半導体装置の製造プロセス
回路を構成する配線や動作が複雑にすることなく、トランジスタのオン電流を大きくで
きる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態
様では、新規な半導体装置などを提供することを課題の一とする。

0007

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、上記以外の課題を抽出することが可能である。

課題を解決するための手段

0008

本発明の一態様は、複数のメモリを有する半導体装置であって、メモリは、第1のデータ
保持部を有する揮発性メモリと、第2のデータ保持部を有する不揮発性メモリと、を有し
、第2のデータ保持部は、第1のトランジスタ及び第1の容量素子を有し、第1のトラン
ジスタのソースおよびドレインの一方は、第1のデータ保持部に電気的に接続され、第1
のトランジスタのソースおよびドレインの他方は、第1の容量素子の一方の電極に電気的
に接続され、第1の容量素子の一方の電極は、第1のトランジスタのソースおよびドレイ
ンとなる電極と同じ層に設けられた電極であり、第1の容量素子の他方の電極は、第1の
トランジスタのゲートとなる電極と同じ層に設けられた電極であり、複数のメモリ間に設
けられる、第1のトランジスタのゲートを電気的に接続するための配線は、第1の容量素
子の他方の電極とは異なる層に設けられた配線である半導体装置である。

0009

本発明の一態様において、第2のデータ保持部は、第1のトランジスタを非導通状態とし
、第1のトランジスタのソースおよびドレインの他方と、第1の容量素子の一方の電極と
の間に電荷を保持することで、第1のデータ保持部に記憶されたデータの保持を行うデー
タ保持部である半導体装置が好ましい。

0010

本発明の一態様において、第1のトランジスタは、半導体層が酸化物半導体である半導体
装置が好ましい。

0011

本発明の一態様において、第1のトランジスタは、トップゲート構造のトランジスタであ
る半導体装置が好ましい。

0012

本発明の一態様において、第1のデータ保持部は、半導体層がシリコンである第2のトラ
ンジスタを用いて構成された回路である半導体装置が好ましい。

0013

本発明の一態様において、第2のトランジスタ上には、第1のトランジスタが積層して設
けられる半導体装置が好ましい。

0014

本発明の一態様において、第1のトランジスタが設けられた層と、第2のトランジスタが
設けられた層との間には、第1のトランジスタおよび第2のトランジスタを電気的に接続
するための配線層が設けられる半導体装置が好ましい。

0015

本発明の一態様は、複数のメモリを有する半導体装置であって、メモリは、第1のデータ
保持部および第2のデータ保持部を有する揮発性メモリと、第3のデータ保持部および第
4のデータ保持部を有する不揮発性メモリと、を有し、第3のデータ保持部は、第1のト
ランジスタ及び第1の容量素子を有し、第4のデータ保持部は、第2のトランジスタ及び
第2の容量素子を有し、第1のトランジスタのソースおよびドレインの一方は、第1のデ
ータ保持部に電気的に接続され、第1のトランジスタのソースおよびドレインの他方は、
第1の容量素子の一方の電極に電気的に接続され、第2のトランジスタのソースおよびド
レインの一方は、第2のデータ保持部に電気的に接続され、第2のトランジスタのソース
およびドレインの他方は、第2の容量素子の一方の電極に電気的に接続され、第1の容量
素子の一方の電極は、第1のトランジスタのソースおよびドレインとなる電極と同じ層に
設けられた電極であり、第1の容量素子の他方の電極、及び第2の容量素子の他方の電極
は、第1のトランジスタのゲートとなる電極、及び第2のトランジスタのゲートとなる電
極と同じ層に設けられた電極であり、第1のトランジスタのゲートと第2のトランジスタ
のゲートとを電気的に接続するための配線は、第1の容量素子の他方の電極、及び第2の
容量素子の他方の電極とは異なる層に設けられた配線である半導体装置である。

0016

本発明の一態様は複数のメモリを有する半導体装置であって、メモリは、第1のデータ保
持部および第2のデータ保持部を有する揮発性メモリと、第3のデータ保持部および第4
のデータ保持部を有する不揮発性メモリと、を有し、第3のデータ保持部は、第1のトラ
ンジスタ及び第1の容量素子を有し、第4のデータ保持部は、第2のトランジスタ及び第
2の容量素子を有し、第1のトランジスタのソースおよびドレインの一方は、第1のデー
タ保持部に電気的に接続され、第1のトランジスタのソースおよびドレインの他方は、第
1の容量素子の一方の電極に電気的に接続され、第2のトランジスタのソースおよびドレ
インの一方は、第2のデータ保持部に電気的に接続され、第2のトランジスタのソースお
よびドレインの他方は、第2の容量素子の一方の電極に電気的に接続され、第1の容量素
子の一方の電極は、第1のトランジスタのソースおよびドレインとなる電極と同じ層に設
けられた電極であり、第1の容量素子の他方の電極、及び第2の容量素子の他方の電極は
、第1のトランジスタのゲートとなる電極、及び第2のトランジスタのゲートとなる電極
と同じ層に設けられた電極であり、第1のトランジスタのゲートと第2のトランジスタの
ゲートとを電気的に接続するための配線は、第1の容量素子の他方の電極、及び第2の容
量素子の他方の電極とは異なる層に設けられた配線であり、第1のトランジスタ及び第2
のトランジスタの半導体層におけるチャネル形成領域は、高電源電位を与える配線に重畳
して設けられること、を特徴とする半導体装置である。

0017

本発明の一態様において、第3のデータ保持部は、第1のトランジスタを非導通状態とし
、第1のトランジスタのソースおよびドレインの他方と、第1の容量素子の一方の電極と
の間に電荷を保持することで、第1のデータ保持部に記憶されたデータの保持を行うデー
タ保持部であり、第4のデータ保持部は、第2のトランジスタを非導通状態とし、第2の
トランジスタのソースおよびドレインの他方と、第2の容量素子の一方の電極との間に電
荷を保持することで、第2のデータ保持部に記憶されたデータの保持を行うデータ保持部
である半導体装置が好ましい。

0018

本発明の一態様において、第1のトランジスタおよび第2のトランジスタは、半導体層が
酸化物半導体である半導体装置が好ましい。

0019

本発明の一態様において、第1のトランジスタおよび第2のトランジスタは、トップゲー
ト構造のトランジスタである半導体装置が好ましい。

0020

本発明の一態様において、第1のデータ保持部および第2のデータ保持部は、半導体層が
シリコンである第3のトランジスタを用いて構成された回路である半導体装置が好ましい

0021

本発明の一態様において、第3のトランジスタ上には、第1のトランジスタおよび第2の
トランジスタが積層して設けられる半導体装置が好ましい。

0022

本発明の一態様において、第1のトランジスタおよび第2のトランジスタが設けられた層
と、第3のトランジスタが設けられた層との間には、第1のトランジスタ、第2のトラン
ジスタおよび第3のトランジスタを電気的に接続するための配線層が設けられることを特
徴とする半導体装置が好ましい。

発明の効果

0023

本発明の一態様により、トランジスタのオフ電流が極めて小さいことを利用して容量素子
での電荷の保持を行い、データを保持する半導体装置の構成において、素子の微細化を進
めてもデータの保持に必要な保持容量を確保できる、新規な構成の半導体装置を提供する
ことができる。または本発明の一態様により、半導体装置の製造プロセスや回路を構成す
る配線や動作が複雑にすることなく、トランジスタのオン電流を大きくできる、新規な構
成の半導体装置を提供することができる。または、本発明の一態様により、新規な半導体
装置などを提供することができる。

0024

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。

図面の簡単な説明

0025

メモリセルの回路図および断面の模式図。
メモリセルの回路図およびタイミングチャート図。
メモリセルの回路図。
メモリセルの回路図。
メモリセルの断面の模式図。
メモリセルの回路図。
メモリセルの上面図および断面の模式図。
メモリセルの上面図。
メモリセルの断面図。
メモリセルの上面図および断面の模式図。
メモリセルの上面図。
メモリセルの断面図。
半導体装置の作製工程を示すフローチャート図及び斜視模式図。
半導体装置を用いた電子機器
メモリセルの上面図および断面の模式図。
メモリセルの上面図。
メモリセルの断面図。
メモリセルの断面図。
メモリセルの回路図およびタイミングチャート図。
OS−SRAMの回路図。
OS−SRAMのPower−Gating sequence。
OS−SRAMマスクレイアウト層構造を示す図。
OS−SRAMの消費電力時間変化概略図。
Break−even time見積もりを示す図。
OS−SRAM/standard−SRAMのstatic noise margin比較のための図。
試作した32−bit microprocessorのチップ写真
32−bit microprocessorブロック図。
Cache memory Power−Gating時のオシロスコープ波形
Power−Gating overhead電力の測定概念図。
Power−Gating overhead電力の測定結果を示す図。

0026

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

0027

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズ
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。

0028

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領
域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。

0029

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第1電極と表記し、ソースとドレインとの他方を第2電極と
表記する場合がある。

0030

なお本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。

0031

なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的
に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在する
とき、AとBとの電気信号の授受を可能とするものをいう。

0032

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
に限定されず、状況に応じて適切に言い換えることができる。

0033

なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、
異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路ブロッ
クでは、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある
。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一
つの回路ブロックとして示していても、実際の回路ブロックでは、一つの回路ブロックで
行う処理を複数の回路ブロックで行うよう設けられている場合もある。

0034

なお電圧とは、ある電位と、基準電位(例えばグラウンド電位)との電位差のことを示す
場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えるこ
とが可能である。なお電圧とは2点間における電位差のことをいい、電位とはある一点に
おける静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のこ
とをいう。

0035

なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必
ずしも、0ボルトであるとは限定されない。

0036

また本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従
って、85°以上95°以下の場合も含まれる。

0037

また本明細書等において、結晶三方晶または菱面体晶である場合、六方晶系として表す

0038

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの回路
構成及びその断面の模式図について、図1を参照して説明する。

0039

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半
導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの
他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

0040

図1(a)は、メモリセル100の一例を示す回路図である。

0041

図1(a)に示すメモリセル100では、記憶回路101_11乃至101_mn(m、
nは自然数)、トランジスタTr_11乃至Tr_mnおよび容量素子Cap_11乃至
Cap_mnを有する。なお記憶回路101_mn、トランジスタTr_mnおよび容量
素子Cap_mnは、m行n列にあるメモリを構成する回路および素子である。なお記憶
回路101_11乃至101_mn、トランジスタTr_11乃至Tr_mnおよび容量
素子Cap_11乃至Cap_mnで構成されるメモリは、マトリクス状に複数設けられ
ている。

0042

また図1(a)では、ワード線WL_1乃至WL_m、ビット線BL_1乃至BL_nお
よびデータ制御線ML_1乃至ML_mを示している。

0043

また図1(a)では、記憶回路101_11乃至101_mn内に、データに応じた電位
を保持するノードに相当する、揮発性メモリ部VN_11乃至VN_mnを示している。
また、図1(a)では、トランジスタTr_11乃至Tr_mnと容量素子Cap_11
乃至Cap_mnとの間のノードで、データに応じた電位を保持する、不揮発性メモリ部
NVN_11乃至NVN_mnを示している。

0044

なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上
のいずれかの箇所のことである。

0045

本実施の形態で説明する半導体装置では、容量素子Cap_11乃至Cap_mnを構成
する2つの電極を、トランジスタTr_11乃至Tr_mnのゲートとなる電極と同層に
設けられた電極、ソースおよびドレインとなる電極と同層に設けられた電極、で構成する
。そして、トランジスタTr_11乃至Tr_mnのゲートとなる電極を設ける層(ゲー
ト電極層)と、複数のメモリ間のトランジスタTr_11乃至Tr_mnのゲートを接続
する配線層(メモリセル配線層)と、を別の層に設ける構成とする。

0046

本実施の形態で説明する構成は、ゲート電極層とメモリセル配線層とを別の層に設けるこ
とで、トランジスタTr_11乃至Tr_mnのゲートに形成される寄生容量を抑制する
構成とすることができる。またゲート電極層を、メモリセル配線層とを別の層に設けるこ
とで、ゲート電極層と同層に一方の電極が設けられる容量素子Cap_11乃至Cap_
mnを形成する面積を増加させることができる。

0047

次いで、メモリセル100が有する各回路について説明する。

0048

記憶回路101_11乃至101_mnは、ビット線BL_1乃至BL_nに与えられる
データに応じた電位が、ワード線WL_1乃至WL_mに与えられるワード信号に従って
書き込まれる回路である。一例として記憶回路101_11乃至101_mnは、トラン
ジスタTr_11乃至Tr_mnが非導通状態のとき、SRAM(Static Ran
dom Access Memory)として機能する回路である。具体的に、記憶回路
101_11乃至101_mnは、2つのトランジスタと2つのインバータ回路で、構成
することができる。

0049

揮発性メモリ部VN_11乃至VN_mnは、記憶回路101_11乃至101_mnに
電源供給がされている場合にデータに応じた電位を保持するノードのことをいう。記憶回
路101_11乃至101_mnがSRAMの場合、2つのインバータ回路の出力信号
出力される、少なくとも一方のノードが揮発性メモリ部VN_11乃至VN_mnに相当
する。

0050

なお本明細書において、データを書き込むとは、信号を制御することで配線の電位が、別
の配線の電位に従って変化することをいう。たとえば、ワード線WL_1に与えられるワ
ード信号を制御することで、揮発性メモリ部VN_11乃至VN_1nの電位が、ビット
線BL_1乃至BL_nの電位となることを、記憶回路101_11乃至101_1nに
データを書き込む、という。

0051

トランジスタTr_11乃至Tr_mnは、不揮発性メモリ部NVN_11乃至NVN_
mnへのデータの書き込みを制御するスイッチとしての機能を有する。そのためトランジ
スタTr_11乃至Tr_mnは、ゲートに与えられる信号により、導通状態と非導通
態とを切り換えることができる。またトランジスタTr_11乃至Tr_mnは、非導通
状態を保持することで、書き込んだデータを保持する機能を有する。なおトランジスタT
r_11乃至Tr_mnは、第1のトランジスタともいう。また、トランジスタTr_1
1乃至Tr_mnは、nチャネル型のトランジスタとして、説明を行うものとする。

0052

なおトランジスタTr_11乃至Tr_mnは、非導通状態においてソースとドレインと
の間を流れる電流(オフ電流)が低いトランジスタが用いられることが好適である。ここ
では、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を10Vとし
チャネル幅1μmあたりの規格化されたオフ電流が10zA以下であることをいう。こ
のようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトラ
ンジスタが挙げられる。

0053

容量素子Cap_11乃至Cap_mnは、トランジスタTr_11乃至Tr_mnを導
通状態とすることで揮発性メモリ部VN_11乃至VN_mnのデータが書き込まれる容
量素子である。また、容量素子Cap_11乃至Cap_mnは、トランジスタTr_1
1乃至Tr_mnを非導通状態とすることで、外部からの電源供給がなくても電荷を保持
する容量素子である。また、トランジスタTr_11乃至Tr_mnを導通状態とするこ
とで、容量素子Cap_11乃至Cap_mnで保持されたデータを揮発性メモリ部VN
_11乃至VN_mnに書き込む。

0054

データ制御線ML_1乃至ML_mは、トランジスタTr_11乃至Tr_mnの導通状
態と非導通状態とを切り替えるための信号が与えられる配線である。データ制御線ML_
1乃至ML_mのいずれか一(例えばデータ制御線ML_1)に対し、Hレベルの信号を
与えると、選択したデータ制御線に接続されたトランジスタTr_11乃至Tr_1nは
導通状態となり、Lレベルの信号を与えると、選択したデータ制御線に接続されたトラン
ジスタTr_11乃至Tr_1nは非導通状態となる。

0055

不揮発性メモリ部NVN_11乃至NVN_mnは、トランジスタTr_11乃至Tr_
mnと容量素子Cap_11乃至Cap_mnの間のノードのことをいう。トランジスタ
Tr_11乃至Tr_mnが非導通状態の場合、不揮発性メモリ部NVN_11乃至NV
N_mnでは、容量素子Cap_11乃至Cap_mnに保持された電荷がトランジスタ
Tr_11乃至Tr_mnを介してほとんどリークしないことを利用して、電源供給が停
止しても揮発性メモリ部VN_11乃至VN_mnのデータを記憶し続けることができる

0056

図1(a)に示す不揮発性メモリ部NVN_11乃至NVN_mnの構成では、トランジ
スタTr_11乃至Tr_mnの非導通状態を保持することで、書き込んだデータを保持
している。そのため、不揮発性メモリ部NVN_11乃至NVN_mnでの電荷の移動を
伴った電位の変動を抑えるスイッチとして、上述したように、オフ電流が少ないトランジ
スタが用いられることが特に好ましい。

0057

トランジスタTr_11乃至Tr_mnは、オフ電流が少ないトランジスタとして非導通
状態を保持することで、不揮発性メモリ部NVN_11乃至NVN_mnを不揮発性のメ
モリとすることができる。よって、一旦、不揮発性メモリ部NVN_11乃至NVN_m
nに書き込まれたデータは、再度、トランジスタTr_11乃至Tr_mnを導通状態と
するまで、不揮発性メモリ部NVN_11乃至NVN_mnに保持し続けることができる

0058

次いで、図1(a)に示すメモリセル100におけるトランジスタTr_11乃至Tr_
mn、容量素子Cap_11乃至Cap_mnの断面の模式図を図1(b)で説明し、本
実施の形態の構成とすることによる作用及び効果について説明する。なお図1(b)では
、トランジスタTr_11乃至Tr_mnのいずれか一としてトランジスタTr、容量素
子Cap_11乃至Cap_mnのいずれか一として容量素子Capを示している。

0059

図1(b)に示す断面の模式図は、トランジスタTrおよび容量素子Capの断面の構造
を示すものである。なお図1(b)に示すトランジスタTrおよび容量素子Capは、図
1(a)で説明した記憶回路101_11乃至101_mnを構成するトランジスタおよ
び該トランジスタ同士を接続するための配線上に設けられる構成となる。

0060

図1(b)では、トランジスタTrおよび容量素子Capを説明するための構成として、
絶縁層111、半導体層112、ソースおよびドレインの一方となる第1電極113、ソ
ースおよびドレインの他方となる第2電極114、ゲート絶縁層115、ゲート電極11
6、ゲート電極116と同じ層に設けられる電極117、層間絶縁層118、および配線
層119を示している。

0061

図1(b)に示すように本実施の形態で説明する半導体装置では、容量素子Capを構成
する電極をトランジスタTrのゲート電極116と、ソースおよびドレインの他方となる
第2電極114と、同層に設けられた電極で構成する。そしてゲート電極116を設ける
層と、複数のメモリ間のトランジスタTrのゲート電極116を接続する配線層119と
、を別の層に設ける構成とする。

0062

本実施の形態で説明する構成は、ゲート電極116と配線層119とを別の層に設けるこ
とで、トランジスタTrのゲート電極116における寄生容量を抑制する構成とすること
ができる。またトランジスタTrのゲート電極116を設ける層を配線層119と別の層
に設けることができるため、ゲート電極116と同層に一方の電極が設けられる容量素子
Capを形成する面積を増加させることができる。

0063

次いで、図1(b)の断面の模式図で示した各構成について説明する。

0064

絶縁層111は、一例としては、無機絶縁層を用いればよい。無機絶縁層としては、窒化
シリコン膜酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成す
ることが好ましい。なお絶縁層111より下層には、図1(b)では省略したが、トラン
ジスタ、ならびに導電層で構成される配線層が設けられる。また絶縁層111は、絶縁層
111より下層に設けられた素子と、絶縁層111より上層に設けられた素子とを電気的
に接続するための、導電層を有する構成であってもよい。

0065

半導体層112は、トランジスタTrを非導通状態においてソースとドレインとの間を流
れる電流(オフ電流)が低いトランジスタとするために、酸化物半導体を用いることが好
適である。

0066

ソースおよびドレインの一方となる第1電極113、並びにソースおよびドレインの他方
となる第2電極114は、一例としては、アルミニウム、銅、チタンタンタルタング
テン等の金属材料を単層または積層させて用いることができる。

0067

ゲート絶縁層115は、絶縁層111と同様に、無機絶縁層を用いればよい。

0068

ゲート電極116およびゲート電極116と同じ層に設けられる電極117は、第1電極
113および第2電極114と同様に、アルミニウム、銅、チタン、タンタル、タングス
テン等の金属材料を単層または積層させて用いることができる。

0069

層間絶縁層118は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好
ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成するこ
とが好ましい。

0070

配線層119は、ゲート電極116および電極117、ならびに第1電極113および第
2電極114と同様に、アルミニウム、銅、チタン、タンタル、タングステン等の金属材
料を単層または積層させて用いることができる。

0071

図1(b)の断面の模式図の構成では、第2電極114と電極117との間にゲート絶縁
層115を挟んで形成した容量素子を容量素子Capにしている。ゲート絶縁層115は
、層間絶縁層118と比べて、膜厚が小さい。そのため、同じ面積とした際に、より多く
静電容量を確保できる容量素子とすることができる。

0072

さらに図1(b)の断面の模式図の構成では、複数のメモリ間のトランジスタTrのゲー
ト電極116を接続する配線層119を、ゲート電極116とは別の層に設ける構成とす
る。そのため、配線層119は、ほかの導電層と離間して設ける構成とすることができる
。そのため、配線層119に形成される寄生容量を低減することができ、ゲート電極11
6と同じ層で複数のメモリ間のトランジスタTrのゲート電極116を接続する場合と比
べて、トランジスタTrのゲートに形成される寄生容量を抑制する構成とすることができ
る。

0073

さらに図1(b)の断面の模式図の構成では、ゲート電極116とは別の層で複数のメモ
リ間のトランジスタTrのゲート電極116を接続する構成としている。この構成の場合
、ゲート電極116と同じ層で複数のメモリ間のトランジスタTrのゲート電極116を
接続する必要がないため、その分、容量素子Capが占める面積を確保することができる

0074

図1(b)の断面の模式図の構成とは逆に、ゲート電極116と同じ層で複数のメモリ間
のトランジスタTrのゲート電極116を接続する場合、ゲート電極116と電極117
短絡しないよう、同じ層で離間して設ける必要があり、その分、容量素子Capが占め
る面積が縮小してしまう。そのため、容量素子Capの静電容量が低下し、トランジスタ
Trの寄生容量が無視できなくなることにより、データの保持、および/または退避・復
帰が難しくなってしまう。

0075

次いでメモリセル100の具体的な回路構成及びその動作について、図2乃至図5を参照
して説明する。

0076

図2(a)は、図1(a)で示したメモリセル100が有する、単位メモリセルの具体的
な回路構成を示す図である。

0077

図2(a)では、図1(a)と同様に、記憶回路101、トランジスタTrおよび容量素
子Capを示している。

0078

また図2(a)では、ワード線WL、ビット線BL、反転ビット線BLBおよびデータ制
御線MLを示している。

0079

また図2(a)では、記憶回路101内にSRAMを構成する、トランジスタ121、ト
ランジスタ122、インバータ回路123、およびインバータ回路124を示している。
また記憶回路101内には、インバータ回路124の出力信号が出力されるノードを揮発
性メモリ部VNとして示している。

0080

なおトランジスタ121、およびトランジスタ122、並びにインバータ回路123、お
よびインバータ回路124を構成するトランジスタは、チャネルがシリコンで形成されて
いるトランジスタとすることが好ましい。チャネルがシリコンで形成されているトランジ
スタは、半導体層に酸化物半導体を用いたトランジスタであるトランジスタTrや容量素
子Capと積層して設ける際、特に好ましい。

0081

また、図2(a)では、図1(a)と同様に、トランジスタTrと容量素子Capとの間
のノードで、データに応じた電位を保持する、不揮発性メモリ部NVNを示している。

0082

図2(a)に示す単位メモリセルの構成は、図1(a)および図1(b)と同様である。

0083

次いで、単位メモリセルの動作について説明する。

0084

図2(b)に示すタイミングチャート図では、図2(a)で示したワード線WL、ビット
線BL、揮発性メモリ部VN、データ制御線ML、不揮発性メモリ部NVNの電位および
電源供給の有無(図中、powerとして表記)を示している。なお図2(b)中、付さ
れた平行斜線は、実際には信号が与えられているが、ここでは動作の説明は不要であり、
特に説明を省略するために付したものである。

0085

まず時刻T1でワード線WLに与えられるワード信号をHレベルにし、ビット線BLに与
えられたHレベルまたはLレベルの電位に相当するデータ(図中、data(H/L)と
表記)が、揮発性メモリ部VNに書き込まれる。なお反転ビット線BLBにおいても、ビ
ット線BLとは逆の電位に相当するデータが与えられる。

0086

次いで時刻T2でデータ制御線MLに与えられる信号をHレベルにし、揮発性メモリ部V
Nに書き込まれたデータが、不揮発性メモリ部NVNに書き込まれる。なお、時刻T2で
行われる、不揮発性メモリ部NVNへのデータの書き込みを、データの退避(またはba
ckupともいう)ともいう。

0087

次いで時刻T3で電源供給を停止する。このとき、揮発性メモリ部VNに書き込まれたデ
ータは、失われるものの、不揮発性メモリ部NVNに書き込まれたデータは、オフ電流が
極めて小さいトランジスタTrを非導通状態とすることで、保持し続けることができる。

0088

次いで時刻T4で電源供給を再開する。そして不揮発性メモリ部NVNに保持されたデー
タを、揮発性メモリ部VNに再度書き込む処理を行う。この揮発性メモリ部VNへのデー
タの書き込みは、データ制御線MLに与えられる信号をHレベルにして行われる。なお、
時刻T4で行われる、揮発性メモリ部VNへのデータの書き込みを、データの復帰(また
はrecoveryともいう)ともいう。

0089

なお図2(b)で説明した、データの退避・復帰は、回路図上で模式的に表すと、図3
ように表すことができる。図2(b)、図3で説明した、データの退避・復帰の動作では
、いずれも、データ制御線MLにHレベルを与えてトランジスタTrを導通状態としてい
る。

0090

トランジスタTrでの、ゲートとソースの間の寄生容量、およびゲートとドレインの間の
寄生容量が、容量素子Capの静電容量と比べて無視できない大きさになると、データ制
御線MLの電位の変動に伴い、揮発性メモリ部VNおよび不揮発性メモリ部NVNの電位
も変動する。揮発性メモリ部VNおよび不揮発性メモリ部NVNにおける電位の変化がデ
ータの退避・復帰の動作時に生じると、正常な動作をすることが難しくなる。

0091

逆に言えば、トランジスタTrでの、ゲートとソースの間の寄生容量、およびゲートとド
レインの間の寄生容量が、容量素子Capの静電容量と比べて無視できるほど小さくなれ
ば、データ制御線MLの電位が変動しても、揮発性メモリ部VNおよび不揮発性メモリ部
NVNの電位が変動しないようにすることができる。

0092

本実施の形態の構成では、上述したように、複数のメモリ間のトランジスタTrのゲート
電極を接続する配線層を、ゲート電極とは別の層に設ける構成とする。そのため、配線層
は、ほかの導電層と離間して設ける構成とすることができ、トランジスタTrのゲートに
形成される寄生容量を抑制する構成とすることができる。寄生容量を抑制することで、デ
ータの退避・復帰の動作時における、揮発性メモリ部VNおよび不揮発性メモリ部NVN
における電位の変化を小さくし、正常な動作を行うことができる。

0093

図4では、回路図において、トランジスタTrのゲートとソースの間の寄生容量Cgs、
およびゲートとドレインの間の寄生容量Cgd、並びに配線層とトランジスタTrのソー
スの間の寄生容量Cp1、および配線層とトランジスタTrのドレインの間の寄生容量C
p2、を模式的に表した図である。なお図4では、ソースおよびドレインの一方をソース
とし、ソースおよびドレインの他方をドレインとして説明している。

0094

データ制御線MLが延設される方向に設けられる配線層を、他の導電層と離間して設ける
ことで、図4に示す回路図における、寄生容量Cp1、および寄生容量Cp2を小さくす
ることができる。

0095

たとえば、図5(a)に示す断面の模式図にあるように、配線層が、トランジスタのゲー
ト電極と同じ層にある場合、ゲート絶縁層といった他の層より薄い絶縁層を介して他の層
と寄生容量Cp1、および寄生容量Cp2を形成する構成となる。一方、図5(b)に示
す断面の模式図にあるように、配線層が、トランジスタのゲート電極と別の層にある場合
、層間絶縁層といった他の層より厚い絶縁層を介して他の層と寄生容量Cp1、および寄
生容量Cp2を形成する構成となる。そのため、図5(b)の構成では、図5(a)の構
成に比べ、寄生容量を小さくすることができる。

0096

さらに、データ制御線MLが延設される方向に設けられる配線層を、トランジスタTrの
ゲート電極と同層にある容量素子の電極とは別の層に設ける構成とすることで、図4に示
す回路図における、容量素子Capが占める面積を確保することができる。そのため、本
実施の形態の構成では、トランジスタの寄生容量を低減する点、容量素子の静電容量の増
加する点の、2つの点でデータの退避・復帰の動作時における、揮発性メモリ部VNおよ
び不揮発性メモリ部NVNにおける電位の変化を小さくし、正常な動作を行う構成とする
ことができる。

0097

以上説明した、本実施の形態の構成では、トランジスタTrのゲートに形成される寄生容
量を抑制する構成に加えて、ゲート電極と同層で複数のメモリ間のトランジスタTrのゲ
ート電極を接続しないことで、容量素子が占める面積を確保することができる。そのため
、トランジスタおよび容量素子の微細化を進めても、寄生容量の低減、および容量素子を
形成するための面積の確保、を図ることができ、揮発性メモリ部VNおよび不揮発性メモ
リ部NVNの電位の変動を小さくできる。

0098

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。

0099

(実施の形態2)
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルが有するトラン
ジスタの断面の構造について、回路図、上面図等を参照して説明する。なお本実施の形態
では、複数のメモリ間のトランジスタTrのゲート電極を接続する配線層を、ゲート電極
とは別の層に設ける構成とすることの利点を説明するため、上面図および断面図において
、配線層とゲート電極を同じ層とした構成と、配線層とゲート電極を別の層とした構成と
、についてあわせて説明する。

0100

まず本実施の形態で一例として説明する、メモリセルの回路構成について図6に示す。図
6に示す回路構成は、配線層とゲート電極を同じ層とした構成と、配線層とゲート電極を
別の層とした構成とで、共通である。

0101

図6では、記憶回路101、トランジスタTr1、トランジスタTr2、容量素子Cap
1および容量素子Cap2を示している。

0102

また図6では、ワード線WL、ビット線BL、反転ビット線BLB、およびデータ制御線
MLを示している。

0103

また図6では、図2(a)と同様に、記憶回路101内にSRAMを構成する、トランジ
スタ121、トランジスタ122、インバータ回路123、およびインバータ回路124
を示している。また記憶回路101内には、インバータ回路124の出力信号が出力され
るノードを揮発性メモリ部VN1として示している。また記憶回路101内には、インバ
タ回路123の出力信号が出力されるノードを揮発性メモリ部VN2として示している

0104

また、図6では、トランジスタTr1と容量素子Cap1との間のノードで、データに応
じた電位を保持する、不揮発性メモリ部NVN1を示している。また、図6では、トラン
ジスタTr2と容量素子Cap2との間のノードで、データに応じた電位を保持する、不
揮発性メモリ部NVN2を示している。

0105

次いで、図7(a)および図8では、配線層とゲート電極を同じ層とした構成について、
図6に示した回路構成に対応する上面図を示す。また図9では、図7(a)および図8
示す一点鎖線B−B’および一点鎖線C−C’における断面図を示す。

0106

まず、図7(a)に示す上面図は、図6に示した回路図における、トランジスタ121、
トランジスタ122、インバータ回路123、インバータ回路124、トランジスタTr
1、トランジスタTr2、容量素子Cap1および容量素子Cap2の配置を示すもので
ある。

0107

図7(a)におけるトランジスタの配置の理解しやすくするために、図7(b)では図7
(a)における各素子の層構造についての模式図を示している。図7(b)に示す第1の
層301は、半導体層にシリコンを用いたトランジスタが設けられた層(図中、Si_t
ransistor layerと表記)である。図7(b)に示す第2の層302は、
電源供給を行うための配線層が設けられた層(図中、wiring layerと表記)
である。図7(b)に示す第3の層303は、半導体層に酸化物半導体を用いたトランジ
スタが設けられた層(図中、OS_transistor layerと表記)である。

0108

図7(b)に示す第1の層301は、半導体層にシリコンを用いたトランジスタ、すなわ
ちトランジスタ121(SW1)、およびトランジスタ122(SW2)、並びにインバ
ータ回路123(INV1)、およびインバータ回路124(INV2)を有する。図7
(b)に示す第2の層302は、グラウンド電位を与える配線GND、ビット線BL、高
電源電位を与える配線VIL、反転ビット線BLBとなる配線層を有する。図7(b)に
示す第3の層303は、半導体層に酸化物半導体を用いたトランジスタ、すなわちトラン
ジスタTr1(OS1)、およびトランジスタTr2(OS2)、並びに容量素子Cap
1、および容量素子Cap2を有する。

0109

図8(a)では、図7(b)に示す第1の層301の上面図を示している。図8(a)の
上面図では、半導体層にシリコンを用いたトランジスタを構成する、半導体層、ゲート電
極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられる配
線層、および各層を接続するための開口部についての配置を示している。

0110

図8(a)に示す上面図では、トランジスタ121となるnチャネル型トランジスタ(n
ch−Tr(SW1))、トランジスタ122となるnチャネル型トランジスタ(nch
−Tr(SW2))、インバータ回路123を構成するpチャネル型トランジスタ(pc
h−Tr(INV1))およびnチャネル型トランジスタ(nch−Tr(INV1))
、およびインバータ回路124を構成するpチャネル型トランジスタ(pch−Tr(I
NV2))およびnチャネル型トランジスタ(nch−Tr(INV2))の配置を示し
ている。

0111

図8(b)では、図7(b)に示す第2の層302の上面図を示している。図8(b)の
上面図では、複数の層に設けられた配線層、および各層を接続するための開口部について
の配置を示している。

0112

図8(b)に示す上面図では、グラウンド電位を与える配線GND、ビット線BL、高電
源電位を与える配線VIL、反転ビット線BLBの配置を示している。

0113

図8(c)では、図7(b)に示す第3の層303の上面図を示している。図8(c)の
上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層、ゲー
ト電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けられ
る配線層、および各層を接続するための開口部についての配置を示している。

0114

図8(c)に示す上面図では、トランジスタTr1となるnチャネル型トランジスタ(O
S−Tr(OS1))、トランジスタTr2となるnチャネル型トランジスタ(OS−T
r(OS2))、容量素子Cap1、および容量素子Cap2、および各層を接続するた
めの開口部の配置を示している。

0115

次いで図9(a)では、図7(a)および図8の一点鎖線B−B’における断面図、図9
(b)では、図7(a)および図8の一点鎖線C−C’における断面図を、例示している

0116

また、本実施の形態では、第1の層301のトランジスタが、単結晶のシリコン基板に形
成され、第2の層302の配線層が、第1の層301上に形成され、第3の層303のト
ランジスタが、第2の層302上に形成されている場合を例示している。第1の層301
のトランジスタは、非晶質、微結晶多結晶又は単結晶である、シリコン又はゲルマニウ
ムなどの薄膜の半導体を半導体層に用いていても良い。

0117

図9(a)では、半導体基板800、素子分離用絶縁膜801、不純物領域802、ゲー
ト絶縁層803、ゲート電極804、配線層805、層間絶縁層810、配線層821、
配線層822、層間絶縁層820、層間絶縁層830、層間絶縁層840、配線層841
、配線層842、層間絶縁層850、半導体層851、導電層852、ゲート絶縁層85
3、導電層854、および導電層855を示している。

0118

図9(b)では、半導体基板800、素子分離用絶縁膜801、ゲート絶縁層803、ゲ
ート電極804、配線層823、層間絶縁層810、層間絶縁層820、層間絶縁層83
0、配線層831、層間絶縁層840、層間絶縁層850、半導体層851、導電層85
2、ゲート絶縁層853、導電層854、導電層855および導電層856を示している

0119

半導体基板800は、例えば、n型又はp型の導電型を有するシリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板化合物半導体基板GaAs基板InP基板、G
aN基板、SiC基板GaP基板、GaInAsP基板、ZnSe基板等)等を用いる
ことができる。

0120

第1の層301のトランジスタは、素子分離用絶縁膜801により、他のトランジスタと
、電気的に分離されている。素子分離用絶縁膜801の形成には、選択酸化法(LOCO
S(Local Oxidation of Silicon)法)又はトレンチ分離
等を用いることができる。

0121

不純物領域802は、p型を付与する不純物元素、またはn型を付与する不純物元素を、
イオンドーピング法またはイオン注入法等を適宜用いて、半導体基板800内に添加して
形成する。

0122

ゲート絶縁層803は、熱処理を行い、半導体基板800の表面を酸化して酸化シリコン
膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒
化シリコン、高誘電率物質(high−k材料ともいう)である酸化ハフニウムなどの金
酸化物等を、CVD法スパッタリング法等を用いて形成した後、選択的にエッチング
して、形成する。

0123

ゲート電極804、配線層805、配線層821、配線層822、配線層823、配線層
831、配線層841、配線層842、導電層852、導電層854、導電層855およ
び導電層856は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を
用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることが
できる。形成方法は、蒸着法、PE−CVD法、スパッタリング法、スピンコート法など
の各種成膜方法を用いることができる。

0124

層間絶縁層810、層間絶縁層820、層間絶縁層830、層間絶縁層840および層間
絶縁層850は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好まし
い。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン
膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又は
アクリル等を、単層又は多層で形成することが好ましい。また、層間絶縁層810、層間
絶縁層820、層間絶縁層830、層間絶縁層840および層間絶縁層850の作製方法
に特に限定はないが、例えば、スパッタリング法、MBE法、PE−CVD法、パルスレ
ーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用
いることができる。

0125

半導体層851は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、
一例として、インジウムガリウム、及び亜鉛を含む酸化物であり、In−Ga−Zn系
酸化物(IGZOとも表記する)を用いることができる。なお、In−Ga−Zn系酸化
物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZn以外の金属
元素が入っていてもよい。例えば、In−Sn−Ga−Zn系酸化物、In−Hf−Ga
−Zn系酸化物、In−Al−Ga−Zn系酸化物を用いることができる。酸化物半導体
の形成方法としては、スパッタリング法、ALD法、蒸着法、塗布法などを用いることが
できる。

0126

ゲート絶縁層853は、無機絶縁層を、単層又は多層で形成することが好ましい。また、
ゲート絶縁層853は、半導体層851に酸素を供給する効果があるとより好ましい。

0127

次いで、図10(a)および図11では、配線層とゲート電極を異なる層とした構成につ
いて、図6に示した回路構成に対応する上面図を示す。また図12では、図10(a)お
よび図11に示す一点鎖線D−D’および一点鎖線E−E’における断面図を示す。

0128

まず、図10(a)に示す上面図は、図7(a)と同様にして、図6に示した回路図にお
ける、トランジスタ121、トランジスタ122、インバータ回路123、インバータ
路124、トランジスタTr1、トランジスタTr2、容量素子Cap1および容量素子
Cap2の配置を示すものである。

0129

図10(a)におけるトランジスタの配置の理解しやすくするために、図10(b)では
図10(a)における各素子の層構造についての模式図を示している。図10(b)に示
す第1の層311は、半導体層にシリコンを用いたトランジスタが設けられた層(図中、
Si_transistor layerと表記)である。図10(b)に示す第2の層
312は、電源供給を行うための配線層が設けられた層(図中、wiring laye
rと表記)である。図10(b)に示す第3の層313は、半導体層に酸化物半導体を用
いたトランジスタが設けられた層(図中、OS_transistor layerと表
記)である。

0130

図10(b)に示す第1の層311、第2の層312および第3の層313は、図7(b
)で説明した第1の層301、第2の層302および第3の層303での説明と同様であ
り、ここでの説明を省略する。

0131

図11(a)および図11(b)に示す上面図の説明もまた、図8(a)および図8(b
)に併せて示している。図11(a)および図11(b)に示す第1の層311および第
2の層312での説明は、図8(a)および図8(b)に示す第1の層301および第2
の層302での説明と同様である。

0132

図11(c)では、図10(b)に示す第3の層313の上面図を示している。図11
c)の上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層
、ゲート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設
けられる配線層、メモリセル間のゲート電極を接続するための配線層、および各層を接続
するための開口部についての配置を示している。

0133

図11(c)に示す上面図では、トランジスタTr1となるnチャネル型トランジスタ(
OS−Tr(OS1))、トランジスタTr2となるnチャネル型トランジスタ(OS−
Tr(OS2))、容量素子Cap1、および容量素子Cap2、メモリセル間のゲート
電極を接続するための配線層(図11(c)中、平行斜線を付した領域ML)、および各
層を接続するための開口部の配置を示している。

0134

なお、図11(a)乃至図11(c)に示す上面図のレイアウトが、図8(a)乃至図8
(c)に示す上面図のレイアウトと異なる点は、第3の層における領域MLの関するレイ
アウトに関する点である。具体的には、図11(c)の最上層に、複数のメモリ間のトラ
ンジスタTrのゲート電極を接続する配線層(図11(c)中、領域ML)を設け、容量
素子Cap1および容量素子Cap2を設けることのできる面積を確保する点で異なる。

0135

次いで図12(a)では、図10(a)および図11の一点鎖線D−D’における断面図
図12(b)では、図10(a)および図11の一点鎖線E−E’における断面図を、
例示している。

0136

また、本実施の形態では、第1の層311のトランジスタが、単結晶のシリコン基板に形
成され、第2の層312の配線層が、第1の層311上に形成され、第3の層313のト
ランジスタが、第2の層312上に形成されている場合を例示している。第1の層311
のトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウ
ムなどの薄膜の半導体を半導体層に用いていても良い。

0137

図12(a)では、半導体基板600、素子分離用絶縁膜601、不純物領域602、不
純物領域603、ゲート絶縁層604、配線層605、配線層606、層間絶縁層610
、層間絶縁層620、配線層621、層間絶縁層630、配線層631、層間絶縁層64
0、配線層641、配線層642、層間絶縁層650、半導体層651、導電層652、
ゲート絶縁層653、導電層654、導電層655、導電層656、導電層657を示し
ている。

0138

図12(b)では、半導体基板600、素子分離用絶縁膜601、ゲート絶縁層604、
不純物領域607、不純物領域608、ゲート電極609、層間絶縁層610、配線層6
11、配線層612、配線層613、配線層614、配線層622、配線層623、配線
層624、層間絶縁層620、層間絶縁層630、配線層632、配線層633、配線層
634、層間絶縁層640、配線層643、層間絶縁層650、半導体層651、導電層
659、導電層660、ゲート絶縁層653、ゲート電極661、導電層662、および
配線層663を示している。

0139

半導体基板600は、例えば、n型又はp型の導電型を有するシリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板、化合物半導体基板(GaAs基板、InP基板、G
aN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等を用いる
ことができる。

0140

第1の層311のトランジスタは、素子分離用絶縁膜601により、他のトランジスタと
、電気的に分離されている。素子分離用絶縁膜601の形成には、選択酸化法(LOCO
S(Local Oxidation of Silicon)法)又はトレンチ分離法
等を用いることができる。

0141

不純物領域602、不純物領域603、不純物領域607および不純物領域608は、p
型を付与する不純物元素、またはn型を付与する不純物元素を、イオンドーピング法また
はイオン注入法等を適宜用いて、半導体基板600内に添加して形成する。

0142

ゲート絶縁層604は、熱処理を行い、半導体基板600の表面を酸化して酸化シリコン
膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒
化シリコン、高誘電率物質(high−k材料ともいう)である酸化ハフニウムなどの金
属酸化物等を、CVD法、スパッタリング法等を用いて形成した後、選択的にエッチング
して、形成する。

0143

配線層605、配線層606、配線層621、配線層631、配線層641、配線層64
2、導電層652、導電層654、導電層655、導電層656、導電層657、ゲート
電極609、配線層611、配線層612、配線層613、配線層614、配線層622
、配線層623、配線層624、配線層632、配線層633、配線層634、配線層6
43、導電層660、ゲート電極661、導電層662、および配線層663は、アルミ
ニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。ま
た、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着
法、PE−CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いるこ
とができる。

0144

層間絶縁層610、層間絶縁層620、層間絶縁層630、層間絶縁層640および層間
絶縁層650は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好まし
い。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン
膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又は
アクリル等を、単層又は多層で形成することが好ましい。また、層間絶縁層610、層間
絶縁層620、層間絶縁層630、層間絶縁層640および層間絶縁層650の作製方法
に特に限定はないが、例えば、スパッタリング法、MBE法、PE−CVD法、パルスレ
ーザ堆積法、ALD法等を適宜用いることができる。

0145

半導体層651は、酸化物半導体を単層または積層して設ければよい。

0146

ゲート絶縁層653は、無機絶縁層を、単層又は多層で形成することが好ましい。また、
ゲート絶縁層653は、半導体層651に酸素を供給する効果があると好ましい。

0147

本実施の形態の構成である図10乃至図12の上面図および断面図の構成では、上記実施
の形態1でも説明したように、複数のメモリ間のトランジスタTrのゲート電極を接続す
る配線層を、ゲート電極とは別の層に設ける構成とする。そのため、複数のメモリ間のト
ランジスタTrのゲート電極を接続する配線層は、ほかの導電層と離間して設ける構成と
することができる。そのため、トランジスタTrのゲートに形成される寄生容量を抑制す
る構成とすることができる。

0148

対照的に図7乃至図9の上面図および断面図の構成では、複数のメモリ間のトランジスタ
Trのゲート電極を接続する配線層が、トランジスタのゲート電極と同じ層にあるため、
ゲート絶縁層といった他の層より薄い絶縁層を介して他の層と寄生容量を形成する構成と
なる。

0149

また本実施の形態の構成である図10乃至図12の上面図および断面図の構成では、上記
実施の形態1でも説明したように、複数のメモリ間のトランジスタTrのゲート電極を接
続する配線層を、ゲート電極とは別の層に設ける構成とする。そのためトランジスタTr
のゲート電極と同じ層に形成される、容量素子Cap1および容量素子Cap2の電極の
面積を、大きくとることができる。そのため、容量素子Cap1および容量素子Cap2
の静電容量を大きくすることができる。

0150

対照的に図7乃至図9の上面図および断面図の構成では、複数のメモリ間のトランジスタ
Trのゲート電極を接続する配線層が、トランジスタのゲート電極と同じ層にある。その
ため、複数のメモリ間のトランジスタTrのゲート電極を接続する配線層は、ほかの導電
層と離間して設ける構成が必要となり、この配線層と同層に設けられる容量素子Cap1
および容量素子Cap2が占める面積も縮小してしまう。そのため、容量素子Cap1お
よび容量素子Cap2の静電容量を大きくすることができない。

0151

また本実施の形態の構成である図10乃至図12の上面図および断面図の構成では、電源
供給を行うための配線層が設けられた層を、半導体層にシリコンを用いたトランジスタが
設けられた層と、半導体層に酸化物半導体を用いたトランジスタが設けられた層との間に
設ける構成としている。そのため、半導体層に酸化物半導体を用いたトランジスタが設け
られた層よりも上層に、電源供給を行うための配線層が設けられた層を設ける場合と比べ
、容量素子Cap1および容量素子Cap2に設ける開口部の数を最小限にすることがで
きる。

0152

以上説明した本実施の形態の構成では、トランジスタTrのゲートに形成される寄生容量
を抑制する構成に加えて、ゲート電極と同層で複数のメモリ間のトランジスタTrのゲー
ト電極を接続しないことで、容量素子が占める面積を確保することができる。そのため、
トランジスタおよび容量素子の微細化を進めても、寄生容量の低減、および容量素子を形
成するための面積の確保、を図ることができ、揮発性メモリ部VNおよび不揮発性メモリ
部NVNの電位の変動を小さくできる。

0153

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0154

(実施の形態3)
本実施の形態では、上記実施の形態2の図10乃至図12で説明した上面図及び断面図の
構成とは異なる構成について、図15乃至図18を参照して説明する。なお図15乃至図
17で示す上面図及び断面図に対応する回路図は、図6に示す回路図である。

0155

次いで、図15(a)および図16では、配線層とゲート電極を異なる層とし、トランジ
スタTr1及びトランジスタTr2を、高電源電位を与える配線VILに重畳する構成に
ついて、図6に示した回路構成に対応する上面図を示す。また図17では、図15(a)
および図16に示す一点鎖線F−F’における断面図、図18では一点鎖線G−G’にお
ける断面図を示す。

0156

まず、図15(a)に示す上面図は、図6に示した回路図における、トランジスタ121
、トランジスタ122、インバータ回路123、インバータ回路124、トランジスタT
r1、トランジスタTr2、容量素子Cap1および容量素子Cap2の配置を示すもの
である。

0157

図15(a)におけるトランジスタの配置の理解しやすくするために、図15(b)では
図15(a)における各素子の層構造についての模式図を示している。図15(b)に示
す第1の層311は、半導体層にシリコンを用いたトランジスタが設けられた層(図中、
Si_transistor layerと表記)である。図15(b)に示す第2の層
312は、電源供給を行うための配線層が設けられた層(図中、wiring laye
rと表記)である。図15(b)に示す第3の層313は、半導体層に酸化物半導体を用
いたトランジスタが設けられた層(図中、OS_transistor layerと表
記)である。図15(b)に示す第4の層314は、容量素子及び複数のメモリ間のトラ
ンジスタTrのゲート電極を接続する配線層が設けられた層(図中、Capacitor
layerと表記)である。

0158

図15(b)に示す第1の層311は、半導体層にシリコンを用いたトランジスタ、すな
わちトランジスタ121(SW1)、およびトランジスタ122(SW2)、並びにイン
バータ回路123(INV1)、およびインバータ回路124(INV2)を有する。図
15(b)に示す第2の層312は、グラウンド電位を与える配線GND、ビット線BL
、高電源電位を与える配線VIL、反転ビット線BLBとなる配線層を有する。図15
b)に示す第3の層313は、半導体層に酸化物半導体を用いたトランジスタ、すなわち
トランジスタTr1(OS1)、およびトランジスタTr2(OS2)を有する。図15
(b)に示す第4の層314は、容量素子Cap1、容量素子Cap2及び複数のメモリ
間のトランジスタTrのゲート電極を接続する配線層を有する。

0159

図16(a)では、図15(b)に示す第1の層311の上面図を示している。図16
a)の上面図では、半導体層にシリコンを用いたトランジスタを構成する、半導体層、ゲ
ート電極と同じ層に設けられる配線層、ソース電極およびドレイン電極と同じ層に設けら
れる配線層、および各層を接続するための開口部についての配置を示している。

0160

図16(a)に示す上面図では、トランジスタ121となるnチャネル型トランジスタ(
nch−Tr(SW1))、トランジスタ122となるnチャネル型トランジスタ(nc
h−Tr(SW2))、インバータ回路123を構成するpチャネル型トランジスタ(p
ch−Tr(INV1))およびnチャネル型トランジスタ(nch−Tr(INV1)
)、およびインバータ回路124を構成するpチャネル型トランジスタ(pch−Tr(
INV2))およびnチャネル型トランジスタ(nch−Tr(INV2))の配置を示
している。

0161

図16(b)では、図15(b)に示す第2の層312の上面図を示している。図16
b)の上面図では、複数の層に設けられた配線層、および各層を接続するための開口部に
ついての配置を示している。

0162

図16(b)に示す上面図では、グラウンド電位を与える配線GND、ビット線BL、高
電源電位を与える配線VIL、反転ビット線BLBの配置を示している。

0163

図16(c)では、図15(b)に示す第3の層313の上面図を示している。図16
c)の上面図では、半導体層に酸化物半導体を用いたトランジスタを構成する、半導体層
、ゲート電極、ソース電極およびドレイン電極と同じ層に設けられる配線層、および各層
を接続するための開口部についての配置を示している。

0164

図16(c)に示す上面図では、トランジスタTr1となるnチャネル型トランジスタ(
OS−Tr(OS1))、トランジスタTr2となるnチャネル型トランジスタ(OS−
Tr(OS2))、および各層を接続するための開口部の配置を示している。

0165

図16(d)では、図15(b)に示す第4の層314の上面図を示している。図16
d)の上面図では、容量素子を構成する導電層、メモリセル間のゲート電極を接続するた
めの配線層、および各層を接続するための開口部についての配置を示している。

0166

図16(d)に示す上面図では、容量素子Cap1、および容量素子Cap2、およびメ
モリセル間のゲート電極を接続するための配線層(図16(d)中、平行斜線を付した領
域ML)の配置を示している。

0167

なお、図16(a)乃至図16(d)に示す上面図のレイアウトが、図11(a)乃至図
11(c)に示す上面図のレイアウトと異なる点は、トランジスタTr1及びトランジス
タTr2を、高電源電位を与える配線VILに重畳して設ける点にある。また図16(a
)乃至図16(d)に示す上面図のレイアウトが、図11(a)乃至図11(c)に示す
上面図のレイアウトと異なる点は、複数のメモリ間のトランジスタTrのゲート電極を接
続する配線層と同じ第4の層314に、容量素子Cap1および容量素子Cap2を設け
る点にある。

0168

図6に示す回路構成において、データの退避・復帰を行うための速度は、OS−Tr(O
S1)及びOS−Tr(OS2)の各トランジスタのオン電流に大きく依存し、オン電流
をできるだけ大きくすることが好ましい。しかし、微細化に伴って駆動電圧を低下させる
必要があり、該トランジスタのオン電流の大きさを保つことが困難になる。なおトランジ
スタサイズを変更することなく、オン電流を大きくする構成としては、バックゲートとな
る電極を新たに追加し、バックゲートに電圧を印加してオン電流を大きくするといった構
成でも実現できるが、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にな
ってしまう。

0169

本実施の形態で示す構成のようにトランジスタTr1及びトランジスタTr2を、高電源
電位を与える配線VILに重畳して設けることで、前述のオン電流を大きくすることがで
きる。

0170

なお本実施の形態の構成において、電源供給の有無を切り替えるために制御される配線V
ILの電位は、半導体装置に電源供給を行う場合には高電源電位(VDD)とし、電源供
給を行わない場合にはグラウンド電位(配線GNDと等電位)とする。この場合、一例と
しては、図19(a)の回路構成とすればよい。

0171

図19(a)の回路構成では、高電源電位を与える配線に、スイッチPSWを接続し、該
スイッチPSWの制御によって、配線VILをVDDかGNDに切り替える構成とする。
該構成では、スイッチPSWをVDDに切り替えた場合は、メモリセルに電源供給し、ス
イッチPSWをGNDに切り替えた場合は、メモリセルへの電源供給を停止する。

0172

この配線VILの電位の切り替えを、図2(b)に示すタイミングチャート図に併せて図
示すると、図19(b)のように表すことができる。図19(b)では、電源供給の有無
について表したpowerと、配線VIL及び配線GNDの電位の変化について示してい
る。図19(b)で示すように電源電位を与える配線VILの電位を、半導体装置に電源
供給を行う場合には高電源電位とし、トランジスタTr1及びトランジスタTr2のバッ
クゲートとしての機能を配線VILに付与することで、トランジスタTr1及びトランジ
スタTr2のオン電流を大きくすることができる。一方で、図19(b)で示すように電
源電位を与える配線VILの電位を、半導体装置に電源供給を行わない場合にはグラウン
ド電位とし、トランジスタTr1及びトランジスタTr2のバックゲートとしての機能を
配線VILに付与することで、トランジスタTr1及びトランジスタTr2のオフ電流が
低いといった特性を阻害することはない。そのため、半導体装置の製造プロセスや回路を
構成する配線や動作が複雑にすることなく、微細化が進んだトランジスタTr1及びトラ
ンジスタTr2のオン電流の大きさを保つことができる。

0173

次いで図17では、図15(a)および図16の一点鎖線F−F’における断面図、図1
8では、図15(a)および図16の一点鎖線G−G’における断面図を、例示している

0174

また、本実施の形態では、第1の層311のトランジスタが、単結晶のシリコン基板に形
成され、第2の層312の配線層が、第1の層311上に形成され、第3の層313のト
ランジスタが、第2の層312上に形成され、第4の層314の容量素子及び複数のメモ
リ間のトランジスタTrのゲート電極を接続する配線層が、第3の層313上に形成され
ている場合を例示している。第1の層311のトランジスタは、非晶質、微結晶、多結晶
又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いてい
ても良い。

0175

図17では、半導体基板400、素子分離用絶縁膜402、ゲート絶縁層410、ゲート
電極412、ゲート電極414、層間絶縁層416、配線層418、配線層420、導電
層422、層間絶縁層424、配線層423、導電層426、層間絶縁層428、配線層
430、配線層432、配線層434、配線層436、配線層438、配線層440、導
電層444、層間絶縁層442、配線層446、層間絶縁層448、半導体層452、ゲ
ート絶縁層450、配線層454、ゲート電極456、層間絶縁層458、導電層460
、導電層462、絶縁層464、導電層466、導電層468、層間絶縁層472、配線
層474、配線層476、層間絶縁層478および層間絶縁層480を示している。

0176

図18では、半導体基板400、素子分離用絶縁膜402、ゲート電極413、ゲート電
極415、層間絶縁層416、層間絶縁層424、配線層427、配線層429、配線層
431、導電層433、層間絶縁層428、配線層436、層間絶縁層442、層間絶縁
層448、半導体層452、半導体層453、ゲート絶縁層450、ゲート電極456、
層間絶縁層458、絶縁層464、導電層466、層間絶縁層472、層間絶縁層478
、導電層467、配線層477および層間絶縁層480を示している。

0177

半導体基板400は、例えば、n型又はp型の導電型を有するシリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板、化合物半導体基板(GaAs基板、InP基板、G
aN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等を用いる
ことができる。

0178

第1の層311のトランジスタは、素子分離用絶縁膜402により、他のトランジスタと
、電気的に分離されている。素子分離用絶縁膜402の形成には、選択酸化法(LOCO
S(Local Oxidation of Silicon)法)又はトレンチ分離法
等を用いることができる。

0179

ゲート絶縁層410は、熱処理を行い、半導体基板400の表面を酸化して酸化シリコン
膜を形成した後、選択的にエッチングして、形成する。若しくは、酸化シリコン、酸化窒
化シリコン、高誘電率物質(high−k材料ともいう)である酸化ハフニウムなどの金
属酸化物等を、CVD法、スパッタリング法等を用いて形成した後、選択的にエッチング
して、形成する。

0180

ゲート電極412、ゲート電極413、ゲート電極414、ゲート電極415、配線層4
18、配線層420、導電層422、配線層423、導電層426、配線層430、配線
層427、配線層429、配線層431、導電層433、配線層432、配線層434、
配線層436、配線層438、配線層440、導電層444、配線層446、配線層45
4、ゲート電極456、導電層460、導電層462、導電層466、導電層468、配
線層474、配線層476、導電層467及び配線層477は、アルミニウム、銅、チタ
ン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純
物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、PE−CV
法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。

0181

層間絶縁層416、層間絶縁層424、層間絶縁層428、層間絶縁層442、層間絶縁
層448、層間絶縁層458、絶縁層464、層間絶縁層472、層間絶縁層478およ
び層間絶縁層480は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが
好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シ
リコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミ
ド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方
法に特に限定はないが、例えば、スパッタリング法、MBE法、PE−CVD法、パルス
レーザ堆積法、ALD法等を適宜用いることができる。

0182

半導体層452及び半導体層453は、酸化物半導体を単層または積層して設ければよい
。酸化物半導体は、一例として、インジウム、ガリウム、及び亜鉛を含む酸化物であり、
In−Ga−Zn系酸化物(IGZOとも表記する)を用いることができる。なお、In
−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとG
aとZn以外の金属元素が入っていてもよい。例えば、In−Sn−Ga−Zn系酸化物
、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物を用いることがで
きる。酸化物半導体の形成方法としては、スパッタリング法、ALD法、蒸着法、塗布法
などを用いることができる。

0183

ゲート絶縁層450は、無機絶縁層を、単層又は多層で形成することが好ましい。また、
ゲート絶縁層450は、半導体層452及び半導体層453に酸素を供給する効果がある
とより好ましい。

0184

以上説明した本実施の形態の構成では、半導体装置に電源供給を行う場合にトランジスタ
Tr1及びトランジスタTr2のオン電流を大きくすることができる。一方で、半導体装
置に電源供給を行わない場合には、配線VILの電位がグラウンド電位のため、トランジ
スタTr1及びトランジスタTr2のオフ電流が低いといった特性を阻害することはない
。そのため、半導体装置の製造プロセスや回路を構成する配線や動作が複雑にすることな
く、微細化が進んだトランジスタTr1及びトランジスタTr2のオン電流の大きさを保
つことができる。

0185

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0186

(実施の形態4)
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に
用いることのできる酸化物半導体について説明する。

0187

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム(In)又は亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコ
ウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有
すればよい。

0188

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種又は複数種を有してもよい。

0189

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化
物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化
物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、
In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、S
n−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化物、In
−Ti−Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、In−L
a−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd
−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−
Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Z
n系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn
系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−
Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化
物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。

0190

例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=3:1:2、あるいはI
n:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の
酸化物を用いるとよい。

0191

半導体層を構成する酸化物半導体膜水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧マイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

0192

なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水素化
理)によって増加した酸素欠損補填するため酸素を酸化物半導体膜に加える処理を行う
ことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素
化処理と記す場合がある、又は酸化物半導体膜に含まれる酸素を化学量論的組成よりも多
くする場合を過酸素化処理と記す場合がある。

0193

このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi
型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく(ゼ
ロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下、1
×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下である
ことをいう。

0194

また、このように、i型又は実質的にi型である酸化物半導体膜を備えるトランジスタ
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、室温(25℃程度)にて1×10−18A以下
、好ましくは1×10−21A以下、更に好ましくは1×10−24A以下、又は85℃
にて1×10−15A以下、好ましくは1×10−18A以下、更に好ましくは1×10
−21A以下とすることができる。なお、トランジスタがオフ状態とは、nチャネル型の
トランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、
ゲート電圧が閾値電圧よりも1V以上、2V以上又は3V以上小さければ、トランジスタ
はオフ状態となる。

0195

また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば
、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶
質部を有する。

0196

酸化物半導体は、例えばCAACを有してもよい。なお、CAACを有する酸化物半導体
を、CAAC−OS(C Axis Aligned Crystalline Oxi
de Semiconductor)と呼ぶ。

0197

CAAC−OSは、例えば、透過型電子顕微鏡TEM:Transmission E
lectron Microscope)による観察像で、結晶部を確認することができ
る場合がある。CAAC−OSに含まれる結晶部は、例えば、TEMによる観察像で、一
辺100nmの立方体内に収まる大きさであることが多い。また、CAAC−OSは、T
EMによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、
CAAC−OSは、TEMによる観察像で、粒界グレインバウンダリーともいう。)を
明確に確認できない場合がある。CAAC−OSは、例えば、明確な粒界を有さないため
、不純物が偏析することが少ない。また、CAAC−OSは、例えば、明確な粒界を有さ
ないため、欠陥準位密度が高くなることが少ない。また、CAAC−OSは、例えば、明
確な粒界を有さないため、電子移動度の低下が小さい。

0198

CAAC−OSは、例えば、複数の結晶部を有し、当該複数の結晶部においてc軸が被形
成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また
、CAAC−OSは、例えば、X線回折(XRD:X−Ray Diffraction
)装置を用い、out−of−plane法による分析を行うと、配向を示す2θが31
°近傍のピークが現れる場合がある。また、CAAC−OSは、例えば、電子線回折パタ
ーンで、スポット輝点)が観測される場合がある。なお、特に、ビーム径が10nmφ
以下、又は5nmφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回
パターンと呼ぶ。また、CAAC−OSは、例えば、異なる結晶部間で、それぞれa軸
及びb軸の向きが揃っていない場合がある。CAAC−OSは、例えば、c軸配向し、a
軸又は/及びb軸はマクロに揃っていない場合がある。

0199

CAAC−OSに含まれる結晶部は、例えば、c軸がCAAC−OSの被形成面の法線
クトル又は表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向
から見て金属原子三角形状又は六角形状に配列し、c軸に垂直な方向から見て金属原子
が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それ
ぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する
場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれること
とする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以
上5°以下の範囲も含まれることとする。

0200

また、CAAC−OSは、例えば、欠陥準位密度を低減することで形成することができる
。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ
位となることや、水素を捕獲することによってキャリア発生源となることがある。CAA
C−OSを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重
要となる。従って、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。又は、
CAAC−OSは、酸素欠損の少ない酸化物半導体である。

0201

不純物濃度が低く、欠陥準位密度の低い(酸素欠損の少ない)ことを高純度真性又は実質
的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャ
リア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当
該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスと
なる電気特性ノーマリーオンともいう。)になることが少ない場合がある。また、高純
度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラッ
プ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用い
たトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合があ
る。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間
が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度
高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる
場合がある。

0202

また、高純度真性又は実質的に高純度真性であるCAAC−OSを用いたトランジスタは
可視光紫外光照射による電気特性の変動が小さい。

0203

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、
多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

0204

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、
微結晶酸化物半導体と呼ぶ。

0205

微結晶酸化物半導体は、例えば、TEMによる観察像では、明確に結晶部を確認すること
ができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、1nm以上1
00nm以下、又は1nm以上10nm以下の大きさであることが多い。特に、例えば、
1nm以上10nm以下の微結晶をナノ結晶(nc:nanocrystal)と呼ぶ。
ナノ結晶を有する酸化物半導体を、nc−OS(nanocrystalline Ox
ide Semiconductor)と呼ぶ。また、nc−OSは、例えば、TEMに
よる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、nc
−OSは、例えば、TEMによる観察像では、明確な粒界を有さないため、不純物が偏析
することが少ない。また、nc−OSは、例えば、明確な粒界を有さないため、欠陥準位
密度が高くなることが少ない。また、nc−OSは、例えば、明確な粒界を有さないため
、電子移動度の低下が小さい。

0206

nc−OSは、例えば、微小な領域(例えば、1nm以上10nm以下の領域)において
原子配列周期性を有する場合がある。また、nc−OSは、例えば、結晶部と結晶部と
の間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離
序が見られない場合がある。従って、nc−OSは、例えば、分析方法によっては、非晶
質酸化物半導体と区別が付かない場合がある。nc−OSは、例えば、XRD装置を用い
、結晶部よりも大きいビーム径のX線でout−of−plane法による分析を行うと
、配向を示すピークが検出されない場合がある。また、nc−OSは、例えば、結晶部よ
りも大きいビーム径(例えば、20nmφ以上、又は50nmφ以上)の電子線を用いる
電子線回折パターンでは、ハローパターンが観測される場合がある。また、nc−OSは
、例えば、結晶部と同じか結晶部より小さいビーム径(例えば、10nmφ以下、又は5
nmφ以下)の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合
がある。また、nc−OSの極微電子線回折パターンは、例えば、円を描くように輝度
高い領域が観測される場合がある。また、nc−OSの極微電子線回折パターンは、例え
ば、当該領域内に複数のスポットが観測される場合がある。

0207

nc−OSは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸
化物半導体よりも欠陥準位密度が低くなる。但し、nc−OSは、結晶部と結晶部との間
で規則性がないため、CAAC−OSと比べて欠陥準位密度が高くなる。

0208

なお、酸化物半導体が、CAAC−OS、多結晶酸化物半導体、微結晶酸化物半導体、非
晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質
酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、CAAC
−OSの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば
非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、
CAAC−OSの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

0209

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0210

(実施の形態5)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及
び該電子部品を具備する電子機器に適用する例について、図13図14を用いて説明す
る。

0211

図13(a)では上述の実施の形態で説明した半導体装置を電子部品に適用する例につい
て説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この
電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。
そこで、本実施の形態では、その一例について説明することにする。

0212

上記実施の形態2の図10乃至図12、実施の形態3の図15乃至図19に示すようなト
ランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板
脱着可能な部品が複数合わさることで完成する。

0213

後工程については、図13(a)に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削
する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。

0214

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボ
ディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。

0215

次いでリードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的
に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。

0216

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃
による特性の劣化を低減することができる。

0217

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。

0218

次いでパッケージの表面に印字処理マーキング)を施す(ステップS7)。そして最終
的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。

0219

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、素子の微細化を進めてもデータの保持に必要な保持容量を確保でき
、かつトランジスタの寄生容量を低減することによる正常な動作に必要な保持容量の削減
を図ることができる半導体装置を有する電子部品を実現することができる。該電子部品は
、データの退避・復帰を行うトランジスタの寄生容量の低減が図られたことで、データの
保持に必要な保持容量を確保することを容易にすることができるメモリセルを有する半導
体装置を含む。そのため、データの退避・復帰をより確実に行うことのできる電子部品で
ある。

0220

また、完成した電子部品の斜視模式図を図13(b)に示す。図13(b)では、電子部
品の一例として、QFP(Quad Flat Package)の斜視模式図を示して
いる。図13(b)に示す電子部品700は、リード701及び半導体装置703を示し
ている。図13(b)に示す電子部品700は、例えばプリント基板702に実装される
。このような電子部品700が複数組み合わされて、それぞれがプリント基板702上で
電気的に接続されることで電子部品が実装された基板(実装基板704)が完成する。完
成した実装基板704は、電子機器等の内部に設けられる。

0221

次いで、コンピュータ携帯情報端末携帯電話携帯型ゲーム機音響再生装置なども
含む)、電子ペーパーテレビジョン装置テレビ、又はテレビジョン受信機ともいう)
デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。

0222

図14(a)は、携帯型の情報端末であり、筐体901、筐体902、第1の表示部90
3a、第2の表示部903bなどによって構成されている。筐体901と筐体902の少
なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている
。そのため、データの退避・復帰をより確実に行うことのできる携帯型の情報端末が実現
される。

0223

なお、第1の表示部903aはタッチ入力機能を有するパネルとなっており、例えば図1
4(a)の左図のように、第1の表示部903aに表示される選択ボタン904により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
タッチ入力」を選択した場合、図14(a)の右図のように第1の表示部903aにはキ
ーボード905が表示される。これにより、従来の情報端末と同様に、キー入力による素
早い文字入力などが可能となる。

0224

また、図14(a)に示す携帯型の情報端末は、図14(a)の右図のように、第1の表
示部903a及び第2の表示部903bのうち、一方を取り外すことができる。第1の表
示部903aもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体902を持ち、他方の手で操作することができるため便利
である。

0225

図14(a)に示す携帯型の情報端末は、様々な情報(静止画動画テキスト画像など
)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェアプログラム)によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
イヤホン端子USB端子など)、記録媒体挿入部などを備える構成としてもよい。

0226

また、図14(a)に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。

0227

更に、図14(a)に示す筐体902にアンテナマイク機能無線機能を持たせ、携帯
電話として用いてもよい。

0228

図14(b)は、電子ペーパーを実装した電子書籍910であり、筐体911と筐体91
2の2つの筐体で構成されている。筐体911及び筐体912には、それぞれ表示部91
3及び表示部914が設けられている。筐体911と筐体912は、軸部915により接
続されており、該軸部915を軸として開閉動作を行うことができる。また、筐体911
は、電源916、操作キー917、スピーカー918などを備えている。筐体911、筐
体912の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設け
られている。そのため、データの退避・復帰をより確実に行うことのできる電子書籍が実
現される。

0229

図14(c)は、テレビジョン装置であり、筐体921、表示部922、スタンド923
などで構成されている。テレビジョン装置920の操作は、筐体921が備えるスイッチ
や、リモコン操作機924により行うことができる。筐体921及びリモコン操作機92
4には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため
、データの退避・復帰をより確実に行うことのできるテレビジョン装置が実現される。

0230

図14(d)は、スマートフォンであり、本体930には、表示部931と、スピーカー
932と、マイク933と、操作ボタン934等が設けられている。本体930内には、
先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのためデータの
退避・復帰をより確実に行うことのできるスマートフォンが実現される。

0231

図14(e)は、デジタルカメラであり、本体941、表示部942、操作スイッチ94
3などによって構成されている。本体941内には、先の実施の形態に示す半導体装置を
有する実装基板が設けられている。そのため、データの退避・復帰をより確実に行うこと
のできるデジタルカメラが実現される。

0232

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有
する実装基板が搭載されている。このため、データの退避・復帰をより確実に行うことの
できる電子機器が実現される。

0233

本実施例では、上記実施の形態3で説明した半導体装置(以下、OS−SRAMという)
の構成のキャッシュメモリを内蔵した32bitマイクロプロセッサについて試作したの
で、評価結果に関して説明する。

0234

OS−SRAMの回路図とPower−Gating(PGシーケンス図20図2
1にそれぞれ示す。

0235

図20に示すようにOS−SRAMは標準的なSRAM(6T型)に、2つの半導体層に
酸化物半導体を用いたトランジスタ(以下、OS−FETという)と2つの容量素子(以
下、Capacitorという)を追加することで構成される。

0236

なお図20に示すOS−SRAMが有するトランジスタのパラメータは、表1の通りであ
る。

0237

0238

図21に示すPGシーケンスによると、双安定部Q,QBに保持されているデータをノー
ドSN1,SN2に退避し、その後Virtual−VDM(V−VDM)を遮断する
ことで電源供給を停止する。復帰時にはノードSN1,SN2に保持されているデータを
双安定部Q,QBに戻すことでPG前の状態から通常動作を再開できる。

0239

図22にOS−SRAMのレイアウトを示す。データを退避するために追加する部分(2
つのOS−FETと2つのCapacitor)は、標準的なSRAMが形成されている
層の上に積層することができる。よって、標準的なSRAMからOS−SRAMへの変更
によって伴う面積増加は0%とすることができる。OS−SRAMセルの面積は0.46
μm´1.24μm=0.5704μm2(135F2)となっている。

0240

データを退避できるSRAMは、OS−SRAMの他にMRAM(Magnetores
istive RAM),FeRAM(Ferroelectric Random A
ccess Memory)などを用いる手法も提案されている。しかし、いずれも標準
的なSRAMからの面積増加があり、面積増加がなくデータを退避できるSRAMにでき
るのはOS−SRAMだけである。

0241

OS−SRAMのPGシーケンスにおける、退避(Backup)時間,復帰(Reco
very)時間はそれぞれ3.9ns,2.0nsで可能であることをシミュレーション
にて確認した。ここで、各区間での消費エネルギーについて図23に整理して示す。

0242

Backup区間:双安定部Q,QBに保持されているデータを退避する際、OS−FE
Tのゲート容量やCapacitorへの充放電によってエネルギー消費される(Eb
ackup)。

0243

Power−off区間:電源遮断を行うことによってスタンバイ電力を削減する。理想
的には遮断中リーク電流Ioff=0であるが、現実には電源遮断を行うパワースイッ
チにてリーク電流が発生し、この値はパワースイッチ用トランジスタの設計サイズに左右
される。本シミュレーションでは設計仕様に左右されない本質的なPG効果を調査するた
めにパワースイッチのリーク電流をゼロ(Ioff=0)とした。

0244

Recovery区間:backup部(ノードSN1,SN2)から双安定部Q,QB
にデータを戻すためにErecoveryが消費される。ErecoveryにはOS−
FETのゲート容量やV−VDM配線への充電、双安定部Q,QBでの動作開始時におけ
貫通電流がある。

0245

スタンバイ状態時にはスタンバイ電力(Isby´VD)が常に消費されるが、PGを行
うことによってこのスタンバイ電力をゼロにできる。ある一定区間τtotalのスタン
バイ電力をPGによって削減する場合、PG適用時の全区間エネルギー(Ebackup
+Eoff+Erecovery)と、スタンバイ電力(Isby´VD´τtotal
)の差分Eoverheadは式(1)で表される。

0246

0247

ここで注意すべき点は、「スタンバイ電力ゼロ ≠低消費電力」ということである。E
overhead=0になる時間(BET: Break−Even Time)よりも
短い時間のPGを行った場合、PGを行うことによって逆に消費電力が増加することが式
(1)よりわかる。BETは式(2)で表される。

0248

0249

このように、BETよりも短い時間のPGを行うことには低消費電力の効果はなく、いか
にBETを短くするかが重要である。OS−SRAMにおいてPGを行った場合のエネル
ギーを図24に示す。電源遮断を行う時間(τoff)を振ることでPGとスタンバイ
のエネルギーが等しくなる時間を求めている。シミュレーションの初期条件には、双安定
部Q,QBとbackup部のデータが異なる場合と同じ場合の2つを仮定している。こ
の2条件(backup with data inversion,backup w
ithout data inversion)でのBETはそれぞれ21.7ns,1
9.2nsと見積もられた。

0250

標準的なSRAMからOS−SRAMへ変更したことによる通常動作への影響について調
査した。

0251

待機電力:OS−SRAM,標準的なSRAMともに419nWである。

0252

スタティックノイズマージン(SNM):図25(A)乃至(C)にRead、Writ
e、Hold動作時のSNMを示す。図からわかるように、SNMが重なっており、SN
Mの劣化は全くない。

0253

遅延時間:双安定部Q,QBの反転遅延はOS−SRAMで17.7ps,標準的なSR
AMで15.2psであった。ワード線の遅延,ビット線の遅延をシミュレーションする
ために、256行´128列のOS−SRAM arrayおよび標準的なSRAM a
rrayを仮定した。ワード線の昇圧時間はOS−SRAMで39.4ps,標準的なS
RAMで36.9psであった。読み出し動作時に、ワード線が立ち上がってからビット
線の電位が(VD−VBLSENSE)に放電するまでの時間は、OS−SRAMで13
1ps,標準的なSRAMで126psであった(VBLSENSE=0.3V)。

0254

動的消費電力:遅延のシミュレーションと同じテストベンチを使用した。OS−SRAM
と標準的なSRAMにおいて、双安定部Q,QBの反転による消費電力:3.73fJ,
3.24fJ,ワード線による消費電力:79.9fJ,76.6fJ,ビット線による
消費電力:3.81pJ,3.77pJ、であった。

0255

以上のように、標準的なSRAMからOS−SRAMへ変更したことによる通常動作への
影響はほぼ無視できる。これは、通常動作時に使用する双安定部Q,QBとbackup
部をOS−FETによって電気的に分離しているためである。

0256

OS−SRAMの特性について表2にまとめた。

0257

0258

OS−SRAMを32−bitマイクロプロセッサのキャッシュメモリに適用した。試
作した2KBキャッシュは、CMOS:350nm,OS:180nm proces
s technologyを用い、OS−SRAMのbackup部はW/L=800n
m/180nmのOS−FETとC=27.1fFのCapacitorで構成している
図26にチップ写真を示す。また、マイクロプロセッサの仕様を表3に示す。

0259

0260

また図27にマイクロプロセッサのブロック図を示す。キャッシュのパワードメインはO
S−SRAM array部,駆動回路部(cache controller含む),
Backup & Recovery Driver部(2.5V/−1V仕様)の3つ
があり、それぞれのhigh−level(V−VDD,V−VDM,V−VDH)側に
パワースイッチを設けている。PMU(Power Management Unit)
からOS−FETを制御するPG信号とパワースイッチを制御するPSW_PERI信号
,PSW_MEM信号がキャッシュに入力されることでPGシーケンスが実行される。

0261

図28に示すPG時のオシロスコープ波形から正常なPG動作を確認できる。図中のBL
R信号とNDR信号は、復帰動作開始時においてSRAMセル中の双安定部Q,QBをG
ND電位にプリチャージするために使用している。測定より80nsの退避動作、400
nsの復帰動作(電源安定化のための200nsを含む)を確認した。スタンバイ電力は
通常時922nW,電源遮断時22.5nWが得られ、PGによって97.6%のSta
ndby電力を削減できることを確認できた。

0262

図29に示すBET評価は、通常動作(Store Word,Load Word)間
にPG状態をτpg挿入したときの平均電力Ppg+exeと、通常動作間にStand
by状態をτsby(=τpg)挿入したときの平均電力Psby+exeの差分をとる
ことでオーバーヘッド電力を測定し(式3を参照)、式(3)におけるオーバーヘッド電
力が0になる時間をBETとした。

0263

0264

図30よりBET=61.4msが得られた。なお、85℃において1日以上のデータ保
持特性を確認している。

実施例

0265

今回の試作ではCMOS:350nm/OS:180nmの積層プロセスが実証され、最
先端プロセスにおける回路面積を大きくすることなくOS−SRAMを適用できることが
実証された。350nm CMOS processでは、元々リーク電力が大きくない
ことから2KBcacheのBETはms orderに留まっているが、微細化が進
みSi−FETのリーク電流が大きくなればなるほどOS−SRAMによるPG技術は効
果を発揮する。

0266

100メモリセル
101記憶回路
101_mn 記憶回路
101_11 記憶回路
111絶縁層
112半導体層
113電極
114 電極
115ゲート絶縁層
116ゲート電極
117 電極
118層間絶縁層
119配線層
121トランジスタ
122 トランジスタ
123インバータ回路
124 インバータ回路
400半導体基板
402素子分離用絶縁膜
410 ゲート絶縁層
412 ゲート電極
413 ゲート電極
414 ゲート電極
415 ゲート電極
416 層間絶縁層
418 配線層
420 配線層
422導電層
423 配線層
424 層間絶縁層
426 導電層
427 配線層
428 層間絶縁層
429 配線層
430 配線層
431 配線層
432 配線層
433 導電層
434 配線層
436 配線層
438 配線層
440 配線層
442 層間絶縁層
444 導電層
446 配線層
448 層間絶縁層
450 ゲート絶縁層
452 半導体層
453 半導体層
454 配線層
456 ゲート電極
458 層間絶縁層
460 導電層
462 導電層
464 絶縁層
466 導電層
467 導電層
468 導電層
472 層間絶縁層
474 配線層
476 配線層
477 配線層
478 層間絶縁層
480 層間絶縁層
600 半導体基板
601 素子分離用絶縁膜
602不純物領域
603 不純物領域
604 ゲート絶縁層
605 配線層
606 配線層
607 不純物領域
608 不純物領域
609 ゲート電極
610 層間絶縁層
611 配線層
612 配線層
613 配線層
614 配線層
620 層間絶縁層
621 配線層
622 配線層
623 配線層
624 配線層
630 層間絶縁層
631 配線層
632 配線層
633 配線層
634 配線層
640 層間絶縁層
641 配線層
642 配線層
643 配線層
650 層間絶縁層
651 半導体層
652 導電層
653 ゲート絶縁層
654 導電層
655 導電層
656 導電層
657 導電層
659 導電層
660 導電層
661 ゲート電極
662 導電層
663 配線層
700電子部品
701リード
702プリント基板
703半導体装置
704実装基板
800 半導体基板
801 素子分離用絶縁膜
802 不純物領域
803 ゲート絶縁層
804 ゲート電極
805 配線層
810 層間絶縁層
820 層間絶縁層
821 配線層
822 配線層
823 配線層
830 層間絶縁層
831 配線層
840 層間絶縁層
841 配線層
842 配線層
850 層間絶縁層
851 半導体層
852 導電層
853 ゲート絶縁層
854 導電層
855 導電層
856 導電層
901筐体
902 筐体
903a 表示部
903b 表示部
904 選択ボタン
905キーボード
910電子書籍
911 筐体
912 筐体
913 表示部
914 表示部
915 軸部
916電源
917操作キー
918スピーカー
920テレビジョン装置
921 筐体
922 表示部
923スタンド
924リモコン操作機
930 本体
931 表示部
932 スピーカー
933マイク
934 操作ボタン
941 本体
942 表示部

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