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技術 半導体装置、および半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平木村肇松嵜隆徳加藤清岡本悟
出願日 2018年6月13日 (1年9ヶ月経過) 出願番号 2018-112450
公開日 2019年1月24日 (1年1ヶ月経過) 公開番号 2019-012822
状態 未査定
技術分野 薄膜トランジスタ 半導体メモリ 不揮発性半導体メモリ
主要キーワード エンベディッド 田んぼ かぎ状 連続接合 金属マトリックス複合材 黒鉛基板 開口底 三次元積層構造
関連する未来課題
重要な関連分野

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図面 (20)

課題

単位面積あたりの記憶容量の大きい半導体装置を提供する。

解決手段

第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の絶縁体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口を貫通するように設けられた酸化物と、を有し、酸化物は、少なくとも第1の開口内において、第1の領域を有し、少なくとも第2の開口内において、第2の領域を有し、少なくとも第3の開口内において、第3の領域を有し、第1の領域、および第3の領域は、第2の領域より低抵抗である半導体装置。

概要

背景

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である(特許文献1、特許文献2参照)。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。

概要

単位面積あたりの記憶容量の大きい半導体装置を提供する。第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の絶縁体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口を貫通するように設けられた酸化物と、を有し、酸化物は、少なくとも第1の開口内において、第1の領域を有し、少なくとも第2の開口内において、第2の領域を有し、少なくとも第3の開口内において、第3の領域を有し、第1の領域、および第3の領域は、第2の領域より低抵抗である半導体装置。

目的

本発明の一態様は、良好な電気特性を有し、かつトラップセンターの形成が抑制された半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、前記第1の開口、前記第2の開口、および前記第3の開口を貫通するように設けられた酸化物と、を有し、前記酸化物は、前記第1の開口内において、第1の領域を有し、前記第2の開口内において、第2の領域を有し、前記第3の開口内において、第3の領域を有し、前記第1の領域、および前記第3の領域は、前記第2の領域より低抵抗であることを特徴とする半導体装置

請求項2

第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、前記第1の開口、前記第2の開口、および前記第3の開口を貫通するように設けられた酸化物と、前記酸化物に接する第3の絶縁体と、前記第3の絶縁体に接する第2の導電体と、を有し、前記酸化物は、前記第1の導電体と、前記第3の絶縁体の間に設けられ、前記第3の絶縁体は、前記酸化物と前記第2の導電体の間に設けられ、前記酸化物は、前記第1の開口内において、第1の領域を有し、前記第2の開口内において、第2の領域を有し、前記第3の開口内において、第3の領域を有し、前記第1の領域、および前記第3の領域は、前記第2の領域より低抵抗であることを特徴とする半導体装置。

請求項3

請求項2において、前記第1の導電体は、第1のゲートとして機能し、前記第2の導電体は、第2のゲートとして機能する、ことを特徴とする半導体装置。

請求項4

請求項1乃至請求項3のいずれか一項において、前記酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有する、ことを特徴とする半導体装置。

請求項5

請求項1乃至請求項4のいずれか一項において、前記酸化物は、第1の層と、前記第1の層の内側に接して設けられた第2の層と、前記第2の層の内側に接して設けられた第3の層と、を有し、前記第2の層のエネルギーギャップは、前記第1の層のエネルギーギャップより狭く、前記第2の層のエネルギーギャップは、前記第3の層のエネルギーギャップより狭いことを特徴とする半導体装置。

請求項6

請求項1乃至請求項5のいずれか一項において、前記半導体装置は、さらに、シリコン、および金属元素の少なくとも一方を含む窒化物を有し、前記窒化物は、前記第1の領域、および前記第3の領域に接するように設けられることを特徴とする半導体装置。

請求項7

請求項1乃至請求項6のいずれか一項において、前記第1の領域、および前記第3の領域は、前記第2の領域より、水素窒素、および金属元素の少なくとも一を多く含んでいることを特徴とする半導体装置。

請求項8

請求項1乃至請求項7のいずれか一項において、前記半導体装置は、さらに、第4の絶縁体と、第5の絶縁体と、第6の絶縁体と、を有し、前記第4の絶縁体は、前記第1の導電体と、前記酸化物との間に設けられ、前記第5の絶縁体は、前記第4の絶縁体と、前記酸化物との間に設けられ、前記第6の絶縁体は、前記第5の絶縁体と、前記酸化物との間に設けられることを特徴とする半導体装置。

請求項9

請求項8において、前記第4の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。

請求項10

請求項8または請求項9において、前記第6の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。

請求項11

請求項8乃至請求項10のいずれか一項において、前記窒化物は、前記第6の絶縁体と、前記第1の領域の間、および前記第6の絶縁体と、前記第3の領域の間、に設けられることを特徴とする半導体装置。

請求項12

請求項1乃至請求項11のいずれか一項において、前記第1の開口の径、および前記第3の開口の径は、前記第2の開口の径より大きいことを特徴とする半導体装置。

請求項13

第1の絶縁膜を形成し、前記第1の絶縁膜上に、第1の導電膜を形成し、前記第1の導電膜上に、第2の絶縁膜を形成し、前記第2の絶縁膜、前記第1の導電膜、および前記第1の絶縁膜を加工し、第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、を形成し、前記第1の絶縁体、および前記第2の絶縁体を加工して、前記第1の開口が有する径、および前記第3の開口が有する径を、前記第2の開口が有する径より大きくせしめ、前記第1の開口、前記第2の開口、および前記第3の開口内において、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体と接するように第3の絶縁体を形成し、前記第3の絶縁体と接するように、シリコン、および金属元素の少なくとも一方を含む第1の窒化物を形成し、前記第1の窒化物を加工して、前記第1の開口内、および前記第3の開口内に、前記第3の絶縁体の内側の側壁面概略一致する側壁面を有する第2の窒化物を形成し、前記第1の開口、前記第2の開口、および前記第3の開口内に、前記第3の絶縁体、および前記第2の窒化物と接するように酸化物を形成することを特徴とする半導体装置の作製方法

請求項14

請求項13において、前記酸化物形成後、加熱処理を行うことを特徴とする半導体装置の作製方法。

請求項15

請求項13または、請求項14において、前記第3の絶縁体は、第4の絶縁体と、第5の絶縁体と、第6の絶縁体を含む積層構造を有し、前記第4の絶縁体の形成と、前記第4の絶縁体の形成後の前記第5の絶縁体の形成と、前記第5の絶縁体の形成後の前記第6の絶縁体の形成により、前記積層構造の第3の絶縁体を形成することを特徴とする半導体装置の作製方法。

請求項16

第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、前記第1の開口、前記第2の開口、および前記第3の開口の内側に設けられた酸化物と、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体と、前記酸化物との間に設けられた第3の絶縁体と、を有し、前記第2の開口の径は、前記第1の開口の径、および前記第3の開口の径より大きく、前記酸化物は、前記第3の絶縁体を介して、前記第1の絶縁体の側面および上面、前記第1の導電体の側面、および前記第2の絶縁体の下面および側面に沿うように設けられ、前記酸化物は、前記第1の開口内において、第1の領域を有し、前記第2の開口内において、第2の領域を有し、前記第3の開口内において、第3の領域を有し、前記第1の領域、および前記第3の領域は、前記第2の領域より低抵抗であることを特徴とする半導体装置。

請求項17

第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、前記第1の開口、前記第2の開口、および前記第3の開口の内側に設けられた酸化物と、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体と、前記酸化物との間に設けられた第3の絶縁体と、前記酸化物に接する第4の絶縁体と、前記第4の絶縁体に接する第2の導電体と、を有し、前記第2の開口の径は、前記第1の開口の径、および前記第3の開口の径より大きく、前記酸化物は、前記第3の絶縁体を介して、前記第1の絶縁体の側面および上面、前記第1の導電体の側面、および前記第2の絶縁体の下面および側面に沿うように設けられ、前記第4の絶縁体は、前記酸化物と前記第2の導電体の間に設けられ、前記酸化物は、前記第1の開口内において、第1の領域を有し、前記第2の開口内において、第2の領域を有し、前記第3の開口内において、第3の領域を有し、前記第1の領域、および前記第3の領域は、前記第2の領域より低抵抗であることを特徴とする半導体装置。

請求項18

請求項17において、前記第1の導電体は、第1のゲートとして機能し、前記第2の導電体は、第2のゲートとして機能する、ことを特徴とする半導体装置。

請求項19

請求項16乃至請求項18のいずれか一項において、前記酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有する、ことを特徴とする半導体装置。

請求項20

請求項16乃至請求項19のいずれか一項において、前記酸化物は、第1の層と、前記第1の層の内側に接して設けられた第2の層と、前記第2の層の内側に接して設けられた第3の層と、を有し、前記第2の層のエネルギーギャップは、前記第1の層のエネルギーギャップより狭く、前記第2の層のエネルギーギャップは、前記第3の層のエネルギーギャップより狭いことを特徴とする半導体装置。

請求項21

請求項16乃至請求項20のいずれか一項において、前記半導体装置は、さらに、前記第2の開口内に第5の絶縁体を有し、前記酸化物は、前記第3の絶縁体と、前記第5の絶縁体の間に設けられることを特徴とする半導体装置。

請求項22

請求項16乃至請求項21のいずれか一項において、前記第1の領域、および前記第3の領域は、前記第2の領域より、アルゴンを多く含んでいることを特徴とする半導体装置。

請求項23

請求項16乃至請求項22のいずれか一項において、前記第1の領域、および前記第3の領域は、前記第2の領域より、水素、窒素、および金属元素の少なくとも一を多く含んでいることを特徴とする半導体装置。

請求項24

請求項16乃至請求項23のいずれか一項において、前記第3の絶縁体は、第6の絶縁体と、第7の絶縁体と、第8の絶縁体と、を有し、前記第6の絶縁体は、前記第1の導電体と、前記酸化物との間に設けられ、前記第7の絶縁体は、前記第6の絶縁体と、前記酸化物との間に設けられ、前記第8の絶縁体は、前記第7の絶縁体と、前記酸化物との間に設けられることを特徴とする半導体装置。

請求項25

請求項24において、前記第6の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。

請求項26

請求項24または請求項25において、前記第8の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。

請求項27

第1の絶縁膜を形成し、前記第1の絶縁膜上に、第1の導電膜を形成し、前記第1の導電膜上に、第2の絶縁膜を形成し、前記第2の絶縁膜、前記第1の導電膜、および前記第1の絶縁膜を加工し、第1の開口を有する第1の絶縁体と、前記第1の絶縁体上の、第2の開口を有する第1の導電体と、前記第1の導電体上の、第3の開口を有する第2の絶縁体と、を形成し、前記第1の導電体を加工して、前記第2の開口が有する径を、前記第1の開口が有する径、および前記第3の開口が有する径より大きくせしめ、前記第1の開口、前記第2の開口、および前記第3の開口内において、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体と接するように第3の絶縁体を形成し、前記第3の絶縁体と接するように、酸化物を形成し、前記酸化物と接するように第3の絶縁膜を形成し、前記第3の絶縁膜を加工して、前記第2の開口内に、前記酸化物の内側の側壁面と概略一致する側壁面を有する第4の絶縁体を形成し、前記第4の絶縁体をマスクとして、前記酸化物の一部に対して低抵抗化処理を行うことを特徴とする半導体装置の作製方法。

請求項28

請求項27において、前記低抵抗化処理は、前記酸化物に元素を添加する処理であることを特徴とする半導体装置の作製方法。

請求項29

請求項27または、請求項28において、前記元素は、アルゴン、水素、ホウ素、炭素、窒素、フッ素リン硫黄塩素ヘリウムネオンクリプトンキセノン、アルミニウム、ルテニウムチタンタンタルタングステンクロムインジウムから選ばれた、少なくとも一であることを特徴とする半導体装置の作製方法。

請求項30

請求項27乃至請求項29のいずれか一項において、前記低抵抗化処理は、プラズマ処理イオンインプランテーション処理、イオンドーピング処理、および逆スパッタ処理のいずれか一であることを特徴とする半導体装置の作製方法。

技術分野

0001

本発明は、例えば、記憶装置および半導体装置に関する。または、本発明は、例えば、記憶装置および半導体装置の作製方法に関する。または、記憶装置が有するメモリトランジスタ、および該メモリトランジスタの作製方法に関する。または、本発明は、例えば、プロセッサ電子機器に関する。または、プロセッサ、電子機器の作製方法に関する。または、記憶装置、プロセッサ、電子機器の駆動方法に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関するものである。

0003

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置発光装置照明装置電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。

背景技術

0004

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である(特許文献1、特許文献2参照)。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。

先行技術

0005

米国特許公開2011/0065270A1公報
米国特許第9634097B2公報

発明が解決しようとする課題

0006

特許文献1、および特許文献2においては、記憶素子(メモリセルともいう)が複数積層しており、これらが直列に接続することで、三次元構造メモリセルアレイメモリストリングともいう)を構成している。一方、このような、三次元構造のメモリセルアレイでは、記憶素子の積層数が多くなるほど、メモリセル間直列抵抗が高くなり、メモリセルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレイを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。

0007

また、特許文献1においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と接している。また、特許文献2においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子捕獲し、トランジスタしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、及び電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。

0008

上記の問題に鑑み、本発明の一態様は、良好な電気特性を有し、かつトラップセンターの形成が抑制された半導体装置を提供することを課題の一とする。

0009

また、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。

0010

または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。

0011

また、回路動作において、消費電力の低減された半導体装置を提供することを課題の一とする。または、回路動作において、消費電力の低減された半導体装置を有するモジュールを提供することを課題の一とする。または、回路動作において、消費電力の低減された半導体装置、またはモジュールを有する電子機器を提供することを課題の一とする。

0012

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0013

本発明の一態様は、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口を貫通するように設けられた酸化物と、を有し、酸化物は、第1の開口内において、第1の領域を有し、第2の開口内において、第2の領域を有し、第3の開口内において、第3の領域を有し、第1の領域、および第3の領域は、第2の領域より低抵抗である半導体装置である。

0014

本発明の一態様は、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口を貫通するように設けられた酸化物と、酸化物に接する第3の絶縁体と、第3の絶縁体に接する第2の導電体と、を有し、酸化物は、第1の導電体と、第3の絶縁体の間に設けられ、第3の絶縁体は、酸化物と第2の導電体の間に設けられ、酸化物は、第1の開口内において、第1の領域を有し、第2の開口内において、第2の領域を有し、第3の開口内において、第3の領域を有し、第1の領域、および前記第3の領域は、第2の領域より低抵抗である半導体装置である。

0015

上記において、半導体装置は、さらに、シリコン、および金属元素の少なくとも一方を含む窒化物を有していてもよく、窒化物は、第1の領域、および第3の領域に接するように設けられることが好ましい。

0016

上記において、半導体装置は、さらに、第4の絶縁体と、第5の絶縁体と、第6の絶縁体と、を有していてもよく、第4の絶縁体は、第1の導電体と、酸化物との間に設けられ、第5の絶縁体は、第4の絶縁体と、酸化物との間に設けられ、第6の絶縁体は、第5の絶縁体と、酸化物との間に設けられることが好ましい。

0017

上記において、第4の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。

0018

上記において、第6の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。

0019

上記において、窒化物は、第6の絶縁体と、第1の領域の間、および第6の絶縁体と、第3の領域の間、に設けられることが好ましい。

0020

上記において、第1の開口の径、および第3の開口の径は、第2の開口の径より大きいことが好ましい。

0021

本発明の一態様は、第1の絶縁膜を形成し、第1の絶縁膜上に、第1の導電膜を形成し、第1の導電膜上に、第2の絶縁膜を形成し、第2の絶縁膜、前記第1の導電膜、および前記第1の絶縁膜を加工し、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、を形成し、第1の絶縁体、および第2の絶縁体を加工して、第1の開口が有する径、および第3の開口が有する径を、第2の開口が有する径より大きくせしめ、第1の開口、第2の開口、および第3の開口内において、第1の絶縁体、第1の導電体、および第2の絶縁体と接するように第3の絶縁体を形成し、第3の絶縁体と接するように、シリコン、および金属元素の少なくとも一方を含む第1の窒化物を形成し、第1の窒化物を加工して、第1の開口内、および第3の開口内に、第3の絶縁体の内側の側壁面概略一致する側壁面を有する第2の窒化物を形成し、第1の開口、第2の開口、および第3の開口内に、第3の絶縁体、および第2の窒化物と接するように酸化物を形成する半導体装置の作製方法である。

0022

上記において、酸化物形成後、加熱処理を行うことが好ましい。

0023

上記において、第3の絶縁体は、第4の絶縁体と、第5の絶縁体と、第6の絶縁体を含む積層構造を有していることが好ましく、第4の絶縁体の形成と、第4の絶縁体の形成後の第5の絶縁体の形成と、第5の絶縁体の形成後の第6の絶縁体の形成により、積層構造を有する第3の絶縁体を形成することが好ましい。

0024

本発明の一態様は、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口の内側に設けられた酸化物と、第1の絶縁体、第1の導電体、および第2の絶縁体と、酸化物との間に設けられた第3の絶縁体と、を有し、第2の開口の径は、第1の開口の径、および第3の開口の径より大きく、酸化物は、第3の絶縁体を介して、第1の絶縁体の側面および上面、第1の導電体の側面、および第2の絶縁体の下面および側面に沿うように設けられ、酸化物は、第1の開口内において、第1の領域を有し、第2の開口内において、第2の領域を有し、第3の開口内において、第3の領域を有し、第1の領域、および第3の領域は、第2の領域より低抵抗である半導体装置である。

0025

また、本発明の一態様は、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、第1の開口、第2の開口、および第3の開口の内側に設けられた酸化物と、第1の絶縁体、第1の導電体、および第2の絶縁体と、酸化物との間に設けられた第3の絶縁体と、酸化物に接する第4の絶縁体と、第4の絶縁体に接する第2の導電体と、を有し、第2の開口の径は、第1の開口の径、および第3の開口の径より大きく、酸化物は、第3の絶縁体を介して、第1の絶縁体の側面および上面、第1の導電体の側面、および第2の絶縁体の下面および側面に沿うように設けられ、第4の絶縁体は、酸化物と第2の導電体の間に設けられ、酸化物は、第1の開口内において、第1の領域を有し、第2の開口内において、第2の領域を有し、第3の開口内において、第3の領域を有し、第1の領域、および第3の領域は、第2の領域より低抵抗である半導体装置である。

0026

上記において、第1の導電体は、第1のゲートとして機能し、第2の導電体は、第2のゲートとして機能することが好ましい。

0027

上記において、酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有することが好ましい。

0028

上記において、酸化物は、第1の層と、第1の層の内側に接して設けられた第2の層と、第2の層の内側に接して設けられた第3の層と、を有し、第2の層のエネルギーギャップは、第1の層のエネルギーギャップより狭く、第2の層のエネルギーギャップは、第3の層のエネルギーギャップより狭いことが好ましい。

0029

上記において、半導体装置は、さらに、第2の開口内に第5の絶縁体を有し、酸化物は、第3の絶縁体と、第5の絶縁体の間に設けられることが好ましい。

0030

上記において、第1の領域、および第3の領域は、第2の領域より、アルゴンを多く含んでいることが好ましい。

0031

上記において、第1の領域、および第3の領域は、第2の領域より、水素窒素、および金属元素の少なくとも一を多く含んでいることが好ましい。

0032

上記において、第3の絶縁体は、第6の絶縁体と、第7の絶縁体と、第8の絶縁体と、を有し、第6の絶縁体は、第1の導電体と、酸化物との間に設けられ、第7の絶縁体は、第6の絶縁体と、酸化物との間に設けられ、第8の絶縁体は、第7の絶縁体と、酸化物との間に設けられることが好ましい。

0033

上記において、第6の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。

0034

上記において、第8の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。

0035

また、本発明の一態様は、第1の絶縁膜を形成し、第1の絶縁膜上に、第1の導電膜を形成し、第1の導電膜上に、第2の絶縁膜を形成し、第2の絶縁膜、第1の導電膜、および第1の絶縁膜を加工し、第1の開口を有する第1の絶縁体と、第1の絶縁体上の、第2の開口を有する第1の導電体と、第1の導電体上の、第3の開口を有する第2の絶縁体と、を形成し、第1の導電体を加工して、第2の開口が有する径を、第1の開口が有する径、および第3の開口が有する径より大きくせしめ、第1の開口、第2の開口、および第3の開口内において、第1の絶縁体、第1の導電体、および第2の絶縁体と接するように第3の絶縁体を形成し、第3の絶縁体と接するように、酸化物を形成し、酸化物と接するように第3の絶縁膜を形成し、第3の絶縁膜を加工して、第2の開口内に、酸化物の内側の側壁面と概略一致する側壁面を有する第4の絶縁体を形成し、第4の絶縁体をマスクとして、酸化物の一部に対して低抵抗化処理を行う半導体装置の作製方法である。

0036

上記において、低抵抗化処理は、酸化物に元素を添加する処理であることが好ましい。

0037

上記において、元素は、アルゴン、水素、ホウ素、炭素、窒素、フッ素リン硫黄塩素ヘリウムネオンクリプトンキセノン、アルミニウム、ルテニウムチタンタンタルタングステンクロムインジウムから選ばれた、少なくとも一であることが好ましい。

0038

上記において、低抵抗化処理は、プラズマ処理イオンインプランテーション処理、イオンドーピング処理、および逆スパッタ処理のいずれか一であることが好ましい。

発明の効果

0039

本発明の一態様により、良好な電気特性を有し、トラップセンターの形成が抑制された半導体装置を提供することが可能となる。

0040

また、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセル(メモリトランジスタともいう)を積層した新規な構造の半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。

0041

または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。

0042

また、回路動作において、消費電力の低減された半導体装置を提供することができる。または、回路動作において、消費電力の低減された半導体装置を有するモジュールを提供することができる。または、回路動作において、消費電力の低減された半導体装置、またはモジュールを有する電子機器を提供することができる。

0043

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0044

本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する上面図および断面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する上面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る記憶装置の構成例を示す機能ブロック図、メモリストリングの構成例を示す回路図。
本発明の一態様に係る記憶装置の構成例を示す機能ブロック図。
本発明の一態様に係るメモリセルアレイの3次元構造例を示す図。
本発明の一態様に係るメモリセルアレイの3次元構造例を示す図。
本発明の一態様に係るメモリセルアレイの3次元構造例を示す図。
本発明の一態様に係る記憶装置の動作を説明するための回路図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する上面図および断面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する上面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置を説明する断面図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る記憶装置の模式図。
本発明の一態様に係るAIステムの構成例を示すブロック図。
本発明の一態様に係るAIシステムの応用例を説明するブロック図。
本発明の一態様に係るAIシステムを組み込んだICの構成例を示す斜視模式図。
本発明の一態様に係る電子機器を示す図。
本発明の一態様に係る電子機器を示す図。

実施例

0045

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0046

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

0047

また、本明細書などにおいて、第1、第2等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

0048

また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0049

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極配線をはじめ、トランジスタなどのスイッチング素子抵抗素子インダクタキャパシタ、その他の各種機能を有する素子などが含まれる。

0050

なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。

0051

また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

0052

また、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。

0053

また、本明細書において、結晶三方晶または菱面体晶である場合、六方晶系として表す。

0054

なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。

0055

本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OSFETと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

0056

また、本明細書等について、In:Ga:Zn=4:2:3またはその近傍とは、原子数の総和に対して、Inが4の場合、Gaが1以上3以下(1≦Ga≦3)であり、Znが2以上4.1以下(2≦Zn≦4.1)とする。また、In:Ga:Zn=5:1:6またはその近傍とは、原子数の総和に対して、Inが5の場合、Gaが0.1より大きく2以下(0.1<Ga≦2)であり、Znが5以上7以下(5≦Zn≦7)とする。また、In:Ga:Zn=1:1:1またはその近傍とは、原子数の総和に対して、Inが1の場合、Gaが0.1より大きく2以下(0.1<Ga≦2)であり、Znが0.1より大きく2以下(0.1<Zn≦2)とする。

0057

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成、作製方法、回路構成、および動作について、図1乃至図36を参照して説明する。

0058

(メモリトランジスタMT、メモリセルアレイ700)
はじめに、半導体装置のメモリトランジスタMT、およびメモリセルアレイ700の構成について、図1乃至図3を参照して説明する。図1は、メモリセルアレイ700の断面図である。図2(A)は、メモリセルアレイ700の上面図である。なお、図2(A)は、図1にA5−A6の一点鎖線で示した面における上面図であり、一部の構成要素を省略して示している。また、図1は、図2(A)にA1−A2の一点鎖線で示す部位の断面図である。また、図2(B)は、図2(A)にA3−A4の一点鎖線で示す部位の断面図であり、メモリストリングの一例を説明する断面図である。また、図3(A)は、図1において、一点鎖線791で囲まれた部分を拡大した断面図であり、メモリセルとして機能するメモリトランジスタMTの一例を説明する図である。また、図3(B)は、図1において、一点鎖線792で囲まれた部分を拡大した断面図であり、選択トランジスタとして機能するトランジスタの一例を説明する図である。なお、以下においては、図1、および図2に示すように、x軸、y軸、z軸からなる直交座標系を便宜上設定して説明する。ここで、x軸およびy軸は、メモリセルアレイ700を設ける基体720の上面に平行にとり、z軸は基体720の上面に垂直にとる。

0059

メモリセルアレイ700は、基体720上に、絶縁体721を有し、絶縁体721上に、導電体701(導電体701_1乃至導電体701_m:mは、2以上の自然数)、および絶縁体722(絶縁体722_1乃至絶縁体722_m)、が交互に積層された積層体を有し、該積層体上に導電体702を有し、導電体702、および該積層体上に絶縁体724を有し、絶縁体724、導電体702、該積層体、および絶縁体721を貫通するように形成された開口部の内側に、絶縁体703(絶縁体703_1乃至絶縁体703_4)を有し、絶縁体703の内側に酸化物704(酸化物704_1乃至酸化物704_4)を有し、絶縁体703と、酸化物704の間に、酸化物704の一部と接するように設けられた、金属元素、水素、窒素の少なくとも一を含む層716を有し、酸化物704の内側に絶縁体711(絶縁体711_1乃至絶縁体711_4)を有し、絶縁体711の内側に、導電体712(導電体712_1乃至導電体712_4)を有し、酸化物704_1乃至酸化物704_4の上端部と、それぞれ電気的に接続する導電体705(導電体705_1乃至導電体705_4)を有し、酸化物704_1乃至酸化物704_4の下端部と、それぞれ電気的に接続する導電体706(導電体706_1乃至導電体706_4)を有し、絶縁体724、および導電体705上に、絶縁体717、および絶縁体713を有し、導電体712_1乃至導電体712_4と、それぞれ電気的に接続する導電体714、および導電体715を有し、導電体701_1乃至導電体701_mと、それぞれ電気的に接続する導電体707(導電体707_1乃至導電体707_m)を有し、導電体707_1乃至導電体707_mと、それぞれ電気的に接続する導電体708(導電体708_1乃至導電体708_m)を有する。なお、図1、および図2では、複数の導電体701を表すために、導電体701を4段以上表示しているが、本実施の形態は図1に限られることなく、少なくとも導電体701を2段以上有していればよい。

0060

ここで、図1および図2(A)に示すように、導電体701はx軸方向に延伸して設けられる。また、図1および図2(B)に示すように、絶縁体703および酸化物704はz軸方向に延伸して設けられる。つまり、導電体701と、絶縁体703および酸化物704と、は互いに垂直に交差して設けられることが好ましい。また、図1に示すように、導電体707はz軸方向に延伸して設けられる。また、導電体708をy軸方向に延伸して設けてもよい。また、導電体705に接続されるビット線BLとして機能する導電体をy軸方向に延伸して設けてもよい。なお、導電体705の一部をビット線BLとして機能させ、導電体705をy軸方向に延伸して設けてもよい。

0061

導電体712は、柱状に形成されており、z軸方向に延伸して設けられる。また、導電体712を囲うように絶縁体711が設けられ、さらに絶縁体711を囲うように酸化物704が設けられ、それぞれz軸方向に延伸して設けられる。別言すると、z軸方向に延伸して設けられた柱状の酸化物704の内部に、導電体712が芯のように設けられ、酸化物704と導電体712の間に、絶縁体711が設けられる。また、絶縁体703は、柱状の酸化物704の側周辺を囲うように設けられている。また、導電体707は、柱状に形成されており、z軸方向に延伸して設けられる。

0062

絶縁体721、絶縁体722、および絶縁体724に形成される開口の径は、導電体701、および導電体702に形成される開口の径より大きく、層716は、絶縁体721、絶縁体722、および絶縁体724の側面に、絶縁体703を介して設けられる。層716は、酸化物704の一部と接することにより、当該領域を低抵抗化し、低抵抗領域を形成する。酸化物704が低抵抗領域を有することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。

0063

柱状の酸化物704は、z軸方向の下端において、導電体706と電気的に接続し、上端において、導電体705と電気的に接続する。また、図2(B)に示すように、導電体706は、隣り合う2つの柱状の酸化物704の下端と電気に接続し、該2つの柱状の酸化物704の上端は、それぞれ、電気的に分離した導電体705と、電気的に接続する。本実施の形態では、2つの柱状酸化物704を導電体706で電気的に接続したU字型のメモリストリングについて説明するが、本発明は、これに限らない。例えば、導電体706を、ビット線BLおよびソース線SLの一方とし、導電体705を、ビット線BLおよびソース線SLの他方としてもよい。この場合、導電体706は、複数の柱状酸化物704と電気的に接続してもよいし、一つの柱状酸化物704と電気的に接続してもよい。また、導電体705は、複数の柱状酸化物704と電気的に接続してもよいし、一つの柱状酸化物704と電気的に接続してもよい。

0064

柱状酸化物704の下端をビット線BLおよびソース線SLの一方と電気的に接続し、上端を他方と電気的に接続する場合、柱状酸化物704の下端付近と、上端付近に選択トランジスタを設けることが好ましい。例えば、導電体706をビット線BLの一部、導電体705をソース線SLの一部とした場合、導電体706とメモリトランジスタMTの間に、選択トランジスタSST、導電体705とメモリトランジスタMTの間に、選択トランジスタSDTを設ける。

0065

ここで、導電体701と、絶縁体703および酸化物704と、が交差する領域およびその近傍がメモリトランジスタMTとして機能する。また、導電体702と、絶縁体703および酸化物704と、が交差する領域およびその近傍が選択トランジスタとして機能する。これらのメモリトランジスタMTおよび選択トランジスタのチャネル長方向はz軸に平行になる。メモリトランジスタMTおよび選択トランジスタが電気的に直列に接続されており、これらがメモリストリングを構成している。

0066

図3(A)は、図1において、一点鎖線791で囲まれた部分を拡大した断面図であり、k段目(kは、2以上m−1以下の整数)のメモリトランジスタMTの断面を示す図である。メモリトランジスタMTは、導電体701_kと、絶縁体703(絶縁体703a、絶縁体703b、および絶縁体703c)と、酸化物704(酸化物704a、酸化物704b、および酸化物704c)と、を有する。また、導電体712、および絶縁体711を有していてもよい。

0067

導電体701_kは、メモリトランジスタMTのゲートとして機能し、絶縁体703aは、ゲート絶縁層として機能し、絶縁体703bは、電荷蓄積層として機能し、絶縁体703cは、トンネル絶縁層として機能する。

0068

詳細は後述するが、酸化物704は、酸化物704a、酸化物704b、および酸化物704cを有しており、酸化物704aは、酸化物704bに対して、相対的にエネルギーギャップが広く、酸化物704cは、酸化物704bに対して、相対的にエネルギーギャップが広い。別言すると、酸化物704bは、酸化物704aおよび酸化物704cに対して、相対的にエネルギーギャップが狭い。

0069

また、酸化物704の内、導電体701_kと同じ層に位置する領域734は、チャネル形成領域として機能する。また、酸化物704の内、金属元素、水素、および窒素の少なくとも一を含む層716と接する領域731(領域731a、領域731b)は、低抵抗領域として機能する。また、領域734と領域731の間に位置する領域732(領域732a、領域732b)は、接合領域として機能する。領域732は、領域734よりも低抵抗であることが好ましい。また、領域732は、領域731と同程度の抵抗値を有していてもよいし、領域731より抵抗が高くてもよい。領域732は、領域734と同様にチャネル形成領域として機能してもよいし、領域731と同様に低抵抗領域として機能してもよい。

0070

k段目のメモリトランジスタMTは、k−1段目のメモリトランジスタMT、または、k+1段目のメモリトランジスタMTと、低抵抗領域を共有する。酸化物704は、チャネル形成領域と、低抵抗領域が交互に積層された構造を有する。酸化物704が低抵抗領域を有することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。

0071

導電体712を設ける場合、導電体701_kは、第1のゲートとして機能し、導電体712は、第2のゲートとして機能する。なお、第1のゲートを、単にゲート、またはコントロールゲートと呼び、第2のゲートをバックゲートと呼ぶことがある。また、酸化物704と、導電体712の間には、絶縁体711が設けられ、第2のゲート絶縁層として機能する。このとき、絶縁体703aは、第1のゲート絶縁層として機能する。メモリトランジスタMTの回路動作において、第2のゲートとして機能する導電体712の電位を制御することで、メモリトランジスタMTの消費電力を低減することができる。

0072

図3(B)は、図1において、一点鎖線792で囲まれた部分を拡大した断面図であり、選択トランジスタ(ビット線側トランジスタ:SDT、およびソース線側トランジスタ:SST)の断面を示す図である。選択トランジスタは、導電体702と、絶縁体703(絶縁体703a、絶縁体703b、および絶縁体703c)と、酸化物704(酸化物704a、酸化物704b、および酸化物704c)と、を有する。また、導電体712、および絶縁体711を有していてもよい。

0073

導電体702は、選択トランジスタのゲートとして機能し、絶縁体703aは、ゲート絶縁層として機能する。ゲート絶縁層は、少なくとも絶縁体703aを有していればよく、絶縁体703b、および絶縁体703cは、設けなくてもよい。あるいは、絶縁体703a、絶縁体703b、および絶縁体703cを設けた後、部分的に絶縁体703b、および絶縁体703cを除去してもよい。

0074

酸化物704は、酸化物704a、酸化物704b、および酸化物704cを有しており、酸化物704aは、酸化物704bに対して、相対的にエネルギーギャップが広く、酸化物704cは、酸化物704bに対して、相対的にエネルギーギャップが広い。別言すると、酸化物704bは、酸化物704aおよび酸化物704cに対して、相対的にエネルギーギャップが狭い。

0075

また、酸化物704の内、導電体702と同じ層に位置する領域734は、チャネル形成領域として機能する。また、酸化物704の内、金属元素、水素、および窒素の少なくとも一を含む層716と接する領域731(領域731a、領域731b)は、低抵抗領域として機能する。また、領域734と領域731の間に位置する領域732(領域732a、領域732b)は、接合領域として機能する。領域732は、領域734よりも低抵抗であることが好ましい。また、領域732は、領域731と同程度の抵抗値を有していてもよいし、領域731より抵抗が高くてもよい。領域732は、領域734と同様にチャネル形成領域として機能してもよいし、領域731と同様に低抵抗領域として機能してもよい。

0076

導電体712を設ける場合、導電体702は、第1のゲートとして機能し、導電体712は、第2のゲートとして機能する。なお、第1のゲートを、単にゲート、またはトップゲートと呼び、第2のゲートをバックゲートと呼ぶことがある。また、酸化物704と、導電体712の間には、絶縁体711が設けられ、第2のゲート絶縁層として機能する。このとき、絶縁体703aは、第1のゲート絶縁層として機能する。第2のゲートとして機能する導電体712により、選択トランジスタのしきい値を制御することができる。

0077

なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。

0078

メモリセルアレイ700を設ける基体720は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁体が形成された半導体基板絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコンシリコンゲルマニウムヒ化ガリウムリン化インジウム酸化亜鉛酸化ガリウムなどの半導体基板などを用いればよい。また、絶縁体基板としては、例えば、ガラス基板石英基板サファイア基板、安定化ジルコニア基板イットリア安定化ジルコニア基板など)、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などを用いてもよい。また、導電体基板としては、黒鉛基板金属基板合金基板導電性樹脂基板などを用いればよい。

0079

導電体701は、メモリトランジスタMTのゲートとして機能し、ワード線と電気的に接続する。すなわち、導電体701、導電体707、および導電体708は、ワード線の一部としても機能する。ここで、導電体701は、図1に示すように、下層の導電体701が上層の導電体701よりA2側に延伸した、階段状に設けられることが好ましい。このように、導電体701を設けることにより、下層の導電体701の上面の一部の領域が、より上層の導電体701と重ならないので、導電体701各層の当該領域と各導電体707を接続させることができる。

0080

導電体701として、シリコンや、金属など、導電性を有する材料を用いることができる。導電体701として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、p型不純物やn型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体701として用いることができる。また、金属材料を導電体701に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウムニオブマンガンマグネシウムジルコニウムベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。

0081

導電体702は、導電体701の上に設けられる。導電体702は、選択トランジスタ(ビット線側選択トランジスタ:SDT、およびソース線側選択トランジスタ:SST)のゲートとして機能し、配線DGL、または配線SGLと電気的に接続する。すなわち、導電体702は、配線DGL、または配線SGLの一部としても機能する。また、導電体702は、導電体701と同様の材料を用いることができる。また、導電体702は、導電体701と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体701、および導電体702の材料は、用途に応じて、仕事関数などを考慮し、決定すればよい。

0082

導電体701、および導電体702の上層、および下層に設けられる絶縁膜として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。酸化シリコン酸化窒化シリコン窒化酸化シリコン窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、該絶縁膜に用いることは好適である。

0083

一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることも可能だが、これらは比誘電率が高いため、導電体701間、または導電体701および導電体702の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該絶縁膜に用いる材料を決めることができる。

0084

絶縁体703は、絶縁体703a、絶縁体703b、および絶縁体703cを有する。絶縁体703aは、導電体701側に設けられ、絶縁体703cは、酸化物704側に設けられ、絶縁体703bは、絶縁体703aと絶縁体703cの間に設けられる。絶縁体703aは、ゲート絶縁層として機能し、絶縁体703bは、電荷蓄積層として機能し、絶縁体703cは、トンネル絶縁層として機能する。

0085

なお、選択トランジスタは、メモリトランジスタMTと同じ構造でもよい。一方、図3(B)に示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設けなくてもよい。ビット線側トランジスタ:SDT、およびソース線側トランジスタ:SSTにおいて、絶縁体703bおよび絶縁体703cを除去し、絶縁体703として絶縁体703aのみを設ける構成にしてもよい。また、図3(B)において、酸化物704は、酸化物704a、酸化物704b、および酸化物704cの3層構造としているが、これに限らない。酸化物704は、酸化物704a、および酸化物704bの2層構造を有していてもよいし、4層以上の積層構造でもよい。また、第2のゲート電極として、導電体712を設けてもよい。この場合、導電体702は、第1のゲート電極として機能し、絶縁体703aは、第1のゲート絶縁膜として機能し、絶縁体711は第2のゲート絶縁膜として機能する。導電体712により、選択トランジスタのしきい値を制御することができる。

0086

絶縁体703aとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体703aとしてもよい。

0087

絶縁体703bは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。

0088

絶縁体703cとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体703cとしてもよい。また、絶縁体703cは、絶縁体703aより薄いことが好ましい。詳細は後述するが、メモリトランジスタMTへのデータの書き込み、または消去において、絶縁体703cを通って、酸化物704と絶縁体703bの間で、電荷の移動が行われる。すなわち、絶縁体703cは、トンネル絶縁層として機能する。

0089

特に、導電体701、導電体702、および絶縁膜を有する積層体に設けられた開口に絶縁体703を形成する場合、開口の底部に形成された絶縁体703は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶縁体703cは、側面においても、プラズマラジカルガス薬液などに曝される。これらによって絶縁体703cの側面がダメージを受けると、絶縁体703cにトラップセンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの生成を抑制するためには、絶縁体703cの側面は、エッチングによるダメージに対して高い耐性を有していることが求められる。この場合、絶縁体703cとして、酸化アルミニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミニウムの積層を用いることが好ましい。

0090

絶縁体703a、絶縁体703b、および絶縁体703cは、ALD(Atomic Layer Deposition)法やCVD(Chemical Vapor Deposition)法を用いて形成することができる。また、絶縁体703a、絶縁体703b、および絶縁体703cの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバー方式の成膜装置を用いて、大気雰囲気曝すことなく、連続で成膜することが好ましい。

0091

酸化物704は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。

0092

例えば、酸化物704として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウムイットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタンセリウムネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物704として、In−Ga酸化物、In−Zn酸化物を用いてもよい。

0093

酸化物704は、絶縁体703c側に設けられる酸化物704aと、酸化物704aの内側に設けられる酸化物704bと、酸化物704bの内側に設けられる酸化物704cと、を有することが好ましい。このとき、酸化物704aは、酸化物704bに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。また、酸化物704cは、酸化物704bに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギーギャップの狭い酸化物をナローギャップと呼ぶことがある。

0094

酸化物704a、および酸化物704cをワイドギャップとし、酸化物704bをナローギャップとする場合、酸化物704a、および酸化物704cの伝導帯下端のエネルギーが、酸化物704bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物704a、および酸化物704cの電子親和力が、酸化物704bの電子親和力より小さいことが好ましい。

0095

また、酸化物704a、酸化物704b、および酸化物704cは、各金属原子原子数比が異なる組み合わせにすることが好ましい。具体的には、酸化物704a、および酸化物704cに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物704bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物704a、および酸化物704cに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物704bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物704bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物704a、および酸化物704cに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。

0096

酸化物704a、および酸化物704cには、例えばIn:Ga:Zn=1:3:4、In:Ga:Zn=1:3:2、またはIn:Ga:Zn=1:1:1の組成およびその近傍の組成を有する金属酸化物を用いることができる。また、酸化物704bには、例えばIn:Ga:Zn=4:2:3から4.1、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=5:1:6の組成およびその近傍の組成を有する金属酸化物を用いることができる。これらの酸化物704a、酸化物704b、および酸化物704cを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物704a、および酸化物704cを、In:Ga:Zn=1:3:4の組成およびその近傍の組成を有する金属酸化物、酸化物704bを、In:Ga:Zn=4:2:3から4.1の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。

0097

また、酸化物704a、および酸化物704cとして、後述する、CAAC−OSを用い、酸化物704bとして、CAC−OSを用いることが好ましい。酸化物704a、および酸化物704cとして、CAAC−OSを用いる場合、c軸は、図1、および図2などに示すx−y平面に平行、すなわちz軸に垂直で、かつ開口の側面から中心に向かうように配向することが好ましい。

0098

ここで、酸化物704aと酸化物704bの接合部、および酸化物704cと酸化物704bの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物704aと酸化物704bの接合部、および酸化物704cと酸化物704bの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物704aと酸化物704bとの界面、および酸化物704cと酸化物704bとの界面において形成される混合層欠陥準位密度を低くするとよい。

0099

具体的には、酸化物704a、酸化物704b、および酸化物704cが、酸素以外に共通の元素を有する(主成分とする。)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物704bがIn−Ga−Zn酸化物の場合、酸化物704a、および酸化物704cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。これにより、酸化物704aと酸化物704bとの界面、および酸化物704cと酸化物704bとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタMTは高いオン電流を得られる。

0100

なお、酸化物704として用いることができる金属酸化物のより詳細な説明については、後述する。

0101

図3(A)は、図1において一点鎖線791で囲まれたメモリトランジスタMTの拡大図である。図3(A)に示すように、酸化物704bは、酸化物704aと酸化物704cに挟まれるように設けられている。このような構成において、酸化物704に、導電体705から導電体706への方向、あるいは導電体706から導電体705への方向にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このため、上記構成を用いる場合、ナローギャップである酸化物704bをワイドギャップである酸化物704a、および酸化物704cで挟むことにより、酸化物704を流れるキャリアを酸化物704bに閉じ込めることができ、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

0102

また、酸化物704bと、絶縁体703cと、の間に酸化物704aを設けることで、キャリアパスとなる酸化物704bと、絶縁体703cが直接接することがなく、トラップセンターの形成を抑制することができる。半導体(酸化物半導体)と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタの信頼性や、オンオフ特性に悪影響を及ぼす恐れがある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。

0103

なお、酸化物704に低抵抗領域を設けるため、酸化物704の一部に接するように、金属元素、水素、および窒素のいずれか一を含む層716を設けることが好ましい。層716は、絶縁体721、絶縁体722、および絶縁体724の側面に絶縁体703を介して設けられる。詳細は後述するが、絶縁体721、絶縁体722、および絶縁体724に形成される開口の径は、導電体701、および導電体702に形成される開口の径より大きく、層716は、絶縁体721、絶縁体722、および絶縁体724と同じ層のみに存在する。そのため、酸化物704は、絶縁体703と接する領域と、層716と接する領域を有する。

0104

層716は、酸化物704に水素を供給する機能、酸化物704に窒素を供給する機能、および酸化物704から酸素を引き抜く機能、の少なくとも一を有することが好ましい。このような機能を有する層716が、酸化物704と接することで、酸化物704内にキャリアが生成される。

0105

具体的には、酸化物704から酸素が引き抜かれることにより、酸化物704には、酸素欠損が生じる。この酸素欠損に水素がトラップされることにより、キャリアが生成される。または、生じた酸素欠損に窒素がトラップされる場合、2つのインジウムと結合していた酸素と窒素が置換されることになる。これら2つのインジウムに窒素が結合するとき、窒素は、不対電子を持ち、キャリアとして機能することが考えられる。

0106

酸化物704に水素を供給する機能を有する材料として、水素を含む窒化シリコンを用いることができる。また、形成時に水素を含むガスを用いて形成される材料を用いることができ、モノシランジシランアンモニアなどを用いて形成される、シリコン、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。酸化物704に窒素を供給する機能を有する材料として、シリコンや金属元素を含む窒化物を用いることができる。このような材料として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、などを用いることができる。また、アルミニウム、タンタル、チタンの一、または複数を含む窒化物を用いることができる。具体的には、窒化アルミニウム窒化タンタル窒化チタン、アルミニウムとタンタルを含む窒化物、アルミニウムとチタンを含む窒化物などを用いることができる。

0107

酸化物704と、金属元素、水素、および窒素のいずれか一を含む層716を接するように設けた後、熱処理を行うことが好ましい。熱処理を行うことで、酸素の引き抜き、水素の供給、あるいは、窒素の供給が促進され、効率的に酸化物704を部分的に低抵抗化することができる。このように、酸化物704に低抵抗領域を設けることで、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。

0108

導電体712を設ける場合、導電体712として、導電体701と同様な材料を用いることができる。導電体712は、アスペクト比の大きい開口内部(別言すると、酸化物704、および絶縁体711の凹部)に形成する必要があるため、CVD法、ALD法、または、メッキ法にて形成されることが好ましい。この時、絶縁体711は、絶縁体703と同様の材料を用いることができる。

0109

また、酸化物704cの内側に絶縁体711を設ける場合、絶縁体711は、酸化物704に酸素を供給できる材料、または水素や窒素などの不純物を供給できる材料であることが好ましい。絶縁体711として、水素や窒素を極力含まない酸化物を用いることで、酸化物704に酸素を供給できる場合がある。酸化物704に酸素を供給することで、酸化物704中に含まれる水素や水などの不純物を除去することができ、酸化物704は高純度化する。不純物が極力低減された酸化物を酸化物704として用いることで、メモリトランジスタMT、および当該メモリトランジスタMTを用いた半導体装置は、高い信頼性を得ることができる。

0110

また、絶縁体711として、水素や窒素を含む酸化物を用いることで、酸化物704に水素や窒素を供給できる場合がある。酸化物704に水素や窒素を供給することで、酸化物704の抵抗値が下がる場合がある。酸化物704の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、メモリトランジスタMTを動作させることができる。また、メモリトランジスタMTのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

0111

なお、メモリトランジスタMTが設けられる、積層体に形成された開口は、図2(A)等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体703、および酸化物704の上面形状も変化することがある。また、当該開口は、上方(導電体705側)の開口の断面積に比較して下方(導電体706側)の開口の断面積が狭くなる形状としてもよい。

0112

酸化物704、絶縁体703、および導電体701(導電体701_1乃至導電体701_mのいずれか一)により、メモリトランジスタMTが構成される。図1、および図2には、メモリトランジスタMTがm段(mは2以上の自然数)積層している例を示している。なお、図1、および図2では、複数の導電体701を表すために、導電体701を4段以上表示しているが、本実施の形態は図1に限られることなく、少なくとも導電体701を2段以上有していればよい。

0113

導電体705は、酸化物704と電気的に接続し、ソース線SL、またはビット線BLの一部として機能する。導電体705として、金属元素を含む導電性材料を用いることが好ましい。あるいは、導電体705として、層716に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、上述した通り、酸化物704の一部は、低抵抗化する。また、導電体705と酸化物704の界面には、導電体705が有する金属元素と、酸化物704の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体705と、酸化物704とのコンタクト抵抗が低減するため好ましい。または、酸化物704に含まれる酸素を、導電体705が吸収し、酸化物704の、導電体705と酸化物704の界面近傍の抵抗を低減することで、導電体705と、酸化物704とのコンタクト抵抗を低減することができる。

0114

導電体705として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。

0115

導電体706は、図2(B)に示すように、ビット線BLの一部として機能する導電体705と電気的に接続する酸化物704と、ソース線SLの一部として機能する導電体705と電気的に接続する酸化物704と、を電気的に接続することで、メモリストリングを構成する。図2(A)の点線で囲まれた領域は、メモリストリングを表している。すなわち、図2(A)では、4つのメモリストリングを有するメモリセルアレイ700を示している。

0116

導電体706は、導電体705と同様の材料を用いることができる。あるいは、導電体706として、層716に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、上述した通り、酸化物704の一部は、低抵抗化する。また、導電体706は、導電体705と同じ材料を用いてもよいし、異なる材料を用いてもよい。

0117

また、導電体706と酸化物704の界面には、導電体706が有する金属元素と、酸化物704の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体706と、酸化物704とのコンタクト抵抗が低減するため好ましい。または、酸化物704に含まれる酸素を、導電体706が吸収し、酸化物704の、導電体706と酸化物704の界面近傍の抵抗を低減することで、導電体706と、酸化物704とのコンタクト抵抗を低減することができる。

0118

(メモリセルアレイ700A)
図4は、メモリトランジスタMTを6段有するメモリセルアレイ700を複数組み合わせたメモリセルアレイ700Aを説明する上面図である。なお、図4では、説明を容易にするため、一部の構成要素を省略している。例えば、導電体701上に設けられる選択トランジスタ(ビット線側トランジスタ:SDT、およびソース線側トランジスタ:SST)や、それらの構成要件である導電体702は、省略している。また、ビット線BLやソース線SLの一部として機能する導電体705、ワード線WLの一部として機能する導電体708、および第2のゲートとして機能する導電体712と電気的に接続する配線BGの一部として機能する導電体715は、実線にて示している。

0119

メモリセルアレイ700Aにおいて、各メモリセルアレイ700は、6段のメモリトランジスタMTを有するメモリストリングを4つ有する。

0120

メモリストリングのビット線側の端は、それぞれ異なるビット線BL(BL_1乃至BL_4)と電気的に接続する。一方、メモリストリングのソース線側の端は、ソース線SLと電気的に接続されており、共通の電位が与えられている。ソース線SLは、接地されていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電位を変動させてもよい。

0121

導電体701_1乃至導電体701_6は、それぞれ異なるワード線WLと電気的に接続する。ビット線側の導電体701_1乃至導電体701_6は、それぞれWLa_1乃至WLa_6と電気的に接続し、ソース線側の導電体701_1乃至導電体701_6は、それぞれWLb_1乃至WLb_6と電気的に接続する。

0122

導電体712は、配線BGと電気的に接続する。図4では、列方向に配列された導電体712が共通の配線BGと電気的に接続する例を示しているが、本発明は、これに限らない。行方向に配列された導電体712が共通の配線BGと電気的に接続してもよい。また、配線BG毎に異なる電位を印加してもよい。また、複数の配線BGに同じ電位が印加されてもよい。この場合、複数の配線BGは、お互いに電気的に接続されていることが好ましい。複数の配線BGとは、メモリセルアレイ700Aが有する全ての配線BGを指す場合がある。

0123

また、配線BGに、任意の電位を印加するためには、配線BGは、配線BGの電位を制御する回路(例えばBGドライバ、またはBGドライバ回路と呼ぶ場合がある。また、単にドライバ、またはドライバ回路と呼ぶ場合がある。)と電気的に接続されていることが好ましい。BGドライバ回路は、配線BG毎に設けてもよいし、一つのBGドライバ回路に複数の配線BGが電気的に接続されていてもよい。例えば、メモリセルアレイ700Aは、一つのBGドライバ回路を有し、メモリセルアレイ700Aが有する全ての配線BGが該BGドライバ回路と電気的に接続されていてもよい。

0124

ビット線BL(BL_1乃至BL_4)、およびワード線WL(WLa_1乃至WLa_6、およびWLb_1乃至WLb_6)を適宜選択することで、メモリセルアレイ700内の任意のメモリトランジスタMTを選択することができる。また、選択されたメモリトランジスタMTに対して、書き込み、読み出し、消去などを行うことができる。

0125

また、各メモリストリングには、選択トランジスタ(図示しない)が設けられているため、メモリセルアレイ700A内の任意のメモリセルアレイ700を選択し、選択されたメモリセルアレイ700内の任意のメモリトランジスタMTに対して、書き込み、読み出し、消去などを行うことができる。

0126

(記憶装置750の構成例)
図5に、メモリセルアレイ700Aを、回路300の上に積層して設けた記憶装置750の構成例を示す。図5に示すように、メモリセルアレイ700Aは、トランジスタ301、トランジスタ302、およびトランジスタ303を有する回路300が形成されている領域に積層して設けられている。なお、トランジスタ301、およびトランジスタ302により、センスアンプ304を構成し、トランジスタ303は、列選択スイッチとして機能する。具体的には、メモリセルアレイ700Aのビット線BLは、トランジスタ301のソースおよびドレインの一方と電気的に接続し、トランジスタ301のゲートは、トランジスタ302のソースおよびドレインの一方と電気的に接続し、トランジスタ302のゲートは、トランジスタ301のソースおよびドレインの他方と電気的に接続する。また、トランジスタ301のソースおよびドレインの一方と、トランジスタ302のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ303のソースおよびドレインの一方と電気的に接続する。これにより記憶装置750のレイアウト面積縮小することができる。なお、図5には、10段のメモリトランジスタMTが設けられ、1のメモリストリングあたり、20個のメモリトランジスタMTを設けた例を示している。ただし、メモリトランジスタMTを積層する段数は、これに限らない。例えば、32段、64段、128段積層してもよいし、200段以上積層してもよい。

0127

メモリセルアレイ700Aのビット線BLは、絶縁体726、絶縁体722などに、埋め込まれるように形成された導電体752を介して、センスアンプ304や、列選択スイッチとして機能するトランジスタ303と電気的に接続している。なお、回路300が有する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路行デコーダ行ドライバソース線ドライバ入出力回路など、記憶装置750の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。

0128

トランジスタ301、トランジスタ302、およびトランジスタ303は、基板311上に設けられ、それぞれ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。なお、図5に示すように、一つの低抵抗領域を、トランジスタ301およびトランジスタ302の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。

0129

トランジスタ301、トランジスタ302、およびトランジスタ303は、チャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ301、トランジスタ302、およびトランジスタ303は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。

0130

トランジスタ301、トランジスタ302、およびトランジスタ303は、それぞれpチャネル型、あるいはnチャネル型のいずれでもよいが、トランジスタ301とトランジスタ302は、それぞれ異なる極性を有するトランジスタであることが好ましい。

0131

半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAsガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ301、トランジスタ302、およびトランジスタ303をHEMT(High Electron Mobility Transistor)としてもよい。

0132

低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。

0133

絶縁体315は、トランジスタ301、トランジスタ302、およびトランジスタ303のゲート絶縁膜として機能する。

0134

ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

0135

なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

0136

また、導電体316の上方には、エッチストッパーとして機能する絶縁体317が設けられていることが好ましい。また、絶縁体315の側面には、スペーサーとして機能する絶縁体318が設けられていることが好ましい。絶縁体317および絶縁体318を設けることで、低抵抗領域314a、および低抵抗領域314bと導電体328が電気的に接続する領域が自己整合的に定めることができる。よって、低抵抗領域314a、および低抵抗領域314bの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体328を形成することで、低抵抗領域314a、および低抵抗領域314bと導電体328の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域314a、および低抵抗領域314bと導電体328とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体317、および絶縁体322に埋め込まれるように、導電体316と電気的に接続する導電体329を設けてもよい。

0137

トランジスタ301、トランジスタ302、およびトランジスタ303を覆って、絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327が順に積層して設けられている。

0138

絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

0139

絶縁体322は、その下方に設けられるトランジスタ301などによって生じる段差平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。

0140

また、絶縁体324には、基板311、またはトランジスタ301などから、メモリセルアレイ700Aが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

0141

水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、メモリトランジスタMT等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、メモリトランジスタMTと、トランジスタ301などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

0142

水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm2以下であればよい。

0143

なお、絶縁体326、および絶縁体327は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326、および絶縁体327の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326、および絶縁体327の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

0144

また、絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327にはメモリセルアレイ700Aと電気的に接続する導電体328、導電体329、および導電体330等が埋め込まれている。なお、導電体328、導電体329、および導電体330はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

0145

各プラグ、および配線(導電体328、導電体329、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

0146

絶縁体327、および導電体330上に、配線層を設けてもよい。例えば、図5において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線としての機能を有する。なお導電体356は、導電体328、導電体329、および導電体330と同様の材料を用いて設けることができる。

0147

なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ301などと、メモリトランジスタMTとは、バリア層により分離することができ、トランジスタ301などからメモリトランジスタMTへの水素の拡散を抑制することができる。

0148

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ301などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。

0149

絶縁体354、および導電体356上に、配線層を設けてもよい。例えば、図5において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線としての機能を有する。なお導電体366は、導電体328、導電体329、および導電体330と同様の材料を用いて設けることができる。

0150

なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ301などと、メモリトランジスタMTとは、バリア層により分離することができ、トランジスタ301などからメモリトランジスタMTへの水素の拡散を抑制することができる。

0151

絶縁体364、および導電体366上には絶縁体722が設けられ、さらに絶縁体722の上方には、メモリセルアレイ700Aが設けられている。絶縁体364と絶縁体722の間に、絶縁体324と同様の材料を用いたバリア膜を設けてもよい。

0152

図5では、2つの柱状酸化物704を導電体706で電気的に接続したU字型のメモリストリングを有するメモリセルアレイ700Aの例を示したが、本発明はこれに限らない。図6は、8段のメモリトランジスタMTと、2つの選択トランジスタ(SDT、SST)を有する柱状酸化物704において、1つの柱状酸化物704の下端が、ビット線BLとして機能する導電体705Bと電気的に接続し、上端が、ソース線SLとして機能する導電体705Sと電気的に接続する例を示している。すなわち、1つの柱状酸化物704にて1つのメモリストリングが構成されている。図6において、導電体705Bは、4つの柱状酸化物の下端と電気的に接続しているが、本発明はこれに限らない。1つの柱状酸化物704に1つの導電体705Bが電気的に接続していてもよいし、2以上の柱状酸化物704に1つの導電体705Bが電気的に接続していてもよい。また、導電体705Sは、2つの柱状酸化物の上端と電気的に接続しているが、本発明はこれに限らない。1つの柱状酸化物704に1つの導電体705Sが電気的に接続していてもよいし、2以上の柱状酸化物704に1つの導電体705Sが電気的に接続していてもよい。

0153

導電体705BとメモリトランジスタMTの間には、選択トランジスタSDTが設けられ、導電体705SとメモリトランジスタMTの間には、選択トランジスタSSTが設けられている。ビット線BLとして機能する導電体705Bが、下方に設けられた回路300と電気的に接続しており、メモリセルアレイ700Aと回路300を電気的に接続するための配線(引き回し配線)やプラグの数を削減することができ、記憶装置750のレイアウト面積をより縮小することができるため、好ましい。なお、図6においては、積層するメモリトランジスタMTを8段としたが、本発明はこれに限らない。2段以上7段以下としてもよいし、9段以上としてもよい。例えば、32段、64段、128段積層してもよいし、200段以上積層してもよい。

0154

<<金属酸化物>>
以下では、本発明に係る酸化物704に適用可能な金属酸化物について説明する。

0155

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0156

ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。

0157

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。

0158

[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。

0159

なお、本明細書等において、CAAC(c−axis aligned crystal)、およびCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。

0160

CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(または正孔)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

0161

また、CAC−OSまたはCAC−metal oxideは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺ぼけクラウド状に連結して観察される場合がある。

0162

また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。

0163

また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。

0164

すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。

0165

[金属酸化物の構造]
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。

0166

CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

0167

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界グレインバウンダリーともいう。)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。

0168

また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。

0169

CAAC−OSは結晶性の高い金属酸化物である。一方、CAAC−OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損(VO:oxygen vacancyともいう)など)の少ない金属酸化物ともいえる。したがって、CAAC−OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC−OSを有する金属酸化物は熱に強く、信頼性が高い。

0170

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。

0171

a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a−like OSは、鬆または低密度領域を有する。すなわち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。

0172

酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。

0173

[金属酸化物を有するトランジスタ]
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。

0174

なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

0175

ここで、金属酸化物の電気伝導仮説の一例について説明する。

0176

固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱イオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。

0177

上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損VOが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。

0178

また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、O−やO2−になる。O−やO2−となった過剰酸素が散乱中心になる可能性がある。

0179

以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。

0180

インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物(以下、IGZO)は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶(ここでは、数mmの結晶、または数cmの結晶)よりも小さな結晶(例えば、上述のナノ結晶)とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギー緩和されるためと考えられる。

0181

なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。

0182

また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。

0183

また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

0184

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。

0185

したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属アルカリ土類金属、鉄、ニッケル、シリコン等がある。

0186

[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。

0187

金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。

0188

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。

0189

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。

0190

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。

0191

不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。

0192

(メモリセルの作製方法)
次に、本発明のメモリセルとして機能するメモリトランジスタMTの作成方法の一態様を図7乃至図11を参照して説明する。なお、図7乃至図11は、メモリトランジスタMTの作製工程の断面を示す図である。

0193

まず、図7(A)に示すように、導電体701、および絶縁体722を交互に積層する。

0194

次に、図7(B)に示すように、導電体701、および絶縁体722を加工し、導電体701、および絶縁体722にφ1の径を有する開口を形成する。

0195

次に、図7(C)に示すように、絶縁体722に対して等方性エッチングを行い、絶縁体722の開口径を拡げる。この時の開口の径をφ2とする(φ2>φ1)。このとき、絶縁体722は、上下に挟まれる導電体701の側面に対して、凹部を有しているといえる。

0196

次に図8(A)および図8(B)に示すように開口の内部に絶縁体703を形成する。図8(B)は、図8(A)において一点鎖線で囲んだ領域の拡大図であり、k−1段目の導電体701_k−1、および絶縁体722_k−1、k段目の導電体701_k、および絶縁体722_k、およびk+1段目の導電体701_k+1(kは、2以上m−1以下の整数)の断面を示す。絶縁体703は、絶縁体703a、絶縁体703b、および絶縁体703cを順に積層して形成される。絶縁体703は、絶縁体722の凹部に対しても、被膜性よく形成され、絶縁体703aは、絶縁体722の側面、導電体701の側面、上面の一部、および下面の一部と接するように形成される。

0197

次に、図9(A)に示すように、開口内部に、金属元素、水素、および窒素の少なくとも一を含む膜716Aを形成する。図9(B)は、図9(A)において、一点鎖線にて囲まれた部分の拡大図である。図9(B)に示すように、膜716Aは、絶縁体703を間に挟み、凹部の内側を充填するように形成されていればよい。ただし、本発明はこれに限らない。図9(C)に示すように、凹部だけでなく、開口全体を充填するように、膜716Aを形成してもよい。

0198

次に、膜716Aを加工して、金属元素、水素、および窒素の少なくとも一を含む層716を形成する(図10(A)参照。)。膜716Aの加工には、等方性エッチング、または異方性エッチングを用いることができる。膜716Aの形成において、図9(A)に示すように、膜716Aが凹部を充填し、開口は完全に充填されていない場合は、膜716Aの加工には、等方性エッチングを用いることが好ましい。一方、図9(C)に示すように、凹部および開口を充填するように膜716Aが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部に、層716を形成することができる。

0199

次に、図10(B)に示すように、開口内に酸化物704を形成する。導電体701と同じ層に位置する酸化物704は、絶縁体703と接し、絶縁体722と同じ層に位置する酸化物704は、層716と接する。

0200

次に、酸化物704の内側に、絶縁体711を形成し、絶縁体711の内側に、導電体712を形成する(図10(B)参照。)。なお、導電体712は、必ずしも設ける必要は無く、酸化物704の内側は、絶縁体711で充填されていてもよい。

0201

次に、熱処理を行い、層716と接する酸化物704を低抵抗化する。酸化物704の領域731(領域731a、および領域731b)は、層716と接しているため、低抵抗化し、低抵抗領域となる。一方、層716と接していない領域734の抵抗は、高いままである。領域731と領域734の間の領域732(領域732a、および領域732b)は、接合領域として機能する。領域732は、領域734よりも低抵抗であることが好ましい。また、領域732は、領域731と同程度の抵抗値を有していてもよいし、領域731より抵抗が高くてもよい。

0202

酸化物704の領域734は、メモリトランジスタMTのチャネル形成領域として機能する。また、領域731aは、メモリトランジスタMTのソースおよびドレインの一方として機能し、領域731bは、ソースおよびドレインの他方として機能する。導電体701_kは、メモリトランジスタMTの第1のゲートとして機能し、導電体712は、第2のゲートとして機能し、絶縁体703aは、第1のゲート絶縁層として機能し、絶縁体703bは、電荷蓄積層として機能し、絶縁体703cは、トンネル絶縁層として機能し、絶縁体711は、第2のゲート絶縁層として機能する。なお、導電体701_kをゲートとするメモリトランジスタMTのソース、またはドレインは、上下に位置するトランジスタにおいて、ドレイン、またはソースとして機能する場合がある。例えば、領域731bが、導電体701_kをゲートとするトランジスタのソースとして機能する場合、該領域731bは、導電体701_k+1をゲートとするトランジスタのドレインとして機能する場合がある。

0203

以上の工程により、メモリセルとして機能するメモリトランジスタMTを形成することができる。上記の方法により、各層ごとにメモリトランジスタMTを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタMTを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタMTの層数を増やしても、メモリトランジスタMTのパターン形成およびエッチング処理工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。

0204

(メモリセルアレイの作製方法)
次に、本発明のメモリセルアレイの作製方法の一態様を図12乃至図30を参照して説明する。なお、図12乃至図30の各図において、(A)は、z軸方向から見た上面図であり、(B)は、(A)にA1−A2の一点鎖線で示す部位の断面図である。また、(C)は、(A)にA3−A4の一点鎖線で示す部位の断面図である。また、図24(D)、および図26(D)は、それぞれ図24(B)、および図26(B)において、一点鎖線で囲まれた部分を拡大した断面図である。

0205

まず、絶縁表面を有する基体720上に導電体706を形成し、導電体706を覆うように、絶縁体721を形成する(図12参照。)。

0206

まず導電体706となる導電膜を形成し、リソグラフィー法を用いて加工し、導電体706を形成することができる。ただし、導電体706、および絶縁体721の形成方法はこれに限らない。基体720上に絶縁体721を形成し、絶縁体721の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体706を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法シングルダマシン法、デュアルダマシン法)と呼ぶ場合がある。ダマシン法で形成された導電体706、および絶縁体721上にさらに絶縁膜を形成することで、図12に示す構造を得ることができる。

0207

導電体706や、絶縁体721の形成は、スパッタリング法、CVD法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積PLD:Pulsed Laser Deposition)法またはALD法などを用いて行うことができる。

0208

なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。

0209

プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

0210

また、ALD法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ALD法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

0211

CVD法およびALD法は、ターゲットなどから放出される粒子堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

0212

CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

0213

なお、リソグラフィー法では、まず、フォトマスクを介してレジスト露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。

0214

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。

0215

該加工はドライエッチング法ウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

0216

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。

0217

導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。

0218

導電体706となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、CVD法を用いて形成することもできる。

0219

絶縁体721の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨(CMP)法やリフロー法を用いることができる。

0220

導電体706、および絶縁体721上に導電膜701A、および絶縁膜722Aを交互に積層する。本実施の形態では、絶縁体721上に導電膜701Aを形成し、導電膜701A上に絶縁膜722Aを形成する例を示しているが、形成の順序はこれに限らない。絶縁体721上に絶縁膜722Aを形成し、絶縁膜722A上に導電膜701Aを形成してもよい。導電膜701A、および絶縁膜722Aの形成には、CVD法を用いることができる。また、スパッタリング法を用いてもよい。

0221

また、本実施の形態では、導電膜701A、および絶縁膜722Aをそれぞれ4層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ5層以上形成してもよい。例えば、導電膜701A、および絶縁膜722Aは、それぞれ32層、64層、128層形成してもよいし、200層以上形成してもよい。

0222

絶縁膜722Aの最上層の上に導電膜702Aを形成する。導電膜702Aの上にマスク723を形成する(図13参照。)。導電膜702Aは、導電膜701Aと同様な方法を用い、同様な材料を用いて形成することができる。なお、導電膜702Aは、導電膜701Aと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜702Aは、導電膜701Aと同じ材料でもよいし、異なる材料でもよい。

0223

次に、導電膜702A、導電膜701A、および絶縁膜722Aを加工し、図14(B)に示すような階段状の導電膜701B、導電膜702B、および絶縁膜722Bを形成する。導電膜702A、導電膜701A、および絶縁膜722Aの加工において、導電膜702A、導電膜701A、および絶縁膜722Aのエッチングと、マスク723のスリミングを交互に行うことで、階段状の導電膜701B、導電膜702B、および絶縁膜722Bを形成することができる。導電膜702A、導電膜701A、および絶縁膜722Aの加工により、マスク723は、幅、厚さ共に縮小し、マスク723Aとなる(図14参照。)。

0224

次に、マスク723Aを除去し、絶縁体724を形成する。絶縁体724は、CVD法を用いて形成することができる。絶縁体724は、CMP法や、リフロー法を用いて、平坦化処理されていることが好ましい。絶縁体724上にマスク725を形成する。平坦化された絶縁体724上にマスク725を形成することで、リソグラフィーの精度が向上する(図15参照。)。

0225

次に、マスク725を用いて、絶縁体724、導電膜702B、導電膜701B、絶縁膜722B、および絶縁体721を加工する。該加工により、メモリトランジスタMTのゲートとして機能し、ワード線と電気的に接続する導電体701と、選択トランジスタのゲートとして機能する導電体702が形成される。また、絶縁膜722Bは、該加工により絶縁体722となる(図16参照。)。

0226

次に、マスク725を除去する。次に、絶縁体724、導電膜702B、導電膜701B、絶縁膜722B、および絶縁体721の、上記加工により除去された部分を埋め込むように絶縁体726を形成する。絶縁体726は、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁体726を形成してもよい。絶縁体726は、CMP法や、リフロー法を用いて、平坦化処理されていることが好ましい。CMP法を用いて平坦化処理を行う場合、絶縁体724の表面が露出するまで絶縁体726を研磨してもよい。また、絶縁体724と絶縁体726を一緒に研磨してもよい。この場合。絶縁体724の膜厚は、薄くなる。

0227

次に、絶縁体724を、リソグラフィー法を用いて加工し、導電体701を露出するように第1の開口を形成する。第1の開口は、階段状に形成された導電体701それぞれに対して形成する。また、図示しないが、導電体702を露出する開口も同時に形成してもよい(図17参照。)。

0228

次に、第1の開口に埋め込むように導電体707を形成する(図18参照。)。導電体707は、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて導電体707を形成してもよい。また、導電体707は、複数の層からなる積層構造を有していてもよい。導電体707は、絶縁体724上、および第1の開口内部に導電体707となる導電膜を形成し、CMPなどを用いて不要な導電膜を除去することで、形成することができる。

0229

次に、絶縁体724、および絶縁体726上にマスク729を形成し、絶縁体724、導電体702、導電体701、絶縁体722、および絶縁体721を、リソグラフィー法を用いて加工し、導電体706を露出するように第2の開口を形成する(図19参照。)。

0230

次に、絶縁体721、絶縁体722、および絶縁体724に対して等方性エッチングを行い、絶縁体721、絶縁体722、および絶縁体724の開口の径を拡げる(図20参照。)。この処理により、該絶縁体の開口の径は、導電体701、および導電体702の開口の径より大きくなる。また、該絶縁体は、上部または下部に位置する導電体(導電体701、または導電体702)の側面に対して、凹部を有しているといえる。このような加工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチングや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、マスク729を除去せずに行うことが好ましい。

0231

次に、絶縁体724、および導電体707上、および第2の開口内部に、絶縁体703となる絶縁膜703Aを形成する(図21参照。)。なお、図示しないが、絶縁膜703Aは、絶縁体703aとなる絶縁膜と、絶縁体703bとなる絶縁膜と、絶縁体703cとなる絶縁膜を順次積層して形成すればよい。絶縁膜703Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁膜703Aを形成してもよい。絶縁体703aとなる絶縁膜、絶縁体703bとなる絶縁膜、および絶縁体703cとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁体703cが、絶縁体703aより薄くなるように、絶縁体703cとなる絶縁膜は、絶縁体703aとなる絶縁膜よりも薄く形成することが好ましい。

0232

上記の方法で形成された絶縁膜703Aは、被覆性が良く、絶縁体721、絶縁体722、および絶縁体724の凹部に対しても絶縁膜703Aを形成することができる。すなわち、絶縁体721、絶縁体722、および絶縁体724の側面や、導電体701および導電体702の側面だけでなく、導電体701および導電体702の上面の一部、および下面の一部とも接するように絶縁膜703Aを形成することができる。

0233

次に第2の開口内部に、金属元素、水素、および窒素の少なくとも一を含む膜716Aを形成する(図22参照。)。膜716Aは、少なくとも、絶縁体721、絶縁体722、および絶縁体724の凹部を充填するように形成されていればよく、必ずしも第2の開口内部全てを充填する必要は無い。膜716Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて膜716Aを形成してもよい。

0234

次に、膜716Aを加工して、金属元素、水素、および窒素の少なくとも一を含む層716を形成する(図23参照。)。膜716Aの加工には、等方性エッチング、または異方性エッチングを用いることができる。膜716Aの形成において、図23に示すように、膜716Aが凹部を充填し、開口は完全に充填されていない場合は、膜716Aの加工には、等方性エッチングを用いることが好ましい。一方、凹部および開口を充填するように膜716Aが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部に、層716を形成することができる。

0235

次に、第2の開口底部に形成された絶縁膜703Aを除去し、絶縁体703を得る。絶縁膜703Aの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁体724、および導電体707上の絶縁膜703Aも除去されるため、絶縁体703は、第2の開口の側壁のみに設けられる(図24参照。)。第2の開口底部の絶縁膜703Aを除去することで、再び導電体706が露出する。

0236

ここで、図24(D)に示すように、第2の開口上部に位置する絶縁体703の絶縁体703b、および絶縁体703cを除去してもよい。図24(D)は、図24(B)において、一点鎖線で囲まれた部分の拡大図である。まず第2の開口内部に後工程にて容易に除去可能な材料727(犠牲層とも呼ぶ)を埋め込むように形成し、第2の開口内部の所望の深さまで、エッチングなどにより除去する。該エッチングにより露出した、絶縁体703c、および絶縁体703bを順次除去することで、導電体702の水平方向(x−y方向)に位置する絶縁体703を、絶縁体703aのみとすることができる。この場合、選択トランジスタSST、SDTのゲート絶縁膜は、絶縁体703aにより構成される。絶縁体703c、および絶縁体703bの除去後、材料727を除去する。

0237

次に、第2の開口内部に、酸化物704となる酸化膜704Aを形成する。酸化膜704Aは、絶縁体724、導電体707、絶縁体703上、および第2の開口内部に、酸化物704aとなる酸化膜と、酸化物704bとなる酸化膜と、酸化物704cとなる酸化膜を順次成膜することで形成することができる。酸化物704の一部は、層716と接するように形成する。また、酸化物704の一部は、導電体706と接するように形成する。

0238

酸化物704aとなる酸化膜、酸化物704bとなる酸化膜、酸化物704cとなる酸化膜は、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて酸化膜を形成してもよい。また、酸化膜ごとに、異なる成膜方法や成膜装置を用いてもよい。

0239

次に、酸化膜704Aの内側に、絶縁膜711Aを形成し、絶縁膜711Aの内側に、導電膜712Aを形成する。絶縁膜711Aや導電膜712Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて形成してもよい(図25参照。)。

0240

絶縁体711は、メモリトランジスタMTや、該メモリトランジスタMTを有する半導体装置に必要な特性に合わせて、酸化物704に酸素を供給する材料や、水素を供給する材料を用いることができる。

0241

次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、200℃以上500℃以下、このましくは、300℃以上400℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。

0242

酸化膜704Aと、層716が接している状態で加熱処理を行うことで、酸化膜704Aは、低抵抗化する(図26参照。)。酸化膜704Aが低抵抗化するメカニズムは、前述した酸化物704が低抵抗化するメカニズムと同様である。図26(D)は、図26(B)において一点鎖線で囲んだ領域の拡大図である。図26(D)に示すように、酸化膜704Aの領域734は、低抵抗領域である。一方、酸化膜704Aにおいて、層716と接していない領域731の抵抗は高いままである。また、領域734と、領域731の間に、前述した接合領域が設けられていてもよい。

0243

また、酸化膜704Aと、導電体706が接している状態で加熱処理をおこなうことでも、酸化膜704Aは低抵抗化する。酸化膜704Aと、導電体706が接することで、導電体706と酸化膜704Aの界面には、導電体706が有する金属元素と、酸化膜704Aの成分とを含む金属化合物層が形成される場合がある。該金属化合物層が形成されることで、導電体706と、酸化膜704Aとのコンタクト抵抗が低減するため好ましい。また、酸化膜704Aの領域728に含まれる酸素を、導電体706が吸収する場合がある。このとき、酸化膜704Aの、導電体706と酸化膜704Aの界面近傍の抵抗が低減し、導電体706と、酸化膜704Aとのコンタクト抵抗が低減するため、好ましい。酸化膜704Aと、導電体706が接する状態で、加熱処理を行うことで、酸化膜704Aは、より低抵抗化し、導電体706と、酸化膜704Aとのコンタクト抵抗は、より低減する。

0244

次に、図26(B)、および図26(C)に点線で示した部分から上部の、不要な導電膜712A、絶縁膜711A、酸化膜704Aを、CMP法等を用いて除去し、酸化物704、絶縁体711、導電体712を得る(図27参照。)。なお、前述した加熱処理は、不要な導電膜712A、絶縁膜711A、酸化膜704Aを除去した後に行ってもよい。

0245

次に、図28に示すように、ビット線BL、ソース線SL、およびワード線WLの一部として機能する導電体705を形成する。導電体705は、酸化物704、および導電体707と電気的に接続するように設ける。また、酸化物704の内側に、導電体712が設けられている場合、導電体705には、少なくとも導電体712を露出する開口を設け、導電体705と導電体712を電気的に分離することが好ましい。このとき、該開口は、絶縁体711が露出するように設けられていてもよい。また、酸化物704の一部が露出していてもよい。

0246

次に、図29に示すように、導電体705を覆うように、絶縁体717を形成する。絶縁体717には、導電体705の一部(ビット線側の酸化物704と電気的に接続する導電体705)、および導電体712を露出する開口が設けられる。導電体712を露出する開口を形成する際、該開口が有する径は、導電体705に設けられた開口の径より大きくてもよい。導電体705に開口が設けられているため、導電体712を露出する開口は、自己整合的に形成され、開口の底部の径が意図しない大きさに形成される不具合や、該開口が導電体712からずれるといった不具合を抑制することができ好ましい。

0247

次に、図30に示すように、絶縁体717に設けられた、導電体712を露出する開口において、導電体705を覆うための絶縁体713を形成する。絶縁体717上にCVD法やALD法を用いて絶縁体713となる絶縁膜を形成し、異方性エッチングを行うことにより、開口底部に形成された該絶縁膜を除去する。このとき、絶縁体717上の該絶縁膜も除去され、絶縁体713が形成される。また、該絶縁膜は、リソグラフィー法を用いて加工してもよい。このとき、形成される絶縁体713は、絶縁体717上にも存在する場合がある。

0248

次に、ビット線BL、および配線BGとして機能する導電体714、および導電体715を形成する。図30において、導電体714、および導電体715は、異なる層として図示しているが、本発明はこれに限らない。導電体714、および導電体715は、一つの導電体として一括で形成してもよい。導電体714と、導電体715を別々に形成する場合、絶縁体717上に、また絶縁体717に形成された開口を埋め込むように導電体714となる導電膜を形成し、不要な該導電膜を、CMP法等を用いて除去することで導電体714を形成することができる。その後、導電体715を形成すればよい。導電体715の形成には、リソグラフィー法を用いてもよいし、ダマシン法を用いてもよい。このとき、絶縁体717、および導電体705に形成された開口の側面には、絶縁体713が設けられているため、導電体712と電気的に接続する導電体715が、導電体705と電気的に接続することは無い。導電体714と、導電体715を一括で形成する場合、絶縁体717上に、また絶縁体717に形成された開口を埋め込むように導電膜を形成し、リソグラフィー法を用いて加工し、導電体714、および導電体715となる導電体を形成することができる。

0249

以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明において、メモリセルアレイは、4層のメモリトランジスタMTと、4つのメモリストリングを含むが、これに限らない。5層以上のメモリトランジスタMTを含んでいてもよいし、5つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタMTを、32層、64層、128層有するメモリセルアレイを作製することができる。また、200層以上のメモリトランジスタMTを有するメモリセルアレイを作製することができる。

0250

以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタMTを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタMTを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタMTの層数を増やしても、メモリトランジスタMTのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。

0251

(3DNANDの構成例)
図31(A)に、3次元構造のNAND型不揮発性記憶装置(3D NAND)の構成例を示す。図31(A)に示す記憶装置100は、制御回路105、メモリセルアレイ110、周辺回路を有する。

0252

制御回路105は記憶装置100全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路105は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ121、行ドライバ122、センスアンプ123、ソース線ドライバ124、入出力回路125が設けられている。

0253

メモリセルアレイ110は、複数のメモリストリング112を有する。図31(B)にメモリストリング112の回路構成例を示す。メモリストリング112において、ビット線BLとソース線SL間に、選択トランジスタSST、メモリトランジスタMT1乃至MT2k(kは1以上の整数)、選択トランジスタSDTが電気的に直列接続されている。

0254

なお、メモリトランジスタMT1乃至MT2kを区別しない場合、メモリトランジスタMTと呼ぶ。その他の要素についても同様である。

0255

選択トランジスタSST、SDT、メモリトランジスタMT1乃至MT2kは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリトランジスタMTは電荷蓄積層を備えており、不揮発性メモリセルを構成する。

0256

選択トランジスタSST、SDTのゲートは、それぞれ、選択ゲート線として機能する配線SGL、DGLに電気的に接続されている。メモリトランジスタMT1乃至MT2kのゲートは、それぞれ、ワード線WL1乃至WL2kに電気的に接続されている。ビット線BLは列方向に延在し、配線SGL、DGL、ワード線WLは行方向に延在する。

0257

また、選択トランジスタSST、SDT、およびメモリトランジスタMTは、図31(B)に示すように、それぞれ第2のゲートを有していてもよい。第2のゲートは、配線BGと電気的に接続する。図31(B)では、選択トランジスタSST、メモリトランジスタMT1乃至MTkが有する第2のゲートと電気的に接続する配線BGと、選択トランジスタSDT、メモリトランジスタMTk+1乃至MT2kが有する第2のゲートと電気的に接続する配線BGを示している。配線BGには、それぞれ異なる電位が印加されてもよいし、等電位としてもよい。また、配線BGはお互いに電気的に接続されていてもよい。

0258

配線BGは、ビット線BLと平行に、列方向に延在することが好ましいが、行方向に延在するように配置してもよい。

0259

配線BGにより、選択トランジスタSST、SDTのしきい値を制御することができる。また、メモリセルアレイの回路動作に合わせて、配線BGの電位を制御してもよい。

0260

入出力回路125は、メモリセルアレイ110への書き込みデータの一時的な保持や、メモリセルアレイ110から読み出されたデータの一時的な保持等を行う。

0261

ソース線ドライバ124は、ソース線SLを駆動する。

0262

ビット線BLはセンスアンプ123に電気的に接続される。センスアンプ123は、データの読み出し時において、メモリストリング112からビット線BLに読みだされた電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線BLに入力する。

0263

行デコーダ121は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ122は、行デコーダ121のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、配線DGL、SGL、ワード線WLに入力する。

0264

また、メモリセルアレイ110は、制御回路105や、センスアンプ123などの周辺回路と異なる層に設けてもよい。特に、メモリセルアレイ110が、センスアンプ123と重なるように積層して設けることで、メモリセルアレイ110からセンスアンプ123へ引き回す配線を簡素化でき、好ましい。図32は、図31(A)で示した記憶装置100において、制御回路105、行デコーダ121、行ドライバ122、センスアンプ123、ソース線ドライバ124、入出力回路125の上に、メモリセルアレイ110がセンスアンプ123と重なるように設けられた、三次元構造の記憶装置100をブロック図で示している。

0265

図33乃至図35に、メモリセルアレイ110の三次元積層構造例を示す。図33は、メモリセルアレイ110の3次元構造例を回路図で模式的に表した図である。説明しやすいように、一部の回路(メモリストリング)を省略している。図34は、メモリセルアレイ110の3次元構造例を示す斜視図である。図35は、ワード線WLと、導電体701の接続部の3次元構造例を示す斜視図である。図33に示すように、メモリセルアレイ110はセンスアンプ123が形成されている領域に積層して設けられている。これにより記憶装置100のレイアウト面積を縮小することができる。図34および図35に示すように、同じ段の導電体701でも、ビット線BL側の導電体701aはワード線WLaに接続され、ソース線SL側の導電体701bはワード線WLbに接続される。導電体712と電気的に接続する配線BGは、ビット線BLと同じレイヤに設けられ、かつビット線BLと同様に列方向に延在する例を示しているが、本発明はこれに限らない。ビット線BL上に絶縁体を設け、該絶縁体上に配線BGを設けてもよい。また、配線BGは、列方向に限らず、行方向に延在するように設けられてもよい。なお、図33乃至図35には、1のメモリストリング112あたり、8個のメモリトランジスタMT1乃至MT8を設けた例を示している。

0266

(記憶装置の回路動作の説明)
次に、メモリストリング112へのデータの書き込みと読み出し動作について、図36(A)乃至(C)を用いて説明する。なお、以降において、ワード線WL1乃至ワード線WL2kを共有するメモリトランジスタMTのまとまりページと呼ぶ。

0267

図36(A)乃至(C)では、一例として、メモリストリング112がメモリトランジスタMT1乃至MT8を有する例を示しているが、メモリトランジスタMTの数はこれに限定されない。

0268

消去動作
メモリトランジスタMTにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合がある。消去動作は、メモリストリング112(ブロックともいう)ごとに行う。例えば、データを消去したいブロックを選択し、図36(A)に示すように、ワード線WL1乃至WL8には低電位(メモリトランジスタMT1乃至MT8が非導通となる電位、例えば0V)を印加し、ソース線SLおよびビット線BLに消去電位VEを印加し、選択トランジスタSDTおよび選択トランジスタSSTを導通させることで行うことができる。リセット動作により、メモリトランジスタMT1乃至MT8のそれぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタMT1乃至MT8は、データ“1”を保持している状態となる。

0269

また、消去動作は、配線BGに消去電位を印加することで実行できる。配線BGに例えば15Vの消去電位を印加し、配線WL1乃至配線WL8には低電位(メモリトランジスタMT1乃至MT8が非導通となる電位、例えば0V)を印加し、選択トランジスタSDTおよび選択トランジスタSSTを導通させることで行うことができる。

0270

または、選択トランジスタSDTおよび選択トランジスタSSTを非導通とし、メモリトランジスタMTのチャネル形成領域を含む酸化物をフローティングとし、配線BGに消去電位として正の電荷(例えば15V)を印加することにより、メモリトランジスタMTのデータを消去することができる。このとき、選択トランジスタSDTおよび選択トランジスタSSTは、非導通であるため、ビット線BL、およびソース線SLの電位は任意でよい。配線WL1乃至配線WL8には、例えば、低電位(メモリトランジスタMT1乃至MT8が非導通となる電位、例えば0V)を印加しておく。その結果、チャネル形成領域を含む酸化物がフローティングであるため、配線BGの電位の上昇とともに、酸化物の電位も上昇し、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。

0271

さらに異なる消去動作として、配線WL1乃至配線WL8には、例えば、低電位(メモリトランジスタMT1乃至MT8が非導通となる電位、例えば0V)を印加しておく。そして、選択トランジスタSDTおよび選択トランジスタSSTを導通状態にし、ビット線BL、およびソース線SLの電位を上昇させる。このとき、ビット線BL、およびソース線SLの電位は、配線BGの電位より低くする。例えば、ビット線BL、およびソース線SLの電位を10Vとし、配線BGの電位を12Vとする。このとき、配線BGの電位によりメモリトランジスタMTがONとなり、メモリトランジスタMTが有する酸化物も10Vとなる。この結果、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。

0272

また、消去動作は上記方法に限らない。消去動作は、例えば、データを消去したいメモリトランジスタMTを順次選択することで行ってもよい。その場合、消去動作は、必ずしも全てのメモリトランジスタMTに対して行う必要は無く、データの消去が必要なメモリトランジスタMTのみを選択して、データの消去を行ってもよい。例えば、データ“0”が書き込まれているメモリトランジスタMTのみに対して消去動作を行ってもよい。

0273

なお、データの書き換えを行わないメモリトランジスタMTのデータは、ブロックの消去動作の前に別のメモリ領域に格納しておくことが好ましい。

0274

<書き込み動作>
次に、データの書き込み動作について図36(B)を用いて説明する。

0275

データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを行うページのワード線に書き込み電位(例えば15V)を印加し、書き込みを行わないページのワード線に正電位(トランジスタが導通する電位、例えば3V)を印加する。ここでは、図36(B)に示すように、まずワード線WL1に書き込み電位を印加し、ワード線WL2乃至WL8に正電位を印加する。そして、選択トランジスタSSTを非導通状態とし、選択トランジスタSDTに正電位を印加して導通状態とする。そうすることで、ビット線BLの電位に応じたデータがメモリトランジスタMT1に書き込まれる。具体的には、ビット線BLの電位が低い電位(例えば0V)である場合、ワード線WL1に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタMT1の電荷蓄積層に電子が注入される。また、選択トランジスタSDT、およびビット線BLの電位が共に正電位である場合、選択トランジスタSDTは非導通となる。このとき、メモリトランジスタMTが電気的に浮遊状態となるため、メモリトランジスタMT1の電荷蓄積層には電子が注入されない。即ち、ビット線BLに低い電位が印加された場合にはメモリトランジスタMT1にデータ“0”が書き込まれ、正電位が印加された場合にはメモリトランジスタMT1のデータは“1”のままとなる。

0276

ここで、ビット線BLにメモリストリング112ごとに異なる電位を印加することで、ページごとのデータの書き込みを行うことができる。

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