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図面 (20)

課題

新規不揮発性ラッチ回路及びそれを用いた半導体装置を提供する。

解決手段

第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。

概要

背景

電源を切っても記憶が消えない「不揮発」という性質論理回路取り入れ不揮発性
ジックを集積した集積回路が提案されている。例えば、強誘電体素子を用いた不揮発性の
ラッチ回路不揮発性ロジックとして提案されている(特許文献1)。

概要

新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。

目的

本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のインバータと、第2のインバータと、第1のトランジスタと、第2のトランジスタを有する、第3のインバータと、容量とを有し、前記第1のトランジスタは、酸化物半導体を有し、前記第2のトランジスタは、シリコンを有し、前記第1のインバータの出力は、前記第2のインバータの入力と電気的に接続され、前記第2のインバータの出力は、前記第1のインバータの入力と電気的に接続され、前記第1のトランジスタのソース又はドレインの一方は、前記第1のインバータの出力と電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、前記容量の電極と電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、前記第3のインバータが有する第2のトランジスタのゲートと電気的に接続され、前記第3のインバータの出力は、前記第1のインバータの入力と電気的に接続されていることを特徴とする半導体装置

請求項2

請求項1において、前記酸化物半導体は、前記シリコン上方に配置されたことを特徴とする半導体装置。

請求項3

第1のインバータと、第2のインバータと、第1のトランジスタと、第2のトランジスタを有する、第3のインバータと、容量とを有し、前記第1のトランジスタは、酸化物半導体を有し、前記第2のトランジスタは、シリコンを有し、前記酸化物半導体は、前記シリコン上方に配置されたことを特徴とする半導体装置。

技術分野

0001

開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性論理回路
びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導
体装置に関する。

背景技術

0002

電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロ
ジックを集積した集積回路が提案されている。例えば、強誘電体素子を用いた不揮発性の
ラッチ回路が不揮発性ロジックとして提案されている(特許文献1)。

先行技術

0003

国際公開第2003/044953号

発明が解決しようとする課題

0004

しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数信頼性や低電圧
化に課題がある。また、強誘電体素子は、素子印加される電界によって分極し、この分
極が残ることで情報を記憶する。しかし、この残留分極が小さいと、ばらつきの影響が大
きくなったり、高精度の読み出し回路が必要になったりする。

0005

このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供することを課題の一とする。

課題を解決するための手段

0006

本発明の一形態は、第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素
子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッ
チ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不
揮発性のラッチ回路が構成されるものである。データ保持部は、チャネル形成領域を構成
する半導体材料として酸化物半導体を用いたトランジスタスイッチング素子として用い
ている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたイン
バータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをイ
ンバータのゲート容量あるいは別に用意した容量に書き込むことができる。また、上記ト
ランスタを用いて、インバータのゲート容量あるいは別に用意した容量に書き込んだデ
ータを保持することができる。

0007

すなわち、本発明の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部と
を有している。データ保持部は、トランジスタと、インバータとを有し、トランジスタの
チャネル形成領域は、酸化物半導体層を有し、トランジスタのソース電極及びドレイン
極の一方は、出力信号が与えられる配線に電気的に接続され、トランジスタのソース電極
及びドレイン電極の他方は、インバータの入力に電気的に接続され、インバータの出力は
入力信号が与えられる配線に電気的に接続されることにより不揮発性のラッチ回路が構
成されるものである。

0008

上記において、データ保持部はトランジスタとインバータの他に容量を有することができ
る。上記容量は、ラッチ部に保持されているデータの書き込み及び保持に用いることがで
きる。上記容量の一方の電極は、トランジスタのソース電極及びドレイン電極の他方に電
気的に接続して用いることができる。

0009

上記において、ラッチ部は、第1の素子と、第2の素子とを有し、第1の素子の出力は第
2の素子の入力に電気的に接続され、第2の素子の出力は第1の素子の入力に電気的に接
続されるループ構造を有している。また、第1の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第1の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第1の素子としてインバータを用い、第2の素子とし
てインバータを用いることができる。また例えば、第1の素子としてNANDを用い、第
2の素子としてクロックドインバータを用いることができる。

0010

上記において、トランジスタは、ラッチ部に保持されているデータを、データ保持部のイ
ンバータのゲート容量あるいは別に用意した容量に書き込む機能を有している。また、ト
ランジスタは、データ保持部のインバータのゲート容量あるいは別に用意した容量に書き
込んだデータを保持させる機能を有している。

0011

上記において、酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に
用いたトランジスタは、例えば、チャネル幅Wが1×104μmでチャネル長が3μmの
素子であっても、常温におけるオフ電流が1×10−13A以下、サブスレッショルド
イング値(S値)が0.1V/dec.程度(ゲート絶縁膜厚100nm)の特性が得ら
れる。従って、ゲートとソース電極間電圧がほぼ0の状態におけるオフ電流、すなわち
リーク電流が、シリコンを用いたトランジスタに比べて著しく小さい。そのため、チャ
ル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子として用いること
で、ラッチ回路への電源電圧の供給が停止された後も、データ保持部の容量に蓄積された
電荷をそのまま保持し続けることができる。すなわち、データ保持部に書き込んだデータ
をそのまま保持し続けることができる。また、ラッチ回路への電源電圧の供給が再び開始
された後には、データ保持部に保持されたデータを読み出すことができる。これにより、
電源電圧の供給の停止前の論理状態に復元することができる。また、温度特性において高
温でもオフ電流が十分低く、オン電流が十分高いものを得ることができる。例えば、この
トランジスタのVg−Id特性は−25℃〜150℃の範囲において、オフ電流、オン
流、移動度、S値の温度依存性が少ないというデータが得られている。このように、本発
明の一形態は、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路を提供するものである。

0012

上記において、不揮発性のラッチ回路を用いることで、さまざまな論理回路を提供するこ
とができる。また、上記論理回路を用いたさまざまな半導体装置を提供することができる
。例えば、論理回路が有する複数のブロック回路のうち、使用しない一又は複数のブロ
回路への電源電圧の供給を停止することができる。上記不揮発性のラッチ回路を用いる
ことで、ブロック回路への電源電圧の供給を停止した後も、ブロック回路の論理状態を記
憶しつづけることができる。また、ブロック回路への電源電圧の供給が再び開始された後
に、記憶している論理状態を読み出すことができる。これにより、電源電圧の供給の停止
前の論理状態に復元することができる。

0013

上記において、酸化物半導体層は、In−Ga−Zn−O系、In−Sn−O系、In−
Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Z
n−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn
−O系、In−O系、Sn−O系、Zn−O系の材料を用いることができる。また、酸化
半導体層は、インジウムガリウム、及び亜鉛を含んだものを用いることができる。ま
た、酸化物半導体層の水素濃度は5×1019/cm3以下、望ましくは5×1018/
cm3以下、より望ましくは5×1017/cm3以下、より望ましくは1×1016/
cm3以下、より望ましくは1×1016/cm3未満とすることができる。また、酸化
物半導体層のキャリア濃度は1×1014/cm3未満、望ましくは1×1012/cm
3未満、より望ましくは1×1011/cm3未満とすることができる。また、トラン
スタの常温におけるオフ電流は1×10−13A以下とすることができる。

0014

上記において、酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし
トップゲート型であっても良い。また、ボトムコンタクト型であっても良いし、トップ
コンタクト型であっても良い。ボトムゲート型トランジスタは、少なくとも絶縁表面上の
ゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重
なるチャネル形成領域となる酸化物半導体層とを有する。トップゲート型トランジスタは
、少なくとも絶縁表面上のチャネル形成領域となる酸化物半導体層と、酸化物半導体層上
のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体層と重なるゲート電極とを有す
る。ボトムコンタクト型トランジスタは、ソース電極及びドレイン電極上にチャネル形成
領域となる酸化物半導体層を有する。トップコンタクト型トランジスタは、チャネル形成
領域となる酸化物半導体層上にソース電極及びドレイン電極を有する。

0015

なお、本明細書等において「上」や「下」などの用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート
電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除
外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言
及する場合を除き、その上下を入れ替えたものも含む。

0016

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。

0017

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

0018

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0019

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子インダクタキャパシタ、その他の各種機
能を有する素子などが含まれる。

発明の効果

0020

本発明の一形態によれば、チャネル形成領域を構成する半導体材料として酸化物半導体を
用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作
範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮
発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ
回路を実現することができる。データの書き込みをトランジスタのスイッチングによって
行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタ
しきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を1V程度
あるいはそれ以下にすることができる。またデータ保持部の容量に蓄積された電荷がその
ままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつ
きの影響を受けにくく、またデータの読み出しを容易に行うことができる。

0021

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源
オフにすることで消費電力を低減することができる。また、電源をオフにしても論理
態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時
のシステム終了を高速に、かつ低電力で行うことが可能である。

図面の簡単な説明

0022

不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の一部の構成の一例を示す図。
不揮発性のラッチ回路が有する素子の断面及び平面の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。
酸化物半導体を用いた逆スタガー型のトランジスタの断面構成の一例を示す図。
図7のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電位(+VG)が与えられた状態を示し、(B)ゲート(GE1)に負の電位(−VG)が与えられた状態示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
シリコン(Si)において、ホットキャリア注入に要するエネルギーを示す図。
In−Ga−Zn−O系の酸化物半導体(IGZO)において、ホットキャリア注入に要するエネルギーを示す図。
炭化シリコン(4H−SiC)において、ホットキャリア注入に要するエネルギーを示す図。
短チャネル効果に関するデバイスシミュレーションの結果を示す図。
短チャネル効果に関するデバイスシミュレーションの結果を示す図。
C−V特性を示す図。
Vgと(1/C)2との関係を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の構成と動作の一例を示す図。
不揮発性のラッチ回路の構成と動作の一例を示す図
不揮発性のラッチ回路の構成と動作の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路を用いた半導体装置の一例を示す図。
不揮発性のラッチ回路の構成の一例を示す図。
不揮発性のラッチ回路の評価結果の一例を示す図。

0023

本発明の実施の形態および実施例について、図面を参照して以下に説明する。ただし、
本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱す
ることなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解さ
れるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容の
みに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあ
たり、同じものを指す符号は異なる図面間でも共通して用いる。

0024

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は
、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケール
限定されない。

0025

なお、本明細書にて用いる第1、第2、第3といった序数を用いた用語は、構成要素を
識別するために便宜上付したものであり、その数を限定するものではない。

0026

(実施の形態1)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不
揮発性のラッチ回路が有する素子の作製方法等について、図1図2図3乃至図6、図
7乃至図17を参照して説明する。

0027

<不揮発性のラッチ回路の構成、動作>
図1(A)は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを
有する不揮発性のラッチ回路400の構成を示している。図1(B)は、データ保持部4
01の構成を示している。

0028

図1(A)に示す不揮発性のラッチ回路400は、第1の素子(D1)412の出力が第
2の素子(D2)413の入力に電気的に接続され、第2の素子(D2)413の出力が
第1の素子(D1)412の入力に電気的に接続されるループ構造を有するラッチ部41
1と、ラッチ部のデータを保持するデータ保持部401とを有している。

0029

第1の素子(D1)412の入力は、ラッチ回路の入力信号が与えられる配線414に電
気的に接続されている。第1の素子(D1)412の出力は、ラッチ回路の出力信号が与
えられる配線415に電気的に接続されている。

0030

第1の素子(D1)412の入力が複数ある場合は、そのうちの一をラッチ回路の入力信
号が与えられる配線414に電気的に接続することができる。第2の素子(D2)413
の入力が複数ある場合は、そのうちの一を第1の素子(D1)412の出力に電気的に接
続することができる。

0031

第1の素子(D1)412は、入力された信号を反転したものが出力となる素子を用いる
ことができる。例えば、第1の素子(D1)412には、インバータ、NAND(ナンド
)、NORノア)、クロックドインバータ等を用いることができる。また、第2の素子
(D2)413は、入力された信号を反転したものが出力となる素子を用いることができ
る。例えば、第2の素子(D2)413には、インバータ、NAND(ナンド)、NOR
(ノア)、クロックドインバータ等を用いることができる。

0032

データ保持部401は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ402をスイッチング素子として用いている。このトランジスタ402
のソース電極及びドレイン電極の一方は、出力信号が与えられる配線415に電気的に接
続されている。また、データ保持部401は、このトランジスタ402のソース電極及び
ドレイン電極の他方に電気的に接続された容量404とインバータ403とを有している
。すなわち、このトランジスタ402のソース電極及びドレイン電極の他方に容量404
の電極の一方とインバータ403の入力(入力端子)とが電気的に接続されている。この
容量404の電極の一方とインバータ403の入力とトランジスタ402のソース電極及
びドレイン電極の他方とが電気的に接続されているノードをノードSと呼ぶことにする。
容量404の電極の他方には電位Vcが与えられる。

0033

またインバータ403の出力は入力信号が与えられる配線414に電気的に接続されてい
る。インバータ403は、トランジスタ420とトランジスタ421とを有している。ト
ランジスタ420のソース電極はハイレベルの電源電圧VDDに電気的に接続されている
。トランジスタ421のソース電極はロ−レベルの電源電圧VSSに電気的に接続されて
いる。

0034

インバータ403は図1(B)に示した構成に限らず、例えば、図2(A)に示すような
Nチャネル型トランジスタ420、Nチャネル型トランジスタ421で構成しても良い
し、出力にバッファを設けた構成でも良い。また、インバータ403の代わりにセンス
ンプ回路も用いても良い。例えば、図2(B)に示すような差動増幅型のセンスアンプ
路を用いても良い。図2(B)に示すような差動増幅型のセンスアンプ回路は、Nチャネ
ル型トランジスタ421、Nチャネル型トランジスタ501、502と、Pチャネル型
ランジスタ503〜506で構成される。いずれの場合も、入力(入力端子)がフロー
ィング状態(ハイインピーダンス状態)であることが重要である。

0035

この酸化物半導体を用いたトランジスタ402は、ラッチ部411に保持されているデー
タを、データ保持部401の容量404及びインバータ403のゲート容量に書き込む機
能を有している。また、トランジスタ402は、データ保持部401の容量404及びイ
ンバータ403のゲート容量に書き込んだデータを保持させる機能を有している。

0036

ラッチ部411に保持されているデータの、データ保持部401への書き込み、保持、読
み出し、書き換えの動作について説明する。まず、トランジスタ402のゲート電極にト
ランジスタ402がオン状態となる電位を供給し、トランジスタ402をオン状態とする
。これにより、ラッチ部に保持されているデータ、すなわち出力信号が与えられる配線4
15の電位が容量404の一方の電極及びインバータ403の入力端子に与えられる。そ
の結果、容量404の一方の電極及びインバータ403のゲート容量には、配線415の
電位に応じた電荷が蓄積される(書き込み)。その後、トランジスタ402のゲート電極
の電位をトランジスタ402がオフ状態となる電位として、トランジスタ402をオフ状
態とすることにより、容量404の一方の電極及びインバータ403のゲート容量に蓄積
された電荷が保持される(保持)。この容量404の一方の電極及びインバータ403の
入力端子の電位を読み出すことにより、データの読み出しを行うことができる(読み出し
)。データの書き換えは、上記データの書き込みおよび保持と同様に行うことができる。

0037

トランジスタ402が有する酸化物半導体層は、In−Ga−Zn−O系、In−Sn−
O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、A
l−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系
、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の材料を用いることが望まし
い。

0038

酸化物半導体層は水素などの不純物が十分に除去され、高純度化されているものであるこ
とが望ましい。具体的には、酸化物半導体層の水素濃度は5×1019/cm3以下、望
ましくは5×1018/cm3以下、より望ましくは5×1017/cm3以下、より望
ましくは1×1016/cm3以下、より望ましくは1×1016/cm3未満とする。
また、酸化物半導体層のキャリア濃度は1×1014/cm3未満、望ましくは1×10
12/cm3未満、より望ましくは1×1011/cm3未満とすることができる。また
、水素濃度が十分に低減されて高純度化された酸化物半導体層は、一般的なシリコンウェ
ハ(リンボロンなどの不純物元素が微量に添加されたシリコンウェハ)におけるキャリ
ア濃度(1×1014/cm3程度)と比較して、十分に小さいキャリア濃度の値をとる

0039

このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、i
型化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特
性のトランジスタ402を得ることができる。例えば、チャネル幅Wが1×104μmで
チャネル長Lが3μmの素子であっても、ドレイン電極に印加するドレイン電圧Vdが+
1Vまたは+10Vの場合であって、ゲート電極に印加するゲート電圧Vgが−5Vから
−20Vの範囲では、常温におけるオフ電流が1×10−13A以下である。また、温度
特性において、高温でもオフ電流が十分低く、オン電流が十分高いトランジスタを得るこ
とができる。例えば、トランジスタ402のVg−Id特性は−25℃〜150℃の範囲
において、オフ電流、オン電流、移動度、S値の温度依存性が少ないというデータが得ら
れている。なお、酸化物半導体層中の水素濃度は、二次イオン質量分析法SIMS:S
econdary Ion Mass Spectroscopy)で測定したものであ
る。

0040

なお、酸化物半導体層を構成する酸化物半導体は、非単結晶構造であれば特に限定されな
い。例えば、非晶質構造微結晶マイクロクリスタルナノクリスタルなど)構造、多
結晶構造、非晶質中に微結晶や多結晶が含まれる構造、非晶質構造の表面に微結晶や多結
晶が形成された構造など、各種構造を適用することができる。

0041

このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、i
型化または実質的にi型化された酸化物半導体を用いたトランジスタ402をスイッチン
グ素子として用いることで、ラッチ回路400への電源電圧の供給が停止された後も、デ
ータ保持部401の容量404及びインバータ403のゲート容量に蓄積された電荷を極
めて長時間にわたって保持し続けることができる。すなわち、データ保持部401に書き
込んだデータを極めて長時間にわたって保持し続けることができる。また、ラッチ回路4
00への電源電圧の供給が再び開始された後には、データ保持部401に保持されたデー
タを読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元する
ことができる。このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が
十分に低い、i型化または実質的にi型化された酸化物半導体を用いたトランジスタ40
2をスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、
電源を切っても記憶している論理状態が消えない新規な不揮発性のラッチ回路を実現する
ことができる。

0042

不揮発性のラッチ回路400が有する素子のうち、トランジスタ402以外の素子は、半
導体材料として酸化物半導体以外の材料を用いることができる。酸化物半導体以外の材料
としては、単結晶シリコン結晶性シリコンなどを用いることができる。例えば、トラン
ジスタ402以外の素子は、半導体材料を含む基板に設けることができる。半導体材料を
含む基板としては、シリコンウェハ、SOI(Silicon on Insulato
r)基板、絶縁表面上のシリコン膜などを用いることができる。酸化物半導体以外の材料
を用いることにより、高速動作が可能となる。

0043

また不揮発性のラッチ回路400が有する素子のうち、トランジスタ402以外の素子は
、半導体材料として酸化物半導体を用いることも可能である。

0044

<不揮発性のラッチ回路が有する素子の平面構成および断面構成>
図3は、上記不揮発性のラッチ回路が有するトランジスタ402と、トランジスタ402
以外の素子の構成の一例である。ここではトランジスタ402以外の素子として、データ
保持部401のインバータ403が有するトランジスタ421を例に説明する。トランジ
スタ402以外のその他の素子は、トランジスタ421と同一又は類似の構成とすること
ができる。容量404などの素子は、トランジスタ402又はトランジスタ402以外の
素子を構成する膜を利用して形成することができる。図3(A)には断面を、図3(B)
には平面をそれぞれ示す。ここで、図3(A)は、図3(B)の線A1−A2および線B
1−B2における断面に相当する。図3(A)および図3(B)に示すように、下部に酸
化物半導体以外の材料を用いたトランジスタ421が設けられ、上部に酸化物半導体を用
いたトランジスタ402が設けられている。

0045

トランジスタ421は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート
電極110aと、不純物領域114と電気的に接続するソース電極またはドレイン電極1
30a、ソース電極またはドレイン電極130bを有する。

0046

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、平面から見てサイドウォール絶縁層118と重ならない領域には、
高濃度不純物領域120が存在し、高濃度不純物領域120上には金属化合物領域124
が存在する。また、基板100上にはトランジスタ421を囲むように素子分離絶縁層
06が設けられており、トランジスタ421を覆うように、層間絶縁層126および層間
絶縁層128が設けられている。ソース電極またはドレイン電極130a、ソース電極ま
たはドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開
口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極また
はドレイン電極130a、ソース電極またはドレイン電極130bは、金属化合物領域1
24を介して高濃度不純物領域120および不純物領域114と電気的に接続されている
。また、ゲート電極110aには、ソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bと同様に設けられた電極130cが電気的に接続されている

0047

トランジスタ402は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0048

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込むように設けられている。また、ゲート電極136dと同様に、ソース電極またはドレ
イン電極130aに接して電極136aが、ソース電極またはドレイン電極130bに接
して電極136bが、電極130cに接して電極136cが、それぞれ形成されている。

0049

また、トランジスタ402の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eの形成と同時に、ゲート絶縁層138、保護絶縁層144、層
間絶縁層146に設けられた開口を通じて、電極136a、電極136b、電極136c
に接する電極150a、電極150b、電極150cが形成されている。

0050

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19/cm3以下、望ましくは5×1018/cm3以下、より望ましくは5×1017
/cm3以下、より望ましくは1×1016/cm3以下、より望ましくは1×1016
/cm3未満とする。また、酸化物半導体層140のキャリア濃度は1×1014/cm
3未満、望ましくは1×1012/cm3未満、より望ましくは1×1011/cm3未
満とすることができる。また、水素濃度が十分に低減されて高純度化された酸化物半導体
層140は、一般的なシリコンウェハ(リンやボロンなどの不純物元素が微量に添加され
たシリコンウェハ)におけるキャリア濃度(1×1014/cm3程度)と比較して、十
分に小さいキャリア濃度の値をとる。このように、水素濃度が十分に低減されて高純度化
され、キャリア濃度が十分に低い、i型化または実質的にi型化された酸化物半導体を用
いることで、極めて優れたオフ電流特性のトランジスタ402を得ることができる。例え
ば、チャネル幅Wが1×104μmでチャネル長Lが3μmの素子であっても、ドレイン
電極に印加するドレイン電圧Vdが+1Vまたは+10Vの場合であって、ゲート電極に
印加するゲート電圧Vgが−5Vから−20Vの範囲では、常温におけるオフ電流が1×
10−13A以下である。なお、酸化物半導体層中の水素濃度は、二次イオン質量分析法
(SIMS:Secondary Ion Mass Spectroscopy)で測
定したものである。

0051

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0052

つまり、図3に示される不揮発性のラッチ回路が有する素子では、トランジスタ421の
ゲート電極110aと、トランジスタ402のソース電極またはドレイン電極142aと
が、電極130c、電極136c、電極150c、電極154cおよび電極150dを介
して電気的に接続されている。

0053

<不揮発性のラッチ回路が有する素子の作製方法>
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下
では、はじめに下部のトランジスタ421の作製方法について図4を参照して説明し、そ
の後、上部のトランジスタ402の作製方法について図5および図6を参照して説明する

0054

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図4(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のも含まれるものとする。

0055

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図4(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなど材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ウム、ガリウムなどを用いることができる。

0056

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図4(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液については被エッチング材料に応じて適宜選択することができる。

0057

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図4(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0058

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0059

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス酸素酸化窒素アンモニア窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100n
m以下とすることができる。

0060

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0061

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
a、ゲート電極110aを形成する(図4(C)参照)。

0062

次に、ゲート電極110aを覆う絶縁層112を形成する(図4(C)参照)。そして、
半導体領域104にリン(P)又はヒ素(As)などを添加して、浅い接合深さの不純物
領域114を形成する(図4(C)参照)。なお、ここではn型トランジスタを形成する
ためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)
やアルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領域114の
形成により、半導体領域104のゲート絶縁層108a下部には、チャネル形成領域11
6が形成される(図4(C)参照)。ここで、添加する不純物の濃度は適宜設定すること
ができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ま
しい。また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を
採用しているが、不純物領域114を形成した後に絶縁層112を形成する工程としても
良い。

0063

次に、サイドウォール絶縁層118を形成する(図4(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110aの上面と、不純物領域
114の上面を露出させると良い。

0064

次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素
(As)などを添加して、高濃度不純物領域120を形成する。その後、上記絶縁層を除
去し、ゲート電極110a、サイドウォール絶縁層118、高濃度不純物領域120等を
覆うように金属層122を形成する(図4(E)参照)。当該金属層122は、真空蒸着
法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができ
る。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化
合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例
えば、チタン、タンタル、タングステン、ニッケルコバルト白金等がある。

0065

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図4(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0066

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0067

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図4(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などに
よって平坦化しておくことが望ましい。

0068

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図4(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。

0069

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極130a、ソース電極
またはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0070

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ト電極110aと接触する電極(例えば、図3(A)における電極130c)などをあ
わせて形成することができる。ソース電極またはドレイン電極130a、ソース電極また
はドレイン電極130bとして用いることができる材料について特に限定はなく、各種導
電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タング
テン、アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることがで
きる。

0071

以上により、半導体材料を含む基板100を用いたトランジスタ421が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0072

<上部のトランジスタの作製方法>
次に、図5および図6を用いて、層間絶縁層128上にトランジスタ402を作製する工
程について説明する。なお、図5および図6は、層間絶縁層128上の各種電極や、トラ
ンジスタ402などの作製工程を示すものであるから、トランジスタ402の下部に存在
するトランジスタ421等については省略している。

0073

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図5(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を含む材料を用いて形成することができる。

0074

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図5(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0075

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界
面の酸化膜還元し、下部電極(ここではソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130b、電極130cなど)との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。

0076

導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層1
34の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極1
36c、ゲート電極136dを形成する(図5(C)参照)。なお、上記導電層134の
一部を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成
する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層13
2、電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化す
ることにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成する
ことが可能となる。

0077

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図5(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0078

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0079

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。

0080

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、純度化された酸
化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方
法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質され
る絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良好で
あると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを
形成すれば良い。

0081

さらに、85℃、2×106V/cm、12時間のゲートバイアス熱ストレス試験(B
試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界(B:バイアス)と高温(T:温度)により切断され、生
成された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。

0082

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジス
タを得ることが可能である。

0083

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成す
る(図5(E)参照)。

0084

酸化物半導体層としては、In−Ga−Zn−O系、In−Sn−Zn−O系、In−A
l−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn
−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−
O系、Zn−O系の酸化物半導体層を用いのが好適である。本実施の形態では、酸化物半
導体層としてIn−Ga−Zn−O系の金属酸化物ターゲットを用いて、非晶質の酸化物
半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシ
リコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を
2重量%以上10重量%以下含むターゲットを用いて酸化物半導体層を形成しても良い。

0085

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、
およびZnを含む金属酸化物ターゲット(組成比として、In2O3:Ga2O3:Zn
O=1:1:1[mol比]などを用いることもできる。また、In、Ga、およびZn
を含む金属酸化物ターゲットとして、In2O3:Ga2O3:ZnO=1:1:2[m
ol比]、またはIn2O3:Ga2O3:ZnO=1:1:4[mol比]の組成比を
有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90%以上10
0%以下、好ましくは95%以上(例えば99.9%)である。充填率の高い金属酸化物
ターゲットを用いることにより、緻密な酸化物半導体層が形成される。

0086

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度数ppm以下(望ま
しくは濃度数ppb以下)にまで除去された高純度ガスを用いるのが好適である。

0087

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
吸着型真空ポンプを用いることが好ましい。例えば、クライオポンプイオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室においては、例えば、水素原子、水(H2O)など水素原子を含む化合物(よ
り好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で形成した酸化
物半導体層に含まれる不純物の濃度を低減できる。

0088

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、ごみ
が軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以
上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半
導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すれば
よい。

0089

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近プラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても
良い。

0090

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エ
ッチング時間、温度等)を適宜設定する。

0091

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭
素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン(C
HF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)
やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0092

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0093

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(アンモニア、水、過酸化水素水混合液)などを用いることができる。ま
た、ITO07N(関東化学社製)などのエッチング液を用いてもよい。

0094

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れることなく、水や水素の再混入が行われないようにする。

0095

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0096

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0097

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0098

また、第1の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えるこ
とができる。例えば、加熱処理時の雰囲気を、窒素等の不活性気体、またはヘリウム、ネ
オン、アルゴン等の希ガスの雰囲気とし、降温時に雰囲気を切り替えて、酸素を含む雰囲
気とすることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガス
を混合した気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中
に、水、水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純
度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(
即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。

0099

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0100

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に微結晶(粒径1nm以
上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる
場合もある。

0101

また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の金属酸化物ターゲットを用いて酸
化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒
配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることが
できる。

0102

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。

0103

なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の
表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0104

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0105

なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。

0106

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図5(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0107

導電層は、スパッタ法をはじめとするPVD(Physical Vapor Depo
sition)法や、プラズマCVD法などのCVD(Chemical Vapor
Deposition)法を用いて形成することができる。また、導電層の材料としては
、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選
ばれた元素や、上述した元素を成分とする合金等を用いることができる。上述した材料の
代わりにマンガンマグネシウムジルコニウムベリリウムトリウムイットリウム
のいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であ
っても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム
膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニ
ウム膜とチタン膜とが積層された3層構造などが挙げられる。また、In−Ga−Zn−
O系、In−Sn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−G
a−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系
、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物
導電膜を用いることができる。この場合、酸化物半導体層140に用いる材料と比較して
導電率が高いまたは抵抗率が低い材料を酸化物導電膜に用いることが好ましい。酸化物
導電膜の導電率は、キャリア濃度を増やすことで高くすることができる。酸化物導電膜の
キャリア濃度は、水素濃度を増やすことで増やすことができる。また、酸化物導電膜のキ
リア濃度は、酸素欠損を増やすことで増やすことができる。

0108

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0109

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満となるような露光を行う場合には、数nm〜数10nm
と極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマス
ク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、
後に形成されるトランジスタのチャネル長(L)が25nm未満となるような設計をする
ことが可能であり、即ちチャネル長(L)を10nm以上1000nm以下とすることも
可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消
費電力が大きくならずに済む。

0110

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0111

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための導電層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0112

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに変形させることができるため、異なる
パターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調
マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形
成することができる。よって、露光マスク数を削減することができ、対応するフォトリソ
グラフィ工程も削減できるため、工程の簡略化が図れる。

0113

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。

0114

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図5(G)参照)。

0115

保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以
上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃
以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気
、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0116

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネル側が
低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層14
4はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要で
ある。

0117

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないよう
にするためである。

0118

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物を含む化合物等が除去されているため、当該成膜室で形成
した保護絶縁層144に含まれる不純物の濃度を低減できる。

0119

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度数ppm以下(望ましくは、濃度数ppb以下)にまで除
去された高純度ガスを用いることが好ましい。

0120

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。

0121

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して行ってもよいし、室温から、100℃以上
200℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行っ
てもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下
で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の
熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0122

次に、保護絶縁層144上に、層間絶縁層146を形成する(図6(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0123

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図6(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0124

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極(ここでは、電極136a、電極136b、電極136c、ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142b)との接
触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材
料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜
を形成した後に、メッキ法により銅膜を形成してもよい。

0125

導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148
の一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極1
50c、電極150d、電極150eを形成する(図6(C)参照)。なお、上記導電層
148の一部を除去して電極150a、電極150b、電極150c、電極150d、電
極150eを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、
電極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。

0126

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図6(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0127

上述のような方法でトランジスタ402を作製した場合、酸化物半導体層140の水素濃
度は5×1019atoms/cm3以下となり、また、トランジスタ402の常温にお
けるオフ電流は1×10−13A以下となる。このような、水素濃度が十分に低減されて
高純度化された酸化物半導体層140を適用することで、優れた特性のトランジスタ40
2を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ42
1を有し、上部に酸化物半導体を用いたトランジスタ402を有する優れた特性の半導体
装置を作製することができる。

0128

なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素(例えば、4H
−SiC)がある。酸化物半導体と4H−SiCはいくつかの共通点を有している。キャ
リア密度はその一例である。フェルミディラック分布に従えば、酸化物半導体の少数
ャリアは10−7/cm3程度と見積もられるが、これは、4H−SiCにおける6.7
×10−11/cm3と同様、極めて低い値である。シリコンの真性キャリア密度(1.
4×1010/cm3程度)と比較すれば、その程度が並はずれていることが良く理解で
きる。

0129

また、酸化物半導体のエネルギーバンドギャップは3.0〜3.5eVであり、4H−S
iCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。

0130

一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスは一般に1500℃〜2000℃の
熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である
。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである
。他方、酸化物半導体は、300〜500℃(ガラス転位温度以下、最大でも700℃程
度)の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した
上で、酸化物半導体による半導体素子を形成することが可能となる。

0131

また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較
してエネルギーコストを十分に低くすることができるという利点を有する。

0132

なお、酸化物半導体において、DOS(density of state)等の物性研
究は多くなされているが、これらの研究は、DOSそのものを十分に減らすという思想を
含まない。開示する発明の一態様では、DOSの増加の原因たり得る水や水素を酸化物半
導体中より除去することで、高純度化した酸化物半導体を作製する。これは、DOSその
ものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れ
工業製品の製造を可能とするものである。

0133

さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
DOSを減少させることにより、いっそう高純度化された(i型の)酸化物半導体とする
ことも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥によるDOSを減少させることが可能である。

0134

酸化物半導体の欠陥は、過剰な水素による伝導帯下0.1〜0.2eVの準位や、酸素の
不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、
水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであると考
えられる。

0135

また、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりi型化を実現する。この点で、シリコンなどのように
不純物を添加してのi型化ではなく、従来にない技術思想を含むものといえる。

0136

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図7乃至図10を用いて
説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、その
すべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察
に過ぎず、発明の有効性に影響を与えるものではないことを付記する。

0137

図7は、酸化物半導体を用いた逆スタガー型のトランジスタ(薄膜トランジスタ)の断面
図である。ゲート電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(O
S)が設けられ、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソー
ス電極(S)およびドレイン電極(D)を覆うように絶縁層が設けられている。

0138

図8には、図7のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
8中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。ドレイン電極に正の電圧(VD>0)を印加した上で、破線ゲート電
極に電圧を印加しない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。

0139

図9には、図7におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図9(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図9(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0140

図10は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係
を示す。

0141

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。

0142

一方、従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ
中央に位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお
、酸化物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知
られている。

0143

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または真性とせんとしたものである

0144

すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除去す
ることにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴とし
ている。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同程度とする
ことができる。

0145

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3V
と言われている。ソース電極及びドレイン電極を構成するチタン(Ti)の仕事関数は、
酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面にお
いて、電子に対してショットキー型障壁は形成されない。

0146

このとき電子は、図9(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0147

また、図9(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールの数は実質的にゼロであるため、電流は限りなくゼロに近い値とな
る。

0148

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)または実質的に真性となるため、ゲート絶縁層との界
面特性が重要となる。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成で
きるものが要求される。具体的には、例えば、VHF帯マイクロ波帯電源周波数で生
成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング法で作
製される絶縁層などを用いることが好ましい。

0149

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅Wが1×104μm、チャネル長Lが
3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブスレッショ
ルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。

0150

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0151

<酸化物半導体を用いたトランジスタのホットキャリア劣化耐性
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図11乃至
図13を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定
しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあ
くまでも一考察に過ぎないことを付記する。

0152

ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入(CHE注入)
とドレインアバランシェホットキャリア注入(DAHC注入)がある。なお、以下では簡
単のため、電子のみを考慮する。

0153

CHE注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するよう
になった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与
は、電子が低電界で加速することによって行われる。

0154

DAHC注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲー
ト絶縁層などに注入される現象を言う。DAHC注入とCHE注入との相違は、衝突イオ
ン化によるアバランシェ降伏を伴うか否かにある。なお、DAHC注入では、半導体のバ
ンドギャップ以上の運動エネルギーを持つ電子が必要となる。

0155

図11および図12に、シリコン(Si)とIn−Ga−Zn−O系の酸化物半導体(I
GZO)のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す
図11および図12においては、左がCHE注入、右がDAHC注入を表す。

0156

シリコンでは、CHE注入よりもDAHC注入による劣化が深刻となる。これは、シリコ
ン中において衝突せずに加速されるキャリア(例えば電子)はごく僅かであるのに対して
、シリコンはバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因してい
る。アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子の数は増加し、CHE
注入の確率を容易に上回るのである。

0157

In−Ga−Zn−O系の酸化物半導体では、CHE注入に必要なエネルギーはシリコン
の場合と大きく異ならず、やはりその確率は低いものである。また、DAHC注入に必要
なエネルギーは、バンドギャップの広さからCHE注入に必要なエネルギーと同程度とな
る。

0158

つまり、CHE注入とDAHC注入の確率はいずれも低く、シリコンと比較してホット
ャリア劣化の耐性は高い。

0159

ところで、In−Ga−Zn−O系の酸化物半導体のバンドギャップは高耐圧材料として
注目される炭化シリコン(SiC)と同程度である。図13に、4H−SiCについての
各種ホットキャリア注入に必要なエネルギーを示す。CHE注入に関しては、In−Ga
−Zn−O系の酸化物半導体の方が若干そのしきいが高く、有利といえる。

0160

以上、In−Ga−Zn−O系の酸化物半導体はシリコンと比較してホットキャリア劣化
への耐性やソース−ドレイン破壊への耐性が非常に高いということが分かる。また、炭化
シリコンと比較しても遜色のない耐圧が得られるといえる。

0161

<酸化物半導体を用いたトランジスタにおける短チャネル効果>
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図14及び図
15を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定し
ており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあく
までも一考察に過ぎないことを付記する。

0162

短チャネル効果とは、トランジスタの微細化(チャネル長(L)の縮小)に伴って顕在
する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶこ
とに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値
の増大、漏れ電流の増大などがある。

0163

ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構
造に関して検証した。具体的には、キャリア濃度および酸化物半導体層の厚さを異ならせ
た4種類のモデルを用意して、チャネル長(L)としきい値電圧(Vth)の関係を確認
した。モデルとしては、ボトムゲート構造のトランジスタを採用し、酸化物半導体のキャ
リア濃度を1.7×10−8/cm3、または1.0×1015/cm3のいずれかとし
、酸化物半導体層の厚さを1μm、または30nmのいずれかとした。なお、酸化物半導
体としてIn−Ga−Zn−O系の酸化物半導体を、ゲート絶縁層として100nmの厚
さの酸化窒化珪素膜を採用した。酸化物半導体のバンドギャップを3.15eV、電子親
和力を4.3eV、比誘電率を15、電子移動度を10cm2/Vsと仮定した。酸化窒
珪素膜の比誘電率を4.0と仮定した。計算にはシルバコ社製デバイスシミュレーショ
ンソフト「Atlas」を使用した。

0164

なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。

0165

計算結果を図14および図15に示す。図14は、キャリア濃度が1.7×10−8/c
m3の場合、図15は、キャリア濃度が1.0×1015/cm3の場合である。図14
および図15には、チャネル長(L)が10μmのトランジスタを基準とし、チャネル長
(L)を10μmから1μmまで変化させたときのしきい値電圧(Vth)の変化量(Δ
Vth)を示している。図14に示すとおり、酸化物半導体のキャリア濃度が1.7×1
0−8/cm3であり、酸化物半導体層の厚さが1μmの場合は、しきい値電圧の変化量
(ΔVth)は−3.6Vであった。また、図14に示すとおり、酸化物半導体のキャリ
ア濃度が1.7×10−8/cm3であり、酸化物半導体層の厚さが30nmの場合は、
しきい値電圧の変化量(ΔVth)は−0.2Vであった。また、図15に示すとおり、
酸化物半導体のキャリア濃度が1.0×1015/cm3であり、酸化物半導体層の厚さ
が1μmの場合は、しきい値電圧の変化量(ΔVth)は−3.6Vであった。また、図
15に示すとおり、酸化物半導体のキャリア濃度が1.0×1015/cm3であり、酸
化物半導体層の厚さが30nmの場合は、しきい値電圧の変化量(ΔVth)は−0.2
Vであった。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層
の厚さを薄くすることで、短チャネル効果を抑制できることを示すものといえる。例えば
、チャネル長(L)が1μm程度の場合、キャリア濃度が十分に高い酸化物半導体層であ
っても、その厚さを30nm程度とすれば、短チャネル効果を十分に抑制できることが理
解される。

0166

<キャリア濃度>
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に低くし、
できるだけ真性(i型)に近づけようとするものである。以下、キャリア濃度の求め方、
および、実際に測定したキャリア濃度に関し、図16および図17を参照して説明する。

0167

まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、MOSキャパシ
タを作製し、MOSキャパシタのC−V測定の結果(C−V特性)を評価することで求め
ることが可能である。

0168

より具体的には、MOSキャパシタのゲート電圧Vgと容量Cとの関係をプロットしたC
−V特性を取得し、当該C−V特性からゲート電圧Vgと(1/C)2との関係を表すグ
ラフを取得し、当該グラフにおいて弱反転領域での(1/C)2の微分値を求め、当該微
分値を式(1)に代入することによりキャリア濃度Ndの大きさが求められる。なお、式
(1)において、eは電気素量、ε0は真空誘電率、εは酸化物半導体の比誘電率であ
る。

0169

0170

次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガ
ラス基板上にチタン膜を300nmの厚さで形成し、チタン膜上に窒化チタン膜を100
nmの厚さで形成し、窒化チタン膜上に、In−Ga−Zn−O系の酸化物半導体を用い
た酸化物半導体層を2μmの厚さで形成し、酸化物半導体層上に酸窒化珪素膜を300n
mの厚さで形成し、酸窒化珪素膜上に銀膜を300nmの厚さで形成した試料(MOSキ
ャパシタ)を用いた。なお、酸化物半導体層は、In、Ga、およびZnを含む金属酸化
物ターゲット(In:Ga:Zn=1:1:0.5[atom%])を用いたスパッタリ
ング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰
囲気(流量比は、Ar:O2=30(sccm):15(sccm))とした。

0171

図16にはC−V特性を、図17にはVgと(1/C)2との関係を、それぞれ示す。図
17の弱反転領域における(1/C)2の微分値から式(1)を用いて得られたキャリア
濃度は、6.0×1010/cm3であった。

0172

このように、i型化または実質的にi型化された酸化物半導体(例えば、キャリア濃度が
1×1012/cm3未満、望ましくは、1×1011/cm3以下)を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。

0173

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0174

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0175

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0176

(実施の形態2)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、
図1とは異なる例を図18を参照して説明する。図18(A)は、ラッチ部411と、ラ
ッチ部のデータを保持するデータ保持部401とを有する不揮発性のラッチ回路400の
構成を示している。図18(B)は、データ保持部401の構成を示している。

0177

図18は、データ保持部401の構成を図1と異ならせた例である。具体的には、データ
保持部401の容量(図1の容量404)を設けない例である。その他の構成は図1と同
様であるので説明を省略する。トランジスタ402の構成は、実施の形態1と同様である

0178

データ保持部401は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ402をスイッチング素子として用いている。またこのトランジスタ4
02のソース電極及びドレイン電極の他方に電気的に接続されたインバータ403を有し
ている。

0179

このトランジスタ402のソース電極及びドレイン電極の一方は、出力信号が与えられる
配線415に電気的に接続されている。またインバータ403の出力は、入力信号が与え
られる配線414に電気的に接続されている。インバータ403は、トランジスタ420
とトランジスタ421とを有している。トランジスタ420のソース電極はハイレベルの
電源電圧VDDに電気的に接続されている。トランジスタ421のソース電極はロ−レベ
ルの電源電圧VSSに電気的に接続されている。

0180

本実施の形態は、ノードSに接続される容量を有さない構成である。この場合、インバー
タ403を構成するトランジスタのゲート容量に電荷が蓄積される。ここで、好ましくは
、インバータ403が有するトランジスタ421のゲート容量は、インバータ403が有
するトランジスタ420のゲート容量より大きいものとすることができる。ゲート容量の
大きさは、トランジスタのチャネル長L、チャネル幅W、ゲート絶縁膜の膜厚、誘電率な
どにより制御することができる。こうすることで、トランジスタ420及びトランジスタ
421のゲート容量のうちVSSとノードSとの間に構成される容量の割合が増え、トラ
ンジスタ420及びトランジスタ421のゲート電極の電位がVDDの変動の影響を受け
にくくなるため好ましい。

0181

インバータ403は図18(B)に示した構成に限らず、例えば、図2(A)に示すよう
な、Nチャネル型トランジスタで構成しても良いし、出力にバッファを設けた構成でも良
い。また、インバータ403の代わりにセンスアンプ回路も用いても良い。例えば、図2
(B)に示すような差動増幅型のセンスアンプ回路を用いても良い。いずれの場合も、入
端子フローティング状態(ハイインピーダンス状態)であることが重要である。また
図2(A)に示す回路は、入力される電荷はトランジスタ421のゲート容量に蓄積さ
れる。また、図2(B)に示す回路は、入力される電荷はトランジスタ421のゲート容
量に蓄積される。図2(A)、図2(B)に示した回路は、これらのゲート容量が主とし
てVSSとノードSとの間に構成されるため、入力端子の電位がVDDの変動の影響を受
けにくくなるため好ましい。

0182

この酸化物半導体を用いたトランジスタ402は、ラッチ部411に保持されているデー
タを、データ保持部401のインバータ403のゲート容量に書き込む機能を有している
。また、トランジスタ402は、データ保持部401のインバータ403のゲート容量に
書き込んだデータを保持させる機能を有している。

0183

ラッチ部411に保持されているデータの、データ保持部401への書き込み、保持、読
み出し、書き換えの動作について説明する。まず、トランジスタ402のゲート電極にト
ランジスタ402がオン状態となる電位を供給し、トランジスタ402をオン状態とする
。これにより、ラッチ部に保持されているデータ、すなわち出力信号が与えられる配線4
15の電位がインバータ403の入力端子に与えられる。その結果、インバータ403の
ゲート容量には、配線415の電位に応じた電荷が蓄積される(書き込み)。その後、ト
ランジスタ402のゲート電極の電位をトランジスタ402がオフ状態となる電位として
、トランジスタ402をオフ状態とすることにより、インバータ403のゲート容量に蓄
積された電荷が保持される(保持)。インバータ403の入力端子の電位を読み出すこと
により、データの読み出しを行うことができる(読み出し)。データの書き換えは、上記
データの書き込みおよび保持と同様に行うことができる。

0184

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0185

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0186

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

0187

(実施の形態3)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作につ
いて、図19図1を参照して説明する。

0188

図19(A)は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401と
を有する不揮発性のラッチ回路400の構成を示している。図19(B)は、不揮発性の
ラッチ回路400のタイミングチャートの例を示している。

0189

図19(A)は、図1(A)のラッチ部411の構成を具体的に示した例である。図19
(A)は、図1(A)のラッチ部411の構成において、第1の素子としてインバータを
用い、第2の素子としてインバータを用いた例である。トランジスタ402の構成は、実
施の形態1と同様である。

0190

ラッチ部411は、インバータ412とインバータ413とを有している。インバータ4
12の出力がインバータ413の入力に電気的に接続され、インバータ413の出力がイ
ンバータ412の入力に電気的に接続されるループ構造を有している。またラッチ部41
1は、スイッチ431とスイッチ432とを有しており、スイッチ432を介してインバ
ータ413の出力がインバータ412の入力に電気的に接続されている。

0191

インバータ412の入力は、スイッチ431を介してラッチ回路の入力信号が与えられる
配線414に電気的に接続されている。インバータ412の出力は、ラッチ回路の出力信
号が与えられる配線415に電気的に接続されている。

0192

データ保持部401は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ402をスイッチング素子として用いている。またこのトランジスタ4
02のソース電極及びドレイン電極の他方に電気的に接続された容量404とインバータ
403とを有している。

0193

このトランジスタ402のソース電極及びドレイン電極の一方は、出力信号が与えられる
配線415に電気的に接続されている。またインバータ403の出力は、スイッチ405
を介して入力信号が与えられる配線414に電気的に接続されている。

0194

この酸化物半導体を用いたトランジスタ402は、ラッチ部411に保持されているデー
タを、データ保持部401の容量404及びインバータ403のゲート容量に書き込む機
能を有している。また、トランジスタ402は、データ保持部401の容量404及びイ
ンバータ403のゲート容量に書き込んだデータを保持させる機能を有している。

0195

配線414には前段の回路から入力信号INの電位が与えられる。配線415の電位は出
力信号UTとして後段の回路に与えられる。スイッチ431にはクロック信号φ1の電
位が与えられる。クロック信号φ1にハイレベルの電位が与えられると、スイッチ431
がオンとなる。スイッチ432にはクロック信号φ2の電位が与えられる。クロック信号
φ2にハイレベルの電位が与えられると、スイッチ432がオンとなる。トランジスタ4
02のゲートには制御信号STの電位が与えられる。制御信号STは、ハイレベルの電位
が与えられると、トランジスタ402がオンとなる電位を有する。スイッチ405には制
御信号LDの電位が与えられる。制御信号LDは、ハイレベルの電位が与えられると、ス
イッチ405がオンとなる電位を有する。通常の動作期間において、クロック信号φ2は
クロック信号φ1を反転した信号を有している。ここでは制御信号、クロック信号がハイ
レベルのときに、トランジスタ、スイッチがオンとなる例を示す。

0196

データ保持部401が有するインバータ403、及びラッチ部411が有するインバータ
412、インバータ413にはそれぞれ、ハイレベルの電源電圧VDD及びローレベル
電源電圧VSSが与えられている。

0197

次に、図19(B)に、不揮発性のラッチ回路400が動作状態の期間(動作期間)と停
止状態の期間(非動作期間)における、入力信号IN、出力信号OUT、制御信号ST、
制御信号LD、クロック信号φ1、クロック信号φ2の電位のタイミングチャートの例を
示す。またデータ保持部401のノードS、電源電圧VDDの電位を併せて示す。ノード
Sは、容量404の一方の電極及びインバータ403の入力端子の電位を示している。な
お容量404の他方の電極には固定電位が与えられている。例えば接地電位が与えられて
いる。

0198

図19(B)において、期間a、期間b、期間d、期間eは動作期間であり、期間cは非
動作期間である。期間a、期間eは通常の動作期間であり、クロック信号φ1、クロック
信号φ2に交互にハイレベル又はローレベルの電位が与えられている。期間bは、非動作
期間の前の準備期間である。期間bを立ち下げ期間ともいう。期間dは、電源電圧VDD
がオンした後、通常の動作期間に入るまでの準備期間である。期間dを立ち上げ期間とも
いう。

0199

通常の動作期間(期間a)において、クロック信号φ1にハイレベル、クロック信号φ2
にローレベルの電位が与えられると、スイッチ432がオフとなりインバータループが切
断されると共に、スイッチ431がオンとなり、入力信号の電位がインバータ412に入
力される。入力信号の電位はインバータ412で反転され、出力信号OUTとして後段の
回路に与えられる。クロック信号φ1にハイレベルの電位が与えられるときに、入力信号
の電位がハイレベルであれば、ローレベルの電位を有する出力信号が得られる。クロック
信号φ1にハイレベルの電位が与えられるときに、入力信号の電位がローレベルであれば
、ハイレベルの電位を有する出力信号が得られる。クロック信号φ1にローレベル、クロ
ック信号φ2にハイレベルの電位が与えられると、スイッチ431がオフとなると共に、
スイッチ432がオンとなりインバータループが形成され、出力信号OUTの電位が保持
される(データがラッチされる)。通常の動作期間において、制御信号STにはトランジ
スタ402がオンとなる電位は与えられない。ノードSは、以前から保持していた電位を
有する。ここでは不定値とした。

0200

次に、非動作期間の前の準備期間(期間b)において、制御信号STにトランジスタ40
2がオンとなる電位が与えられると、トランジスタ402がオンとなり、出力信号の電位
がノードSに与えられる(書き込み)。出力信号の電位がハイレベルであれば、ノードS
の電位がハイレベルとなる。その後、制御信号STにトランジスタ402がオフとなる電
位が与えられ、トランジスタ402がオフとなり、ノードSの電位はフローティングの状
態になる。その結果、ノードSに書き込まれた電位はそのまま保持される(保持)。なお
、クロック信号φ2、クロック信号φ1は期間aの終了時の電位を保てばよい。或いは、
クロック信号φ2をハイレベル、クロック信号φ1をローレベルに固定し、期間a終了時
のデータをラッチしても構わない。制御信号STは、期間bの開始後にトランジスタ40
2がオンとなる電位を与えても良いし、期間bの開始と同時にトランジスタ402がオン
となる電位を与えても良い。

0201

次に、非動作期間(期間c)において、電源の供給が停止し、電源電圧VDDが低下する
。クロック信号φ1、クロック信号φ2、入力信号IN、出力信号OUTはVDD−VS
S間のどのような値をとっても構わない。この間、制御信号ST、制御信号LDの電位は
ローレベルに保持される。例えば、接地電位に保持される。非動作期間(期間c)におい
て、ノードSの電位はフローティングの状態にあるため、ノードSに蓄積された電荷はそ
のまま保持される(保持)。なお、電源電圧VDDが低下したときにノードSの電位は、
電源電位との容量結合の影響により多少変動する場合がある。もちろん、ノードSに蓄積
された電荷は保持されるので、電源電圧VDDが再び供給されるともとの電位に回復する

0202

次に、電源電圧VDDがオンした後、通常の動作期間に入るまでの準備期間(期間d)に
おいて、クロック信号φ2、クロック信号φ1はローレベルに固定された状態で、制御信
号LDにスイッチ405がオンとなる電位が与えられると、スイッチ405がオンとなり
、ノードSに保持されていた電位がインバータ403で反転され、ラッチ部411に与え
られる。そして、制御信号LDにスイッチ405がオンとなる電位が与えられた後に、ク
ロック信号φ2、及びクロック信号φ1に、期間a終了時の電位を与える。これにより、
期間dの論理状態を非動作期間に入る前の論理状態に戻すことができる。制御信号LDは
、期間d終了前にローレベルにしてもよいし、終了時までスイッチ405がオンとなる電
位を保っても良い。

0203

次に、通常の動作期間(期間e)において、クロック信号φ1、クロック信号φ2に、ハ
イレベル、ローレベルの電位が与えられ、通常の動作状態となる。通常の動作期間(期間
e)の開始時には、クロック信号φ1、クロック信号φ2は、その前の通常の動作期間(
期間a)の終了時と同じ電位から開始してもよいし、期間aの終了時の電位の次の状態か
ら開始しても構わない。

0204

ノードSの電位は、次に制御信号STにトランジスタ402がオンとなる電位が与えられ
るタイミングで書き換えられる。従って、次に制御信号STにトランジスタ402がオン
となる電位が与えられるタイミングまでは、ノードSの電位はそのまま保持される。

0205

なお、期間dにおいて、容量404の他方の電極の電位VcはVDDとVSSの間の値と
しても良い。これにより、ノードSには電位Vcの増分を加味した電位が与えられ、読み
出し動作をより安定に行うことが可能となる。

0206

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0207

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0208

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

0209

(実施の形態4)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作につ
いて、図19とは異なる例を図20図18を参照して説明する。図20(A)は、ラッ
チ部411と、ラッチ部のデータを保持するデータ保持部401とを有する不揮発性のラ
ッチ回路400の構成を示している。図20(B)は、不揮発性のラッチ回路400のタ
イミングチャートの例を示している。

0210

図20は、データ保持部401の構成を図19と異ならせた例である。具体的には、デー
タ保持部の容量(図19の容量404)を特に設けない例である。その他の構成は図19
と同様であるので説明を省略する。

0211

また図20(A)は、図18(A)のラッチ部411の構成を具体的に示した例である。
図20(A)は、図18(A)のラッチ部411の構成において、第1の素子としてイン
バータを用い、第2の素子としてインバータを用いた例である。データ保持部401の構
成については、図18を参照して説明する。トランジスタ402の構成は実施の形態1と
同様である。

0212

データ保持部401は、チャネル形成領域を構成する半導体材料として酸化物半導体を用
いたトランジスタ402をスイッチング素子として用いている。またこのトランジスタ4
02のソース電極及びドレイン電極の他方に電気的に接続されたインバータ403を有し
ている。

0213

このトランジスタ402のソース電極及びドレイン電極の一方は、出力信号が与えられる
配線415に電気的に接続されている。またインバータ403の出力は、スイッチ405
を介して入力信号が与えられる配線414に電気的に接続されている。インバータ403
の構成は図18(B)に示すとおりであり、インバータ403は、トランジスタ420と
トランジスタ421とを有している。トランジスタ420のソース電極はハイレベルの電
源電圧VDDに電気的に接続されている。トランジスタ421のソース電極はロ−レベル
の電源電圧VSSに電気的に接続されている。

0214

本実施の形態は、ノードSに接続される容量を有さない構成である。この場合、インバー
タ403の入力に接続されるトランジスタのゲート容量に電荷が蓄積される。ここで、好
ましくは、インバータ403が有するトランジスタ421のゲート容量は、インバータ4
03が有するトランジスタ420のゲート容量より大きいものとする。ゲート容量の大き
さは、トランジスタのチャネル長L、チャネル幅W、ゲート絶縁膜の膜厚、誘電率などに
より制御することができる。こうすることで、インバータ403の入力容量は主としてノ
ードSとVSS間の容量で構成され、入力端子の電位がVDDの変動の影響を受けにくく
なるため好ましい。

0215

インバータ403は図18(B)に示した構成に限らず、例えば、図2(A)に示すよう
な、Nチャネル型トランジスタで構成しても良いし、出力にバッファを設けた構成でも良
い。また、インバータ403の代わりにセンスアンプ回路も用いても良い。例えば、図2
(B)に示すような差動増幅型のセンスアンプ回路を用いても良い。いずれの場合も、入
力端子がフローティング状態(ハイインピーダンス状態)であることが重要である。また
図2(A)に示す回路は、入力される電荷はトランジスタ421のゲート容量に蓄積さ
れる。また、図2(B)に示す回路は、入力される電荷はトランジスタ421のゲート容
量に蓄積される。図2(A)、図2(B)に示した回路は、これらのゲート容量が主とし
てVSSとノードSとの間に構成されるため、入力端子の電位がVDDの変動の影響を受
けにくくなるため好ましい。

0216

この酸化物半導体を用いたトランジスタ402は、ラッチ部411に保持されているデー
タを、インバータ403のゲート容量に書き込む機能を有している。また、トランジスタ
402は、インバータ403のゲート容量に書き込んだデータを保持させる機能を有して
いる。

0217

図20(B)に、不揮発性のラッチ回路400のタイミングチャートの例を示す。図20
(B)のタイミングチャートは、図19(B)のタイミングチャートとほぼ同様であるの
で、説明を省略する。

0218

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0219

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0220

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

0221

(実施の形態5)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作につ
いて、図19とは異なる例を図21を参照して説明する。図21(A)は、不揮発性のラ
ッチ回路400の構成を示している。不揮発性のラッチ回路400の構成は、図19(A
)と同様である。図21(B)は、不揮発性のラッチ回路400のタイミングチャートの
例を示している。

0222

図21(B)に示すタイミングチャートにおいて、電源電圧VDDが再び供給された後の
期間dにおいて、制御信号STにトランジスタ402がオンとなる電位が与えられる。制
御信号STがハイレベルとなる立ち上がりのタイミングは、制御信号LDがハイレベルか
立ち下がるタイミングより後であればよい。また制御信号STがローレベルに立ち下が
るタイミングは、クロック信号φ1及びクロック信号φ2が期間aの終了時と同じ電位と
なっている期間内であればよい。期間dにおいて、制御信号STにトランジスタ402が
オンとなる電位が与えられることにより、ノードSの電位をリフレッシュすることができ
る。

0223

図21(B)のタイミングチャートにおいて、制御信号ST以外のタイミングは図19
B)と同様であるので、説明は省略する。

0224

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0225

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0226

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

0227

(実施の形態6)
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理
回路の構成について、図22を参照して説明する。

0228

図22は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを有す
る不揮発性のラッチ回路400を二つ有する論理回路の構成を示している。

0229

データ保持部401の構成は、図1(A)又は図18(A)と同様である。ラッチ部41
1の構成は、図1(A)又は図18(A)のラッチ部411の構成において、第1の素子
としてNANDを用い、第2の素子としてクロックドインバータを用いた例である。

0230

ラッチ部411は、NAND412とクロックドインバータ413とを有している。NA
ND412の出力がクロックドインバータ413の入力に電気的に接続され、クロックド
インバータ413の出力がNAND412の入力に電気的に接続されるループ構造を有し
ている。またラッチ部411は、アナログスイッチ431を有している。

0231

NAND412の入力の一つには、アナログスイッチ431を介してラッチ回路400の
入力信号が与えられる配線414に電気的に接続されている。NAND412の出力は、
ラッチ回路400の出力信号が与えられる配線415に電気的に接続されている。NAN
D412の入力の他の一つには、信号RSTBが与えられる配線に電気的に接続されてい
る。

0232

図22に示す論理回路は、上記の不揮発性のラッチ回路400として、不揮発性のラッチ
回路400aと不揮発性のラッチ回路400bとを有している。不揮発性のラッチ回路4
00aは、前段の回路から入力信号の電位が与えられる配線414に電気的に接続してい
る。不揮発性のラッチ回路400aの出力信号の電位が与えられる配線415は、不揮発
性のラッチ回路400bの入力信号の電位が与えられる配線414に電気的に接続してい
る。不揮発性のラッチ回路400bは、後段の回路に出力信号の電位が与えられる配線4
15に電気的に接続している。不揮発性のラッチ回路400aにおいて、アナログスイッ
チ431にはクロック信号φ1とクロック信号φ1の反転信号が与えられ、クロックドイ
ンバータ413にはクロック信号φ2とクロック信号φ2の反転信号が与えられる。また
、不揮発性のラッチ回路400bにおいて、アナログスイッチ431にはクロック信号φ
2とクロック信号φ2の反転信号が与えられ、クロックドインバータ413にはクロック
信号φ1とクロック信号φ1の反転信号が与えられる。

0233

本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材
料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として
用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している
論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ
保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタ
のスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き
込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例
えば動作電圧を1V以下にすることができる。またデータ保持部の容量に蓄積された電荷
がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読
み出しを容易に行うことができる。

0234

上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能で
ある。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することが
できる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした
時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うこ
とが可能である。

0235

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

0236

(実施の形態7)
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置
を搭載した電子機器の例について図23を用いて説明する。先の実施の形態で得られる不
揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を
有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新
たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性
のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器
の内部に搭載されることになる。

0237

図23(A)は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
ノート型パーソナルコンピュータであり、本体301、筐体302、表示部303、キ
ーボード304などによって構成されている。開示する発明に係る半導体装置をノート型
のパーソナルコンピュータに適用することで、優れた性能のノート型のパーソナルコンピ
ュータを提供することができる。

0238

図23(B)は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む
携帯情報端末(PDA)であり、本体311には表示部313と、外部インターフェイス
315と、操作ボタン314等が設けられている。また操作用付属品としてスタイラス
312がある。開示する発明に係る半導体装置を携帯情報端末(PDA)に適用すること
で、優れた性能の携帯情報端末(PDA)を提供することができる。

0239

図23(C)には、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含
電子ペーパーの一例として、電子書籍320を示す。電子書籍320は、筐体321お
よび筐体323の2つの筐体で構成されている。筐体321および筐体323は、軸部3
37により一体とされており、該軸部337を軸として開閉動作を行うことができる。こ
のような構成により、電子書籍320は、紙の書籍のように用いることが可能である。

0240

筐体321には表示部325が組み込まれ、筐体323には表示部327が組み込まれて
いる。表示部325および表示部327は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部(図23(C)では表示部325)に文章を表示し、左側の表示部(図23
(C)では表示部327)に画像を表示することができる。

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