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技術 トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法

出願人 シンセンシンメムテクノロジーコーポレイション
発明者 リュー,ボ
出願日 2016年8月11日 (3年4ヶ月経過) 出願番号 2018-508223
公開日 2018年9月6日 (1年3ヶ月経過) 公開番号 2018-525765
状態 特許登録済
技術分野 静的メモリのアクセス制御 DRAM
主要キーワード 相互接続部品 非対称駆動 制御電圧レベル 駆動強度 素子トランジスタ 記憶電圧 切替作動 アナログ電圧レベル
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図面 (20)

課題・解決手段

トリプルレベルセルダイナミックランダムアクセスメモリ及びその読み取り方法である。トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ(DRAM)は、3つの電圧レベル(0、VDD/2、VDD)を複数のメモリセルに記憶する。信号電圧を発生するように選択されたメモリセルがビット線BLT)に接続され、隣接している基準ビット線(BLR)にはVDD/2基準電圧が発生する。正のオフセット電圧及び負のオフセット電圧を備える非対称センスアンプ(ASA)を用いて信号電圧と基準電圧とが異なるか同じかを判定する。ASAの制御信号A及びBの異なる時点での切り替え、または異なる電圧レベルによる切り替え、またはこれらの結合により、オフセット電圧を正または負の極性に設定する。同一のASAによる2回の連続読み取り、または2つのASAによるそれぞれ1回の単独読み取りにより、メモリセルのデータをローカルIOに読み取ることができる。ASAの出力は、アクセスされるメモリセルへの電圧リストアに用いられる。

概要

背景

マルチレベルセルダイナミックランダムアクセスメモリDRAM)は、メモリセルに2つ以上の電圧レベルを記憶でき、これによりメモリセルに1ビット以上の情報を記憶できるものである。メモリに4つまたはそれ以上の電圧レベルを記憶することにより、メモリの効率をより高くすることができるが、現実には、3つのレベル電圧を設けることが実施可能である。その原因は、4つまたはそれ以上の電圧レベルを設けると、セルメモリにおいて、ハーフDD基準電圧(half VDD reference voltage)および固有ノイズマージンの問題が存在したからである。

T.Furuyama等(「Furuyama」)は、1989年4月のIEEE J.Solid StateCircuits、第24巻、第2号、388〜393頁に発表された文献「An Experimental Two Bit/Cell StorageDRAMfor Macro Cell or Memory on Logic Application(マクロセルまたはメモリでの2ビット/セル記憶DRAMの論理応用の実験について)」により、マルチレベルセンスおよびリストアの方法を提案した。その方案は、メモリに4つの電圧が設けられ、2ビットの情報を反映するように構成されている。センシング作動において、メモリセルは1つのビット線共有充電を行い、またこのビット線は、3つのサブビット線分岐され、スイッチにより互いに分離される。3つのサブビット線が3つのセンスアンプ(SA)に接続されている。SAは、3つのサブビット線を3つの基準電圧と比較して、対応する2ビットのデータを出力するように構成されている。この方式により一回で2ビットのデータを素早く読み出すことができる。しかし、このような方案には明らかに欠陥が存在している。例えば、3つのセンスアンプが必要となり、サブビット線に対してより多くのスイッチと制御回路を配置する必要がある。その最大の欠陥は、読み取りエラーに対して比較的に敏感であり、グローブ基準電圧(globe reference voltage)が不安定であり、ノイズマージンが小さいということである。また、より多くのスイッチおよびデコード作動が必要となり、これらの作動により、この方案のDRAMの性能が大部分の通常のDRAMの性能より遅くなってしまう。

Gillinghamの米国特許No.5283761において、2対のサブビット線が形成される方法および回路が開示された。Gillinghamの方案は、各対に1つのセンスアンプを備え、Furuyamaの方案における並行センシングの方式と異なって、シーケンシャルセンシングを利用するようになっている。シーケンシャルセンシングにおいて、第1センスアンプの結果は第2回のセンシング作動の基準電圧の発生に用いられる。最初のセンシング作動において、VDD/2をマルチレベルセル電圧と比較し、セル電圧がVDD/2より高い場合、2回目のセンシング作動において5VDD/6の基準電圧をセル電圧(ビット線で共有に充電した後)と比較する。逆に、最初の作動においてセル電圧がVDD/2より低いと判定された場合、2回目の作動においてセル電圧をVDD/6の基準電圧と比較する。2回のセンシング作動の結果は、2ビットのデータを生成するようになる。この方案は、ローカルで生成された基準電圧を用いるため、Furuyamaに用いられるグローブ基準電圧により発生したノイズを減少させることができる。この方案の欠点は、やはり2つのセンスアンプが使用され、サブビット線に対して多くの制御回路および切替回路が使用されることである。通常のDRAMと比べて、より高い基準電圧レベルが必要となるため、ノイズマージンがより小さい問題がある。そのほか、スピードもFuruyamaの方案のものより遅くなる。

Birk等の米国特許No.6556469において、Furuyamaの並行センシングの利点とGillinghamのローカル基準電圧を使用する特徴とを結合した方式が開示された。しかしながら、この方案にも、依然としてその前の方案におけるマルチレベルセルDRAMの低ノイズマージンの問題が存在している。

LIUの米国特許No.7133311において、何らかの特殊な基準電圧を使用せず非対称センシング(asymmetrical sensing)を用いてメモリセルにおける3つの異なる電圧を区別する方法が開示された。接続用マルチプレクサーと固定のオフセット電圧に基づくセンスアンプとを利用してこの非対称センシングを実施した。

Koya等の米国特許No.8773925において、DRAMセルに4つの電圧レベルを記憶する方法が開示された。プリアンプローカルビット線及びグローバルビット線を利用してセンシングを行う。しかしながら、ノイズマージンは依然として主要の問題になり、それ以外、この設計において異なるセンシング電圧レベルが数多く使用されている。

概要

トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ及びその読み取り方法である。トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ(DRAM)は、3つの電圧レベル(0、VDD/2、VDD)を複数のメモリセルに記憶する。信号電圧を発生するように選択されたメモリセルがビット線(BLT)に接続され、隣接している基準ビット線(BLR)にはVDD/2基準電圧が発生する。正のオフセット電圧及び負のオフセット電圧を備える非対称センスアンプ(ASA)を用いて信号電圧と基準電圧とが異なるか同じかを判定する。ASAの制御信号A及びBの異なる時点での切り替え、または異なる電圧レベルによる切り替え、またはこれらの結合により、オフセット電圧を正または負の極性に設定する。同一のASAによる2回の連続読み取り、または2つのASAによるそれぞれ1回の単独読み取りにより、メモリセルのデータをローカルIOに読み取ることができる。ASAの出力は、アクセスされるメモリセルへの電圧のリストアに用いられる。

目的

効果

実績

技術文献被引用数
1件
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請求項1

セルキャパシタにVDD、VDD/2及びグラウンドを記憶することにより3つの状態を表すメモリセル、又はそれぞれ1.58ビットであるメモリセルからなる複数のメモリセルアレイと、制御可能かつ極性切替可能な正のオフセット電圧及び負のオフセット電圧を備え、特にトリプルレベルセルダイナミックランダムアクセスメモリセンシング作動に用いられ、オフセット極性が、異なる時点でアクティブされた2つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた2つの異なる制御信号により切り替えられることができる非対称センスアンプと、データの書き込み及びリストアに用いられるリストア及び書き戻し回路と、ビット線対と非対称センスアンプの電圧入力との間にある複数の相互接続部品と、を備えることを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項2

前記非対称センスアンプは、調整可能なオフセット電圧と切替可能な正負極性を備える非対称素子を有する通常のセンスアンプであることを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項3

前記非対称センスアンプは、異なる非対称駆動強さを設定することによりオフセット電圧の大きさを調整することを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項4

複数のメモリアレイに対して、複数の通常のセンスアンプが1つの非対称素子を共有することによって、複数の非対称センスアンプを形成することを特徴とする請求項2に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項5

前記非対称センスアンプは、対応するメモリアレイのオフセット電圧の極性を変更することができることを特徴とする請求項4に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項6

前記非対称センスアンプは、オフセット電圧の極性の切替により、2つの入力電圧が異なるか否か及び2つの入力電圧が同じであるか否かを検出することを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項7

前記書き戻し回路は、非対称センスアンプの出力データを用いて電圧レベルビット線に書き戻し、またメモリセルに書き戻すことを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項8

前記非対称センスアンプは、任意の通常のセンスアンプ回路に非対称素子を追加することにより実現され、極性が切替可能なオフセット電圧を有する前記非対称素子を、センスアンプのP型トランジスタ側またはN型トランジスタ側に装着することができることを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項9

制御信号A及びBが完全同一な電圧または強さに設定される場合、前記非対称センスアンプが対称モードで作動することを特徴とする請求項1に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。

請求項10

1つのセンシング作動において、1つの非対称センスアンプのオフセット電圧の極性を正に設定するステップと、連続的に実施された次のセンシング作動において、当該非対称センスアンプのオフセット電圧の極性を負に設定するステップとを含み、オフセット極性は、異なる時点でアクティブされた2つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた2つの異なる制御信号により切り替えられることを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリを読み取る方法。

請求項11

2つの非対称センスアンプは、2つの入力が同じである場合、共に異なるデータの読出しに用いられ、または、2つの非対称センスアンプは、入力が異なる場合、共に同じデータの読出しに用いられるように、前記2つの非対称センスアンプのオフセット電圧の極性を互いに反対するように設定するステップを含み、オフセット極性は、異なる時点でアクティブされた2つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた2つの異なる制御信号により切り替えられることを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリを読み取る方法。

技術分野

0001

本発明は、基本的にメモリ装置に関し、特にマルチレベルセルストレージを有するダイナミックランダムメモリ装置に関する。

背景技術

0002

マルチレベルセル・ダイナミック・ランダム・アクセスメモリDRAM)は、メモリセルに2つ以上の電圧レベルを記憶でき、これによりメモリセルに1ビット以上の情報を記憶できるものである。メモリに4つまたはそれ以上の電圧レベルを記憶することにより、メモリの効率をより高くすることができるが、現実には、3つのレベル電圧を設けることが実施可能である。その原因は、4つまたはそれ以上の電圧レベルを設けると、セルメモリにおいて、ハーフDD基準電圧(half VDD reference voltage)および固有ノイズマージンの問題が存在したからである。

0003

T.Furuyama等(「Furuyama」)は、1989年4月のIEEE J.Solid StateCircuits、第24巻、第2号、388〜393頁に発表された文献「An Experimental Two Bit/Cell StorageDRAMfor Macro Cell or Memory on Logic Application(マクロセルまたはメモリでの2ビット/セル記憶DRAMの論理応用の実験について)」により、マルチレベルセンスおよびリストアの方法を提案した。その方案は、メモリに4つの電圧が設けられ、2ビットの情報を反映するように構成されている。センシング作動において、メモリセルは1つのビット線共有充電を行い、またこのビット線は、3つのサブビット線分岐され、スイッチにより互いに分離される。3つのサブビット線が3つのセンスアンプ(SA)に接続されている。SAは、3つのサブビット線を3つの基準電圧と比較して、対応する2ビットのデータを出力するように構成されている。この方式により一回で2ビットのデータを素早く読み出すことができる。しかし、このような方案には明らかに欠陥が存在している。例えば、3つのセンスアンプが必要となり、サブビット線に対してより多くのスイッチと制御回路を配置する必要がある。その最大の欠陥は、読み取りエラーに対して比較的に敏感であり、グローブ基準電圧(globe reference voltage)が不安定であり、ノイズマージンが小さいということである。また、より多くのスイッチおよびデコード作動が必要となり、これらの作動により、この方案のDRAMの性能が大部分の通常のDRAMの性能より遅くなってしまう。

0004

Gillinghamの米国特許No.5283761において、2対のサブビット線が形成される方法および回路が開示された。Gillinghamの方案は、各対に1つのセンスアンプを備え、Furuyamaの方案における並行センシングの方式と異なって、シーケンシャルセンシングを利用するようになっている。シーケンシャルセンシングにおいて、第1センスアンプの結果は第2回のセンシング作動の基準電圧の発生に用いられる。最初のセンシング作動において、VDD/2をマルチレベルセル電圧と比較し、セル電圧がVDD/2より高い場合、2回目のセンシング作動において5VDD/6の基準電圧をセル電圧(ビット線で共有に充電した後)と比較する。逆に、最初の作動においてセル電圧がVDD/2より低いと判定された場合、2回目の作動においてセル電圧をVDD/6の基準電圧と比較する。2回のセンシング作動の結果は、2ビットのデータを生成するようになる。この方案は、ローカルで生成された基準電圧を用いるため、Furuyamaに用いられるグローブ基準電圧により発生したノイズを減少させることができる。この方案の欠点は、やはり2つのセンスアンプが使用され、サブビット線に対して多くの制御回路および切替回路が使用されることである。通常のDRAMと比べて、より高い基準電圧レベルが必要となるため、ノイズマージンがより小さい問題がある。そのほか、スピードもFuruyamaの方案のものより遅くなる。

0005

Birk等の米国特許No.6556469において、Furuyamaの並行センシングの利点とGillinghamのローカル基準電圧を使用する特徴とを結合した方式が開示された。しかしながら、この方案にも、依然としてその前の方案におけるマルチレベルセルDRAMの低ノイズマージンの問題が存在している。

0006

LIUの米国特許No.7133311において、何らかの特殊な基準電圧を使用せず非対称センシング(asymmetrical sensing)を用いてメモリセルにおける3つの異なる電圧を区別する方法が開示された。接続用マルチプレクサーと固定のオフセット電圧に基づくセンスアンプとを利用してこの非対称センシングを実施した。

0007

Koya等の米国特許No.8773925において、DRAMセルに4つの電圧レベルを記憶する方法が開示された。プリアンプローカルビット線及びグローバルビット線を利用してセンシングを行う。しかしながら、ノイズマージンは依然として主要の問題になり、それ以外、この設計において異なるセンシング電圧レベルが数多く使用されている。

0008

本発明は、ダイナミックメモリセルに0、VDD/2及びVDDである3つの電圧レベルを記憶するためのトリプルレベル(すなわち、「3状態」)セルのダイナミックランダムアクセスメモリを設計する。非対称センシングの方法を利用して、信号電圧と基準電圧とが同じであるか否かを効率的にセンシングする。

0009

非対称センスアンプ(ASA:asymmetrical sense amplifier)のオフセット電圧の極性切り替えることにより、1つだけの基準電圧を用いて、3つの異なる電圧レベルを読み出すことができる。当該ASAの2つの制御信号A及びBは、異なる電圧レベルに設定されてもよいし、異なるタイミングで異なる駆動強さを有するように設定されてもよい。また、これらを組み合わせても良い。

0010

当該ASAは、BLTとBLRである2つの入力を有するとともに、BLTとBLRとの間に意図的に導入されたオフセット電圧を備える。オフセット電圧の極性は2つの制御信号A、Bの切替により変更できる。「VDD/2」をセンシングするとき、オフセット電圧によりセンシング結果が決定され、またオフセット電圧の極性が変化したとき、相反な結果が読み出される。「0」と「VDD」をセンシングする実例において、BLTとBLRとの相違によりセンシング結果が決定され、またオフセット電圧の極性が変化したとき、読み出された結果が同じとなる。センシング結果により制御される書き戻し回路は、「0」と「VDD」の電圧をメモリセルに書き戻すことができる。VDD/2プリチャージ方案は、同様に、「VDD/2」電圧をビット線プリチャージレベルからメモリセルに書き戻すことができる。BLT及びBLRとビット線対との接続は伝送トランジスタの選択により切り替えられることもできる。

0011

本発明において、差動型ラッチ型の2種類の非対称センスアンプに対して説明を行った。

0012

非対称素子は、pmos側またはnmos側に装着され、オフセット電圧の設定と極性の切替に用いられることができる。非対称素子が複数の通常のセンスアンプに共有され、複数の非対称センスアンプを形成することができる。

0013

当該TLC−DRAMのセンシング作動の消費電力は、通常のDRAMより少なくなる。その原因は以下である。その1は、2回の連続のセンシング作動において同じ物理的メモリセルをセンシングするため、ビット線対のプリチャージが1回だけ行われるからである。その2は、メモリセルにVDD/2の電圧が記憶されるとき、ビット線対の電圧が変わらないので、ビット線対のキャパシタに大量のプリチャージ電流が必要ではないからである。

図面の簡単な説明

0014

以下の図面を参考しながら本発明を例示的に説明する。
ビット線対、データ入力/出力、オフセット電圧の切替を制御する制御信号A及びBと接続する非対称センスアンプ(ASA)を示す模式図である。
2レベルのDRAMに用いられる通常のラッチ型センスアンプ示す図である。
その他の通常の差動センスアンプを示す図である。
正のオフセット電圧及び負のオフセット電圧を有する非対称センスアンプ(ASA)を形成するように、センスアンプと、制御信号A、B及び非対称素子とを組み合わせる模式図である。
信号AとBの切替作動タイミングチャートである。
3つの記憶実例における3つの異なるデータを示す図である。
ASAのその他の一例であり、フルロジックレベルと異なって、ASAが信号A及び信号Bに対して直接アナログ電圧を使用する図である。
信号A及びBと選ばれたワード線のタイミングチャートである。
複数の非対称素子を備える複数のアレイ構造を示す図である。
異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力波形を示す図である。
異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力の波形を示す図である。
異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力の波形を示す図である。
メモリセルとASAとの相互接続部品を示すブロック図である。
「0」実例の書き戻し回路を示す図である。
「1」実例の書き戻し回路を示す図である。
制御信号に対する充電及び放電のタイミングチャートである。
3つの電圧実例のセンシングデータを示す図である。
メモリセルにおける3つの異なる電圧によるビット線電圧の読み取り/リストア作動の波形を示す図である。
ビット線対とASAのBLT/BLR入力との間の切替可能な相互接続部品を示すブロック図である。
BLTと接続するVDD/2プリチャージ回路を示す図である。
2つのセンスアンプで1つのビット線対をセンシングするブロック図である。
複数の通常のセンスアンプが非対称素子を使用することにより複数のビット線対のセンシングをサポートするブロック図である。
通常のSAと制御信号A及びBとを用いてオフセット電圧の極性を切り替えるラッチ型ASAの例示を示す図である。
信号AとBとの切替のタイミングチャートである。
本発明の一実施形態による2つの連続的なセンシング作動を例示的に示すフローチャートである。
1つの単独のセンシング作動及び同時に複数のデータを読み取ることを例示的に示すフローチャートである。

実施例

0015

トリプルレベルセル・ランダム・アクセス・メモリ(TLC−DRAM)は、グラウンド(0)、VDD/2及び電源VDDである3つの異なる電圧レベルのいずれか1つを1つのメモリセルに書き込み、読み取り及びリストアすることができる。メモリセルに3つの電圧レベルを記憶することにより、各セルにlog2(3)=1.58bitの情報を記憶することを実現することができる。そのため、通常の2レベルのDRAMや各メモリセルに1ビットの情報しか記憶されない記憶方式と比べて、有効に記憶密度を増やすことができる。

0016

図1は、一実施例によるTLC−DRAMを高度に簡略化した例を示す図である。1つの非対称センスアンプ(ASA)は、1つの信号ビット線(BLT)及び基準ビット線(BLR)に接続されている。ワード線がオープンされると、BLTがアクセスされたメモリセルに接続され、BLRが基準ビット線に接続されるようになる。ASAは、ASAのオフセット電圧の設定及び極性の切替を行うための2つの制御信号A及びBを有する。ローカルIOs(LIO/LIOB)は、データの読み出し及び書き込みに用いられる。

0017

これらの3つの電圧レベル(グラウンド、VDD/2、VDD)は、あらゆるタイプのDRAMの設計において自然に獲得できるものである。通常には、VDD/2をセンスアンプの基準電圧とし、「グラウンド」または「VDD」が記憶されるセルからの信号電圧が基準電圧より高いか否かを判断する。換言すると、通常のセンスアンプは、2つの入力電圧(BLT及びBLR)の差を測定し、対応するデータ(「1」または「0」)を出力するように構成されている。図2A及び図2Bは、通常のラッチ型センスアンプ(従来技術)を示す図である。通常のセンスアンプは、2つの入力電圧の差の測定を目的として設計されたものであり、電圧の同一性を検出できない。

0018

通常のセンスアンプは、VDD/2を検出できないし、信号電圧と基準電圧とが同じでVDD/2レベルになる時に正確に判定できないので、DRAMの3つの異なる電圧を測定するため、VDD/2以外の基準電圧を使用する必要がある。

0019

本発明は、VDD/2を基準電圧とするとともに、3つの異なる電圧レベルをセンシングするため、2つの入力電圧(BLT及びBLR)の間に正のオフセット電圧と負のオフセット電圧を有する非対称センスアンプを設計した。

0020

図3Aは、2つの入力電圧が同じであるか否かを測定することができる差動非対称センスアンプの原理を示す図である。301は、通常のセンスアンプであり、リセットまたはプリチャージの段階で、Dノード及びDBノードにLIO及びLIOBを通してVDDにプリチャージするように構成されている。302は、非対称素子の一例であり、制御信号A及びBによりBLT及びBLR側のプルダウン強さを切り替え、伝送ゲート(passing gate)に一つの電圧を印加することによりCをターンオンさせるように構成されている。303は、302の変更であり、Cが直接にVDDに接続するように構成されている。AがアクティブされかつBが接地されるとき、BLTトランジスタ電流が直接にトランジスタN4を通してグラウンドに流れる。また、BLRトランジスタの電流がトランジスタN6及びN4を通してグラウンドに流れる。この実施例において、BLTトランジスタはより強いプルダウン強さを有し、SAは正のオフセット電圧を有するようになっている。BがアクティブされかつA=0となるとき、BLRトランジスタはより強いプルダウン強さを有し、SAは負のオフセット電圧を有するようになる。BLTとBLRの電圧が同じになる場合、この2回の連続のセンス増幅作動では、DまたはLIOの読み出しデータが異なるようになる。そのため、ASAは電圧レベルが同じであるか否かを測定することができる。

0021

しかしながら、メモリセルに「VDD」レベルが記憶された場合、BLTにおける対応するビット線電圧は、非対称素子によるオフセット電圧を相殺するほど強くなり、「D」ノードにおいて常に「1」を出力するようになる。

0022

また、メモリセルに「0」レベルが記憶された場合、BLTにおける対応するビット線電圧は、十分弱くなり、「D」ノードにおいて常に「0」を出力するようになる。

0023

意図的に導入されたオフセット電圧値は、非対称素子トランジスタ(N4、N5、N6)のゲート制御電圧レベルにより調整されてもよいし、これらのトランジスタの幅及び長さを変更することにより調整されてもよい。

0024

例えば、オフセット電圧が50mvに設定され、信号電圧差が100mvまたはそれ以上に設定されることができる。これは、ビット線の電気容量(bitline capacitance)とセルの電気容量(cell capacitance)との比により決められる。信号電圧と基準電圧とが同じとなる場合、センシング作動の結果はオフセット電圧により決定され、オフセット極性の切替に応じて2回の作動において相反する2つのデータ「1」と「0」が読み出されるようになる。それ以外、100mvの電圧差がオフセットをオーバライド(override)し、メモリセルに「VDD」または「0」が記憶される場合、「11」または「00」のデータがそれぞれ読み出されるようになる。

0025

図3Bは、AとBとの切替を示すタイミングチャートである。Cは、オフセット電圧を調整するためにVDDまたはその他の電圧レベルに設定されることができる。

0026

図3Cは、3つの記憶電圧の状態に対応する読み取り作動による3つの異なるデータを示す図である。

0027

図4Aは、ASAを設計するその他の一実施例である。信号A及びBに対してロジックフルVDDまたは0電圧を使用することに対して、当該ASAは信号A及びBに対して異なる駆動強度を有するアナログ電圧を直接使用する。図4Bは、信号A、B及びワード線WLのタイミングチャートである。

0028

一例として、A及びBの電圧がVDDからスタートし、この場合BLT及びBLRトランジスタは最初にOFF状態にある。選択されたワード線WLが一定のしきい値電圧以上に達したとき、A及びBが放電し始めるようになる。なお、オフセット電圧をBLT側に偏倚させるために、Aの放電強度及び放電速度がBより高くようにする。図3Cの第1センシングの表により、センシング結果は、BLT側に偏倚するとともにデータを出力するようになる。第1センシングの後、ASAのDノード及びDBノードがVDDレベルにリセットされる。ワード線電圧が上昇してVCPレベルに達したとき、Aノード及びBノードが放電し始めるようになる。なお、このとき、Bノードの放電強度及び放電速度がAノードより低くようにする。図3Cの第2センシングの表により、センシング結果は、BLR側に偏倚するとともにデータを出力するようになる。

0029

A及びBのノードに異なるかつ制御可能なアナログ電圧を印加することにより、通常のセンスアンプは、内蔵オフセット電圧と切替可能な正負極性とを備える非対称センスアンプになることができる。A及びBを制御する非対称素子が複数のセンスアンプの間で共有されることができるので、複数の非対称センスアンプを有効的に形成することができる。また、各メモリアレイが各自の非対称素子を含むことができ、特定のメモリアレイデータ操作のオフセット電圧が調整可能である。

0030

図5は、複数の非対称素子を備える複数のアレイを示す図である。例えば、素子500がdV1オフセット電圧を有するように設けられ、素子501がdV2オフセット電圧を有するように設けられる。異なる寸法のトランジスタの使用及びこれらの非対称素子トランジスタに対する異なる金属接続により、異なるオフセット電圧を設定することができる。

0031

図6A図6B及び図6Cは、3つの異なる電圧の読出し実例のタイミングチャートである。

0032

図6Aは、メモリセルにVDD/2電圧が記憶される実例を示すものである。時点1〜2の期間において、YSELnがターンオンされ、LIO/LIOBによりDとDBをVDD電圧レベルにプリチャージする。時点3で、制御信号「A」がターンオンされ、ストレングスをBLT側に偏倚させる。BLTとBLRの電圧が同じくVDD/2レベルとなるので、BLTがより大きいストレングスを有し、Dが「VDD」に保持され、DBが「vss」まで放電されるようになる。時点4〜5の期間において、DからLIOにデータを出力するようにYSELnがターンオンされる。時点5〜6の期間において、LIO及びLIOBによりDとDBをVDDレベルにプリチャージする。時点7で、制御信号Bがターンオンされ、ストレングスをBLR側に偏倚させる。BLTとBLRの電圧が同じであるため、Bがターンオンされた時、BLRがより大きいストレングスを有し、DBが「VDD」に保持され、Dが「vss」まで放電されるようになる。時点8〜9において、DからLIOにデータを出力するようにYSELnがターンオンされる。この二段階のセンシング作動において、「VDD/2」の実例では、それぞれ「1」と「0」のデータが読み出されるようになる。

0033

図6Bは、メモリセルにVDD電圧が記憶される実例を示す図である。時点1〜2において、YSELnがターンオンされ、LIO/LIOBによりDとDBをVDDレベルにプリチャージする。時点3において、制御信号「A」がターンオンされ、ストレングスをBLT側に偏倚させる。BLTの電圧が、VDD/2であるBLRの基準電圧より(〜100mv)高く、信号Aがターンオンされた時にBLTがより大きいストレングスを有するので、Dが「VDD」電圧に保持され、DBが「vss」まで放電されるようになる。時点4〜5において、DからLIOにデータを出力するようにYSELnがターンオンされる。時点5〜6において、LIO及びLIOBによりDとDBをVDDレベルにプリチャージする。時点7で、BLTの電圧がBLRの基準電圧より(〜100mv)高いため、制御信号Bがターンオンされ、ストレングスをBLR側に偏倚させる。Bがターンオンされ、ASAに負のオフセット電圧を印加したが、BLTからBLRを引いた電圧差が当該オフセット電圧を相殺することができ、Dが「VDD」電圧に保持され、DBが「vss」まで放電されるようになる。時点8〜9において、DからLIOにデータを出力するようにYSELnがターンオンされる。この2つの連続のセンシング作動において、「VDD」の実例では、それぞれ「1」と「1」のデータが読み出されるようになる。

0034

図6Cは、メモリセルに「0」電圧が記憶される実例を示す図である。BLT電圧が、VDD/2レベルであるBLRの基準電圧より(〜100mv)低い。2回の同様なセンシング作動において、「0」の実例では、それぞれ「0」と「0」のデータが読み出されるようになる。

0035

ダイナミックメモリセルは、キャパシタにアナログ電圧が記憶される際に、キャパシタから蓄えられる電荷漏洩することがある。また、読み出し作動において、ビット線キャパシタと共有する際、電荷が破壊される。DRAMセルは、セルキャパシタに蓄えられる電荷を保持するために、周期的なリフレッシュ及びリードリストア回路が必要になる。

0036

図7Aは、メモリセルとASAとの相互接続部品を示すブロック図である。BLT側がメモリセルに対するアクセスに用いられ、BLR側が基準ビット線に用いられるようにする。

0037

TLC−DRAMの設計において、ビット線がVDD/2にプリチャージされる。VDD/2が記憶されるセルは、ビット線電圧とセル電圧とは相違がなく、セルキャパシタがVDD/2電圧レベルに保持される。そのため、VDD/2電圧を書き戻す必要がない。

0038

「0」が記憶されるセルは、最初に読み出されるデータが「D=0またはDB=1」である。DBノードは、ビット線を「0」まで放電させ、アクセスされるメモリセルに「0」を書き戻すことに用いられることができる。図7Bは、「0」が記憶される実例に用いられる書き戻し回路を示す図である。第1回のセンシング作動の期間において、DIS信号がアクティブされ、DB=1になると、BLTがグラウンドまで放電され、電圧「0」がメモリセルに書き戻されるようになる。DIS信号は第1回のセンシングが行われた後にOFFになるものの、ビット線が既にグラウンドまで放電されている。図7Dは、第1回のセンシング作動における信号「A」に関するDIS制御信号のタイミングチャートである。

0039

「VDD」が記憶されるセルは、第1センシングデータが「D=1又はDB=0」である。DB=0になると、放電回路がOFFになる。第2センシングデータは「D=1またはDB=0」であり、図7Cは「VDD」が記憶される実例に用いられる書き戻し回路を示す図である。第2センシング期間において、CHRn信号がアクティブされ、DB=0になると、BLTがVDDに充電されてメモリセルに書き戻されるようになる。図7Dには、第2回のセンシング作動における信号「B」に関するCHRn制御信号のタイミングチャートもある。

0040

図7Eは、DBノードを例とする場合の3つの実例のセンシングデータの結果を示す表である。

0041

図8は、3つの異なる電圧が記憶される例における3つのビット線の電圧レベルを示すシミュレーションタイミングチャートである。ワード線電圧タイミングも波形に示されている。この3つのビット線はいずれもVDD/2電圧からスタートする。ワード線電圧が上昇するとき、まず「0」電圧実例に対するビット線電圧が発生する。第1センシング期間において、ビット線電圧「0」が基準電圧(VDD/2)より低く、D=0となり、DB=1となるため、この「0」実例のビット線が「vss」まで放電される。第2センシングの期間において、「VDD」実例のビット線電圧が基準電圧より高く、D=1となり、DB=0となるため、この「VDD」実例のビット線がVDD電圧まで充電される。

0042

「VDD/2」ビット線実例において、放電及び充電書き戻し回路が共にOFFになり、ビット線がVDD/2電圧レベルに保持される。

0043

上記の例において、BLTを信号ビット線として直接メモリセルに接続するようにしているが、実際には、伝送ゲートを用いてBLT/BLRと対応するメモリ配列との接続を切り替えるようになる。図9Aは、4つのトランジスタを用いてBLT及びBLRを対応するビット線対に接続するブロック図である。EQ0がターンオンされたとき、BL0がBLTに接続され、BL1がBLRに接続されるようになる。EQ1がターンオンされたとき、BL0がBLRに接続され、BL1がBLTに接続されるようになる。図7Bは、BLTをVDD/2電圧にプリチャージするVDD/2プリチャージ回路を示す図である。このVDD/2レベルがビット線の間で共有されることができる。

0044

TLC_DRAMのその他の実施形態において、2つのSAが一対のビット線のセンシングに用いられ、1回のセンシング作動によりデータを読み出すようなことも可能である。図10は、2つのASAとビット線対との間の接続関係を示すブロック図である。2つのSAは、プルダウン接続が異なっている。SA#1ではBLTがMA側に接続され、SA#2ではBLRがMA側に接続されている。MA側のプルダウンはMB側より強い。センシング作動の期間において、非対称素子において信号Aがターンオンされたとき、2つのSAがともに作動し、SA#1ではBLT側に偏倚し、SA#2ではBLR側に偏倚するようになる。セル電圧が「0」または「VDD」である場合、BLTとBLRと間の電圧差がオフセット電圧の影響を相殺し、この2つのSAから「0」「0」と「1」「1」が読み出されるようになる。セル電圧が「VDD/2」である場合、BLTとBLRとの電圧が同じになるので、オフセット電圧の極性が働くようになり、この2つのSAから「1」と「0」が読み出されるようになる。

0045

同一のビット線に対して2つのセンスアンプを使用すると、SAオーバーヘッド回路が増加することになるが、(読み取り)速度が速くなる。その原因は、SAのリセット、2ステップのセンシング作動が必要ではないからである。

0046

図11は、1つの非対称素子を用いて複数の通常のセンスアンプをサポートするブロック図であり、これによってすべてのセンスアンプを非対称センスアンプ(ASA)とみなすことができる。

0047

ASAは、オフセット電圧が切替可能な差動センスアンプを使用しているが、当然にラッチ型センスアンプに拡張することもできる。図12Aは、通常のセンスアンプを備えるASAを示し、このASAではソース側に2つの切替可能な信号A及びBが接続されている。図12Bに示すように、A及びBはVDD/2電圧からスタートする。BLT及びBLRは伝送トランジスタによりDノード及びDBノードに接続されている。「VDD/2」が記憶される実例では、センシング作動が開始すると、Aノードの放電がBノードよりも速いため、Dノードがセンシング結果を決めるようになる。第2センシング作動が開始すると、Bノードの放電がAノードよりも速いため、DBノードがセンシング結果を決めるようになる。メモリセルの電圧が「0」と「VDD」である実例では、信号電圧がオフセット電圧を相殺し、それぞれ「00」と「11」が読み出されるようになる。

0048

上記の例において、非対称素子をNFETsソース側に接続し、センスアンプのオフセット電圧を変更するようにするが、PFET側にも非対称素子を接続でき、通常のセンスアンプに切替可能なオフセット電圧を発生させることを想到することができる。

0049

図13は、1つのASAを用いて一対のビット線をセンシングするフローチャートである。第1センシングデータを読み出し、オフセット電圧の極性を切り替え、そして第2センシングデータを読み出すようなものである。

0050

図14は、同時に2つのASAを用いて1回のセンシング作動で2つのASAからのデータを直接センシングするフローチャートである。

0051

本明細書において、具体的な素子の相互接続の実施例と各実施形態に基づいて、本発明のTLC−DRAMに対して説明したが、これらの実施形態に対する実施可能な変更も考慮される。回路の変更は回路設計においてよく行われることであるので、添付の特許請求の範囲は、上記の説明に限るものではない。

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