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技術 電子及び正孔移動度向上のためのデュアル・フィン集積

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 リウ、ズゥオグワンチェン、チアユイ山下典洪ワーン、ミャオミャオ
出願日 2016年2月17日 (5年9ヶ月経過) 出願番号 2017-542434
公開日 2018年4月12日 (3年7ヶ月経過) 公開番号 2018-510503
状態 特許登録済
技術分野 MOSIC,バイポーラ・MOSIC 薄膜トランジスタ
主要キーワード テーパ付き側壁 集積構造体 垂直フィン 主キャリア スペーサ層材料 フィン構造体 電子のど 垂直プロファイル
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年4月12日)のものです。
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図面 (18)

課題

電子及び正孔移動度が向上した半導体デバイスを提供すること。

解決手段

半導体デバイスを形成するための技術が提供される。犠牲マンドレルが、半導体層上のハードマスク層の上に形成される。スペーサが、犠牲マンドレルの側壁上に形成される。犠牲マンドレルを除去してスペーサを残す。マスキング・プロセスは、スペーサの第1の組を露出したまま、第2の組を保護する。マスキング・プロセスに応じて、第1のフィンエッチング・プロセスが、スペーサの第1の組により、フィンの第1の組を半導体層内に形成する。フィンの第1の組は、垂直側壁プロファイルを有する。別のマスキング・プロセスは、スペーサの第2の組を露出したまま、スペーサの第1の組及びフィンの第1の組を保護する。別のマスキング・プロセスに応じて、第2のフィン・エッチング・プロセスは、スペーサの第2の組を用いて、フィンの第2の組を半導体層内に形成する。フィンの第2の組は、台形側壁プロファイルを有する。

概要

背景

固体物理学において、電子移動度は、電場によって引き寄せられたときに電子が金属又は半導体を通ってどれだけすばやく移動できるかを特徴付ける。半導体では、正孔について正孔移動度と呼ばれる同様の量がある。キャリア移動度という用語は、半導体において電子及び正孔の両方に対して全般的に言及するものである。

電子及び正孔移動度は、印加された電場下の荷電粒子電気移動度の特別な場合である。例えば、電場Eが材料片を横切って印加されたとき、電子は、ドリフト速度と呼ばれる平均速度で移動することによって反応を示す。

伝導度は、移動度キャリア濃度との積に比例する。例えば、同じ伝導度が、各々が高い移動度を有する少数の電子、又は各々が小さい移動度を有する多数の電子から生じ得る。半導体の場合、トランジスタ及び他のデバイス挙動は、低移動度の多数の電子又は高移動度の少数の電子のどちらが存在するかに依存して非常に異なる場合がある。したがって、移動度は、半導体材料にとって非常に重要なパラメータである。ほとんどの場合、他のことが等しければ、移動度が高いほど、より良好なデバイス性能がもたらされる。

したがって、上記挙動を改善することが当該分野で必要とされている。

概要

電子及び正孔移動度が向上した半導体デバイスを提供すること。 半導体デバイスを形成するための技術が提供される。犠牲マンドレルが、半導体層上のハードマスク層の上に形成される。スペーサが、犠牲マンドレルの側壁上に形成される。犠牲マンドレルを除去してスペーサを残す。マスキング・プロセスは、スペーサの第1の組を露出したまま、第2の組を保護する。マスキング・プロセスに応じて、第1のフィンエッチング・プロセスが、スペーサの第1の組により、フィンの第1の組を半導体層内に形成する。フィンの第1の組は、垂直側壁プロファイルを有する。別のマスキング・プロセスは、スペーサの第2の組を露出したまま、スペーサの第1の組及びフィンの第1の組を保護する。別のマスキング・プロセスに応じて、第2のフィン・エッチング・プロセスは、スペーサの第2の組を用いて、フィンの第2の組を半導体層内に形成する。フィンの第2の組は、台形側壁プロファイルを有する。 I

目的

本発明の目的は、電子及び正孔移動度が向上した半導体デバイスを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体デバイスを形成する方法であって、複数の犠牲マンドレルを、半導体層の上に堆積されたハードマスク層の上に形成することと、複数のスペーサを前記複数の犠牲マンドレルの側壁上に形成することと、前記複数の犠牲マンドレルを除去して前記複数のスペーサを残すことと、第1のマスキング・プロセスを行って、前記複数のスペーサの第1の組を露出したまま、前記複数のスペーサの第2の組を保護することと、前記マスキング・プロセスに応じて、前記複数のスペーサの前記第1の組を用いて第1のフィンエッチング・プロセスを行って、垂直側壁プロファイルを有するフィンの第1の組を前記半導体層内に形成することと、第2のマスキング・プロセスを行って、前記複数のスペーサの前記第2の組を露出したまま、前記複数のスペーサの前記第1の組及び前記フィンの第1の組を保護することと、前記第2のマスキング・プロセスに応じて、前記複数のスペーサの第2の組を用いて第2のフィン・エッチング・プロセスを行って、台形側壁プロファイルを有するフィンの第2の組を前記半導体層内に形成することと、を含む、方法。

請求項2

前記第1のマスキング・プロセス中に、第1のマスクが前記複数のスペーサの前記第2の組を覆う、請求項1に記載の方法。

請求項3

前記第1のマスクが酸化物である、請求項2に記載の方法。

請求項4

前記第2のマスキング・プロセス中に、第2のマスクが前記複数のスペーサの前記第1の組を覆う、前記請求項のいずれかに記載の方法。

請求項5

前記第2のマスクが酸化物である、請求項4に記載の方法。

請求項6

前記複数のスペーサは、酸化物及び窒化物の少なくとも1つを含む、前記請求項のいずれかに記載の方法。

請求項7

前記半導体層は、シリコン及びゲルマニウムの少なくとも1つを含む、前記請求項のいずれかに記載の方法。

請求項8

前記フィンの第1の組が、正チャネル電界効果トランジスタ(PFETデバイスを含む、前記請求項のいずれかに記載の方法。

請求項9

前記フィンの第2の組が、負チャネル電界効果トランジスタ(NFET)デバイスを含む、請求項1〜請求項7のいずれかに記載の方法。

請求項10

ゲート電極が、前記フィンの第1の組及び前記フィンの第2の組の上に形成される、前記請求項のいずれかに記載の方法。

請求項11

前記フィンの第2の組の底部幅が、前記フィンの第2の組の上部幅の少なくとも2倍である、前記請求項のいずれかに記載の方法。

請求項12

前記フィンの第2の組の高さが、前記フィンの第1の組の高さとほぼ等しい、前記請求項のいずれかに記載の方法。

請求項13

集積回路が、前記フィンの第1の組及び前記フィンの第2の組を含む、前記請求項のいずれかに記載の方法。

請求項14

個々のマイクロプロセッサが、前記フィンの第1の組及び前記フィンの第2の組を有する前記集積回路を含み、前記フィンの第1の組がPFETデバイスを構成し、前記フィンの第2の組がNFETデバイスを構成するようになっている、請求項13に記載の方法。

請求項15

半導体デバイスを形成する方法であって、基板上に台形形状フィンを形成することであって、前記台形形状フィンの台形形状が電子移動度を向上させることと、前記基板上に垂直形状フィンを形成することであって、前記垂直形状フィンの直線的な垂直形状が正孔移動度を向上させ、前記台形形状フィンが前記垂直形状フィンより大きい底部を有することと、を含み、前記台形形状フィン及び前記垂直形状フィンによって集積回路が形成される、方法。

請求項16

前記台形形状フィンが負NFETデバイスを構成し、前記垂直形状フィンがPFETデバイスを構成する、請求項15に記載の方法。

請求項17

前記集積回路がマイクロプロセッサである、請求項16に記載の方法。

請求項18

前記台形形状フィン及び前記垂直形状フィンの上にゲート電極を形成することをさらに含む、請求項15〜請求項17のいずれかに記載の方法。

請求項19

半導体デバイスであって、基板上に形成された台形形状フィンであって、前記台形形状フィンの台形形状が電子移動度を向上させる、台形形状フィンと、前記基板上に形成された垂直形状フィンであって、前記垂直形状フィンの直線的な垂直形状が正孔移動度を向上させ、前記台形形状フィンが前記垂直形状フィンより大きい底部を有する、垂直形状フィンと、を備え、前記台形形状フィン及び前記垂直形状フィンが、集積回路内で構成要素として一緒に形成される、半導体デバイス。

請求項20

前記台形形状フィン及び前記垂直形状フィンの両方を有する前記集積回路が、マイクロプロセッサである、請求項19に記載の半導体デバイス。

技術分野

0001

本開示は、一般に、集積回路デバイス製造における電子及び正孔移動度に関し、より詳細には、電子及び正孔移動度向上のためのデュアルフィン集積に関する。

背景技術

0002

固体物理学において、電子移動度は、電場によって引き寄せられたときに電子が金属又は半導体を通ってどれだけすばやく移動できるかを特徴付ける。半導体では、正孔について正孔移動度と呼ばれる同様の量がある。キャリア移動度という用語は、半導体において電子及び正孔の両方に対して全般的に言及するものである。

0003

電子及び正孔移動度は、印加された電場下の荷電粒子電気移動度の特別な場合である。例えば、電場Eが材料片を横切って印加されたとき、電子は、ドリフト速度と呼ばれる平均速度で移動することによって反応を示す。

0004

伝導度は、移動度キャリア濃度との積に比例する。例えば、同じ伝導度が、各々が高い移動度を有する少数の電子、又は各々が小さい移動度を有する多数の電子から生じ得る。半導体の場合、トランジスタ及び他のデバイス挙動は、低移動度の多数の電子又は高移動度の少数の電子のどちらが存在するかに依存して非常に異なる場合がある。したがって、移動度は、半導体材料にとって非常に重要なパラメータである。ほとんどの場合、他のことが等しければ、移動度が高いほど、より良好なデバイス性能がもたらされる。

0005

したがって、上記挙動を改善することが当該分野で必要とされている。

発明が解決しようとする課題

0006

本発明の目的は、電子及び正孔移動度が向上した半導体デバイスを提供することである。

課題を解決するための手段

0007

実施形態は、半導体デバイスを形成する方法を含む。この方法は、複数の犠牲マンドレルを、半導体層の上に堆積されたハードマスク層の上に形成することと、複数のスペーサを複数の犠牲マンドレルの側壁上に形成することと、複数の犠牲マンドレルを除去して複数のスペーサを残すことと、マスキング・プロセスを行って、複数のスペーサの第1の組を露出したまま、複数のスペーサの第2の組を保護することとを含む。マスキング・プロセスに応じて、複数のスペーサの第1の組を用いて、第1のフィン・エッチング・プロセスを行ってフィンの第1の組を半導体層内に形成し、ここでフィンの第1の組は、垂直側壁プロファイルを有する。別のマスキング・プロセスを行って、複数のスペーサの第2の組を露出したまま、複数のスペーサの第1の組及びフィンの第1の組を保護する。別のマスキング・プロセスに応じて、複数のスペーサの第2の組を用いて第2のフィン・エッチング・プロセスを行って、フィンの第2の組を前記半導体層内に形成し、ここでフィンの第2の組は、台形側壁プロファイルを有する。

0008

実施形態は、半導体デバイスを形成する方法を含む。この方法は、基板上に台形形状フィンを形成することであって、台形形状フィンの台形形状が電子移動度を向上させることと、基板上に垂直形状フィンを形成することとを含む。垂直形状フィンの直線的な垂直形状は、正孔移動度を向上させ、台形形状フィンは、垂直形状フィンより大きい底部を有する。台形形状フィン及び垂直形状フィンによって集積回路が形成される。

0009

実施形態は、半導体デバイスを含む。台形形状フィンが基板上に形成され、台形形状フィンの台形形状が電子移動度を向上させる。垂直形状フィンが基板上に形成され、垂直形状フィンの直線的な垂直形状が正孔移動度を向上させる。台形形状フィンは、垂直形状フィンより大きい底部を有する。台形形状フィン及び垂直形状フィンは、集積回路内で構成要素として一緒に形成される。

0010

付加的な特徴及び利点は、本明細書で説明する技術を通して実現される。他の実施形態及び態様は、本明細書において詳細に説明される。より良い理解のために、説明及び図面を参照されたい。

0011

本発明を、以下の図面に示すような好ましい実施形態を参照して、例示のみを目的として説明する。

図面の簡単な説明

0012

本発明の好ましい実施形態を実装することができる、従来技術によるフィン電界効果トランジスタ(FinFET)の例を示す。
本発明の好ましい実施形態によるフィン構造体の例を示す。
図3Aから図3Jまでは、ひとまとまりで、本発明の好ましい実施形態による電子及び正孔移動度向上のためのデュアル・フィン集積構造体の製造のプロセスフローを示し、その中で図3Aは、基板上に堆積されたフィン材料層の層、及びフィン材料の上に堆積されたフィン・ハードマスクを、フィン・ハードマスク上に堆積されたスペーサ及び犠牲層と共に示す。
犠牲層を除去して自立したスペーサを残すことを示す。
マスクがNFET用に指定された領域の上に堆積されることを示す。
垂直フィン側壁をエッチングし、その間、指定されたNFET領域は保護されたままであることを示す。
指定されたNFET領域からマスクを除去することを示す。
PFET用に指定された領域の上にマスクを堆積することを示す。
エッチングしてテーパ付きフィン側壁を得、その間、指定されたPFET領域は保護されたままであることを示す。
指定されたPFET領域からマスクを除去することを示す。
垂直フィン及びテーパ付きフィンの上部からハードマスクを除去することを示す。
垂直フィン及びテーパ付きフィンの両方の上にゲート酸化物及びゲートを堆積することを示す。
本発明の好ましい実施形態によるテーパ付きフィンのさらなる詳細を示す。
本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。
本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。
本発明の好ましい実施形態による、電子及び正孔移動度向上のためのデュアル・フィン集積による半導体デバイスを形成する方法を示す。
本発明の好ましい実施形態を実装することができる、従来技術による、能力を有するコンピュータの例を示す。

実施例

0013

開示される実施形態の添付の図面及び以下の詳細な説明において、図中に示された種々の要素には、3桁又は4桁の符号が付されている。各符号の最も左の桁は、その要素が最初に示された図面に対応する。

0014

プレーナ電界効果トランジスタ(FET)は、そのスケーラブル寿命終わりに達しているかのように見えていたが、半導体産業は、FinFETによる代替的な手法を見いだした。FinFET技術は、多くの人々によって、次世代先進プロセスのための最良選択肢であると目されている。

0015

20ナノメートル(nm)などの先進的幾何学的プレーナFET技術では、ソース及びドレインチャネル侵入し、それらの間を漏れ電流が流れることをたやすくし、トランジスタを完全にオフにすることを非常に困難にする。FinFETは、基板上に隆起したフィンに似た三次元構造体であり、それゆえこのように名付けられた。図1は、FinFETデバイス100の一例を示す。フィン10は、基板50上に形成することができる。フィン10は、ソース20及びドレイン25(反対側の端)を形成し、同じ面積に対してプレーナ・トランジスタより大きい体積を効果的に与える。ゲート30は、フィン10を取り巻き、より良好なチャネルの制御をもたらし、デバイスが「オフ」状態のときに本体を通って漏れ電流が非常に少なくなることを可能にする。このことが、ひいては、より低い閾値電圧の使用を可能にし、その結果、プレーナ・トランジスタと比べてより良好な性能及び出力を与える。

0016

図2は、例示的なフィン構造体200を示す。FinFETにおいて、Weff=2HFin+DFinなので、フィンの高さ(z方向)(HFin)は、全有効電流(Ieff)毎インチの増大のための大きなノブ変数)である。DFinは、y方向の幅である。Weffは、有効チャネル幅である。電子と正孔(電子の欠如)は、反対方向に移動することができるが、説明の目的で、電流は矢印205、210、215の方向(例えば、x方向)に移動するものとする。電流は、フィン200の外面に沿って流れる。

0017

キャリア移動度は一般に異方性(全ての方向に同じではない)なので、フィンの配向は、非常に密接な関係がある。例えば、電子移動度は、(100)平面((100)平面は(001)平面に等しい)において最高である。(100)平面(すなわちx−y平面)は、−x方向に電流矢印205を有する。電流矢印205で流れるものとして表される電子移動度(電流の流れ)は、(100)平面内で最高であり、一方、正孔移動度は最低である。(100)平面(x−y平面)は、フィン200における幅「d」の上面である。

0018

逆に、正孔移動度は、(110)平面内で最大であり、一方、電子移動度は最低である。(110)平面(すなわちx−z平面)は、−x方向の電流210を有する。電流矢印210で流れるものとして表される正孔移動度(電流の流れ)は、(110)平面内で最高である。(110)平面(x−z平面)は、フィン200における高さ「a」の垂直側壁である。

0019

また、フィン構造体200は、底部に角度付き脚部を有する。角度付き脚部は、角度φで外方に延びる。角度付き脚部は、電流矢印215を示す移行平面を作り出す。角度付き脚部の移行平面において、電子移動度及び正孔移動度は、最高でも最低でもないが、その間にある。

0020

シリコンオンインシュレータSOI)FinFETにおいて、電子移動度は本来的に正孔移動度より大きいので、(110)平面は、通常、正孔移動度を向上させるための基板として用いられる。電子は、負チャネル電界効果トランジスタ(NFET)においては主キャリアであり、一方、正孔は、正チャネル電界効果トランジスタ(PFET)において主キャリアである。フィンのサイズを決定するとき、正孔移動度が増大したフィンと、電子移動度が増大したフィンとの間には、トレードオフが存在する。

0021

実施形態によれば、電子及び正孔移動度の両方に好適な平面の有益な使用のための新規なデュアル・フィン・プロファイル集積が開示される。図3Aから図3Jまでは、ひとまとまりで、実施形態による電子及び正孔移動度向上のためのデュアル・フィン集積構造体の製造のプロセスフローを示す。図3Aは、基板300上に堆積されたフィン材料層302の層を有する基板300示す。フィン材料302の上にフィン・ハードマスク304が堆積される。

0022

(将来の)フィンをパターン付けし、フィンのピッチを定める準備のために、スペーサ・リソグラフィが行われる。スペーサ・リソグラフィは、側壁イメージ転写(SIT)を含むことができる。犠牲層306(マンドレル)を、層堆積、パターン付け及びエッチングによって形成し、マンドレル306の側壁上にスペーサ308(SITスペーサ)を形成する。スペーサ層308は、例えば、ハードマスク304及びマンドレル306上のブランケット堆積と、それに続く、スペーサ層材料の水平に堆積された表面を除去するための異方性(方向性)エッチングとによって形成することができる。

0023

基板300は、絶縁体などの材料とすることができる。フィン材料302は、シリコン、ゲルマニウム等とすることができる。フィン材料302は、フィン(製造中)の高さを決定する。フィン・ハードマスク304は、二酸化シリコン又は酸化ゲルマニウムといった酸化物とすることができる。また、フィン・ハードマスク304はまた、窒化物とすることもできる。スペーサ308は、フィン・ハードマスク304が酸化物の場合、窒化物とすることができ、スペーサ308は、フィン・ハードマスク304が窒化物の場合、酸化物とすることができる。犠牲層306は、ポリシリコン材料とすることができる。スペーサ308の幅は、フィン(垂直フィン、及びテーパ付きフィンの上部幅に合わせて製造中)の幅を決定する。

0024

図3Bにおいて、犠牲層306を除去して自立したスペーサ308を残す。4つの自立したスペーサ308の領域は、フィン・レジメを定める。左側の2つのスペーサ308は、NFETの構築用に指定され、右側の2つのスペーサは、PFETの構築用に指定される。スペーサ308の位置は、将来のフィンの配置を決定する。スペーサ308は、PFET及びNFETの両方のためのものである(同時に形成される)。スペーサ308の寸法(高さ及び幅)は、PFET及びNFETの両方のフィンに対して同じにすることができる。

0025

各スペーサ308のスペーサ幅313は、実質的に等しい。スペーサ幅313は、6〜10nmの範囲を含むことができる。各スペーサ間のピッチ311は、実質的に等しい。ピッチ311は、例えば21nm〜32nmとすることができる。

0026

図3Cは、2つの左側スペーサ308及びフィン・ハードマスク304の左側部分を保護するために、マスク310が、2つの左側スペーサ308(NFET用に指定)の上に堆積され、かつ、フィン・ハードマスク304の左側部分の上に堆積されることを示す。さらに、マスク310は、PFET用のフィンを準備するために行われるエッチングの前に、NFET用に指定された領域を保護する。

0027

図3Dは、2つの右側スペーサ308の直下にはないフィン・ハードマスク304及びフィン材料302の両方を除去するための、反応性イオンエッチングRIEなどのエッチングを示す。指定されたPFET領域内のエッチングは、PFET用の直線的なフィン側壁(110)平面を形成し、一方、指定されたNFET領域は保護されたままである。エッチングは、乾式エッチングとすることができ、2つの垂直プロファイル・フィン315が得られるように時間が調節される。例えば、エッチングがその終点に達した(例えば基板300上で停止した)後、オーバーエッチング時間及び角度を調節して垂直フィンを得ることができる。

0028

図3Eにおいて、マスク310は、例えば乾式エッチングによって除去される。図3Fは、2つの右側スペーサ308及びフィン・ハードマスク304の右側部分を保護するために、マスク320が、2つの右側スペーサ308の上及びPFET領域内のハードマスク304の上に堆積されることを示す。この場合、マスク320は、NFET用のフィンを準備するために行われるエッチングの前に、PFET用に指定された領域を保護する。マスク310及び320は、酸化物とすることができる。

0029

図3Gは、2つのテーパ付きフィン325のための、(100)平面に近づくテーパ付きフィン側壁を得るためのエッチング(例えばRIE)を示す。エッチング(例えば、乾式エッチング)及び時間を調節して、2つのテーパ付きフィン325を得る。テーパ付きフィン325は、台形形状に形成され、台形の下部の底部は、台形の上部の幅より広い。例えば、エッチングがその終点に達した(例えば基板300上で停止した)後、オーバーエッチング時間の低減を調節して、テーパ付きフィンを得ることができる。

0030

図3Hは、指定されたPFET領域からマスク320が除去されることを示す。フィン・ハードマスク304は、テーパ付きフィン325及び垂直フィン315の上部から除去される。テーパ付きフィン325及び垂直フィン315は、フィン材料302及びフィン・ハードマスク304のための同じ堆積プロセス中に/同じ堆積プロセスを共有して近接して形成され、それでもなお、それぞれ電子移動度(NFET)及び正孔移動度(PFET)に対して最適化することができる。テーパ付きフィン325と垂直フィン315との間の間隔「s」は、およそ18〜30nmとすることができる。

0031

図3Iは、フィン・ハードマスク304が、垂直フィン315及びテーパ付きフィン325の上部から除去されることを示す。図3Iにおいて、デュアル・フィン構造体380は、NFET用に電子移動度を向上させて製造されたテーパ付きフィン325と、正孔移動度を向上させて製造された垂直フィン315との両方を有する。垂直フィン315及びテーパ付きフィン325は、両方とも高さ「h」を有する。テーパ付きフィン325の上部は、垂直フィン315と同じ幅「d」を有する。しかしながら、テーパ付きフィン325の底部は、より広い底部幅「bw」を有する。上部幅「d」は、約5又は6ナノメートル(nm)とすることができる。底部幅「bw」は、約11又は12nmとすることができる。さらに、底部幅「bw」は、上部幅「d」の約2倍になるように設計されており、電子移動度がテーパ付き平面(図4においてテーパ付き側壁420で示される)に沿って改善されるようになっている。高さ「h」は、約30〜45nm、又は意図する用途に応じて所望通りにすることができる。

0032

スペーサ幅313は、各スペーサ308で等しく(又はほぼ等しく)することができ、スペーサ・ピッチ311は、各スペーサ308間で等しい(又はほぼ等しい)(図3Bに示す)が、それでもなお、製造プロセスは、テーパ付きフィン325内の電子移動度を最適化し、かつ、垂直フィン315内の正孔移動度を最適化するように構成される(これらは両方とも同じマイクロプロセッサ上にある)。

0033

図3Jは、垂直フィン315及びテーパ付きフィン325の両方の上に堆積され、それにより2つのNFET360及び2つのPFETを形成する、ゲート酸化物層340及びゲート電極層350を含むゲートスタックを示す。ゲート電極層350及びゲート酸化物層340(ゲート電極層350の下にある)をエッチングして、図3Jに示す構造体380を形成する(当業者に公知のいずれかの技術を用いる)。ゲート酸化物層340は、テーパ付きフィン325及び垂直プロファイル・フィン315を取り巻き(上部及び側部)、ゲート電極層350は、当業者に理解されるようにゲート酸化物層340の上にあり、NFET360及びPFET365が形成されるようになっている。ゲート電極層350のゲート材料は、シリコン、ゲルマニウム、金属、合金、及びこれらの組合せを含むことができ、これらはドーパントでドープされて電気伝導する。ゲート酸化物層340は、高K誘電体、例えば酸化ハフニウム薄層とすることができる。

0034

図3Aから図3Jは、NFET用のテーパ付き(台形)フィン325を形成する前にPFET用の垂直フィン315を構築することを示しているが、実施形態は、この順序に限定されることを意味しているわけではない。1つの実施形態において、NFET用のテーパ付き(台形)フィン325を、PFET用の垂直フィン315の前に形成することができる。

0035

図4は、実施形態によるテーパ付きフィン325のさらなる詳細を示す。図2に示すように、電子移動度は、(100)平面(x−y平面)内で最高であり、これは、電流205に対応する。テーパ付きフィン325は、電子移動度を増大させて、垂直フィン315の垂直側壁よりも良好に、かつ図2の角度付き脚部よりも良好になるように最適化された、テーパ付き側壁420を有する。テーパ付き側壁420がより平らに(すなわちより水平に)なるほど、電流415における電子移動度がより良好になる。上部幅「d」及び高さ「h」は一定なので、底部幅「bw」を拡げて、それに対応して電子移動度を増大させることができる(これにより角度φが小さくなる)。したがって、底部幅「bw」は、上部幅「d」の長さの約2倍にすべきである。

0036

図3I及び図3Jを再び参照すると、デュアル・フィン構造体380は、同じ構造体(回路)上にNFET用のテーパ付きフィン325及びPFET用の垂直フィン315を伴って最適化されている。デュアル・フィン構造体380は、マイクロプロセッサとすることができる。一例において、デュアル・フィン構造体380は、半導体マイクロプロセッサ内ビルディングブロック/回路である、静的ランダムアクセスメモリ(SRAM)とすることができる。デュアル・フィン構造体380は、同じ回路を利用して種々の論理回路、例えば「AND」回路、「OR」回路、及び「NOT]回路を形成することができる。例えば、デュアル・フィン構造体380は、インバータ回路とすることができる。

0037

ここで図5A及び図5Bを参照して、半導体デバイスを(電子及び正孔移動度向上のためのデュアル・フィン集積を用いて)形成する方法500を実施形態に従って提示する。本明細書において論じる図1図4図6、及び図7を参照することができる。

0038

ブロック505において、図3Aに示すように、複数の犠牲マンドレル306がハードマスク304の上に形成され、ここでハードマスク304は、半導体層302の上に堆積されている。

0039

ブロック510において、図3Aに示すように、複数のスペーサ308が犠牲マンドレル306の側壁上に形成される。ブロック515において、図3Bに示すように、犠牲マンドレル306が除去され、複数のスペーサ308が残される。

0040

ブロック520において、図3Cに示すように、マスキング・プロセスを行って、複数のスペーサ308の第1の組を露出したまま、複数のスペーサ308の第2の組を保護する。ブロック525において、図3D及び図3Eに示すように、スペーサ308の第1の組(例えば、スペーサ308の右側の組)を用いて第1のフィン・エッチング・プロセスを行って、フィンの第1の組(例えば垂直プロファイル・フィン315)を半導体層302内に形成し、フィン315の第1の組が垂直側壁プロファイルを有するようにする。

0041

ブロック530において、図3Fに示すように、別のマスキング・プロセスを行って、スペーサ308の第2の組(例えばスペーサ308の右側の組)を露出したまま、一方で、スペーサ308の第1の組及びフィン315の第1の組を保護する。ブロック535において、図3Gに示すように、スペーサ308の第2の組を用いて第2のフィン・エッチング・プロセスを行って、フィンの第2の組(例えば、台形/テーパ付きフィン325)を半導体層302内に形成し、フィン325の第2の組が台形状側壁プロファイルを有するようにする。

0042

マスキング・プロセス中、第1のマスク310は、複数のスペーサ308の第2の組を覆い、第1のマスクは、酸化物とすることができる。

0043

他のマスキング・プロセス中、第2のマスク320は、複数のスペーサ308の第1の組を覆い、第2のマスクは、酸化物とすることができる。

0044

複数のスペーサ308は、酸化物及び窒化物の少なくとも1つを含むことができる。半導体層302は、シリコン及びゲルマニウムの少なくとも1つを含むことができる。図3Jに示すように、フィン315の第1の組は、正チャネル電界効果トランジスタ(PFET)デバイスを構成し、フィン325の第2の組は、負チャネル電界効果トランジスタ(NFET)デバイスを構成する。ゲート電極350が、フィン315の第1の組及びフィン325の第2の組の上に形成される。

0045

フィン325の第2の組の底部幅(「bw」)は、フィン325の第2の組の上部幅の長の少なくとも2倍である(図4を参照することができる)。フィン325の第2の組の高さ(「h」)は、フィン315の第1の組の高さ(「h」)にほぼ等しい。台形形状フィン325は、垂直形状フィンの底部(「d」)より大きい底部(「bw」)を有する。

0046

集積回路は、フィン315の第1の組及びフィン325の第2の組を含む。個別のマイクロプロセッサ(例えば構造体380)は、フィン315の第1の組及びフィン325の第2の組を有する集積回路を含み、フィンの第1の組がPFETデバイス365を構成し、フィンの第2の組がNFETデバイス360を構成するようになっている。

0047

同じマイクロプロセッサ上に台形形状フィン325及び垂直形状フィン315の両方を有する(例えば、デュアル・フィン構造体380は半導体マイクロプロセッサ(すなわちチップ)である)ことにより、マイクロプロセッサの速度は、台形形状フィンのみを有する場合又は垂直形状フィンのみを有する場合のどちらと比べても上昇する。マイクロプロセッサ・デュアル・フィン構造体380において、電子電流は、台形/テーパ付きフィン325ゆえにNFET360において最適化され、正孔電流は、垂直形状フィン315ゆえにPFET365において最適化される。

0048

図6は、実施形態による、電子及び正孔移動度の向上のための半導体デバイス・デュアル・フィン集積を形成する方法600を示す。図1〜図5、及び図7を参照することができる。

0049

ブロック605において、負チャネル電界効果トランジスタ(NFET)360が設けられ、ここでNFET360は、ソース及びドレイン用の台形形状フィン325を有する。ソースは、ゲート350の片側にあり、他方、ドレインは、ゲート350を越えて、台形形状フィン325の反対側にある。

0050

ブロック610において、正チャネル電界効果トランジスタ(PFET)が設けられ、ここでPFETは、垂直形状フィン315を有する。

0051

ブロック615において、台形形状フィンは、垂直形状フィンよりも大きい底部(底部幅「bw」)を有し、台形形状フィン及び垂直形状フィンは、共にマイクロプロセッサ(例えばデュアル・フィン構造体380)内の同じ基板300上にある。

0052

台形フィン325の底部幅「bw」は、台形フィン325の上部幅「d」の長さの約2倍である。台形フィン325の高さ「h」は、垂直形状フィン315の高さとほぼ等しい。

0053

図7は、例示的な実施形態に含めることができる能力を有するコンピュータ700の一例を示す。本明細書で論じる種々の方法、手順、モジュールフロー図、ツール、アプリケーション、回路、要素、及び技術もまた、コンピュータ700の能力を組み込む及び/又は利用することができる。さらに、コンピュータ700の能力を利用して、本明細書で論じる例示的な実施形態の特徴を実装することができる。コンピュータ700の能力の1つ又は複数を利用して、図1図6において(当業者に理解されるように)本明細書において論じるいずれかの要素を、実装し、組み込み、接続し、及び/又は支持することができる。

0054

一般に、ハードウェアアーキテクチャに関して、コンピュータ700は、ローカルインタフェースを介して通信可能に結合された1つ又は複数のプロセッサ710と、コンピュータ可読ストレージメモリ720と、1つ又は複数の入力及び/又は出力(I/Oデバイス770)とを含むことができる。ローカルインタフェースは、当該分野で公知のように、例えば、限定されないが、1つ又は複数のバス又は他の有線若しくは無線接続とすることができる。ローカルインタフェースは、通信を可能にする、コントローラバッファキャッシュ)、ドライバ中継器、及び受信機などの付加的な要素を有することができる。さらに、ローカルインタフェースは、上述の構成要素間の適切な通信を可能にする、アドレスコントロール、及び/又はデータ接続を含むことができる。

0055

プロセッサ710は、メモリ720内に格納することができるソフトウェアを実行するための、ハードウェアデバイスである。プロセッサ710は、事実上あらゆるカスタムメイド若しくは市販のプロセッサ、中央処理ユニット(CPU)、データ信号プロセッサ(DSP)、又はコンピュータ700に関連付けられた幾つかのプロセッサの中の補助プロセッサとすることができ、プロセッサ710は、半導体ベースのマイクロプロセッサ(マイクロチップの形態)又はマイクロプロセッサとすることができる。メモリ720は、分散型アーキテクチャを有することができ、そこでは、種々の構成要素は、互いに遠隔に位置するが、プロセッサ710によってアクセスすることができることに留意されたい。

0056

コンピュータ可読メモリ720内のソフトウェアは、1つ又は複数の別個プログラムを含むことができ、その各々は、論理関数を実装するための実行可能命令順序付きリストを含む。メモリ720内のソフトウェアは、適切なオペレーションシステム(O/S)750及び例示的な実施形態の1つ又は複数のアプリケーション760を含む。図示したように、アプリケーション760は、例示的な実施形態の特徴、プロセス、方法、機能及び動作を実装するための多数の機能的構成要素を含む。コンピュータ700のアプリケーション760は、本明細書で論じるような多数のアプリケーション、エージェント、ソフトウェア、構成要素、モジュール、インタフェース、コントローラ等を表すことができるが、アプリケーション760は限定を意味するものではない。

0057

オペレーティング・システム750は、他のコンピュータプログラムの実行を制御することができ、スケジューリング入出力制御ファイル及びデータ管理メモリ管理、並びに通信制御及び関連のサービスを提供する。

0058

アプリケーション760は、ソースプログラム実行可能プログラムオブジェクトコード)、スクリプト、又は実行される命令のセットを含む他のいずれかのエンティティとすることができる。ソースプログラムの場合、プログラムは、通常、コンパイラアセンブラインタプリタ又は同様のものを介して翻訳され、これらはメモリ720に含まれている場合も含まれていない場合もあり、O/S750と関連して適正に動作するようになっている。さらに、アプリケーション760は、(a)データ及び方法のクラスを有するオブジェクト指向プログラミング言語、又は(b)ルーチンサブルーチン、及び/又は関数を有する手続プログラミング言語として記述することができる。

0059

I/Oデバイス770は、入力装置(又は周辺装置)、例えば、限定されないが、マウスキーボードスキャナマイクロホンカメラ等を含むことができる。さらに、I/Oデバイス770は、出力装置(又は周辺装置)、例えば、限定されないが、プリンタディスプレイ等を含むこともできる。最後に、I/Oデバイス770は、入力及び出力の両方を通信する装置、例えば限定されないが、NIC又は変調器復調器(例えば、遠隔デバイス、他のファイル、デバイス、システム、又はネットワークへのアクセス用)、無線周波数(RF)又は他のトランシーバ電話インタフェースブリッジルータ等をさらに含むことができる。I/Oデバイス770はまた、インターネット又はイントラネットなどの種々のネットワーク上で通信するための構成要素も含む。I/Oデバイス770は、Bluetooth接続及びケーブル(例えばユニバーサルシリアル・バス(USB)ポートシリアルポートパラレルポート、FireWire、HDMI高精細度マルチメディア・インタフェース)、PCIe、InfiniBand(商標)、又は専用インタフェース等)を利用して、プロセッサ710と接続及び/又は通信することができる。

0060

コンピュータ700の動作時、プロセッサ710は、メモリ720内に格納されたソフトウェアを実行し、データをメモリ720に及びメモリ720から通信し、ソフトウェアに従ってコンピュータ700の動作を全般的に制御するように構成される。アプリケーション760及びO/S750は、プロセッサ710によって全体的又は部分的に読み出され、場合によってはプロセッサ710内にバッファされ、次いで実行される。

0061

アプリケーション760がソフトウェア内に実装される場合、アプリケーション760は、いずれかのコンピュータ関連システム又は方法によって又はそれらと関連して使用するための事実上あらゆるコンピュータ可読ストレージ媒体に格納することができることに留意されたい。

0062

アプリケーション760は、命令実行システム、装置、サーバ、若しくはデバイス、例えばコンピュータベースのシステム、プロセッサを含むシステム、又は、命令実行システム、装置、若しくはデバイスから命令を取得して該命令を実行することができる他のシステムによって又はそれらとの関連で使用するための、あらゆるコンピュータ可読媒体において具体化することができる。

0063

例示的な実施形態において、アプリケーション760がハードウェア内に実装される場合、アプリケーション760は、各々が当該分野で周知の以下の技術、すなわち、データ信号に対して論理関数を実施するための論理ゲートを有するディスクリート論理回路、適切な組合せ論理ゲートを有する特定用途向け集積回路ASIC)、プログラム可能ゲートアレイPGA)、フィールドプログラム可能ゲートアレイ(FPGA)等のいずれか1つ又は組合せにより実装することができる。

0064

コンピュータ700は、本明細書で論じる種々のデバイス、サーバ、及びシステムに含めることができるソフトウェア及びハードウェア構成要素の非限定的な例を含むことが理解され、付加的なソフトウェア及びハードウェア構成要素は、例示的な実施形態で論じる種々のデバイス及びシステムに含めることができることが理解される。

0065

幾つかの実施形態において、種々の機能又は動作は、所与の位置において、及び/又は1つ又は複数の装置又はシステムの動作と関連して行われるものとすることができる。幾つかの実施形態において、所与の機能又は動作の一部を、最初のデバイス又は位置において行うことができ、機能又は動作の残りを、1つ又は複数の付加的なデバイス又は位置において行うことができる。

0066

本明細書で用いられる用語は、特定の実施形態の説明のみを目的としたものであり、限定を意図しない。本明細書で用いる場合、単数形「a」、「an」及び「the」は、文脈が明らかにそうでないことを示さない限り複数形もまた含むことが意図される。さらに、本明細書内で使用する場合に、「備える、含む」及び/又は「備えている、含んでいる」という用語は、そこに述べた特徴、整数、ステップ、動作、要素及び/又は構成要素の存在を明示しているが、1つ又は複数の特徴、整数、ステップ、動作、要素、構成要素及び/又はそれらの群の存在又は付加を排除するものではないことは理解されるであろう。

0067

以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ(ミーンズ又はステップ・プラスファンクション)」要素の対応する構造、材料、動作、及び均等物は、その機能を、明確に特許請求された他の請求要素との組み合わせで実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。本開示は、例証及び説明を目的として提示されたものであるが、網羅的であること又は開示された形態に限定することを意図したものではない。本開示の範囲及び思想から逸脱しない多くの修正及び変形が当業者には明らかであろう。実施形態は、本開示の原理及び実際の用途を最も良く説明するように、また企図される特定の用途に適するような種々の修正を伴う種々の実施形態に関して本開示を当業者が理解するのを可能にするように、選択しかつ説明したものである。

0068

本明細書で示す図は例証的である。本開示の思想から逸脱することなく、この図又はその中に記載されたステップ(又は動作)に対する多くの変形が存在し得る。例えば、動作を異なる順序で実行することができ、又は動作を追加、削除若しくは修正することができる。また、「結合」という用語は、2つの要素間に信号路を有することを説明するものであり、間に介在する要素/接続を伴わない要素間の直接接続含意したものではない。これらの変形の全ては、開示の一部とみなされる。

0069

当業者は、現在及び未来の両方において、以下の請求項の範囲内に入る種々の改善及び強化を行うことができることが理解される。

0070

10:フィン
20:ソース
25:ドレイン
30:ゲート
50:基板
100:FinFETデバイス
200:フィン構造体
205、210、215:電流矢印
300:基板
302:フィン材料、半導体層
304:フィン・ハードマスク
306:犠牲層(犠牲マンドレル)
308:スペーサ
310、320:マスク
311:スペーサ・ピッチ
313:スペーサ幅
315:垂直フィン
325:テーパ付きフィン
360:NFET
365:PFET
380:デュアル・フィン構造体
420:テーパ付き側壁
500:半導体デバイスを形成する方法
600:半導体デバイス・デュアル・フィン集積を形成する方法
700:コンピュータ

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