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技術 アナログおよび無線周波数性能の選択的な修正

出願人 クアルコム,インコーポレイテッド
発明者 チュンキ・ゲンチョー・フェイ・イェプスタンリー・スンチョル・ソン
出願日 2016年3月9日 (5年5ヶ月経過) 出願番号 2017-549462
公開日 2018年4月5日 (3年4ヶ月経過) 公開番号 2018-509769
状態 特許登録済
技術分野 半導体集積回路 MOSIC,バイポーラ・MOSIC ICの設計・製造(配線設計等)
主要キーワード 化学ウェットエッチング マーカ層 デバイスヘッド 配線トレース 性能メトリクス クレーム要素 チューニングプロセス 読取り機器
関連する未来課題
重要な関連分野

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図面 (8)

課題・解決手段

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する第1のトランジスタを含む。半導体チップはまた、第1のトランジスタを識別するためのマーカ層を含む。

概要

背景

集積回路(IC)の半導体作製のためのプロセスフローは、フロントエンドオブライン(FEOL)、ミドルオブライン(MOL)、およびバックエンドオブライン(BEOL)プロセスを含む場合がある。フロントエンドオブラインプロセスは、ウエハ準備、絶縁ウェル形成ゲートパターニングスペーサエクステンションおよびソースドレイン注入シリサイド形成、ならびにデュアルストレスライナ形成を含むことができる。ミドルオブラインプロセスは、ゲートコンタクト形成を含むことができる。ミドルオブライン層は、次のものに限定されないが、半導体デバイストランジスタまたは他の類似の能動デバイス近接する、ミドルオブラインコンタクトビア、または他の層を含むことができる。バックエンドオブラインプロセスは、フロントエンドオブラインプロセスおよびミドルオブラインプロセスの間に作成された半導体デバイスを相互接続するための、一連ウエハ処理テップを含むことができる。現代半導体チップ製品の首尾よい作製は、材料と採用されるプロセスとの間の相互作用を必要とする。

モバイルRF(無線周波数チップ(たとえばトランシーバ)設計は、インターポーザを使用して作製される場合がある。インターポーザは、モバイルRFチップ実装されるベースとしての働きをインターポーザが果たす、ダイ実装技術である。インターポーザは、ファンアウトウエハレベルパッケージ(fan out wafer level package)構造の例である。インターポーザは、モバイルRFチップ(たとえばトランシーバ)とシステムボードとの間の電気接続ルーティングするための導電性トレースおよび導電性ビア配線層を含むことができる。インターポーザは、再配線層(RDL)を含むことができ、この再配線層は、モバイルRFトランシーバ活性表面上のボンドパッド接続パターンを、システムボードへの接続により適した再配線される接続パターンに提供する。

トランシーバとしてのモバイルRFチップを含めた、アナログおよび無線周波数集積回路チップの設計は、コストおよび電力消費に関する懸念により、サブミクロンプロセスノード移行した。残念ながら、ファウンドリ(foundry)デフォルトデバイスオプションからの、低減された供給電圧および比較的より高い閾値電圧(Vth)は、ヘッドルームの減少をもたらすことがあり、チップの性能に著しく影響することがある。回路機能および設計に関する追加の複雑性(たとえばキャリアアグリゲーションサポート)、およびデバイスアナログ/RF性能に関する他の懸念(たとえば、不整合雑音など)が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能が仕様を満たさない場合には、チップの再設計が望まれることがある。残念ながら、チップ再設計は、非常に高価である。さらに、チップを再設計することは、生産サイクルに大きく影響することがあり、場合によっては生産サイクルを数か月延長させることもある。

概要

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する第1のトランジスタを含む。半導体チップはまた、第1のトランジスタを識別するためのマーカ層を含む。

目的

インターポーザは、再配線層(RDL)を含むことができ、この再配線層は、モバイルRFトランシーバの活性表面上のボンドパッドの接続パターンを、システムボードへの接続により適した再配線される接続パターンに提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体チップであって、回路ブロックの少なくとも1つの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する少なくとも1つの第1のトランジスタを含む前記回路ブロックと、前記少なくとも1つの第1のトランジスタを識別するためのマーカ層とを備える半導体チップ。

請求項2

前記第1の強化された性能特性が、ドーパントプロファイルおよび/またはゲート酸化物厚さを含む、請求項1に記載の半導体チップ。

請求項3

前記ドーパントプロファイルが、軽ドープドレイン(LDD注入ハロー注入、またはウェル注入を含む、請求項2に記載の半導体チップ。

請求項4

前記第1のトランジスタを含めた、前記半導体チップの選択された構成要素のみの性能が向上され、それにより前記半導体チップの全体的な性能が改善される、請求項1に記載の半導体チップ。

請求項5

請求項6

集積回路(IC)チップ性能強化のための方法であって、所定の性能基準に従って前記ICチップの少なくとも1つの回路ブロックを選択するステップと、前記選択された回路ブロック内の少なくとも1つの第1のトランジスタをマークするステップであって、前記第1のトランジスタが前記所定の性能基準に従って識別される、ステップと、前記少なくとも1つの第1のトランジスタの性能を調整するステップとを含む方法。

請求項7

性能を調整するステップが、前記少なくとも1つの回路ブロック内の少なくとも1つの第2のトランジスタの第2のドーピング注入プロファイルとは異なる第1のドーピング注入プロファイルを用いて前記第1のトランジスタをドープするステップを含む、請求項6に記載の方法。

請求項8

性能を調整するステップが、前記少なくとも1つの回路ブロック内の前記少なくとも1つの第1のトランジスタのゲート酸化物厚さを低減するステップを含む、請求項6に記載の方法。

請求項9

前記ICチップが、アナログICまたは無線周波数(RF)ICを含む、請求項6に記載の方法。

請求項10

前記選択するステップが、クリティカルパス内の回路ブロックを識別するステップを含む、請求項6に記載の方法。

請求項11

前記第1のトランジスタを含めた、前記選択された回路ブロックの選択された構成要素のみの性能を向上させ、それにより前記ICチップの全体的な性能を改善するステップをさらに含む、請求項6に記載の方法。

請求項12

前記ICチップが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに組み込まれる、請求項6に記載の方法。

請求項13

半導体チップであって、回路ブロックの少なくとも1つの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する少なくとも1つの第1のトランジスタを含む前記回路ブロックと、前記少なくとも1つの第1のトランジスタを前記少なくとも1つの第2のトランジスタから分離するための手段とを備える半導体チップ。

請求項14

前記第1の強化された性能特性が、ドーパントプロファイルおよび/またはゲート酸化物厚さを含む、請求項13に記載の半導体チップ。

請求項15

前記ドーパントプロファイルが、軽ドープドレイン(LDD)注入、ハロー注入、またはウェル注入を含む、請求項14に記載の半導体チップ。

請求項16

前記第1のトランジスタを含めた、前記半導体チップの選択された構成要素のみの性能が向上され、それにより前記半導体チップの全体的な性能が改善される、請求項13に記載の半導体チップ。

請求項17

前記半導体チップが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに組み込まれる、請求項13に記載の半導体チップ。

請求項18

集積回路(IC)チップの性能強化のための方法であって、所定の性能基準に従って前記ICチップの少なくとも1つの回路ブロックを選択するためのステップと、前記選択された回路ブロック内の少なくとも1つの第1のトランジスタをマークするためのステップであって、前記第1のトランジスタが前記所定の性能基準に従って識別される、ステップと、前記少なくとも1つの第1のトランジスタの性能を調整するためのステップとを含む方法。

請求項19

性能を調整するための前記ステップが、前記少なくとも1つの回路ブロック内の少なくとも1つの第2のトランジスタの第2のドーピング注入プロファイルとは異なる第1のドーピング注入プロファイルを用いて前記第1のトランジスタをドープするためのステップを含む、請求項18に記載の方法。

請求項20

性能を調整するための前記ステップが、前記少なくとも1つの回路ブロック内の前記少なくとも1つの第1のトランジスタのゲート酸化物厚さを低減するためのステップを含む、請求項18に記載の方法。

請求項21

前記ICチップが、アナログICまたは無線周波数(RF)ICを含む、請求項18に記載の方法。

請求項22

選択するための前記ステップが、クリティカルなパス内の回路ブロックを識別するためのステップを含む、請求項18に記載の方法。

請求項23

前記第1のトランジスタを含めた、前記選択された回路ブロックの選択された構成要素のみの性能を向上させ、それにより前記ICチップの全体的な性能を改善するためのステップをさらに含む、請求項18に記載の方法。

請求項24

前記ICチップを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに組み込むためのステップをさらに含む、請求項18に記載の方法。

技術分野

0001

本開示の態様は、半導体デバイスに関し、より詳細には、トランジスタの選択的な強化または修正に関する。

背景技術

0002

集積回路(IC)の半導体作製のためのプロセスフローは、フロントエンドオブライン(FEOL)、ミドルオブライン(MOL)、およびバックエンドオブライン(BEOL)プロセスを含む場合がある。フロントエンドオブラインプロセスは、ウエハ準備、絶縁ウェル形成ゲートパターニングスペーサエクステンションおよびソースドレイン注入シリサイド形成、ならびにデュアルストレスライナ形成を含むことができる。ミドルオブラインプロセスは、ゲートコンタクト形成を含むことができる。ミドルオブライン層は、次のものに限定されないが、半導体デバイストランジスタまたは他の類似の能動デバイス近接する、ミドルオブラインコンタクトビア、または他の層を含むことができる。バックエンドオブラインプロセスは、フロントエンドオブラインプロセスおよびミドルオブラインプロセスの間に作成された半導体デバイスを相互接続するための、一連ウエハ処理テップを含むことができる。現代半導体チップ製品の首尾よい作製は、材料と採用されるプロセスとの間の相互作用を必要とする。

0003

モバイルRF(無線周波数チップ(たとえばトランシーバ)設計は、インターポーザを使用して作製される場合がある。インターポーザは、モバイルRFチップ実装されるベースとしての働きをインターポーザが果たす、ダイ実装技術である。インターポーザは、ファンアウトウエハレベルパッケージ(fan out wafer level package)構造の例である。インターポーザは、モバイルRFチップ(たとえばトランシーバ)とシステムボードとの間の電気接続ルーティングするための導電性トレースおよび導電性ビア配線層を含むことができる。インターポーザは、再配線層(RDL)を含むことができ、この再配線層は、モバイルRFトランシーバ活性表面上のボンドパッド接続パターンを、システムボードへの接続により適した再配線される接続パターンに提供する。

0004

トランシーバとしてのモバイルRFチップを含めた、アナログおよび無線周波数集積回路チップの設計は、コストおよび電力消費に関する懸念により、サブミクロンプロセスノード移行した。残念ながら、ファウンドリ(foundry)デフォルトデバイスオプションからの、低減された供給電圧および比較的より高い閾値電圧(Vth)は、ヘッドルームの減少をもたらすことがあり、チップの性能に著しく影響することがある。回路機能および設計に関する追加の複雑性(たとえばキャリアアグリゲーションサポート)、およびデバイスアナログ/RF性能に関する他の懸念(たとえば、不整合雑音など)が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能が仕様を満たさない場合には、チップの再設計が望まれることがある。残念ながら、チップ再設計は、非常に高価である。さらに、チップを再設計することは、生産サイクルに大きく影響することがあり、場合によっては生産サイクルを数か月延長させることもある。

課題を解決するための手段

0005

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する第1のトランジスタを含む。半導体チップはまた、第1のトランジスタを識別するためのマーカ層を含む。

0006

集積回路(IC)チップの性能強化のための方法は、所定の性能基準に従ってICチップの回路ブロックを選択するステップを含む。この方法はまた、選択された回路ブロック内の少なくとも1つの第1のトランジスタをマークするステップを含む。第1のトランジスタは、所定の性能基準に従って識別されてよい。方法はさらに、少なくとも1つの第1のトランジスタの性能を調整するステップを含む。

0007

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する第1のトランジスタを含む。半導体チップはまた、第1のトランジスタを第2のトランジスタから分離するための手段を含む。

0008

上記では、後続の詳細な説明をより深く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。

0009

本開示についてより完全に理解できるように、次に、添付の図面とともに以下の説明を参照する。

図面の簡単な説明

0010

本開示の一態様における半導体ウエハの斜視図である。
本開示の一態様によるダイの断面図である。
本開示の一態様における金属酸化物半導体電界効果トランジスタMOSFET)デバイスの断面図である。
本開示の一態様による集積回路チップの上面図である。
本開示の一態様による半導体デバイスを作製するための方法を示すプロセス流れ図である。
本開示の構成が有利に使用される場合がある例示的なワイヤレス通信システムを示すブロック図である。
一構成による半導体構成要素回路レイアウト、および論理設計に使用される設計用ワークステーションを示すブロック図である。

実施例

0011

添付の図面に関して以下に記載される詳細な説明は、種々の構成について説明することを意図しており、本明細書において説明する概念実践される場合がある唯一の構成を表すことは意図しない。詳細な説明は、様々な概念を十分に理解できるようにするための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを避けるために、よく知られている構造および構成要素がブロック図の形で示される。本明細書において説明されるときに、「および/または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。

0012

モバイルRF(無線周波数)チップ(たとえばトランシーバ)設計は、コストおよび電力消費に関する懸念により、深いサブミクロンプロセスノードに移行した。しかし、そのようなモバイルRFトランシーバの設計は、現在のファウンドリデフォルトデバイスオプションによって制限されることがある。特に、ファウンドリデフォルトデバイスオプションによって指定される、低減された供給電圧および比較的より高い閾値電圧(Vth)は、ヘッドルームの減少(たとえば、少なくとも数百ミリボルトの低下)をもたらすことがある。残念ながら、デバイスヘッドルームの数百ミリボルトの低下は、チップ性能に悪影響を及ぼす。

0013

回路機能および設計に関する追加の複雑性(たとえばキャリアアグリゲーションサポート)、およびデバイスアナログ/RF性能に関する他の懸念(たとえば、不整合、雑音など)が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。残念ながら、チップ再設計は、非常に高価である。さらに、チップを再設計することは、生産サイクルに大きく影響することがあり、場合によっては生産サイクルを数か月延長させることもある。

0014

本開示の一態様では、いくつかの重要な回路ブロック中のクリティカルなトランジスタを識別することができる。いくつかの態様では、重要な回路ブロックは、高いヘッドルームマージンおよび/または他の厳しいデバイス性能仕様を有する、トランシーバ、レギュレータ(たとえば低ドロップアウト(LDO)レギュレータ)、または他の回路ブロックを含む。回路ブロック性能は、たとえば、選択されたトランジスタに3シグマ超のプロセスコーナ条件を適用することによって、検証することができる。3シグマ超のプロセスコーナにおいては、選択されたトランジスタをテストして、直流(DC)、アナログおよびRF性能(たとえば、閾値電圧、ドレイン電流相互コンダクタンス(Gm)、不整合、雑音など)が平均または「典型的な」性能の3標準偏差内であるかどうかを、シミュレーションデータを使用して決定することができる。クリティカルな回路ブロック中の選択されたトランジスタをカバーするように、グラフィックデータシステムGDS)マーカ層を描くことができる。選択されたトランジスタを識別した後は、チップ全体(または機能ブロック全体)にではなく、選択されたトランジスタに、性能向上を適用することができる。

0015

本開示の様々な態様は、半導体デバイスの作製のための技法を対象とし、より詳細には、チップを再設計することまたは電力犠牲にすることなく、回路仕様変更に対応するために半導体チップの選択されたトランジスタの性能を増大させることを対象とする。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことは理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合もあり、あるいはダイシングされていないウエハの基板を指す場合もある。同様に、チップおよびダイという用語は、入れ換えることによって信頼性が失われない限り、互換的に使用することができる。

0016

図1は、本開示の一態様における半導体ウエハの斜視図である。ウエハ100は、半導体ウエハであってよく、あるいはウエハ100の表面上に半導体材料の1つまたは複数の層を有する基板材料であってもよい。ウエハ100は、半導体材料であるとき、チョクラルスキー法を使用してシード結晶から成長させてもよく、その場合、シード結晶を半導体材料の溶融槽に浸漬させ、低速で回転させ、槽から取り出す。すると、この溶融材料は、シード結晶上に結晶の向きに結晶化する。

0017

ウエハ100は、ガリウムヒ素GaAs)または窒化ガリウム(GaN)などの複合材料インジウムガリウムヒ素(InGaAs)などの3元材料、4元材料、あるいは他の半導体材料用の基板材料とすることができる任意の材料であってもよい。多くの材料は本質的に結晶性を有する場合があるが、多結晶材料またはアモルファス材料がウエハ100に使用されてもよい。

0018

ウエハ100またはウエハ100に結合された層は、ウエハ100の導電性を向上させる材料を備えてもよい。たとえば、限定としてではなく、シリコンウエハは、電荷がウエハ100内を流れるのを可能にするようにウエハ100に添加されたリンまたはホウ素を有してもよい。これらの添加剤は、ドーパントと呼ばれ、ウエハ100またウエハ100の一部内に余分な電荷担体電子またはホールのいずれか)を生成する。余分な電荷担体が生成される領域、どの種類の電荷担体が生成されるか、およびウエハ100における追加の電荷担体の量(密度)を選択することによって、ウエハ100内またはウエハ100上に様々に異なる種類の電子デバイスが形成されてもよい。

0019

ウエハ100は、ウエハ100の結晶配向を示す配向102を有する。配向102は、図1に示すようにウエハ100の平坦な縁部であっても、あるいはウエハ100の結晶配向を示すための切欠きまたは他の表示であってもよい。配向102は、ウエハ100内の結晶格子の平面に関するミラー指数を示す場合がある。

0020

ミラー指数は、結晶格子における結晶面の表記体系を形成する。格子面は、結晶内の平面(hkl)に関するミラー指数である3つの整数h、k、およびlによって示される場合がある。各指数は、逆格子ベクトルに基づく方向(h、k、l)に直交する平面を示す。各整数は通常、最小項で表される(たとえば、各整数の最大公約数は1にすべきである)。ミラー指数100は、方向hに直交する平面を表し、指数010は方向kに直交する平面を表し、指数001はlに直交する平面を表す。いくつかの結晶では、負の数が使用され(指数の上の棒として表される)、窒化ガリウムなどのいくつかの結晶には、様々に異なる結晶面を適切に表すために3つよりも多くの数が使用される場合がある。

0021

ウエハ100は、必要に応じて加工された後、ダイシングライン104に沿って分割される。ダイシングライン104は、ウエハ100をどこで分割または分離すべきであるかを示す。ダイシングライン104は、ウエハ100上に作製された様々な集積回路の輪郭画定してもよい。

0022

ダイシングライン104が画定された後、ウエハ100は、いくつかの部片として切断されるかまたはその他の方法によって分離されダイ106が形成される。各ダイ106は、多数のデバイスを有する集積回路であってもよく、あるいは単一の電子デバイスであってもよい。ダイ106の物理的サイズは、チップまたは半導体チップと呼ばれる場合もあり、ウエハ100を特定のサイズに分離する能力ならびにダイ106が含むように設計される個々のデバイスの数に少なくとも部分的に依存する。

0023

ウエハ100が1つまたは複数のダイ106に分離された後、ダイ106はパッケージ内に実装され、ダイ106上に作製されたデバイスおよび/または集積回路の取り扱いを可能にしてもよい。パッケージには、シングルインラインパッケージデュアルインラインパッケージマザーボードパッケージ、フリップチップパッケージ、インジウムドットバンプパッケージ、またはダイ106の取り扱いを可能にする他の種類のデバイスを含めてもよい。ダイ106は、ダイ106を別個のパッケージに実装されることなくワイヤボンディングプローブ、または他の接続部を通して直接取り扱われてもよい。

0024

図2は、本開示の一態様によるダイ106の断面図を示す。ダイ106には、基板200が存在してもよく、基板200は、半導体材料であり、ならびに/あるいは電子デバイス用の機械的支持体として働いてもよい。基板200は、基板200全体にわたって存在する(N−チャネルと呼ばれる)電子電荷担体または(P−チャネルと呼ばれる)ホール電荷担体のいずれかを有するドープされた半導体基板であってもよい。その後基板200に電荷担体イオン原子をドープして基板200の電荷担持機能を変更してもよい。

0025

基板200(たとえば、半導体基板)内に、ウェル202および204が存在してもよく、ウェル202および204は、電界効果トランジスタFET)のソースおよび/またはドレインであってもよく、あるいはフィン構造FET(FinFET)のフィン構造であってもよい。ウェル202および/または204は、ウェル202および/または204の構造およびその他の特性ならびに基板200の周囲構造に応じて他のデバイス(たとえば、レジスタキャパシタダイオード、または他の電子デバイス)であってもよい。

0026

半導体基板は、ウェル206とウェル208とを有してもよい。ウェル208は、完全にウェル206内に位置してもよく、場合によっては、バイポーラ接合トランジスタ(BJT)を形成してもよい。ウェル206は、ダイ106内の電界および/または磁界からウェル208を分離するための分離ウェルとして使用されてもよい。

0027

ダイ106に各層(たとえば、210〜214)が追加されてもよい。層210はたとえば、ウェル(たとえば、202〜208)を互いに分離するかまたはダイ106上の他のデバイスから分離する場合がある酸化物層または絶縁層であってもよい。そのような場合、層210は、二酸化ケイ素ポリマー誘電体、または別の絶縁層であってもよい。層210は、配線層であってもよく、その場合、層210は、銅、タングステンアルミニウム合金、またはその他の導電材料もしくは金属材料などの導電材料を含んでもよい。

0028

層212は、層(たとえば、210および214)の所望のデバイス特性および/または材料に応じて誘電体層であってもあるいは導電層であってもよい。層214はカプセル化層であってもよく、カプセル化層は、外部の力から各層(たとえば、210および212)ならびにウェル202〜208および基板200を保護する場合がある。たとえば、限定としてではなく、層214はダイ106を機械的損傷から保護する層であってもよく、あるいは層214は、電磁損傷または放射損傷からダイ106を保護する材料の層であってもよい。

0029

ダイ106上に構成された電子デバイスは、多数のフィーチャまたは構造構成要素を備えてもよい。たとえば、ダイ106には、基板200、ウェル202〜208、および必要に応じて各層(たとえば、210〜214)にドーパントを加えるために任意の数の方法が実施されてもよい。たとえば、限定としてではなく、ダイ106には、イオン注入拡散プロセスを通じて結晶格子に打ち込まれるドーパント原子堆積化学気相堆積エピタキシャル成長、またはその他の方法が実施されてもよい。各層(たとえば、210〜214)の選択的成長材料選択、および一部の除去、ならびに基板200およびウェル202〜208の選択的な除去、材料選択、およびドーパント濃度によって、本開示の範囲内において多数の異なる構造および電子デバイスが形成されてもよい。

0030

さらに、基板200、ウェル202〜208、および各層(たとえば、210〜214)は、様々なプロセスによって選択的に除去または追加されてもよい。化学ウェットエッチング化学機械平坦化(CMP)、プラズマエッチングフォトレジストマスキングダマシンプロセス、およびその他の方法によって本開示の構造およびデバイスを作製してもよい。

0031

図3は、本開示の一態様における金属酸化物半導体電界効果トランジスタ(MOSFET)デバイス300の断面図を示す。MOSFETデバイス300は4つの入力端子を有してもよい。4つの入力は、ソース302、ゲート304、ドレイン306、および基板308を含む。ソース302およびドレイン306は、基板308内のウェル202および204として作製されてもよく、あるいは基板308の上方の領域としてまたはダイ106上の他の層の一部として作製されてもよい。そのような他の構造は、基板308の表面から突出するフィンまたはその他の構造であってもよい。さらに、基板308は、ダイ106上の基板200であってもよいが、基板200に結合された層(たとえば、210〜214)のうちの1つまたは複数であってもよい。

0032

MOSFETデバイス300は、電流が、MOSFETの種類に応じて1種類の電荷担体(たとえば、電子またはホールのいずれか)のみによって生成されるので単極デバイスである。MOSFETデバイス300は、ソース302とドレイン306との間のチャネル310内の電荷担体の量を調節することによって動作する。ソース302に電圧Vsource 312が印加され、ゲート304に電圧Vgate 314が印加され、ドレイン306に電圧Vdrain 316が印加される。基板308に別個の電圧Vsubstrate 318が印加されてもよい。ただし、電圧Vsubstrate 318は、電圧Vsource 312、電圧Vgate 314、または電圧Vdrain 316のうちのいずれかに結合されてもよい。

0033

チャネル310内の電荷担体を制御するために、ゲート304が電荷を蓄積する際に電圧Vgate 314がチャネル310内に電界を形成する。ゲート304上に蓄積する電荷と反対の電荷がチャネル310内に蓄積し始める。ゲート絶縁体320は、ゲート304上に蓄積する電荷をソース302、ドレイン306、およびチャネル310から絶縁する。ゲート304およびチャネル310は、それらの間のゲート絶縁体320とともに、キャパシタを形成し、電圧Vgate 314が上昇するにつれて、このキャパシタの1つのプレートとして働くゲート304上の電荷担体が蓄積し始める。このようにゲート304上に電荷が蓄積すると、反対の電荷担体がチャネル310内に吸引される。最終的に、チャネル310内に十分な電荷担体が蓄積され、ソース302とドレイン306との間に導電経路が形成される。この状態は「FETのチャネルを開く」と呼ばれることがある。

0034

電圧Vsource 312および電圧Vdrain 316、ならびに電圧Vsource 312および電圧Vdrain 316の電圧Vgate 314との関係を変化させることによって、チャネル310を開く、ゲート304に印加される電圧の量を変更してもよい。たとえば、電圧Vsource 312は通常、電圧Vdrain 316の電位よりも高い電位を有する。電圧Vsource 312と電圧Vdrain 316との間の電圧差を大きくすると、チャネル310を開くのに使用される電圧Vgate 314の量が変化する。さらに、電圧差を大きくすると、チャネル310内を電荷担体を移動させる電磁力の量が変化し、チャネル310を通過するより大きい電流が生成される。

0035

ゲート絶縁体320材料は、酸化ケイ素であってもよく、あるいは酸化ケイ素とは異なる比誘電率(k)を有する誘電体材料またはその他の材料であってもよい。さらに、ゲート絶縁体320は、材料の組合せまたは様々に異なる材料層であってもよい。たとえば、ゲート絶縁体320は、酸化アルミニウム酸化ハフニウム酸窒化ハフニウム酸化ジルコニウム、あるいはこれらの材料の積層体および/または合金であってもよい。本開示の範囲から逸脱することなく、ゲート絶縁体320用の他の材料が使用されてよい。

0036

ゲート絶縁体320用の材料およびゲート絶縁体320の厚さ(たとえば、ゲート304とチャネル310との間の距離)を変更することによって、チャネル310を開くためのゲート304上の電荷の量を変化させてもよい。MOSFETデバイス300の端子を示す記号322も示されている。(チャネル310内の電荷担体として電子を使用する)N−チャネルMOSFETの場合、ゲート304端子から離れる方向を指す矢印が、記号322における基板308端子に施される。(チャネル310内の電荷担体としてホールを使用する)p型MOSFETの場合、ゲート304端子に向かう方向を指す矢印が、記号322における基板308端子に施される。

0037

ゲート304は、様々に異なる材料によって作られてもよい。いくつかの構成では、ゲート304は、ポリシリコンまたはポリとも呼ばれシリコン導電形態である多結晶シリコンから作られる。本明細書では「ポリ」または「ポリシリコン」と呼ばれるが、金属、合金、または他の導電材料が、本開示において説明するゲート304用の適切な材料と考えられる。

0038

いくつかのMOSFET構成では、ゲート絶縁体320には高k値材料が望ましく、そのような構成では、他の導電材料が使用されてもよい。たとえば、限定としてではなく、「高k金属ゲート」構成は、ゲート304端子に銅などの金属を使用してもよい。「金属」と呼ばれるが、多結晶材料、合金、または他の導電材料が、本開示において説明するゲート304用の適切な材料と考えられる。

0039

MOSFETデバイス300との相互接続またはダイ106における他のデバイス(たとえば、半導体)との相互接続を目的として、配線トレースまたは配線層が使用される。これらの配線トレースは、層(たとえば、210〜214)のうちの1つまたは複数に位置してもよく、あるいはダイ106の他の層内に位置してもよい。

0040

図4は、本開示の一態様による例示的な集積回路(IC)チップを示すブロック図である。代表的に、ICチップ400は、アナログまたは無線周波数(RF)ICチップ(たとえばトランシーバ)として構成されたものとすることができる。ICチップ400の設計は、現在のファウンドリデフォルトデバイスオプションによって制限されることがある。残念ながら、現在のファウンドリデフォルトデバイスオプションによって指定される、低減された供給電圧および比較的より高い閾値電圧(Vth)は、たとえばモバイルRFチップにとって利用可能なヘッドルームの減少(たとえば、少なくとも数百ミリボルトの低下)をもたらすことがある。特に、デバイスヘッドルームの数百ミリボルトの低下は、モバイルRFチップの性能に悪影響を及ぼすことがある。加えて、回路機能および設計に関する追加の複雑性(たとえばキャリアアグリゲーションサポート)、およびデバイスアナログ/RF性能に関する他の懸念(たとえば、不整合、雑音など)が、さらに設計上の困難を提示することがある。

0041

ICチップ400は、複数の回路ブロック(たとえば、402、410)を含むことができ、これらの回路ブロックの各々は、たとえば図3に示されるように構成された、1つまたは複数のトランジスタ(たとえば、404、412)を含むことができる。ICチップ400は、ICチップ400がいくつかの所定の設計仕様を満たすことを検証するために、妥当性検査テストにかけられることがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。本開示の一態様では、ICチップ400が所定のおよび/または改訂された設計仕様を満たすことができないとき、ICチップ400の再設計ではなく、ICチップ400の性能強化が実施される。

0042

本開示のこの態様では、ICチップ400の性能強化は、ICチップ400の、重要な回路ブロック402(たとえば電圧レギュレータ)と、重要でない回路ブロック410とを識別することによって開始する。次いで、重要な回路ブロック402中のクリティカルなトランジスタ404が識別される。重要な回路ブロック402中のクリティカルなトランジスタ404は、ヘッドルーム(および/または他のデバイスアナログ/RF性能)マージンの、最も高い仕様を有するトランジスタとすることができる。これらのトランジスタは、ヘッドルーム(および/または他の重要なアナログ/RF性能)、ならびに全体的なチップアナログおよびRF性能を決定する際に、大きな役割を果たす。

0043

たとえば、重要な回路ブロック402内のクリティカルなトランジスタ404は、重要な回路ブロック402のトランジスタ(たとえば404)をチューニングプロセスまたは他の類似の程度プロセスチューニング(たとえば3シグマ)にかけることによって、識別される。たとえば、3シグマコーナシミュレーションを使用して、いくつかのIC設計および性能メトリクス(たとえば、閾値電圧、ドレイン電流、相互コンダクタンス、雑音、および他のメトリクス)が満たされることを検証することができる。本開示の一態様では、クリティカルなトランジスタ404は、典型的な条件とは異なる特性(たとえば、直流(DC)、アナログおよびRF性能(たとえば、Vt、ドレイン電流、Gm(相互コンダクタンス)、不整合、雑音など))を含むので、回路機能性を強化する。

0044

本開示のこの態様では、ICチップ400の性能が元のおよび/または改訂されたチップ仕様を満たさないとき、チップ再設計が回避される。チップを再設計するのではなく、本開示のこの態様では、アナログもしくはRF性能メトリクスまたは他の設計仕様を満たさない重要な回路ブロック402を、識別すること、および/または性能調整の対象にすることができる。いくつかの態様では、重要な回路ブロック402は、ICチップ400の外周に沿ったパス416、またはICチップ400に沿った別のパスなど、クリティカルなパスに沿って配置されていることがある。いくつかの態様では、クリティカルなパスは、妥当性検査処理または他のメトリクスに基づいて決定されてよい。

0045

これらの重要な回路ブロック402内で、クリティカルなトランジスタ404を識別することができる。クリティカルなトランジスタ404は、たとえば、回路性能に対する支配的な影響を示すか、またはヘッドルームおよびアナログもしくはRF性能に関する高い仕様を有する、重要なトランジスタを含むことができる。性能調整が望まれるトランジスタを示すために、マーカ層406をクリティカルなトランジスタ404に適用することができる。とりわけ、性能調整は、マーカ層406によって識別されるようなクリティカルなトランジスタ404のみに適用されてよく、これらのクリティカルなトランジスタは、クリティカルでないトランジスタ412などICチップのすべてのトランジスタではなく、トランジスタのサブセットとすることができる。

0046

いくつかの態様では、マーカ層406は、グラフィックデータシステム(GDS)マーカ層、ハロー注入マーカ層、および/または軽ドープドレイン(LDD)注入マーカ層であってよい。その後、半導体プロセスの間、マークされたトランジスタに特別な注入を適用して、閾値電圧を低減するか、ヘッドルームを改善するか、またはそうでない場合にはトランジスタ性能および/もしくは全体的なチップ性能を調整することができる。この構成では、回路ブロック(たとえば402)は、回路ブロックの少なくとも1つの第2のトランジスタ(たとえば412)の第2の性能特性とは異なる強化された第1の性能特性を有する少なくとも1つの第1のトランジスタ(たとえば404)を含む。強化された第1の性能特性、および第2の性能特性は、ドーパントプロファイルおよび/またはゲート酸化物厚さを含むことができる。たとえば、クリティカルなトランジスタ404のドーパントプロファイルおよび/またはゲート酸化物厚さは、クリティカルでないトランジスタ412のドーパントプロファイルおよび/またはゲート酸化物厚さから変更される。

0047

いくつかの態様では、マーカ層406内部のクリティカルなトランジスタ404をマーカ層406外部のクリティカルでないトランジスタ412から分離するための注入マスクを作成することによって、性能特性を強化することができる。すなわち、マーカ層406内部のトランジスタは、クリティカルなトランジスタ404のみを含み、マーカ層406外部のトランジスタは、クリティカルでないトランジスタ412のみを含む。トランジスタがマーカ層406の内部にあるか外部にあるかに基づいて、異なるドーパントプロファイルをトランジスタに適用することができる。異なるドーパントプロファイルは、軽ドープドレイン(LDD)注入、ハロー注入、またはウェル注入を含むことができる。たとえば、マーカ層406内部のトランジスタには、マーカ層406外部よりも低い注入量を使用することができる。このアプローチは、n−チャネルデバイスとp−チャネルデバイスの両方に使用することができる。したがって、選択されたn−チャネルおよびp−チャネルトランジスタを、より低い閾値電圧Vthを有するように調整することができ、それにより、ヘッドルームおよび対応する回路性能を改善することができる。このようにして、クリティカルでないトランジスタ412を調整せずに、クリティカルなトランジスタ404のみに選択的に性能調整を適用することができる。

0048

いくつかの態様では、グラフィックデータシステム(GDS)マーカ層をクリティカルなトランジスタ404に適用して、クリティカルなトランジスタ404のより薄いゲート酸化物層のためのマスクを生成することによって、性能を調整することができる。したがって、クリティカルなトランジスタ404のゲート酸化物厚さは、クリティカルでないトランジスタ412のゲート酸化物厚さとは異なるものとすることができる。次いで、マーカ層内部のトランジスタに対して注入を使用することができ、それにより、閾値電圧(Vth)は、所望のレベルに(たとえば設計仕様に従って)性能調整される。このアプローチは、n−チャネルデバイスとp−チャネルデバイスの両方に使用することができ、それにより、選択されたn−チャネルおよびp−チャネルデバイス(すなわちトランジスタ)を、より低い閾値電圧Vthを有するように調整することができる。この結果、ヘッドルームおよび回路性能を改善することができる。したがって、クリティカルでないトランジスタ412を調整せずに、ゲート酸化物厚さを低減することの性能調整をクリティカルなトランジスタ404のみに選択的に適用することができる。

0049

図5は、本開示の一態様による集積回路(IC)チップの性能強化のための方法500を示す流れ図である。ブロック502で、所定の性能基準に従ってICチップの回路ブロックが選択される。ICチップは、たとえば、アナログICまたは無線周波数(RF)ICを含むことができる。いくつかの態様では、回路ブロックを選択することは、クリティカルなパス内の回路ブロックを識別することを含むことができる。クリティカルなパスは、ICの外周に沿ったパス、またはICの他の任意のパスであってよい。さらに、クリティカルなパスは、シミュレーションに基づいて決定されてもよい。ブロック504で、選択された回路ブロック内の第1のトランジスタがマークされる。ブロック506で、第1のトランジスタの性能が調整される。回路ブロックの、選択されない他のトランジスタは、調整されない。

0050

0051

Table 1(表1)に、回路性能比較を示す。この例では、28ナノメートルプロセスノード内でのヘッドルーム性能比較について説明する。いくつかの態様では、方法Aに従って1つまたは複数の第1のトランジスタの性能を調整することは、回路ブロック内の少なくとも1つの第2のトランジスタの第2のドーピング注入プロファイルとは異なる第1のドーピング注入プロファイルを用いて第1のトランジスタをドープすることを含むことができる。たとえば、マーカ層内部のトランジスタには、マーカ層外部よりも低い注入量を使用することができる。このアプローチは、n−チャネルデバイスとp−チャネルデバイスの両方に使用することができる。したがって、選択されたn−チャネルおよびp−チャネルデバイス(すなわちトランジスタ)を、より低い閾値電圧Vthを有するように調整することができ、それにより、ヘッドルームおよび対応する回路性能を改善することができる。

0052

Table 1(表1)に示すように、方法Aは、150ミリボルト低い閾値電圧Vt_gmを生み、それにより、150ミリボルトのヘッドルーム増加をもたらす。いくつかの態様では、方法Bに従って1つまたは複数の第1のトランジスタの性能を調整することもまた、閾値電圧(Vth)を所望のレベルに(たとえば設計仕様に従って)調整できるように回路ブロック内の少なくとも1つの第1のトランジスタのゲート酸化物厚さを低減することを含むことができる。Table 1(表1)に示すように、オプション1に従った方法Bは、方法Aと同様の閾値電圧Vt_gm改善およびヘッドルーム改善を生むが、オプション1に従うと、漏れ電流は低減される。

0053

Table 1(表1)にさらに示すように、オプション2に従うと、ゲート酸化物厚さの低減に従って供給電圧が低減される(たとえば0.95V)。したがって、オプション2に従った方法Bは、低減された閾値電圧Vt_gm(たとえば250mV)、および方法Aと同様のヘッドルーム改善を生む。しかし、低減された供給電圧(Vdd)は、より少ない電力消費をオプション2にもたらす。オプション3に従うと、方法Aと方法Bのオプション1との両方が、異なるドーパントプロファイルと、ゲート酸化物厚さの低減との両方を使用して実施される。Table 1(表1)に示すように、オプション3に従った方法Bは、方法Aと、オプション1およびオプション2に従った方法Bとの両方に対して、ヘッドルーム改善を生む。

0054

言及したように、現在のファウンドリデフォルトデバイスオプションは、低減された供給電圧および比較的より高い閾値電圧(Vth)を指定する。この結果、現在のファウンドリデフォルトデバイスオプションを使用して作製されたモバイルRFチップは、利用可能なヘッドルームの減少(たとえば、少なくとも数百ミリボルトの低下)を被る。残念ながら、デバイスヘッドルームの数百ミリボルトの低下は、モバイルRFチップの性能に悪影響を及ぼすことがある。

0055

その上、回路機能および設計に関する追加の複雑性、およびデバイスアナログ/RF性能に関する他の懸念(たとえば、不整合、雑音など)が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。

0056

いくつかの態様では、チップの性能が元のおよび/または改訂されたチップ仕様を満たさないとき、チップ再設計が回避される。チップを再設計するのではなく、本開示のこの態様では、アナログもしくはRF性能メトリクスまたは他の設計仕様を満たさないいくつかのクリティカルな回路ブロックを、識別すること、および/または性能調整の対象にすることができる。いくつかの態様では、クリティカルな回路ブロックは、クリティカルなパス(たとえば、ICチップの外周に沿ったパス、またはICチップに沿った別のパス)に沿って配置されていることがある。いくつかの態様では、クリティカルなパスは、妥当性検査処理または他のメトリクスに基づいて決定されてよい。

0057

これらのクリティカルな回路ブロック内で、1つまたは複数のトランジスタを識別することができる。これらのトランジスタは、たとえば、回路性能に対する支配的な影響を示すか、またはヘッドルームおよびアナログもしくはRF性能に関する高い仕様を有する、重要なトランジスタを含むことができる。性能調整が望まれるトランジスタを示すために、注入マーカ層を、識別されたトランジスタに適用することができる。とりわけ、性能調整は、よりクリティカルでないトランジスタを含めたICチップのすべてのトランジスタにではなく、トランジスタのサブセットに適用されてよい。すなわち、重要なトランジスタを含めた、選択された回路ブロックの選択された構成要素のみの性能を向上させることで、ICチップの全体的な性能が改善される。

0058

本開示の一態様による、半導体チップについて説明する。一構成では、半導体チップは回路ブロックを含み、回路ブロックは、回路ブロックの第2のトランジスタの第2の性能特性とは異なる強化された第1の性能特性を有する第1のトランジスタを含む。半導体チップは、第1のトランジスタを第2のトランジスタから分離するための手段を含む。分離する手段は、マーカ層406であってよい。別の態様では、前述の手段は、前述の手段によって記載される前述の機能を実行するように構成された任意のモジュールまたは任意の装置もしくは材料であってもよい。

0059

図6は、本開示の一態様が有利に利用される場合がある例示的なワイヤレス通信システム600を示すブロック図である。例示として、図6は、3つの遠隔ユニット620、630および650と、2つの基地局640とを示している。ワイヤレス通信システムがより多くの遠隔ユニットおよび基地局を有してよいことが認識されよう。遠隔ユニット620、630、および650は、ICデバイス625A、625C、および625Bを備え、これらは、開示された半導体チップおよび集積回路デバイスを含むことができる。基地局、スイッチングデバイス、およびネットワーク機器など、他のデバイスもまた半導体チップおよび集積回路デバイスを含んでよいことが認識されよう。図6は、基地局640から遠隔ユニット620、630、および650への順方向リンク信号680、ならびに、遠隔ユニット620、630、および650から基地局640への逆方向リンク信号690を示す。

0060

図6では、遠隔ユニット620は携帯電話として示され、遠隔ユニット630はポータブルコンピュータとして示され、かつ遠隔ユニット650は、ワイヤレスローカルループステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニット620、630、および650は、携帯電話、ハンドヘルドパーソナル通信システムPCSユニット携帯情報端末などのポータブルデータユニット、GPS対応デバイスナビゲーションデバイスセットトップボックス音楽プレーヤビデオプレーヤエンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す他のデバイス、またはそれらの組合せであってよい。図6は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットには限定されない。本開示の態様は、開示された半導体チップおよび集積回路デバイスを含む多くのデバイスにおいて適切に採用される場合がある。

0061

図7は、先に開示されたICデバイスなどの半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション700は、オペレーティングシステムソフトウェアサポートファイル、およびCadenceやOrCADなどの設計ソフトウェアを含むハードディスク702を含む。設計用ワークステーション700はまた、回路706または半導体デバイスなどの半導体構成要素708の設計を容易にするために、ディスプレイ704も含む。記憶媒体710が、回路706または半導体構成要素708の設計を有形に記憶するために設けられる。回路706または半導体構成要素708の設計は、GDSIIまたはGERBERなどのファイルフォーマットで記憶媒体710上に記憶することができる。記憶媒体710は、CD−ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計用ワークステーション700は、記憶媒体710から入力を受け取る、または記憶媒体710に出力を書き込むための、ドライブ装置712を含む。

0062

記憶媒体710上に記録されたデータは、論理回路構成フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定してもよい。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含んでもよい。記憶媒体710上にデータを確保すると、半導体ウエハを設計するためのプロセス数が減ることによって、回路706または半導体構成要素708の設計が容易になる。

0063

ファームウェアおよび/またはソフトウェアの実装形態の場合、方法は、本明細書で説明する機能を実行するモジュール(たとえば、手順、機能など)を用いて実施されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現する機械可読媒体が使用されてもよい。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行されてもよい。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されてもよい。本明細書において使用される「メモリ」という用語は、長期メモリ短期メモリ、揮発性メモリ不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。

0064

ファームウェアおよび/またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に1つまたは複数の命令またはコードとして記憶されてもよい。例として、データ構造体で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMもしくは他の光ディスクストレージ磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用することができるとともに、コンピュータによってアクセスすることができる他の媒体を含むことができ、本明細書において使用されるディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザーディスク登録商標)(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生し、ディスク(disc)はデータをレーザーを用いて光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。

0065

コンピュータ可読媒体に記憶することに加えて、命令および/またはデータは、通信装置に含まれる伝送媒体上の信号として提供されてもよい。たとえば、通信装置は、命令およびデータを表す信号を有するトランシーバを含んでもよい。命令およびデータは、1つまたは複数のプロセッサに、請求項に概説される機能を実施させるように構成される。

0066

本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変が行われてもよいことを理解されたい。たとえば、「上」や「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが上下逆さにされた場合、上は下になり、逆も同様である。加えて、横向きにされた場合、上および下は、基板または電子デバイスの両側のことを指すことがある。その上、本出願の範囲は、本明細書および付録Aにおいて説明したプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。

0067

本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェアコンピュータソフトウェア、または両方の組合せとして実装される場合があることは、当業者であればさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記および付録Aでは概してそれらの機能に関して説明した。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられる設計制約によって決まる。当業者は、前述の機能を具体的な適用例ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

0068

本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書において説明された機能を実行するように設計された汎用プロセッサデジタル信号プロセッサ(DSP)、特定用途向け集積回路ASIC)、フィールドプログラマブルゲートアレイFPGA)もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラマイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコア連携する1つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。

0069

本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せにおいて実施されてもよい。ソフトウェアモジュールは、RAM、フラッシュメモリ、ROM、EPROM、EEPROM、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、または当技術分野で知られている任意の他の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、ユーザ端末に存在してもよい。代替形態では、プロセッサおよび記憶媒体は、個別構成要素としてユーザ端末内に存在してもよい。

0070

1つまたは複数の例示的な設計では、前述の機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実装される場合がある。ソフトウェアにおいて実装される場合、機能は、1つもしくは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスできる任意の入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用することができ、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスできる任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル光ファイバケーブルツイストペアデジタル加入者回線(DSL)、または赤外線無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイトサーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク(disk)およびディスク(disc)は、本明細書で使用するとき、コンパクトディスク(disc)(CD)、レーザーディスク(登録商標)(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)およびブルーレイディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、一方、ディスク(disc)は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。

0071

上記の説明は、本明細書において説明する種々の態様を、いかなる当業者も実践できるようにするために提供される。これらの態様に対する種々の修正が当業者に容易に明らかになり、本明細書において規定される一般原理は他の態様に適用される場合がある。したがって、特許請求の範囲は、本明細書に示された態様に限定されるように意図されているのではなく、特許請求の範囲の文言整合する全範囲許容するように意図されており、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、むしろ「1つまたは複数」を意味するように意図されている。別段に明記されていない限り、「いくつかの」という用語は1つまたは複数を指している。項目リスト「のうちの少なくとも1つ」に言及するは、単一のメンバーを含むそれらの項目の任意の組合せを指す。一例として、「a、b、またはcのうちの少なくとも1つ」は、a;b;c;aおよびb;aおよびc;bおよびc;ならびにa、b、およびcを包含するものとする。当業者に周知であり、または後に当業者に知られることになる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的均等物が、参照によって本明細書に明白に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書に開示されるものは、そのような開示が特許請求の範囲において明示的に記載されているか否かにかかわらず、公に供されることは意図していない。いかなるクレーム要素も、要素が「のための手段」という句を使用して明確に記載されていない限り、または、方法クレームの場合、要素が「のためのステップ」という句を使用して記載されていない限り、米国特許法第112条第6項の規定に基づいて解釈されるべきではない。

0072

100ウエハ
102配向
104ダイシングライン
106 ダイ
200基板
202ウェル
204 ウェル
206 ウェル
208 ウェル
210 層
212 層
214 層
300MOSFETデバイス
302ソース
304ゲート
306ドレイン
308 基板
310チャネル
312 Vsource
314 Vgate
316 Vdrain
318 Vsubstrate
320ゲート絶縁体
322記号
400ICチップ
402 重要な回路ブロック
404クリティカルなトランジスタ
406マーカ層
410 重要でない回路ブロック
412 クリティカルでないトランジスタ
416 ICチップの外周に沿ったパス
600ワイヤレス通信システム
620、630、650遠隔ユニット
625A、625B、625CICデバイス
640基地局
680順方向リンク信号
690逆方向リンク信号
700 設計用ワークステーション
702ハードディスク
704ディスプレイ
706回路
708半導体構成要素
710記憶媒体
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