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技術 共平面型酸化物半導体TFT基板構造及びその製作方法

出願人 深せん市華星光電技術有限公司
発明者 呂曉文曽志遠
出願日 2015年6月18日 (5年6ヶ月経過) 出願番号 2017-545380
公開日 2018年4月5日 (2年8ヶ月経過) 公開番号 2018-509761
状態 特許登録済
技術分野 薄膜トランジスタ エレクトロルミネッセンス光源
主要キーワード 性能パラメーター 共平面 幻想的 型酸化物半導体 大画面サイズ 開閉速度 金属ストリップ TFTデバイス
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図面 (12)

課題

本発明はTFTデバイスの性能を改善させた共平面型酸化物半導体TFT基板構造及びその製作方法を提供する。

解決手段

共平面型酸化物半導体TFT基板構造において、活性層は本体と、本体に連接される数本の短チャネルとからなり、数本の短チャネルは数本の金属ストリップ電極によって間が仕切られ、活性層はより高い移動度と低い漏リーク電流を備え、それによってTFTデバイスの性能を改善する。共平面型酸化物半導体TFT基板構造の製作方法は、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極によって、酸化物半導体層沈積させる際、ソース電極とドレイン電極の間に、数本の金属ストリップ電極によって間隔を開けた数本の短チャネルを形成する。この方法は簡単で、フォトマスクや追加のプロセスを増やす必要がないため、従来技術とは異なる活性層構造を得られ、生成された活性層はより高い移動度と低い漏リーク電流を備えられる。

概要

背景

アクティブマトリクスフラットパネルディスプレイは、本体が薄く、省エネ放射線が無いなどの利点を有し、幅広く応用されている。その中でも、有機ELディスプレイ(organic light−emitting diode,OLED)技術は、発展の見通しが極めて高いフラットパネルディスプレイ技術を有し、充分に優れたディスプレイ性能を備え、特には自発光簡易な構造、軽量、高速応答、広い視覚低消費電力及びフレキシブルディスプレイの実現可能などの特性を有し、"幻想的なディスプレイ"と称賛され、さらにはその生産設備投資薄膜トランジスタ液晶(TFT−LCD,Thin Film Transistor− Liquid Crystal Display)より遥かに小さく、各ディスプレイメーカーから重視され、すでにディスプレイ技術領域において第三代ディスプレイデバイスの主力となった。今のところ、OLEDはすでに大規模量産の前夜にあり、研究が一歩深まるにつれて、新技術が絶えず輩出され、OLEDディスプレイは将来必ず突破的な発展を遂げるに違いない。

酸化物半導体(Oxide Semiconductor)は比較的高い移動度を備え、アモルファス構造を有するとともに、アモルファスシリコンの製造プロセス互換性がより高く、OLED大画面サイズパネル生産において幅広く応用されている。

現在、酸化物半導体TFT基板の一般的な構造はエッチストップレイヤーESL, Etching Stop Layer)の構造を備えるが、この構造自体にはいくつかの問題も存在する。例えばエッチング均一性コントロールの難しさ、フォトマスク及びフォトエッチングプロセスを追加で加える必要性、ゲート電極ソースドレイン電極オーバーラップ、記憶電気容量がより大きい、高解像度にしづらい、などである。

エッチ・ストップ・レイヤーを備える構造と比べて、共平面型(Coplanar)酸化物半導体TFT基板構造はより合理的で、更には量産できる可能性がある。図1から図5に示すように、従来の共平面型酸化物半導体TFT基板構造の製作方法は、以下の手順からなる。

手順1:基板100を提供し、基板100に第一金属層沈積させ、さらにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極210と第二ゲート電極220を形成させる。

手順2:第一ゲート電極210と、第二ゲート電極220と、基板100にゲート絶縁層300を沈積させ、さらにフォトエッチングプロセスによってパターン化させ、前記ゲート絶縁層300における前記第二ゲート電極220に対応する上方に第一スルーホール310を形成させる。

手順3:ゲート絶縁層300に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、間隔を開けて設けられたソース電極410とドレイン電極420を形成させるとともに前記ドレイン電極420に第二スルーホール425を形成させる。

具体的には、前記ドレイン電極420は第一スルーホール310によって第二ゲート電極220を連接する。

手順4:ソース電極410と、ドレイン電極420と、ゲート絶縁層300に酸化物半導体層を沈積させ、更にフォトエッチングプロセスによってそれをパターン化させ、活性層500を形成させる。前記活性層は、本体520と、本体520に連接されるとともにソース電極410とドレイン電極420の間に配置されるチャンネル510とからなる。

手順5:活性層500と、ソース電極410と、ドレイン電極420にパッシベーション層600を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層600におけるドレイン電極420に対応する上方に第三スルーホール610を形成させる。

具体的には、前記パッシベーション層600は、前記ドレイン電極420にある第二スルーホール425で填充されている。

前記製作方法により得られる共平面型酸化物半導体TFT基板構造において、前記活性層500のチャンネル510は一本の長チャネルであり、前記活性層500はより低い移動度及びより高い漏リーク電流を有し、TFTデバイスの性能はあまり良くない。

概要

本発明はTFTデバイスの性能を改善させた共平面型酸化物半導体TFT基板構造及びその製作方法を提供する。共平面型酸化物半導体TFT基板構造において、活性層は本体と、本体に連接される数本の短チャネルとからなり、数本の短チャネルは数本の金属ストリップ電極によって間が仕切られ、活性層はより高い移動度と低い漏リーク電流を備え、それによってTFTデバイスの性能を改善する。共平面型酸化物半導体TFT基板構造の製作方法は、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極によって、酸化物半導体層を沈積させる際、ソース電極とドレイン電極の間に、数本の金属ストリップ電極によって間隔を開けた数本の短チャネルを形成する。この方法は簡単で、フォトマスクや追加のプロセスを増やす必要がないため、従来技術とは異なる活性層構造を得られ、生成された活性層はより高い移動度と低い漏リーク電流を備えられる。

目的

本発明は、本体と、本体に連接される数本の短チャネルとからなる活性層を備えるとともに、数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られるため、活性層はより高い移動度と、より低い漏リーク電流を備え、それによってTFTデバイスの性能を改善することができる共平面型酸化物半導体TFT基板構造を提供する

効果

実績

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請求項1

基板と、基板に配置された第一ゲート電極及び第二ゲート電極と、第一ゲート及び第二ゲート及び基板に配置されたゲート絶縁層と、ゲート絶縁層に配置されたソース電極及びドレイン電極と、ソース電極とドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極と、前記ソース電極及びドレイン電極及び金属ストリップ電極及びゲート絶縁層に配置された活性層と、前記活性層及びソース電極及びドレイン電極に配置されたパッシベーション層と、からなる共平面型酸化物半導体TFT基板構造であって、その内、前記活性層は、本体と、本体を連接されるとともにソース電極及びドレイン電極の間に配置された数本の短チャネルとからなり、前記数本の短チャネルは、数本の金属ストリップ電極によって間を仕切られていることを特徴とする、共平面型酸化物半導体TFT基板構造。

請求項2

前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールが設けられ、前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接されることを特徴とする、請求項1に記載の共平面型酸化物半導体TFT基板構造。

請求項3

前記ドレイン電極には第二スルーホールを設け、前記パッシベーション層は第二スルーホールで填充され、その内、前記パッシベーション層における前記ドレイン電極に対応する上方に第三スルーホールが設けられることを特徴とする、請求項1に記載の共平面型酸化物半導体TFT基板構造。

請求項4

前記活性層の材料は金属酸化物であり、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素であることを特徴とする、請求項1に記載の共平面型酸化物半導体TFT基板構造。

請求項5

前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は、銅、アルミ、もしくはモリブデンであり、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンであることを特徴とする請求項1に記載の共平面型酸化物半導体TFT基板構造。

請求項6

共平面型酸化物半導体TFT基板構造の製作方法であって前記製作方法は、基板を提供し、基板に第一金属層沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられる第一ゲート電極と第二ゲート電極を形成させる手順1と、前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる手順2と、前記ゲート絶縁層に第二金属層を沈積させ、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極を形成させ、その内、前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接され、前記ドレイン電極に第二スルーホールを形成させる手順3と、前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層とに酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、活性層を形成させ、その内、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる手順4と、前記活性層と、ソース電極及びドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させ、前記パッシベーション層は前記ドレイン電極の第二スルーホールで填充されている手順5と、からなることを特徴とする、共平面型酸化物半導体TFT基板構造の製作方法。

請求項7

前記活性層の材料は金属酸化物である ことを特徴とする、請求項6に記載の共平面型酸化物半導体TFT基板構造の製作方法。

請求項8

前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、その内前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素であることを特徴とする、請求項6に記載の共平面型酸化物半導体TFT基板構造の製作方法。

請求項9

前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は銅、アルミ、もしくはモリブデンであることを特徴とする、請求項6に記載の共平面型酸化物半導体TFT基板構造の製作方法。

請求項10

前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンであることを特徴とする、請求項6に記載の共平面型酸化物半導体TFT基板構造の製作方法。

請求項11

共平面型酸化物半導体TFT基板構造の製作方法であって、前記製作方法は、基板を提供し、基板に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化し、間隔を開けて設けられる第一ゲート電極と第二ゲート電極を形成させる手順1と、前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる手順2と、前記ゲート絶縁層に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極を形成させ、その内、前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接され、前記ドレイン電極には第二スルーホールが形成される手順3と、前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層とに酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、活性層を形成させ、その内、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる手順4と、前記活性層と、ソース電極及びドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させ、前記パッシベーション層は前記ドレイン電極の第二スルーホールで填充され、その内、前記活性層の材料は金属酸化物であり、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素であり、その内、前記ソース電極及びドレイン電極、及び金属ストリップ電極の材料は銅、アルミ、もしくはモリブデンであり、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである手順5と、からなることを特徴とする、共平面型酸化物半導体TFT基板構造の製作方法。

技術分野

0001

本発明はフラットパネルディスプレイに関し、特に共平面型酸化物半導体TFT基板構造及びその製作方法に関する。

背景技術

0002

アクティブマトリクスフラットパネルディスプレイは、本体が薄く、省エネ放射線が無いなどの利点を有し、幅広く応用されている。その中でも、有機ELディスプレイ(organic light−emitting diode,OLED)技術は、発展の見通しが極めて高いフラットパネルディスプレイ技術を有し、充分に優れたディスプレイ性能を備え、特には自発光簡易な構造、軽量、高速応答、広い視覚低消費電力及びフレキシブルディスプレイの実現可能などの特性を有し、"幻想的なディスプレイ"と称賛され、さらにはその生産設備投資薄膜トランジスタ液晶(TFT−LCD,Thin Film Transistor− Liquid Crystal Display)より遥かに小さく、各ディスプレイメーカーから重視され、すでにディスプレイ技術領域において第三代ディスプレイデバイスの主力となった。今のところ、OLEDはすでに大規模量産の前夜にあり、研究が一歩深まるにつれて、新技術が絶えず輩出され、OLEDディスプレイは将来必ず突破的な発展を遂げるに違いない。

0003

酸化物半導体(Oxide Semiconductor)は比較的高い移動度を備え、アモルファス構造を有するとともに、アモルファスシリコンの製造プロセス互換性がより高く、OLED大画面サイズパネル生産において幅広く応用されている。

0004

現在、酸化物半導体TFT基板の一般的な構造はエッチストップレイヤーESL, Etching Stop Layer)の構造を備えるが、この構造自体にはいくつかの問題も存在する。例えばエッチング均一性コントロールの難しさ、フォトマスク及びフォトエッチングプロセスを追加で加える必要性、ゲート電極ソースドレイン電極オーバーラップ、記憶電気容量がより大きい、高解像度にしづらい、などである。

0005

エッチ・ストップ・レイヤーを備える構造と比べて、共平面型(Coplanar)酸化物半導体TFT基板構造はより合理的で、更には量産できる可能性がある。図1から図5に示すように、従来の共平面型酸化物半導体TFT基板構造の製作方法は、以下の手順からなる。

0006

手順1:基板100を提供し、基板100に第一金属層沈積させ、さらにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極210と第二ゲート電極220を形成させる。

0007

手順2:第一ゲート電極210と、第二ゲート電極220と、基板100にゲート絶縁層300を沈積させ、さらにフォトエッチングプロセスによってパターン化させ、前記ゲート絶縁層300における前記第二ゲート電極220に対応する上方に第一スルーホール310を形成させる。

0008

手順3:ゲート絶縁層300に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、間隔を開けて設けられたソース電極410とドレイン電極420を形成させるとともに前記ドレイン電極420に第二スルーホール425を形成させる。

0009

具体的には、前記ドレイン電極420は第一スルーホール310によって第二ゲート電極220を連接する。

0010

手順4:ソース電極410と、ドレイン電極420と、ゲート絶縁層300に酸化物半導体層を沈積させ、更にフォトエッチングプロセスによってそれをパターン化させ、活性層500を形成させる。前記活性層は、本体520と、本体520に連接されるとともにソース電極410とドレイン電極420の間に配置されるチャンネル510とからなる。

0011

手順5:活性層500と、ソース電極410と、ドレイン電極420にパッシベーション層600を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層600におけるドレイン電極420に対応する上方に第三スルーホール610を形成させる。

0012

具体的には、前記パッシベーション層600は、前記ドレイン電極420にある第二スルーホール425で填充されている。

0013

前記製作方法により得られる共平面型酸化物半導体TFT基板構造において、前記活性層500のチャンネル510は一本の長チャネルであり、前記活性層500はより低い移動度及びより高い漏リーク電流を有し、TFTデバイスの性能はあまり良くない。

発明が解決しようとする課題

0014

本発明は、本体と、本体に連接される数本の短チャネルとからなる活性層を備えるとともに、数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られるため、活性層はより高い移動度と、より低い漏リーク電流を備え、それによってTFTデバイスの性能を改善することができる共平面型酸化物半導体TFT基板構造を提供することを目的とする。

0015

また、本発明は、フォトエッチングプロセスによってソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルを数本の金属ストリップ電極によって間が仕切ることができ、この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がなく、従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってTFTデバイスの性能が改善することができる共平面型酸化物半導体TFT基板構造の製作方法を提供することを目的とする。

課題を解決するための手段

0016

以上の目的を実現するために、本発明による共平面型酸化物半導体TFT基板構造は、基板と、基板に配置された第一ゲート電極及び第二ゲート電極と、第一ゲート及び第二ゲート及び基板に配置されたゲート絶縁層と、ゲート絶縁層に配置されたソース電極及びドレイン電極と、ソース電極とドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極と、前記ソース電極及びドレイン電極及び金属ストリップ電極及びゲート絶縁層に配置された活性層と、前記活性層及びソース電極及びドレイン電極に配置されたパッシベーション層と、からなる。

0017

その内、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に配置された数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間を仕切られている。

0018

前記ゲート絶縁層における、前記第二ゲート電極に対応する上方に第一スルーホールが設けられ、前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。

0019

前記ドレイン電極に第二スルーホールを設け、前記パッシベーション層は第二スルーホールで填充され、その内、前記パッシベーション層における前記ドレイン電極に対応する上方に第三スルーホールが設けられる。

0020

前記活性層の材料は金属酸化物であり、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。

0021

前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は、銅、アルミ、もしくはモリブデンであり、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである

0022

また、本発明による共平面型酸化物半導体TFT基板構造の製作方法は以下の手順からなる。

0023

手順1:基板を提供し、基板に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極と第二ゲート電極を形成させる。

0024

手順2:前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともにフォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる。

0025

手順3:前記ゲート絶縁層に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させる。

0026

前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。

0027

前記ドレイン電極に第二スルーホールを形成させる。

0028

手順4:前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層に酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、活性層を形成させる。前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。

0029

手順5:前記活性層と、ソース電極と、ドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させる。

0030

前記パッシベーション層は、前記ドレイン電極にある第二スルーホールで填充されている。

0031

前記活性層の材料は金属酸化物である。

0032

前記第一ゲート電極及び第二ゲート電極の材料は、銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。

0033

前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は、銅、アルミ、もしくはモリブデンである。

0034

前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである。

0035

また、本発明による共平面型酸化物半導体TFT基板構造の製作方法は以下の手順からなる。

0036

手順1:基板を提供し、基板に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極と第二ゲート電極を形成させる。

0037

手順2:前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる。

0038

手順3:前記ゲート絶縁層に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させる。

0039

前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。

0040

前記ドレイン電極に第二スルーホールを形成させる。

0041

手順4:前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層に沈積された酸化物半導体層をフォトエッチングプロセスによってそれをパターン化し、活性層を形成させ、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。

0042

手順5:前記活性層と、ソース電極と、ドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させる。

0043

前記パッシベーション層は前記ドレイン電極にある第二スルーホールで填充されている。

0044

その内、前記活性層の材料は金属酸化物である。

0045

その内、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。

0046

その内、前記ソース電極、ドレイン電極、及び金属ストリップ電極の材料は銅、アルミ、もしくはモリブデンである。

0047

その内、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである。

発明の効果

0048

本発明による共平面型酸化物半導体TFT基板構造及びその製作方法は、前記共平面型酸化物半導体TFT基板構造において、前記活性層が、本体と、本体に連接される数本の短チャネルとからなり、前記数本の短チャネルを、数本の金属ストリップ電極によって間を仕切ることができる。前記活性層はより高い移動度及びより低い漏リーク電流を備えるため、TFTデバイスの性能を改善することができる。本発明による共平面型酸化物半導体TFT基板構造の製作方法は、フォトエッチングプロセスによってソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に、間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルを、数本の金属ストリップ電極によって間を仕切ることができる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってTFTデバイスの性能が改善される。

0049

本発明の特徴及び技術内容を更に理解するために、以下の本発明に関する詳細説明と図を参照する。図は参考と説明に用いるのみで、本発明に制限を加えるためではない。

図面の簡単な説明

0050

以下では、図を併せながら、本発明の具体的実施例の詳細説明を行い、本発明の技術案及びその他有益な効果を明らかにする。
従来の共平面型酸化物半導体TFT基板構造の製作方法手順1の概略図である。
従来の共平面型酸化物半導体TFT基板構造の製作方法手順2の概略図である。
従来の共平面型酸化物半導体TFT基板構造の製作方法手順3の概略図である。
従来の共平面型酸化物半導体TFT基板構造の製作方法手順4の概略図である。
従来の共平面型酸化物半導体TFT基板構造の製作方法手順1の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の断面の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の製作方法の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の製作方法手順1の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の製作方法手順2の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の製作方法手順3の概略図である。
本発明による共平面型酸化物半導体TFT基板構造の製作方法手順4の概略図である。

実施例

0051

本発明による技術手段及びその効果をさらに理解するために、以下に、本発明の好ましい実施例及び図を用いて詳細の説明を行う。

0052

図6を参照する。本発明による共平面型酸化物半導体TFT基板構造は、基板10と、基板10に配置される第一ゲート電極21及び第二ゲート電極22と、第一ゲート電極21及び第二ゲート電極22及び基板10に配置されるゲート絶縁層30と、ゲート絶縁層30に配置されたソース電極41及びドレイン電極42と、ソース電極41及びドレイン電極42の間に間隔を開けて設けられた数本の金属ストリップ電極43と、前記ソース電極41及びドレイン電極42及び金属ストリップ電極43及びゲート絶縁層30に配置された活性層50と、前記活性層50及びソース電極41及びドレイン電極42に配置されたパッシベーション層60と、からなる。

0053

その内、前記活性層50は、本体51と、本体51を連接されるとともにソース電極41及びドレイン電極42の間に配置された数本の短チャネル52とからなり、前記数本の短チャネル52は数本の金属ストリップ電極43によって間を仕切られている。

0054

具体的には、前記ゲート絶縁層30における前記第二ゲート電極22に対応する上方に第一スルーホール31が設けられ、前記ドレイン電極42は第一スルーホール31によって、第二ゲート電極22と連接される。

0055

前記ドレイン電極42には第二スルーホール421が設けられ、前記パッシベーション層60は第二スルーホール421で満たされる。

0056

前記パッシベーション層60における前記ドレイン電極42に対応する上方に、第三スルーホール61を設ける。

0057

好ましくは、前記第一ゲート電極21及び第二ゲート電極22の材料は銅、アルミ、もしくはモリブデンである。

0058

前記ゲート絶縁層30の材料は、酸化シリコンもしくは窒化ケイ素である。

0059

前記ソース電極41、ドレイン電極42及び金属ストリップ電極43の材料は、銅、アルミ、もしくはモリブデンである。

0060

具体的には、前記活性層50の材料は金属酸化物であり、好ましくは、前記金属酸化物はインジウムガリウム亜鉛酸化物(IGZO)である。

0061

好ましくは、前記パッシベーション層60の材料は、窒化ケイ素もしくは酸化シリコンである。

0062

本発明が提供する共平面型酸化物半導体TFT基板構造において、前記活性層50のチャンネルは、間隔を開けて設けられた数本の短チャネル52によって構成され、従来の技術と比べて言うと、従来の長いチャンネル510(図5に図示)を、一つ一つ間隔を開けて設けられた短チャネル52に分解したもの、に相当する。デバイス短チャネル効果に基づき、短チャネル52の幅のサイズを変えることによって、TFTデバイスのゲート電極の電圧(Vth)と、開閉速度(S.S)と、動作電流(Ion)及びリーク電流(Ioff)等の性能パラメーターを調節することができるとともに、TFTデバイスの性能を改善し、黄光もしくはその他の追加のプロセスを増やす必要がなくなる。

0063

図6から図11を参照する。本発明は、共平面型酸化物半導体TFT基板構造の製作方法を提供し、以下の手順からなる。

0064

手順1:図8を参照する。基板10を提供し、基板10に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極21及び第二ゲート電極22を形成させる。

0065

好ましくは、前記第一ゲート電極21及び第二ゲート電極22の材料は、銅、アルミ、もしくはモリブデンである。

0066

手順2:図9に示すように、前記第一ゲート電極21と、第二ゲート電極22と、基板10に、ゲート絶縁層30を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層30における前記第二ゲート電極22に対応する上方に第一スルーホール31を形成させる。

0067

好ましくは、前記ゲート絶縁層の材料は、酸化シリコンもしくは窒化ケイ素である。

0068

手順3:図10に示すように、前記ゲート絶縁層30に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極41及びドレイン電極42と、ソース電極41及びドレイン電極42の間に間隔を開けて設けられた数本本の金属ストリップ電極43とを形成させる。

0069

具体的には、前記ドレイン電極42は第一スルーホール31によって第二ゲート電極22と連接される。

0070

具体的には、前記ドレイン電極42に第二スルーホール421が形成される。

0071

具体的には、前記ソース電極41及びドレイン電極42及び金属ストリップ電極43はフォトエッチングプロセスによって形成される。

0072

好ましくは、前記ソース電極41及びドレイン電極42、及び金属ストリップ電極43の材料は、銅、アルミ、もしくはモリブデンである。

0073

手順4:図11に示すように、前記ソース電極41と、ドレイン電極42と、金属ストリップ電極43と、ゲート絶縁層30とに、酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、活性層50を形成させる。前記活性層50は、本体51と、本体に連接されるとともにソース電極41及びドレイン電極42の間に配置された数本の短チャネル52とからなり、前記数本の短チャネル52は、数本の金属ストリップ電極43によって、間を仕切られている。

0074

具体的には、前記活性層50の材料は金属酸化物であり、好ましくは、前記金属酸化物はインジウム・ガリウム・亜鉛・酸化物(IGZO)である。

0075

本発明は、手順3のフォトエッチングプロセスによって、ソース電極41と、ドレイン電極42と、ソース電極41及びドレイン電極42の間に間隔を開けて設けられた数本の金属ストリップ電極43とを形成させることで、手順4において酸化物半導体層を沈積させる際、ソース電極41及びドレイン電極42の間に数本の短チャネル52を形成させ、前記数本の短チャネル52を数本の金属ストリップ電極43によって間を仕切ることができる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来の技術とは異なる活性層構造を得ることができ、生成された活性層50は、より高い移動度及びより低いリーク電流を備えるため、それによってTFTデバイスの性能が改善される。

0076

手順5:前記活性層50と、ソース電極41と、ドレイン電極42に、パッシベーション層60を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、前記パッシベーション層60における前記ドレイン電極42に対応する上方に、第三スルーホール61を形成させ、それにより、図6に示すような共平面型酸化物半導体TFT基板構造が生成される。

0077

具体的には、前記パッシベーション層60は、前記ドレイン電極42にある第二スルーホール421で填充されている。

0078

好ましくは、前記パッシベーション層60の材料は窒化ケイ素もしくは酸化シリコンである。

0079

本発明による共平面型酸化物半導体TFT基板構造の製作方法は、フォトエッチングプロセスによってソース電極と、ドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体層を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流、それによってTFTデバイスの性能が改善される。

0080

以上をまとめると、本発明は共平面型酸化物半導体TFT基板構造を提供し、その内、活性層は本体と、本体を連接する数本の短チャネルとからなり、前記数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られ、前記活性層はより高い移動度と、より低い漏リーク電流を有し、それによってTFTデバイスの性能を改善する。本発明が提供する共平面型酸化物半導体TFT基板構造の製作方法は、フォトエッチングプロセスによって、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってTFTデバイスの性能が改善される。

0081

以上の内容に関し、本技術分野の一般的な技術者は、本発明の技術案と技術構想に基づいて、各種の相応する改良と修正を行うことができ、これらの改良と修正はいずれも本発明の特許請求の保護範囲と見なす。

0082

(従来技術)
100基板
210 第一ゲート電極
220 第二ゲート電極
300ゲート絶縁層
310 第一スルーホール
410ソース電極
420ドレイン電極
425 第二スルーホール
500活性層
510チャンネル
520 本体
600パッシベーション層
610 第三スルーホール
(本発明)
10 基板
21 第一ゲート電極
22 第二ゲート電極
30 ゲート絶縁層
31 第一スルーホール
41 ソース電極
42 ドレイン電極
43金属ストリップ電極
50 活性層
51 本体
52 チャンネル
60 パッシベーション層
61 第三スルーホール
421 第二スルーホール

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