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技術 最小限のパッケージングの複雑性で異なる外部メモリタイプをサポートするための共通のダイ

出願人 クゥアルコム・インコーポレイテッド
発明者 デサイ、クナル・ムケシュグプタ、ピユシュヤン、バーニー・ジョードラオ、ウメシュ・マドゥスダン
出願日 2016年1月7日 (5年5ヶ月経過) 出願番号 2017-537486
公開日 2018年3月29日 (3年2ヶ月経過) 公開番号 2018-508871
状態 特許登録済
技術分野 記憶装置の構造、電源 メモリシステム 静的メモリのアクセス制御
主要キーワード CA線 制御回路要素 ベースパッケージ モバイルデバイスアプリケーション 論理レイアウト 外部パッケージ DDR信号 価格ポイント
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図面 (13)

課題・解決手段

制御およびアドレス(CA)信号ならびにデータ(DQ)信号を伝えるように構成される論理要素と、論理要素と伝える第1の汎用物理インタフェース(PHY)および第2の汎用PHYと、を含む構成可能なダイ、ここにおいて、第1の汎用PHYおよび第2の汎用PHYの各々は、CA PHYとしておよびDQ PHYとして構成可能であり、論理要素は、CA信号およびDQ信号を、第1のおよび第2の汎用PHYのうちの異なるものに伝えるように構成可能である。

概要

背景

[0002]シンクロナスダイナミックランダムアクセスメモリ(SDRAM)は、スマートフォンおよびタブレットコンピュータのようなモバイル通信およびコンピューティングデバイスにおいて使用されるメモリ一種である。いくつかの実施形態では、ダブルデータレートSDRAM(DDR SDRAMまたはDDR)は、メモリのタイプ、およびメモリと通信するための関連するインタフェースを指す。さらに、低電力DDR(LPDDRまたは単にLP)、時にモバイルDDRと称される、は、モバイルデバイスターゲットアプリケーションとして、電力消費を削減するように設計されたDDRの一種である。様々なデータ速度および電力の要件に対応するいくつかのバージョンのLPDDRが存在する。例えば、LPDDR3(また時にLP3と表示される)およびLPDDR4(また時にLP4と表示される)は、2つの最近のバージョンのLPDDRである。LPDDR4は、増加されたコストおよび/または複雑性という犠牲を払って、LPDDR3に比べてより高速で通信し、かつより少ない電力を消費するように設計されている。

[0003]スマートフォンのような現代のモバイルデバイスにおけるトレンドは、電力を節約する一方で同時にますます高まったメモリ転送レートにメモリ設計の焦点を合わせている。システムオンチップ(SoC)はしばしば、電力を節約するおよび/またはスペース要件を最小化するために、モバイルデバイスで使用される。SoCは、単一の基板上に埋め込まれた、モデムおよびアプリケーションプロセッサコアのような複数の機能ブロックを指し、それは、モバイルデバイスが複雑で電力集約的なアプリケーションを実行することを可能にする。単一の基板は時に、ダイと称され、よって複数の機能ブロックは通常単一のダイ上に実装される。

[0004] いくつかの事例では、パッケージオンパッケージ(PoP:package-on-package)は、2つ以上のパッケージが互いの上に積み重ねられ、それらの間で信号を伝える(pass)ためのインタフェースを有するパッケージング構成を指すことができる。JEDEC(The Joint Device Engineering Council)は、LPDDR3SDRAMメモリとインタフェースするための1つまたは複数のPoPフットプリント(footprint)を標準化している。JEDECには、LPDDR4 SDRAMメモリとインタフェースするためのPoPフットプリントに関する少なくとも1つの提案がある。LPDDR3およびLPDDR4における相違は、対応するフットプリントが著しく異なるという結果をもたらす。

[0005]モバイルデバイスアプリケーションは、より多くのより速いメモリを要求し、よって傾向は、LPDDR4のようなより速いメモリのためにラウティングおよびパッケージングを最適化することに、SoC、そして対応するダイの設計の焦点を当てることとなる。しかしながら、低または中位階層(low or mid-tier)のスマートフォンに焦点を当てるマーケットのような、価格に敏感なマーケットにおいては、複数のモバイルデバイスを異なる価格ポイントにおいて提供するために、価格およびパフォーマンストレードオフするための柔軟性を、ベンダーに提供することが望ましい可能性がある。複数のオプションのうちの1つは、より低コストのメモリ代替案として、LPDDR4とは対照的に、LPDDR3を提供することであり得る。しかしながら、SoCダイが一旦LPDDR4パッケージングのために最適化されると、LPDDR3のためにラウティングおよびパッケージングを改造することは、あまりにもコストがかかり過ぎる可能性がある。したがって、異なるメモリアーキテクチャに柔軟に対応するSoCダイに対するニーズがある。

概要

制御およびアドレス(CA)信号ならびにデータ(DQ)信号を伝えるように構成される論理要素と、論理要素と伝える第1の汎用物理インタフェース(PHY)および第2の汎用PHYと、を含む構成可能なダイ、ここにおいて、第1の汎用PHYおよび第2の汎用PHYの各々は、CA PHYとしておよびDQ PHYとして構成可能であり、論理要素は、CA信号およびDQ信号を、第1のおよび第2の汎用PHYのうちの異なるものに伝えるように構成可能である。

目的

しかしながら、低または中位階層(low or mid-tier)のスマートフォンに焦点を当てるマーケットのような、価格に敏感なマーケットにおいては、複数のモバイルデバイスを異なる価格ポイントにおいて提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

構成可能なダイであって、制御およびアドレス(CA)信号ならびにデータ(DQ)信号を伝えるように構成される論理要素と、前記論理要素と通信する第1の汎用物理インタフェース(PHY)および第2の汎用PHY、ここにおいて、前記第1の汎用PHYおよび前記第2の汎用PHYの各々は、CAPHYとしておよびDQPHYとして構成可能であり、前記論理要素は、前記CA信号および前記DQ信号を、前記第1のおよび第2の汎用PHYのうちの異なるものに伝えるように構成可能である、と、を備える、構成可能なダイ。

請求項2

前記論理要素はさらに、第1の値または第2の値のいずれかである値を伝達する信号を受け取ることと、前記値が前記第1の値である場合、前記CA信号を、前記第1の汎用PHYに伝え、および、前記DQ信号を、前記第2の汎用PHYに伝えることと、前記値が前記第2の値である場合、前記CA信号を、前記第2の汎用PHYに伝え、および、前記DQ信号を、前記第1の汎用PHYに伝えることと、を行うように構成される、請求項1に記載の構成可能なダイ。

請求項3

前記第1の値は、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ3(LPDDR3)であるメモリのタイプに対応し、前記第2の値は、LPDDR4であるメモリのタイプに対応する、請求項2に記載の構成可能なダイ。

請求項4

DQPHYとして構成された第1の複数の汎用PHYおよび第2の複数の汎用PHY、ここにおいて、前記第1の複数のPHYはさらに、第1のチャネルに従って、DQ信号を受け取るように構成され、前記第2の複数のPHYはさらに、第2のチャネルに従って、DQ信号を受け取るように構成される、と、適合クロック信号を前記第1の複数のPHYおよび前記第2の複数のPHYの各々に提供するように構成されるクロックコントローラ(CC)と、をさらに備える、請求項1に記載の構成可能なダイ。

請求項5

前記構成可能なダイはさらに、前記論理要素に結合されかつ前記CA信号および前記DQ信号を生成するように構成されるメモリコントローラを備える、請求項1に記載の構成可能なダイ。

請求項6

前記メモリコントローラに結合されたモデムをさらに備える、請求項5に記載の構成可能なダイ。

請求項7

前記第1の汎用PHYは、LPDDR4タイプのメモリをサポートするために、第2のDQ信号を生成するためのDQPHYとして構成される、請求項3に記載の構成可能なダイ。

請求項8

前記論理要素は、前記CA信号および前記DQ信号を受け取り、かつ、前記第1の汎用PHYに送るために前記CA信号および前記DQ信号から選択するように構成されるマルチプレクサを備え、前記選択は制御信号入力に基づく、請求項1に記載の構成可能なダイ。

請求項9

装置であって、第1のタイプのメモリまたは第2のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、制御およびアドレス(CA)PHYとしておよびデータ(DQ)PHYとして構成可能な汎用物理インタフェース(PHY)と、前記入力に応じて、CA信号およびDQ信号を前記汎用PHYに伝えるための手段と、を備える、前記第1のタイプのメモリおよび前記第2のタイプのメモリを選択的にサポートするためのシステムオンチップ(SoC)を備える、装置。

請求項10

前記SoCはさらに、前記CA信号および前記DQ信号を提供するように構成されるメモリコントローラを備える、請求項9に記載の装置。

請求項11

前記SoCは、前記第1のタイプのメモリをサポートするように構成され、前記汎用PHYは、CAPHYとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用PHYにCA信号のみを伝えるように構成される、請求項9に記載の装置。

請求項12

前記SoCは、前記第2のタイプのメモリをサポートするように構成され、前記汎用PHYは、DQPHYとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用PHYにDQ信号のみを伝えるように構成される、請求項9に記載の装置。

請求項13

伝えるための前記手段および前記第1のPHYを収容するように構成される第1のパッケージと、メモリを備え、かつパッケージオンパッケージ(PoP)構成において、またはサイドバイサイドパッケージ構成において、前記第1のパッケージに結合される、第2のパッケージと、をさらに備える、請求項9に記載の装置。

請求項14

伝えるための前記手段は、CA信号およびDQ信号を受け取り、かつ、前記汎用PHYに送るために前記CA信号および前記DQ信号から選択するように構成され、前記選択は制御信号入力に基づく、請求項9に記載の装置。

請求項15

前記第1のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ3(LPDDR3)であり、前記第2のタイプのメモリは、LPDDR4である、請求項9に記載の装置。

請求項16

第1の複数の汎用PHYおよび第2の複数の汎用PHYと、適合クロック信号を前記第1の複数のPHYおよび前記第2の複数のPHYの各々に提供するように構成されるクロックコントローラ(CC)と、をさらに備え、前記SoCは、LPDDR4をサポートするように構成され、前記第1の複数の汎用PHYおよび前記第2の複数の汎用PHYは、DQPHYとして構成され、前記第1の複数のPHYはさらに、LPDDR4に関して、第1のチャネルに従って、DQ信号を受け取るように構成され、前記第2の複数のPHYはさらに、LPDDR4に関して、第2のチャネルに従って、DQ信号を受け取るように構成される、請求項15に記載の装置。

請求項17

パッケージオンパッケージ(PoP)装置であって、第1のタイプのメモリおよび第2のタイプのメモリのうちの1つを選択的にサポートするように構成されるメモリ回路要素を備える第1のパッケージ、ここにおいて、前記メモリ回路要素は、複数の物理インタフェース(PHY)、ここにおいて、前記複数のインタフェースの各々は、制御およびアドレス(CA)PHYとしておよびデータ(DQ)PHYとして選択的に構成可能である、と、論理要素であって、CA信号を、前記複数のPHYにおける、CAPHYとして構成されるPHYに伝えることと、DQ信号を、前記複数のPHYにおける、DQPHYとして構成されるPHYに、およびDQPHYとして構成されるPHYから、伝えることと、を行うように構成される論理要素と、を備える、と、前記第1のタイプのメモリまたは前記第2のタイプのメモリを備える第2のパッケージ、ここにおいて、前記第2のパッケージは、PoP構成において、前記第1のパッケージに結合される、と、を備える、PoP装置。

請求項18

第1の構成において、前記第1のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ3(LPDDR3)であり、前記第2のパッケージは、LPDDR3メモリを備え、前記複数のPHYは、LPDDR3と互換性がある第1の配列のCAおよびDQPHYで構成される、請求項17に記載のPoP装置。

請求項19

第2の構成において、前記第2のタイプのメモリは、LPDDR4であり、前記第2のパッケージは、LPDDR4メモリを備え、前記複数のインタフェースは、LPDDR4と互換性がある第2の配列のCAおよびDQPHYで構成される、請求項18に記載のPoP装置。

請求項20

前記DQ信号および前記CA信号は、第1のLPDDR3チャネルに関する信号および第2のLPDDR3チャネルに関する信号を備え、前記PoP装置はさらに、各PHYへの、および各チャネルに関する、適合クロック信号を提供するように構成されるクロックコントローラ(CC)を備える、請求項18に記載のPoP装置。

請求項21

前記メモリ回路要素に結合され、前記CA信号および前記DQ信号を生成するように構成されるメモリコントローラをさらに備える、請求項17に記載のPoP装置。

請求項22

前記メモリコントローラに結合されたモデムをさらに備える、請求項21に記載のPoP装置。

請求項23

前記論理要素は、複数のマルチプレクサを備え、それらの各々は、前記メモリコントローラによって生成される少なくとも2つの信号から、対応するPHYに関する前記信号のうちの1つを選択するように、選択し、前記選択は、サポートされるメモリの前記タイプに対応する、請求項21に記載のPoP装置。

請求項24

第2のパッケージは、インターポーザの使用なしに、前記第1のパッケージに結合される、請求項19に記載のPoP装置。

請求項25

単一のダイを使用して異なるメモリタイプをサポートするための方法であって、メモリタイプインジケーションを受け取ることと、前記メモリタイプインジケーションに基づいて、制御およびアドレス(CA)信号を、第1の汎用物理インタフェース(PHY)に伝えることと、前記メモリタイプインジケーションに基づいて、データ(DQ)信号を、第2の汎用PHYに伝えることと、を備える、方法。

請求項26

前記第1の汎用PHYは、CAPHYまたはDQPHYとして構成可能であり、前記第2の汎用PHYは、CAPHYまたはDQPHYとして構成可能である、請求項25に記載の方法。

請求項27

前記メモリタイプインジケーションに基づいて、前記第1の汎用PHYをCAPHYとして構成することと、前記メモリタイプインジケーションに基づいて、前記第2の汎用PHYをDQPHYとして構成することと、をさらに備える、請求項26に記載の方法。

請求項28

前記メモリタイプインジケーションは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ3(LPDDR3)またはLPDDR4を示す、請求項25に記載の方法。

請求項29

前記メモリタイプインジケーションに基づいて、第2のDQ信号を、前記第2の汎用PHYからメモリコントローラに伝えることをさらに備える、請求項25に記載の方法。

請求項30

前記第1の汎用PHYおよび前記第2の汎用PHYをクロックするために、適合クロック信号を生成することをさらに備え、前記CA信号および前記DQ信号は、LPDDR4メモリに関して、異なるチャネルに対応する、請求項28に記載の方法。

技術分野

0001

[0001] 本出願は、メモリデバイスへのチップの接続に関し、より具体的には、異なる外部メモリタイプに、ダイをシンプルパッケージングかつ低コストで接続することに対応するための、共通のダイ上でのチップの接続に関する。

背景技術

0002

[0002]シンクロナスダイナミックランダムアクセスメモリ(SDRAM)は、スマートフォンおよびタブレットコンピュータのようなモバイル通信およびコンピューティングデバイスにおいて使用されるメモリ一種である。いくつかの実施形態では、ダブルデータレートSDRAM(DDR SDRAMまたはDDR)は、メモリのタイプ、およびメモリと通信するための関連するインタフェースを指す。さらに、低電力DDR(LPDDRまたは単にLP)、時にモバイルDDRと称される、は、モバイルデバイスターゲットアプリケーションとして、電力消費を削減するように設計されたDDRの一種である。様々なデータ速度および電力の要件に対応するいくつかのバージョンのLPDDRが存在する。例えば、LPDDR3(また時にLP3と表示される)およびLPDDR4(また時にLP4と表示される)は、2つの最近のバージョンのLPDDRである。LPDDR4は、増加されたコストおよび/または複雑性という犠牲を払って、LPDDR3に比べてより高速で通信し、かつより少ない電力を消費するように設計されている。

0003

[0003]スマートフォンのような現代のモバイルデバイスにおけるトレンドは、電力を節約する一方で同時にますます高まったメモリ転送レートにメモリ設計の焦点を合わせている。システムオンチップ(SoC)はしばしば、電力を節約するおよび/またはスペース要件を最小化するために、モバイルデバイスで使用される。SoCは、単一の基板上に埋め込まれた、モデムおよびアプリケーションプロセッサコアのような複数の機能ブロックを指し、それは、モバイルデバイスが複雑で電力集約的なアプリケーションを実行することを可能にする。単一の基板は時に、ダイと称され、よって複数の機能ブロックは通常単一のダイ上に実装される。

0004

[0004] いくつかの事例では、パッケージオンパッケージ(PoP:package-on-package)は、2つ以上のパッケージが互いの上に積み重ねられ、それらの間で信号を伝える(pass)ためのインタフェースを有するパッケージング構成を指すことができる。JEDEC(The Joint Device Engineering Council)は、LPDDR3SDRAMメモリとインタフェースするための1つまたは複数のPoPフットプリント(footprint)を標準化している。JEDECには、LPDDR4 SDRAMメモリとインタフェースするためのPoPフットプリントに関する少なくとも1つの提案がある。LPDDR3およびLPDDR4における相違は、対応するフットプリントが著しく異なるという結果をもたらす。

0005

[0005]モバイルデバイスアプリケーションは、より多くのより速いメモリを要求し、よって傾向は、LPDDR4のようなより速いメモリのためにラウティングおよびパッケージングを最適化することに、SoC、そして対応するダイの設計の焦点を当てることとなる。しかしながら、低または中位階層(low or mid-tier)のスマートフォンに焦点を当てるマーケットのような、価格に敏感なマーケットにおいては、複数のモバイルデバイスを異なる価格ポイントにおいて提供するために、価格およびパフォーマンストレードオフするための柔軟性を、ベンダーに提供することが望ましい可能性がある。複数のオプションのうちの1つは、より低コストのメモリ代替案として、LPDDR4とは対照的に、LPDDR3を提供することであり得る。しかしながら、SoCダイが一旦LPDDR4パッケージングのために最適化されると、LPDDR3のためにラウティングおよびパッケージングを改造することは、あまりにもコストがかかり過ぎる可能性がある。したがって、異なるメモリアーキテクチャに柔軟に対応するSoCダイに対するニーズがある。

0006

[0006] 最小限のパッケージングの複雑性で異なるメモリタイプサポートするダイが開示される。一実施形態では、異なるメモリタイプに共通のダイが、パッケージ間のシンプルな相互接続を用いたPoP構成において、2つのメモリタイプの各々を、それら2つのメモリタイプのどちらが使用されるかに関わらず、サポートするように構成可能である。例えば、1つのサポートされるメモリタイプは、LPDDR3であり、もう1つのサポートされるメモリタイプは、LPDDR4である。

0007

[0007] 一実施形態では、制御およびアドレス(CA)信号ならびにデータ(DQ)信号を伝えるように構成される論理要素と、論理要素と伝える第1の汎用物理インタフェース(PHY)および第2の汎用PHYとを含む、構成可能なダイが、開示される。第1の汎用PHYおよび第2の汎用PHYの各々は、CA PHYとしておよびDQ PHYとして構成可能であり、論理要素は、CA信号およびDQ信号を、第1のおよび第2の汎用PHYのうちの異なるものに伝えるように構成可能である。

0008

[0008] 別の実施形態では、第1のタイプのメモリまたは第2のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、CA PHYとしておよびDQPHYとして構成可能な汎用PHYを含む、第1のタイプのメモリおよび第2のタイプのメモリを選択的にサポートするためのSoCを含む装置が、開示される。この装置はまた、入力に応じて、CA信号およびDQ信号を汎用PHYに伝えるための手段を含む。

0009

[0009] さらに別の実施形態では、第1のタイプのメモリおよび第2のタイプのメモリのうちの1つを選択的にサポートするように構成されるメモリ回路要素を備える第1のパッケージを含むPoP装置が、開示される。このメモリ回路要素は、複数のPHYを含み、複数のインタフェースの各々は、CA PHYとしておよびDQPHYとして構成可能である。このメモリ回路要素はまた、CA信号を、複数のPHYにおける、CA PHYとして構成されるPHYに伝え、および、DQ信号を、複数のPHYにおける、DQ PHYとして構成されるPHYに、およびDQ PHYとして構成されるPHYから、伝えるように構成される論理要素を含む。このPoP装置はまた、第1のタイプのメモリまたは第2のタイプのメモリを含む第2のパッケージを含む。第2のパッケージは、PoP構成において、第1のパッケージに結合される。

0010

[0010] さらに別の実施形態では、単一のダイを使用して異なるメモリタイプをサポートするための方法が、開示される。この方法は、メモリタイプインジケーション(memory type indication)を受け取ること、およびメモリタイプインジケーションに基づいて、CA信号を第1の汎用PHYに伝えることを含む。この方法はまた、メモリタイプインジケーションに基づいて、DQ信号を第2の汎用PHYに伝えることを含む。

図面の簡単な説明

0011

[0011]図1は、本開示の実施形態による、例示的なSoCダイおよび対応するアーキテクチャを例示する構造図である。
[0012]図2は、本開示の実施形態による、LPDDR3PoPフットプリントを例示する。
[0013]図3は、本開示の実施形態による、LPDDR4PoPフットプリントを例示する。
[0014]図4は、本開示の実施形態による、LPDDR4に最適化されたダイとLPDDR3PoPフットプリントとの間のルーティングを例示する。
[0015]図5は、本開示の実施形態による、LPDDR3およびLPDDR4の両方に共通のダイを例示する。
[0016]図6は、本開示の実施形態による、DDR信号論理を例示する。
[0017]図7は、本開示の実施形態による、DDR信号論理の一部を例示する。
[0018]図8Aは、本開示の実施形態による、LPDDR3PoPのために構成された共通のダイとLPDDR3フットプリントとの間の接続を例示する。
図8Bは、本開示の実施形態による、LPDDR4PoPのために構成された共通のダイとLPDDR4フットプリントとの間の接続を例示する。
[0019]図9は、本開示の実施形態による、共通のダイを用いたPoPの透視図である。
[0020]図10は、本開示の実施形態による、単一のクロックコントローラを含む、LPDDR3およびLPDDR4の両方に共通するダイを例示する。
[0021]図11は、本開示の実施形態による、共通のダイを使用する例示的な方法のフローチャートを例示する。

詳細な説明

0012

[0022] 比較的シンプルかつ低コストであるPoP構成を使用して、複数のタイプのメモリをサポートする構成可能なダイの実施形態が、ここに開示される。1つのアプリケーションでは、構成可能なダイは、低〜中位の階層のスマートフォンのためのより安価なメモリタイプか、または高位階層(high-tier)のスマートフォンのためのより高価なメモリタイプか、なおそれはより安価なメモリタイプに比べてより速いおよび/またはより大きな容量を有する、のいずれを使用するかについての選択肢を、スマートフォンベンダーおよび製造業者に提供する。メモリのタイプに関わらず、パッケージのラウティングのための追加的なレイヤ(layer)、またはインターポーザ(interposer)のような他のより高価な技法を導入することなく、両方のメモリタイプのために同じダイが使用されることができる。さらに、メモリダイまたはメモリパッケージの変更は必要でない。構成可能なダイによってサポートされるメモリのタイプは、例として、LPDDR3メモリおよびLPDDR4メモリを含む。

0013

[0023] 構成可能なダイは、そのような柔軟性を可能にするいくつかの特徴を用い得る。例示的な実施形態は、以下の特徴のうちの1つまたは複数を含み得る。第1に、CA PHYまたはDQPHYとして構成可能であり、かつダイによってサポートされるPoPメモリフットプリントに従って構成されることができる汎用PHYが、用いられ得る。第2に、ダイによってサポートされるPoPメモリフットプリントに従って、適したPHYに、および適したPHYから、CAおよびDQ信号をルーティングするための柔軟な信号論理要素が、用いられ得る。第3に、ダイによってサポートされるPoPメモリフットプリントに従って、異なるタイプの信号を処理するための柔軟性を任意のPHYに提供するために、ダイ上のすべてのPHYに適合クロック信号(matching clock signals)を提供するクロックコントローラが、用いられ得る。メモリコントローラは、サポートされる異なるタイプのメモリに関して適したタイミング関係でCAエンコーディング(CA encodings)を作り出すことができる。

0014

[0024]図1は、例示的なシステムオンチップ(SoC)100ダイおよび対応するアーキテクチャを例示する構造図である。一実施形態では、SoCダイ100は、スマートフォン、タブレットコンピュータまたは他のモバイルワイヤレスデバイスで使用される。SoCダイ100は、図1に示されるように、マルチコアプロセッサ110(時に中央処理装置またはCPUと称される)、グラフィックスプロセッサ120、モデム130、およびメモリ回路要素140を含む、いくつかの機能ブロックを含む。図1は、上記機能に関するエリア110−140の各々を、分離した別々のエリアとして示すSoCダイ100の論理レイアウトであるが、実際の物理レイアウトは、例えば、1つの機能ブロックの回路要素が別の機能ブロックの回路要素の間に散在しているような、より複雑な状態であり得る。一実施形態では、モデムは、ロングタームエボリューションLTE登録商標))のような、いくつかの既知ワイヤレス技術または規格の任意のものに関するベースバンド処理を実行する。プロセッサ110−130は、それらの機能ブロックに当てられたSoCダイ100のエリアを指す。これらのエリアの各々には、指定された機能に関する回路要素がある。メモリ回路要素140は、外部メモリにインタフェースするためのインタフェース回路およびメモリコントローラに当てられたSoCダイ100のエリアを指し得る。外部メモリは、例えば、メモリ回路要素140に接続するためのインタフェースと共にパッケージに収容され得る。メモリ回路要素140は、DDR SDRAM、DRAM、またはフラッシュメモリのような、任意のタイプのメモリとインタフェースするように構成されることができる。例示のために、本開示は、LPDDR3およびLPDDR4のようなDDR SDRAMに焦点を当てる。マルチコアプロセッサ110、グラフィックスプロセッサ120、およびモデム130のうちの少なくとも1つは、メモリ回路要素140と通信する。様々なコンポーネントは、バスのような、任意の形態の既知の接続を介して通信し得る。

0015

[0025] いくつかの実施形態では、「PoPフットプリント」(または略して「フットプリント」)は、DDRSDRAMメモリパッケージ上の電気的な接続の位置を指す。一実施形態では、PoPフットプリントは、対応するSoCパッケージに接続するDDR SDRAMメモリパッケージ上の位置を規定し、それは、SoCダイ100を含む。メモリ回路要素140は、LPDDR3またはLPDDR4に関するフットプリントのような、様々なDDRフットプリントに対応するように設計されることができる。LPDDR3およびLPDDR4における相違は、対応するフットプリントが物理的に異なるという結果をもたらす。図2は、例示的なLPDDR3PoPフットプリント200を例示し、および図3は、例示的なLPDDR4PoPフットプリント300を例示する。表記x−DQは、データに関するチャネルx(0または1)を示し、およびy−CAは、コマンドおよびアドレス情報に関するチャネルy(0または1)を示す。「CA」および「DQ」とラベル付けされたブロックは、CAおよびDQ信号に対応する固定されたDDR物理層回路(PHY)である。様々な形態のDDRメモリに関するCAおよびDQ信号が、当業者に周知である。

0016

[0026]図2および図3におけるフットプリントの各々は、例示的な64ビットメモリインタフェースを例示する。図2および図3におけるフットプリントの各々は、様々なJEDECの提案または規格に対応する。図2に関して、一実施形態では、LPDDR3PoPフットプリント200における各DQPHYは、特定のバイト(すなわち8ビット)を指す。8つのDQバイトがあり、64ビットのメモリインタフェース(もともとのLPDDR3のための32ビットの2つのチャネル)をもたらす。同様に、LPDDR4に関して、一実施形態では、LPDDR4PoPフットプリント300における各DQ PHYは、特定のバイトを指し、64ビットのメモリインタフェース(もともとのLPDDR4のための各々16ビットの4つのチャネル)をもたらす。LPDDR3に関するチャネルごとの各CAインタフェースは、10ビットに対応し、一方でLPDDR4に関するチャネルごとのCAインタフェースは、6ビットである。一実施形態では、汎用CA PHYは、6ビットをサポートする。一般に、LPDDR4の場合は、16ビットのDQごとに1つのCAインタフェースが必要とされるが、それに対してLPDDR3では、1つのCAインタフェースが32ビットのDQを処理することができる。したがって、LPDDR3およびLPDDR4の両方に関しては、2つのCA PHYが32ビットのチャネルごとに使用される。一実施形態では、LPDDR4PoPフットプリントは、もともとは4x16であるが、ダイ上ではフットプリントは(2つのx16を単一のx32と考えて)2x32として実装される。

0017

[0027] 前に説明したように、いくつかの低〜中位階層のスマートフォンアプリケーションでは、例として、所望の価格ポイントおよび特徴セットに応じて、LPDDR3およびLPDDR4から選択するための柔軟性をベンダーに提供することが望ましい。ダイがLPDDR4PoPのために最適化され、かつLPDDR3PoPを用いて作動することも想定される場合、1つの結果として、図4に例示されるように、潜在的に長い縦横に通るルートが必要とされることになる。図4は、信号のラウティングのための課題を例示するために、LPDDR4PoPに最適化されたダイ410とLPDDR3PoPフットプリントとの間の相互接続を例示する。インターポーザ、または、ベースパッケージに追加されるレイヤのような他の追加的なレイヤが、ラウティングを管理するために使用され得、それは望ましくないコストおよびシグナルインテグリティリスクを追加し得る。いくつかの実施形態では、PHYは、クロックリカバリおよび入力/出力(I/O)パッドを含む回路要素を含む、ダイのエリアを指し、それは、ダイとDDRSDRAMメモリとの間のインタフェースを提供する。一実施形態では、LPDDR4ダイ410は、SoCダイ100に対応し、特に、メモリ回路要素140の一部のレイアウトを示す。

0018

[0028]図5は、LPDDR3およびLPDDR4の両方に共通のダイ500の実施形態を例示する。共通のダイ500は、上で説明された問題の多くを克服する。共通のダイ500は、図5に示されるように、メモリコントローラ510、DDR信号論理520、およびDDR PHY A 531〜L 542を含む。いくつかの実施形態では、メモリコントローラ510は、BIMC(bus integrated memory controller)である。PHY A 531〜L 542のうちの1つまたは複数は、LPDDR3が使用されるかまたはLPDDR4が使用されるかに応じて、CA PHYまたはDQPHYのいずれかとして構成されることができる汎用または共通のPHYである。DQ PHYは、DQ PHYがメモリへ書き込まれるおよびメモリから読み出される両方のデータを提供するという意味で、双方向(bidirectional)である。一方、CA PHYは、メモリへ制御およびアドレス情報を送るために、しかし通常CA PHYを介してメモリからは何も受け取られないように、典型的には、一方向(unidirectional)である。共通のダイ500を使用することにおける1つのトレードオフは、DQ PHYまたはCA PHYとして構成されることができる汎用PHYであるいずれのPHYも、DQ PHYまたはCA PHYとして限定的に設計されたPHYよりも、エリアが若干広い可能性があることである。LPDDR3またはLPDDR4を選ぶことができるという柔軟性を提供する利点に加えて、汎用PHYに関する若干より広いエリアは、LPDDR3およびLPDDR4の両方に共通のダイに関してラウティングコストおよび複雑性が減らされるという利点を提供する。

0019

[0029]図6は、DDR信号論理520の実施形態を例示する。DDR信号論理520の入力および出力が例示される。DDR信号論理520の1つの機能は、メモリコントローラ510とDDR SDRAMとの間で信号をルーティングすることである。DDR信号論理520は、2つの値のうちの1つを伝達する制御信号受け取り、それらの各々は、LPDDR3またはLPDDR4のようなメモリタイプに対応する。一実施形態では、制御信号は、メモリコントローラ510または別の処理装置から受け取られる。制御信号の値は、1つまたは複数の制御およびステータスレジスタ(CSR:control and status register)から決定され得る。少なくとも1つのCSRは、DDR信号論理520を適切に設定するために、LPDDR3またはLPDDR4に対応する値でプログラムされ得る。

0020

[0030] 表1は、一実施形態による、ダイ500についてのLPDDR4およびLPDDR3メモリの例示的なアラインメントに関する、LP PHYについてのチャネル/PHYマッピング表(a channel/PHY mappingtable)である。いくつかの実施形態では、DDR信号論理520は、表1を実行する論理回路または要素である。表記x−DQ[n]は、DQ信号に関するチャネルx(0または1)およびバイト番号n(0、1、2、または3)を示し、表記y−CA[z]は、CA信号に関するチャネルy(0または1)およびビットグループ番号z(0または1)を示す。前に説明したように、各CA信号は、LPDDR3に関しては5ビット、そしてLPDDR4に関しては6ビットを表す。

0021

[0031] 少なくとも1つの実施形態では、DDR信号論理520は、信号を、LPDDR3が使用されるかまたはLPDDR4が使用されるかに基づいて、適したPHYに、および適したPHYから、ルーティングまたは伝える。例えば、2つの値のうちの1つを伝達する制御信号が受け取られ得る。DDR信号論理520は、2つの値のうちのどちらが伝達されるかを決定するように構成される。値が第1の値であると決定される場合、DDR信号論理520は、LPDDR4構成に関する表1における表項目を実行する。そうでなければ、値が第2の値であると決定される場合、DDR信号論理520は、LPDDR3構成に関する表1における表項目を実行する。

0022

[0032] さらに、共通のダイ500の様々なPHYは、LPDDR3が使用されるかまたはLPDDR4が使用されるかに基づいて構成される。PHYのうちのいくつかは、使用される各DDRバージョンに関して同じタイプのPHYとして構成される。例えば、表1によると、PHY A 531は、DDRバージョンのどのバージョンが使用されるかに関わらず、(異なるチャネルに関してではあるが)DQPHYとして構成される。他のPHYは、使用される各DDRバージョンに関して異なるタイプのPHYとして構成される。例えば、表1によると、PHY K 541は、LPDDR4メモリが使用される場合にはCA PHYとして構成され、LPDDR3メモリが使用される場合にはDQ PHYとして構成される。

0023

[0033]DQ線に関する信号は、図6において双方向として示される。DQPHYに関しては、データは、読み出し動作の場合には、DDR信号論理520からメモリコントローラ510に提供され、データは、書き込み動作の場合には、メモリコントローラ510からDDR信号論理520に提供される。DQ信号は、双方向として示されるが、いくつかの実施形態では、書き込みデータおよび読み出しデータのために別々の経路が存在する。

0024

[0034]CA線に関する信号は、図6において一方向として示される。CA PHYに関しては、データは、1つの方向においてのみ、つまりメモリコントローラ510からDDR信号論理520へ、そして最終的にはDDR SDRAMへ、提供される。あるチャネルに関するCA信号は、そのチャネルに関する対応するDQバイトに関して制御および/またはアドレス情報を提供する。共通のダイ500は、サポートされているメモリタイプ(例えば、LPDDR3またはLPDDR4)に基づいて構成可能であるので、共通のダイ500はまた、構成可能なダイとも称され得る。

0025

[0035] 表1を実行するためのDDR信号論理520を実施する非常に多くの方法が存在する。メモリコントローラ510からDDR PHYへの伝送に関する1つの実施形態において、LPDDR3が使用されるかまたはLPDDR4が使用されるかに応じて、メモリコントローラ510からの2つの信号のうちの1つから選択する12個のマルチプレクサ(各々が複数のビットを処理し得る)が使用されることができる。図7は、2つのそのようなマルチプレクサ610を例示する。共通のダイの上でのPHY B 532への伝送の場合、マルチプレクサ610は入力として0−CA[0]および1−DQ[2]を有し、(図においてLPDDR3/4モードとして示される)制御信号に従って、LPDDR4が使用される場合0−CA[0]を、そしてLPDDR3が使用される場合1−DQ[2]を、選択する。また、PHY B 532は、使用されるLPDDRのバージョンに応じて、CA PHYまたはDQ PHYとして適切に事前構成される。同様に、PHY I 539は、使用されるLPDDRのバージョンに応じて、適切に事前構成される。

0026

[0036]DDR PHYからメモリコントローラにおいて信号を受け取ることは、同様に、つまり、DDR PHYからの2つの入力とメモリコントローラ510への1つの出力を有するマルチプレクサを使用して、構成されることができる。各DDR PHYは汎用であるので、各DDR PHYは、リターン信号を有する。いくつかの実施形態では、DQPHYとして構成されるPHYからのリターン信号のみが、使用される。マルチプレクサ620は、入力としてPHY B 532およびPHY I 539からのリターン信号を有し、DQ PHYとして構成されるPHYに対応するリターン信号を選択する。この例では、リターン信号は、1−DQ[2]メモリ読み出し信号である。

0027

[0037]図8Aは、図2に前に例示された、LPDDR3フットプリント200とLPDDR3PoPのために構成された共通のダイ500との間の接続を例示する。PHY531−542の構成が例示され、そして表1に従う。例示し易いように、バイト番号およびチャネル番号は、PHY531−542についての表記から省略されている。矢印の各々は、共通のダイ500上のPHYのI/Oピンと、メモリパッケージ(PoP)フットプリントに位置が適合するSoCパッケージ上の対応するパッケージボール位置と、の間の論理接続を表す。共通のダイ500は、ダイ500とLPDDR3メモリとの間のシンプルなPoP相互接続を可能にする。例えば、図8Aによって例示される接続は、図4におけるLPDDR4に関して最適化されたダイによって例示される接続よりもシンプルである。

0028

[0038]図8Bは、図3において前に例示された、LPDDR4フットプリント300とLPDDR4PoPのために構成された共通のダイ500との間の接続を例示する。PHY531−542の構成が例示され、そして表1に従う。図8Aにおけるように、例示し易いように、バイト番号およびチャネル番号は、PHY531−542に関する表記から削除されている。共通のダイ500は、図8Bに実際に示されるように、LPDDR4に関するシンプルな接続をもたらす。したがって、共通のダイ500は、LPDDR3およびLPDDR4の両方に関するシンプルな接続に対応する。共通のダイ500は、LPDDR3またはLPDDR4のいずれについてのPoPにおいても、インターポーザまたは他の複雑なラウティング(ベースパッケージにおける追加的なレイヤのような)についてのいかなる必要性も除去する。

0029

[0039]図8Aおよび図8Bにおける共通のダイ500に関する実施形態は、それぞれLPDDR3およびLPDDR4フットプリント200および300の所定の配置に焦点を当てて、例示を目的として、共通のダイ500に対するメモリの2つの特定の配置に適用される。しかしながら、本開示は、一般に、単一のダイを使用して任意の2つの恣意的なメモリPoPフットプリントに対応するように適用される。例えば、本開示は、LPDDR3またはLPDDR4フットプリントのうちの1つが、平面上でダイに対して時計回りまたは反時計回りに、例えば90度、180度等のようなある量だけ回転された状況に適用される。当業者が認識することになるように、異なるフットプリントは、表1、DDR信号論理520、および構成可能なPHYへの端的な変更によって、対応されることができる。最後に、共通のダイ500図8Aおよび図8Bの実施形態は、例示を目的として長方形構造に配列されているPHYを例示する。しかしながら、本開示は、配列がLPDDR3とLPDDR4との間で一貫している限り、PHYの幾何学配列にかかわらず適用される。ここに提示される柔軟なアーキテクチャおよび構成可能なPHYは、複雑性およびパッケージコストを低く保ちながら、異なるフットプリントを用いるメモリに対応することができる。

0030

[0040]図9は、共通のダイを使用したPoP700の実施形態の透視図である。PoP700は、DDRメモリパッケージ710を含む。DDRメモリパッケージ710は、DDRメモリ基板715に接続されたDDRメモリダイ705を含む。図9に示されるように、DDRメモリパッケージ710は、ワイヤボンド(wire bonds)を介してDDRメモリ基板715に接続される。例示のために、例示的な接続としてワイヤボンドが使用されるが、DDRメモリパッケージ710をDDRメモリ基板715に接続するための、当該技術分野において知られている他の方法が存在する。

0031

[0041] PoP700はさらに、ベース基板(a base substrate)735に接続された共通のダイ725を含むSoCパッケージを含む。図9に示されるように、共通のダイ725は、はんだバンプを介してベース基板735に接続される。例示のために、例示的な接続としてはんだバンプが使用されるが、共通のダイ725をベース基板735に接続するための、当該技術分野において知られている他の方法が存在する。

0032

[0042]DDRメモリパッケージ710は、パッケージボール730を使用してベース基板735に接続される。共通のダイ725の使用は、DDRメモリダイ705がLPDDR3メモリを含むかまたはLPDDR4メモリを含むかに関わらず、パッケージ間のシンプルな接続730をもたらす。例えば、いくつかの実施形態では、接続をラウティングするためにDDRメモリパッケージ710とベース基板735との間のインターポーザは必要とされない。

0033

[0043] 本開示は一般に、前に説明された、DDR SDRAMがPoP構成としてSoC上に取り付けられた状況だけでなく、DDR SDRAMがサイドバイサイド構成(a side-by-side configuration)において共通のダイのメモリエリアの隣にSoC上で配置された状況にも適用される。メモリが制御回路要素の隣に配置されるとき、共通のダイ上のDDR PHYをメモリに接続するために、トレース(trace)が使用され得る。フットプリント200または300のようなフットプリントを有するメモリの隣の、メモリ回路要素140のようなダイのメモリエリアの、サイドバイサイド構成は、表1、DDR信号論理520、および構成可能なPHYへの端的な変更によって、対応されることができる。共通のダイ上のメモリ回路要素140の隣に位置するメモリパッケージは、外部パッケージの例である。

0034

[0044] いくつかの実施形態では、チャネル0として構成されるかまたはチャネル1として構成されるかに関わらず、すべてのPHYに正確なタイミングを提供するために、11つのクロックをすべてのチャネルおよびすべてのPHYに適合させる単一のクロックコントローラ(CC)が、使用される。これは、ダイが1つの特定のメモリタイプのために最適化された状況とは対照的であり、このケースでは、ダイは、2つのCC、つまりチャネル0に関する1つのCC、およびチャネル1に関する信号のための別のCCを含み得る。

0035

[0045]図10は、単一のCC810を含むLPDDR3およびLPDDR4の両方に共通のダイ800を例示する。共通のダイ800はまた、前に説明されたように、メモリコントローラ510、DDR信号論理520、およびPHY A−L531−542を含む。CC810とPHY531−542との間のクロックのルートまたは接続は、破線820として例示される。一実施形態では、CC810は、所与のPHYが表すチャネルに関わらず、すべてのPHY531−542に適合された差動クロックを提供する。一実施形態では、CC810は、メモリタイプがLPDDR3であるかまたはLPDDR4であるかに応じて、異なるクロック速度を提供する。一実施形態では、LPDDR4に関するクロック速度は1333MHzであり、LPDDR3に関するクロック速度は933MHzである。いくつかの従来の実施形態と比べると、いくつかの従来の実施形態は2つのCC、すなわちチャネルごとに1つ、を用いるので、共通のダイ800は、1つのCCを除去する。これらの実施形態における1つのCCを節約することは、2倍の数のクロックのルートを適合させるという犠牲を払って成り立つ。

0036

[0046] 一実施形態では、メモリコントローラ510、DDR信号論理520、およびCC810は、信号経路が様々なPHY531−542に対しておおよそ同じ長さになるように、ダイ800のメモリ部分の大体中心にある。等距離の経路は、信号が、PHY531−542に、およびPHY531−542から、伝わるのにおおよそ同じ時間かかることを確実にするのに役立ち、それが今度は適切な信号タイミングを確実にするのに役立つ。別の実施形態では、様々なPHY531−542への、および様々なPHY531−542からの信号経路は、おおよそ同じ長さではなく、そのケースでは、適切な信号タイミングを確実にするために、遅延バッファが使用され得る。

0037

[0047]図5図8Aおよび図8Bに例示された共通のダイ500、または図10に例示された共通のダイ800のような共通のダイを使用する例示的な方法900のフローダイアグラムが、図11に示される。一例では、方法900は、特定の、選択されたメモリタイプとインタフェースするために、図5のダイ500のような共通のダイによって実施される。方法900は、メモリタイプインジケーションが受け取られるブロック910で始まる。一実施形態では、メモリタイプインジケーションは、DDR信号論理520ならびにPHY A 531〜L 542によって受け取られる。メモリタイプインジケーションはまた、適したクロック速度が選択されることができるように、CC810によって受け取られ得る。一実施形態では、メモリタイプインジケーションは、LPDDR3が使用されるかまたはLPDDR4が使用されるかを示し、メモリタイプインジケーションは、この目的のために、1ビットの小ささのCSRのようなレジスタに記憶され得る。DDR信号論理520は、PHY A 531〜L 542を介したメモリコントローラ510からDDR SDRAMへの信号に関する、およびPHY A 531〜L 542を介したDDR SDRAMからメモリコントローラへの信号に関するルートを選択するために、メモリタイプインジケーションを用いる。一実施形態では、DDR信号論理520は、表1に従って、CAおよびDQ信号をルーティングするために、メモリインジケーションを使用するように構成される。

0038

[0048] 次に、ブロック920において、CA信号およびDQ信号は、例えば、DDR信号論理520によって受け取られる。一実施形態では、DDR信号論理520は、メモリコントローラ510からCA信号およびDQ信号を受け取る。CA信号およびDQ信号は、必ずしも同時には受け取られず、いくらか時間的な隔たりがあり得る。書き込み動作の場合、例えば、少なくとも1つのCA信号が、DQ信号におけるデータをどこに記憶するかを示すためのアドレス情報を提供するために使用される。ブロック920は、1つのCA信号および1つのDQ信号を受け取ることを対象としているが、継続的にメモリを動作させることは、複数のCA信号がメモリコントローラ510から受け取られ、および複数のDQ信号が(例えば、書き込み動作に関して)メモリコントローラ510と(例えば、読み出し動作に関して)DQ PHYとの両方から受け取られる、という結果をもたらすことになる。また、LPDDR3およびLPDDR4は、複数のDQ PHYおよび複数のCA PHYを利用するので、それらDQおよびCA PHYに関する対応する信号が生成され、それにより複数のDQ信号および複数のCA信号がもたらされることになる。一実施形態では、DQおよびCA PHYの各々に関するクロック信号が先に説明されたCC810のような単一のクロックコントローラによって生成される追加的なアクションが、実施される。そのような実施形態では、クロック信号は、各PHYに適合される。

0039

[0049]ブロック930では、CA信号が、メモリタイプインジケーションに基づいて、CA PHYとして構成される汎用PHYに、伝えられまたはルーティングされる。一実施形態では、DDR信号論理520が、このアクションを実施する。例えば、ルーティングは、表1のような表に従って実施され得る。例えば、LPDDR4が使用されている場合、ブロック910におけるメモリタイプインジケーションはLPDDR4を示し、そして信号0−CA[0]がDDR PHY B 532にルーティングされ、それはCA PHYとして構成される。いくつかの実施形態では、ブロック930に先立って、メモリタイプインジケーションに基づいて、DDR PHY B 532をCA PHYとして構成する追加的なアクションが、含まれる。

0040

[0050] 次に、ブロック940において、DQ信号が、メモリタイプインジケーションに基づいて、DQ PHYとして構成される汎用PHYに、伝えられまたはルーティングされる。一実施形態では、DDR信号論理520が、このアクションを実施する。例えば、ルーティングは、表1のような表に従って実施され得る。例えば、LPDDR4が使用されている場合、ブロック910におけるメモリタイプインジケーションはLPDDR4を示し、そして信号0−DQ[0]がDDR PHY A 531に伝えられ、それはDQ PHYとして構成される。いくつかの実施形態では、ブロック940に先立って、メモリタイプインジケーションに基づいて、DDR PHY A 531をDQ PHYとして構成する追加的なアクションが、含まれる。

0041

[0051] 方法900は、さらに、第2のDQ信号を受け取ること、およびDQ信号をメモリコントローラに伝えることを含み得る。第2のDQ信号は、DQ PHYとして構成される汎用PHYから受け取られ、DDR信号論理520を使用してメモリコントローラ510に伝えられ得る。つまり、方法900は、メモリコントローラ510へ、およびメモリコントローラ510から、の両方について、DQ信号を伝えることまたはルーティングすることを含み得る。

0042

[0052]LPDDR3およびLPDDR4が、様々な実施形態においてメモリタイプの例として使用されているが、ここに提示された構成可能なダイの様々な実施形態は、様々な他のタイプのメモリおよびそれらの関連したパッケージおよびインタフェースに、最小限のコストおよびパッケージングの複雑性で対応するために、本開示の原理を使用して修正されることができる。例えば、いかなる現在のまたは将来のバージョンのLPDDRの組み合せも、サポートされることができる。一実施形態では、最小限のコストおよびパッケージングの複雑性で、構成可能なダイは、PoPのような第1のタイプのメモリパッケージ構成、および外部パッケージのような第2のタイプのメモリパッケージ構成をサポートし得る。一実施形態では、構成可能なダイは、最小限のパッケージングの複雑性で第1のタイプのメモリおよび第2のタイプのメモリをサポートするように構成可能であり得、ここにおいて、第2のタイプのメモリは、第1のタイプのメモリとは異なるタイプのインタフェース(例えば、2または8のデータレート)を含む。

0043

[0053] 実施形態の範囲は、図11に示される特定の方法に限定されない。他の実施形態は、1つまたは複数のアクションを追加、省略、再配置、または修正し得る。例えば、多くの現実世界のアプリケーションでは、ブロックのアクションは、連続して実施されない。例えば、ブロック920におけるCA信号およびDQ信号が、事実上同時に受け取られる場合、ブロック930および940におけるルーティングステップは、事実上同時に実施され得る。また、いくつかの実施形態では、ブロック910は、DDR信号論理520および汎用PHYを構成するために一度実施され、次いでブロック910は、共通のダイ500のような所与の共通のダイに関しては再び実施されない。その後、ブロック920−940は、対応するメモリの動作の間、繰り返し実施され得る。

0044

[0054] これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置換えバリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらに限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。

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