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技術 ベクトルビット反転を実行するための方法および装置

出願人 インテル・コーポレーション
発明者 コーベル、ジーザスウルド-アハメド-ヴァル、エルムスタファバレンタイン、ロバートチャーニー、マークジェイ.
出願日 2015年11月23日 (5年5ヶ月経過) 出願番号 2017-527326
公開日 2018年1月11日 (3年4ヶ月経過) 公開番号 2018-500654
状態 特許登録済
技術分野 先行制御 機械語命令の実行
主要キーワード 読み取りステージ 専用コア ラウンドタイプ 変位係数 相互接続ユニット 反転対象 ハイパースレッディング メモリアクセス操作
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重要な関連分野

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図面 (20)

課題・解決手段

ベクトルビット反転を実行するための装置および方法である。 例えば、プロセッサの一実施形態は、複数のソースビット群を格納するためのソースベクトルレジスタであって、上記複数のソースビット群のサイズは命令即値で指定される、ソースベクトルレジスタと、上記即値からビット群のサイズを判断し且つそれに応じて上記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成するためのベクトルビット反転ロジックと、上記反転されたビット群を格納するためのデスティネーションベクトルレジスタと、を備える。

概要

背景

命令セットまたは命令セットアーキテクチャISA)は、ネイティブデータタイプ、命令レジスタアーキテクチャアドレス指定モードメモリアーキテクチャ割り込みおよび例外処理並びに外部入力および出力(I/O)を含む、プログラミングに関するコンピュータアーキテクチャの一部である。本明細書において、「命令」という用語は概してマクロ命令を指すことに留意されたい。マクロ命令とは、実行のためにプロセッサに供給される命令であり、これに対し、マイクロ命令またはマイクロopとは、プロセッサのデコーダがマクロ命令をデコーディングした結果である。マイクロ命令またはマイクロopは、プロセッサの実行ユニットに対し、マクロ命令に関連するロジック実装するための演算を実行するよう命令するように構成可能である。

ISAは、命令セットの実装に使用される一連プロセッサ設計技術であるマイクロアーキテクチャとは区別される。異なるマイクロアーキテクチャを持つプロセッサは、共通の命令セットを共有可能である。例えば、インテル登録商標)PENTIUM(登録商標)4プロセッサ、インテル(登録商標)コア(商標)プロセッサおよびカリフォルニアサニベールのAdvanced Micro Devices社のプロセッサは、x86命令セット(より新しいバージョンに追加されたいくつかの拡張機能を持つ)とほぼ同一バージョンを実装するが、内部設計が異なる。例えば、ISAの同一のレジスタアーキテクチャは、専用の物理レジスタレジスタリネーミングメカニズムを使用(例えば、レジスタエイリアステーブル(RAT)、リオーダバッファ(ROB)およびリタイアメントレジスタファイルの使用)して動的に割り当てられた1または複数の物理レジスタを含む周知の技術を使用して異なるマイクロアーキテクチャに異なる方法で実装されてよい。別途の記載がない限り、本明細書において、レジスタアーキテクチャ、レジスタファイルおよびレジスタという文言は、ソフトウェアプログラマ可視であるもの、および命令がレジスタを指定する方法を指すために使用される。区別が必要な場合、「論理」、「アーキテクチャ」または「ソフトウェアビジブル」なる形容詞が、レジスタアーキテクチャにおけるレジスタ/ファイルを示すために使用される一方で、異なる形容詞が、特定のマイクロアーキテクチャにおけるレジスタ(例えば、物理レジスタ、リオーダバッファ、リタイアメントレジスタ、レジスタプール)を指すために使用される。

命令セットは、1または複数の命令フォーマットを含む。特定の命令フォーマットは、とりわけ、実行されるべき演算およびその演算が実行されるべきオペランドを指定するための様々なフィールドビット数ビット位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義を通して、さらに細分化されている。例えば、特定の命令フォーマットの命令テンプレートは、命令フォーマットのフィールドの異なるサブセットを有するように定義されてよく(含まれるフィールドは通常、同一順序であるが、少なくともいくつかは、含まれるフィールド数がより少ないので、異なるビット位置を有する)、および/または、異なって解釈される特定のフィールドを有するように定義されてよい。特定の命令は、特定の命令フォーマット(また、定義されている場合には、その命令フォーマットの命令テンプレートのうちの特定の1つにおいて)を使用して表現され、演算およびオペランドを指定する。命令ストリームとは、特定の命令シーケンスであり、シーケンス内の各命令は、命令フォーマット(また、定義されている場合には、その命令フォーマットの命令テンプレートのうちの特定の1つにおける)内の命令の出現である。

概要

ベクトルビット反転を実行するための装置および方法である。 例えば、プロセッサの一実施形態は、複数のソースビット群を格納するためのソースベクトルレジスタであって、上記複数のソースビット群のサイズは命令の即値で指定される、ソースベクトルレジスタと、上記即値からビット群のサイズを判断し且つそれに応じて上記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成するためのベクトルビット反転ロジックと、上記反転されたビット群を格納するためのデスティネーションベクトルレジスタと、を備える。

目的

メモリアクセスなし命令テンプレート‐完全ラウンド制御タイプ演算]


メモリアクセスなしの完全ラウンド制御タイプ演算110命令テンプレートでは、ベータフィールド154はラウンド制御フィールド154Aとして解釈され、ラウンド制御フィールド154Aの内容は静的ラウンドを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数のソースビット群を格納するためのソースベクトルレジスタであって、前記複数のソースビット群のサイズは命令即値で指定される、ソースベクトルレジスタと、前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成するためのベクトルビット反転ロジックと、前記反転されたビット群を格納するためのデスティネーションベクトルレジスタと、を備える、プロセッサ

請求項2

前記ベクトルビット反転ロジックは、前記即値に従い、前記ソースベクトルレジスタの前記ビット群を前記デスティネーションベクトルレジスタへと反転するための1または複数のマルチプレクサを含む、請求項1に記載のプロセッサ。

請求項3

前記複数のソースビット群の前記サイズは、1ビット、2ビット、4ビット、8ビット、16ビットおよび32ビットから成る群から選択される、請求項1または2に記載のプロセッサ。

請求項4

前記ソースベクトルレジスタおよび前記デスティネーションベクトルレジスタは512ビットのベクトルレジスタを有し、各々は64ビットのデータ要素を有し、各ビット群は前記64ビットのデータ要素のうちのいずれかに含まれる、請求項1から3のいずれか一項に記載のプロセッサ。

請求項5

前記ベクトルビット反転ロジックは、前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタの複数の64ビットデータ要素について、隣接するビット群の位置を反転する、請求項4に記載のプロセッサ。

請求項6

前記ベクトルビット反転ロジックは、最も高いレベル粒度でデータ要素内の隣接するビット群の位置を最初に反転した後、前記ビット群のサイズがシングルビットを有するようになるまで、連続的に前記粒度を減じることによって、前記データ要素内の前記ビットのすべての反転を実行する、請求項1から5のいずれか一項に記載のプロセッサ。

請求項7

前記データ要素は64ビットであり、隣接するビット群の位置を反転するための前記最も高いレベルの粒度は32ビットのビット群のサイズを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは16ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは8ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは4ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは2ビットを有し、且つ隣接するビット群の位置を反転するために最後に選択されるビット群のサイズは1ビットを有する、請求項6に記載のプロセッサ。

請求項8

メモリまたはキャッシュからベクトルビット反転命令をフェッチするための命令フェッチユニットをさらに備え、前記ベクトルビット反転命令は前記ベクトルビット反転命令に関連付けられた前記即値を有し、前記ベクトルビット反転ロジックは前記ベクトルビット反転命令を処理して、前記即値から前記ビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成する、請求項1から7のいずれか一項に記載のプロセッサ。

請求項9

前記ベクトルビット反転ロジックは、前記ベクトルビット反転命令をデコードして、デコードされたベクトルビット反転命令を生成するためのベクトルビット反転デコードコンポーネントと、前記デコードされたベクトルビット反転命令を実行するためのベクトルビット反転実行コンポーネントと、を含む、請求項8に記載のプロセッサ。

請求項10

前記デコードされたベクトルビット反転命令は、複数のマイクロオペレーションを含む、請求項9に記載のプロセッサ。

請求項11

複数のソースビット群をソースベクトルレジスタに格納する段階であって、前記複数のソースビット群のサイズは命令の即値で指定される、格納する段階と、前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成する段階と、前記反転されたビット群をデスティネーションベクトルレジスタに格納する段階と、を備える、方法。

請求項12

前記即値を用いて、1または複数のマルチプレクサを制御し、前記ソースベクトルレジスタの前記ビット群を前記デスティネーションベクトルレジスタへと反転する段階をさらに備える、請求項11に記載の方法。

請求項13

前記複数のソースビット群の前記サイズは、1ビット、2ビット、4ビット、8ビット、16ビットおよび32ビットから成る群から選択される、請求項11または12に記載の方法。

請求項14

前記ソースベクトルレジスタおよび前記デスティネーションベクトルレジスタは512ビットのベクトルレジスタを有し、各々は64ビットのデータ要素を有し、各ビット群は前記64ビットのデータ要素のうちのいずれかに含まれる、請求項11から13のいずれか一項に記載の方法。

請求項15

前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタの複数の64ビットのデータ要素について、隣接するビット群の位置を反転する段階をさらに備える、請求項14に記載の方法。

請求項16

最も高いレベルの粒度でデータ要素内の隣接するビット群の位置を最初に反転した後、前記ビット群のサイズがシングルビットを有するようになるまで、連続的に前記粒度を減じることによって、前記データ要素内の前記ビットのすべての反転を実行する段階をさらに備える、請求項11から15のいずれか一項に記載の方法。

請求項17

前記データ要素は64ビットであり、隣接するビット群の位置を反転するための前記最も高いレベルの粒度は32ビットのビット群のサイズを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは16ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは8ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは4ビットを有し、隣接するビット群の位置を反転するために次に選択されるビット群のサイズは2ビットを有し、且つ隣接するビット群の位置を反転するために最後に選択されるビット群のサイズは1ビットを有する、請求項16に記載の方法。

請求項18

メモリまたはキャッシュからベクトルビット反転命令をフェッチする段階であって、前記ベクトルビット反転命令は前記ベクトルビット反転命令に関連付けられた前記即値を有する、フェッチする段階をさらに備え、前記方法は、前記ベクトルビット反転命令を処理して、前記即値から前記ビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成する段階を備える、請求項11から17のいずれか一項に記載の方法。

請求項19

前記ベクトルビット反転命令をデコーディングして、デコードされたベクトルビット反転命令を生成し、前記デコードされたベクトルビット反転命令を実行する段階をさらに備える、請求項18に記載の方法。

請求項20

前記デコードされたベクトルビット反転命令は、複数のマイクロオペレーションを含む、請求項19に記載の方法。

請求項21

プログラムコードおよびデータを格納するためのメモリと、指定されたキャッシュ管理ポリシーに従い前記プログラムコードおよびデータをキャッシュするための複数のキャッシュレベルを有するキャッシュ階層と、ユーザからの入力を受信するための入力デバイスと、前記プログラムコードを実行し且つ前記ユーザからの前記入力に応じて前記データを処理するためのプロセッサと、を備え、前記プロセッサは、複数のソースビット群を格納するためのソースベクトルレジスタであって、前記複数のソースビット群のサイズは命令の即値で指定される、ソースベクトルレジスタと、前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタ内の隣接するビット群の位置を反転して、反転されたビット群のセットを生成するためのベクトルビット反転ロジックと、前記反転されたビット群を格納するためのデスティネーションベクトルレジスタと、を含む、システム

請求項22

前記ベクトルビット反転ロジックは、前記即値に従い、前記ソースベクトルレジスタの前記ビット群を前記デスティネーションベクトルレジスタへと反転するための1または複数のマルチプレクサを含む、請求項21に記載のシステム。

請求項23

前記複数のソースビット群の前記サイズは、1ビット、2ビット、4ビット、8ビット、16ビットおよび32ビットから成る群から選択される、請求項21または22に記載のシステム。

請求項24

前記ソースベクトルレジスタおよび前記デスティネーションベクトルレジスタは512ビットのベクトルレジスタを有し、各々は64ビットのデータ要素を有し、各ビット群は前記64ビットのデータ要素のうちのいずれかに含まれる、請求項21から23のいずれか一項に記載のシステム。

請求項25

前記ベクトルビット反転ロジックは、前記即値からビット群のサイズを判断し且つそれに応じて前記ソースベクトルレジスタの複数の64ビットデータ要素について、隣接するビット群の位置を反転する、請求項24に記載のシステム。

技術分野

0001

本発明は概してコンピュータプロセッサの分野に関する。より具体的には、本発明は、ベクトルビット反転を実行するための方法および装置に関する。

背景技術

0002

命令セットまたは命令セットアーキテクチャISA)は、ネイティブデータタイプ、命令レジスタアーキテクチャアドレス指定モードメモリアーキテクチャ割り込みおよび例外処理並びに外部入力および出力(I/O)を含む、プログラミングに関するコンピュータアーキテクチャの一部である。本明細書において、「命令」という用語は概してマクロ命令を指すことに留意されたい。マクロ命令とは、実行のためにプロセッサに供給される命令であり、これに対し、マイクロ命令またはマイクロopとは、プロセッサのデコーダがマクロ命令をデコーディングした結果である。マイクロ命令またはマイクロopは、プロセッサの実行ユニットに対し、マクロ命令に関連するロジック実装するための演算を実行するよう命令するように構成可能である。

0003

ISAは、命令セットの実装に使用される一連プロセッサ設計技術であるマイクロアーキテクチャとは区別される。異なるマイクロアーキテクチャを持つプロセッサは、共通の命令セットを共有可能である。例えば、インテル登録商標)PENTIUM(登録商標)4プロセッサ、インテル(登録商標)コア(商標)プロセッサおよびカリフォルニアサニベールのAdvanced Micro Devices社のプロセッサは、x86命令セット(より新しいバージョンに追加されたいくつかの拡張機能を持つ)とほぼ同一バージョンを実装するが、内部設計が異なる。例えば、ISAの同一のレジスタアーキテクチャは、専用の物理レジスタレジスタリネーミングメカニズムを使用(例えば、レジスタエイリアステーブル(RAT)、リオーダバッファ(ROB)およびリタイアメントレジスタファイルの使用)して動的に割り当てられた1または複数の物理レジスタを含む周知の技術を使用して異なるマイクロアーキテクチャに異なる方法で実装されてよい。別途の記載がない限り、本明細書において、レジスタアーキテクチャ、レジスタファイルおよびレジスタという文言は、ソフトウェアプログラマ可視であるもの、および命令がレジスタを指定する方法を指すために使用される。区別が必要な場合、「論理」、「アーキテクチャ」または「ソフトウェアビジブル」なる形容詞が、レジスタアーキテクチャにおけるレジスタ/ファイルを示すために使用される一方で、異なる形容詞が、特定のマイクロアーキテクチャにおけるレジスタ(例えば、物理レジスタ、リオーダバッファ、リタイアメントレジスタ、レジスタプール)を指すために使用される。

0004

命令セットは、1または複数の命令フォーマットを含む。特定の命令フォーマットは、とりわけ、実行されるべき演算およびその演算が実行されるべきオペランドを指定するための様々なフィールドビット数ビット位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義を通して、さらに細分化されている。例えば、特定の命令フォーマットの命令テンプレートは、命令フォーマットのフィールドの異なるサブセットを有するように定義されてよく(含まれるフィールドは通常、同一順序であるが、少なくともいくつかは、含まれるフィールド数がより少ないので、異なるビット位置を有する)、および/または、異なって解釈される特定のフィールドを有するように定義されてよい。特定の命令は、特定の命令フォーマット(また、定義されている場合には、その命令フォーマットの命令テンプレートのうちの特定の1つにおいて)を使用して表現され、演算およびオペランドを指定する。命令ストリームとは、特定の命令シーケンスであり、シーケンス内の各命令は、命令フォーマット(また、定義されている場合には、その命令フォーマットの命令テンプレートのうちの特定の1つにおける)内の命令の出現である。

図面の簡単な説明

0005

以下の詳細な説明に以下の添付図面を組み合わせると、本発明のより良い理解が得られる。

0006

本発明の実施形態による汎用ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。
本発明の実施形態による汎用ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。

0007

本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。

0008

本発明の一実施形態によるレジスタアーキテクチャのブロック図である。

0009

本発明の実施形態による、例示的なインオーダフェッチデコードリタイアパイプラインおよび例示的なレジスタリネーミング、アウトオブオーダ発行実行パイプラインの両方を示すブロック図である。

0010

本発明の実施形態による、プロセッサに含まれる、インオーダフェッチ、デコード、リタイアコアに係る例示的な実施形態および例示的なレジスタリネーミング、アウトオブオーダ発行/実行アーキテクチャコアの両方を示すブロック図である。

0011

オンダイ相互接続ネットワークへの接続を伴う単一のプロセッサコアのブロック図である。

0012

本発明の実施形態による図5A中のプロセッサコアの一部の拡大図を示す。

0013

本発明の実施形態による統合メモリコントローラおよびグラフィックを持つ単一のコアプロセッサおよびマルチコアプロセッサのブロック図である。

0014

本発明の一実施形態によるシステムのブロック図を示す。

0015

本発明の実施形態による第2のシステムのブロック図を示す。

0016

本発明の実施形態による第3のシステムのブロック図を示す。

0017

本発明の実施形態によるシステムオンチップ(SoC)のブロック図を示す。

0018

本発明の実施形態による、ソース命令セット内のバイナリ命令ターゲット命令セット内のバイナリ命令に変換するためのソフトウェア命令コンバータの使用を対比するブロック図を示す。

0019

本発明の一実施形態が実装されてよい例示的なプロセッサを示す。

0020

本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。
本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。
本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。
本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。
本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。
本発明の一実施形態による、異なる即値を使用するベクトルビット反転ロジックを示す。

0021

本発明の一実施形態による方法を示す。

0022

レジスタ内ビット順序反転するために実行された一連のビット反転演算を示す。

0023

本発明の一実施形態が実装されてよい例示的なプロセッサを示す。

0024

本発明の一実施形態において使用されるベクトルビット反転およびクロス技術を示す。
本発明の一実施形態において使用されるベクトルビット反転およびクロス技術を示す。
本発明の一実施形態において使用されるベクトルビット反転およびクロス技術を示す。

0025

ベクトルビット反転およびクロス技術を使用して実行される例示的な転置演算を示す。

0026

ベクトルビット反転およびクロス技術を使用して実行される例示的なチルトプリミティブ演算を示す。
ベクトルビット反転およびクロス技術を使用して実行される例示的なチルトプリミティブ演算を示す。

0027

本発明の一実施形態による方法を示す。

実施例

0028

以下の詳細な説明には、後述の本発明の実施形態に係る完全な理解を共すべく、説明目的で多数の具体的な詳細が記載されている。しかしながら、本発明の実施形態は、これらの具体的な詳細の一部を省いても実施可能であることは当業者に自明なところである。他の例においては、本説明の実施形態に係る根本的な原理を曖昧にしないように、周知の構造およびデバイスはブロック図内に詳細に示されていない。
[例示的なプロセッサアーキテクチャおよびデータタイプ

0029

命令セットは1または複数の命令フォーマットを含む。特定の命令フォーマットは、とりわけ、実行されるべき演算(オペコード)およびその演算が実行されるべきオペランドを指定するための様々なフィールド(ビット数、ビット位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義を通して、さらに細分化されている。例えば、特定の命令フォーマットの命令テンプレートは、命令フォーマットのフィールドの異なるサブセットを有するように定義されてよく(含まれるフィールドは通常、同一順序であるが、少なくともいくつかは、含まれるフィールド数がより少ないので、異なるビット位置を有する)、および/または、異なって解釈される特定のフィールドを有するように定義されてよい。故に、ISAの各命令は、特定の命令フォーマット(また、定義されている場合には、その命令フォーマットの命令テンプレートのうちの特定の1つにおいて)を使用して表現され、演算およびオペランドを指定するためのフィールドを含む。例えば、例示的なADD命令は、特定のオペコード並びにそのオペコードを指定するためのオペコードフィールドおよびオペランド(ソース1/デスティネーションおよびソース2)を選択するためのオペランドフィールドを含む命令フォーマットを有する。命令ストリーム内にこのADD命令が出現すると、特定のオペランドを選択するオペランドフィールド内に特定の内容を有することになる。アドバンストベクトル拡張(AVX)(AVX1およびAVX2)と称され、ベクトル拡張(VEX)コーディングスキームを使用する一連のSIMD拡張機能がリリースおよび/または公開されている(例えば、2011年10月のインテル(登録商標)64およびIA−32アーキテクチャソフトウェアデベロッパーズマニュアル並びに2011年6月のインテル(登録商標)アドバンストベクトル拡張プログラミングリファレンスを参照)。
[例示的な命令フォーマット]

0030

本明細書に記載の命令の実施形態は異なる形式具現化されてよい。また、例示的なシステム、アーキテクチャおよびパイプラインについて詳細に後述する。本命令の実施形態は、このようなシステム、アーキテクチャおよびパイプライン上で実行されてよいが、本発明の実施形態はそれらの具体的な内容に限定されるわけではない。
A.[汎用ベクトル向け命令フォーマット]

0031

ベクトル向け命令フォーマットとは、ベクトル命令に好適な命令フォーマットである(例えば、ベクトル演算特有の特定のフィールドが存在する)。実施形態は、ベクトル演算およびスカラ演算の両方がベクトル向け命令フォーマットを通してサポートされるように記載されているものの、代替的な実施形態は、ベクトル向け命令フォーマットのベクトル演算のみを使用する。

0032

図1A〜1Bは、本発明の実施形態による、汎用ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。図1Aは、本発明の実施形態による汎用ベクトル向け命令フォーマットおよびそのクラスA命令テンプレートを示すブロック図であり、これに対し、図1Bは、本発明の実施形態による汎用ベクトル向け命令フォーマットおよびそのクラスB命令テンプレートを示すブロック図である。具体的には、汎用ベクトル向け命令フォーマット100に対し、クラスA命令テンプレートおよびクラスB命令テンプレートが定義され、クラスA命令テンプレートおよびクラスB命令テンプレートは両方ともメモリアクセスなし105命令テンプレートおよびメモリアクセス120命令テンプレートを含む。ベクトル向け命令フォーマットの文脈における汎用(generic)いう用語は、いずれの特定の命令セットにも関連付けられない命令フォーマットを指す。

0033

本発明の実施形態は、ベクトル向け命令フォーマットが次のものをサポートするように記載されている。すなわち、32ビット(4バイト)または64ビット(8バイト)データ要素幅(またはサイズ)を備えた64バイトベクトルオペランド長(またはサイズ)(つまり、64バイトベクトルは、16個のダブルワードサイズの要素または代替的に8個のクワッドワードサイズの要素のいずれかから成る);16ビット(2バイト)または8ビット(1バイト)データ要素幅(またはサイズ)を備えた64バイトベクトルオペランド長(またはサイズ);32ビット(4バイト)、64ビット(8バイト)、16ビット(2バイト)または8ビット(1バイト)データ要素幅(またはサイズ)を備えた32バイトベクトルオペランド長(またはサイズ);および32ビット(4バイト)、64ビット(8バイト)、16ビット(2バイト)または8ビット(1バイト)データ要素幅(またはサイズ)を備えた16バイトベクトルオペランド長(またはサイズ)。一方で、代替的な実施形態は、より多い、より少ない、または異なるデータ要素幅(例えば、128ビット(16バイト)データ要素幅)を備えたより多い、より少ない、および/または異なるベクトルオペランドサイズ(例えば、256バイトベクトルオペランド)をサポートしてよい。

0034

図1A中のクラスA命令テンプレートには次のものが含まれる。すなわち、1)メモリアクセスなし105命令テンプレート内に、メモリアクセスなし、完全ラウンド制御タイプ演算110命令テンプレートおよびメモリアクセスなし、データ変換タイプ演算115命令テンプレートが存在するように図示されている。2)メモリアクセス120命令テンプレート内に、メモリアクセス、一時的125命令テンプレートおよびメモリアクセス、非一時的130命令テンプレートが存在するように図示されている。図1B中のクラスB命令テンプレートには次のものが含まれる。すなわち、1)メモリアクセスなし105命令テンプレート内に、メモリアクセスなし、書き込みマスク制御、部分的なラウンド制御タイプ演算112命令テンプレートおよびメモリアクセスなし、書き込みマスク制御、vsizeタイプ演算117命令テンプレートが存在するように図示されている。2)メモリアクセス120命令テンプレート内に、メモリアクセス、書き込みマスク制御127命令テンプレートが存在するように図示されている。

0035

汎用ベクトル向け命令フォーマット100は、以下に挙げられるフィールドを図1Aおよび図1B中に図示される順序で含む。

0036

フォーマットフィールド140。このフィールド内の特定の値(命令フォーマット識別子の値)は、ベクトル向け命令フォーマットを一意に識別し、故に命令ストリーム内のベクトル向け命令フォーマットの命令の出現を一意に識別する。よって、このフィールドは、汎用ベクトル向け命令フォーマットのみを有する命令セットには不要であるという意味において任意的である。

0037

ベース演算フィールド142。その内容が、異なるベース演算を区別する。

0038

レジスタインデックスフィールド144。その内容が、直接的にまたはアドレス生成を介して、ソースオペランドおよびデスティネーションオペランドの位置を指定する。それらはレジスタ内またはメモリ内である。これらは、PxQ(例えば、32×512、16×128、32×1024、64×1024)レジスタファイルからN個のレジスタを選択するための十分なビット数を含む。一実施形態において、Nは最大3つのソースレジスタおよび1つのデスティネーションレジスタであってよく、一方で、代替的な実施形態は、それより多いまたは少ないソースレジスタおよびデスティネーションレジスタをサポートしてよい(例えば、最大2つのソースをサポートしてよく、この場合、これらのソースのうちの1つがデスティネーションとしても動作する。最大3つのソースをサポートしてよく、この場合、これらのソースのうちの1つがデスティネーションとしても動作する。最大2つのソースおよび1つのデスティネーションをサポートしてよい)。

0039

修飾子フィールド146。その内容が、汎用ベクトル命令フォーマットの、メモリアクセスを指定する命令の出現を、メモリアクセスを指定しないものから区別する。すなわち、メモリアクセスなし105命令テンプレートおよびメモリアクセス120命令テンプレート間を区別する。メモリアクセス操作メモリ階層に対し、読み取りおよび/または書き込みを行う(場合によっては、レジスタ内の値を使用してソースアドレスおよび/またはデスティネーションアドレスを指定する)が、メモリアクセスなし操作はそれを行わない(例えば、ソースおよびデスティネーションはレジスタである)。一実施形態において、このフィールドはまたメモリアドレス計算を実行するための3つの異なる方法の中で選択をする一方で、代替的な実施形態は、メモリアドレス計算を実行するためのより多い、より少ないまたは異なる方法をサポートしてよい。

0040

拡張演算フィールド150。その内容が、ベース演算に加え、様々な異なる演算のうちどれが実行されるべきかを区別する。このフィールドは、コンテキストに特有のものである。本発明の一実施形態において、このフィールドは、クラスフィールド168、アルファフィールド152およびベータフィールド154に分割される。拡張演算フィールド150は、2、3または4個の命令ではなく、単一の命令の中で共通の演算グループが実行されることを可能にする。

0041

スケールフィールド160。その内容が、メモリアドレス生成のための(例えば、2scale*インデックス+ベースを使用するアドレス生成のための)インデックスフィールドの内容のスケーリングを可能にする。

0042

変位フィールド162A。その内容が、メモリアドレス生成(例えば、2scale*インデックス+ベース+変位を使用するアドレス生成について)の一部として使用される。

0043

変位係数フィールド162B(変位係数フィールド162Bの直接の上位に、変位フィールド162Aが並置されていることで、一方または他方が使用されることを示すことに留意されたい)。その内容が、アドレス生成の一部として使用される。その内容は、メモリアクセス(N)のサイズに応じてスケーリングされるべき変位の係数を指定する。ここでNは、メモリアクセス(例えば、2scale*インデックス+ベース+スケールされた変位を使用するアドレス生成について)におけるバイト数である。冗長下位ビットは無視され、従って、変位係数フィールドの内容は、有効アドレスの計算に使用される最終的な変位を生成すべく、メモリオペランド合計サイズ(N)によって乗算される。Nの値は、フルオペコードフィールド174(本明細書で後述の)およびデータ操作フィールド154Cに基づいて、ランタイムでプロセッサハードウェアによって判断される。変位フィールド162Aおよび変位係数フィールド162Bは、それらがメモリアクセスなし105命令テンプレートには使用されない、および/または、異なる実施形態がそれら2つのうちの一方のみを実装してよい、またはいずれも実装しなくてよいという意味において任意的である。

0044

データ要素幅フィールド164。その内容が、複数のデータ要素幅のうちどれが使用されるべきかを区別する(いくつかの実施形態においては、すべての命令に対し、他の実施形態においては、命令の一部のみに対し)。1つのデータ要素幅のみがサポートされる、および/または、オペコードのいくつかの態様を使用して複数のデータ要素幅がサポートされる場合、このフィールドは不要であるという意味において、このフィールドは任意的なものである。

0045

書き込みマスクフィールド170。その内容が、データ要素位置単位で、デスティネーションベクトルオペランド内のそのデータ要素位置が、ベース演算および拡張演算の結果を反映するかを制御する。クラスA命令テンプレートは、マージ‐書き込みマスクをサポートする一方で、クラスB命令テンプレートは、マージ‐書き込みマスクおよびゼロイング‐書き込みマスクの両方をサポートする。マージの場合、ベクトルマスクは、任意の演算の実行中、デスティネーション内のあらゆる要素セット更新されないように保護されることを可能にする(ベース演算および拡張演算によって指定される)。他の一実施形態においては、対応するマスクビットが0を有する場合、デスティネーションの各要素の古い値が保持される。これと対照的に、ゼロイングの場合、ベクトルマスクは、任意の演算の実行中、デスティネーション内のあらゆる要素セットがゼロにされることを可能にする(ベース演算および拡張演算によって指定される)。一実施形態においては、対応するマスクビットが0値を有する場合、デスティネーションの要素は0に設定される。この機能のうちのサブセットで、実行される演算のベクトル長(すなわち、要素のスパンが第1のものから最後のものへと変更される)を制御できる。しかしながら、変更される要素は連続的であることは必要ではない。故に、書き込みマスクフィールド170は、ロード、ストア、算術、論理等を含む部分的なベクトル演算を可能にする。本発明の実施形態は、書き込みマスクフィールド170の内容は、複数の書き込みマスクレジスタのうち使用されるべき書き込みマスクを含むものを選択(故に、書き込みマスクフィールド170の内容は、実行されるべきマスキング間接的に識別する)するように記載されているものの、代替的な実施形態は、代替的または追加的に、マスク書き込みフィールド170の内容が、実行されるべきマスキングを直接指定することを可能にする。

0046

即値フィールド172。その内容が、即値の指定を可能にする。このフィールドは即値をサポートしない汎用ベクトル向けフォーマットの実装には存在しない、および、このフィールドは即値を使用しない命令内には存在しないという意味において、このフィールドは、任意的なものである。

0047

クラスフィールド168。その内容が、異なるクラスの命令間を区別する。図1Aおよび図1Bを参照すると、このフィールドの内容で、クラスA命令およびクラスB命令間を選択する。図1Aおよび図1B中、特定の値がフィールド内に存在することを示すために、隅が丸められた四角が使用されている(例えば、図1Aおよび図1B中、クラスフィールド168に対し、それぞれクラスA 168AおよびクラスB 168B)。
[クラスAの命令テンプレート]

0048

クラスAのメモリアクセスなし105命令テンプレートの場合、アルファフィールド152はRSフィールド152Aとして解釈され、RSフィールド152Aの内容が、異なる拡張演算タイプのうちどれが実行されるべきか(例えば、ラウンド152A.1およびデータ変換152A.2がそれぞれ、メモリアクセスなし、ラウンドタイプ演算110命令テンプレートおよびメモリアクセスなし、データ変換タイプ演算115命令テンプレートに対し指定される)を区別し、一方で、ベータフィールド154は指定されるタイプの演算のうちどれが実行されるべきかを区別する。メモリアクセスなし105命令テンプレートには、スケールフィールド160、変位フィールド162Aおよび変位スケールフィールド162Bは存在しない。
[メモリアクセスなし命令テンプレート‐完全ラウンド制御タイプ演算]

0049

メモリアクセスなしの完全ラウンド制御タイプ演算110命令テンプレートでは、ベータフィールド154はラウンド制御フィールド154Aとして解釈され、ラウンド制御フィールド154Aの内容は静的ラウンドを提供する。本発明に記載の実施形態においては、ラウンド制御フィールド154Aは、すべての浮動小数点例外を抑制(SAE)フィールド156およびラウンド演算制御フィールド158を含み、一方で、代替的な実施形態は、これら両方の概念をサポートしてよく、且つこれら両方の概念を同一フィールドエンコードしてよく、または代替的な実施形態はこれらの概念/フィールドのうちの一方または他方のみを有してよい(例えば、ラウンド演算制御フィールド158のみを有してよい)。

0050

SAEフィールド156。その内容が、例外イベント報告を無効にするか否かを区別する。SAEフィールド156の内容が、抑制が有効になっていることを示す場合、特定の命令は、あらゆる種類の浮動小数点例外フラグを報告せず、浮動小数点例外ハンドラを発生させない。

0051

ラウンド演算制御フィールド158。その内容が、ラウンド演算グループ(例えば、切り上げ切り捨て、ゼロへの丸めおよび最近値への丸め)のうちどれが実行されるかを区別する。故に、ラウンド演算制御フィールド158は、命令単位で、ラウンドモードの変更を可能にする。本発明の一実施形態において、プロセッサがラウンドモードを指定するための制御レジスタを含む場合、ラウンド演算制御フィールド150の内容で、そのレジスタ値上書きする。

0052

[メモリアクセスなし命令テンプレート‐データ変換タイプ演算]

0053

メモリアクセスなしのデータ変換タイプ演算115命令テンプレートでは、ベータフィールド154はデータ変換フィールド154Bとして解釈され、データ変換フィールド154Bの内容が、複数のデータ変換(例えば、データ変換なし、スウィズル、ブロードキャスト)のうちどれが実行されるべきかを区別する。

0054

クラスAのメモリアクセス120命令テンプレートの場合、アルファフィールド152はエビクションヒントフィールド152Bとして解釈され、エビクションヒントフィールド152Bの内容が、エビクションヒントのうちどれが使用されるべきかを区別し(図1A中、一時的152B.1および非一時的152B.2がそれぞれ、メモリアクセスの一時的125命令テンプレートおよびメモリアクセスの非一時的130命令テンプレートに対し指定される)、一方で、ベータフィールド154はデータ操作フィールド154Cとして解釈され、データ操作フィールド154Cの内容が、複数のデータ操作演算(プリミティブとしても知られる)のうちどれが実行されるべきかを区別する(例えば、操作なし、ブロードキャスト、ソースのアップコンバージョンおよびデスティネーションのダウンコンバージョン)。メモリアクセス120命令テンプレートは、スケールフィールド160を含み、随意で変位フィールド162Aまたは変位スケールフィールド162Bを含む。

0055

ベクトルメモリ命令は、変換サポートを用いて、メモリからのベクトルロードおよびメモリへのベクトルストアを実行する。通常のベクトル命令の場合と同様、ベクトルメモリ命令は、データ要素全体でデータをメモリから/メモリへ転送し、実際に転送される要素は、書き込みマスクとして選択されるベクトルマスクの内容によって記述されている。
メモリアクセス命令テンプレート‐一時的]

0056

一時的データとは、キャッシュの利益を十分得るべく、間もなく再使用される可能性の高いデータのことである。しかしながら、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、それを異なる方法で実装してよい。
[メモリアクセス命令テンプレート‐非一時的]

0057

非一時的データとは、第1のレベルキャッシュにおけるキャッシュから利益を十分得るために、間もなく再利用される可能性の低いデータのことであり、エビクションのための優先度が付与されるべきである。しかしながら、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、それを異なる方法で実装してよい。
[クラスBの命令テンプレート]

0058

クラスBの命令テンプレートの場合、アルファフィールド152は書き込みマスク制御(Z)フィールド152Cとして解釈され、書き込みマスク制御(Z)フィールド152Cの内容が、書き込みマスクフィールド170によって制御される書き込みマスキングが、マージであるべきか、またはゼロイングであるべきかを区別する。

0059

クラスBのメモリアクセスなし105命令テンプレートの場合、ベータフィールド154の一部はRLフィールド157Aとして解釈され、RLフィールド157Aの内容が、異なる拡張演算タイプのうちどれが実行されるべきかを区別し(例えば、ラウンド157A.1およびベクトル長(VSIZE)157A.2がそれぞれ、メモリアクセスなし、書き込みマスク制御、部分的なラウンド制御タイプ演算112命令テンプレートおよびメモリアクセスなし、書き込みマスク制御、VSIZEタイプ演算117命令テンプレートに対し指定される)、一方で、ベータフィールド154の残部が、指定されるタイプの演算のうちどれが実行されるべきかを区別する。メモリアクセスなし105命令テンプレートには、スケールフィールド160、変位フィールド162Aおよび変位スケールフィールド162Bが存在しない。

0060

メモリアクセスなし、書き込みマスク制御、部分的ラウンド制御タイプ演算110命令テンプレートでは、ベータフィールド154の残部はラウンド演算フィールド159Aとして解釈され、例外イベント報告が無効にされる(特定の命令は、あらゆる種類の浮動小数点例外フラグを報告せず、浮動小数点例外ハンドラを発生させない)。

0061

ラウンド演算制御フィールド159A。まさにラウンド演算制御フィールド158と同様、その内容が、ラウンド演算グループ(例えば、切り上げ、切り捨て、ゼロへの丸めおよび最近値への丸め)のうちどれが実行されるかを区別する。故に、ラウンド演算制御フィールド159Aは、命令単位で、ラウンドモードの変更を可能にする。プロセッサがラウンドモードを指定するための制御レジスタを含む場合の本発明の一実施形態において、ラウンド演算制御フィールド150の内容で、そのレジスタ値を上書きする。

0062

メモリアクセスなし、書き込みマスク制御、VSIZEタイプ演算117命令テンプレートでは、ベータフィールド154の残部はベクトル長フィールド159Bとして解釈され、ベクトル長フィールド159Bの内容が、複数のデータベクトル長のうちのどれ(例えば、128、256または512バイト)に実行されるべきかを区別する。

0063

クラスBのメモリアクセス120命令テンプレートの場合、ベータフィールド154の一部はブロードキャストフィールド157Bとして解釈され、ブロードキャストフィールド157Bの内容が、ブロードキャストタイプのデータ操作演算が実行されるか否かを区別し、一方で、ベータフィールド154の残部はベクトル長フィールド159Bとして解釈される。メモリアクセス120命令テンプレートは、スケールフィールド160を含み、随意で変位フィールド162Aまたは変位スケールフィールド162Bを含む。

0064

汎用ベクトル向け命令フォーマット100に関しては、フルオペコードフィールド174は、フォーマットフィールド140、ベース演算フィールド142およびデータ要素幅フィールド164を含むように表示されている。一実施形態は、フルオペコードフィールド174がこれらのフィールドのうちすべてを含むように示されているものの、これらのフィールドのすべてをサポートしない実施形態においては、フルオペコードフィールド174は、これらのフィールドのすべてより少ない数を含む。フルオペコードフィールド174は、オペレーションコード(オペコード)を提供する。

0065

拡張演算フィールド150、データ要素幅フィールド164および書き込みマスクフィールド170は、汎用ベクトル向け命令フォーマット内でこれらの機能が、命令単位で指定されることを可能にする。

0066

書き込みマスクフィールドおよびデータ要素幅フィールドの組み合わせで、異なるデータ要素幅に基づいてマスクが適用されることを可能にするタイプの命令を作成する。

0067

クラスAおよびクラスB内に存在する様々な命令テンプレートは、異なる状況において有益である。本発明のいくつかの実施形態において、あるプロセッサ内の異なる複数のプロセッサまたは異なるコアが、クラスAのみ、クラスBのみ、またはこれら両方のクラスをサポートしてよい。例えば、汎用コンピューティング向けの高性能な汎用アウトオブオーダコアはクラスBのみをサポートしてよく、主にグラフィックおよび/または科学技術(スループット)コンピューティング向けのコアはクラスAのみをサポートしてよく、これら両方向けのコアは両方をサポートしてよい(もちろん、両方のクラスのテンプレートおよび命令がいくつか混在したものを有するが、両方のクラスのすべてのテンプレートおよび命令を有さないコアは、本発明の範囲内に属する)。また、単一のプロセッサが複数のコアを含んでよく、それらのすべてが同一クラスをサポートし、またはそれらのうち異なるコアが異なるクラスをサポートする。例えば、別個グラフィックコアおよび汎用コアを備えるプロセッサでは、主にグラフィックおよび/または科学技術コンピューティング向けのグラフィックコアのうちの1つはクラスAのみをサポートしてよく、一方で、汎用コアのうちの1または複数は、クラスBのみをサポートする、汎用コンピューティング向けのアウトオブオーダ実行およびレジスタリネーミングを備えた高性能な汎用コアであってよい。別個のグラフィックコアを有さない別のプロセッサは、クラスAおよびクラスBの両方をサポートする1または複数の汎用インオーダまたはアウトオブオーダコアを含んでよい。もちろん、本発明の異なる実施形態において、一方のクラスに属する諸機能が、他方のクラスに実装されてもよい。高水準言語で記述されるプログラムは、様々な異なる実行可能な形式になされるであろう(例えば、ジャストインタイムコンパイルまたは静的コンパイル)。それらの形式としては、1)実行のためにターゲットプロセッサによってサポートされるクラスの命令のみを有する形式、または2)すべてのクラスの命令の異なる組み合わせを使用して記述された代替的なルーチンを有し且つ現在コードを実行中のプロセッサによってサポートされる命令に基づき、実行するルーチンを選択する制御フローコードを有する形式が含まれる。
B.[例示的な特定ベクトル向け命令フォーマット]

0068

図2は、本発明の実施形態による、例示的な特定ベクトル向け命令フォーマットを示すブロック図である。図2は特定ベクトル向け命令フォーマット200を示す。特定ベクトル向け命令フォーマット200は、場所、サイズ、解釈およびフィールド順序に加え、これらのフィールドの一部の値を指定するという意味において特定的である。特定ベクトル向け命令フォーマット200は、x86命令セットを拡張するために使用されてよく、よって、当該フィールドのうちのいくつかは、既存のx86命令セットおよびその拡張機能(例えば、AVX)で使用されるフィールドと類似または同一である。このフォーマットは、いくつかの拡張機能を備えた既存のx86命令セットのプレフィクスエンコーディングフィールド、リアルオペコードバイトフィールド、MODR/Mフィールド、SIBフィールド、変位フィールドおよび即値フィールドと、整合性が維持されている。図1のフィールドが図2のどのフィールドにマッピングされるかが図示されている。

0069

本発明の実施形態は、例示目的で、汎用ベクトル向け命令フォーマット100に照らし特定ベクトル向け命令フォーマット200に関し説明されているものの、本発明は特許請求される場合を除き、特定ベクトル向け命令フォーマット200には限定されないことを理解されたい。例えば、特定ベクトル向け命令フォーマット200は特定のサイズのフィールドを有するように図示されているものの、汎用ベクトル向け命令フォーマット100は、様々なフィールドについて様々な考え得るサイズを想定している。特定の例示であるが、データ要素幅フィールド164は、特定ベクトル向け命令フォーマット200では1ビットフィールドとして図示されているものの、本発明はそのようには限定されない(すなわち、汎用ベクトル向け命令フォーマット100は、データ要素幅フィールド164の他のサイズを想定している)。

0070

特定ベクトル向け命令フォーマット200は、以下に挙げられるフィールドを図2Aに図示される順序で含む。

0071

EVEXプレフィクス(バイト0‐3)202。これは4バイト形式でエンコードされる。

0072

フォーマットフィールド140(EVEXバイト0、ビット[7:0])。第1のバイト(EVEXバイト0)はフォーマットフィールド140であり、フォーマットフィールド140は0x62を含む(本発明の一実施形態において、ベクトル向け命令フォーマットを区別するために使用される一意の値)。

0073

第2から第4のバイト(EVEXバイト1‐3)は、特定の機能を提供する複数のビットフィールドを含む。

0074

REXフィールド205(EVEXバイト1、ビット[7‐5])。これはEVEX.Rビットフィールド(EVEXバイト1、ビット[7]‐R)、EVEX.Xビットフィールド(EVEXバイト1、ビット[6]‐X)および157BEXバイト1、ビット[5]‐Bから成る。EVEX.Rビットフィールド、EVEX.XビットフィールドおよびEVEX.Bビットフィールドは、対応するVEXビットフィールドと同一の機能を提供し、それらは1の補数形式を使用してエンコードされ、すなわちZMM0は1111Bとしてエンコードされ、ZMM15は0000Bとしてエンコードされる。命令の他のフィールドは、レジスタインデックスの下位3ビットを当該技術分野で既知の方法(rrr、xxxおよびbbb)でエンコードし、その結果、Rrrr、XxxxおよびBbbbが、EVEX.R、EVEX.XおよびEVEX.Bを追加することによって形成されてよい。

0075

REX'フィールド110。これはREX'フィールド110の第1の部分であり、拡張32レジスタセットの上位16または下位16のいずれかをエンコードするために使用されるEVEX.R'ビットフィールド(EVEXバイト1、ビット[4]‐R')である。本発明の一実施形態において、以下に示される他のものと共にこのビットは、ビット反転フォーマットで格納され、BOUND命令から区別(周知のx86の32ビットモードで)される。BOUND命令のリアルオペコードバイトは62であるが、MODR/Mフィールド(後述)内では、MODフィールドの値11を受け付けない。本発明の代替的な実施形態は、このビットおよび後述される他のビットを反転フォーマットで格納しない。値1が使用され、下位16個のレジスタをエンコードする。換言すると、EVEX.R'、EVEX.Rおよび他のフィールドの他のRRRを組み合わせて、R'Rrrrが形成される。

0076

オペコードマップフィールド215(EVEXバイト1、ビット[3:0]‐mmmm)。その内容が暗示される先頭オペコードバイト(0F、0F38、または0F3)をエンコードする。

0077

データ要素幅フィールド164(EVEXバイト2、ビット[7]‐W)。これはEVEX.Wという表記で表される。EVEX.Wが使用され、データタイプの粒度(サイズ)を定義する(32ビットデータ要素または64ビットデータ要素のいずれか)。

0078

EVEX.vvvv220(EVEXバイト2、ビット[6:3]‐vvvv)。EVEX.vvvvの役割は以下を含んでよい。1)EVEX.vvvvは第1のソースレジスタオペランドを指定された反転(1の補数)形式にエンコードし、EVEX.vvvvは2またはそれより多いソースオペランドを持つ命令に対し有効である。2)EVEX.vvvvはデスティネーションレジスタオペランドを、特定のベクトルシフト用の指定された1の補数形式にエンコードする。または3)EVEX.vvvvはいずれのオペランドもエンコードせず、当該フィールドは予約され、1111bを含むべきである。故に、EVEX.vvvvフィールド220は、反転(1の補数)形式で格納された第1のソースレジスタ指定子の4つの下位ビットをエンコードする。命令に応じて、追加の異なるEVEXビットフィールドが使用され、指定子サイズを32個のレジスタに拡張する。

0079

EVEX.U 168クラスフィールド(EVEXバイト2、ビット[2]‐U)。EVEX.U=0の場合、それはクラスAまたはEVEX.U0を示す。EVEX.U=1の場合、それはクラスBまたはEVEX.U1を示す。

0080

プレフィクスエンコーディングフィールド225(EVEXバイト2、ビット[1:0]‐pp)。これは、ベース演算フィールドの追加のビットを提供する。EVEXプレフィクスフォーマットにおけるレガシSSE命令のサポートの提供に加え、これはまた、SIMDプレフィクスのコンパクト化の利点を有する(SIMDプレフィクスを表わすために1バイトを要求する代わりに、EVEXプレフィクスは2ビットのみを要求する)。一実施形態において、レガシフォーマットおよびEVEXプレフィクスフォーマットの両方において、SIMDプレフィクス(66H、F2H、F3H)を使用するレガシSSE命令をサポートすべく、これらのレガシSIMDプレフィクスは、SIMDプレフィクスエンコーディングフィールドにエンコードされる。これらのレガシSIMDプレフィクスは、デコーダのPLAに提供される前に、ランタイムにレガシSIMDプレフィクスに拡張される(よって、PLAは、変更なしで、これらのレガシ命令のレガシフォーマットおよびEVEXフォーマットの両方を実行可能である)。より新しい命令はEVEXプレフィクスエンコーディングフィールドの内容を直接オペコード拡張として使用できるものの、特定の実施形態は、整合性のために同様の方法で拡張させるが、これらのレガシSIMDプレフィクスによって指定される異なる手段を可能にする。代替的な実施形態は、2ビットSIMDプレフィクスエンコードをサポートするように、つまり拡張を要求しないように、PLAを再設計してよい。

0081

アルファフィールド152(EVEXバイト3、ビット[7]‐EH。これはEVEX.EH、EVEX.rs、EVEX.RL、EVEX.書き込みマスク制御およびEVEX.Nとしても知られる。またαを用いて図示)。上記の通り、このフィールドはコンテキストに特有のものである。

0082

ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS。これはEVEX.s2−0、EVEX.r2−0、EVEX.rr1、EVEX.LL0、EVEX.LLBとしても知られる。またβββを用いて図示)。上記の通り、このフィールドはコンテキストに特有のものである。

0083

REX'フィールド110。これはREX'フィールドの残部であり、REX'フィールド110は、拡張された32個のレジスタセットの上位16個または下位16個のいずれかをエンコードするために使用され得るEVEX.V'ビットフィールド(EVEXバイト3、ビット[3]‐V')である。このビットは、ビット反転フォーマットで格納される。値1が使用され、下位16個のレジスタをエンコードする。換言すると、EVEX.V'、EVEX.vvvvを組み合わせることにより、V'VVVVが形成される。

0084

書き込みマスクフィールド170(EVEXバイト3、ビット[2:0]‐kkk)。上記の通り、その内容が書き込みマスクレジスタ内のレジスタのインデックスを指定する。本発明の一実施形態において、特定の値EVEX.kkk=000は、特定の命令について書き込みマスクが使用されないことを暗示する特別な動作を有する(これは、すべて1にハードワイヤードされた書き込みマスクの使用またはマスキングハードウェアを迂回するハードウェアの使用を含む、様々な方法で実装されてよい)。

0085

リアルオペコードフィールド230(バイト4)は、オペコードバイトとしても知られる。このフィールドで、オペコードの一部が指定される。

0086

MODR/Mフィールド240(バイト5)は、MODフィールド242、Regフィールド244およびR/Mフィールド246を含む。上記の通り、MODフィールド242の内容が、メモリアクセス操作およびメモリアクセスなし操作間を区別する。Regフィールド244の役割は、デスティネーションレジスタオペランド若しくはソースレジスタオペランドのいずれかをエンコードすること、または、オペコード拡張として扱われ、命令オペランドをエンコードするために使用されないこと、という2つの状況に要約できる。R/Mフィールド246の役割としては、メモリアドレスを参照する命令オペランドをエンコードすること、またはデスティネーションレジスタオペランド若しくはソースレジスタオペランドのいずれかをエンコードすることが含まれてよい。

0087

スケール、インデックス、ベース(SIB)バイト(バイト6)。上記の通り、スケールフィールド150の内容は、メモリアドレス生成に使用される。SIB.xxx254およびSIB.bbb 256。これらのフィールドの内容は、レジスタインデックスXxxxおよびBbbbに関して記載済みである。

0088

変位フィールド162A(バイト7‐10)。MODフィールド242に10が含まれる場合、バイト7‐10は変位フィールド162Aであり、変位フィールド162Aはレガシ32‐ビット変位(disp32)と同様に動作し、バイト粒度で動作する。

0089

変位係数フィールド162B(バイト7)。MODフィールド242に01が含まれる場合、バイト7は変位係数フィールド162Bである。このフィールドの場所は、レガシx86命令セットの8‐ビット変位(disp8)の場所と同一であり、レガシx86命令セットの8‐ビット変位(disp8)はバイト粒度で動作する。disp8は符号拡張されるので、disp8は−128〜127バイトオフセット間のアドレス指定のみ可能である。64バイトのキャッシュラインに関しては、disp8は4つの実際に有用な値、−128、−64、0および64のみに設定可能な8ビットを使用する。通常、さらに広い範囲が必要であるので、disp32が使用されるが、disp32は4バイトを必要とする。disp8およびdisp32と対照的に、変位係数フィールド162Bはdisp8と再解釈される。変位係数フィールド162Bを使用する場合、実際の変位は、メモリオペランドアクセス(N)のサイズで乗算された変位係数フィールドの内容によって決定される。このタイプの変位は、disp8×Nと称される。これは、平均的な命令の長さ(変位に使用されるのは1バイトであるが、はるかにより広い範囲を備える)を低減する。このような圧縮された変位は、有効な変位は、メモリアクセスの粒度の倍数であり、従って、アドレスオフセットの冗長下位ビットはエンコードの必要がないという前提に基づいている。換言すると、変位係数フィールド162Bは、レガシx86命令セットの8‐ビット変位に置き換わる。故に、変位係数フィールド162Bは、disp8がdisp8×Nにオーバーロードされる点のみを除いては、x86命令セットの8‐ビット変位と同じ方法でエンコードされる(よって、ModRM/SIBエンコードルールの変更はない)。換言すると、ハードウェアによる変位値の解釈のみを除き、エンコーディングルールまたはエンコーディング長に変更はない(バイト単位のアドレスオフセットを取得するために、メモリオペランドのサイズに応じて変位をスケーリングする必要がある)。

0090

即値フィールド172は、上記の通り動作する。
[フルオペコードフィールド]

0091

図2Bは、本発明の一実施形態による、特定ベクトル向け命令フォーマット200のフルオペコードフィールド174を構成するフィールドを示すブロック図である。具体的には、フルオペコードフィールド174は、フォーマットフィールド140、ベース演算フィールド142およびデータ要素幅(W)フィールド164を含む。ベース演算フィールド142は、プレフィクスエンコーディングフィールド225、オペコードマップフィールド215およびリアルオペコードフィールド230を含む。
[レジスタインデックスフィールド]

0092

図2Cは、本発明の一実施形態による、特定ベクトル向け命令フォーマット200のレジスタインデックスフィールド144を構成するフィールドを示すブロック図である。具体的には、レジスタインデックスフィールド144は、REXフィールド205、REX'フィールド210、MODR/M.regフィールド244、MODR/M.r/mフィールド246、VVVVフィールド220、xxxフィールド254およびbbbフィールド256を含む。
[拡張演算フィールド]

0093

図2Dは、本発明の一実施形態による、特定ベクトル向け命令フォーマット200の拡張演算フィールド150を構成するフィールドを示すブロック図である。クラス(U)フィールド168が0を含む場合、それはEVEX.U0(クラスA 168A)を表わす。クラス(U)フィールド168が1を含む場合、それはEVEX.U1(クラスB 168B)を表わす。U=0で且つMODフィールド242が11を含む場合(メモリアクセスなし操作を意味)、アルファフィールド152(EVEXバイト3、ビット[7]‐EH)は、rsフィールド152Aとして解釈される。rsフィールド152Aが1を含む場合(ラウンド152A.1)、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)はラウンド制御フィールド154Aとして解釈される。ラウンド制御フィールド154Aは、1ビットのSAEフィールド156および2ビットのラウンド演算フィールド158を含む。rsフィールド152Aが0を含む場合(データ変換152A.2)、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は3ビットのデータ変換フィールド154Bとして解釈される。U=0で且つMODフィールド242が00、01または10を含む場合(メモリアクセス操作を意味)、アルファフィールド152(EVEXバイト3、ビット[7]‐EH)は、エビクションヒント(EH)フィールド152Bとして解釈され、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は3ビットのデータ操作フィールド154Cとして解釈される。

0094

U=1の場合、アルファフィールド152(EVEXバイト3、ビット[7]‐EH)は、書き込みマスク制御(Z)フィールド152Cとして解釈される。U=1で且つMODフィールド242が11を含む場合(メモリアクセスなし操作を意味)、ベータフィールド154の一部(EVEXバイト3、ビット[4]‐S0)は、RLフィールド157Aとして解釈される。RLフィールド157Aが1を含む場合(ラウンド157A.1)、ベータフィールド154の残部(EVEXバイト3、ビット[6‐5]‐S2−1)はラウンド演算フィールド159Aとして解釈され、一方で、RLフィールド157Aが0を含む場合(VSIZE 157.A2)、ベータフィールド154の残部(EVEXバイト3、ビット[6‐5]‐S2−1)は、ベクトル長フィールド159B(EVEXバイト3、ビット[6‐5]‐L1−0)として解釈される。U=1で且つMODフィールド242が00、01または10を含む場合(メモリアクセス操作を意味)、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、ベクトル長フィールド159B(EVEXバイト3、ビット[6‐5]‐L1‐0)およびブロードキャストフィールド157B(EVEXバイト3、ビット[4]‐B)として解釈される。
C.[例示的なレジスタアーキテクチャ]

0095

図3は、本発明の一実施形態による、レジスタアーキテクチャ300のブロック図である。図示される実施形態には、512ビット幅の32個のベクトルレジスタ310がある。これらのレジスタは、zmm0からzmm31と参照符号が付されている。下位16個のzmmレジスタの下位256ビットは、レジスタymm0〜ymm16に重なっている。下位16個のzmmレジスタの下位128ビット(ymmレジスタの下位128ビット)は、レジスタxmm0〜xmm15に重なっている。特定ベクトル向け命令フォーマット200は、これらの重なったレジスタファイルに対し、以下の表に示されるように動作する。

0096

換言すると、ベクトル長フィールド159Bは、最大長から1または複数の他のより短い長さまでの範囲内から選択する。ここで、当該より短い長さの各々は、1つ前の長さの半分であり、ベクトル長フィールド159Bを持たない命令テンプレートは、最大ベクトル長に対し演算を行う。さらに、一実施形態において、特定ベクトル向け命令フォーマット200のクラスB命令テンプレートは、パックド単精度倍精度浮動小数点データまたはスカラ単精度/倍精度浮動小数点データおよびパックド整数データまたはスカラ整数データに対し、演算を行う。スカラ演算とは、zmm/ymm/xmmレジスタ内の最下位のデータ要素の位置で実行される演算である。実施形態に応じ、より上位のデータ要素の位置は、命令前と同じに保持されるか、ゼロにされるかのいずれかである。

0097

図示された実施形態中の書き込みマスクレジスタ315には、8個の書き込みマスクレジスタ(k0からk7)が存在し、各々64ビットのサイズである。代替的な実施形態において、書き込みマスクレジスタ315は、16ビットのサイズである。上記の通り、本発明の一実施形態において、ベクトルマスクレジスタk0は書き込みマスクとして使用不可である。通常k0を示すエンコーディングが書き込みマスクに使用される場合、それは0xFFFFのハードワイヤードされた書き込みマスクを選択し、有効にその命令に対し書き込みマスキングを無効にする。

0098

図示された実施形態中の汎用レジスタ325には、メモリオペランドをアドレス指定するために既存のx86アドレス指定モードと共に使用される16個の64ビットの汎用レジスタが存在する。これらのレジスタは、RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSPおよびR8〜R15という名称で参照される。

0099

図示された実施形態中、スカラ浮動小数点スタックレジスタファイル(x87スタック)345について、MMXパックド整数フラットレジスタファイル350というエイリアスが示されているが、x87スタックは、x87命令セット拡張を使用して、32/64/80ビットの浮動小数点データにスカラ浮動小数点演算を実行するために使用される8個の要素のスタックである。MMXレジスタは、64ビットのパックド整数データに対し演算を実行するために使用されるが、MMXレジスタおよびXMMレジスタ間で実行されるいくつかの演算のためのオペランドを保持するためにも使用される。

0100

本発明の代替的な実施形態は、より範囲の広いまたは狭いレジスタを使用してよい。また、本発明の代替的な実施形態は、より多い、より少ないまたは異なるレジスタファイルおよびレジスタを使用してもよい。
D.[例示的なコアアーキテクチャ、プロセッサおよびコンピュータアーキテクチャ]

0101

プロセッサコアは、異なる方法で、異なる目的のために、および異なるプロセッサ内に実装されてよい。例えば、このようなコアの実装としては次のようなものが含まれてよい。すなわち、1)汎用コンピューティング用の汎用インオーダコアインオーダコア、2)汎用コンピューティング用の高性能汎用アウトオブオーダコア、3)主にグラフィックおよび/または科学技術(スループット)コンピューティング用の専用コア。異なるプロセッサの実装としては、次のようなものが含まれてよい。すなわち、1)汎用コンピューティング用の1または複数の汎用インオーダコアおよび/または汎用コンピューティング用の1または複数の汎用アウトオブオーダコアを含むCPU、および2)主にグラフィックおよび/または科学技術(スループット)用の1または複数の専用コアを含むコプロセッサ。このような異なるプロセッサは、異なるコンピュータシステムアーキテクチャをもたらし、それには次のようなものが含まれてよい。すなわち、1)CPUとは別個のチップ上のコプロセッサ、2)CPUと同一パッケージ内の別個のダイ上にあるコプロセッサ、3)CPUと同一ダイ上のコプロセッサ(この場合、このようなコプロセッサは、統合グラフィックおよび/または科学技術(スループット)ロジック等の専用ロジック、または専用コアと呼ばれることがある)および、4)同一のダイ上に上記CPU(アプリケーションコアまたはアプリケーションプロセッサと呼ばれることがある)、上記コプロセッサおよび追加の機能を含み得るシステムオンチップ。例示的なコアアーキテクチャが次に記載され、その後に例示的なプロセッサおよびコンピュータアーキテクチャが続く。

0102

図4Aは、本発明の実施形態による、例示的なインオーダパイプラインおよび例示的なレジスタリネーミング、アウトオブオーダ発行/実行パイプラインの両方を示すブロック図である。図4Bは、本発明の実施形態による、プロセッサに含まれる、インオーダアーキテクチャコアに係る例示的な実施形態および例示的なレジスタリネーミング、アウトオブオーダ発行/実行アーキテクチャコアの両方を示すブロック図である。図4A図4B中の実線ボックスは、インオーダパイプラインおよびインオーダコアを示すが、オプションで追加される破線ボックスは、レジスタリネーミング、アウトオブオーダ発行/実行パイプラインおよびコアを示す。インオーダの態様はアウトオブオーダ態様のサブセットであると想定して、アウトオブオーダ態様について以下記載する。

0103

図4A中、プロセッサパイプライン400は、フェッチステージ402、長さデコードステージ404、デコードステージ406、割り当てステージ408、リネーミングステージ410、スケジューリングディスパッチまたは発行としても知られる)ステージ412、レジスタ読み取り/メモリ読み取りステージ414、実行ステージ416、ライトバックメモリ書き込みステージ418、例外処理ステージ422およびコミットステージ424が含まれる。

0104

図4Bは、実行エンジンユニット450に連結されたフロントエンドユニット430を含むプロセッサコア490を示し、フロントエンドユニット430および実行エンジンユニット450の両方はメモリユニット470に連結されている。コア490は縮小命令セットコンピューティング(RISC)コア、複合命令セットコンピューティングCISC)コア、超長命令語(VLIW)コア、またはハイブリッド若しくは代替的なコアタイプであってよい。さらなる別のオプションとして、コア490は、例えば、ネットワークコアまたは通信コア、圧縮エンジンコプロセッサコア、汎用コンピューティンググラフィック処理ユニット(GPGPU)コア、グラフィックコア等のような専用コアであってよい。

0105

フロントエンドユニット430は、命令キャッシュユニット434に連結された分岐予測ユニット432を含み、命令キャッシュユニット434は、命令トランスレーションルックアサイドバッファTLB)436に連結され、TLB436は命令フェッチユニット438に連結され、命令フェッチユニット438はデコードユニット440に連結される。デコードユニット440(すなわちデコーダ)は命令をデコードしてよく、および、1または複数のマイクロオペレーションマイクロコードエントリポイント、マイクロ命令、他の命令または他の制御信号を出力として生成してよく、これらは元の命令からデコードされ、あるいは元の命令を反映し、あるいは元の命令から派生する。デコードユニット440は、様々な異なるメカニズムを使用して実装されてよい。好適なメカニズムの例としては、限定はされないがルックアップテーブル、ハードウェア実装、プログラマブルロジックアレイ(PLA)、マイクロコードリードオンリメモリ(ROM)等が含まれる。一実施形態において、コア490は、特定のマクロ命令のためのマイクロコードを格納(例えば、デコードユニット440内またはフロントエンドユニット430内部)するマイクロコードROMまたは他の媒体を含む。デコードユニット440は、実行エンジンユニット450内のリネームアロケータユニット452に連結される。

0106

実行エンジンユニット450は、リタイアメントユニット454に連結されたリネーム/アロケータユニット452および1または複数のスケジューラユニット456のセットを含む。スケジューラユニット456は、予約ステーション、中央命令ウィンドウ等を含む、任意の数の異なるスケジューラを表わす。スケジューラユニット456は物理レジスタファイルユニット458に連結される。物理レジスタファイルユニット458の各々は、1または複数の物理レジスタファイルを表わし、それらの異なる1つ1つは、1または複数の異なるデータタイプを格納する。そのようなものとしては、スカラ整数、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点、状態(例えば、実行される次の命令のアドレスである命令ポインタ)等が挙げられる。一実施形態において、物理レジスタファイルユニット458はベクトルレジスタユニット、書き込みマスクレジスタユニットおよびスカラレジスタユニットを備える。これらのレジスタユニットは、アーキテクチャのベクトルレジスタ、ベクトルマスクレジスタおよび汎用レジスタを提供してよい。レジスタリネーミングおよびアウトオブオーダ実行が実装され得る様々な方法を示すため、物理レジスタファイルユニット458がリタイアメントユニット454に重ねられている(例えば、リオーダバッファおよびリタイアメントレジスタファイルを使用する、将来のファイル、履歴バッファおよびリタイアメントレジスタファイルを使用する、レジスタマップおよびレジスタプールを使用する等)。リタイアメントユニット454および物理レジスタファイルユニット458は、実行クラスタ460に連結される。実行クラスタ460は、1または複数の実行ユニット462のセットおよび1または複数のメモリアクセスユニット464のセットを含む。実行ユニット462は、様々な演算(例えば、シフト、加算、減算、乗算)を様々なタイプのデータ(例えば、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点)に行ってよい。いくつかの実施形態は、特定の関数または関数のセットに専用に割り当てられた複数の実行ユニットを含んでよく、一方で、他の実施形態は、1つのみの実行ユニットまたは、それらすべてが全関数を実行する複数の実行ユニットを含んでよい。スケジューラユニット456、物理レジスタファイルユニット458および実行クラスタ460が可能性として複数形で図示されているのは、特定の実施形態が特定のタイプのデータ/演算のために別個のパイプライン(例えば、スカラ整数のパイプライン、スカラ浮動小数点/パックド整数/パックド浮動小数点/ベクトル整数/ベクトル浮動小数点のパイプラインおよび/またはメモリアクセスパイプライン。これらの各々は独自のスケジューラユニット、物理レジスタファイルユニット、および/または実行クラスタを有する。別個のメモリアクセスパイプラインの場合、このパイプラインの実行クラスタのみがメモリアクセスユニット464を有する特定の実施形態が実装される)を形成するからである。別個のパイプラインが使用される場合、これらのパイプラインのうちの1または複数はアウトオブオーダ発行/実行であってよく、残りはインオーダであってよいことも理解されたい。

0107

メモリアクセスユニット464のセットがメモリユニット470に連結され、メモリユニット470はレベル2(L2)キャッシュユニット476に連結されたデータキャッシュユニット474に連結されたデータTLBユニット472を含む。一例示的な実施形態において、メモリアクセスユニット464は、ロードユニットストアアドレスユニット、およびストアデータユニットを含んでよく、これらの各々はメモリユニット470内のデータTLBユニット472に連結される。命令キャッシュユニット434は、メモリユニット470内のレベル2(L2)キャッシュユニット476にさらに連結される。L2キャッシュユニット476は、1または複数の他のレベルのキャッシュに連結され、最終的にメインメモリに連結される。

0108

例を挙げると、例示的なレジスタリネーミング、アウトオブオーダ発行/実行コアアーキテクチャは、パイプライン400を以下のように実装してよい。すなわち、1)命令フェッチ438がフェッチステージ402および長さデコーディングステージ404を実行する。2)デコードユニット440がデコードステージ406を実行する。3)リネーム/アロケータユニット452が割り当てステージ408およびリネーミングステージ410を実行する。4)スケジューラユニット456がスケジューリングステージ412を実行する。5)物理レジスタファイルユニット458およびメモリユニット470がレジスタ読み取り/メモリ読み取りステージ414を実行する。実行クラスタ460が実行ステージ416を実行する。6)メモリユニット470および物理レジスタファイルユニット458がライトバック/メモリ書き込みステージ418を実行する。7)様々なユニットが例外処理ステージ422に関与してよい。8)リタイアメントユニット454および物理レジスタファイルユニット458がコミットステージ424を実行する。

0109

コア490は、本明細書に記載の命令を含む、1または複数の命令セット(例えば、x86命令セット(より新しいバージョンに追加されたいくつかの拡張を持つ)、カリフォルニア州サニーベールのMIPSTechnologiesのMIPS命令セット、カリフォルニア州サニーベールのARM HoldingsのARM命令セット(NEON等のオプションの追加拡張を持つ))をサポートしてよい。一実施形態において、コア490は、パックドデータ用の命令セット拡張(例えば、AVX1、AVX2)をサポートするロジックを含み、それにより、多くのマルチメディアアプリケーションによって使用される演算がパックドデータを使用して実行されることを可能にする。

0110

コアは、マルチスレッディング(演算またはスレッドの2または2より多い並列セットの実行)をサポートしてよく、様々な方法でマルチスレッディングを実行してよいことを理解されたい。そのようなものとしては、時分割マルチスレッディング、同時マルチスレッディング(この場合、単一の物理コアは、物理コアが同時にマルチスレッディングを行うスレッドの各々に対し、論理コアを提供する)、またはこれらの組み合わせ(例えば、時分割フェッチおよび時分割デコーディング並びにインテル(登録商標)ハイパースレッディング技術等のそれら以降の同時マルチスレッディング)が含まれる。

0111

レジスタリネーミングはアウトオブオーダ実行の文脈で説明されているが、レジスタリネーミングはインオーダアーキテクチャで使用されてよいことを理解されたい。図示されたプロセッサの実施形態はまた、別個の命令キャッシュユニット434およびデータキャッシュユニット474並びに共有L2キャッシュユニット476を含むが、代替的な実施形態は、命令およびデータの両方のための例えば、レベル1(L1)内部キャッシュまたは複数のレベルの内部キャッシュのような単一の内部キャッシュを有してよい。いくつかの実施形態において、システムは、内部キャッシュ並びにコアおよび/またはプロセッサの外部にある外部キャッシュの組み合わせを含んでよい。代替的に、すべてのキャッシュは、コアおよび/またはプロセッサの外部にあってよい。

0112

図5A〜5Bは、より具体的な例示のインオーダコアアーキテクチャのブロック図を示し、コア(同一タイプおよび/または異なるタイプの他のコアを含む)はチップ内のいくつかの論理ブロックの1つであろう。その適用に応じ、論理ブロックは、何らかの固有機能ロジック、メモリI/Oインタフェースおよび他の必要なI/Oロジックを備えた高帯域幅の相互接続ネットワーク(例えば、リングネットワーク)を介して通信する。

0113

図5Aは、本発明の実施形態による、オンダイ相互接続ネットワーク502への接続を備え、且つ、レベル2(L2)キャッシュ504のローカルサブセットを備えた単一のプロセッサコアのブロック図である。一実施形態において、命令デコーダ500は、パックドデータ命令セット拡張を備えたx86命令セットをサポートする。L1キャッシュ506は、キャッシュメモリからスカラユニットおよびベクトルユニットへと読み出す低レイテンシアクセスを可能にする。一実施形態(設計を簡易化した)において、スカラユニット508およびベクトルユニット510は、別個のレジスタセット(それぞれスカラレジスタ512およびベクトルレジスタ514)を使用し、それらの間で転送されたデータはメモリに書き込まれた後、レベル1(L1)キャッシュ506からリードバックされる一方で、本発明の代替的な実施形態は、異なるアプローチ(例えば、単一のレジスタセットを使用する、またはデータが書き込みおよびリードバックされることなく、2つのレジスタファイル間で転送されることを可能にする通信パスを含む)を使用してよい。

0114

L2キャッシュのローカルサブセット504は、1つのプロセッサコアにつき1つのローカルサブセットとして、別個の複数のローカルサブセットに分割されるグローバルL2キャッシュの一部である。各プロセッサコアは、プロセッサコア自身のL2キャッシュ504のローカルサブセットへのダイレクトアクセスパスを有する。プロセッサコアによって読み取られたデータは、そのL2キャッシュサブセット504に格納され、当該データは、他のプロセッサコアが、自身のローカルL2キャッシュサブセットにアクセスするのと並列的に、迅速にアクセス可能である。プロセッサコアによって書き込まれたデータは、自身のL2キャッシュサブセット504に格納され、必要な場合、他のサブセットからはフラッシュされる。リングネットワークは、共有データのためのコヒーレンシ保証する。リングネットワークは双方向であり、プロセッサコア、L2キャッシュおよび他の論理ブロック等のエージェントが、チップ内で互いに通信することを可能にする。各リングデータパスは、一方向当たり1012ビット幅である。

0115

図5Bは、本発明の実施形態による、図5Aのプロセッサコアの一部の拡大図である。図5Bには、L1キャッシュ504の一部であるL1データキャッシュ506Aに加え、ベクトルユニット510およびベクトルレジスタ514に関しより詳細なものが含まれる。具体的には、ベクトルユニット510は、16幅ベクトル処理ユニット(VPU)(16幅ALU528を参照)であり、整数命令、単精度浮動命令および倍精度浮動命令のうちの1または複数を実行する。VPUは、スウィズルユニット520を用いるレジスタ入力のスウィズル、数値変換ユニット522A〜Bを用いる数値変換およびメモリ入力での複製ユニット524を用いる複製をサポートする。書き込みマスクレジスタ526は、結果ベクトル書き込みのプレディケートを可能にする。

0116

図6は、本発明の実施形態による、プロセッサ600のブロック図であり、当該プロセッサは、2以上のコアを有してよく、統合メモリコントローラを有してよく、統合グラフィックを有してよい。図6中の実線ボックスは、単一のコア602A、システムエージェント610、1または複数のバスコントローラユニット616のセットを備えたプロセッサ600を示す一方で、破線ボックスのオプションの追加は、複数のコア602A〜N、システムエージェントユニット610内の1または複数の統合メモリコントローラユニット614のセット、および専用ロジック608を備えた代替的なプロセッサ600を示す。

0117

故に、プロセッサ600の異なる実装は、次のもの、すなわち1)統合グラフィックおよび/または科学技術(スループット)ロジック(1または複数のコアを含んでよい)である専用ロジック608と、1または複数の汎用コアであるコア602A〜N(例えば、汎用インオーダコア、汎用アウトオブオーダコア、それら2つの組み合わせ)を有するCPU、2)主にグラフィックおよび/または科学技術(スループット)向けの多数の専用コアであるコア602A〜Nを有するコプロセッサ、並びに3)多数の汎用インオーダコアであるコア602A〜Nを有するコプロセッサ、を含んでよい。故に、プロセッサ600は、例えば、ネットワークプロセッサまたは通信プロセッサ、圧縮エンジン、グラフィックプロセッサ、GPGPU(汎用グラフィック処理ユニット)、高スループット集積コア(MIC)コプロセッサ(30または30より多いコアを含む)、組み込みプロセッサ等のような汎用プロセッサ、コプロセッサ、または専用プロセッサであってよい。プロセッサは、1または複数のチップ上に実装されてよい。プロセッサ600は、例えば、BiCMOS、CMOSまたはNMOS等の複数のプロセス技術のうちの任意のものを使用する1または複数の基板の一部であってよく、および/または当該基板上に実装されてよい。

0118

メモリ階層は、コア内の1または複数のレベルのキャッシュ、共有キャッシュユニット606のセットまたは1若しくは複数の共有キャッシュユニット606、および統合メモリコントローラユニット614のセットに連結された外部メモリ(不図示)を含む。共有キャッシュユニットのセット606は、レベル2(L2)、レベル3(L3)、レベル4(L4)等の1または複数の中レベルキャッシュまたは他のレベルのキャッシュ、ラストレベルキャッシュ(LLC)および/またはそれらの組み合わせを含んでよい。一実施形態において、リングベース相互接続ユニット612は、統合グラフィックロジック608、共有キャッシュユニット606のセットおよびシステムエージェントユニット610/統合メモリコントローラユニット614を相互接続する一方で、代替的な実施形態は、このようなユニットを相互接続するための任意の数の周知技術を使用してよい。一実施形態において、コヒーレンシは、1または複数のキャッシュユニット606およびコア602A〜N間で維持される。

0119

いくつかの実施形態において、コア602A〜Nのうちの1または複数は、マルチスレッディングが可能である。システムエージェント610は、コア602A〜Nを調整および操作するそれらのコンポーネントを含む。システムエージェントユニット610は、例えば、電力制御ユニット(PCU)およびディスプレイユニットを含んでよい。PCUは、コア602A〜Nおよび統合グラフィックロジック608の電力状態統制するために必要なロジックおよびコンポーネントであってよい、またはそれらを含んでよい。ディスプレイユニットは、1または複数の外部接続されたディスプレイを駆動するためのものである。

0120

コア602A〜Nは、アーキテクチャ命令セットの観点から同種または異種であってよい。すなわち、コア602A〜Nのうち2または2より多くは、同一命令セットを実行可能であってよいが、他のものはその命令セットのサブセットのみまたは異なる命令セットを実行可能であってよい。

0121

図7図10は、例示的なコンピュータアーキテクチャのブロック図である。ラップトップデスクトップハンドヘルドPC、携帯情報端末エンジニアリングワークステーションサーバネットワークデバイスネットワークハブ、スイッチ、組み込みプロセッサ、デジタル信号プロセッサ(DSP)、グラフィックデバイスビデオゲームデバイス、セットトップボックスマイクロコントローラ携帯電話ポータブルメディアプレーヤハンドヘルドデバイスおよび様々な他の電子デバイスのための当該技術分野で既知の他のシステム設計および構成も好適である。一般的に、本明細書に開示のプロセッサおよび/または他の実行ロジックを組み込み可能な非常に多種多様なシステムまたは電子デバイスが概して好適である。

0122

ここで図7を参照すると、本発明の一実施形態によるシステム700のブロック図が示されている。システム700は、1または複数のプロセッサ710、715を含んでよく、当該1または複数のプロセッサ710、715は、コントローラハブ720に連結される。一実施形態において、コントローラハブ720は、グラフィックメモリコントローラハブGMCH)790および入/出力ハブ(IOH)750(別個のチップ上に存在してよい)を含む。GMCH790は、メモリ740およびコプロセッサ745が連結されたメモリコントローラおよびグラフィックコントローラを含む。IOH750は、入出力(I/O)デバイス760をGMCH790に連結する。代替的に、メモリコントローラおよびグラフィックコントローラの一方または両方がプロセッサ内に統合され(本明細書に記載の通り)、メモリ740およびコプロセッサ745は、プロセッサ710と、単一のチップ内のIOH750を持つコントローラハブ720とに直接連結される。

0123

図7中、破線を用いて、追加のプロセッサ715がオプションの性質であることが示されている。各プロセッサ710、715は、本明細書に記載の処理コアのうちの1または複数を含んでよく、プロセッサ600の何らかのバージョンであってよい。

0124

メモリ740は、例えば、ダイナミックランダムアクセスメモリDRAM)、相変化メモリPCM)、またはこれら2つの組み合わせであってよい。少なくとも1つの実施形態について、コントローラハブ720は、フロントサイドバスFSB)等のマルチドロップバス、QuickPathインターコネクト(QPI)等のポイントツーポイントインタフェースまたは類似の接続795を介して、プロセッサ710、715と通信する。

0125

一実施形態において、コプロセッサ745は、例えば、高スループットMICプロセッサ、ネットワークプロセッサまたは通信プロセッサプロセッサ、圧縮エンジン、グラフィックプロセッサ、GPGPU、組み込みプロセッサ等のような専用プロセッサである。一実施形態において、コントローラハブ720は統合グラフィックアクセラレータを含んでよい。

0126

物理リソース710と715との間には、アーキテクチャ上、マイクロアーキテクチャ上、熱的、電力消費特性等を含む利点の様々な基準に関して、様々な差異が存在し得る。

0127

一実施形態において、プロセッサ710は、汎用タイプデータ処理演算を制御する命令を実行する。コプロセッサ命令が命令内に埋め込まれてよい。プロセッサ710は、これらのコプロセッサ命令を取り付けられたコプロセッサ745によって実行されるべきタイプのものであると認識する。従って、プロセッサ710はこれらのコプロセッサ命令(またはコプロセッサ命令を表わす制御信号)を、コプロセッサ745へのコプロセッサバスまたは他の相互接続上に発行する。コプロセッサ745はコプロセッサ命令を受け取り、受信されたコプロセッサ命令を実行する。

0128

ここで図8を参照すると、本発明の一実施形態による第1のより具体的な例示的システム800のブロック図を示す。図8に図示の通り、マルチプロセッサシステム800は、ポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続850を介して連結された第1のプロセッサ870および第2のプロセッサ880を含む。プロセッサ870および880の各々は、プロセッサ600の何らかのバージョンであってよい。本発明の一実施形態において、プロセッサ870および880は、それぞれプロセッサ710および715である一方で、コプロセッサ838はコプロセッサ745である。別の実施形態においては、プロセッサ870および880は、それぞれプロセッサ710およびコプロセッサ745である。

0129

プロセッサ870および880は、それぞれ統合メモリコントローラ(IMC)ユニット872および882を含むように図示されている。プロセッサ870はまた、そのバスコントローラユニットの一部として、ポイントツーポイント(P−P)インタフェース876および878を含み、同様に第2のプロセッサ880はP−Pインタフェース886および888を含む。プロセッサ870、880は、P−Pインタフェース回路878、888を使用して、ポイントツーポイント(P−P)インタフェース850を介して情報を交換してよい。図8に図示の通り、IMC872および882はプロセッサをそれぞれのメモリ、すなわちメモリ832およびメモリ834に連結する。メモリ832およびメモリ834は、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であってよい。

0130

プロセッサ870、880はそれぞれ、ポイントツーポイントインタフェース回路876、894、886、898を使用して、個々のP−Pインタフェース852、854を介して、チップセット890と情報を交換してよい。随意で、チップセット890は、高性能インタフェース839を介してコプロセッサ838と情報を交換してよい。一実施形態において、コプロセッサ838は、例えば、高スループットMICプロセッサ、ネットワークプロセッサまたは通信プロセッサプロセッサ、圧縮エンジン、グラフィックプロセッサ、GPGPU、組み込みプロセッサ等のような専用プロセッサである。

0131

共有キャッシュ(不図示)が、いずれかのプロセッサの内部または両方のプロセッサの外部に含まれてよく、共有キャッシュはさらに当該プロセッサとP‐P相互接続を介して接続されていてよく、その結果、プロセッサが低電力モードの場合、いずれかまたは両方のプロセッサのローカルキャッシュ情報が共有キャッシュ内に格納され得るようになる。

0132

チップセット890が、インタフェース896を介して第1のバス816に連結されてよい。一実施形態において、第1のバス816はペリフェラルコンポーネントインターコネクト(PCI)バス、すなわちPCI Expressバス若しくは別の第3世代I/O相接続バス等のバスであってよいが、本発明の範囲はそのようには限定されない。

0133

図8に図示の通り、様々なI/Oデバイス814がバスブリッジ818と共に第1のバス816に連結されてよく、バスブリッジ818は第1のバス816を第2のバス820に連結する。一実施形態において、コプロセッサ、高スループットMICプロセッサ、GPGPUのアクセラレータ(例えば、グラフィックアクセラレータまたはデジタル信号処理(DSP)ユニット等)、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサ等の1または複数の追加のプロセッサ815が第1のバス816に連結される。一実施形態において、第2のバス820はローピンカウントLPC)バスであってよい。一実施形態において、様々なデバイスが第2のバス820に連結されてよく、そのようなものとしては、例えば、キーボードおよび/またはマウス822、通信デバイス827および命令/コードおよびデータ830を含み得るディスクドライブまたは他の大容量ストレージデバイス等のストレージユニット828が含まれる。さらに、オーディオI/O824が第2のバス820に連結されてよい。他のアーキテクチャも可能であることに留意されたい。例えば、図8のポイントツーポイントアーキテクチャの代わりに、システムはマルチドロップバスまたは他のこのようなアーキテクチャを実装してよい。

0134

ここで図9を参照すると、本発明の実施形態による、第2のより具体的な例示的システム900のブロック図が示されている。図8および図9中で同様の要素は同様の参照符号が付されており、図9の他の態様を不明瞭にするのを回避すべく、図8の特定の態様は図9で省略されている。

0135

図9は、プロセッサ870、880が統合メモリおよびI/O制御ロジック(「CL」)872および882をそれぞれ含んでよいことを示す。故に、CL872、882は、統合メモリコントローラユニットを含み、I/O制御ロジックを含む。図9は、メモリ832、834がCL872、882に連結されるだけでなく、I/Oデバイス914も制御ロジック872、882に連結されることも示している。レガシI/Oデバイス915がチップセット890に連結される。

0136

ここで図10を参照すると、本発明の一実施形態によるSoC 1000のブロック図が示されている。図6中と同様の要素は同一の参照符号が付されている。また、破線ボックスは、より高度なSoC上でのオプションの機能である。図10中、相互接続ユニット1002は、アプリケーションプロセッサ1010と、システムエージェントユニット610と、バスコントローラユニット616と、統合メモリコントローラユニット614と、コプロセッサ1020のセットまたは1若しくは複数のコプロセッサ1020と、スタティックランダムアクセスメモリ(SRAM)ユニット1030と、ダイレクトメモリアクセスDMA)ユニット1032と、1または複数の外部ディスプレイに連結するためのディスプレイユニット1040とに連結される。アプリケーションプロセッサ1010は、1または複数のコア202A〜Nのセットおよび共有キャッシュユニット606を含む。コプロセッサ1020のセットまたは1若しくは複数のコプロセッサ1020は、統合グラフィックロジック、イメージプロセッサオーディオプロセッサおよびビデオプロセッサを含んでよい。一実施形態において、コプロセッサ1020は、例えば、ネットワークプロセッサまたは通信プロセッサ、圧縮エンジン、GPGPU、高スループットMICプロセッサ、組み込みプロセッサ等のような専用プロセッサを含む。

0137

本明細書に開示のメカニズムに係る実施形態は、ハードウェア、ソフトウェア、ファームウェアまたはこのような実装アプローチの組み合わせで実装されてよい。本発明の実施形態は、少なくとも1つのプロセッサ、ストレージシステム揮発性および不揮発性のメモリ並びに/またはストレージ要素を含む)、少なくとも1つの入力デバイスおよび少なくとも1つの出力デバイスを備えるプログラム可能なシステム上で実行されるコンピュータプログラムまたはプログラムコードとして実装されてよい。

0138

図8に図示されたコード830等のプログラムコードは、本明細書に記載の機能を実行するための命令を入力するため、および出力情報を生成するために適用されてよい。出力情報は、1または複数の出力デバイスに既知の態様で適用されてよい。本願の目的において、処理システムには、例えば、デジタル信号プロセッサ(DSP)、マイクロコントローラ、特定用途向け集積回路ASIC)、またはマイクロプロセッサ等のプロセッサを有する任意のシステムが含まれる。

0139

プログラムコードは、処理システムと通信するために、高水準の手順型プログラミング言語またはオブジェクト指向型プログラミング言語で実装されてよい。必要であれば、プログラムコードはまた、アセンブリ言語または機械言語で実装されてもよい。実際、本明細書に記載のメカニズムは、いずれの特定のプログラミング言語にも範囲限定されない。いずれの場合においても、言語はコンパイル型言語または解釈型言語であってよい。

0140

少なくとも1つの実施形態に係る1または複数の態様は、機械可読媒体上に格納された、プロセッサ内で様々なロジックを表わす典型的命令によって実装されてよく、当該命令は機械による読み取り時に、機械に対し、本明細書に記載の技術を実行するためのロジックを生成させる。このような「IPコア」として知られる典型的なものが、有形の機械可読媒体上に格納され、様々な顧客または製造施設に供給され、実際にロジックまたはプロセッサを作成する製造機械にロードされてよい。

0141

このような機械可読記録媒体としては、限定はされないが、機械またはデバイスによって製造または形成される複数の物品から成る非一時的な有形の構成が含まれてよく、それらとしては、ハードディスクフロッピー(登録商標)ディスク光ディスクコンパクトディスクリードオンリメモリ(CD‐ROM)、コンパクトディスクリライタブル(CD‐RW)、および光磁気ディスクを含む任意の他のタイプのディスク、リードオンリメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)等のランダムアクセスメモリ(RAM)、消去可プログラマブルリードオンリメモリ(EPROM)、フラッシュメモリ電気的消去可能プログラマブルリードオンリメモリ(EEPROM)、相変化メモリ(PCM)等の半導体デバイス磁気カード若しくは光カードといった記録媒体または電子的命令を格納するのに好適な任意の他のタイプの媒体が含まれる。

0142

従って、また、本発明の実施形態は、命令を含む、または本明細書に記載の構造、回路、装置、プロセッサおよび/またはシステム機能を定義するハードウェア記述言語HDL)等の設計データを含む非一時的な有形の機械可読媒体を含む。また、このような実施形態はプログラム製品としても称されてよい。

0143

いくつかの場合において、命令コンバータが使用され、命令をソース命令セットからターゲット命令セットへと変換してよい。例えば、命令コンバータは、ある命令を、コアによって処理されるべき1または複数の他の命令へと、トランスレート(例えば、静的バイナリ変換、動的コンパイルを含む動的バイナリ変換を使用して)、モーフィングエミュレート、またはそれら以外の方法による変換を行ってよい。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、またはこれらの組み合わせで実装されてよい。命令コンバータは、プロセッサ内、プロセッサ外、または部分的にプロセッサ内または部分的にプロセッサ外に存在してよい。

0144

図11は、本発明の実施形態による、ソース命令セット内のバイナリ命令をターゲット命令セット内のバイナリ命令に変換するためのソフトウェア命令コンバータの使用を対比するブロック図である。図示された実施形態において、命令コンバータはソフトウェア命令コンバータであるものの、代替的に、命令コンバータはソフトウェア、ファームウェア、ハードウェアまたはこれらの様々な組み合わせで実装されてもよい。図11は、高水準言語1102のプログラムが、x86バイナリコード1106を生成するx86コンパイラ1104を使用してコンパイルされ得ることを示しており、当該x86バイナリコード1106は、少なくとも1つのx86命令セットコアを持つプロセッサ1116によってネイティブに実行されてよい。少なくとも1つのx86命令セットコアを持つプロセッサ1116は、少なくとも1つのx86命令セットコアを持つインテルプロセッサと実質的に同一の諸機能を実行できる任意のプロセッサを表わしており、これは次のように行う。すなわち、少なくとも1つのx86命令セットコアを持つインテルプロセッサと実質的に同一の結果を得るべく、(1)インテルx86命令セットコアの命令セットの大部分、または(2)少なくとも1つのx86命令セットコアを持つインテルプロセッサ上での実行を目的とするアプリケーションまたは他のソフトウェアのオブジェクトコードバージョン、を互換性のある状態で実行またはそれ以外の方法で処理することによってである。x86コンパイラ1104は、x86バイナリコード1106(例えばオブジェクトコード)を生成するように動作可能なコンパイラを表わし、当該x86バイナリコード1106は、追加のリンク処理と共に、または追加のリンク処理なしに、少なくとも1つのx86命令セットコアを持つプロセッサ1116上で実行可能である。同様に、図11は、高水準言語1102のプログラムが、代替的な命令セットバイナリコード1110を生成する代替的な命令セットコンパイラ1108を使用してコンパイルされ得ることを示しており、当該代替的な命令セットバイナリコード1110は、少なくとも1つのx86命令セットコアを持たないプロセッサ1114(例えば、カリフォルニア州サニーベールのMIPSTechnologiesのMIPS命令セットを実行する、および/または、カリフォルニア州サニーベールのARM HoldingsのARM命令セットを実行するコアを持つプロセッサ)によってネイティブに実行されてよい。命令コンバータ1112は、x86バイナリコード1106を、x86命令セットコアを持たないプロセッサ1114によってネイティブに実行可能なコードに変換されるのに使用される。これが可能な命令コンバータの作成は難しいので、この変換されたコードは、代替的な命令セットバイナリコード1110と同じである可能性は低いが、しかしながら、変換されたコードは、一般的な演算を達成し、代替的な命令セットに属する命令で構成されるであろう。故に、命令コンバータ1112は、ソフトウェア、ファームウェア、ハードウェアまたはこれらの組み合わせを表わし、それらは、エミュレーションシミュレーションまたは任意の他の処理を介して、x86命令セットプロセッサまたはコアを有さないプロセッサまたは他の電子デバイスが、x86バイナリコード1106を実行できるようにする。
[ベクトルビット反転を実行するための方法および装置]

0145

複数のビット操作ルーチンを効率的に実装するために、ベクトルビット反転演算が必要となる。本発明の一実施形態は、ソースレジスタ内に格納された隣接するビットまたはビット群の位置をスワップするベクトルビット反転命令を含む。特に、ベクトルビット反転命令の一実施形態は即値により制御され、当該即値は反転/スワップされるビット群のサイズを指定する。例えば、一実施形態において、即値1は個々のビットが反転されることを示し、即値2はビットのペアが反転されることを示し、即値4はニブル(4ビット)が反転されることを示し、即値8はバイトが反転されることを示し、即値16はワードが反転されることを示し、即値32はダブルワードが反転されることを示す。ビット反転命令の結果は、デスティネーションレジスタ内に格納される。また、モードは3つのビットから成る即値を使用してエンコードされてよい。例えば、1ビットは000、2ビットは001、4ビットは010、8ビットは011、16ビットは100、および32ビットは101といった具合である。また、即値を使用せず、その情報が命令自体の中に直接エンコードされてもよく、当該情報は各ビットサイズに対する命令のいくつかのバージョンを有してよい(例えば、vrevcross1、vrevcross2、vrevcross4等)。

0146

図12に図示の通り、本発明の実施形態が実装されてよい例示的なプロセッサ1255は、ベクトルビット反転命令をデコーディングするためのベクトルビット反転デコードロジック1231を備えたデコーダ1230およびデコードされたビット反転命令を実行するためのビット反転実行ロジック1241を備えた実行ロジック1240を含む。

0147

例示的なプロセッサに係る追加的な詳細についてここで説明する。しかしながら、本発明の根本的な原理は、いずれの特定のタイプのプロセッサアーキテクチャにも限定されないことに留意されたい。

0148

図示されたプロセッサアーキテクチャは、一連の汎用レジスタ(GPR)1205、一連のベクトルレジスタ1206および一連のマスクレジスタ1207を含む。一実施形態において、複数のベクトルデータ要素が各ベクトルレジスタ1206にパックされており、各ベクトルレジスタ1206は、2個の256ビット値、4個の128ビット値、8個の64ビット値、16個の32ビット値等を格納するために512ビット幅を有してよい。しかしながら、本発明の根本的な原理はいずれの特定のサイズ/タイプのベクトルデータにも限定されない。一実施形態において、マスクレジスタ1207は、ベクトルレジスタ1206内に格納された値に対しビットマスク演算を実行するために使用される8個の64ビットのオペランドマスクレジスタ(例えば、上記の通りマスクレジスタk0〜k7として実装)を含む。しかしながら、本発明の根本的な原理はいずれの特定のマスクレジスタのサイズ/タイプにも限定されない。

0149

簡単にするために、単一のプロセッサコア(「コア0」)の詳細が図12中に示されている。しかしながら、図12に図示の各コアは、コア0と同一のロジックセットを有してよいことを理解されたい。例えば、各コアは、指定されたキャッシュ管理ポリシーに従い、命令およびデータをキャッシュするための専用のレベル1(L1)キャッシュ1212およびレベル2(L2)キャッシュ1211を含んでよい。L1キャッシュ1212は、命令を格納するための別個の命令キャッシュ1220およびデータを格納するための別個のデータキャッシュ1221を含む。様々なプロセッサキャッシュ内に格納された命令およびデータは、固定サイズ(例えば、64、128、512バイト長)であってよいキャッシュラインの粒度で管理される。この例示的な実施形態の各コアは、メインメモリ1200および/または共有レベル3(L3)キャッシュ1216から命令をフェッチするための命令フェッチユニット1210、命令をデコーディング(例えば、プログラム命令をマイクロオペレーションまたは「μop」へとデコーディング)するためのデコードユニット1220、命令を実行するための実行ユニット1240、および命令をリタイアし、結果をライトバックするためのライトバックユニット1250を有する。

0150

命令フェッチユニット1210は、メモリ1200(または複数のキャッシュのうちの1つ)からフェッチされる次の命令のアドレスを格納するための次の命令ポインタ1203、アドレス変換速度を改善すべく最近使用された仮想命令アドレスと物理命令アドレスのマップを格納するための命令トランスレーションルックアサイドバッファ(ITLB)1204、命令分岐アドレス投機的予測するための分岐予測ユニット1202、および分岐アドレスおよびターゲットアドレスを格納するための分岐ターゲットバッファBTB)1201を含む、様々な周知のコンポーネントを含む。いったんフェッチされた命令は、その後デコードユニット1230、実行ユニット1240およびライトバックユニット1250を含む命令パイプラインの残りのステージにストリームされる。これらのユニットの各々の構造および機能は当業者に十分理解されており、本発明の異なる実施形態の関連態様を不明瞭にするのを避けるべく、ここでは詳細に記載しない。

0151

上記の通り、一実施形態において、ベクトルビット反転命令は、即値の制御下、ソースレジスタ内に格納された隣接するビットまたはビット群の位置をスワップし、その結果をデスティネーションレジスタに格納する。即値は反転/スワップされるビット群のサイズを指定する。一実施形態において、2のべき乗のサイズを持つビット群のみが許容される結果、すべてのビット群はスワップするペアを有することになる。

0152

図13は、スワップされるビットまたはビット群を格納するための第1のソースレジスタSRC1 1301およびベクトルビット反転命令の結果を格納するためのデスティネーションレジスタDST 1302を含む、例示的な実施形態を示す。一実施形態において、SRC1およびDSTは、512ビットのベクトルレジスタ(例えば、ZMM0、ZMM1等)にパックされた64ビットのデータを含む。しかしながら、上記の通り、本発明の根本的な原理は、いずれの特定のサイズ/タイプのオペランドまたはレジスタにも限定されない。簡単にするため、SRC1 1301およびDST1302に格納されたデータの一部のみが図13に示されていることに留意されたい。

0153

演算では、ベクトルビット反転ロジック1300(上記の通り、プロセッサパイプラインのデコードステージおよび実行ステージの両方にロジックを含んでよい)は、ソースレジスタSRC1 1301のビットまたはビット群を、即値1303で提供される制御値に基づいて、デスティネーションレジスタDST1302にスワップする。図13に示される具体例では、即値1303は1に設定されており、これは個々のビットがスワップされることを示す。その結果、ビット1およびビット0の位置がスワップされ、同様にビット2およびビット3の位置、ビット4およびビット5の位置、ビット6およびビット7の位置、ビット8およびビット9の位置がスワップされ、これがビット62およびビット63まで行われる。一実施形態において、ベクトルビット反転ロジック1300は、即値の制御下で、ソースレジスタSRC1 1301のビット群を、デスティネーションレジスタDST1302に反転するための1または複数のマルチプレクサのセットを備える。

0154

図14は、即値1303が値2を有する実施形態を示し、これはビットのペアがスワップされることを示す。故に、ベクトルビット反転ロジック1300は、図示の通り、ビットのペア0‐1をビットのペア2‐3と、ビットのペア4‐5をビットのペア6‐7と、ビットのペア8‐9をビットのペア10‐11とスワップし、これはビットのペア60‐61とビットのペア62‐63まで行われる。

0155

図15は、即値1303が値4を有する実施形態を示し、これはニブル(4ビット群)がスワップされることを示す。故に、ベクトルビット反転ロジック1300は、ビット0‐3をビット4‐7と、ビット8‐11をビット12‐15と、ビット16‐19をビット20‐23とスワップし、これはビット56‐59がビット60‐63とスワップされるまで行われる。

0156

図16は、即値1303が値8を有する実施形態を示し、これはバイトがスワップされることを示す。故に、図示の通り、ベクトルビット反転ロジック1300は、バイト0‐7をバイト8‐15と、バイト16‐23をバイト24‐31とスワップし、これはバイト48‐55がバイト56‐63とスワップされるまで行われる。

0157

図17は、即値1303が値16を有する実施形態を示し、これはワードがスワップされることを示す。故に、図示の通り、ベクトルビット反転ロジック1300は、ワード0‐15をワード16‐31とスワップし、ワード32‐47をワード48‐63とスワップする。

0158

最後に、図18は、即値1303が値32を有する実施形態を示し、これはダブルワードがスワップされることを示す。故に、図示の通り、ベクトルビット反転ロジック1300は、ダブルワード0‐31をダブルワード32‐63とスワップする。

0159

図19に、本発明の一実施形態による方法が図示されている。方法は、上記のアーキテクチャの文脈において実行されてよいが、当該方法はいずれの特定のシステムアーキテクチャにも限定されない。

0160

1901において、ベクトルビット反転命令がシステムメモリからフェッチされる、またはキャッシュ(例えば、L1、L2またはL3キャッシュ)から読み取られる。1902において、ベクトルビット反転命令のデコーディング/実行に応答して、反転/スワップされる入力ベクトルデータがソースレジスタ内に格納される。上記の通り、一実施形態において、ソースレジスタは512ビットのベクトルレジスタであり、反転/スワップされるベクトルデータは、当該ベクトルレジスタ内にパックされた1または複数のデータ要素(例えば64ビット)を含む。1903において、ベクトルビット反転を実行するのに必要な制御データが、命令の即値から提供される。1904において、即値に従い、個々のビットまたはビット群が反転される。上記の通り、一実施形態において、即値1は個々のビットが反転されることを示し、即値2はビットのペアが反転されることを示し、即値4はニブル(4ビット)が反転されることを示し、即値8はバイトが反転されることを示し、即値16はワードが反転されることを示し、即値32はダブルワードが反転されることを示す。1905において、反転されたビットまたはビット群を含むデータがデスティネーションレジスタ内に格納され、デスティネーションレジスタは上記の通り、もう一つの512ビットのベクトルレジスタであってよい。その後、反転されたビットまたはビット群は、1または複数の追加の命令のソースとして使用されてよい。

0161

例示であり限定ではないが、ベクトルデータ要素の全ビットを完全に反転するために、一連のビット反転命令が実行されてよい。例えば、即値32、16、8、4、2および1を使用し、デスティネーション結果をそれぞれ後続の命令のソースとして使用して、一連のベクトルビット反転命令が64ビット値に実行される場合、64ビット値の全ビットが最後のデスティネーションレジスタで反転されることになる。図20にこの演算の一部が図示されており、そこにはソースレジスタ2001内において7‐0まで順序付けられた初期ビットセットが示されている。図示の通り、第1のベクトルビット反転命令が即値4を用いて実行され、ビット3‐0およびビット7‐4がデスティネーションレジスタ2002内で反転される。デスティネーションレジスタ2002は次に、第2のベクトルビット反転命令のソースレジスタとして使用される。第2のビット反転命令は即値2を有し、ビット3‐2とビット1‐0を反転させ、ビット7‐6とビット5‐4を反転させ、結果をデスティネーションレジスタ2003に格納する。最後に、第3のビット反転命令が、即値1を用いてレジスタ2003のデータを使用して実行され、ビット1とビット0を反転させ、ビット3とビット2を反転させ、ビット5とビット4を反転させ、ビット7とビット6を反転させ、初期セット(76543210)から完全に反転されたビットのセット(01234567)に到達する。

0162

一実施形態において、EVEXエンコード実装については、第1のソースオペランド、第2のソースオペランドおよびデスティネーションオペランドはすべてZMMレジスタである。一実施形態において、ベクトルビット反転命令は、以下の形式を取る。ここでDESTはデスティネーションであり、SRC1は反転/スワップされるデータを含むソースを備える。
VPREVSTEPQ DEST, SRC1 ,IMM8

0163

また、以下の擬似コードは、本発明の一実施形態により実行される代表的な演算を提供する。

0164

このように、KL=8およびVL=512と想定すると、FORループ(jに基づく)が使用され、異なる64ビットのクワッドワードの各々を選択する。ビット群は当該クワッドワード内で識別される。「EVEX.b AND SRC3 *is memory*」を持つIFステートメントは、「b」ビットがEVEXビットフィールド内に設定される場合(通常、ソースブロードキャスト、ラウンド制御(L'Lとの組み合わせ)または抑制例外に使用される)およびソースデータがシステムメモリから読み取られる場合、単一の64ビットソース値が使用される(すなわち、j=0)ことを示す。さもなければ、使用されるデータ要素は、jの現在の値に基づいて選択される。hを含むIFステートメントおよびELSEステートメントは即値(h:=IMM8 [5:0])に従い、反転されるデータ要素のサイズを指定し、反転される特定のビットフィールドを識別するbの値を設定する。
[ベクトルビット反転およびクロスを実行するための方法および装置]

0165

本発明の一実施形態は上記のベクトルビット反転を実装するが、また、反転されたビットまたはビット群を第2のソースのデータと結合する能力も提供する。特に、一実施形態においてベクトルビット反転およびクロス命令が使用され、当該命令は第1のソースの要素内のビット群の反転を実行し、且つ、それらのビット群を、ビット群を交互に選択することによって、第2のソースと結合する。命令の演算は、即値によって制御されてよく、ビット5‐0は、ビット群のサイズを制御し、一方、ビット6は2つのソースの結合を有効または無効にする。また、結合の順序はビット7によって制御可能である。

0166

演算では、ビット群が上記の通りペアにされてよく、1ビットから32ビットの範囲内のサイズのビットブロックを形成する。2のべき乗のサイズを持つビット群のみが許容される結果、すべてのビット群がペアを有することになる。各グループは、その隣接するものとペアにされ、隣接するものと交換(スワップ)される。スワップ後且つ即値ビット6が設定されている場合、演算結果は、一方のソースまたは他方のソースからビット群を交互に選択することによって、他方のソースオペランドと結合される。一実施形態において、選択される第1のオペランドはビット7によって制御される(例えば、0はSRC2から最初に選択する、1はSRC3から最初に選択する)。

0167

図21に図示の通り、本発明の実施形態が実装されてよい例示的なプロセッサ1255は、ベクトルビット反転およびクロス命令をデコーディングするためのベクトルビット反転およびクロスデコードロジック2131を備えたデコーダ1230、デコードされたビット反転およびクロス命令を実行するためのビット反転およびクロス実行ロジック2141を備えた実行ロジック1240を含む。例示的なプロセッサ1255の追加的な詳細については、図12を参照して上記されている。しかしながら、本発明の根本的な原理は、いずれの特定のタイプのプロセッサアーキテクチャにも限定されないことに留意されたい。

0168

図22は例示的な実施形態を示し、そこには、ベクトルビット反転およびクロスロジック2200によって処理されるソースビットまたはビット群を格納するための第1のソースレジスタSRC3 2201および第2のソースレジスタSCR2 2202が含まれる。ベクトルビット反転およびクロスロジック2200によって実行された、ベクトルビット反転およびクロス演算の結果を格納するためのデスティネーションレジスタDST2204も図示されている。一実施形態において、SRC2 2202、SRC3 2201およびDST2204は、512ビットのベクトルレジスタ(例えば、ZMM0、ZMM1等)にパックされた64ビットのデータを含む。しかしながら、上記の通り、本発明の根本的な原理は、いずれの特定のサイズ/タイプのオペランドまたはレジスタにも限定されない。

0169

演算では、ベクトルビット反転およびクロスロジック2200(上記の通り、プロセッサパイプラインのデコードステージおよび実行ステージの両方においてロジックを含んでよい)は、即値2203の値の制御下、上記のような反転演算を実行する。図22に示される具体例では、即値のビット0‐5は、反転演算が16ビットのデータ群(すなわちワード)に対し実行されることを示す。故に、図示された例におけるSRC3 2201内の各要素A0‐A3およびSRC2 2202内の各要素B0‐B3は16ビット長である。図示の通り、即値に応答して、ベクトルビット反転およびクロスロジック2200は、第1のソースレジスタであるSRC3 2201内のデータに反転を実行する(A3をA2とスワップし、A1をA0とスワップする)。一実施形態において、ベクトルビット反転およびクロスロジック2200は、即値の制御下、ソースレジスタSRC1 1301のビット群を反転し且つデータ要素をインタリーブして、デスティネーションレジスタDST1302内に結果を生成するための1または複数のマルチプレクサのセットを含む。

0170

また、一実施形態において、即値のビット6は、ベクトルビット反転およびクロスロジック2200が、第1のソースレジスタSRC3 2201の反転されたビット群を第2のソースレジスタ内のデータ要素B0‐B3とインタリーブすべきかどうかを示す。例えば、ビット6における値1は、インタリーブを行うべきであることを示す。よって、第1のソースレジスタであるSRC3 2201のビット群の反転を実行することに加え、ベクトルビット反転およびクロスロジック2200は、異なるソースレジスタの他のデータ要素も常に選択する。図示された例では、データ要素A2(反転演算が適用済み)が選択され、デスティネーションの最も左のデータ要素位置に配置され、SRC2のB2がその次のデータ要素位置に配置され、その次にSRC3のA0、その次にSRC2のB0が続く。一実施形態において、即値のビット7は、データ要素がインタリーブされる順序を示す。例えば、図22中、ビット7は0に設定されており、これは反転されたデータ要素A2が最も左のデータ要素位置に配置されることを意味する。

0171

しかしながら、図23に図示の通り、ビット7が1に設定される場合、SRC2のデータ要素B3がDSTの最も左位置に配置され、次にSRC3のA3、その次にSRC2のB1、その次にSRC3のA1が続く。言い換えれば、ビット7は、SRC3のデータがDST2204内の偶数データ要素位置または奇数データ要素位置のいずれを占めるべきかを示す(SRC2のデータは、SRC3のデータで占有されていない他の場所を占める)。つまり、ビット6は、第2のソースレジスタSRC2とのインタリーブが実行されるべきかを示し、ビット7はインタリーブが実行される順序を示す。ベクトルビット反転およびクロスロジック2200はその演算を実行し且つ同時にデスティネーションレジスタDST2204にデータ要素のすべてを埋めてよい(例えば、単一サイクルで)ことに留意されたい。

0172

図24は、即値のビット6が0に設定される一例を示す。よって、第2のソースレジスタであるSRC2 2202のデータ要素とのインタリーブはオフにされる。その結果、この実施形態においては、ベクトルビット反転およびクロスロジック2200は、第1のソースレジスタSRC3 2201内のビット群に対し反転演算を実行し、その結果をデスティネーションレジスタDST2204内に格納する(図14〜18を参照して上記の通り)。

0173

本明細書に記載のベクトルビット反転およびクロス技術は、様々な異なる関数を効率的に実装するために使用されてよい。図25は、例えば、一般的な転置アルゴリズムの実行時に、これらの技術がどのように適用されてよいかを示す。ソースレジスタ2501は、データ要素a0‐a3を含み、ソースレジスタ2502はデータ要素b0‐b3を含み、ソースレジスタ2503はデータ要素c0‐c3を含み、ソースレジスタ2504はデータ要素d0‐d3を含む。一実施形態において、レジスタ2501の要素が反転され、レジスタ2502の要素とインタリーブされ、レジスタ2512を埋める。故に、レジスタ2512は要素a2、b2、a0、b0(左から右へ)を含む。また、レジスタ2502の要素が反転され、レジスタ2501の要素とインタリーブされ、レジスタ2511を埋め、要素a3、b3、a1、b1をもたらす。一実施形態において、同一の演算がソースレジスタ2503および2504に対し実行され、レジスタ2513および2514を埋める(すなわち、2503の要素を反転し、2504とインタリーブし、2514を埋める、および2504の要素を反転し、2503とインタリーブし、2513を埋める)。

0174

次のステージで、レジスタ2511内の要素a3‐b3が要素a1‐b1と反転され(すなわち、第1のステージで使用されるビットの2倍のビット群に適用されるように即値が増大される)、結果がレジスタ2513内のデータ要素とインタリーブされる(再度、このより大きなビット群サイズを使用して)。故に、図示の通り、レジスタ2523は、一連の要素a1、b1、c1、d1を含む(a1‐b1はレジスタ2511から反転され、c1‐d1はレジスタ2513からインタリーブされる)。同様に、レジスタ2513内の要素c3‐d3は、要素c1‐d1と反転され、結果がレジスタ2511内のデータ要素(反転されていない)とインタリーブされる。故に、レジスタ2521は一連の要素a3、b3、c3、d3を含む。残りのデスティネーションレジスタ2522および2524は、異なるソースレジスタ2512および2514を用いて、同一の原理に従い埋められる。

0175

図示の通り、上記の一連の演算を終了した結果、ソースレジスタ2501‐2504内に含まれるマトリックスはデスティネーションレジスタ2521‐2524内で転置されている。

0176

図26Aおよび26Bは、本発明に係る実施形態の別の例を示し、当該実施形態を使用して、チルトプリミティブ演算を実行できる方法を示す。特に、図26A中、ソースレジスタ2601はデータ要素3,2,1および0を含み、ソースレジスタ2602はデータ要素3',2',1'および0'を含む。ステージ1で、データ要素3'と2'とがスワップされ、データ要素1'と0'とがスワップされ、レジスタ2603内に示されるシーケンス(すなわち、2',3',0',1')がもたらされる。ステージ2で、レジスタ2603内の結果がレジスタ2601内のデータとインタリーブされ、図示の通り、シーケンス3,3',1,1'がもたらされる。

0177

図26Bは、ソースレジスタのどちらが反転対象となるかを除き、類似のプロセス(図26Aのプロセスと同時に実行されてよい)を示す。特に、ソースレジスタ2611はデータ要素3',2',1'および0'を含み、ソースレジスタ2612はデータ要素3,2,1および0を含む。ステージ1で、データ要素3と2とがスワップされ、データ要素1と0とがスワップされ、レジスタ2613内に示されるシーケンス(すなわち、2,3,0,1)がもたらされる。ステージ2で、レジスタ2613内の結果がレジスタ2611内のデータとインタリーブされ、図示の通り、シーケンス2,2',0,0'がもたらされる。

0178

上記の例は例示目的で提供されているところ、本発明の根本的な原理はいずれの特定の関数にも限定されない。上記のベクトルビット反転およびクロス技術は、様々な異なる関数の文脈内で実装されてよい。

0179

本発明の一実施形態による方法が図27に示されている。当該方法は上記のアーキテクチャの文脈の中で実装されてよいが、いずれの特定のアーキテクチャにも限定されない。

0180

2701において、ベクトルビット反転およびクロス命令がシステムメモリからフェッチされ、またはキャッシュ(例えば、L1、L2またはL3キャッシュ)から読み取られる。2702において、ベクトルビット反転命令のデコーディング/実行に応答して、第1の入力ベクトルデータが第1のソースレジスタ内に格納され、第2の入力ベクトルデータが第2のソースレジスタに格納される。上記の通り、一実施形態において、ソースレジスタは512ビットのベクトルレジスタであり、反転/スワップされるベクトルデータは、当該ベクトルレジスタ内にパックされた1または複数のデータ要素(例えば64ビット)を含む。2703において、ベクトルビット反転を実行するために必要な制御データが、命令の即値から(すなわちより具体的には、上記のビット0‐5等の即値の部分から)提供される。2704において、第1のソースレジスタの反転される個々のビットまたはビット群が識別され、当該ビット群が反転される。

0181

即値のインタリーブのビットが設定されているかどうかが2705において判断され、設定されている場合、2706において、第1のソースレジスタの反転されたビット群が、第2のソースレジスタのビット群とインタリーブされる。また、上記の通り、ビット群がインタリーブされる順序は即値(例えば、上記の即値のビット7の値等)に依存してよい。即値のインタリーブのビットが設定されていない場合、2707において、第1のソースの反転されたビット群はデスティネーションレジスタ内に格納される(例えば、第2のソースレジスタ内のデータを無視して)。

0182

一実施形態において、EVEXがエンコードされた実装では、第1のソースオペランドはベクトルレジスタであり、第2のソースオペランドはベクトルレジスタまたはメモリ位置である。デスティネーションオペランドはベクトルレジスタである。上記の通り、制御は即値バイトから提供される。

0183

このように、KL=8およびVL=512と想定すると、FORループ(jに基づく)が使用され、異なる64ビットのクワッドワードの各々を選択する。ビット群は当該クワッドワード内で識別される。kを含むIF/ELSEステートメントの第1のセットは第1のソースレジスタのビット群を回転および選択し、k'を含むIF/ELSEステートメントの第2のセットが即値(例えば、IMM8[6]が1に設定されている場合)に基づいて、第2のソースレジスタのビット群から選択(すなわちインタリーブ)する。

0184

上記の明細書において、本発明の実施形態は、本発明の具体的な例示的実施形態を参照して記載されている。しかしながら、添付の特許請求の範囲に記載の本発明のより広範な精神および範囲から逸脱することなく、様々な修正および変更が本発明に加えられ得ることは自明であろう。従って、明細書および図面は限定的な意味ではなく、例示的な意味において解釈されるべきである。

0185

本発明の実施形態は、上記の様々な段階を含んでよい。当該段階は機械で実行可能な命令に具現化されてよく、当該命令を使用して、汎用プロセッサまたは専用プロセッサに当該段階を実行させてよい。代替的に、これらの段階は具体的なハードウェアコンポーネントによって実行されてよく、当該ハードウェアコンポーネントは、当該段階を実行するためのハードワイヤードされたロジックを含む。またはこれらの段階はプログラムされたコンピュータコンポーネントおよびカスタムのハードウェアコンポーネントの任意の組み合わせによって実行されてよい。

0186

本明細書で上記の通り、命令とは、特定の処理を実行するように構成された若しくは予め定められた機能を有する特定用途向け集積回路(ASIC)等のハードウェアの特定の構成、または、非一時コンピュータ可読媒体に具現化されたメモリ内に格納されたソフトウェア命令を指してよい。故に、図面中に図示された技術は、1または複数の電子デバイス(例えば、エンドステーションネットワーク要素等)に格納され、当該電子デバイス上で実行されるコードおよびデータを使用して実装可能である。このような電子デバイスは、コンピュータ機械可読媒体を使用してコードおよびデータを格納および通信し(内部的におよび/またはネットワーク経由で他の電子デバイスと共に)、このようなコンピュータ機械可読媒体としては、非一時的コンピュータ機械可読記録媒体(例えば、磁気ディスク、光ディスク、ランダムアクセスメモリ、リードオンリメモリ、フラッシュメモリデバイス、相変化メモリ)および一時的コンピュータ機械可読通信媒体(例えば、搬送波赤外線信号デジタル信号等、電気、光、音響または他の形態の伝搬信号)が挙げられる。また、このような電子デバイスは通常、1または複数のストレージデバイス(非一時的機械可読記録媒体)、ユーザ入力/出力デバイス(例えば、キーボード、タッチスクリーンおよび/またはディスプレイ)およびネットワーク接続等の1または複数の他のコンポーネントに連結された1または複数のプロセッサのセットを含む。プロセッサのセットおよび他のコンポーネントとの連結は通常、1または複数のバスおよびブリッジ(またバスコントローラとも呼ばれる)を介してなされる。ストレージデバイスおよびネットワークトラフィックを搬送する信号はそれぞれ、1または複数の機械可読記録媒体および機械可読通信媒体を表わす。故に、特定の電子デバイスのストレージデバイスは通常、その電子デバイスの1または複数のプロセッサのセット上で実行されるためのコードおよび/またはデータを格納する。もちろん、本発明の実施形態に係る1または複数の部分が、ソフトウェア、ファームウェア、および/またはハードウェアの異なる組み合わせを使用して実装されてもよい。詳細な説明にわたり、本発明の完全な理解を共すべく、多数の具体的な詳細が説明目的で記載された。しかしながら、本発明はこれらの具体的な詳細の一部を省いても実施可能であることは当業者に自明なところである。特定の例においては、本発明の主題を不明瞭にするのを避けるべく、周知の構造および機能は詳細には記載されていない。従って、本発明の範囲および精神は以降の特許請求の範囲に照らし判断するものとする。

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