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技術 マスクをマスク値のベクトルに拡張するための方法および装置

出願人 インテル・コーポレーション
発明者 ジャ、アシシュウルド-アハメド-ヴァル、エルムスタファヴァレンティン、ロバート
出願日 2015年11月23日 (5年5ヶ月経過) 出願番号 2017-526703
公開日 2018年1月11日 (3年4ヶ月経過) 公開番号 2018-500652
状態 特許登録済
技術分野 複合演算 先行制御 機械語命令の実行
主要キーワード 専用コア ラウンドタイプ 変位係数 相互接続ユニット ハイパースレッディング 追加オペレーション 内部設計 統合グラフィック
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課題・解決手段

マスク拡張を実行するための装置および方法。例えば、プロセッサの一実施形態は、複数のマスク値を格納するためのソースマスクレジスタと、インデックス値を用いて拡張されるべきソースマスクレジスタにおける第1のマスクビット識別し、第2の値を用いて第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて第1のマスクビットを、デスティネーションマスクレジスタ内の決定されたビット位置の各々にコピーするためのマスク拡張ロジックとを備える。

概要

背景

命令セットまたは命令セットアーキテクチャISA)は、ネイティブデータタイプ命令レジスタアーキテクチャアドレス指定モードメモリアーキテクチャ割り込みおよび例外処理、ならびに外部入出力(I/O)を含むプログラミングに関連するコンピュータアーキテクチャの一部である。本明細書において「命令」という用語は、一般に、マクロ命令デコードするプロセッサデコーダの結果であるマイクロ命令またはマイクロオプとは異なり、実行のためにプロセッサに提供される命令であるマクロ命令を指すことに留意されたい。マイクロ命令またはマイクロオプは、プロセッサ上の実行ユニットにマクロ命令に関連するロジック実装するためのオペレーションの実行を命令するように構成され得る。

ISAは、命令セットを実装するべく用いられるプロセッサ設計技術のセットであるマイクロアーキテクチャとは区別される。異なるマイクロアーキテクチャを有するプロセッサは、共通の命令セットを共有し得る。例えば、インテル登録商標)PENTIUM(登録商標)4プロセッサ、インテル(登録商標)Core(商標)プロセッサ、およびカリフォルニアサニベールにあるAdvanced Micro Devices,Incのプロセッサは、ほぼ同一のバージョンのx86命令セット(より新しいバージョンに追加されたいくつかの拡張を伴う)を実装するが、異なる内部設計を有する。例えば、ISAの同一のレジスタアーキテクチャは、専用物理レジスタ、レジスタリネームメカニズム(例えば、レジスタエイリアステーブル(RAT)、リオーダバッファ(ROB)、およびリタイアメントレジスタファイルの使用)等を用いる1または複数の動的に割り当てられる物理レジスタを含む周知技術を用いて、異なる態様で異なるマイクロアーキテクチャに実装され得る。別途指定されない限り、レジスタアーキテクチャ、レジスタファイル、およびレジスタという文言は、本明細書においてソフトウェアプログラマ可視であるもの、および命令がレジスタを指定する態様に言及するために用いられる。区別が必要とされる場合、「論理的」、「アーキテクチャの」、または「可視のソフトウェア」という形容詞は、レジスタアーキテクチャにおけるレジスタ/ファイルを示すために用いられるが、異なる形容詞が所与のマイクロアーキテクチャ(例えば、物理レジスタ、リオーダバッファ、リタイアメントレジスタ、レジスタプール)におけるレジスタを指すために用いられる。

命令セットは、1または複数の命令フォーマットを含む。所与の命令フォーマットは、とりわけ、実行されるオペレーションおよび当該オペレーションが実行されるオペランドを指定する様々なフィールドビットの数、ビットの位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義により更に分類される。例えば、所与の命令フォーマットの命令テンプレートは、異なるサブセットの命令フォーマットのフィールドを有するものと定義され(含まれるフィールドは、通常は同じ順序であるが、少なくともいくつかは、より少ないフィールドが含まれているので、異なるビット位置を有する)、および/または異なる解釈をされる所与のフィールドを有するものと定義され得る。所与の命令は、所与の命令フォーマットを用いて(および定義されている場合には、当該命令フォーマットの命令テンプレートのうちの所与の1つで)表され、オペレーションおよびオペランドを指定する。命令ストリームは、命令の特定のシーケンスであり、シーケンスにおける各命令は、命令フォーマットにおける命令の発生である(定義される場合、当該命令フォーマットの命令テンプレートのうちの所与の1つ)。

概要

マスク拡張を実行するための装置および方法。例えば、プロセッサの一実施形態は、複数のマスク値を格納するためのソースマスクレジスタと、インデックス値を用いて拡張されるべきソースマスクレジスタにおける第1のマスクビット識別し、第2の値を用いて第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて第1のマスクビットを、デスティネーションマスクレジスタ内の決定されたビット位置の各々にコピーするためのマスク拡張ロジックとを備える。

目的

本発明の実施形態の完全な理解を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数のマスク値を格納するためのソースマスクレジスタと、インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおける第1のマスクビット識別し、第2の値を用いて前記第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて前記第1のマスクビットを、前記デスティネーションマスクレジスタ内の決定された前記ビット位置の各々にコピーするためのマスク拡張ロジックとを備える、プロセッサ

請求項2

前記マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項1に記載のプロセッサ。

請求項3

前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項1または2に記載のプロセッサ。

請求項4

前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項3に記載のプロセッサ。

請求項5

前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項4に記載のプロセッサ。

請求項6

前記マスク拡張ロジックは、マスク拡張命令デコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを有する、請求項1〜5のいずれか1項に記載のプロセッサ。

請求項7

前記マスク拡張デコードロジックは、前記マスク拡張命令を複数のマイクロオペレーションにデコードする、請求項6に記載のプロセッサ。

請求項8

前記デスティネーションマスクレジスタにおけるマスクビットは、条件付きテストを必要とする後続命令シーケンスの性能を向上させるために用いられる、請求項1〜7のいずれか1項に記載のプロセッサ。

請求項9

前記第2の値は、前記第1のマスクビットが拡張される前記デスティネーションマスクレジスタにおける最下位ビット位置の数を示す整数を含む、請求項1〜8のいずれか1項に記載のプロセッサ。

請求項10

複数のマスク値をソースマスクレジスタに格納する段階と、マスク拡張オペレーションに関連付けられたインデックス値および第2の値を読み出す段階と、前記インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおける第1のマスクビットを識別する段階と、デスティネーションマスクレジスタ内のビット位置の数に前記第1のマスクビットを拡張する段階であって、ビット位置の前記数は、前記第2の値を用いて決定される段階とを備える、方法。

請求項11

マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項10に記載の方法。

請求項12

前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項10または11に記載の方法。

請求項13

前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項12に記載の方法。

請求項14

前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項13に記載の方法。

請求項15

格納する前記段階、読み出す前記段階、識別する前記段階、および拡張する前記段階は、プロセッサ内のマスク拡張ロジックにより実装される、請求項10〜14のいずれか1項に記載の方法。

請求項16

前記マスク拡張ロジックは、マスク拡張命令をデコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを含み、前記マスク拡張デコードロジックは、前記マスク拡張命令を、前記マスク拡張ロジックにより実行される複数のマイクロオペレーションにデコードする、請求項15に記載の方法。

請求項17

前記デスティネーションマスクレジスタにおけるマスクビットを、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いる段階を更に備える、請求項10〜16のいずれか1項に記載の方法。

請求項18

プログラムコードおよびデータを格納するためのメモリと、指定されたキャッシュ管理ポリシに従って前記プログラムコードおよびデータをキャッシュするべく、複数のキャッシュレベルを有するキャッシュ階層と、ユーザからの入力を受信するための入力デバイスと、前記ユーザからの前記入力に応答して、前記プログラムコードを実行し、前記データを処理するプロセッサとを備え、前記プロセッサは、複数のマスク値を格納するためのソースマスクレジスタと、インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおいて第1のマスクビットを識別し、第2の値を用いて、前記第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて前記第1のマスクビットを、前記デスティネーションマスクレジスタ内における決定された前記ビット位置の各々にコピーするマスク拡張ロジックとを有する、システム

請求項19

前記マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項18に記載のシステム。

請求項20

前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項18または19に記載のシステム。

請求項21

前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項20に記載のシステム。

請求項22

前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項21に記載のシステム。

請求項23

前記マスク拡張ロジックは、マスク拡張命令をデコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを含み、前記マスク拡張デコードロジックは、前記マスク拡張命令を、複数のマイクロオペレーションにデコードする、請求項18〜22のいずれか1項に記載のシステム。

請求項24

前記デスティネーションマスクレジスタにおけるマスクビットは、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いられる、請求項18〜23のいずれか1項に記載のシステム。

請求項25

前記第2の値は、前記第1のマスクビットが拡張される前記デスティネーションマスクレジスタにおける最下位ビット位置の数を示す整数を含む、請求項18〜24のいずれか1項に記載のシステム。

技術分野

0001

本発明は、概ねコンピュータプロセッサの分野に関する。より具体的には、本発明は、マスクマスク値ベクトル拡張するための方法および装置に関する。

背景技術

0002

命令セットまたは命令セットアーキテクチャISA)は、ネイティブデータタイプ命令レジスタアーキテクチャアドレス指定モードメモリアーキテクチャ割り込みおよび例外処理、ならびに外部入出力(I/O)を含むプログラミングに関連するコンピュータアーキテクチャの一部である。本明細書において「命令」という用語は、一般に、マクロ命令デコードするプロセッサデコーダの結果であるマイクロ命令またはマイクロオプとは異なり、実行のためにプロセッサに提供される命令であるマクロ命令を指すことに留意されたい。マイクロ命令またはマイクロオプは、プロセッサ上の実行ユニットにマクロ命令に関連するロジック実装するためのオペレーションの実行を命令するように構成され得る。

0003

ISAは、命令セットを実装するべく用いられるプロセッサ設計技術のセットであるマイクロアーキテクチャとは区別される。異なるマイクロアーキテクチャを有するプロセッサは、共通の命令セットを共有し得る。例えば、インテル登録商標)PENTIUM(登録商標)4プロセッサ、インテル(登録商標)Core(商標)プロセッサ、およびカリフォルニアサニベールにあるAdvanced Micro Devices,Incのプロセッサは、ほぼ同一のバージョンのx86命令セット(より新しいバージョンに追加されたいくつかの拡張を伴う)を実装するが、異なる内部設計を有する。例えば、ISAの同一のレジスタアーキテクチャは、専用物理レジスタ、レジスタリネームメカニズム(例えば、レジスタエイリアステーブル(RAT)、リオーダバッファ(ROB)、およびリタイアメントレジスタファイルの使用)等を用いる1または複数の動的に割り当てられる物理レジスタを含む周知技術を用いて、異なる態様で異なるマイクロアーキテクチャに実装され得る。別途指定されない限り、レジスタアーキテクチャ、レジスタファイル、およびレジスタという文言は、本明細書においてソフトウェアプログラマ可視であるもの、および命令がレジスタを指定する態様に言及するために用いられる。区別が必要とされる場合、「論理的」、「アーキテクチャの」、または「可視のソフトウェア」という形容詞は、レジスタアーキテクチャにおけるレジスタ/ファイルを示すために用いられるが、異なる形容詞が所与のマイクロアーキテクチャ(例えば、物理レジスタ、リオーダバッファ、リタイアメントレジスタ、レジスタプール)におけるレジスタを指すために用いられる。

0004

命令セットは、1または複数の命令フォーマットを含む。所与の命令フォーマットは、とりわけ、実行されるオペレーションおよび当該オペレーションが実行されるオペランドを指定する様々なフィールドビットの数、ビットの位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義により更に分類される。例えば、所与の命令フォーマットの命令テンプレートは、異なるサブセットの命令フォーマットのフィールドを有するものと定義され(含まれるフィールドは、通常は同じ順序であるが、少なくともいくつかは、より少ないフィールドが含まれているので、異なるビット位置を有する)、および/または異なる解釈をされる所与のフィールドを有するものと定義され得る。所与の命令は、所与の命令フォーマットを用いて(および定義されている場合には、当該命令フォーマットの命令テンプレートのうちの所与の1つで)表され、オペレーションおよびオペランドを指定する。命令ストリームは、命令の特定のシーケンスであり、シーケンスにおける各命令は、命令フォーマットにおける命令の発生である(定義される場合、当該命令フォーマットの命令テンプレートのうちの所与の1つ)。

図面の簡単な説明

0005

本発明のより良い理解は、以下の図面と併せて以下の詳細な説明から得られ得る。

0006

本発明の実施形態による一般的ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。
本発明の実施形態による一般的ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。

0007

本発明の実施形態による、例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による、例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による、例示的な特定ベクトル向け命令フォーマットを示すブロック図である。
本発明の実施形態による、例示的な特定ベクトル向け命令フォーマットを示すブロック図である。

0008

本発明の一実施形態によるレジスタアーキテクチャのブロック図である。

0009

本発明の実施形態による、例示的なインオーダフェッチ、デコード、リタイアパイプライン、および例示的なレジスタリネーム、アウトオブオーダ発行実行パイプラインの両方を示すブロック図である。

0010

本発明の実施形態による、プロセッサに含まれるべきインオーダフェッチ、デコード、リタイアコアの例示的な実施形態、および例示的なレジスタリネーム、アウトオブオーダ発行/実行アーキテクチャコアの両方を示すブロック図である。

0011

オンダイ相互接続ネットワークとの接続を伴うシングルプロセッサコアのブロック図である。

0012

本発明の実施形態による図5Aプロセッサコアの一部の拡大図を示す。

0013

本発明の実施形態による統合メモリコントローラおよびグラフィックスを用いるシングルコアプロセッサおよびマルチコアプロセッサのブロック図である。

0014

本発明の一実施形態によるシステムのブロック図を示す。

0015

本発明の実施形態による第2のシステムのブロック図を示す。

0016

本発明の実施形態による第3のシステムのブロック図を示す。

0017

本発明の実施形態によるシステムオンチップ(SoC)のブロック図を示す。

0018

本発明の実施形態による、ソース命令セットのバイナリ命令を、ターゲット命令セットのバイナリ命令に変換するソフトウェア命令コンバータの使用と対比するブロック図を示す。

0019

本発明の実施形態が実装され得る例示的なプロセッサを示す。

0020

本発明の一実施形態によるマスク拡張ロジックを示す。
本発明の一実施形態によるマスク拡張ロジックを示す。

0021

本発明の一実施形態による方法を示す。

実施例

0022

以下の説明において、説明の目的のために、下記の本発明の実施形態の完全な理解を提供するべく、多数の具体的な詳細が記載される。しかし、当業者には、本発明の実施形態がこれらの具体的な詳細のいくつかを用いることなく実施され得ることが明らかであろう。本発明の実施形態の基礎となる原理不明瞭にするのを避けるべく、他の例において、周知の構造およびデバイスがブロック図の形態で示される。

0023

例示的なプロセッサアーキテクチャおよびデータタイプ
命令セットは、1または複数の命令フォーマットを含む。所与の命令フォーマットは、とりわけ、実行されるオペレーション(オペコード)および当該オペレーションが実行されるオペランドを指定する様々なフィールド(ビットの数、ビットの位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義により更に分類される。例えば、所与の命令フォーマットの命令テンプレートは、異なるサブセットの命令フォーマットのフィールド(含まれるフィールドは、通常は同じ順序であるが、少なくともいくつかは、より少ないフィールドが含まれているので、異なるビット位置を有する)を有するものと定義され、および/または異なる解釈をされる所与のフィールドを有するものと定義され得る。従って、ISAの各命令は、所与の命令フォーマットを用いて(および定義される場合には、当該命令フォーマットの命令テンプレートのうちの所与の1つで)表され、オペレーションおよびオペランドを指定するためのフィールドを含む。例えば、例示的なADD命令は、特定のオペコード、ならびに当該オペコードを指定するオペコードフィールドおよびオペランド(ソース1/デスティネーション、およびソース2)を選択するオペランドフィールドを含む命令フォーマットを有する。命令ストリームにおけるこのADD命令が生じることにより、特定のオペランドを選択するオペランドフィールドに特定の内容を有する。Advanced Vector Extensions(AVX)(AVX1およびAVX2)と呼ばれ、ベクトル拡張(VEX)符号化スキームを用いるSIMD拡張のセットが、リリースおよび/または公開されている(例えば、Intel(登録商標)64 and IA−32 Architectures Software Developers Manual,October 2011およびIntel(登録商標)Advanced Vector Extensions Programming Reference,June 2011を参照されたい)。

0024

例示的な命令フォーマット
本明細書に説明される命令の実施形態は、異なるフォーマットで実施され得る。更に、例示的なシステム、アーキテクチャ、およびパイプラインが以下に詳述される。命令の実施形態は、そのようなシステム、アーキテクチャ、およびパイプライン上で実行され得るが、詳述されるものに限定されない。

0025

A.一般的ベクトル向け命令フォーマット
ベクトル向け命令フォーマットは、ベクトル命令に好適な命令フォーマットである。(例えば、ベクトルオペレーションに固有の一定のフィールドが存在する)。ベクトルおよびスカラオペレーションの両方がベクトル向け命令フォーマットによりサポートされる実施形態が説明されるが、代替的な実施形態は、ベクトル向け命令フォーマットによるベクトルオペレーションのみを用いる。

0026

図1A図1Bは、本発明の実施形態による一般的ベクトル向け命令フォーマットおよびその命令テンプレートを示すブロック図である。図1Aは、本発明の実施形態による、一般的ベクトル向け命令フォーマット、およびそのクラスA命令テンプレートを示すブロック図である。図1Bは、本発明の実施形態による、一般的ベクトル向け命令フォーマット、およびそのクラスB命令テンプレートを示すブロック図である。具体的には、クラスAおよびクラスB命令テンプレートは、一般的ベクトル向け命令フォーマット100に対して定義され、これらの両方は、非メモリアクセス105の命令テンプレートおよびメモリアクセス120の命令テンプレートを含む。ベクトル向け命令フォーマットの文脈における一般的という用語は、いずれの特定の命令セットにも関係しない命令フォーマットを指す。

0027

ベクトル向け命令フォーマットが、32ビット(4バイト)または64ビット(8バイト)のデータ要素幅(またはサイズ)を有する64バイトのベクトルオペランド長(またはサイズ)(従って、64バイトのベクトルは、16ダブルワードサイズの要素、または代替的に8クワッドワードサイズの要素のいずれかからなる)、16ビット(2バイト)または8ビット(1バイト)のデータ要素幅(またはサイズ)を有する64バイトのベクトルオペランド長(またはサイズ)、32ビット(4バイト)、64ビット(8バイト)、16ビット(2バイト)、または8ビット(1バイト)のデータ要素幅(またはサイズ)を有する32バイトのベクトルオペランド長(またはサイズ)、および32ビット(4バイト)、64ビット(8バイト)、16ビット(2バイト)、または8ビット(1バイト)のデータ要素幅(またはサイズ)を有する16バイトのベクトルオペランド長(またはサイズ)をサポートする本発明の実施形態が説明されるが、代替的な実施形態は、より多い、より少ない、または異なるデータ要素幅(例えば、128ビット(16バイト)のデータ要素幅)を有するより多い、より少ない、および/または異なるベクトルオペランドサイズ(例えば、256バイトのベクトルオペランド)をサポートし得る。

0028

図1AにおけるクラスA命令テンプレートは、1)非メモリアクセス105の命令テンプレート中に示される非メモリアクセス、フルラウンド制御タイプオペレーション110の命令テンプレート、および非メモリアクセス、データ変換タイプオペレーション115の命令テンプレート、ならびに2)メモリアクセス120の命令テンプレート中に示されるメモリアクセス、一時的125の命令テンプレート、およびメモリアクセス、非一時的130の命令テンプレートを含む。図1BのクラスB命令テンプレートは、1)非メモリアクセス105の命令テンプレート中に示される非メモリアクセス、ライトマスク制御、部分的ラウンド制御タイプオペレーション112の命令テンプレート、および非メモリアクセス、ライトマスク制御、VSIZEタイプオペレーション117の命令テンプレート、ならびに2)メモリアクセス120の命令テンプレート中に示されるメモリアクセス、ライトマスク制御127の命令テンプレートを含む。

0029

一般的ベクトル向け命令フォーマット100は、図1A図1Bにおいて示される順序で以下に列挙される、次のフィールドを含む。

0030

フォーマットフィールド140。このフィールドにおける特定の値(命令フォーマット識別子の値)は、ベクトル向け命令フォーマット、従って、命令ストリーム中のベクトル向け命令フォーマットにおける命令の発生を一意に識別する。従って、このフィールドは、一般的ベクトル向け命令フォーマットのみを有する命令セットに必要とされないという意味で任意選択である。

0031

ベースオペレーションフィールド142。その内容は、異なるベースオペレーションを区別する。

0032

レジスタインデックスフィールド144。その内容は、レジスタ内であれ、メモリ内であれ、直接に、またはアドレス生成により、ソースオペランドおよびデスティネーションオペランドの位置を指定する。これらは、PxQ(例えば、32x512、16x128、32x1024、64x1024)のレジスタファイルからN個のレジスタを選択するのに十分な数のビットを含む。一実施形態においては、Nは、最大で3つのソースレジスタおよび1つのデスティネーションレジスタであり得るが、代替的な実施形態は、より多いかまたはより少ないソースレジスタおよびデスティネーションレジスタをサポートし得る(例えば、最大で2つのソースをサポートし得、この場合、これらのソースのうちの1つは、デスティネーションとしても機能し、最大で3つのソースをサポートし得、この場合、これらのソースのうちの1つは、デスティネーションとしても機能し、最大で2つのソースおよび1つのデスティネーションをサポートし得る)。

0033

修飾子フィールド146。その内容は、一般的ベクトル命令フォーマット中におけるメモリアクセスを指定する命令の発生とメモリアクセスを指定しない命令の発生とを、すなわち、非メモリアクセス105の命令テンプレートとメモリアクセス120の命令テンプレートを区別する。メモリアクセスオペレーションは、メモリ階層読み出し、および/またはこれに書き込むが(いくつかの場合には、レジスタにおける値を用いて、ソースアドレスおよび/またはデスティネーションアドレスを指定する)、非メモリアクセスオペレーションは、これを行わない(例えば、ソースおよびデスティネーションは、レジスタである)。また、一実施形態において、このフィールドは、3つの異なる態様を選択し、メモリアドレス計算を実行するが、代替的な実施形態は、より多い、より少ない、または異なる態様をサポートし、メモリアドレス計算を実行し得る。

0034

追加オペレーションフィールド150。その内容は、ベースオペレーションに加えて、種々様々な異なるオペレーションのうちのどれが実行されるかを区別する。このフィールドは、コンテキストに固有である。本発明の一実施形態において、このフィールドは、クラスフィールド168、アルファフィールド152、およびベータフィールド154に分割される。追加オペレーションフィールド150は、オペレーションの共通グループが2、3、または4つの命令ではなく、単一の命令で実行されることを可能にする。

0035

スケールフィールド160。その内容は、メモリアドレス生成のための(例えば、2scale*index+baseを用いるアドレス生成のための)インデックスフィールドの内容のスケーリングを可能にする。

0036

変位フィールド162A。その内容は、メモリアドレス生成の一部として(例えば、2scale*index+base+displacementを用いるアドレス生成に)用いられる。

0037

変位係数フィールド162B(変位係数フィールド162Bの直ぐ上に変位フィールド162Aを並置することにより、一方または他方が使用されることを示すことに留意されたい)。その内容は、アドレス生成の一部として用いられる。変位係数フィールド162Bは、メモリアクセス(N)のサイズに対して調整される変位係数を指定する。Nは、(例えば、2scale*index+base+scaled displacementを用いるアドレス生成のための)メモリアクセスにおけるバイトの数である。冗長下位ビットは、無視され、従って、変位係数フィールドの内容は、有効なアドレスを計算するときに使用される最終的変位を生成するべく、メモリオペランド合計サイズ(N)で乗算される。Nの値は、フルオペコードフィールド174(本明細書において後述される)およびデータ操作フィールド154Cに基づいて、ランタイムでプロセッサハードウェアにより決定される。変位フィールド162Aおよび変位係数フィールド162Bは、非メモリアクセス105の命令テンプレートに用いられず、および/または異なる実施形態が1つのみまたは2つのうちいずれも実装しない場合があるという意味で任意選択である。

0038

データ要素幅フィールド164。その内容は、(いくつかの実施形態において全ての命令に対して、他の実施形態において命令のうちいくつかのみに対して)いくつかのデータ要素幅のうちのどれが用いられるかを区別する。このフィールドは、1つのデータ要素幅のみがサポートされ、および/またはオペコードのいくつかの態様を用いて、データ要素幅がサポートされる場合には必要とされないという意味で任意選択である。

0039

ライトマスクフィールド170。その内容は、データ要素位置ベースで、デスティネーションベクトルオペランドにおける当該データ要素位置がベースオペレーションおよび追加オペレーションの結果を反映するか否かを制御する。クラスA命令テンプレートは、マージングライトマスキングをサポートするが、クラスB命令テンプレートは、マージングおよびゼロ書き込みマスキングの両方をサポートする。マージングする場合、ベクトルマスクは、デスティネーションにおける要素の任意のセットが(ベースオペレーションおよび追加オペレーションにより指定された)任意のオペレーションの実行中に更新から保護されることを可能にする。他の一実施形態では、対応するマスクビットが0を有するデスティネーションの各要素の古い値を保持する。対照的に、ゼロ書き込みする場合、ベクトルマスクは、デスティネーションにおける要素の任意のセットが(ベースオペレーションおよび追加オペレーションにより指定された)任意のオペレーションの実行中にゼロにされることを可能にする。一実施形態において、対応するマスクビットが0の値を有する場合、デスティネーションの要素は、0に設定される。この機能のサブセットは、実行されるオペレーションのベクトル長を制御する能力である(すなわち、要素のスパンは、最初のものから最後のものに変更される)。しかし、変更される要素が連続している必要はない。従って、ライトマスクフィールド170は、ロード、ストア演算、論理等を含む部分的ベクトルオペレーションを可能にする。本発明の実施形態は、ライトマスクフィールド170の内容が、用いられるべきライトマスクを含むいくつかのライトマスクレジスタのうちの1つを選択する(従って、ライトマスクフィールド170の内容が実行されるべき当該マスキングを間接的に識別する)ものとして説明されているが、代替的な実施形態はこれに代えて、または更に、マスクライトフィールド170の内容が実行されるべきマスキングを直接に指定することを可能にする。

0040

即値フィールド172。その内容は、即値の指定を可能にする。このフィールドは、即値をサポートしない一般的ベクトル向けフォーマットの実装において存在せず、即値を用いない命令中に存在しないという意味で任意選択である。

0041

クラスフィールド168。その内容は、命令の異なるクラスを区別する。図1A図1Bを参照すると、このフィールドの内容は、クラスA命令またはクラスB命令を選択する。図1A図1Bにおいて、角が丸い四角形は、特定の値がフィールド内に存在することを示すべく用いられる(例えば、図1Aおよび図1Bにおけるクラスフィールド168のクラスA168AおよびクラスB168Bの各々)。

0042

クラスAの命令テンプレート
クラスAの非メモリアクセス105の命令テンプレートの場合に、アルファフィールド152は、RSフィールド152Aとして解釈され、その内容は、異なる追加オペレーションタイプのうちのどれが実行されるかを区別するが(例えば、ラウンド152A.1およびデータ変換152A.2は、各々、非メモリアクセス、ラウンドタイプオペレーション110、および非メモリアクセス、データ変換タイプオペレーション115の命令テンプレートに対して指定される)、ベータフィールド154は、指定されたタイプのオペレーションのうちいずれが実行されるかを区別する。非メモリアクセス105の命令テンプレートにおいて、スケールフィールド160、変位フィールド162A、および変位スケールフィールド162Bは、存在しない。

0043

メモリアクセス命令テンプレート‐フルラウンド制御タイプオペレーション
非メモリアクセスのフルラウンド制御タイプオペレーション110の命令テンプレートにおいて、ベータフィールド154は、ラウンド制御フィールド154Aとして解釈され、その内容は、静的ラウンドを提供する。本発明の説明される実施形態において、ラウンド制御フィールド154Aは、抑圧全浮動小数点例外(SAE)フィールド156およびラウンドオペレーション制御フィールド158を含み、代替的な実施形態は、これら両方のコンセプトをサポートおよびエンコードして同一のフィールドとすることができ、またはこれらのコンセプト/フィールドのうち一方または他方のみを有し得る(例えば、ラウンドオペレーション制御フィールド158のみを有し得る)。

0044

SAEフィールド156。その内容は、例外イベント報告を無効にするか否かを区別する。SAEフィールド156の内容が、抑圧が有効にされたことを示す場合、所与の命令は、いずれの種類の浮動小数点例外フラグも報告せず、いずれの浮動小数点例外ハンドラ立ち上げない。

0045

ラウンドオペレーション制御フィールド158。その内容は、ラウンドオペレーション(例えば、ラウンドアップ、ラウンドダウン、ゼロへのラウンド、および近似値へのラウンド)のグループのうちのどれが実行されるべきかを区別する。このように、ラウンドオペレーション制御フィールド158は、命令ベースでラウンドモードの変更を可能にする。プロセッサがラウンドモードを指定する制御レジスタを含む本発明の一実施形態において、ラウンドオペレーション制御フィールド150の内容は、当該レジスタの値を上書きする。

0046

非メモリアクセス命令テンプレート‐データ変換タイプオペレーション非メモリアクセスのデータ変換タイプオペレーション115の命令テンプレートにおいて、ベータフィールド154は、データ変換フィールド154Bとして解釈され、その内容は、いくつかのデータ変換のうちのどれが実行されるかを区別する(例えば、非データ変換、スウィズル、ブロードキャスト)。

0047

クラスAのメモリアクセス120の命令テンプレートの場合、アルファフィールド152は、エビクションヒントフィールド152Bとして解釈され、その内容は、エビクションヒントのうちのどれが用いられるかを区別するが(図1Aにおいて、一時的152B.1および非一時的152B.2は、各々、メモリアクセス、一時的125の命令テンプレート、およびメモリアクセス、非一時的130の命令テンプレートに対して指定される)、ベータフィールド154は、データ操作フィールド154Cとして解釈され、その内容は、いくつかのデータ操作オペレーションプリミティブとしても知られる)のうちのどれが実行されるかを区別する(例えば、操作なし、ブロードキャスト、ソースのアップコンバージョン、およびデスティネーションのダウンコンバージョン)。メモリアクセス120の命令テンプレートは、スケールフィールド160を含み、変位フィールド162Aまたは変位スケールフィールド162Bを任意選択で含む。

0048

ベクトルメモリ命令は、変換サポートを用いて、メモリからのベクトルロードおよびメモリへのベクトルストアを実行する。通常のベクトル命令の場合のように、ベクトルメモリ命令は、データ要素の様式で、メモリから/にデータを転送し、実際に転送される要素は、ライトマスクとして選択されるベクトルマスクの内容により規定される。

0049

メモリアクセス命令テンプレート‐一時的
一時的データは、キャッシュから利益を得るのに十分なほど速やかに再利用される可能性が高いデータである。しかし、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、異なる態様で一時的データを実装してもよい。

0050

メモリアクセス命令テンプレート‐非一時的
非一時的データは、レベル1のキャッシュにおけるキャッシュから利益を得るのに十分なほど速やかに再利用される可能性が低いデータであり、追い出しの優先権を与えられるべきである。しかし、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、異なる態様で非一時的データを実装してもよい。

0051

クラスBの命令テンプレート
クラスBの命令テンプレートの場合、アルファフィールド152は、ライトマスク制御(Z)フィールド152Cとして解釈され、その内容は、ライトマスクフィールド170により制御されるライトマスキングがマージングであるべきか、またはゼロ書き込みであるべきかを区別する。

0052

クラスBの非メモリアクセス105の命令テンプレートの場合、ベータフィールド154の一部は、RLフィールド157Aとして解釈され、その内容は、異なる追加オペレーションタイプのどれが実行されるかを区別するが(例えば、ラウンド157A.1およびベクトル長(VSIZE)157A.2は各々、非メモリアクセス、ライトマスク制御、部分的ラウンド制御タイプオペレーション112の命令テンプレート、および非メモリアクセス、ライトマスク制御、VSIZEタイプオペレーション117の命令テンプレートに対して指定される)、ベータフィールド154の残りは、指定されたタイプのどのオペレーションが実行されるかを区別する。非メモリアクセス105の命令テンプレートにおいて、スケールフィールド160、変位フィールド162A、および変位スケールフィールド162Bは、存在しない。

0053

非メモリアクセス、ライトマスク制御、部分的ラウンド制御タイプオペレーション110の命令テンプレートにおいて、ベータフィールド154の残りは、ラウンドオペレーションフィールド159Aとして解釈され、例外イベント報告は、無効にされる(所与の命令は、いずれの種類の浮動小数点例外フラグも報告せず、いずれの浮動小数点例外ハンドラも立ち上げない)。

0054

ラウンドオペレーション制御フィールド159A。ちょうどラウンドオペレーション制御フィールド158のように、その内容は、ラウンドオペレーション(例えば、ラウンドアップ、ラウンドダウン、ゼロへのラウンド、および近似値へのラウンド)のグループのうちのどれが実行されるべきかを区別する。このように、ラウンドオペレーション制御フィールド159Aは、命令ベースでラウンドモードの変更を可能にする。プロセッサがラウンドモードを指定する制御レジスタを含む本発明の一実施形態において、ラウンドオペレーション制御フィールド150の内容は、そのレジスタの値を上書きする。

0055

非メモリアクセス、ライトマスク制御、VSIZEタイプオペレーション117の命令テンプレートにおいて、ベータフィールド154の残りは、ベクトル長フィールド159Bとして解釈され、その内容は、いくつかのデータベクトル長のうちのどれが実行されるかを区別する(例えば、128、256、または512バイト)。

0056

クラスBのメモリアクセス120の命令テンプレートの場合、ベータフィールド154の一部は、ブロードキャストフィールド157Bとして解釈され、その内容は、ブロードキャストタイプのデータ操作オペレーションが実行されるべきか否かを区別するが、ベータフィールド154の残りは、ベクトル長フィールド159Bとして解釈される。メモリアクセス120の命令テンプレートは、スケールフィールド160を含み、変位フィールド162Aまたは変位スケールフィールド162Bを任意選択で含む。

0057

一般的ベクトル向け命令フォーマット100に関連して、フォーマットフィールド140、ベースオペレーションフィールド142、およびデータ要素幅フィールド164を含む、フルオペコードフィールド174が示される。一実施形態として、フルオペコードフィールド174がこれらのフィールドの全てを含むものが示されているが、これら全てをサポートしない実施形態において、フルオペコードフィールド174は、これらのフィールド全てより少ないものを含む。フルオペコードフィールド174は、オペレーションコード(オペコード)を提供する。

0058

追加オペレーションフィールド150、データ要素幅フィールド164、およびライトマスクフィールド170は、一般的ベクトル向け命令フォーマットにおける命令ベースで、これらの機能が指定されることを可能にする。

0059

ライトマスクフィールドおよびデータ要素幅フィールドを組み合わせることで、マスクが異なるデータ要素幅に基づいて適用されることを可能にするように、型付き命令を生成する。

0060

クラスAおよびクラスB内に見出される様々な命令テンプレートは、異なる状況において有益である。本発明のいくつかの実施形態において、異なるプロセッサまたはプロセッサ内の異なるコアは、クラスAのみ、クラスBのみ、または両方のクラスをサポートし得る。例えば、汎用演算用高性能汎用アウトオブオーダコアは、クラスBのみをサポートし得、主にグラフィックスおよび/またはサイエンティフィック(スループット)演算用のコアは、クラスAのみをサポートし得、両方用のコアは、両方をサポートし得る(勿論、両方のクラスの全てのテンプレートおよび命令ではないが、両方のクラスのテンプレートおよび命令のいくつかのミックスを有するコアは、本発明の範囲内である)。また、シングルプロセッサは、複数のコアを含み得、これらの全てが同じクラスをサポートし、または異なるコアが異なるクラスをサポートする。例えば、別個のグラフィックスコアおよび汎用コアを有するプロセッサにおいて、主にグラフィックスおよび/またはサイエンティフィック演算用のグラフィックスコアのうちの1つは、クラスAのみをサポートし得るが、汎用コアのうちの1または複数は、クラスBのみをサポートする汎用演算用のアウトオブオーダ実行およびレジスタリネームを用いる高性能汎用コアであり得る。別個のグラフィックスコアを有しない別のプロセッサは、クラスAおよびクラスBの両方をサポートする、もう1つの汎用インオーダまたはアウトオブオーダのコアを含み得る。勿論、本発明の異なる実施形態において、あるクラスの機能は、他のクラスにおいても実装され得る。高水準言語で書かれたプログラムは、1)実行のためにターゲットプロセッサによりサポートされるクラスの命令のみを有する形式、または2)全てのクラスの命令の異なる組み合わせを用いて書かれた代替的なルーチンを有し、現在、コードを実行しているプロセッサによりサポートされる命令に基づいて、実行するルーチンを選択する制御フローコードを有する形式を含む、種々様々な実行可能な形式にされる(例えば、実行時コンパイルまたは静的コンパイル)。

0061

B.例示的な特定ベクトル向け命令フォーマット
図2A図2Dは、本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。図2A図2Dは、フィールドの位置、サイズ、解釈、および順序、ならびにそれらのフィールドのいくつかに対する値を指定するという意味で具体的な特定ベクトル向け命令フォーマット200を示す。特定ベクトル向け命令フォーマット200は、x86命令セットを拡張するために用いられ得、従ってフィールドのうちのいくつかは、既存のx86命令セットおよびその拡張(例えば、AVX)において用いられるものと類似するか、または同じである。このフォーマットは、拡張された既存のx86命令セットのプレフィックスエンコードフィールド、リアルオペコードバイトフィールド、MODR/Mフィールド、SIBフィールド、変位フィールド、および即値フィールドとの整合性を保つ。図2A図2Dがフィールドにマッピングされる図1A図1Bのフィールドが示される。

0062

本発明の実施形態は、例示目的で一般的ベクトル向け命令フォーマット100の文脈において、特定ベクトル向け命令フォーマット200を参照して説明されるが、本発明は、特許請求される場合を除き、特定ベクトル向け命令フォーマット200に限定されないことを理解されたい。例えば、一般的ベクトル向け命令フォーマット100は、様々なフィールドのために考えられる様々なサイズを企図するが、特定ベクトル向け命令フォーマット200は、特定サイズのフィールドを有するものとして示される。具体的な例として、データ要素幅フィールド164は、特定ベクトル向け命令フォーマット200における1つのビットフィールドとして示されるが、本発明は、そのようには限定されない(すなわち、一般的ベクトル向け命令フォーマット100は、他のサイズのデータ要素幅フィールド164を企図する)。

0063

一般的ベクトル向け命令フォーマット100は、図2Aにおいて示される順序で以下に列挙される、次のフィールドを含む。

0064

EVEXプレフィックス(バイト0〜3)202。4バイト形式でエンコードされる。

0065

フォーマットフィールド140(EVEXバイト0、ビット[7:0])。最初のバイト(EVEXバイト0)は、フォーマットフィールド140であり、0x62を含む(本発明の一実施形態において、ベクトル向け命令フォーマットを区別するべく用いられる一意な値)。

0066

第2〜第4のバイト(EVEXバイト1〜3)は、特定の能力を提供するいくつかのビットフィールドを含む。

0067

REXフィールド205(EVEXバイト1、ビット[7−5])は、EVEX.Rビットフィールド(EVEXバイト1、ビット[7]−R)、EVEX.Xビットフィールド(EVEXバイト1、ビット[6]−X)、およびEVEXバイト1、ビット[5]−B)からなる。EVEX.R、EVEX.X、およびEVEX.Bのビットフィールドは、対応するVEXビットフィールドと同一の機能性を提供し、1の補数形式を用いてエンコードされる。すなわち、ZMM0は、1111Bとしてエンコードされ、ZMM15は、0000Bとしてエンコードされる。命令の他のフィールドは、当技術分野既知のレジスタインデックスの下位の3つのビット(rrr、xxx、およびbbb)をエンコードし、従って、Rrrr、Xxxx、およびBbbbは、EVEX.R、EVEX.X、およびEVEX.Bを加えることにより形成され得る。

0068

REX'フィールド110。これはREX'フィールド110の第1の部分であり、拡張された32個のレジスタセットの上位の16個または下位の16個のいずれかをエンコードするために用いられるEVEX.R'ビットフィールド(EVEXバイト1、ビット[4]−R')である。本発明の一実施形態において、このビットは、以下に示される他のものと共に、(周知のx86の32ビットモードで)BOUND命令から区別するべく、ビット反転フォーマットで格納される。BOUND命令のリアルオペコードバイトは62であるが、MODR/Mフィールド(下記)にはMODフィールドにおける11の値を受け付けない。本発明の代替的な実施形態は、これおよび以下に示される他のビットを反転フォーマットで格納しない。1の値は、下位の16個のレジスタをエンコードするべく用いられる。換言すると、R'Rrrrは、EVEX.R'、EVEX.R、および他のフィールドの他のRRRを組み合わせることにより形成される。

0069

オペコードマップフィールド215(EVEXバイト1、ビット[3:0]−mmmm)。その内容は、暗黙に示される先頭オペコードバイト(0F、0F38、または0F3)をエンコードする。

0070

データ要素幅フィールド164(EVEXバイト2、ビット[7]−W)は、EVEX.Wという表記により表される。EVEX.Wは、データタイプの粒度(サイズ)(32ビットのデータ要素または64ビットのデータ要素のいずれか)を定義するべく用いられる。

0071

EVEX.vvvv220(EVEXバイト2、ビット[6:3]−vvvv)。EVEX.vvvvの役割は、以下を含み得る。1)EVEX.vvvvは、反転(1の補数)形式で指定された第1のソースレジスタオペランドをエンコードし、2またはそれより多いソースオペランドを用いる命令に対して有効である。2)EVEX.vvvvは、一定の複数のベクトルシフトに対して1の補数形式で指定されたデスティネーションレジスタオペランドをエンコードする。または3)EVEX.vvvvは、いずれのオペランドもエンコードせず、フィールドは予約され、1111bを含むはずである。従って、EVEX.vvvvフィールド220は、反転(1の補数)形式で格納された第1のソースレジスタ指定子の4つの下位ビットをエンコードする。命令に応じて、指定子サイズを32個のレジスタに拡張するべく、追加の異なるEVEXビットフィールドが用いられる。

0072

EVEX.U168クラスフィールド(EVEXバイト2、ビット[2]−U)。EVEX.U=0である場合、クラスAまたはEVEX.U0を示す。EVEX.U=1である場合、クラスBまたはEVEX.U1を示す。

0073

プレフィックスエンコードフィールド225(EVEXバイト2、ビット[1:0]−pp)は、ベースオペレーションフィールドのために追加ビットを提供する。EVEXプレフィックスフォーマットでレガシSSE命令のためのサポートを提供することに加えて、これは、SIMDプレフィックスを圧縮するという利益も有する(EVEXプレフィックスは、SIMDプレフィックスを表すバイトを必要とするのではなく、2ビットのみを必要とする)。一実施形態において、レガシフォーマットおよびEVEXプレフィックスフォーマットの両方でSIMDプレフィックス(66H、F2H、F3H)を用いるレガシSSE命令をサポートするべく、これらのレガシSIMDプレフィックスは、SIMDプレフィックスエンコードフィールドへとエンコードされ、(PLAが変更なしにレガシフォーマットおよびこれらのレガシ命令のEVEXフォーマットの両方を実行し得るように)ランタイム時にデコーダのPLAに提供される前にレガシSIMDプレフィックスへと拡張される。より新しい命令は、EVEXプレフィックスエンコードフィールドの内容をオペコード拡張として直接に用い得るが、ある実施形態は、整合のために同様に拡張されるが、これらのレガシSIMDプレフィックスにより指定される異なる意味を可能にする。代替的な実施形態は、2ビットのSIMDプレフィックスエンコードをサポートするようにPLAを再設計し得、従って拡張を必要としない。

0074

アルファフィールド152(EVEXバイト3、ビット[7]−EH。EVEX.EH、EVEX.rs、EVEX.RL、EVEX.ライトマスク制御、およびEVEX.Nとしても知られる。αでも示される)。上記のように、このフィールドは、コンテキストに固有である。

0075

ベータフィールド154(EVEXバイト3、ビット[6:4]−SSS、EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLBとしても知られる。βββでも示される)。上記のように、このフィールドは、コンテキストに固有である。

0076

REX'フィールド110。これは、REX'フィールドの残りであり、拡張された32個のレジスタセットの上位の16個または下位の16個をエンコードするべく用いられ得るEVEX.V'ビットフィールドのいずれかである(EVEXバイト3、ビット[3]−V')。このビットは、ビット反転フォーマットで格納される。1の値は、下位の16個のレジスタをエンコードするべく用いられる。換言すると、V'VVVVは、EVEX.V'、EVEX.vvvvを組み合わせることにより形成される。

0077

ライトマスクフィールド170(EVEXバイト3、ビット[2:0]−kkk)。その内容は、上記のように、ライトマスクレジスタにおけるレジスタのインデックスを指定する。本発明の一実施形態において、特定の値EVEX.kkk=000は、特定の命令のために非ライトマスクが用いられることを暗に示す、特別な動作を有する(これは、全ての1に対するハードワイヤされたライトマスクの使用、またはマスキングハードウェアを迂回するハードウェアの使用を含む、様々な態様で実装され得る)。

0078

リアルオペコードフィールド230(バイト4)は、オペコードバイトとしても知られる。オペコードの一部は、このフィールド内に指定される。

0079

MODR/Mフィールド240(バイト5)は、MODフィールド242、Regフィールド244、およびR/Mフィールド246を含む。上記のように、MODフィールド242の内容は、メモリアクセスオペレーションおよび非メモリアクセスオペレーションを区別する。Regフィールド244の役割は、2つの状況に要約され得る。すなわち、デスティネーションレジスタオペランドまたはソースレジスタオペランドのいずれをエンコードし、またはオペコード拡張として扱われ、任意の命令オペランドをエンコードするためには用いられない。R/Mフィールド246の役割は、メモリアドレスを参照する命令オペランドをエンコードし、またはデスティネーションレジスタオペランドもしくはソースレジスタオペランドのいずれかをエンコードすることを含み得る。

0080

スケール、インデックス、ベース(SIB)バイト(バイト6)。上記のように、スケールフィールド150の内容は、メモリアドレス生成に用いられる。SIB.xxx254およびSIB.bbb256。これらのフィールドの内容は、レジスタインデックスXxxxおよびBbbbに関連して既に言及された。

0081

変位フィールド162A(バイト7〜10)。MODフィールド242が10を含む場合、バイト7〜10は、変位フィールド162Aであり、これはレガシ32ビット変位(disp32)と同様に機能し、バイト粒度で機能する。

0082

変位係数フィールド162B(バイト7)。MODフィールド242が01を含む場合、バイト7は、変位係数フィールド162Bである。このフィールドの位置は、バイト粒度で機能するレガシx86命令セットの8ビット変位(disp8)の位置と同じである。disp8は、符号拡張されるので、−128〜127バイトのオフセットのみをアドレス指定し得る。64バイトのキャッシュラインに関しては、disp8は、4つの本当に有用な値である−128、−64、0、および64のみに設定され得る8ビットを用いる。多くの場合に、より広いレンジが必要とされるので、disp32が用いられる。しかし、disp32は、4バイトを必要とする。disp8およびdisp32とは対照的に、変位係数フィールド162Bは、disp8の再解釈である。変位係数フィールド162Bを用いる場合、実際の変位は、メモリオペランドアクセスのサイズ(N)で乗算される変位係数フィールドの内容により決定される。このタイプの変位は、disp8*Nと称される。これにより、平均命令長単一バイトだが、はるかに広いレンジの変位に用いられる)を小さくする。そのような圧縮された変位は、有効な変位がメモリアクセスの粒度の倍数であり、従って、アドレスオフセットの冗長下位ビットは、エンコードされる必要がないという前提に基づく。換言すると、変位係数フィールド162Bは、レガシx86命令セットの8ビット変位に置き換わる。従って、disp8がdisp8*Nにオーバーロードされることのみを例外として、変位係数フィールド162Bは、x86命令セットの8ビット変位と同じ態様でエンコードされる(従って、ModRM/SIBエンコードルールに変更はない)。換言すると、エンコードルールまたはエンコードの長さに変更はないが、(バイト的アドレスオフセットを得るべく、メモリオペランドのサイズにより変位を調節する必要がある)ハードウェアによる変位値の解釈のみには変更がある。即値フィールド172は、上記のように動作する。

0083

フルオペコードフィールド
図2Bは、本発明の一実施形態による、フルオペコードフィールド174を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。具体的には、フルオペコードフィールド174は、フォーマットフィールド140、ベースオペレーションフィールド142、およびデータ要素幅(W)フィールド164を含む。ベースオペレーションフィールド142は、プレフィックスエンコードフィールド225、オペコードマップフィールド215、およびリアルオペコードフィールド230を含む。

0084

レジスタインデックスフィールド
図2Cは、本発明の一実施形態による、レジスタインデックスフィールド144を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。具体的には、レジスタインデックスフィールド144は、REXフィールド205、REX'フィールド210、MODR/M.regフィールド244、MODR/M.r/mフィールド246、VVVVフィールド220、xxxフィールド254、およびbbbフィールド256を含む。

0085

追加オペレーションフィールド
図2Dは、本発明の一実施形態による、追加オペレーションフィールド150を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。クラス(U)フィールド168が0を含む場合、EVEX.U0(クラスA168A)を意味する。1を含む場合、EVEX.U1(クラスB168B)を意味する。U=0、かつMODフィールド242が11を含む場合(非メモリアクセスオペレーションを意味する)、アルファフィールド152(EVEXバイト3、ビット[7]−EH)は、RSフィールド152Aとして解釈される。RSフィールド152Aが1(ラウンド152A.1)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、ラウンド制御フィールド154Aとして解釈される。ラウンド制御フィールド154Aは、1ビットのSAEフィールド156および2ビットのラウンドオペレーションフィールド158を含む。RSフィールド152Aが0(データ変換152A.2)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、3ビットのデータ変換フィールド154Bとして解釈される。U=0であり、かつMODフィールド242が00、01、または10を含む場合(メモリアクセスオペレーションを意味する)、アルファフィールド152(EVEXバイト3、ビット[7]‐EH)は、エビクションヒント(EH)フィールド152Bとして解釈され、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、3ビットのデータ操作フィールド154Cとして解釈される。

0086

U=1である場合、アルファフィールド152(EVEXバイト3、ビット[7]−EH)は、ライトマスク制御(Z)フィールド152Cとして解釈される。U=1であり、かつMODフィールド242が11を含む場合(非メモリアクセスオペレーションを意味する)、ベータフィールド154(EVEXバイト3、ビット[4]−S0)の一部は、RLフィールド157Aとして解釈される。1(ラウンド157A.1)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6−5]‐S2−1)の残りは、ラウンドオペレーションフィールド159Aとして解釈されるが、RLフィールド157Aが0(VSIZE157.A2)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6‐5]‐S2−1)の残りは、ベクトル長フィールド159B(EVEXバイト3、ビット[6‐5]‐L1−0)として解釈される。U=1であり、MODフィールド242が00、01、または10を含む場合(メモリアクセスオペレーションを意味する)、ベータフィールド154(EVEXバイト3、ビット[6:4]−SSS)は、ベクトル長フィールド159B(EVEXバイト3、ビット[6‐5]‐L1−0)およびブロードキャストフィールド157B(EVEXバイト3、ビット[4]‐B)として解釈される。

0087

C.例示的なレジスタアーキテクチャ
図3は、本発明の一実施形態による、レジスタアーキテクチャ300のブロック図である。示される実施形態において、512ビット幅の32個のベクトルレジスタ310が存在する。これらのレジスタは、zmm0〜zmm31として参照される。下位の16個のzmmレジスタの下位の256ビットは、レジスタymm0〜15上にオーバーレイされる。下位の16個のzmmレジスタの下位の128ビット(ymmレジスタの下位の128ビット)は、レジスタxmm0〜15上にオーバーレイされる。以下の表に示されるように、特定ベクトル向け命令フォーマット200は、これらのオーバーレイされたレジスタファイルで動作する。

0088

換言すると、ベクトル長フィールド159Bは、最大長、および1もしくは複数の他のより短い長さのうちから選択され、そのような各々のより短い長さは、先述の長さの半分の長さである。ベクトル長フィールド159Bを用いない命令テンプレートは、最大ベクトル長で動作する。更に、一実施形態において、特定ベクトル向け命令フォーマット200のクラスB命令テンプレートは、パックドもしくはスカラ単精度倍精度浮動小数点データおよびパックドもしくはスカラ整数データで動作する。スカラオペレーションは、zmm/ymm/xmmレジスタにおける最下位のデータ要素位置で実行されるオペレーションである。より上位のデータ要素位置は、命令前と同じままであるか、または実施形態に応じてゼロにされる。

0089

ライトマスクレジスタ315。示される実施形態において、8つのライトマスクレジスタ(k0〜k7)が存在し、各々は64ビットのサイズである。代替的な実施形態において、ライトマスクレジスタ315は16ビットのサイズである。上記のように、本発明の一実施形態において、ベクトルマスクレジスタk0は、ライトマスクとして使用され得ない。通常、k0を示すエンコードがライトマスクに用いられる場合、これは、0xFFFFのハードワイヤードライトマスクを選択し、その命令に対するライトマスキングを実質的に無効にする。

0090

汎用レジスタ325。示される実施形態において、メモリオペランドをアドレス指定する既存のx86のアドレス指定モードと共に用いられる16個の64ビット汎用レジスタが存在する。これらのレジスタは、RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、およびR8〜R15の名称により参照される。

0091

スカラ浮動小数点スタックレジスタファイル(x87スタック)345上に、MMXパックド整数フラットレジスタファイル350がエイリアスされ、示される実施形態において、x87スタックは、x87命令セット拡張を用いて、32/64/80ビット浮動小数点データにスカラ浮動小数点オペレーションを実行するべく用いられる8つの要素のスタックである。MMXレジスタは、64ビットパックド整数データにオペレーションを実行すると共に、MMXレジスタとXMMレジスタとの間で実行されるいくつかのオペレーションのためのオペランドを保持するべく用いられる。

0092

本発明の代替的な実施形態は、より広いか、またはより狭いレジスタを用い得る。更に、本発明の代替的な実施形態は、より多いか、より少ないか、または異なるレジスタファイルおよびレジスタを用い得る。

0093

D.例示的なコアアーキテクチャ、プロセッサ、およびコンピュータアーキテクチャ
プロセッサコアは、異なる態様で異なる目的のために異なるプロセッサに実装され得る。例えば、そのようなコアの実装は、1)汎用演算用の汎用インオーダコア、2)汎用演算用の高性能汎用アウトオブオーダコア、3)主にグラフィックスおよび/またはサイエンティフィック(スループット)演算用の専用コアを含み得る。異なるプロセッサの実装は、1)汎用演算用の1もしくは複数の汎用インオーダコア、および/または汎用演算用の1もしくは複数の汎用アウトオブオーダコアを含むCPU、ならびに2)主にグラフィックスおよび/またはサイエンティフィック(スループット)用の1もしくは複数の専用コアを含むコプロセッサを含み得る。そのような異なるプロセッサは、異なるコンピュータシステムアーキテクチャをもたらし、異なるコンピュータシステムアーキテクチャは、1)CPUの別個のチップ上のコプロセッサ、2)CPUと同一のパッケージにおける別個のダイ上のコプロセッサ、3)CPUと同一のダイ上のコプロセッサ(この場合、そのようなコプロセッサは、場合によっては統合グラフィックスおよび/またはサイエンティフィック(スループット)ロジック等の専用ロジック、または専用コアとして言及される)、および4)同一のダイ上に、説明されたCPU(場合によっては、アプリケーションコアもしくはアプリケーションプロセッサとして言及される)、上記のコプロセッサ、および追加の機能性を含み得るシステムオンチップを含み得る。例示的なコアアーキテクチャが次に説明され、その次に例示的なプロセッサおよびコンピュータアーキテクチャの説明が続く。

0094

図4Aは、本発明の実施形態による、例示的なインオーダパイプラインおよび例示的なレジスタリネーム、アウトオブオーダ発行/実行パイプラインの両方を示すブロック図である。図4Bは、本発明の実施形態によるプロセッサに含まれる、インオーダアーキテクチャコアの例示的な実施形態および例示的なレジスタリネーム、アウトオブオーダ発行/実行アーキテクチャコアの両方を示すブロック図である。図4A図4Bにおける実線ボックスは、インオーダパイプラインおよびインオーダコアを示すが、破線ボックスの任意選択の追加は、レジスタリネーム、アウトオブオーダ発行/実行のパイプラインおよびコアを示す。インオーダの態様がアウトオブオーダの態様のサブセットであることを考慮して、アウトオブオーダの態様が説明される。

0095

図4Aにおいて、プロセッサパイプライン400は、フェッチステージ402、長さデコードステージ404、デコードステージ406、アロケーションステージ408、リネームステージ410、スケジューリングディスパッチまたは発行としても知られる)ステージ412、レジスタ読み出し/メモリ読み出しステージ414、実行ステージ416、ライトバックメモリライトステージ418、例外処理ステージ422、およびコミットステージ424を含む。

0096

図4Bは、実行エンジンユニット450に結合されたフロントエンドユニット430を含むプロセッサコア490を示し、これら両方はメモリユニット470に結合されている。コア490は、縮小命令セットコンピューティングRISC)コア、複合命令セットコンピューティングCISC)コア、超長命令語(VLIW)コア、またはハイブリッドもしくは代替的なコアタイプであり得る。なおも別の選択肢として、コア490は、例えば、ネットワークコアもしくは通信コア、圧縮エンジンコプロセッサコア、汎用コンピューティンググラフィックス処理ユニット(GPGPU)コア、グラフィックスコア等のような専用コアであってもよい。

0097

フロントエンドユニット430は、命令キャッシュユニット434に結合された分岐予測ユニット432を含み、命令キャッシュユニット434は、命令トランスレーションルックアサイドバッファTLB)436に結合され、TLB436は、命令フェッチユニット438に結合され、命令フェッチユニット438は、デコードユニット440に結合される。デコードユニット440(もしくはデコーダ)は、命令をデコードして、出力として1または複数のマイクロオペレーションマイクロコードエントリポイント、マイクロ命令、他の命令、または元の命令からデコードされ、もしくは別の方法で元の命令を反映し、もしくは元の命令から派生した他の制御信号を生成し得る。デコードユニット440は、様々な異なるメカニズムを用いて実装され得る。好適なメカニズムの例としては、ルックアップテーブル、ハードウェア実装、プログラマブルロジックアレイ(PLA)、マイクロコードリードオンリメモリ(ROM)等が挙げられるが、これらに限定されない。一実施形態において、コア490は、特定のマクロ命令用のマイクロコードを(例えば、デコードユニット440内、またはそうでなければフロントエンドユニット430内に)格納するマイクロコードROMまたは他のメディアを含む。デコードユニット440は、実行エンジンユニット450におけるリネーム/アロケータユニット452に結合される。

0098

実行エンジンユニット450は、リタイアメントユニット454に結合されたリネーム/アロケータユニット452と、1または複数のスケジューラユニット456のセットとを含む。スケジューラユニット456は、リザベーションステーション、中央命令ウィンドウ等を含む任意の数の異なるスケジューラを表す。スケジューラユニット456は、物理レジスタファイルユニット458に結合される。物理レジスタファイルユニット458の各々は、1または複数の物理レジスタファイルを表し、これらの異なるものが、スカラ整数、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点、状態(例えば、実行されるべき次の命令のアドレスである命令ポインタ)等のような1または複数の異なるデータタイプを格納する。一実施形態において、物理レジスタファイルユニット458は、ベクトルレジスタユニット、ライトマスクレジスタユニット、およびスカラレジスタユニットを備える。これらのレジスタユニットは、アーキテクチャベクトルレジスタ、ベクトルマスクレジスタ、および汎用レジスタを提供し得る。(例えば、リオーダバッファおよびリタイアメントレジスタファイルを用い、フューチャファイル、履歴バッファ、およびリタイアメントレジスタファイルを用い、レジスタマップおよびレジスタのプールを用いる等して)レジスタリネームおよびアウトオブオーダ実行が実装され得る様々な態様を示すべく、物理レジスタファイルユニット458は、リタイアメントユニット454と重ね合わされている。リタイアメントユニット454および物理レジスタファイルユニット458は、実行クラスタ460に結合される。実行クラスタ460は、1または複数の実行ユニット462のセット、および1または複数のメモリアクセスユニット464のセットを含む。実行ユニット462は、様々なタイプのデータ(例えば、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点)に対して様々なオペレーション(例えば、シフト、加算、減算、乗算)を実行し得る。いくつかの実施形態は、特定の関数または関数のセットに専用のいくつかの実行ユニットを含み得るが、他の実施形態は、1つの実行ユニットのみ、または全てがあらゆる関数を実行する複数の実行ユニットを含み得る。スケジューラユニット456、物理レジスタファイルユニット458、および実行クラスタ460は、場合によっては複数のものとして示される。なぜなら、ある実施形態は、一定のタイプのデータ/オペレーションのための別個のパイプライン(例えば、各々が自身のスケジューラユニット、物理レジスタファイルユニット、および/または実行クラスタを有し、別個のメモリアクセスパイプラインの場合に、このパイプラインの実行クラスタのみがメモリアクセスユニット464を有する一定の実施形態が実装される)スカラ整数パイプライン、スカラ浮動小数点/パックド整数/パックド浮動小数点/ベクトル整数/ベクトル浮動小数点パイプライン、および/またはメモリアクセスパイプラインを生成するからである。また、別個のパイプラインが用いられる場合に、これらのパイプラインのうちの1または複数は、アウトオブオーダ発行/実行であり、残りはインオーダであり得ることを理解されたい。

0099

メモリアクセスユニット464のセットは、メモリユニット470に結合される。メモリユニット470は、データキャッシュユニット474に結合されたデータTLBユニット472を含み、データキャッシュユニット474は、レベル2(L2)キャッシュユニット476に結合される。例示的な一実施形態において、メモリアクセスユニット464は、ロードユニットストアアドレスユニット、およびストアデータユニットを含み得、これらの各々は、メモリユニット470内のデータTLBユニット472に結合される。命令キャッシュユニット434は、メモリユニット470内のレベル2(L2)キャッシュユニット476に更に結合される。L2キャッシュユニット476は、1つまたは複数の他のレベルのキャッシュに結合され、最終的にはメインメモリに結合される。

0100

例として、例示的なレジスタリネーム、アウトオブオーダ発行/実行コアアーキテクチャは、パイプライン400を以下のように実装し得る。1)命令フェッチ438は、フェッチステージ402および長さデコードステージ404を実行する。2)デコードユニット440はデコードステージ406を実行する。3)リネーム/アロケータユニット452は、アロケーションステージ408およびリネームステージ410を実行する。4)スケジューラユニット456は、スケジューリングステージ412を実行する。5)物理レジスタファイルユニット458およびメモリユニット470は、レジスタ読み出し/メモリ読み出しステージ414を実行し、実行クラスタ460は、実行ステージ416を実行する。6)メモリユニット470および物理レジスタファイルユニット458は、ライトバック/メモリライトステージ418を実行する。7)様々なユニットは、例外処理ステージ422に関与してもよい。8)リタイアメントユニット454および物理レジスタファイルユニット458は、コミットステージ424を実行する。

0101

コア490は、本明細書において説明される命令を含む、1または複数の命令セット(例えば、x86命令セット(より新しいバージョンを追加された、いくつかの拡張を伴う)、カリフォルニア州サニーベールのMIPSTechnologiesのMIPS命令セット、カリフォルニア州サニーベールのARM HoldingsのARM命令セット(NEON等の任意選択の追加拡張を伴う)をサポートし得る。一実施形態において、コア490は、パックドデータ命令セット拡張(例えば、AVX1、AVX2)をサポートするためのロジックを含み、それにより、多くのマルチメディアアプリケーションにより用いられるオペレーションが、パックドデータを用いて実行されることを可能にする。

0102

コアは、(オペレーションまたはスレッドの2またはそれより多い並列セットを実行する)マルチスレッディングをサポートし得、時分割マルチスレッディング、同時マルチスレッディング(物理コアが同時にマルチスレッディングするスレッドの各々のための論理コアを、単一の物理コアが提供する)、またはこれらの組み合わせ(例えば、時分割フェッチおよびデコードを行い、その後にインテル(登録商標)ハイパースレッディング技術等の同時マルチスレッディングを行う)を含む様々な態様でこれを実行し得ることを理解されたい。

0103

レジスタリネームは、アウトオブオーダ実行の文脈で説明されているが、レジスタリネームは、インオーダアーキテクチャにおいて用いられ得ることを理解されたい。プロセッサの示される実施形態は、別個の命令およびデータキャッシュユニット434/474、ならびに共有L2キャッシュユニット476も含むが、代替的な実施形態は、例えば、レベル1(L1)内部キャッシュまたは複数のレベルの内部キャッシュ等の命令およびデータの両方に対する単一の内部キャッシュを有し得る。いくつかの実施形態において、システムは、内部キャッシュ、ならびにコアおよび/またはプロセッサの外部にある外部キャッシュの組み合わせを含み得る。あるいは、キャッシュの全てがコアおよび/またはプロセッサの外部にあってもよい。

0104

図5A図5Bは、より具体的な例示的なインオーダコアアーキテクチャのブロック図を示し、このコアは、チップにおける(同じタイプの他のコアおよび/または異なるタイプを含む)いくつかの論理ブロックのうちの1つである。アプリケーションに応じて、論理ブロックは、ある固定機能ロジック、メモリI/Oインタフェース、および他の必要なI/Oロジックを用いる高帯域幅の相互接続ネットワーク(例えば、リングネットワーク)を介して通信する。

0105

図5Aは、本発明の実施形態によるシングルプロセッサコアのブロック図であり、オンダイ相互接続ネットワーク502への接続に加え、レベル2(L2キャッシュ504のローカルサブセットを有する。一実施形態において、命令デコーダ500は、パックドデータ命令セット拡張を用いるx86命令セットをサポートする。L1キャッシュ506は、スカラユニットおよびベクトルユニット内のキャッシュメモリへの低レイテンシアクセスを可能にする。一実施形態において(設計を簡略化するべく)、スカラユニット508およびベクトルユニット510は、別個のレジスタセット(各々、スカラレジスタ512およびベクトルレジスタ514)を用い、それらの間で転送されるデータは、メモリに書き込まれ、次にレベル1(L1)キャッシュ506からリードバックされる。本発明の代替的な実施形態は、異なるアプローチ(例えば、単一のレジスタセットを用い、またはライトバックおよびリードバックされることなく、2つのレジスタファイルの間で、データが転送されることを可能にする通信パスを含む)を用い得る。

0106

L2キャッシュ504のローカルサブセットは、プロセッサコア毎に1つずつ、別個のローカルサブセットに分割される全体的なL2キャッシュの一部である。各プロセッサコアは、L2キャッシュ504の自身のローカルサブセットへの直接のアクセス経路を有する。プロセッサコアにより読み出されたデータは、そのL2キャッシュサブセット504に格納され、他のプロセッサコアが自身のローカルL2キャッシュサブセットにアクセスするのと並列して迅速にアクセスされ得る。プロセッサコアにより書き込まれたデータは、自身のL2キャッシュサブセット504に格納され、必要であれば他のサブセットからフラッシュされる。リングネットワークは、共有データコヒーレンシ保証する。リングネットワークは、双方向であり、プロセッサコア、L2キャッシュ、および他の論理ブロック等のエージェントチップ内で互いに通信することを可能にする。各リングデータパスは、1方向毎に1012ビット幅である。

0107

図5Bは、本発明の実施形態による図5Aのプロセッサコアの一部の拡大図である。図5Bは、L1キャッシュ504のL1データキャッシュ506A部分、ならびにベクトルユニット510およびベクトルレジスタ514に関する更なる詳細を含む。具体的には、ベクトルユニット510は、16ワイドベクトル処理ユニット(VPU)(16ワイドのALU528を参照)であり、これは整数命令、単精度浮動小数点命令、および倍精度浮動小数点命令のうちの1または複数を実行する。VPUは、スウィズルユニット520によるレジスタ入力のスウィズル、数値変換ユニット522A〜Bによる数値変換、およびメモリ入力時のレプリケーションユニット524によるレプリケーションをサポートする。ライトマスクレジスタ526は、結果として生じるベクトル書き込みを予測(predicating)することを可能にする。

0108

図6は、本発明の実施形態による、2つ以上のコアを有し得、統合メモリコントローラを有し得、統合グラフィックスを有し得るプロセッサ600のブロック図である。図6の実線ボックスは、シングルコア602A、システムエージェント610、1または複数のバスコントローラユニット616のセットを有するプロセッサ600を示すが、破線ボックスの任意選択の追加は、複数のコア602A〜N、システムエージェントユニット610における1または複数の統合メモリコントローラユニット614のセット、および専用ロジック608を有する代替的なプロセッサ600を示す。

0109

従って、プロセッサ600の異なる実装は、1)統合グラフィックスおよび/またはサイエンティフィック(スループット)ロジック(1または複数のコアを含み得る)である専用ロジック608、および1または複数の汎用コア(例えば、汎用インオーダコア、汎用アウトオブオーダコア、2つの組み合わせ)であるコア602A〜Nを用いるCPU、2)主にグラフィックスおよび/またはサイエンティフィック(スループット)用の多数の専用コアであるコア602A〜Nを有するコプロセッサ、ならびに3)多数の汎用インオーダコアであるコア602A〜Nを用いるコプロセッサを含み得る。従って、プロセッサ600は、例えば、ネットワークプロセッサもしくは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、GPGPU(汎用グラフィックス処理ユニット)、(30またはそれより多いコアを含む)高スループット集積コア(MIC)コプロセッサ、エンベデッドプロセッサ等のような汎用プロセッサ、コプロセッサもしくは専用プロセッサであってもよい。プロセッサは、1または複数のチップ上に実装され得る。プロセッサ600は、1または複数の基板の一部であり得、および/または例えば、BiCMOS、CMOS、またはNMOS等のいくつかの処理技術のいずれかを用いてこれらの基板上に実装され得る。

0110

メモリ階層は、コア内の1または複数のレベルのキャッシュ、1セットまたは1もしくは複数の共有キャッシュユニット606、および統合メモリコントローラユニット614のセットに結合された外部メモリ(図示せず)を含む。共有キャッシュユニット606のセットは、レベル2(L2)、レベル3(L3)、レベル4(L4)等の1または複数の中間レベルのキャッシュ、または他のレベルのキャッシュ、ラストレベルキャッシュ(LLC)、および/またはこれらの組み合わせを含み得る。一実施形態において、リングベース相互接続ユニット612は、統合グラフィックスロジック608、共有キャッシュユニット606のセット、およびシステムエージェントユニット610/統合メモリコントローラユニット614を相互接続し、代替的な実施形態は、そのようなユニットを相互接続するための任意の数の周知の技術を用い得る。一実施形態において、コヒーレンシは、1または複数のキャッシュユニット606とコア602A〜Nとの間で保持される。

0111

いくつかの実施形態において、コア602A〜Nのうちの1または複数は、マルチスレッディングすることができる。システムエージェント610は、コア602A〜Nを調整および動作させるそれらのコンポーネントを含む。システムエージェントユニット610は、例えば、電力制御ユニット(PCU)およびディスプレイユニットを含み得る。PCUは、コア602A〜Nおよび統合グラフィックスロジック608の電力状態を調整するのに必要とされるロジックおよびコンポーネントであるか、またはこれらを含み得る。ディスプレイユニットは、1または複数の外部接続ディスプレイを駆動するためのものである。

0112

コア602A〜Nは、アーキテクチャ命令セットの観点からは同種または異種であり得る。すなわち、コア602A〜Nのうちの2またはそれより多くのものは、同じ命令セットを実行することができる場合があるが、他のものは、当該命令セットまたは異なる命令セットのサブセットのみを実行することができる場合がある。

0113

図7図10は、例示的なコンピュータアーキテクチャのブロック図である。ラップトップデスクトップハンドヘルドPC、情報携帯端末エンジニアリングワークステーションサーバネットワークデバイスネットワークハブ、スイッチ、エンベデッドプロセッサ、デジタル信号プロセッサ(DSP)、グラフィックスデバイスビデオゲームデバイス、セットトップボックスマイクロコントローラ携帯電話ポータブルメディアプレーヤハンドヘルドデバイス、および様々な他の電子デバイスの技術分野で既知の他のシステム設計および構成も好適である。一般に、本明細書において開示されるプロセッサおよび/または他の実行ロジックを組み込むことができる多種多様なシステムまたは電子デバイスが、概ね好適である。

0114

ここで図7を参照すると、本発明の一実施形態によるシステム700のブロック図が示される。システム700は、1または複数のプロセッサ710、715を含み得、これらは、コントローラハブ720に結合される。一実施形態において、コントローラハブ720は、グラフィックスメモリコントローラハブ(GMCH)790および入出力ハブ(IOH)750(別個のチップ上にあり得る)を含む。GMCH790は、メモリコントローラおよびグラフィックスコントローラを含み、これらにメモリ740およびコプロセッサ745が結合される。IOH750は、入出力(I/O)デバイス760をGMCH790に結合する。あるいは、メモリおよびグラフィックスコントローラの一方または両方が(本明細書に説明される)プロセッサ内に集積され、メモリ740およびコプロセッサ745は、プロセッサ710と、IOH750を有する単一のチップのコントローラハブ720とに直接に結合される。

0115

追加のプロセッサ715の任意選択の性質図7に破線を用いて示されている。各プロセッサ710、715は、本明細書に説明される処理コアのうちの1または複数を含み得、プロセッサ600のいくつかのバージョンであり得る。

0116

メモリ740は、例えば、ダイナミックランダムアクセスメモリDRAM)、相変化メモリPCM)、またはこれら2つの組み合わせであってもよい。少なくとも一実施形態においては、コントローラハブ720は、フロントサイドバスFSB)等のマルチドロップバス、QuickPath相互接続(QPI)等のポイントツーポイントインタフェース、または類似の接続795を介してプロセッサ710、715と通信する。

0117

一実施形態において、コプロセッサ745は、例えば、高スループットMICプロセッサ、ネットワークプロセッサもしくは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、GPGPU、エンベデッドプロセッサ等のような専用プロセッサである。一実施形態において、コントローラハブ720は、統合グラフィックスアクセラレータを含み得る。

0118

物理リソース710と物理リソース715との間には、アーキテクチャ、マイクロアーキテクチャ、熱、電力消費の特性等を含む幅広価値基準に関して様々な違いが存在し得る。

0119

一実施形態において、プロセッサ710は、一般なタイプのデータ処理オペレーションを制御する命令を実行する。コプロセッサ命令は、命令中に埋め込まれ得る。プロセッサ710は、取り付けられたコプロセッサ745により実行されるべきタイプとしてこれらのコプロセッサ命令を認識する。従って、プロセッサ710は、コプロセッサバスまたは他の相互接続においてこれらのコプロセッサ命令(またはコプロセッサ命令を表す制御信号)をコプロセッサ745に発する。コプロセッサ745は、受信したコプロセッサ命令を受け取って実行する。

0120

ここで図8を参照すると、本発明の実施形態による第1のより具体的な例示的システム800のブロック図が示される。図8に示されるように、マルチプロセッサシステム800はポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続850を介して結合される第1のプロセッサ870および第2のプロセッサ880を含む。プロセッサ870および880の各々は、プロセッサ600のいくつかのバージョンであり得る。本発明の一実施形態において、プロセッサ870および880は各々、プロセッサ710および715であるが、コプロセッサ838は、コプロセッサ745である。別の実施形態において、プロセッサ870および880は各々、プロセッサ710およびコプロセッサ745である。

0121

統合メモリコントローラ(IMC)ユニット872および882を各々含むプロセッサ870および880が示される。プロセッサ870は、そのバスコントローラユニットの一部としてポイントツーポイント(P‐P)インタフェース876および878も含む。同様に、第2のプロセッサ880は、P‐Pインタフェース886および888を含む。プロセッサ870、880は、P‐Pインタフェース回路878、888を用いて、ポイントツーポイント(P‐P)インタフェース850を介して情報を交換し得る。図8に示されるように、IMC872および882は、プロセッサを各メモリ、すなわち、各プロセッサにローカルに取り付けられたメインメモリの一部であり得るメモリ832およびメモリ834に結合する。

0122

プロセッサ870、880は各々、ポイントツーポイントインタフェース回路876、894、886、898を用い、個々のP‐Pインタフェース852、854を介してチップセット890と情報を交換し得る。任意選択で、チップセット890は、高性能インタフェース839を介してコプロセッサ838と情報を交換し得る。一実施形態において、コプロセッサ838は、例えば、高スループットMICプロセッサ、ネットワークプロセッサもしくは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、GPGPU、エンベデッドプロセッサ等のような専用プロセッサである。

0123

共有キャッシュ(図示せず)は、どちらかのプロセッサに含まれ、または両方のプロセッサの外部にあり得るが、プロセッサが低電力モードにされると、どちらかまたは両方のプロセッサのローカルキャッシュ情報が共有キャッシュに格納され得るように、P‐P相互接続を介してプロセッサとなおも接続され得る。

0124

チップセット890は、インタフェース896を介して第1のバス816に結合され得る。一実施形態において、第1のバス816は、周辺構成要素相互接続(PCI)バス、またはPCI Expressバス等のバス、または別の第3世代I/O相接続バスであり得るが、本発明の範囲はそのように限定されない。

0125

図8に示されるように、様々なI/Oデバイス814が、第1のバス816を第2のバス820に結合するバスブリッジ818と共に、第1のバス816に結合され得る。一実施形態において、コプロセッサ、高スループットMICプロセッサ、GPGPU、アクセラレータ(例えば、グラフィックスアクセラレータまたはデジタル信号処理(DSP)ユニット等)、フィールドプログラマブルゲートアレイ、またはその他のプロセッサ等、1または複数の追加のプロセッサ815は、第1のバス816に結合される。一実施形態において、第2のバス820は、低ピンカウントLPC)バスであり得る。様々なデバイスは、一実施形態において、例えば、キーボードおよび/またはマウス822、通信デバイス827、ならびに命令/コードおよびデータ830を含み得るディスクドライブもしくは他の大容量ストレージデバイス等のストレージユニット828を含む第2のバス820に結合され得る。更に、オーディオI/O824は、第2のバス820に結合され得る。他のアーキテクチャが可能であることに留意されたい。例えば、図8のポイントツーポイントアーキテクチャに代えて、システムは、マルチドロップバスまたは他のそのようなアーキテクチャを実装し得る。

0126

ここで図9を参照すると、本発明の実施形態による第2のより具体的な例示的システム900のブロック図を示す。図8および図9の同一の要素は、同一の参照番号を有し、図9の他の態様を不明瞭にするのを避けるべく、図8の特定の態様は、図9から省略されている。

0127

図9は、プロセッサ870、880が統合メモリおよびI/O制御ロジック(「CL」)872および882を各々含み得ることを示す。従って、CL872、882は、統合メモリコントローラユニットを含み、I/O制御ロジックを含む。図9は、メモリ832、834がCL872、882に結合されていることのみならず、I/Oデバイス914も制御ロジック872、882に結合されていることを示す。レガシI/Oデバイス915は、チップセット890に結合される。

0128

ここで図10を参照すると、本発明の一実施形態によるSoC1000のブロック図が示される。図6における類似の要素は、同一の参照番号を有する。また、破線ボックスは、より高度なSoCの任意選択の特徴である。図10において、相互接続ユニット1002は、1もしくは複数のコア602A〜Nおよび共有キャッシュユニット606のセットを含むアプリケーションプロセッサ1010、システムエージェントユニット610、バスコントローラユニット616、統合メモリコントローラユニット614、統合グラフィックスロジック、画像プロセッサオーディオプロセッサ、およびビデオプロセッサを含み得る1もしくは複数のコプロセッサ1020のセット、スタティックランダムアクセスメモリ(SRAM)ユニット1030、ダイレクトメモリアクセスDMA)ユニット1032、および1または複数の外部ディスプレイを結合するディスプレイユニット1040に結合される。一実施形態において、コプロセッサ1020は、例えば、ネットワークプロセッサもしくは通信プロセッサ、圧縮エンジン、GPGPU、高スループットMICプロセッサ、エンベデッドプロセッサ等のような専用プロセッサを含む。

0129

本明細書に開示されるメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはそのような実装アプローチの組み合わせで実装され得る。本発明の実施形態は、少なくとも1つのプロセッサ、ストレージシステム揮発性および不揮発性メモリ、ならびに/またはストレージ要素を含む)、少なくとも1つの入力デバイス、および少なくとも1つの出力デバイスを有するプログラマブルシステム上で実行するコンピュータプログラムまたはプログラムコードとして実装され得る。

0130

図8に示されるコード830等のプログラムコードは、本明細書に説明される機能を実行して出力情報を生成するべく、入力命令に適用され得る。出力情報は、既知の様式で1または複数の出力デバイスに適用され得る。本願の目的のために、処理システムは、例えば、デジタル信号プロセッサ(DSP)、マイクロコントローラ、特定用途向け集積回路ASIC)、またはマイクロプロセッサ等のプロセッサを有する任意のシステムを含む。

0131

プログラムコードは、高水準手続き型プログラミング言語またはオブジェクト指向プログラミング言語で実装され、処理システムと通信し得る。所望であれば、プログラムコードは、アセンブリ言語または機械語でも実装され得る。実際には、本明細書に説明されるメカニズムは、範囲においていずれの特定のプログラミング言語にも限定されない。いずれの場合においても、言語は、コンパイル型言語またはインタープリタ型言語であってもよい。

0132

少なくとも一実施形態の1または複数の態様は、プロセッサ内の様々なロジックを表す、機械可読媒体上に格納された代表的命令により実装され得、命令は、機械により読み出されると、当該機械に本明細書に説明される技術を実行するためのロジックを生成させる。「IPコア」として知られるそのような表現は、有形機械可読媒体上に格納され、様々な顧客または製造設備に供給され、ロジックまたはプロセッサを実際に作成する製造機械にロードされ得る。

0133

そのような機械可読ストレージ媒体としては、ハードディスクフロッピー(登録商標)ディスク光ディスクコンパクトディスクリードオンリメモリ(CD‐ROM)、書き換え可能コンパクトディスク(CD‐RW)、および光磁気ディスク等、その他のタイプのディスクを含むストレージ媒体、リードオンリメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)等のランダムアクセスメモリ(RAM)、消去可能プログラマブルリードオンリメモリ(EPROM)、フラッシュメモリ電気的消去可能プログラマブルリードオンリメモリ(EEPROM)、および相変化メモリ(PCM)等の半導体デバイス磁気もしくは光カード、または電子命令を格納するのに好適なその他のタイプの媒体を含む、機械またはデバイスにより製造または形成される、非一時的で有形な構成の物品が挙げられ得るが、これらに限定されない。

0134

従って、本発明の実施形態は、命令を含み、または本明細書に説明される構造体回路、装置、プロセッサ、および/またはシステム機能を定義するハードウェア記述言語HDL)等の設計データを含む非一時的有形機械可読媒体も含む。そのような実施形態は、プログラム製品と称され得る。

0135

いくつかの場合に、命令コンバータは、ソース命令セットからターゲット命令セットへと命令を変換するべく用いられ得る。例えば、命令コンバータは、(例えば、静的バイナリ変換、動的コンパイルを含む動的バイナリ変換を用いて)命令を、コアにより処理されるべき1または複数の他の命令に翻訳し、モーフィングし、エミュレートし、または別の方法で変換し得る。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、またはこれらの組み合わせで実装され得る。命令コンバータは、プロセッサにあり、プロセッサから離れ、またはプロセッサ上の一部であり、プロセッサから離れた一部であり得る。

0136

図11は、本発明の実施形態による、ソース命令セットのバイナリ命令を、ターゲット命令セットのバイナリ命令に変換するソフトウェア命令コンバータの使用と対比するブロック図である。示された実施形態において、命令コンバータは、ソフトウェア命令コンバータであるが、あるいは、命令コンバータは、ソフトウェア、ファームウェア、ハードウェア、またはこれらの様々な組み合わせで実装され得る。図11は、高水準言語1102によるプログラムが、少なくとも1つのx86命令セットコア1116を有するプロセッサによりネイティブに実行され得るx86バイナリコード1106を生成するべく、x86コンパイラ1104を用いてコンパイルされ得ることを示す。少なくとも1つのx86命令セットコア1116を有するプロセッサは、少なくとも1つのx86命令セットコアを用いるインテル(登録商標)プロセッサと実質的に同一の結果を実現するべく、(1)インテル(登録商標)x86命令セットコアの命令セットの実質的部分、または(2)少なくとも1つのx86命令セットコアを有するインテル(登録商標)プロセッサ上で起動することを目的とする、オブジェクトコードバージョンのアプリケーションまたは他のソフトウェアを互換的に実行し、または別の方法で処理することにより、少なくとも1つのx86命令セットコアを有するインテル(登録商標)プロセッサと実質的に同一の機能を実行し得る任意のプロセッサを表す。x86コンパイラ1104は、x86バイナリコード1106(例えば、オブジェクトコード)を生成するように動作可能なコンパイラを表す。x86バイナリコード1106は、追加のリンク処理を用いるか、または用いることなく少なくとも1つのx86命令セットコア1116を有するプロセッサにおいて実行され得る。同様に、図11は、高水準言語1102によるプログラムが、少なくとも1つのx86命令セットコア1114を有しないプロセッサ(例えば、カリフォルニア州サニーベールのMIPSTechnologiesのMIPS命令セットを実行し、および/またはカリフォルニア州サニーベールのARM HoldingsのARM命令セットを実行するコアを有するプロセッサ)によりネイティブに実行され得る代替的な命令セットバイナリコード1110を生成するべく、代替的な命令セットコンパイラ1108を用いてコンパイルされ得ることを示す。命令コンバータ1112は、x86バイナリコード1106を、x86命令セットコア1114を有しないプロセッサによりネイティブに実行され得るコードに変換するべく用いられる。この変換済みコードは、代替的な命令セットバイナリコード1110と同じである可能性が低い。なぜなら、これが可能な命令コンバータは、作成することが困難だからである。しかし、変換済みコードは、一般的なオペレーションを実現し、代替的な命令セットの命令から構成される。従って、命令コンバータ1112は、ソフトウェア、ファームウェア、ハードウェア、またはこれらの組み合わせを表し、これらは、エミュレーションシミュレーション、またはその他の処理により、x86命令セットプロセッサまたはコアを有しないプロセッサまたは他の電子デバイスがx86バイナリコード1106を実行することを可能にする。

0137

マスクをマスク値のベクトルに拡張するための方法および装置
マスク値をマスク値のベクトルに拡張するマスク拡張命令が以下に説明される。具体的な一実施形態において、マスク拡張命令は、結果を格納するデスティネーションマスクレジスタと、ソースマスク値を格納するソースマスクレジスタと、デスティネーションマスクレジスタにコピーされるべき少なくとも1つのビットをソースマスクレジスタから識別するインデックスと、デスティネーションマスクレジスタに充填されるべきビット位置の数を示す値(「Numbit」)とを使用する。下記の一実施形態は、MASKEXPAND DST_MASK_REG,SRC_MASK_REG,NumBits,Indexの形式を取る。

0138

条件付きステートメントの値は、例えばベクトル比較命令を用いてマスクレジスタに格納され得る。そのような場合、各マスクビットは、条件値(false)および真(true)を各々示すビット0または1)を表す。これらの条件付きブロック内には、LoadおよびStoreが存在する。本明細書に説明されるベクトルマスクレジスタへのマスク拡張は、マスクビットを別個のマスクレジスタに拡張することを可能にし、次に別個のマスクレジスタは、条件付きマスキングロードおよびストアに直接用いられ得る。結果として、本明細書に説明される本発明の実施形態は、ロード/ストアのために全てのビットをテストすること(実行を遅くしがちである)に代えて、条件付きのロードおよびストアのスピードを高めるべく用いられ得る。

0139

図12に示されるように、本発明の実施形態が実装され得る例示的なプロセッサ1255は、汎用レジスタ(GPR)1205のセット、ベクトルレジスタ1206のセット、およびマスクレジスタ1207のセットを含む。一実施形態において、複数のベクトルデータ要素は、2個の256ビット値、4個の128ビット値、8個の64ビット値、16個の32ビット値等を格納するための512ビット幅を有し得る各ベクトルレジスタ1206にパックされる。しかし、本発明の基礎となる原理は、ベクトルデータのいずれの特定のサイズ/タイプにも限定されない。一実施形態において、マスクレジスタ1207は、(例えば、上記のマスクレジスタk0〜k7として実装された)ベクトルレジスタ1206に格納された値にビットマスキングオペレーションを実行するために用いられる8個の64ビットオペランドマスクレジスタを含む。しかし、本発明の基礎となる原理は、いずれの特定のマスクレジスタのサイズ/タイプにも限定されない。

0140

シングルプロセッサコア(「コア0」)の詳細は、簡略化するために図12に示される。しかし、図12に示される各コアは、コア0と同じセットのロジックを有し得ることが理解されよう。例えば、各コアは、指定されたキャッシュ管理ポリシに従って命令およびデータをキャッシュするための専用レベル1(L1)キャッシュ1212およびレベル2(L2)キャッシュ1211を含み得る。L1キャッシュ1212は、命令を格納するための別個の命令キャッシュ1220と、データを格納するための別個のデータキャッシュ1221とを含む。様々なプロセッサキャッシュに格納された命令およびデータは、固定サイズ(例えば、64バイト、128バイト、512バイトの長さ)であり得るキャッシュラインの粒度で管理される。この例示的な実施形態の各コアは、メインメモリ1200および/または共有レベル3(L3)キャッシュ1216から命令をフェッチするための命令フェッチユニット1210と、命令をデコードする(例えば、プログラム命令をマイクロオペレーションまたは「マイクロオプ」にデコードする)ためのデコードユニット1220と、命令を実行するための実行ユニット1240と、命令をリタイアして結果をライトバックするためのライトバックユニット1250とを有する。

0141

命令フェッチユニット1210は、メモリ1200(またはキャッシュのうちの1つ)からフェッチされるべき次の命令のアドレスを格納するための次の命令ポインタ1203と、最近用いられた仮想物理命令アドレスのマップを格納してアドレス変換の速度を向上させるための命令トランスレーションルックアサイドバッファ(ITLB)1204と、命令分岐アドレス投機的に予測するための分岐予測ユニット1202と、分岐アドレスおよびターゲットアドレスを格納するための分岐ターゲットバッファBTB)1201とを含む、様々な周知のコンポーネントを含む。フェッチされると、命令は次に、デコードユニット1230、実行ユニット1240、およびライトバックユニット1250を含む命令パイプラインの残りのステージにストリーミングされる。これらのユニットの各々の構造および機能は、当業者により良く理解されており、本発明の異なる実施形態の関連する態様を不明瞭にするのを避けるべく、ここでは詳細に説明されない。

0142

一実施形態において、プロセッサ1255の各コアは、本明細書に説明されるマスク拡張オペレーションを実行するためのマスク拡張ロジックを含む。具体的には、一実施形態において、デコードユニット1230は、本明細書に説明されるマスク拡張命令を(一実施形態においては、例えばマイクロオペレーションのシーケンスに)デコードするためのマスク拡張デコードロジック1231を含み、実行ユニット1240は、命令を実行するためのマスク拡張実行ロジック1241を含む。

0143

図13は、ソースマスクデータを格納するためのソースマスクレジスタ1301と、マスク拡張オペレーションの結果を格納するためのデスティネーションマスクレジスタ1302とを含む例示的な実施形態を示す。簡略化のために、ソースマスクレジスタ1301およびデスティネーションマスクレジスタ1302には8ビットのみが示されている。しかし、本明細書に説明される発明の実施形態は、ソースマスクレジスタおよびデスティネーションマスクレジスタに任意の数のビットを用いて実装され得ることが理解されよう。例えば、一実施形態において、各マスクレジスタは、64ビットである(例えば、上記のk0〜k7レジスタ)。

0144

一実施形態において、マスク拡張ロジック1300は、インデックス値1304およびNumbit値1303に応答してデスティネーションマスクレジスタ1302における指定された数のビット位置に、ソースマスクレジスタ1301から1ビットをコピーする。具体的には、インデックス値1304は、デスティネーションマスクレジスタにコピーされるべきビット(例におけるビットb3)をソースマスクレジスタから識別する。Numbit値は、デスティネーションマスクレジスタにおいて充填されるべきビット位置の数を示す(例において4つの位置)。一実施形態において、インデックス値1304およびNumbit値1303は、他のレジスタ(例えば、図12に示される汎用レジスタ1205、ベクトルレジスタ1206、または他のマスクレジスタ1207等)から読み出される。

0145

一実施形態において、マスク拡張ロジック1300は、ソースマスクレジスタ1301における任意のビット位置からあるマスクビットを選択して、デスティネーションマスクレジスタ1302の任意の数のビット位置にマスクビットを格納することができる1または複数のマルチプレクサを備える。一実施形態において、1または複数のマルチプレクサは、(ソースマスクレジスタにおけるビット位置を選択する)インデックス値1304および(デスティネーションマスクレジスタにおけるビット位置を選択する)Numbit値1303の両方により制御される。

0146

図13に示される具体的な例において、インデックスは3に設定され、ソースマスクレジスタ1301からビットb3を識別する。Numbitは4に設定され、デスティネーションマスクレジスタ1302の最初の4ビットがビットb3の値で充填されることを示す。一実施形態において、デスティネーションマスクレジスタ1302の最下位ビットは、このように充填される。

0147

図14は、インデックスが1に設定され、ソースマスクレジスタ1301からビットb1を識別し、Numbitが5に設定され、デスティネーションマスクレジスタ1302の最初の5ビットがビットb3の値(すなわち、最初の5個の最下位ビット)で充填されることを示す別の例を図示する。

0148

一実施形態において、マスク拡張命令は、以下の形式を取り、ソースマスクレジスタ、デスティネーションマスクレジスタ、Numbit、およびインデックスを指定する。
MASKEXPAND DST_MASK_REG,SRC_MASK_REG,NumBits,Index

0149

例として、SRC_MASK_REGがK1マスクレジスタであり、00001011の値を格納すると仮定する。MASKEXPAND K2,K1,4,0である場合、インデックスは、1の値を含むソースマスクレジスタのビット0を指し、Numbitは、4に等しくなるように設定されるので、デスティネーションマスクレジスタK2は、4個の1を有する(すなわち、00001111)。MASKEXPAND K3,K1,5,1である場合、インデックスは、1の値を含むソースマスクレジスタのビット1を指し、Numbitは、5に等しくなるように設定されるので、デスティネーションマスクレジスタK3は、5個の1を有する(すなわち、00011111)。MASKEXPAND K4,K1,4,2である場合、インデックスは、0の値を含むソースマスクレジスタのビット2を指すので、デスティネーションマスクレジスタK4は、全て0を有する(すなわち、00000000)。従って、ソースマスクレジスタから読み出されるビット値が0である場合、Numbitは、関係ないことが理解され得る。

0150

一実施形態において、デスティネーションマスクレジスタ内のビット位置にマスクビットがコピーされると、拡張したマスクビットは、次に、条件付きのロードおよびストア等の実行プログラムコード、またはマスクビットを用いる条件付きテストに依存する他の命令シーケンスの性能を向上させるために用いられ得る。性能を向上させるべく、拡張したマスクビットがどのように用いられ得るかの具体的な例が以下に提供される。

0151

本発明の一実施形態による方法が図15に示される。本方法は、上記のアーキテクチャの文脈において実行され得るが、いずれの特定のシステムアーキテクチャにも限定されない。

0152

1501において、マスク拡張命令は、システムメモリからフェッチされ、またはキャッシュ(例えば、L1、L2、またはL3キャッシュ)から読み出される。1502において、ソース入力マスクデータがソースマスクレジスタ内に格納される。1503において、ソースマスクレジスタからマスクビットを識別するべく、インデックスが読み出され、1504において、デスティネーションマスクレジスタにおいて充填されるべきビット位置の数を決定するべく、Numbit値が読み出される。1505において、インデックスにより識別されたマスクビットは、Numbitの値に等しい回数、デスティネーションマスクレジスタにコピーされる。最後に、1506において、拡張したマスクビットは、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いられる。以下に、この例が提供される。

0153

アプリケーションの使用例として倍精度データセットを処理するHPCアプリケーションのCコードシーケンススナップショットを検討する。



スカラループベクトル化されていない場合)、if条件「if (delr2>=lowest_efs_u)」が真である場合、アレイ「f_tbl」がロードされ、そうでなければアレイ「eed_cub」がロードされる。

0154

ベクトル化コードにおいては、2つのMaskがある。一方はif条件(>=)に対するものであり、他方はelse条件(<)に対するものである。8個のMaskbitの各々は、ifが真か、またはelseが真かを示す。



if条件においてf_tb1をロードするための現在のソリューション(示された拡張MASKに関する適切なコードのみ)。
S1:f_tb1のロードを行う全てのビットをテストする。



S2:このように、if条件のマスク拡張を用いてif条件におけるf_tb1の8個のマスクのロードは、条件付きマスクレジスタにおける対応するビット、すなわち、k_delr2GTEQIowest_efs_uが1である場合にのみ成功する。
S3:else条件からeed_cubをロードするための類似のコード。

0155

提案の新たなExpandMask命令により、段階S1はより効率的になり、より少ない命令をもたらし、全ての条件付きテストを取り除き、従ってより速いコードとなる。
新しいS1:4つの連続する要素をf_tb1からロードするので、4をNumbitとして用いる。



新しいS2:このように、新たなExpandMask命令は、if条件から各マスクビットにおける全ての条件付きテストを取り除き、定数のロードを含む多くのコードを取り除く。
新しいS3:else条件からeed_cubをロードするための類似のコード。

0156

上記の明細書において、本発明の実施形態は、その特定の例示的な実施形態を参照して説明されている。しかし、添付の特許請求の範囲に記載される本発明のより広い趣旨および範囲を逸脱することなく、様々な修正および変更がなされ得ることは明らかであろう。従って、明細書および図面は、限定的意味ではなく、例示的意味で顧慮されるものである。

0157

本発明の実施形態は、上記の様々な段階を含み得る。段階は、汎用または専用プロセッサに段階を実行させるべく用いられ得る機械実行可能命令で実施され得る。あるいは、これらの段階は、段階を実行するためのハードワイヤードロジックを含む特定のハードウェアコンポーネントにより、またはプログラミングされたコンピュータコンポーネントおよびカスタムハードウェアコンポーネントの任意の組み合わせにより、実行され得る。

0158

本明細書において説明されるように、命令は、特定のオペレーションを実行するよう構成され、または予め定められた機能または非一時的コンピュータ可読媒体で実施されるメモリに格納されたソフトウェア命令を有する特定用途向け集積回路(ASIC)等のハードウェアの特定の構成を指し得る。従って、図面に示される技術は、1または複数の電子デバイス(例えば、終端局およびネットワーク要素等)上に格納され、実行されるコードおよびデータを用いて実装され得る。そのような電子デバイスは、非一時的コンピュータ機械可読ストレージ媒体(例えば、磁気ディスク、光ディスク、ランダムアクセスメモリ、リードオンリメモリ、フラッシュメモリデバイス、相変化メモリ)および一時的コンピュータ機械可読通信媒体(例えば、電気的、光、音響、もしくは搬送波赤外線信号デジタル信号等の他の形態の伝搬信号)等のコンピュータ機械可読媒体を用いてコードおよびデータを格納し、(内部でおよび/またはネットワークを介する他の電子デバイスと)通信する。更に、そのような電子デバイスは通常、1もしくは複数のストレージデバイス(非一時的機械可読ストレージ媒体)、ユーザ入出力デバイス(例えば、キーボード、タッチスクリーン、および/またはディスプレイ)、ならびにネットワーク接続等、1もしくは複数の他のコンポーネントに結合された1もしくは複数のプロセッサのセットを含む。プロセッサおよび他のコンポーネントのセットの結合は通常、1または複数のバスおよびブリッジ(バスコントローラとも呼ばれる)を介して行われる。ストレージデバイスおよびネットワークトラフィックを搬送する信号は、各々、1または複数の機械可読ストレージ媒体および機械可読通信媒体を表す。従って、所与の電子デバイスのストレージデバイスは通常、当該電子デバイスの1または複数のプロセッサのセット上で実行するためのコードおよび/またはデータを格納する。勿論、本発明の実施形態の1または複数の部分は、ソフトウェア、ファームウェア、および/またはハードウェアの異なる組み合わせを用いて実装され得る。この詳細な説明を通じて、説明の目的のために、多数の具体的な詳細が、本発明の完全な理解を提供するべく記載された。しかし、当業者には本発明がこれら具体的な詳細のいくつかがなくても実施され得ることが明らかであろう。特定の例において、周知の構造および機能は、本発明の主題を不明瞭にするのを避けるべく、精巧詳細に説明されていない。従って、本発明の範囲および趣旨は、以下の特許請求の範囲の観点から判断されるべきである。

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