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技術 半導体集積回路

出願人 ヤマハ株式会社
発明者 中嶋敏勝
出願日 2017年5月31日 (3年7ヶ月経過) 出願番号 2017-108349
公開日 2018年12月27日 (2年0ヶ月経過) 公開番号 2018-206862
状態 未査定
技術分野 半導体集積回路 記憶装置の機密保護
主要キーワード 不一致検出信号 デジタル計算機 後続回路 ノイズ重畳 不一致検出回路 同半導体集積回路 所定パルス幅 書き込み要求信号
関連する未来課題
重要な関連分野

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図面 (7)

課題

クロック多重化しないで、レジスタを多重化し、レジスタへの誤書き込みの検知を可能にする。

解決手段

誤書き込みの検知を可能にするべくレジスタ11xおよび11yを2重化した2重化レジスタ部11を設ける。ただし、クロックは多重化せず、単一のクロックを2重化されたレジスタ11xおよび11yに与える。この構成において、2重化されたレジスタの全てに対する誤書き込みが行われるのを防ぐために、書き込みの必要なときのみレジスタ11xおよび11yへの書き込みが行われるように書き込みを制限する手段を設ける。具体的には、2重化レジスタ部11のアドレスが入力され、かつ、所定のパスワードが入力された場合にロード信号生成部21がロード信号を発生し、クロックによるデータ書き込みを許可する。

概要

背景

外部の装置からデータの書き込みが可能なレジスタを内蔵し、このレジスタに記憶されたデータに基づいて各部の制御を行う半導体集積回路が各種提供されている。この種の半導体集積回路は、レジスタに誤ったデータが書き込まれ、あるいは外来ノイズ等に起因してレジスタの記憶内容が変更されるという事態(以下、単に誤書き込みという。)が発生すると、誤動作に陥る。そこで、この種の半導体集積回路では、レジスタへの誤書き込みへの対策が必要になる。

特許文献1に開示の技術では、半導体集積回路内パスワードレジスタパスワード発生部が設けられ、パスワード発生部の発生するパスワードと一致するパスワードがパスワードレジスタに書き込まれた場合に限り、コントロールレジスタに対するデータ書き込みが許可される。

特許文献2には、ダイナミック回路により構成された第1の論理演算部と、この第1の論理演算部と同じ機能を有するスタティック回路により構成された第2の論理演算部とに共通のデータを与えて動作させ、第1の論理演算部の出力値と第2の論理演算部の出力値とを比較し、両者が不一致である場合に第1の論理演算部の出力値を引き継ぐ後続回路の動作を抑止する技術が開示されている。

特許文献3には、論理回路を3重化し、各論理回路の出力値の多数決一致検出を行うことにより、デジタル計算機信頼性を高める技術が開示されている。

特許文献4には、レジスタを2重化し、両レジスタの出力の不一致を検出することにより一方のレジスタの誤動作を検知する技術が開示されている。

概要

クロック多重化しないで、レジスタを多重化し、レジスタへの誤書き込みの検知を可能にする。 誤書き込みの検知を可能にするべくレジスタ11xおよび11yを2重化した2重化レジスタ部11を設ける。ただし、クロックは多重化せず、単一のクロックを2重化されたレジスタ11xおよび11yに与える。この構成において、2重化されたレジスタの全てに対する誤書き込みが行われるのを防ぐために、書き込みの必要なときのみレジスタ11xおよび11yへの書き込みが行われるように書き込みを制限する手段を設ける。具体的には、2重化レジスタ部11のアドレスが入力され、かつ、所定のパスワードが入力された場合にロード信号生成部21がロード信号を発生し、クロックによるデータ書き込みを許可する。

目的

この発明は以上のような事情に鑑みてなされたものであり、クロックを多重化しないで、レジスタを多重化し、レジスタへの誤書き込みの検知を可能にする技術的手段を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

共通のクロックにより共通のデータが書き込まれる複数のレジスタからなる多重化レジスタ部と、前記複数のレジスタの記憶データの不一致を検出し、不一致検出信号を出力する不一致検出回路と、前記不一致検出信号に応じて外部の装置に割り込み要求信号を出力する割り込み制御手段と、所定の条件が満たされた場合に前記クロックによる前記複数のレジスタへのデータ書き込みを許可する書き込み制御手段とを具備することを特徴とする半導体集積回路

請求項2

所定パルス幅より狭いパルス幅の前記不一致検出信号の通過を阻止する誤検知防止回路を具備することを特徴とする請求項1に記載の半導体集積回路。

請求項3

前記書き込み制御手段は、前記多重化レジスタ部を特定するアドレスが入力された場合に前記クロックによるデータ書き込みを許可することを特徴とする請求項1または2に記載の半導体集積回路。

請求項4

前記書き込み制御手段は、前記多重化レジスタ部を特定するアドレスが入力され、かつ、予め定められたパスワードと一致するパスワードが入力された場合に前記クロックによるデータ書き込みを許可することを特徴とする請求項1または2に記載の半導体集積回路。

請求項5

前記多重化レジスタ部を構成する複数のレジスタについて別個のパスワードが定められており、複数のレジスタの各々について、当該レジスタについて定められたパスワードと一致するパスワードが入力された場合に、当該レジスタへの前記クロックによるデータ書き込みを許可することを特徴とする請求項4に記載の半導体集積回路。

技術分野

0001

この発明は、半導体集積回路係り、特に、半導体集積回路の内部のレジスタへの誤書き込みを検知する技術に関する。

背景技術

0002

外部の装置からデータの書き込みが可能なレジスタを内蔵し、このレジスタに記憶されたデータに基づいて各部の制御を行う半導体集積回路が各種提供されている。この種の半導体集積回路は、レジスタに誤ったデータが書き込まれ、あるいは外来ノイズ等に起因してレジスタの記憶内容が変更されるという事態(以下、単に誤書き込みという。)が発生すると、誤動作に陥る。そこで、この種の半導体集積回路では、レジスタへの誤書き込みへの対策が必要になる。

0003

特許文献1に開示の技術では、半導体集積回路内パスワードレジスタパスワード発生部が設けられ、パスワード発生部の発生するパスワードと一致するパスワードがパスワードレジスタに書き込まれた場合に限り、コントロールレジスタに対するデータ書き込みが許可される。

0004

特許文献2には、ダイナミック回路により構成された第1の論理演算部と、この第1の論理演算部と同じ機能を有するスタティック回路により構成された第2の論理演算部とに共通のデータを与えて動作させ、第1の論理演算部の出力値と第2の論理演算部の出力値とを比較し、両者が不一致である場合に第1の論理演算部の出力値を引き継ぐ後続回路の動作を抑止する技術が開示されている。

0005

特許文献3には、論理回路を3重化し、各論理回路の出力値の多数決一致検出を行うことにより、デジタル計算機信頼性を高める技術が開示されている。

0006

特許文献4には、レジスタを2重化し、両レジスタの出力の不一致を検出することにより一方のレジスタの誤動作を検知する技術が開示されている。

先行技術

0007

特開2003−330800号公報
特開昭63−273942号公報
特開平2−12533号公報
特開2007−58467号公報

発明が解決しようとする課題

0008

上述した特許文献1に開示の技術は、ノイズ等の影響によりコントロールレジスタに誤ってデータ書き込みが行われるのを防止することができるが、これ以外の要因による誤書き込み、例えばノイズ等の影響によりコントロールレジスタに記憶されたデータが変更されるといった誤書き込みの検知を行うことができないという問題がある。

0009

上述した特許文献2および3に開示の技術は、例えば多重化された回路に供給されるクロックにノイズが重畳し、多重化された回路の全てに誤動作が発生した場合にその誤動作を検知することができないという問題がある。

0010

上述した特許文献4に開示の技術では、2重化されたレジスタに供給するクロックの2重化、すなわち、2重化されたレジスタの各々に別個のクロックを供給する構成を採用している。この特許文献4に開示の技術は、2つのクロックを生成する回路が必要であり、また、半導体集積回路のタイミング設計時に2つのクロックのタイミングを考慮する必要があるという問題がある。

0011

この発明は以上のような事情に鑑みてなされたものであり、クロックを多重化しないで、レジスタを多重化し、レジスタへの誤書き込みの検知を可能にする技術的手段を提供することを目的とする。

課題を解決するための手段

0012

この発明は、共通のクロックにより共通のデータが書き込まれる複数のレジスタからなる多重化レジスタ部と、前記複数のレジスタの記憶データの不一致を検出し、不一致検出信号を出力する不一致検出回路と、前記不一致検出信号に応じて外部の装置に割り込み要求信号を出力する割り込み制御手段と、所定の条件が満たされた場合に前記クロックによる前記複数のレジスタへのデータ書き込みを許可する書き込み制御手段とを具備することを特徴とする半導体集積回路を提供する。

0013

この発明によれば、多重化レジスタ部を構成する複数のレジスタの一部のレジスタに対するデータの誤書き込みがあった場合、不一致検出回路により複数のレジスタの記憶データの不一致が検出され、割り込み制御手段により外部の装置に割り込み要求信号が出力される。従って、レジスタへのデータの誤書き込みへの対応を行うことができる。また、この発明では、多重化レジスタ部を構成する複数のレジスタに対して共通のクロックが供給されるが、クロックによる複数のレジスタへのデータ書き込みは所定の条件が満たされた場合に制限される。従って、クロックへのノイズ重畳等の原因により多重化レジスタ部を構成する複数のレジスタの全てに対してデータの誤書き込みが行われるのを防止することができる。従って、この発明によれば、クロックの多重化を行うことなく、レジスタの多重化を行い、レジスタへの誤書き込みを防止することができる。

図面の簡単な説明

0014

この発明の第1実施形態である半導体集積回路100の構成を示す回路図である。
同半導体集積回路100における誤検知防止回路41の構成を示す回路図である。
同半導体集積回路100の動作例を示すタイムチャートである。
同半導体集積回路100の誤検知防止回路41の第1の動作例を示すタイムチャートである。
同半導体集積回路100の誤検知防止回路41の第2の動作例を示すタイムチャートである。
この発明の第2実施形態である半導体集積回路100Aの構成を示す回路図である。

実施例

0015

以下、図面を参照し、この発明の実施形態について説明する。

0016

<第1実施形態>
図1はこの発明の第1実施形態である半導体集積回路100の構成を示す回路図である。この半導体集積回路は、図示しないホストコンピュータの制御下で動作する回路であり、ホストコンピュータとの間の情報の授受を行うためのホストI/F70を有する。また、半導体集積回路100は、ホストコンピュータから与えられる制御データを記憶するための2重化レジスタ部11〜13を有する。

0017

2重化レジスタ部11は、第1のレジスタ11xと第2のレジスタ11yを2重化してなる回路である。レジスタ11xおよび11yには、ホストコンピュータからホストI/F70を介して共通の制御データが与えられ、かつ、共通な単一のクロックが与えられる。

0018

2重化レジスタ部11の前段には、ロード信号生成部21が設けられている。ロード信号生成部21は、2重化レジスタ部11を特定するアドレスがホストコンピュータからホストI/F70を介して入力され、かつ、後述するコンパレータ84から一致検出信号が与えられた場合にロード信号を発生し、2重化レジスタ部11を構成する第1のレジスタ11xと第2のレジスタ11yのロード端子LDに供給する。レジスタ11xおよび11yでは、このロード信号がロード端子LDに与えられている間にホストI/F70を介してクロックが与えられた場合に、ホストI/F70を介して与えられる共通の制御データがクロックにより書き込まれる。

0019

2重化レジスタ部12および13も2重化レジスタ部11と同様な構成である。2重化レジスタ部12の前段にはロード信号生成部22が、2重化レジスタ部13の前段にはロード信号生成部23が各々設けられている。

0020

ロード信号生成部22および23は、2重化レジスタ部12または13を特定するアドレスがホストコンピュータからホストI/F70を介して入力され、かつ、後述するコンパレータ84から一致検出信号が与えられた場合にロード信号を発生し、2重化レジスタ部12または13を構成する第1および第2のレジスタのロード端子LD(図示略)に供給する。2重化レジスタ部12および13を構成する各レジスタの動作は、レジスタ11xおよび11yと同様である。本実施形態では、2重化レジスタ部11〜13の各々の第1のレジスタに記憶されたデータが内部回路制御信号として半導体集積回路100内の各部に供給され、各部の制御に用いられる。

0021

パスワードレジスタ82は、ホストコンピュータから入力されるパスワードを記憶する手段である。このパスワードレジスタ82の前段にはロード信号生成部81が設けられている。このロード信号生成部81は、ホストI/F70を介してパスワードレジスタ82を特定するアドレスが入力された場合にロード信号を発生し、パスワードレジスタ82のロード端子LDに供給する。パスワードレジスタ82では、このロード信号がロード端子LDに与えられている間にホストI/F70を介してクロックが与えられた場合に、ホストコンピュータからホストI/F70を介して与えられるパスワードがクロックにより書き込まれる。

0022

パスワード生成部83は、2重化レジスタ部11〜13にアクセスするためのパスワードを生成する回路である。コンパレータ84は、パスワードレジスタ82に書き込まれたパスワードがパスワード生成部83の生成するパスワードと一致する場合に上述した一致検出信号を出力する回路である。

0023

不一致検出回路31は、2重化レジスタ部11を構成する第1のレジスタ11xと第2のレジスタ11yの記憶データに不一致が発生した場合に不一致検出信号S31を出力する回路であり、例えばXORゲートにより構成されている。不一致検出回路32および33も同様である。不一致検出回路32は、2重化レジスタ部12において、不一致検出回路33は、2重化レジスタ部13において、第1および第2のレジスタの記憶データに不一致が発生した場合に不一致検出信号を出力する。

0024

不一致検出回路31〜33の後段には、誤検知防止回路41〜43が設けられている。これらは、所定幅よりも狭いパルス幅の不一致検出信号が発生した場合にその不一致検出信号の通過を阻止する回路である。なお、この誤検知防止回路41〜43が設けられている理由については後述する。

0025

不一致検出回路31〜33が出力する不一致検出信号は誤検知防止回路41〜43を各々通過した後、ORゲート50を介して割り込みコントローラ60に供給される。割り込みコントローラ60は、ORゲート50を介して不一致検出信号を受け取ると、ホストコンピュータに対して割り込み要求信号IRQを出力する。これによりホストコンピュータは、2重化レジスタ部11〜13への再度のデータ書き込み、半導体集積回路100の初期化等、2重化レジスタ部11〜13への誤書き込みに対応した処理を実行する。

0026

次に誤検知防止回路41〜43が設けられている理由について説明する。例えば2重化レジスタ部11の第1のレジスタ11xと第2のレジスタ11yへのデータ書き込みタイミングにずれがあると、狭いパルス幅のパルスが不一致検出信号として不一致検出回路31から出力される。このようなパルスが割り込みコントローラ60に伝達されると、第1のレジスタ11xと第2のレジスタ11yの記憶データに不一致が発生していないにも拘わらず、割り込み要求信号IRQがホストコンピュータに送られることとなる。このような不都合を回避するため、不一致検出回路31〜33の後段に誤検知防止回路41〜43が設けられているのである。

0027

図2は誤検知防止回路41の構成を示す回路図である。なお、誤検知防止回路42および43も、この誤検知防止回路41と同様な構成を有する。

0028

図2に示すように、誤検知防止回路41は、3個のフリップフロップ411〜413と、XNRゲート414と、ロード端子付きのフリップフロップ415とにより構成されている。ここで、フリップフロップ411〜413は、不一致検出回路31が出力する不一致検出信号S31を半導体集積回路100内において発生する内部クロックφに同期して順次シフトするシフトレジスタを構成している。XNRゲート414は、フリップフロップ412の出力信号S41bとフリップフロップ413の出力信号S41cの論理値が一致している場合に出力信号S41dを“1”とし、そうでない場合に出力信号S41dを“0”とする。フリップフロップ415は、このXNRゲート414の出力信号S41dがロード端子LDに与えられ、フリップフロップ412の出力信号S41bがデータ端子Dに与えられ、内部クロックφがクロック端子に与えられる。そして、フリップフロップ415は、ロード端子LDに与えられる信号S41dが“1”である期間内の内部クロックφの立ち上がりエッジにより、データ端子Dに与えられる信号S41bを取り込み、信号S41eとしてORゲート50に出力する。

0029

この誤検知防止回路41は、論理値が“1”である期間内に2回以上の内部クロックφの立ち上がりエッジが発生するだけのパルス幅を持った不一致検出信号S31を通過させ、それよりも短いパルス幅の不一致検出信号S31の通過を阻止する機能を有する。その詳細は本実施形態の動作説明において明らかにする。

0030

以下、本実施形態の動作について説明する。外部のホストコンピュータは、例えば2重化レジスタ部11へのデータ書き込みを行う場合、それに先立ち、パスワードレジスタ82を特定するアドレスと、パスワードと、書き込み要求信号をホストI/F70に供給する。ホストI/F70は、アドレスをロード信号生成部21〜23および81に供給し、パスワードを2重化レジスタ部11〜13の各レジスタのデータ端子とパスワードレジスタ82のデータ端子に供給する。その後、ホストI/F70は、クロックを2重化レジスタ部11〜13の各レジスタのクロック端子とパスワードレジスタ82のクロック端子に供給する。この場合、ホストI/F70を介して出力されるアドレスがパスワードレジスタ82のアドレスであるため、ロード信号生成部81がパスワードレジスタ82のロード端子LDにロード信号を出力する。このため、ホストI/F70を介して出力されるパスワードがホストI/F70から出力されるクロックによりパスワードレジスタ82に書き込まれる。

0031

このパスワードレジスタ82に書き込まれたパスワードがパスワード生成部83の発生するパスワードと一致する場合、コンパレータ84は一致検出信号を出力する。

0032

次にホストコンピュータは、データの書き込み先である2重化レジスタ部11を特定するアドレスと、書き込み対象であるデータと、書き込み要求信号をホストI/F70に出力する。ホストI/F70は、ホストコンピュータから受け取ったアドレスをロード信号生成部21〜23および81に供給し、ホストコンピュータから受け取ったデータを2重化レジスタ部11〜13の各レジスタのデータ端子とパスワードレジスタ82のデータ端子に供給する。その後、ホストI/F70は、クロックを2重化レジスタ部11〜13の各レジスタのクロック端子とパスワードレジスタ82のクロック端子に供給する。そして、ホストI/F70を介して出力されるアドレスが2重化レジスタ部11のアドレスであり、かつ、一致検出信号が出力されているため、ロード信号生成部21が2重化レジスタ部11の各レジスタ11xおよび11yのロード端子LDにロード信号を出力する。このため、ホストI/F70を介して出力されるデータがホストI/F70から出力されるクロックにより2重化レジスタ部11の各レジスタ11xおよび11yに書き込まれる。

0033

次にホストコンピュータは、パスワードレジスタ82を特定するアドレスと、パスワード生成部83の発生するパスワードと異なるのパスワードと、書き込み要求信号をホストI/F70に供給する。この結果、偽のパスワードが、ホストI/F70によりパスワードレジスタ82に書き込まれ、コンパレータ84による一致検出信号の出力が停止される。これにより、以後、外部からの2重化レジスタ部11〜13へのデータ書き込みが禁止される。
他の2重化レジスタ部12および13へのデータ書き込みの動作も以上と同様である。

0034

半導体集積回路100では、外来のノイズ等の影響により2重化レジスタ部11〜13を構成する各レジスタに対して誤書き込みが行われる場合がある。図3はそのような誤書き込みが行われた場合の本実施形態の動作例を示すタイムチャートである。この動作例では、当初、2重化レジスタ部11を構成する2つのレジスタ11xおよび11yの両方に“0”が記憶されていたが、レジスタ11xへの誤書き込みが行われ、レジスタ11xの出力信号が“0”から“1”に変化している。この場合、レジスタ11xの出力信号S11xが“1”、レジスタ11yの出力信号S11yが“0”となるため、不一致検出回路31から不一致検出信号S31=“1”が出力され、これが誤検知防止回路41により遅延され、信号S41e=“1”として出力される。これにより、割り込みコントローラ60からホストコンピュータに割り込み要求信号IRQが供給される。この結果、ホストコンピュータにより、データの誤書き込みに対応した処理が実行される。

0035

2重化レジスタ部11〜13へのデータ書き込みの際、2つのレジスタへのデータ書き込みのタイミングがずれると、このタイミングのずれ幅に相当する短いパルス幅を持った不一致検出信号が不一致検出回路31〜33から出力される。本実施形態において、誤検知防止回路41〜43は、このようなデータ書き込みタイミングのずれに起因した短いパルス幅を持った不一致検出信号の通過を阻止する役割を果たす。以下、誤検知防止回路41を例にこの動作について説明する。

0036

図4は誤検知防止回路41の第1の動作例を示すタイムチャートである。図4の動作例では、論理値が“1”である間に内部クロックφの立ち上がりエッジが1回だけ発生するパルス幅を持った不一致検出信号S31が誤検知防止回路41に与えられている。この場合、フリップフロップ411の出力信号S41aは、不一致検出信号S31が“1”である期間内の内部クロックφの立ち上がりエッジから次の立ち上がりエッジまでの期間だけ“1”を維持する。そして、フリップフロップ412の出力信号S41bは、フリップフロップ411の出力信号S41aを内部クロックφの1周期相当遅延させた波形となる。すなわち、フリップフロップ415のデータ端子Dに与えられる信号S41bは、不一致検出信号S31が“1”である期間内の内部クロックφの立ち上がりエッジから数えて2番目の立ち上がりエッジにおいて“0”から“1”に立ち上がり、3番目の立ち上がりエッジにおいて“1”から“0”に立ち下がる。

0037

フリップフロップ413の出力信号S41cは、フリップフロップ412の出力信号S41bを内部クロックφの1周期相当遅延させた波形となる。このため、XNRゲート414の出力信号S41d(すなわち、フリップフロップ415に対するロード信号)は、不一致検出信号S31が“1”である期間内の内部クロックφの立ち上がりエッジから数えて2番目の立ち上がりエッジにおいて“1”から“0”に立ち下がり、4番目の立ち上がりエッジにおいて“0”から“1”に立ち上がる。

0038

従って、フリップフロップ415のデータ端子Dに与えられる信号S41bが“1”であり、かつ、フリップフロップ415のロード端子LDに与えられる信号S41dが“1”である期間内には内部クロックφの立ち上がりエッジが発生しない。このため、フリップフロップ415のデータ端子Dに与えられる信号S41b=“1”がフリップフロップ415に書き込まれず、フリップフロップ415の出力信号S41eは“0”を維持する。このように論理値が“1”である期間内に内部クロックφの立ち上がりエッジが1回だけ発生するパルス幅を持った不一致検出信号S31は、誤検知防止回路41を通過しない。

0039

図5は誤検知防止回路41の第2の動作例を示すタイムチャートである。図5の動作例では、論理値が“1”である期間内に内部クロックφの立ち上がりエッジが2回だけ発生するパルス幅を持った不一致検出信号S31が誤検知防止回路41に与えられている。この場合、フリップフロップ411の出力信号S41aは、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジと、この立ち上がりエッジから数えて3番目の立ち上がりエッジとの間の期間だけ“1”を維持する。そして、フリップフロップ412の出力信号S41bは、フリップフロップ411の出力信号S41aを内部クロックφの1周期相当遅延させた波形となる。すなわち、フリップフロップ415のデータ端子Dに与えられる信号S41bは、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジから数えて2番目の立ち上がりエッジにおいて“0”から“1”に立ち上がり、4番目の立ち上がりエッジにおいて“1”から“0”に立ち下がる。

0040

フリップフロップ413の出力信号S41cは、フリップフロップ412の出力信号S41bを内部クロックφの1周期相当遅延させた波形となる。このため、XNRゲート414の出力信号S41d(すなわち、フリップフロップ415に対するロード信号)は、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジから数えて2番目の立ち上がりエッジにおいて“1”から“0”に立ち下がり、3番目の立ち上がりエッジにおいて“0”から“1”に立ち上がり、4番目の立ち上がりエッジにおいて“1”から“0”に立ち下がり、5番目の立ち上がりエッジにおいて“0”から“1”に立ち上がる。

0041

ここで、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジから数えて4番目の立ち上がりエッジにおいては、フリップフロップ415のデータ端子Dに与えられる信号S41bが“1”であり、かつ、フリップフロップ415のロード端子LDに与えられる信号S41dが“1”である。

0042

このため、フリップフロップ415のデータ端子Dに与えられる信号S41b=“1”がこの内部クロックφの4番目の立ち上がりエッジにより、フリップフロップ415に書き込まれ、フリップフロップ415の出力信号S41eが“0”から“1”に立ち上がる。

0043

その後、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジから数えて5番目の立ち上がりエッジが発生すると、フリップフロップ413の出力信号S41cが“0”となり、XNRゲート414の出力信号S41dが“1”となる。そして、不一致検出信号S31が“1”である期間内の内部クロックφの最初の立ち上がりエッジから数えて6番目の立ち上がりエッジが発生すると、フリップフロップ412の出力信号S41b=“0”がフリップフロップ415に書き込まれ、フリップフロップ415の出力信号S41eが“1”から“0”に立ち下がる。

0044

このように論理値が“1”である期間内に内部クロックφの立ち上がりエッジが2回だけ発生するパルス幅を持った不一致検出信号S31は、誤検知防止回路41を通過する。

0045

以上、論理値が“1”である期間内に内部クロックφの立ち上がりエッジが2回だけ発生するパルス幅を持った不一致検出信号S31が与えられた場合を例に誤検知防止回路41の動作を説明したが、内部クロックφの立ち上がりエッジが3回以上発生するパルス幅を持った不一致検出信号S31が与えられた場合の誤検知防止回路41の動作も同様である。
以上が本実施形態の動作である。

0046

本実施形態によれば、2重化レジスタ部11〜13を構成する2つのレジスタの一方に対する誤書き込みがあった場合、不一致検出回路31〜33により各レジスタの記憶データの不一致が検出され、割り込みコントローラ60により外部のホストコンピュータに割り込み要求信号IRQが出力される。従って、レジスタへの誤書き込みへの対応を行うことができる。また、本実施形態によれば、2重化レジスタ部11〜13を構成する各レジスタに対して単一のクロックが供給されるが、クロックによる2重化レジスタ部へのデータ書き込みは所定の条件が満たされた場合、具体的には事前正当なパスワードが入力され、かつ、書き込み先の2重化レジスタ部を特定するアドレスが入力された場合に制限される。従って、クロックへのノイズ重畳等の原因により2重化レジスタ部を構成する複数のレジスタの全てに対して同一データの誤書き込みが行われるのを防止することができる。従って、本実施形態によれば、クロックの多重化を行うことなく、レジスタの多重化を行い、レジスタへの誤書き込みを防止することができる。また、本実施形態によれば、2重化レジスタ部11〜13の各々を構成する2つのレジスタへのデータ書き込みのタイミングがずれ、後段の不一致検出回路31〜33がパルス幅の狭い不一致検出信号を出力する場合に、誤検知防止回路41〜43がその不一致検出信号の通過を阻止する。従って、データ書き込みタイミングのずれに起因した不適切な不一致検出信号により割り込み要求信号IRQが誤って出力されるのを防止することができる。

0047

<第2実施形態>
図6はこの発明の第2実施形態である半導体集積回路100Aの構成を示す回路図である。なお、この図6において、上述した図1(第1実施形態)に示された部分と同一の部分には共通の符号を使用し、その説明を省略する。

0048

本実施形態では、上記第1実施形態におけるパスワードレジスタ82と、パスワード生成部83と、コンパレータ84が、パスワードレジスタ82xおよび82yと、パスワード生成部83xおよび83yと、コンパレータ84xおよび84yに置き換えられている。

0049

また、本実施形態では、上記実施形態におけるロード信号生成部21、22、23、81が、ロード信号生成部21xおよび21y、22xおよび22y、23xおよび23y、81xおよび81yに置き換えられている。

0050

本実施形態において、ロード信号生成部21x、22xおよび23xは、後段の2重化レジスタ部を特定するアドレスが与えられ、かつ、後述する第1の一致検出信号が与えられた場合に後段の2重化レジスタ部の第1のレジスタのロード端子LDにロード信号を供給する。

0051

ロード信号生成部21y、22yおよび23yは、後段の2重化レジスタ部を特定するアドレスが与えられ、かつ、後述する第2の一致検出信号が与えられた場合に後段の2重化レジスタ部の第2のレジスタのロード端子LDにロード信号を供給する。

0052

ロード信号生成部81xは、パスワードレジスタ82xを特定するアドレスが与えられた場合に、パスワードレジスタ82xのロード端子LDにロード信号を供給する。ロード信号生成部81yは、パスワードレジスタ82yを特定するアドレスが与えられた場合に、パスワードレジスタ82yのロード端子LDにロード信号を供給する。

0053

パスワードレジスタ82xおよび82yは、各々、ロード端子LDにロード信号が与えられている間、ホストI/F70を介して与えられるパスワードをホストI/F70から与えられるクロックにより取り込んで記憶する。

0054

パスワード生成部83xは、2重化レジスタ部11〜13の第1のレジスタへのアクセスを許可する第1のパスワードを発生する。また、パスワード生成部83yは、2重化レジスタ部11〜13の第2のレジスタへのアクセスを許可する第2のパスワードを発生する。

0055

コンパレータ84xは、パスワードレジスタ82xに書き込まれたパスワードがパスワード生成部83xの生成する第1のパスワードと一致する場合に第1の一致検出信号を出力する。コンパレータ84yは、パスワードレジスタ82yに書き込まれたパスワードがパスワード生成部83yの生成する第2のパスワードと一致する場合に第2の一致検出信号を出力する。

0056

本実施形態において、ホストコンピュータは、例えば2重化レジスタ部11へのデータ書き込みを行う場合、事前に第1および第2のパスワードの入力を行う必要がある。具体的には、ホストコンピュータは、パスワードレジスタ82xを特定するアドレスと、第1のパスワードと、書き込み要求信号をホストI/F70に供給する。これにより第1のパスワードがパスワードレジスタ82xに書き込まれ、コンパレータ84xが第1の一致検出信号を出力する。また、ホストコンピュータは、パスワードレジスタ82yを特定するアドレスと、第2のパスワードと、書き込み要求信号をホストI/F70に供給する。これにより第2のパスワードがパスワードレジスタ82yに書き込まれ、コンパレータ84yが第2の一致検出信号を出力する。

0057

この状態において、ホストコンピュータが2重化レジスタ部11を特定するアドレスと、書き込み対象のデータと、書き込み要求信号をホストI/F70に供給すると、ロード信号生成部21xから2重化レジスタ部11の第1のレジスタ11xにロード信号が供給され、ロード信号生成部21yから2重化レジスタ部11の第2のレジスタ11yにロード信号が供給され、書き込み対象のデータがホストI/F70から出力されるクロックによりレジスタ11xおよび11yに書き込まれる。
他の点は上記第1実施形態と同様である。

0058

本実施形態によれば、上記第1実施形態と同様な効果が得られる。また、本実施形態では、2重化レジスタ部を構成する第1のレジスタと第2のレジスタについて別個のパスワードによるアクセス制限を設けているので、誤書き込みに対する保護を上記第1実施形態よりも強化することができる。

0059

<他の実施形態>
以上、この発明の第1および第2実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

0060

(1)上記各実施形態では、多重化レジスタ部として、第1および第2のレジスタからなる2重化レジスタ部を使用したが、3個以上のレジスタからなる多重化レジスタ部を使用してもよい。この態様では、多重化レジスタ部の各レジスタの記憶データの不一致が検出された場合に、各レジスタの記憶データの多数決により制御に使用するデータを決定するようにしてもよい。

0061

(2)上記第1実施形態では、全ての2重化レジスタ部11〜13について共通のパスワードを使用したが、2重化レジスタ部11〜13の各々について別個のパスワードを生成し、書き込み先である2重化レジスタ部に対応したパスワードが入力された場合に限り、当該2重化レジスタ部へのデータ書き込みを許可するようにしてもよい。上記第2実施形態についても同様である。

0062

(3)上記第1実施形態では、ホストコンピュータが、パスワード生成部83の生成するパスワードと異なる偽のパスワードをパスワードレジスタ82に書き込むことにより、コンパレータ84による一致検出信号の出力を停止させた。しかし、これ以外の態様で、コンパレータ84による一致検出信号の出力を停止させてもよい。ある好ましい態様では、コンパレータ84が一致検出信号を出力した後、2重化レジスタ部11〜13のいずれかにデータ書き込みが行われると、コンパレータ84は一致検出信号の出力を停止する。この態様では、ホストコンピュータは、2重化レジスタ部11〜13へのデータ書き込みを行う都度、それに先立ってパスワードの入力を行うことになるが、データ書き込みの後、偽のパスワードをパスワードレジスタ82に書き込む必要はない。他の好ましい態様では、ホストコンピュータは、複数の2重化レジスタ部へのデータ書き込みを行う場合にその個数をホストI/F70に通知する。この態様では、コンパレータ84が一致検出信号を出力した後、通知された個数の2重化レジスタ部へのデータ書き込みが行われると、コンパレータ84は一致検出信号の出力を停止する。この態様によれば、ホストコンピュータは、1回のパスワードの入力により、複数の2重化レジスタ部へのデータ書き込みを行うことができる。この場合も、データ書き込みの後、偽のパスワードをパスワードレジスタ82に書き込む必要はない。

0063

100,100A…半導体集積回路、11,12,13…2重化レジスタ部、11x,11y…レジスタ、82,82x,82y…パスワードレジスタ、83,83x,83y…パスワード生成部、84,84x,84y…コンパレータ、21,21x,21y,22,22x,22y,23,23x,23y,81,81x,81y…ロード信号生成部、31〜33…不一致検出回路、41〜43…誤検知防止回路、50…ORゲート、60…割り込みコントローラ、70…ホストI/F、411〜413,415…フリップフロップ、414…XNRゲート。

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