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技術 メモリ構造及びメモリ構造の製造方法

出願人 華邦電子股ふん有限公司
発明者 劉重顕陳俊旭蒋汝平
出願日 2017年12月4日 (3年5ヶ月経過) 出願番号 2017-232486
公開日 2018年11月15日 (2年6ヶ月経過) 公開番号 2018-182288
状態 特許登録済
技術分野 不揮発性半導体メモリ 半導体メモリ 素子分離
主要キーワード ライニング材料 例示的実施 プラズマ酸化プロセス 誘電材料層 じょうご P酸化物 ライニング層 トンネル誘電体層
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年11月15日)のものです。
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図面 (10)

課題

メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する。

解決手段

基板100と、複数の積層構造122と、分離構造124と、第2の導電層130と、第2の誘電層128と、を含むメモリ構造132である。積層構造122の各々は、第1の誘電層102aと基板100の上に配列された第1の導電層104aとを含む。第1の開口112は、2つの隣接する積層構造122の間に配置され、第1の開口112は基板100の中へ延びる。分離構造124は、第1の開口112の中に配置され、第1の誘電層102aの側壁を覆う。分離構造124は、凹部126を有し、分離構造124の最上部のプロファイルが、じょうご状に成形されるようにする。第2の導電層130は、積層構造122の上に配置される。第2の誘電層128は、第2の導電層130と第1の導電層104aとの間に配置される。

概要

背景

半導体デバイス集積ベルが増大するにつれて、半導体デバイスのサイズは継続的に低減し、したがって、半導体デバイスへの相互作用の増大をもたらす。一般的に、半導体デバイスを互いに分離するために、分離構造が適用され、重要な影響を避けるようにし、デバイス信頼性を向上する。メモリデバイスにおいて、分離構造の過度に低い高さのために、プログラミング動作中の相互作用を容易に引き起こし、トンネル誘電体層に潜在的なダメージを引き起こし、その結果、メモリデバイスの信頼性を損なう。しかしながら、分離構造の高さが過度に高い場合、ゲートカップリング比GCR)は低減し得て、したがって、メモリデバイスの性能を低下させる。

概要

メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する。基板100と、複数の積層構造122と、分離構造124と、第2の導電層130と、第2の誘電層128と、を含むメモリ構造132である。積層構造122の各々は、第1の誘電層102aと基板100の上に配列された第1の導電層104aとを含む。第1の開口112は、2つの隣接する積層構造122の間に配置され、第1の開口112は基板100の中へ延びる。分離構造124は、第1の開口112の中に配置され、第1の誘電層102aの側壁を覆う。分離構造124は、凹部126を有し、分離構造124の最上部のプロファイルが、じょうご状に成形されるようにする。第2の導電層130は、積層構造122の上に配置される。第2の誘電層128は、第2の導電層130と第1の導電層104aとの間に配置される。I

目的

本発明は、それにより、メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリ構造であって、該メモリ構造は、基板と、該基板の上に配置される複数の積層構造であって、該積層構造の各々は、第1の誘電層と前記基板の上に順次、配列された第1の導電層とを備え、第1の開口は、前記複数の積層構造の内の2つの隣接する積層構造の間に配置され、該第1の開口は前記基板の中へ延びる、複数の積層構造と、前記第1の開口の中に配置され、前記第1の誘電層の側壁を覆う、少なくとも1つの分離構造であって、該少なくとも1つの分離構造は、その中に、凹部を有し、前記少なくとも1つの分離構造の最上部のプロファイルが、じょうご状に成形されるようにする、少なくとも1つの分離構造と、前記積層構造の上に配置され、前記第1の開口を満たす、第2の導電層と、該第2の導電層と前記第1の導電層との間に配置される、第2の誘電層と、を備え、前記少なくとも1つの分離構造は、前記第1の開口の中に配置され、その中に、第2の開口を有する、第1の分離層であって、前記第1の開口の側壁の上に配置される前記第1の分離層の最上部は、前記第1の誘電層の最上部より高い、第1の分離層と、前記第2の開口の中に配置される、第2の分離層であって、前記第2の分離層の最上部は、前記第1の分離層の前記最上部より低い、第2の分離層と、前記第1の分離層と前記基板との間、かつ、前記第1の分離層と前記積層構造との間に配置される、ライニング層と、を備える、メモリ構造。

請求項2

前記少なくとも1つの分離構造の最上部は、前記積層構造の最上部より低い、請求項1に記載のメモリ構造。

請求項3

前記凹部の形状は弧の形状を備える、請求項1に記載のメモリ構造。

請求項4

前記凹部の幅は、前記2つの隣接する積層構造の距離の25%から50%の範囲内にある、請求項1に記載のメモリ構造。

請求項5

前記凹部は、前記第2の分離層に配置される、請求項1に記載のメモリ構造。

請求項6

前記ライニング層の材料は、その場(in-situ)蒸気発生(ISSG酸化物を備え、前記第1の分離層の材料は、改良高アスペクト比プロセス(eHARP)酸化物を備え、前記第2の分離層の材料は、スピンオンガラス(SOG)を備える、請求項1に記載のメモリ構造。

請求項7

メモリ構造を製造する方法であって、該方法は、基板の上に複数の積層構造を形成するステップであって、該積層構造の各々は、第1の誘電層と前記基板の上に順次、配列された第1の導電層とを備え、第1の開口は、前記複数の積層構造の内の2つの隣接する積層構造の間に配置され、該第1の開口は前記基板の中へ延びる、ステップと、前記第1の開口の中に少なくとも1つの分離構造を形成するステップであって、該少なくとも1つの分離構造は、前記第1の誘電層の側壁を覆い、前記少なくとも1つの分離構造は、凹部を有し、前記少なくとも1つの分離構造の最上部のプロファイルが、じょうご状に成形されるようにする、ステップと、前記積層構造の上に第2の誘電層を形成するステップと、該第2の誘電層の上に第2の導電層を形成するステップであって、該第2の導電層は前記第1の開口を満たす、ステップと、を有し、前記少なくとも1つの分離構造を形成するステップは、前記第1の開口を満たす第1の分離材料層を形成するステップであって、該第1の分離材料層は、その中に、第2の開口を有する、ステップと、前記第1の分離材料層の上に第2の分離材料層を形成するステップであって、該第2の分離材料層は前記第2の開口を満たす、ステップと、第1の分離層及び第2の分離材料層を形成するために、前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するステップであって、前記第2の分離層の最上部は、前記第1の分離層の前記最上部より低い、ステップと、を有する、メモリ構造を製造する方法。

請求項8

前記複数の積層構造及び前記第1の開口を形成するステップは、第1の誘電材料層と、第1の導電材料層と、バッファ材料層と、マスク材料層と、を、順次、形成するステップと、前記マスク材料層の上にパターンフォトレジスト層を形成するステップと、前記基板の上に、前記第1の開口を形成し、前記第1の誘電層と、前記第1の導電層と、バッファ層と、マスク層と、を、順次、形成するように、前記パターンフォトレジスト層をマスクとして用いることにより、前記マスク材料層の一部と、前記バッファ材料層の一部と、前記第1の導電材料層の一部と、前記第1の誘電材料層の一部と、前記基板の一部と、を、除去するステップと、前記パターンフォトレジスト層を除去するステップと、を有する、請求項7に記載のメモリ構造を製造する方法。

請求項9

前記第1の分離材料層の前記一部及び前記第2の分離材料層の前記一部を除去するステップは、前記第1の開口の外側にある前記第2の分離材料層及び前記第1の分離材料層を除去するステップと、前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するために、第1の乾式エッチングプロセスを実施するステップと、前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し、前記第1の分離層を形成するために、第2の乾式エッチングプロセスを実施するステップと、前記第2の開口の中にある前記第2の分離材料層の一部を除去し、前記第2の分離層を形成するために、湿式エッチングプロセスを実施するステップと、を有する、請求項7に記載のメモリ構造を製造する方法。

請求項10

前記少なくとも1つの分離構造を形成するステップは、さらに、前記第1の分離層が形成される前に、前記第1の開口の表面の上にライニング材料層を形成するステップを有する、請求項7に記載のメモリ構造を製造する方法。

請求項11

前記ライニング材料層を形成するステップは、その場(in-situ)蒸気発生(ISSG)方法又はプラズマ酸化プロセスを有し、前記第1の分離材料層を形成するステップは、改良高アスペクト比プロセス(eHARP)を有し、前記第2の分離材料層を形成するステップは、スピンコーティング方法を有する、請求項10に記載のメモリ構造を製造する方法。

請求項12

前記第1の乾式エッチングプロセスは、反応性イオンエッチングRIE)プロセスを有する、請求項9に記載のメモリ構造を製造する方法。

請求項13

前記第2の乾式エッチングプロセスは、SiCoNiエッチングプロセスを有する、請求項9に記載のメモリ構造を製造する方法。

請求項14

前記湿式エッチングプロセスで用いるエッチャントは、希釈フッ化水素酸を有する、請求項9に記載のメモリ構造を製造する方法。

請求項15

前記湿式エッチングプロセスにより前記第2の分離材料層を除去する速度は、前記湿式エッチングプロセスにより前記第1の分離材料層を除去する速度より速い、請求項9に記載のメモリ構造を製造する方法。

請求項16

メモリ構造であって、該メモリ構造は、基板と、該基板の上に配置される複数の積層構造であって、第1の開口は、該複数の積層構造の内の2つの隣接する積層構造の間に配置される、複数の積層構造と、前記第1の開口を満たし、第1の分離層と、該第1の分離層の上に配置される第2の分離層と、を含む、少なくとも1つの分離構造と、前記積層構造の最上部及び側壁と、前記第1の分離層の最上部と、前記第2の分離層の最上部とを覆う誘電層であって、該誘電層は、前記第1の分離層に対して、前記第2の分離層において、凹部を有する、誘電層と、該誘電層を覆う導電層と、を備える、メモリ構造。

請求項17

前記第1の分離層は、前記第1の開口の中に配置され、その中に、第2の開口を有し、前記第2の分離層は、前記第2の開口の中に配置され、前記第2の分離層の前記最上部は、前記第1の分離層の前記最上部より低い、請求項16に記載のメモリ構造。

請求項18

前記少なくとも1つの分離構造の最上部は、前記積層構造の最上部より低い、請求項16に記載のメモリ構造。

請求項19

前記凹部の形状は弧の形状を備える、請求項16に記載のメモリ構造。

請求項20

前記少なくとも1つの分離構造は、前記第1の分離層と前記基板との間、かつ、前記第1の分離層と前記積層構造との間に配置される、ライニング層と、を、さらに備える、請求項16に記載のメモリ構造。

技術分野

0001

本発明は、半導体構造及び半導体構造の製造方法に関し、具体的には、本発明は、浅いトレンチ分離(STI)構造を有するメモリ及びそのメモリの製造方法に関する。

背景技術

0002

半導体デバイス集積ベルが増大するにつれて、半導体デバイスのサイズは継続的に低減し、したがって、半導体デバイスへの相互作用の増大をもたらす。一般的に、半導体デバイスを互いに分離するために、分離構造が適用され、重要な影響を避けるようにし、デバイス信頼性を向上する。メモリデバイスにおいて、分離構造の過度に低い高さのために、プログラミング動作中の相互作用を容易に引き起こし、トンネル誘電体層に潜在的なダメージを引き起こし、その結果、メモリデバイスの信頼性を損なう。しかしながら、分離構造の高さが過度に高い場合、ゲートカップリング比GCR)は低減し得て、したがって、メモリデバイスの性能を低下させる。

発明が解決しようとする課題

0003

本発明は、それにより、メモリデバイスの性能及び信頼性を効果的に向上することができるメモリ構造及びメモリ構造の製造方法を提供する。

課題を解決するための手段

0004

本発明は、基板と、複数の積層構造と、少なくとも1つの分離構造と、第2の導電層と、第2の誘電層と、を含むメモリ構造を提供する。前記複数の積層構造は前記基板の上に配置される。前記積層構造の各々は、第1の誘電層と前記基板の上に順次、配列された第1の導電層とを含む。第1の開口は、2つの隣接する積層構造の間に配置され、該第1の開口は前記基板の中へ延びる。分離構造は、前記第1の開口の中に配置され、前記第1の誘電層の側壁を覆う。前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。前記分離構造は、第1の分離層と、第2の分離層と、ライニング層とを含む。前記第1の分離層は、前記第1の開口の中に配置され、その中に、第2の開口を有し、前記第1の開口の側壁の上に配置される前記第1の分離層の最上部は、前記第1の誘電層の最上部より高い。前記第2の分離層は、前記第2の開口の中に配置され、前記第2の分離層の最上部は、前記第1の分離層の前記最上部より低い。前記ライニング層は、前記第1の分離層と前記基板との間、かつ、前記第1の分離層と前記積層構造との間に配置される。前記第2の導電層は、前記積層構造の上に配置され、前記第1の開口を満たす。前記第2の誘電層は、前記第2の導電層と前記第1の導電層との間に配置される。

0005

本発明は、メモリ構造を製造する方法を提供する。メモリ構造を製造する方法は、以下のステップを含む。複数の積層構造は基板の上に形成され、該積層構造の各々は、第1の誘電層と前記基板の上に順次、配列された第1の導電層とを含む。第1の開口は、2つの隣接する積層構造の間に配置され、該第1の開口は前記基板の中へ延びる。少なくとも1つの分離構造は前記第1の開口の中に形成される。該分離構造は、前記第1の誘電層の側壁を覆う。前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。前記分離構造を形成するステップは、以下のステップを含む。前記第1の開口を満たす第1の分離材料層が形成される。該第1の分離材料層は、その中に、第2の開口を有する。第2の分離材料層が、前記第1の分離材料層の上に形成され、該第2の分離材料層は前記第2の開口を満たす。第1の分離層及び第2の分離材料層を形成するために、前記第1の分離材料層の一部及び前記第2の分離材料層の一部が除去される。前記第2の分離層の最上部は、前記第1の分離層の前記最上部より低い。第2の誘電層が前記積層構造の上に形成される。第2の導電層は、該第2の誘電層の上に形成され、前記第1の開口を満たす。

0006

本発明は、基板と、複数の積層構造と、少なくとも1つの分離構造と、誘電層と、導電層と、を含むメモリ構造を提供する。前記複数の積層構造は前記基板の上に配置される。第1の開口は、前記複数の積層構造の内の2つの隣接する積層構造の間に配置される。前記分離構造は、前記第1の開口を満たし、第1の分離層と、該第1の分離層の上に配置される第2の分離層と、を含む。前記誘電層は、前記積層構造の最上部及び側壁と、前記第1の分離層の最上部と、前記第2の分離層の最上部とを覆う。前記誘電層は、前記第1の分離層に対して、前記第2の分離層において、凹部を有する。前記導電層は前記誘電層を覆う。

発明の効果

0007

上記に基づいて、メモリ構造及びその製造方法において、前記分離構造は、その中に、凹部を有し、前記分離構造の最上部のプロファイルが、じょうご状に成形されるようにする。メモリ構造は、じょうご状の最上部のプロファイルを備えた分離構造を有するため、第1の開口の側壁の上の分離構造は、特定の高さとなっており、第1の誘電層の側壁を覆い、分離構造が、第1の誘電層の側壁を保護することができ、プログラミング動作中の相互作用を避けることができるようにする。メモリデバイスの信頼性は、それにより、向上される。さらに、じょうご状の最上部のプロファイルを備えた分離構造は、その中に、凹部を有するため、GCRは増大することができ、メモリデバイスの性能は、それにより、向上される。

0008

本発明の前述の及び他の特徴及び優位性をもっと分かりやすくするために、図面を添付したいくつかの実施形態を以下に詳細に説明する。

0009

添付図面は、本発明の更なる理解を提供するために、含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本発明の例示的実施形態を例示し、明細書と共に本発明の原理を説明するのに役立つ。

図面の簡単な説明

0010

本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。
本発明の実施形態によるメモリ構造の製造プロセスの概略断面図である。

実施例

0011

図1Aを参照するに、第1の誘電材料層102、第1の導電材料層104、バッファ材料層106およびマスク材料層108が、順次、基板100の上に形成される。基板100は、シリコン基板などの半導体基板とすることができる。第1の誘電材料層102の材料は、例えば、酸化シリコンであり、第1の誘電材料層102は、例えば、熱酸化により形成される。第1の導電材料層104の材料は、例えば、ドープポリシリコンであり、第1の導電材料層104は、例えば、化学蒸着CVD)により形成される。バッファ材料層106の材料は、例えば、酸化シリコンであり、バッファ材料層106は、例えば、CVDにより形成される。マスク材料層108の材料は、例えば、酸化シリコンであり、マスク材料層108は、例えば、CVDにより形成される。

0012

パターンフォトレジスト層110は、次いで、マスク材料層108の上に形成される。パターンフォトレジスト層110は、フォトリソグラフィーにより形成することができる。

0013

図1Bを参照するに、マスク材料層108の一部、バッファ材料層106の一部、第1の導電材料層104の一部、第1の誘電材料層102の一部及び基板100の一部が、パターンフォトレジスト層110をマスクとして用いることにより、除去されて、第1の開口112が形成される。したがって、第1の誘電層102a、第1の導電層104a、バッファ層106aおよびマスク層108aが、順次、基板100の上に形成される。第1の誘電層102aは、トンネル誘電層として役立つことができ、第1の導電層104aは、フローティング電極として役立つことができる。

0014

上記に続いて、パターンフォトレジスト層110が除去される。パターンフォトレジスト層110を除去する方法は、例えば、乾式ストリッピング又は湿式ストリッピングである。

0015

図1Cを参照するに、ライニング材料層114を第1の開口112の上に形成することができる。例えば、ライニング材料層114は、第1の開口112内の基板100の表面、第1の誘電層102aの側壁、第1の導電層104aの側壁及びバッファ層106aの側壁の上に形成することができる。ライニング材料層114の材料は、例えば、酸化シリコンなどの酸化物である。ライニング材料層114を形成する方法は、例えば、その場(in-situ)蒸気発生(ISSG)又はプラズマ酸化である。

0016

第1の開口112を満たす第1の分離材料層116が形成される。第1の分離材料層116は、ライニング材料層114の上に配置することができる。第1の分離材料層116は、その中に第2の開口118を有する。第1の分離材料層116の材料は、例えば、酸化シリコンなどの酸化物である。第1の分離材料層116を形成する方法は、例えば、改良高アスペクト比プロセス(eHARP)である。

0017

第2の分離材料層120が第1の分離材料層116の上に形成され、第2の分離材料層120は、第2の開口118を満たす。第2の分離材料層120の材料は、例えば、スピンオンガラス(SOG)などの酸化物である。第2の分離材料層120を形成する方法は、例えば、スピンコーティング方法である。

0018

図1Dを参照するに、第1の開口112の外部の第2の分離材料層120及び第1の分離材料層116が除去される。そのような除去方法は、例えば、化学機械研磨(CMP)である。

0019

図1Eを参照するに、第1の開口112内の第1の分離材料層116の一部及び第2の分離材料層120の一部を除去するために、第1の乾式エッチングプロセスが実施される。第1の分離材料層116及び第2の分離材料層120の高さは、次いで、低くされる。第1の乾式エッチングプロセスは、例えば、反応性イオンエッチングRIE)プロセスである。さらに、ライニング材料層114の一部は、第1の乾式エッチングプロセスの間に同時に除去することができる。

0020

図1Fを参照するに、マスク層108aを除去するために、第1の湿式エッチングプロセスが実施される。第1の湿式エッチングプロセスで用いるエッチャントは、例えば、熱リン酸である。

0021

図1Gを参照するに、第1の導電層104aの側壁の上に配置された第1の分離材料層116の一部を除去するために、第2の乾式エッチングプロセスが実施され、第1の分離層116aが形成されるようにする。第2の乾式エッチングプロセスは、例えば、SiCoNiエッチングプロセスである。さらに、第2の乾式エッチングプロセスの間に、ライニング材料層114の一部を同時に除去することができ、ライニング層114aが形成されるようにする。第1の分離材料層116の一部及びバッファ層106aも、第2の乾式エッチングプロセスの間に、同時に除去することができ、積層構造122を基板100の上に形成する。積層構造122は、基板100の上に、順次、配置されている第1の誘電層102a及び第1の導電層104aを含む。

0022

図1Hを参照するに、第2の開口118内に配置された第2の分離材料層120の一部を除去するために、第2の湿式エッチングプロセスが実施され、第2の分離層120aが形成されるようにする。第2の分離層120aの最上部は、第1の分離層116aの最上部より低い。その上、第1の分離層116aの一部及びライニング層114aの一部は、第2の湿式エッチングプロセスの間に、同時に除去することができる。第2の湿式エッチングプロセスで用いるエッチャントは、例えば、希釈フッ化水素酸である。第2の湿式エッチングプロセスによる第2の分離材料層120を除去する速度は、例えば、第2の湿式エッチングプロセスによる第1の分離層116aを除去する速度より速い。

0023

さらに、少なくとも1つの分離構造124を、第1の分離層116a及び第2の分離層120aにより、第1の開口112内に形成することができる。本発明のこの実施形態において、本発明はそれに限定されないが、複数の分離構造124が例示的に形成される。分離構造124は、第1の誘電層102aの側壁を覆う。第1の分離層116aの材料は、例えば、eHARP酸化物である。分離構造124は、さらに、ライニング層114aを含むことができる。ライニング層114aは、第1の分離層116aと基板100との間に、かつ、第1の分離層116aと積層構造122との間に配置されている。ライニング層114aの材料は、例えば、ISSG酸化物である。

0024

さらに、第2の分離層120aの最上部は、第1の分離層116aの最上部より低いため、分離構造124は、その中に、凹部126を有し、分離構造124の最上部のプロファイルは、じょうご状に成形される。凹部126は、第2の分離層120aに配置することができる。分離構造124の最上部は、例えば、積層構造122の最上部より低い。凹部126の形状は、例えば、弧の形状である。凹部126の幅は、例えば、2つの隣接する積層構造122の距離の25%から50%の範囲の中にある。

0025

図1Iを参照するに、第2の誘電層128が積層構造122の上に形成される。第2の誘電層128は、積層構造122の最上部及び側壁、第1の分離層116aの最上部、並びに、第2の分離層120aの最上部を覆う。第2の誘電層128は、第1の分離層116aに対して、第2の分離層120aにおいて、凹部129を有する。凹部129の形状は、例えば、弧の形状である。第2の誘電層128は、インターゲート誘電層として機能することができる。第2の誘電層128は、多層構造又は単層構造を有することができる。多層構造は、例えば、酸化シリコン層窒化シリコン層/酸化シリコン層を有する複合層である。単層構造は、例えば、酸化シリコン層である。

0026

その後、第2の導電層130が第2の誘電層128の上に形成され、第2の誘電層128を覆う。第2の導電層130は、第1の開口112を満たす。本発明のこの実施形態において、第2の導電層130は、第1の開口112を例示的にいっぱいに満たしている。第2の導電層130は、制御ゲートとして役立つことができる。第2の導電層130の材料は、例えば、ドープポリシリコンであり、CVDにより形成することができる。

0027

メモリ構造132の製造方法の上記の実施形態により、分離構造124は、その中に、凹部126を有し、分離構造124の最上部のプロファイルは、それにより、じょうご状に成形される。メモリ構造132は、じょうご状の最上部のプロファイルを備えた分離構造124を有するため、第1の開口112の側壁の上の分離構造124は、特定の高さとなっており、第1の誘電層102aの側壁を覆い、分離構造124が、第1の誘電層102aの側壁を保護することができ、プログラミング動作中の相互作用を避けることができるようにする。メモリデバイスの信頼性は、それにより、向上される。さらに、じょうご状の最上部のプロファイルを備えた分離構造124は、その中に、凹部126を有するため、GCRは効果的に増大することができ、メモリデバイスの性能は、それにより、向上される。

0028

図1Iは、上記の実施形態で述べたメモリ構造132を説明するのに役立つ。

0029

図1Iを参照するに、メモリ構造132は、基板100、積層構造122、少なくとも1つの分離構造124、第2の導電層130及び第2の誘電層128を含む。積層構造122は基板100の上に配置される。積層構造122の各々は、第1の誘電層102a及び基板100の上に順次、配列された第1の導電層104aを含む。第1の開口112は、2つの隣接する積層構造122の間に配置され、基板100の中へ延びる。分離構造124は、第1の開口112の中に配置され、第1の誘電層102aの側壁を覆う。分離構造124は、その中に、凹部126を有し、分離構造124の最上部のプロファイルが、じょうご状に成形されるようにする。分離構造124は、第1の分離層116a及び第2の分離層120aを含む。第1の分離層116aは第1の開口112の中に配置され、第1の分離層116aは、その中に、第2の開口118を有する。第1の開口112の側壁の上の第1の分離層116aの最上部は、第1の誘電層102aの最上部より高い。第2の分離層120aは第2の開口118の中に配置される。第2の分離層120aの最上部は、第1の分離層116aの最上部より低い。第1の分離層116aは、さらに、ライニング層114aを含む。ライニング層114aは、第1の分離層116aと基板100との間、かつ、第1の分離層116aと積層構造122との間に配置される。第2の導電層130は、積層構造122の上に配置され、第1の開口112を満たす。第2の誘電層128は、第2の導電層130と第1の導電層104aとの間に配置される。さらに、第2の誘電層128は、第2の導電層130と分離構造124との間に配置することもできる。

0030

要約すれば、上述のメモリ構造及びその製造方法において、分離構造はその中に凹部を有し、分離構造124の最上部のプロファイルが、じょうご状に成形されるようにする。結果として、プログラミング動作中に起こる相互作用を避けることができ、GCRは増大され、メモリデバイスの信頼性及び性能は向上される。

0031

本発明の範囲又は精神から逸脱することなく、本開示の実施形態に様々な変更及び変形をすることができることは、当業者には明らかであろう。前述に鑑みて、変更及び変形が以下の特許請求の範囲及びそれらの均等物の範囲内にあるならば、本発明は変更及び変形に及ぶことを意図している。

0032

メモリ構造及びメモリ構造の製造方法は、メモリデバイスの性能及び信頼性を向上することができる。

0033

100基板
102 第1の誘電材料層
102a 第1の誘電層
104 第1の導電材料層
104a 第1の導電層
106バッファ材料層
106aバッファ層
108マスク材料層
108aマスク層
110パターンフォトレジスト層
112 第1の開口
114ライニング材料層
114aライニング層
116 第1の分離材料層
116a 第1の分離層
118 第2の開口
120 第2の分離材料層
120a 第2の分離層
122積層構造
124分離構造
126、129 凹部
128 第2の誘電層
130 第2の導電層
132 メモリ構造

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