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技術 調節可能なバックバイアスを有するMOSスイッチを備える出力ドライバ

出願人 ジーエヌヒアリングエー/エス
発明者 ダンラウンジェンセンペルアスベック
出願日 2017年12月26日 (3年1ヶ月経過) 出願番号 2017-249990
公開日 2018年11月1日 (2年3ヶ月経過) 公開番号 2018-170758
状態 未査定
技術分野 半導体集積回路 補聴器 増幅器一般
主要キーワード 供給電圧レール 可動アーマチュア 集積回路ドライバ 容量性スイッチ デジタル入力ポート 抵抗器列 直流供給電圧 キャパシタ列
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図面 (8)

課題

出力抵抗又はインピーダンスの低減を呈し、半導体基板チップ又はダイの面積過度に増加させない、改良された集積回路出力ドライバを提供する。

解決手段

集積回路出力ドライバ1は、直列に接続された第1のPMOSトランジスタ及び第1のNMOSトランジスタ相互接続したドレイン端子で第1のドライバ出力を形成する第1のハーフブリッジドライバと、第1のバックバイアス電圧を受信する第1のPMOSトランジスタのボディに接続した第1のボディ端子と、第2のバックバイアス電圧を受信する第1のNMOSトランジスタのボディに接続した第2のボディ端子と、を備え、バイアス電圧生成器4を更に備える。バイアス電圧生成器は、第1のPMOSトランジスタ及び第1のNMOSトランジスタのうち少なくとも1つのオン抵抗を制御するために、第1のバックバイアス電圧及び第2のバックバイアス電圧のうち少なくとも1つを調節する。

概要

背景

音声変換器を駆動するために、集積回路出力ドライバ、例えば、シングルエンド出力ドライバ又は差動/Hブリッジ出力ドライバ当技術分野で知られている。そのような集積回路出力ドライバの設計は、慎重考慮すべきいくつかのトレードオフを必要とする。そのトレードオフとは、半導体面積消費電力消費及び出力インピーダンスである。集積回路出力ドライバは、音声変換器のいくつかのインピーダンス・レベルサポートし、様々な用途のうちの特定の用途に対し柔軟性及び適合性を与える必要もあり得る。補聴器の用途において、出力ドライバが、異なる電気インピーダンスを有する異なる種類のレシーバ又は小型ラウドスピーカを駆動できていた場合、それは有利であると思われる。ユーザの耳内で高い音圧レベルを生成することができる高電力レシーバは、典型的には、比較的低いインピーダンスを有する一方で、典型的には比較的小さい音圧レベルを生成する低電力レシーバは、典型的には、比較的高い電気インピーダンスを有する。以下で更に詳細に説明するように、高電力レシーバによる負荷がかかる場合、出力ドライバの出力抵抗又はインピーダンスが非常に小さいものでない限り、十分な電力変換効率の集積回路出力ドライバを達成することは困難である。残念ながら、小さな出力抵抗又はインピーダンスは、出力ドライバ内に大きな寸法のトランジスタを必要とし、チップ又はダイが大きな面積を消費することにつながる。このことにより、半導体基板又はチップの製造費用が増大する。

概要

出力抵抗又はインピーダンスの低減を呈し、半導体基板のチップ又はダイの面積を過度に増加させない、改良された集積回路出力ドライバを提供する。集積回路出力ドライバ1は、直列に接続された第1のPMOSトランジスタ及び第1のNMOSトランジスタ相互接続したドレイン端子で第1のドライバ出力を形成する第1のハーフブリッジ・ドライバと、第1のバックバイアス電圧を受信する第1のPMOSトランジスタのボディに接続した第1のボディ端子と、第2のバックバイアス電圧を受信する第1のNMOSトランジスタのボディに接続した第2のボディ端子と、を備え、バイアス電圧生成器4を更に備える。バイアス電圧生成器は、第1のPMOSトランジスタ及び第1のNMOSトランジスタのうち少なくとも1つのオン抵抗を制御するために、第1のバックバイアス電圧及び第2のバックバイアス電圧のうち少なくとも1つを調節する。

目的

音声変換器の広範なインピーダンス・レベルをサポートする特定の負荷インピーダンスに対し柔軟性及び適合性を向上させた、新規な集積回路出力ドライバを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

音声変換器を駆動する集積回路出力ドライバであって、正供給電圧レール及び負供給電圧レールと、第1のハーフブリッジドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第1のPMOSトランジスタ及び第1のNMOSトランジスタを備え、前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタの相互接続したドレイン端子において第1のドライバ出力を形成する、前記第1のハーフブリッジ・ドライバと、第1のバックバイアス電圧を受信する前記第1のPMOSトランジスタのボディに接続された第1のボディ端子と、第2のバックバイアス電圧を受信する前記第1のNMOSトランジスタのボディに接続された第2のボディ端子と、前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタのうちの少なくとも1つのオン抵抗を制御するために、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するように構成されるバイアス電圧生成器と、を備える集積回路出力ドライバ。

請求項2

前記バイアス電圧生成器は、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを複数の固定バイアス電圧レベルの間で調節するように構成される、請求項1に記載の集積回路出力ドライバ。

請求項3

前記複数の固定バイアス電圧レベルは、少なくとも、前記正供給電圧レールの直流電圧に等しい第1の電圧レベルと、前記正供給電圧レールの直流電圧よりも小さい第2の電圧レベル、又は、前記負供給電圧レールの直流電圧に等しい第1の電圧レベルと、固定電圧で前記負供給電圧レールの直流電圧を超える第2の電圧レベル、を含む、請求項1又は2に記載の集積回路出力ドライバ。

請求項4

前記複数の固定バイアス電圧レベルの最大レベル最小レベルとの間の電圧差は、100mVよりも大きく、より好ましくは200mVよりも大きい、請求項3に記載の半導体集積回路

請求項5

前記バイアス電圧生成器は、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つをバイアス電圧上限とバイアス電圧下限との間で連続的に調節するように構成される、請求項1に記載の集積回路出力ドライバ。

請求項6

前記集積回路ドライバは、コントローラを備え、前記コントローラは、負荷送出された電流又は電力を決定又は測定し、かつ、決定又は測定した負荷電流又は負荷電力に基づき、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを適応的に調節するために、前記バイアス電圧生成器を制御するように構成される、請求項5に記載の集積回路出力ドライバ。

請求項7

前記バイアス電圧生成器は、前記負荷電流又は前記負荷電力を増大させるために、前記第1のPMOSトランジスタの前記第1のバックバイアス電圧を減少させる、及び/又は、前記負荷電流又は前記負荷電力を増大させるために、前記第1のNMOSトランジスタの前記第2のバックバイアス電圧を増大させるように構成される、請求項6に記載の集積回路出力ドライバ。

請求項8

前記集積回路出力ドライバは、第2のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続されたPMOSトランジスタ及びNMOSトランジスタを備え、前記PMOSトランジスタ及び前記NMOSトランジスタの相互接続したドレイン端子で第2のドライバ出力を形成する、前記第2のハーフブリッジ・ドライバと、前記バイアス電圧生成器によって供給される前記第1のバックバイアス電圧を受信する前記PMOSトランジスタのボディに接続した第1のボディ端子と、前記バイアス電圧生成器によって供給される前記第2のバックバイアス電圧を受信する前記NMOSトランジスタのボディに接続した第2のボディ端子と、を備える、請求項1から7のいずれか一項に記載の集積回路出力ドライバ。

請求項9

前記第1のハーフブリッジ・ドライバは、第1の切替え可能なドライバ区分を備え、前記第1の切替え可能なドライバ区分は、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタであって、前記第2のPMOSトランジスタは、前記第1のバックバイアス電圧を受信するボディ端子を備え、前記第2のNMOSトランジスタは、前記第2のバックバイアス電圧を受信するボディ端子を備える、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタと、第1の制御可能なスイッチ構成であって、前記切替え可能なドライバ区分が作動状態である場合に、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタと前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタとを並列に接続し、前記切替え可能なドライバ区分が非作動状態である場合に、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタを前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタから切断するように構成される、前記第1の制御可能なスイッチ構成と、を備える、請求項1から8のいずれか一項に記載の集積回路出力ドライバ。

請求項10

前記第1の制御可能なスイッチ構成は、前記第1の切替え可能なドライバ区分が前記非作動状態である場合に、前記第2のPMOSトランジスタの前記ボディ端子を第1の直流基準電圧に接続し、前記第2のNMOSトランジスタの前記ボディ端子を第2の直流基準電圧に接続するように構成され、前記第1の直流基準電圧は、前記正供給電圧レールの直流電圧をよりも高く、前記第2の直流基準電圧は、前記負供給電圧レールの直流電圧よりも低い、請求項9に記載の集積回路出力ドライバ。

請求項11

前記集積回路出力ドライバは、完全空乏シリコンオンインシュレータFDSOI半導体基板、又は、部分空乏型シリコン・オン・インシュレータ(PD−SOI)半導体基板上に集積されている、請求項1から10のいずれか一項に記載の集積回路出力ドライバ。

請求項12

前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、前記標準ウェル構造は、前記第1のハーフブリッジ・ドライバの前記第1のPMOSトランジスタを備える少なくとも1つのNウェルであって、前記第1のバックバイアス電圧を受信する前記第1のボディ端子に接続されている、前記少なくとも1つのNウェルと、前記第1のハーフブリッジ・ドライバの前記第1のNMOSトランジスタを備える少なくとも1つのPウェルであって、前記第2のバックバイアス電圧を受信する前記第2のボディ端子に接続されている、前記少なくとも1つのPウェルと、を備える、請求項11に記載の半導体集積回路。

請求項13

前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、フリップウェル構造を備え、前記フリップ・ウェル構造は、前記第1のハーフブリッジ・ドライバの前記NMOSトランジスタを備える少なくとも1つのNウェルであって、前記第2のバックバイアス電圧を受信する前記第2のボディ端子に接続されている、前記少なくとも1つのNウェルと、前記第1のハーフブリッジ・ドライバの前記PMOSトランジスタを備える少なくとも1つのPウェルであって、前記第1のバックバイアス電圧を受信する前記第1のボディ端子に接続されている、前記少なくとも1つのPウェルと、前記少なくとも1つのPウェルの下に配置されたディープNウェル拡散部と、を備える、請求項11に記載の半導体集積回路。

請求項14

集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法であって、前記ハーフブリッジ・ドライバのPMOSトランジスタのソース端子に正の直流供給電圧を供給するステップと、前記ハーフブリッジ・ドライバのNMOSトランジスタのソース端子に負の直流供給電圧を供給するステップと、第1のバックバイアス電圧を生成し、前記第1のバックバイアス電圧を前記PMOSトランジスタのボディに印加するステップと、第2のバックバイアス電圧を生成し、前記第2のバックバイアス電圧を前記NMOSトランジスタのボディに供給するステップと、前記PMOSトランジスタ及び前記NMOSトランジスタのうちの少なくとも1つのオン抵抗を制御するために、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するステップと、を備える方法。

請求項15

前記ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、前記負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、前記決定又は測定した負荷電流又は負荷電力に基づき、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するステップと、を備える、請求項14に記載の方法。

請求項16

補聴器であって、制御・処理回路を備え、前記制御・処理回路は、第1の音声信号を受信する第1の音声入力チャネルと、ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、前記第1の音声信号を受信、処理する信号プロセッサと、前記補聴器の小型レシーバ又はラウドスピーカに適用するために、前記補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスD出力増幅器と、を備え、前記クラスD出力増幅器は、請求項1から13のいずれか一項に記載の集積回路出力ドライバを備える、補聴器。

技術分野

0001

本発明は、例えばクラスDにおいて動作する、音声変換器を駆動する集積回路出力ドライバに関する。集積回路出力ドライバは、第1のハーフブリッジドライバを備え、第1のハーフブリッジ・ドライバは、正供給電圧レールと負供給電圧レールとの間に直列に接続した第1のPMOSトランジスタ及び第1のNMOSトランジスタを備える。第1のボディ端子は、第1のバックバイアス電圧を受信する第1のPMOSトランジスタのボディに接続され、第2のボディ端子は、第2のバックバイアス電圧を受信する第1のNMOSトランジスタのボディに接続されている。集積回路出力ドライバは、バイアス電圧生成器を備え、バイアス電圧生成器は、第1のPMOSトランジスタ及び第1のNMOSトランジスタのうち少なくとも1つのオン抵抗を制御するために、第1のバックバイアス電圧及び第2のバックバイアス電圧のうち少なくとも1つを調節するように構成されている。集積回路出力ドライバは、補聴器ヘッドセット及び同様の小型可音声デバイスでの使用に好適である。

背景技術

0002

音声変換器を駆動するために、集積回路出力ドライバ、例えば、シングルエンド出力ドライバ又は差動/Hブリッジ出力ドライバが当技術分野で知られている。そのような集積回路出力ドライバの設計は、慎重考慮すべきいくつかのトレードオフを必要とする。そのトレードオフとは、半導体面積消費電力消費及び出力インピーダンスである。集積回路出力ドライバは、音声変換器のいくつかのインピーダンス・レベルサポートし、様々な用途のうちの特定の用途に対し柔軟性及び適合性を与える必要もあり得る。補聴器の用途において、出力ドライバが、異なる電気インピーダンスを有する異なる種類のレシーバ又は小型ラウドスピーカを駆動できていた場合、それは有利であると思われる。ユーザの耳内で高い音圧レベルを生成することができる高電力レシーバは、典型的には、比較的低いインピーダンスを有する一方で、典型的には比較的小さい音圧レベルを生成する低電力レシーバは、典型的には、比較的高い電気インピーダンスを有する。以下で更に詳細に説明するように、高電力レシーバによる負荷がかかる場合、出力ドライバの出力抵抗又はインピーダンスが非常に小さいものでない限り、十分な電力変換効率の集積回路出力ドライバを達成することは困難である。残念ながら、小さな出力抵抗又はインピーダンスは、出力ドライバ内に大きな寸法のトランジスタを必要とし、チップ又はダイが大きな面積を消費することにつながる。このことにより、半導体基板又はチップの製造費用が増大する。

発明が解決しようとする課題

0003

したがって、当技術分野では、出力抵抗又はインピーダンスの低減を呈し、半導体基板のチップ又はダイの面積を過度に増加させない、改良された集積回路出力ドライバが必要とされている。音声変換器の広範なインピーダンス・レベルをサポートする特定の負荷インピーダンスに対し柔軟性及び適合性を向上させた、新規な集積回路出力ドライバを提供することも有利となる。

課題を解決するための手段

0004

本発明の第1の態様は、音声変換器を駆動する集積回路出力ドライバに関する。集積回路出力ドライバは、正供給電圧レール及び負供給電圧レールと、正供給電圧レールと負供給電圧レールとの間に直列に接続された第1のPMOSトランジスタ及び第1のNMOSトランジスタを備え、第1のPMOSトランジスタ及び第1のNMOSトランジスタの相互接続したドレイン端子で第1のドライバ出力を形成する第1のハーフブリッジ・ドライバと、第1のバックバイアス電圧を受信する第1のPMOSトランジスタのボディに接続した第1のボディ端子と、第2のバックバイアス電圧を受信する第1のNMOSトランジスタのボディに接続した第2のボディ端子と、を備える。集積回路出力ドライバは、バイアス電圧生成器を更に備え、バイアス電圧生成器は、第1のPMOSトランジスタ及び第1のNMOSトランジスタのうち少なくとも1つのオン抵抗を制御するために、第1のバックバイアス電圧及び第2のバックバイアス電圧のうち少なくとも1つを調節するように構成されている。

0005

音声変換器は、補聴器等の可搬通信デバイスの小型ラウドスピーカ又は可動アーマチュアレシーバを備えていてもよい。音声変換器の一方の端部又は端子は、第1のハーフブリッジ・ドライバの第1のドライバ出力に接続し、音声変換器の第2の端子は、例えば、直流ブロッキングキャパシタを介して、接地、又は、直流電圧供給レールの一方に接続してもよい。別の実施形態では、以下で更に詳細に説明するように、音声変換器の第2の端子は、集積回路出力ドライバの相補型又は第2のハーフブリッジ・ドライバに接続されている。集積回路出力ドライバの入力、例えば第1のPMOSトランジスタ及び第1のNMOSトランジスタのそれぞれのゲート端子は、パルス幅変調(PWM)入力信号又はパルス密度変調(PDM)入力信号等の変調音声入力信号によって駆動されてもよい。したがって、添付の図面を参照しながら以下で更に詳細に説明するように、集積回路出力ドライバは、クラスD音声増幅器出力段として機能する。

0006

集積回路出力ドライバの別の実施形態は、Hブリッジ・ドライバを備える。したがって、集積回路出力ドライバのこの実施形態は、第2のハーフブリッジ・ドライバを備え、第2のハーフブリッジ・ドライバは、正供給電圧レールと負供給電圧レールとの間に直列に接続されたPMOSトランジスタ及びNMOSトランジスタを備え、PMOSトランジスタ及びNMOSトランジスタの相互接続したドレイン端子で第2のドライバ出力を形成する。第2のハーフブリッジ・ドライバは、バイアス電圧生成器によって供給される第1のバックバイアス電圧を受信するPMOSトランジスタのボディに接続された第1のボディ端子、及び、バイアス電圧生成器によって供給される第2のバックバイアス電圧を受信するNMOSトランジスタのボディに接続される第2のボディ端子も備える。したがって、第1のハーフブリッジ・ドライバ及び第2のハーフブリッジ・ドライバの対応するMOSトランジスタのそれぞれのバックバイアス電圧は、同一であり、Hブリッジの第1のハーフブリッジ・ドライバと第2のハーフブリッジ・ドライバとの間に電気的な対称性をもたらすことができる。Hブリッジ・ドライバの第2のハーフブリッジ・ドライバは、第1のハーフブリッジ・ドライバとは逆の位相で動作するように構成してもよい。第1のハーフブリッジ・ドライバ及び第2のハーフブリッジ・ドライバは、ノミナルに同一であってもよい。第1のハーフブリッジ・ドライバ及び第2のハーフブリッジ・ドライバのNMOSトランジスタ及びPMOSトランジスタは、特に、ノミナルに同一、例えば同じ寸法を有することができる。Hブリッジ・ドライバの実施形態では、音声変換器の第1の端部又は端子は、第1のハーフブリッジ・ドライバの第1のドライバ出力に接続されてもよく、第2の端子は、第2のハーフブリッジ・ドライバの第2のドライバ出力に接続される。したがって、添付の図面を参照しながら以下で更に詳細に説明するように、異なる又は相補的変調駆動信号を音声変換器にもたらす。第1のハーフブリッジ・ドライバを参照して本明細書で論じる回路トポロジー及び構成要素の特徴及び特性を第2のハーフブリッジ・ドライバにも同様に適用し得ることは、当業者であれば了解されよう。

0007

集積回路出力ドライバの調節可能な出力インピーダンスは、バイアス電圧生成器が、第1のPMOSトランジスタの第1のバックバイアス電圧、及び、第1のNMOSトランジスタの第2のバックバイアス電圧のうちの一方、又は、両方を調節できることによって実現される。この特徴により、集積回路出力ドライバを適合又はプログラムし、比較的高い効率で、出力ドライバのPMOSトランジスタ及びNMOSトランジスタの寸法を過度に増大させることなく、既に説明した補聴器の低電力レシーバ及び高電力レシーバ等、広範囲のレシーバ又は小型ラウドスピーカを十分に駆動することが可能になる。低インピーダンスレシーバの駆動に関連して、第1のPMOSトランジスタの第1のバックバイアス電圧は、例えば、正の直流供給電圧よりも500mV以上低くてもよく、及び/又は、第1のNMOSトランジスタの第2のバックバイアス電圧は、負の直流供給電圧、例えば接地よりも500mV以上高くてもよい。

0008

正供給電圧レールは、接地電位、即ちGNDに対して、集積回路出力ドライバに正の直流供給電圧を伝達し、負供給電圧レールは、より低い直流供給電圧を集積回路出力ドライバに伝達してもよい。負供給電圧レールは、正の直流供給電圧よりも低いが、正の直流電圧を有し得ることは当業者であれば理解するであろう。本発明の他の実施形態では、負供給電圧レールは、接地電位、又は、接地、即ちGNDよりも低い直流電位を有していてもよい。負供給電圧レールは、例えば、接地に対して負の直流供給電圧を送出してもよく、例えば、正の直流供給電圧と同じレベル、例えば±マイナス1.0Vを有する。

0009

集積回路出力ドライバの一実施形態によれば、バイアス電圧生成器は、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを複数の固定バイアス電圧レベル又は電圧段の間で調節するように構成されている。バイアス電圧生成器は、集積回路出力ドライバを利用する可搬通信デバイス、例えば補聴器の製造に関連して、第1のバックバイアス電圧及び第2のバックバイアス電圧の一方又は両方のための1つの固定バイアス電圧レベル又は2つの固定バイアス電圧レベルを選択するように工場でプログラムされてもよい。したがって、製造に関連する所望の固定電圧レベルをプログラムすることによって、第1のPMOSトランジスタ及び第1のNMOSトランジスタのうち少なくとも1つのオン抵抗は、第1のドライバ出力に接続した特定の音声変換器のインピーダンス特性に適合させることができる。そのような1つの実施形態によれば、第1のバックバイアス電圧は、正の直流供給電圧に設定されてもよく、及び/又は、第2のバックバイアス電圧は、負の直流供給電圧に設定されてもよい。こうした設定は、既に説明した種類の高インピーダンスレシーバ又はラウドスピーカの駆動に十分なものとすることができ、出力ドライバに固有の出力抵抗は、良好な出力変換効率をもたらすのに十分に小さいものとすることができる。したがって、バイアス電圧生成器は、大部分は、オフにするか又はアイドリング状態にし、実際上、バイアス電圧生成器のアイドリング状態におけるいかなる顕著な電力消費もなくすことができる。複数の固定バイアス電圧レベルの最大レベル最小レベルとの間の電圧差は、所望の出力抵抗制御範囲に応じて、特定の用途及び/又は特定の半導体プロセス技術のために変動させることができる。バイアス電圧生成器の特定の実施形態は、最大電圧レベル最小電圧レベルとの間に100mV、より好ましくは200mV、又は、500mVよりも大きな電圧差を生成するように構成することができる。バイアス電圧生成器のいくつかの実施形態は、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの一方又は両方に対し、例えば少なくとも100mV又は200mVで離間する、2又は3個以上の固定バイアス電圧レベルを生成するように構成することができる。

0010

バイアス電圧生成器の複数の固定バイアス電圧レベルは、少なくとも、正供給電圧レールの直流電圧、即ち、上述の正の直流供給電圧に等しい第1の電圧レベルと、正供給電圧レールの直流電圧よりも小さい第2の電圧レベルと、を含んでもよい。代替的に、第1の電圧レベルは、負供給電圧レールの直流電圧、即ち、上述の負の直流供給電圧に等しく、第2の電圧レベルは、固定電圧で負供給電圧レールの直流電圧を超えてもよい。

0011

集積回路出力ドライバの別の実施形態によれば、バイアス電圧生成器は、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを連続的に調節する、即ち、連続的なバイアス電圧範囲内で、固定電圧レベルの間、例えばバイアス電圧上限とバイアス電圧下限との間を外れることなく調節するように構成されている。第1のバックバイアス電圧のバイアス電圧上限及びバイアス電圧下限は、例えば、0V及び1.5Vであってもよく、第2のバックバイアス電圧のバイアス電圧上限及びバイアス電圧下限は、例えば、0.5V及び−0.5Vであってもよい。

0012

バイアス電圧生成器のこの実施形態は、フィードバックコントローラ及びフィードバック・ループを備えるか、又はこれらに動作可能に接続することができ、フィードバック・コントローラ及びフィードバック・ループは、音声変換器を通る電流又は音声変換器内の電力等の制御変数を測定する。制御変数の測定値に基づき、フィードバック・コントローラは、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを調節してもよい。

0013

集積回路出力ドライバは、負荷、例えば音声変換器に送出される電流又は電力を決定又は測定するように構成したコントローラを備えることができる。コントローラは、決定又は測定した負荷電流又は負荷電力に基づき、バイアス電圧生成器を制御して第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを適応的に調節するように構成されている。コントローラは、デジタル状態機械及び/又はソフトウェアによりプログラム可能マイクロプロセッサ又はマイクロコントローラを備えていてもよい。コントローラは、集積回路出力ドライバと一体化し得るか、又は集積回路の個別の構成要素であり得ることは当業者であれば理解されよう。コントローラが集積回路の個別の構成要素である場合、コントローラは、例えば一組の実行可能プログラム命令を含むソフトウェアによりプログラム可能なマイクロプロセッサ及びマイクロプロセッサのアナログ、又は、デジタル出力ポートと一体化することができる。後者の実施形態では、コントローラは、適切な制御信号を生成し、バイアス電圧生成器の制御入力に送信し、バイアス電圧生成器に、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの一方又は両方の適切なレベルを選択させることができる。

0014

バイアス電圧生成器は、負荷電流又は負荷電力を増大するために、第1のPMOSトランジスタの第1のバックバイアス電圧を適応的に低減させる、及び/又は、負荷電流又は負荷電力を増大するために、第1のNMOSトランジスタの第2のバックバイアス電圧を適応的に増大させるように構成されてもよい。両方の状況において、第1のPMOSトランジスタ及び第1のNMOSトランジスタのそれぞれのオン抵抗は、負荷電流又は負荷電力が増大するにつれて低減するため、即ち、以下で更に詳細に説明するように、ドライバの出力インピーダンスの低下のために、負荷電力が高い場合でさえ、集積回路出力ドライバの電力効率は高いままである。

0015

第1のハーフブリッジ・ドライバの更に別の実施形態は、第1のハーフブリッジ・ドライバと並列接続可能な1つ又はいくつかの切替え可能なドライバ区分を備える。1つ又はいくつかの切替え可能なドライバ区分は、例えば、負荷電流又は所要電力に応じて、非作動状態作動状態との間を切り替えることができる。したがって、大きな負荷電流では、全ての切替え可能なドライバ区分が、それぞれ作動状態に設定されてもよく、一方、小さな負荷電流では、より少ない数の切替え可能なドライバ区分が作動状態である。本実施形態によれば、第1のハーフブリッジ・ドライバは、第1の切替え可能なドライバ区分を備え、第1の切替え可能なドライバ区分は、正供給電圧レールと負供給電圧レールとの間に直列に接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタを備え、第2のPMOSトランジスタは、第1のバックバイアス電圧を受信するボディ端子を備え、第2のNMOSトランジスタは、第2のバックバイアス電圧を受信するボディ端子を備える。第1のハーフブリッジ・ドライバは、第1の制御可能なスイッチ構成を更に備え、第1の制御可能なスイッチ構成は、切替え可能なドライバ区分が作動状態であるときに、第2のPMOSトランジスタ及び第2のNMOSトランジスタと、第1のPMOSトランジスタ及び第1のNMOSトランジスタと、を並列に接続し、切替え可能なドライバ区分が非作動状態であるときに、第2のPMOSトランジスタ及び第2のNMOSトランジスタを第1のPMOSトランジスタ及び第1のNMOSトランジスタから切断するように構成されている。

0016

1つ又はいくつかの切替え可能なドライバ区分を備える第1のハーフブリッジ・ドライバの一実施形態は、第1の制御可能なスイッチ構成により、比較的高い又は低い基準電圧にそれぞれのボディ端子を接続することによって、非作動ドライバ区分のPMOSトランジスタ及びNMOSトランジスタを通る漏れ電流を低減させる。第1の制御可能なスイッチ構成は、第1の切替え可能ドライバ区分が非作動状態である場合に、第2のPMOSトランジスタのボディ端子を第1の直流基準電圧に接続し、第2のNMOSトランジスタのボディ端子を第2の直流基準電圧に接続するように構成されてもよく、第1の直流基準電圧は、正供給電圧レールの直流電圧よりも高く、第2の直流基準電圧は、負供給電圧レールの直流電圧よりも低い。

0017

集積回路出力ドライバは、半導体基板又はチップ上に集積されてもよく、半導体基板又はチップは、異なる種類のCMOS技術、例えば完全空乏シリコンオンインシュレータFDSOI)プロセス、又は、部分空乏型シリコン・オン・インシュレータ(PD−SOI)プロセスにおいて製作される。これらのCMOS技術は、NMOSトランジスタ及びPMOSトランジスタのそれぞれのチャネルバックゲートとの間の絶縁を向上させるために、出力ドライバのNMOSトランジスタ及びPMOSトランジスタのそれぞれのバックバイアス電圧の顕著な電圧調節を可能にする。したがって、出力ドライバのNMOSトランジスタ及びPMOSトランジスタのそれぞれのオン抵抗が、広い抵抗範囲にわたり制御されてもよい。

0018

したがって、集積回路出力ドライバの一実施形態は、完全空乏型シリコン・オン・インシュレータ(FD−SOI)半導体基板、又は、部分空乏型シリコン・オン・インシュレータ(PD−SOI)半導体基板上に配置、即ち製作されている。添付の図面を参照しながら以下で更に詳細に説明するように、完全空乏型又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、標準ウェル構造は、第1のハーフブリッジ・ドライバの第1のPMOSトランジスタを備え、第1のバックバイアス電圧を受信する第1のボディ端子に接続されている少なくとも1つのNウェルと、第1のハーフブリッジ・ドライバの第1のNMOSトランジスタを備え、第2のバックバイアス電圧を受信する第2のボディ端子に接続されている少なくとも1つのPウェルと、を備える。

0019

完全空乏型又は部分空乏型シリコン・オン・インシュレータ基板の代替実施形態は、フリップウェル構造を備える。添付の図面を参照しながら以下で更に詳細に説明するように、フリップ・ウェル構造は、第1のハーフブリッジ・ドライバのNMOSトランジスタを備え、第2のバックバイアス電圧を受信する第2のボディ端子に接続されている少なくとも1つのNウェルと、第1のハーフブリッジ・ドライバのPMOSトランジスタを備え、第1のバックバイアス電圧を受信する第1のボディ端子に接続されている少なくとも1つのPウェルと、少なくとも1つのPウェルの下に配置したディープNウェル拡散部と、を備える。

0020

本発明の集積回路出力ドライバの更に別の実施形態は、二重ウェル構造を使用してバルクCMOSプロセス上に集積されており、第1のハーフブリッジ・ドライバ及び/又は第2のハーフブリッジ・ドライバのPMOSトランジスタ及びNMOSトランジスタの調節可能なバックバイアス電圧を個別に柔軟にサポートする。

0021

本発明の第2の態様は、集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法に関し、方法は、ハーフブリッジ・ドライバのPMOSトランジスタのソース端子に正の直流供給電圧を供給するステップと、ハーフブリッジ・ドライバのNMOSトランジスタのソース端子に負の直流供給電圧を供給するステップと、第1のバックバイアス電圧を生成し、第1のバックバイアス電圧をPMOSトランジスタのボディに印加するステップと、第2のバックバイアス電圧を生成し、第2のバックバイアス電圧をNMOSトランジスタのボディに供給するステップと、PMOSトランジスタ及びNMOSトランジスタのうち少なくとも1つのオン抵抗を制御するために、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを調節するステップと、を備える。

0022

集積回路ハーフブリッジ・ドライバの出力抵抗を制御する本発明の方法の一実施形態は、ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、決定又は測定した負荷電流又は負荷電力に基づき、第1のバックバイアス電圧及び第2のバックバイアス電圧のうちの少なくとも1つを適応的に調節するステップと、を更に備える。

0023

集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法の更に別の実施形態は、Hブリッジ出力ドライバの使用を含み、第1のハーフブリッジ・ドライバ及び第2のハーフブリッジ・ドライバのそれぞれの出力ノードに差動又は相補的な変調駆動信号を送出して負荷に適用するようにする。第2のハーフブリッジ・ドライバは、上述のように逆の位相であるが、第1のハーフブリッジ・ドライバと同じように駆動することができる。

0024

負荷は、上記の開示に従った音声変換器を備えていてもよい。

0025

本発明の第3の態様は、制御・処理回路を備える補聴器に関する。制御・処理回路は、第1の音声信号を受信する第1の音声入力チャネルと、ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、第1の音声信号を受信、処理する信号プロセッサと、補聴器の小型レシーバ又はラウドスピーカに適用するために、補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスD出力増幅器と、を備え、クラスD出力増幅器は、本発明の上述の実施形態のうちいずれかによる集積回路出力ドライバを備える。

0026

信号プロセッサは、既に説明した1つ又は複数の論理回路領域を備えてもよく、各論理回路領域は、領域クロック信号を各論理回路領域に供給する領域クロックネットワーク、及び、関連するクロック・ゲート回路を備え、クロック・ゲート回路は、集積回路のマスタ・クロック信号から領域クロック信号を導出し、当該論理回路領域に関連する専用の状態選択信号に従って、各領域クロック信号を選択的に適用、遮断するように構成されている。したがって、多数の論理回路領域の各領域は、専用の状態選択信号によってその作動状態と非作動状態との間を切り替えることができる。

0027

補聴器の信号プロセッサは、専用のデジタル論理回路、ソフトウェアによりプログラム可能なプロセッサ、又は、それらのあらゆる組合せを備えていてもよい。本明細書で使用する「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等の用語は、ハードウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、又は、実行中ソフトウェアのいずれかにかかわらず、マイクロプロセッサ又はCPUに関連するエンティティを指すことを意図する。例えば、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等は、限定はしないが、プロセッサ上で稼働するプロセス、プロセッサ、オブジェクト、実行可能なファイル実行スレッド、及び/又は、プログラムとすることができる。例として、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等の用語は、プロセッサ上で稼働するアプリケーション及びハードウェア・プロセッサの両方を示す。1つ又は複数の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等、又は、それらのあらゆる組合せは、プロセス及び/又は実行スレッドの範囲内に存在することができ、1つ又は複数の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等、又は、それらのあらゆる組合せは、可能性としては他のハードウェア回路と組み合わせて1つのハードウェア・プロセッサ上に局所化する、及び/又は可能性としては他のハードウェア回路と組み合わせて2つ以上のハードウェア・プロセッサの間に分散させることができる。また、プロセッサ(又は同様の用語)は、信号処理を実施することができるあらゆる構成要素又は構成要素のあらゆる組合せとすることができる。例えば、信号プロセッサは、ASICプロセッサ、FPGAプロセッサ、汎用プロセッサ、マイクロプロセッサ、回路構成要素又は集積回路とすることができる。

0028

添付の図面に関する本発明の実施形態をより詳細に説明する。

図面の簡単な説明

0029

本発明の第1の実施形態による、ラウドスピーカを駆動する例示的な集積回路出力ドライバの簡略化された概略ブロック図である。
出力ドライバのNMOSトランジスタ及び/又はPMOSトランジスタに向けて調節可能なボディ電圧を送出するプログラム可能なバイアス電圧生成器の簡略化された概略ブロック図である。
プログラム可能なバイアス電圧生成器のDAC部分の詳細回路図である。
いわゆる標準ウェルFD−SOIプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する断面図である。
いわゆる標準ウェルFD−SOIプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する上面図である。
いわゆるフリップ・ウェルFD−SOIプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する断面図である。
いわゆるフリップ・ウェルFD−SOIプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する上面図である。

実施例

0030

以下、添付の図面を参照しながら、本発明の集積回路出力ドライバの様々な例示的な実施形態を説明する。添付の図面は、明確にするために概略的で単純なものであり、したがって、本発明の理解に必須の細部を示すにすぎず、その他の細部は省いていることは当業者であれば理解されよう。全体を通じて、同じ参照番号は同じ要素又は構成要素を指す。したがって、同じ要素又は構成要素は、各図に対して必ずしも詳細に説明しない。特定の動作及び/又はステップを特定の発生順序で説明又は図示し得ることは当業者であれば更に了解される一方で、順序に対するそのような特異性が、実際には必要ではないことは当業者であれば理解されよう。

0031

図1は、補聴器等の可搬通信デバイスの小型ラウドスピーカ等の音声変換器10、又は、レシーバを駆動する集積回路出力ドライバ1の簡略化した概略ブロック図を示す。集積回路出力ドライバ1は、正供給電圧レールVddを備え、正供給電圧レールVddは、第1のハーフブリッジ・ドライバ6及び第2のハーフブリッジ・ドライバ8に正の直流供給電圧を供給するように構成されている。集積回路出力ドライバ1は、負供給電圧レールGNDを更に備え、負供給電圧レールGNDは、第1のハーフブリッジ・ドライバ6及び第2のハーフブリッジ・ドライバ8に負の直流供給電圧を供給するように構成されている。本発明の他の実施形態では、負の直流供給電圧が、接地、即ちGNDとは別の直流電位を有し得ることは当業者であれば理解されよう。負の直流供給電圧は、例えば、正の直流供給電圧と同じ大きさを有する、接地に対する負の直流電圧であってもよく、例えば、±1.0Vほどの正の直流供給電圧及び負の直流供給電圧を供給する。

0032

第1のハーフブリッジ・ドライバ6は、正供給電圧レールVddと負供給電圧レールGNDとの間に直列に接続された第1のPMOSトランジスタ16及び第1のNMOSトランジスタ18を備える。したがって、第1のPMOSトランジスタ16及び第1のNMOSトランジスタ18のドレイン端子は、相互接続され、第1のドライバ出力20又は出力ノード又は端子を形成する。第2のハーフブリッジ・ドライバ8は、正供給電圧レールVddと負供給電圧レールGNDとの間に直列に接続された第2のPMOSトランジスタ17及び第2のNMOSトランジスタ19を備える。したがって、第2のPMOSトランジスタ17及び第2のNMOSトランジスタ19のドレイン端子は、相互接続され、第2のドライバ出力22又は出力ノード又は端子を形成する。第1のハーフブリッジ・ドライバ6及び第2のハーフブリッジ・ドライバ8は、Hブリッジ出力ドライバを共同して形成し、ここで、音声変換器10は、第1のドライバ出力20と第2のドライバ出力22との間に接続され、異なる形式で変調駆動信号を受信する、即ち、変調駆動信号は音声変換器10の反対側の端子に加えられる。この特徴は、負の直流供給電圧がGNDである場合でさえ、変調駆動信号内の直流成分を抑制するから、いくつかの状況において有利である。

0033

第1のハーフブリッジ・ドライバ6に対する変調入力信号は、変調入力信号の2つの個別の位相、左HB+及び左HB−を生成する適切なパルス幅変調器(PWM)又はパルス密度変調器(PDM)によって供給されてもよい。PWM又はPDM変調器(図示省略)は、マイクロコントローラ2内に一体化されていてもよく、マイクロコントローラ2は、集積回路出力ドライバ1に接続、又は、一体化されている。変調入力信号は、PWM又はPDM変調器2によってデジタルオーディオ信号11から得られる。補聴器用途の本発明の集積回路出力ドライバ1の場合、デジタル・オーディオ信号11が補償マイクロフォン信号を含み得ることは当業者であれば了解されよう。この補償マイクロフォン信号は、補聴器のマイクロフォン構成から得られ、補聴器ユーザの聴力損失に従って処理されたものであってもよい。2つの個別の位相、左HB+及び左HB−は、第1のPMOSトランジスタ16及び第1のNMOSトランジスタ18のそれぞれに加えられ、第1のPMOSトランジスタ16及び第1のNMOSトランジスタ18をそれぞれのオン状態オフ状態との間で切り替える。2つの個別の位相、左HB+及び左HB−は、好ましくは、交差導通電流が第1のPMOSトランジスタ16及びNMOSトランジスタ18に流れないように、逆位相であり、重複しない。第2のハーフブリッジ・ドライバ8に対する対応の変調入力信号も、変調入力信号の2つの更なる個別の位相、右HB+及び右HB−を生成することによって、PWM又はPDM変調器2により生成、供給される。2つの個別の位相、右HB+及び右HB−は、第2のPMOSトランジスタ17及び第2のNMOSトランジスタ19のそれぞれに加えられ、第2のPMOSトランジスタ17及び第2のNMOSトランジスタ19を逆位相において、それぞれのオン状態とオフ状態との間で切り替える。任意のバッファ12、14は、位相、左HB+と第1のPMOSトランジスタ16のゲート端子との間、及び、位相、左HB−と第1のNMOSトランジスタ18のゲート端子との間に挿入される。同様に、任意選択のバッファ13、15は、位相、右HB+と第2のハーフブリッジ・ドライバ8の第1のPMOSトランジスタ17のゲート端子との間、及び、位相、右HB−と第1のNMOSトランジスタ19のゲート端子との間に挿入される。これらのバッファ12、13、14、15は、しばしば、PMOSトランジスタ16、17及びNMOSトランジスタ18、19のそれぞれの典型的には大きなゲート容量に対して十分な電流駆動を与えるために必要とされる。

0034

PWM又はPDM変調器2は、変調入力信号の対応する位相、右HB+及び右HB−を逆位相で生成し、同様に位相、左HB+及び左HB−を逆位相で生成するようにも構成されている。したがって、第1のPMOSトランジスタ16及び第2のNMOSトランジスタ19は、変調駆動信号の第1の位相において、同時に導通している、即ち、オン状態であり、第1のドライバ出力20をVddとし、第2のドライバ出力22をGNDとする。変調駆動信号の第2の位相において、第1のPMOSトランジスタ16及び第2のNMOSトランジスタ19は、同時に非導通である、即ち、オフ状態であり、一方、第2のPMOSトランジスタ17及び第2のNMOSトランジスタ19は導通し、第1のドライバ出力20をGNDとし、第2のドライバ出力22をVddとする。したがって、音声変換器10は、変調駆動信号の搬送周波数又はスイッチング周波数によって、GNDとVddとの間を交互に切り替えられる。変調駆動信号の搬送周波数は、PWM又はPDM変調器2が利用する特定の種類の変調、並びに音声変換器10の容量性スイッチング損失及び高周波インピーダンス特性等の他の設計考慮事項に応じて、例えば250kHzから2MHzの間であってもよい。

0035

Hブリッジ出力ドライバの第1のPMOSトランジスタ16及び第2のPMOSトランジスタ17のそれぞれは、PMOSトランジスタのボディに接続されているボディ端子を備え、ボディ端子は、バイアス電圧生成器4が生成する第1のバックバイアス電圧5を受信する。第1のバックバイアス電圧5は、半導体基板の適切な層の上又はその中に配設した適切なグリッド又はワイヤによって、第1のPMOSトランジスタ16及び第2のPMOSトランジスタ17のそれぞれのボディ端子に供給し得ることを当業者であれば理解するであろう。Hブリッジ出力ドライバの第1のNMOSトランジスタ18及び第2のNMOSトランジスタ19のそれぞれも同様に、NMOSトランジスタのボディに接続されているボディ端子を備え、ボディ端子は、バイアス電圧生成器4が生成する第2のバックバイアス電圧3を受信する。第2のバックバイアス電圧3は、半導体基板の適切な層の上又はその中に配設した適切なグリッド又はワイヤによって、第1のNMOSトランジスタ18及び第2のNMOSトランジスタ19のそれぞれのボディ端子に供給し得ることを当業者であれば理解するであろう。

0036

バイアス電圧生成器4は、第1のバックバイアス電圧3及び第2のバックバイアス電圧5それぞれの少なくとも一方及び好ましくは両方を調節するように構成されている。PMOS又はNMOSトランジスタのそれぞれのバックバイアス電圧を調節することによって、当該PMOSトランジスタ又はNMOSトランジスタのオン抵抗を制御することが可能であり、本発明の集積回路出力ドライバ1に関するいくつかの望ましい特性をもたらす。特に、集積回路出力ドライバ1を完全空乏型シリコン・オン・インシュレータ(FD−SOI)半導体基板又は部分空乏型シリコン・オン・インシュレータ(PD−SOI)半導体基板上に集積する場合、NMOSトランジスタ及びPMOSトランジスタのために高いバックバイアス電圧を利用できる。FD−SOI半導体基板又はPD−SOI半導体基板を使用することによって、第1のバックバイアス電圧3及び第2のバックバイアス電圧5を調節し、PMOSトランジスタ及びNMOSトランジスタの漏れ電流に大きな影響を及ぼすことが可能になる。第1のバックバイアス電圧3は、漏れ電流及び電力を低減するために、特定の状況において、バイアス電圧生成器4によって正供給レールVddの直流電圧を上回るレベルまで引き上げられてもよい。第2のバックバイアス電圧5は、これらの特定の状況において、バイアス電圧生成器4によって負供給レールGNDを下回るレベルまで低下されてもよい。

0037

第1のバックバイアス電圧3及び第2のバックバイアス電圧5の調節は、Hブリッジ出力ドライバのPMOSトランジスタ及びNMOSトランジスタのそれぞれのオン抵抗にも大きな影響を与える。これは、ボディ端子が正供給電圧レールVdd及び負供給電圧レールGNDのそれぞれにあるときのPMOSトランジスタ及びNMOSトランジスタのそれぞれの閾値電圧に対して、PMOSトランジスタ及びNMOSトランジスタのそれぞれの閾値電圧を増大又は低減することによる。第1のバックバイアス電圧3及び第2のバックバイアス電圧5の調節は、バイアス電圧生成器4によって実行され、バイアス電圧生成器4は、プログラム可能な直流電圧生成器を含んでもよく、直流電圧生成器は、図2及び図3を参照して以下で更に詳細に説明するように、第1のバックバイアス電圧3及び第2のバックバイアス電圧5を個別に制御、設定する。いくつかの実施形態では、バイアス電圧生成器4は、適切なデジタル論理回路を含んでもよく、デジタル論理回路は、例えば状態機械として、第1のバックバイアス電圧3及び第2のバックバイアス電圧5の設定を決定、修正するように構成されている。他の実施形態では、第1のバックバイアス電圧3及び第2のバックバイアス電圧5の設定は、適切なプログラム・コード又はソフトウェアと共に、既に述べたマイクロコントローラ2等の外部コントローラによって決定されてもよい。マイクロコントローラ2は、例えば、配線接続した又はソフトウェアによりプログラム可能なデジタル信号プロセッサを備えていてもよい。ソフトウェアによりプログラム可能なデジタル信号プロセッサの実施形態では、マイクロコントローラ2は、第1のバックバイアス電圧3及び第2のバックバイアス電圧5の設定を決定し、適切なプログラミングインターフェース又は図2に示すポートS<n:0>を介してバイアス電圧生成器4にこれらの設定を通信することができる。したがって、バイアス電圧生成器4は、マイクロコントローラ2に対するスレーブとして働き、マイクロコントローラ2が設定した第1のバックバイアス電圧3及び第2のバックバイアス電圧5の所望の設定を実施する。

0038

本発明の一実施形態によれば、バイアス電圧生成器4は、複数の固定バイアス電圧レベルを含む。バイアス電圧生成器4は、集積回路出力ドライバ1を保持する可搬通信デバイスを製造する間、第1のバックバイアス電圧3及び第2のバックバイアス電圧5の一方又は両方のための1つの固定バイアス電圧レベル又は2つの固定バイアス電圧レベルを選択するように工場でプログラムされる。第1のバックバイアス電圧3及び第2のバックバイアス電圧5の一方又は両方の固定電圧レベルは、その後、集積回路出力ドライバ1が動作する間、固定されたままである。第1のバックバイアス電圧3及び第2のバックバイアス電圧5の固定バイアス電圧レベルの工場設定は、集積回路出力ドライバ1の出力20、22に接続された小型ラウドスピーカ又はレシーバ10のインピーダンスによって決定されてもよい。小型ラウドスピーカ10のこのインピーダンスは、可搬通信デバイスの製作の間に分かるものである。第1のバックバイアス電圧3の電圧は、例えば、小型ラウドスピーカ10が比較的高いインピーダンスを有する状況と比べて小型ラウドスピーカ10が比較的低いインピーダンスを有する場合に、より低い電圧に工場でプログラムされてもよい。NMOSトランジスタ18、19に対して対応するメカニズムを利用することによって、第2のバックバイアス電圧3の電圧は、例えば、小型ラウドスピーカ10が比較的高いインピーダンスを有する場合よりも小型ラウドスピーカ10が比較的低いインピーダンスを有する場合に、より高い電圧に工場でプログラムされてもよい。第1のバックバイアス電圧3の相対的減少、及び、任意の第2のバックバイアス電圧5の相対的増大が、PMOSトランジスタ及びNMOSトランジスタのオン抵抗の減少をもたらす。次いで、オン抵抗の減少により、例えば、デフォルト設定のより高いバックバイアス電圧と比較して、Hブリッジ出力ドライバのエネルギー/電力効率の改善がもたらされる。このより高いバックバイアス電圧は、正の直流供給電圧及び負の直流供給電圧と等しくてもよい。なぜなら、Hブリッジ出力ドライバの最悪のケースの効率は、典型的には比較的低い音声周波数では、以下の式によって近似することができるためである。

0039

0040

式中、Ronは、容易化のためにPMOSトランジスタ16、17及びNMOSトランジスタ18、19の抵抗が等しいと仮定した場合に、これらのトランジスタのうちの1つのオン抵抗を示す。Rloadは、小型ラウドスピーカ10の直流、即ち、0Hzの抵抗を示す。

0041

したがって、Hブリッジ出力ドライバのPMOSトランジスタ16、17又はNMOSトランジスタ18、19のわずかなオン抵抗Ronが、電力効率の理由で望ましい。残念ながら、そのような低いRon値は、大型のトランジスタ寸法を必要とし、半導体基板又はチップ上で大きな面積を消費し、より高い製造費用をもたらす。したがって、上記のように、PMOSトランジスタ16、17及びNMOSトランジスタ18、19の第1のバックバイアス電圧及び第2のバックバイアス電圧を調節することによって、高度に柔軟でプログラム可能な様式でそれぞれのオン抵抗を調節し、例えば低くすることができる。例示的な一実施形態によれば、第1のバックバイアス電圧3の電圧又はレベルは、少なくとも250mV、例えば少なくとも500mVであり、正の直流供給電圧よりも低い。正の直流供給電圧は、例えば、GNDに対して1.0Vから1.2Vの間であってもよい。同様に、第2のバックバイアス電圧5の電圧又はレベルは、少なくとも250mV、例えば少なくとも500mVであり、負の直流供給電圧、例えば接地よりも高い。

0042

一方、小型ラウドスピーカ又はレシーバ10が比較的高いインピーダンスを有する場合、バイアス電圧生成器4は、第1のバックバイアス電圧及び第2のバックバイアス電圧を正の直流供給電圧及び負の直流供給電圧のそれぞれと実質的に等しく設定するように構成又はプログラムされてもよい。本実施形態では、バイアス電圧生成器4が、オフされてもよく、PMOSトランジスタ16、17のボディ端子が、正供給電圧レールVddに接続され、NMOSトランジスタ16、17のボディ端子が、負供給電圧レールGNDに接続される。

0043

当然、バイアス電圧生成器4は、代替形態において、第1のバックバイアス電圧を、正の直流供給電圧を超えるレベルに設定し、第2のバックバイアス電圧を、負の直流供給電圧を下回るレベルに設定することができる。この電圧レベル設定は、Hブリッジ出力ドライバのPMOSトランジスタ16、17又はNMOSトランジスタ18、19のそれぞれのオン抵抗を更に高めるが、一方で、これらPMOSトランジスタ又はNMOSトランジスタを通る漏れ電流を減少させることになる。PMOSトランジスタ16、17又はNMOSトランジスタ18、19のそれぞれのオン抵抗の増大は、小型ラウドスピーカ10の低周波抵抗Rloadが2×Ronよりも依然として著しく大きい程度まで許容できる。

0044

集積回路出力ドライバ1の更に別の実施形態によれば、バイアス電圧生成器4は、Hブリッジ・ドライバの動作中、即ち、音声信号を小型ラウドスピーカ又はレシーバ10に加えている間、第1のバックバイアス電圧3及び第2のバックバイアス電圧5のうちの少なくとも1つを連続的に経時的に調節するように構成されている。バイアス電圧生成器4は、第1のバックバイアス電圧3及び第2のバックバイアス電圧5のうちの少なくとも1つをバイアス電圧上限とバイアス電圧下限との間で調節するように構成されてもよい。この実施形態によれば、マイクロプロセッサ2は、小型ラウドスピーカ又はレシーバ10に送出された負荷電流又は負荷電力を測定又は推定し、バイアス電圧生成器4を制御するように構成されてもよく、決定又は測定した負荷電流又は負荷電力に基づき、第1のバックバイアス電圧3及び第2のバックバイアス電圧5のうちの少なくとも1つを適応的に調節する。したがって、小型ラウドスピーカ又はレシーバ10に加えられた音声信号のレベル又は大きさに従って、第1のバックバイアス電圧3及び第2のバックバイアス電圧5のうちの少なくとも1つを適応的に調節する。バイアス電圧生成器は、例えば、PMOSトランジスタ16、17のバックバイアス電圧3を減少させて負荷電流又は負荷電力を増大させるように構成してもよいし、その逆もまた同様に構成されてもよい。バイアス電圧生成器は、追加又は代替として、NMOSトランジスタ18、19のバックバイアス電圧5を増大させて負荷電流又は負荷電力を増大させるように構成し、その逆もまた同様に構成することができる。これらのバックバイアス電圧調整方式又は機構により、出力端子20、22を通して小型ラウドスピーカ又はレシーバ10に加えられる大きな音声レベルの変調駆動信号において、Hブリッジ出力ドライバの比較的小さい出力抵抗がもたらされる。したがって、高出力音圧の小型ラウドスピーカ又はレシーバ10で、Hブリッジ出力ドライバに対し高い電力変換効率がもたらされる。対照的に、測定又は推定した負荷電流又は負荷電力が比較的わずかである場合、対応する出力音圧も低く、第1のバックバイアス電圧3及び第2のバックバイアス電圧5は、PMOSトランジスタ16、17又はNMOSトランジスタ18、19を通る漏れ電流を最小化するように、それぞれが、正の直流供給電圧及び負の直流供給電圧に設定され、場合によっては、バイアス電圧生成器4をオフに切り替え、こうした状況下、即ち、変調駆動信号の音声の大きさが小さく、対応して小型ラウドスピーカ又はレシーバ10の出力音圧が小さい状況下で、集積回路出力ドライバ1の電流消費のまた更なる減少を達成することができる。

0045

音声信号のレベル又は大きさに従って第1のバックバイアス電圧3及び第2のバックバイアス電圧5のうちの少なくとも1つを適応的に調節することにより、Hブリッジ出力ドライバの出力抵抗の非線形性、即ち、レベル依存性のために、小型ラウドスピーカ又はレシーバ10に加える音声信号に一定量の歪みが導入されることがある。しかしながら、この非線形性は、マイクロコントローラ2によって適切な逆の予歪みをデジタル・オーディオ信号11に加えることによって補償することができ、この場合、特に、マイクロコントローラ2は、配線接続した又はソフトウェアによりプログラム可能なデジタル信号プロセッサを備える。この逆の予歪みの特性は、集積回路出力ドライバ1を保持する可搬通信デバイスの製造に関連して実行する較正プロセスによって決定することができる。

0046

本発明の集積回路出力ドライバ1の上述の実施形態をFD−SOI又はPD製造半導体基板上で集積する一方で、集積回路出力ドライバ1の代替実施形態を二重ウェル・バルクCMOS技術で製作し得ることを当業者であれば了解されよう。この場合、第1のバックバイアス電圧及び第2のバックバイアス電圧のそれぞれを有用な電圧範囲にわたって調節し、それにより、Hブリッジ出力ドライバの出力抵抗を調節することができる。

0047

図2は、既に説明したバイアス電圧生成器4の例示的な実施形態の簡略化した概略ブロック図を示し、バイアス電圧生成器4は、それぞれのプログラム可能な又は調節可能な第1のバックバイアス電圧及び第2のバックバイアス電圧を、図1に示すHブリッジ出力ドライバのPMOSトランジスタ16、17又はNMOSトランジスタ18、19のうちの少なくとも1つに出力するように構成されている。簡略化した概略ブロック図は、単一の調節可能なバックバイアス電圧VBPを生成する回路構成を示すにすぎないが、バイアス電圧生成器4が、例えば本発明のHブリッジ出力ドライバのNMOSトランジスタ等、出力ドライバ1の更なるMOSトランジスタのための1つ又は複数の更なる個別のバックバイアス電圧を生成するために、対応する回路構成を備え得ることは当業者であれば理解するであろう。バイアス電圧生成器4は、D/A変換器7を備え、D/A変換器7は、バイアス電圧コードS<0:n>を受信するデジタル入力ポートを有し、バイアス電圧コードS<0:n>は、マイクロプロセッサ2又はコントローラによって、例えば、マイクロプロセッサ2又はコントローラの適切な出力ポートから送信される。バイアス電圧コードS<0:n>のビット数(n+1)は、調節可能なバックバイアス電圧VBPの分解能を決定する。D/A変換器7の出力電圧Vdacは、オペアンプ9及びバッファトランジスタ20を備えるバッファ回路に印加され、バッファトランジスタ20は、例えば、端子又はワイヤ3上でバックバイアス電圧VBPが印加される負荷を駆動するのに適切な電流供給能力を有するPMOSトランジスタである。この負荷は、とりわけ、PMOSトランジスタ16、17のボディ端子及びボディ端子への関連配線に関連する寄生容量を含む。

0048

NMOSトランジスタ24は、バッファトランジスタ20と直列に結合しており、ゲート制御信号Vbを介してNMOSトランジスタ24を導通状態に切り替えることによって、調節可能なバックバイアス電圧VBPを負供給レールの電圧、本実施形態では接地、に引き下げることが可能である。バックバイアス電圧VBPから伸びており、オペアンプ9の非反転端子に戻るフィードバック構成は、バックバイアス電圧VBPが、出力電圧Vdacと基本的に同一であることを保証する。したがって、調節可能なバックバイアス電圧VBPの正確な設定を可能にする。

0049

図3は、D/A変換器7の概略回路図を示す。D/A変換器7は、抵抗分圧器を備え、抵抗分圧器は、複数の直列に接続した抵抗器Rを備え、抵抗器Rは、正供給電圧レールVddと負供給電圧レールGNDとの間に接続されている。D/A変換器7の他の実施形態は、異なる種類のインピーダンス素子、例えば、対応する直列接続されたキャパシタ列を使用して、分圧器を実現することができる。複数のタップ付きノードは、D/A変換器7の出力電圧Vdacをそれぞれ提供するために、複数の直列接続された抵抗器Rの間に置かれる。D/A変換器7の特定の設計において利用される直列接続抵抗器Rの数は、典型的には、D/A変換器7の所望の出力電圧分解能に従って様々であり、例えば、4個から32個までの間であってもよい。複数の直列接続された抵抗器R、即ち、抵抗器列は、ノミナルに同一の抵抗値、又はノミナルに異なる抵抗値を有していてもよい。出力電圧Vdacは、「ワンホットデコーダ」31に加えられるバイアス電圧コードS<0:n>の適切な設定又はプログラムによって、複数の直列接続された抵抗器Rの中間ノードから利用可能なあらゆる利用可能な分圧比に設定することができる。ワンホットデコーダ31は、選択したノード電圧のみが出力電圧Vdacに伝達されるように、適切な選択スイッチSを閉じ、かつ、残りの選択スイッチをオフ状態のままにする、又は、開放することによって、抵抗器列の適切な出力ノードを選択する。

0050

D/A変換器7の他の実施形態が、抵抗器列の反対側の端部に印加される、正供給電圧レールVdd及び負供給電圧レールGNDのそれぞれよりも高い電圧及び低い電圧を含むことができることは当業者であれば了解されよう。このことは、出力電圧Vdacが正供給電圧レールVddおよび負供給電圧レールGNDそれぞれのうちの一方又は両方を超え、第1のバックバイアス電圧及び第2のバックバイアス電圧に対して、より広範な電圧範囲をもたらすことを可能にする。

0051

図4Aは、いわゆる標準ウェルFD−SOIプロセスにおいて集積された、図1に示す集積回路のHブリッジ出力ドライバ1の第1のハーフブリッジ・ドライバ6又は第2のハーフブリッジ・ドライバ8の既に説明したPMOSトランジスタ16、17及びNMOSトランジスタ18、19の例示的レイアウトの断面図である。例示するトランジスタ・レイアウトが概略的であることは当業者であれば了解されよう。なぜなら、ハーフブリッジ・ドライバ6のNMOSトランジスタ及びPMOSトランジスタの実際的な実装形態は、より大きな寸法を有するからである。PMOSトランジスタ16は、P極半導体基板20のNウェル拡散部21内に配置され、NMOSトランジスタ18は、Pウェル拡散部又は領域22内に配置されている。Pウェル拡散部又は領域22は、少なくとも部分的にNウェル拡散部21内に配置されている。最後に、ディープNウェル拡散部21aがPウェル拡散部22の垂直下方に形成され、Nウェル拡散部21と当接している。いくつかの実施形態では、PMOSトランジスタのゲート端子23及びNMOSトランジスタのゲート端子23は、ポリシリコンゲート層23を介して電気的に接続され、図4Bに示すように共通の入力端子出力段を形成することができる。他の実施形態では、PMOSトランジスタ及びNMOSトランジスタのゲート端子23は接続しておらず、この結果、図1に示す適切な位相信号によって各MOSトランジスタを個別に制御することができる。PMOSトランジスタのドレイン端子25及びNMOSトランジスタのドレイン端子25は、金属層を介して電気的に接続され、図1に示す第1のハーフブリッジ・ドライバ6の出力端子20(又は第2のハーフブリッジ・ドライバのノード22)を形成する。それぞれのゲート酸化膜は、PMOSトランジスタ及びNMOSトランジスタのゲート端子23の下に配置されている。チャネル領域26は、PMOSトランジスタ及びNMOSトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板20は、超薄型埋め込み酸化層27を更に備え、超薄型埋め込み酸化層27は、NMOSトランジスタ及びPMOSトランジスタのそれぞれのドレイン拡散部25、ソース拡散部24及びゲート・チャネル26の下に配置されている。この超薄型埋め込み酸化層27は、P型基板20並びにNウェル拡散部及びPウェル拡散部からこれらの拡散領域を絶縁し、それらの基板及びウェルに対する寄生容量を大幅に除去し、ゲート回路のスイッチング損失をより減らし、スイッチング速度をより高める。この超薄型埋め込み酸化層27は、NMOSトランジスタ及びPMOSトランジスタのそれぞれのボディの、負供給電圧Vcc及び正供給電圧VDDからの電気接続も除去し、それぞれのボディ電圧を大幅に調節し、NMOSトランジスタ及びPMOSトランジスタのそれぞれの閾値電圧を非常に効果的に制御することを可能にし、NMOSトランジスタ及びPMOSトランジスタのオン抵抗に対し上述の柔軟で広い調節範囲をもたらす。PMOSトランジスタは、Nウェル21に接続したボディ端子又は接続部22’を備える。ボディ端子又は接続部22’は、第1のバックバイアス電圧VBPを受信する第1のバックバイアス電圧グリッド又はワイヤに接続することができる。上記で説明したように、第1のバックバイアス電圧VBPは、バイアス電圧生成器4によって供給される。NMOSトランジスタは、例えばバイアス電圧グリッド又はワイヤを通じて第2のバックバイアス電圧VBNを受信するボディ端子又は接続部10を備える。上記で説明したように、第2のバックバイアス電圧VBNも、バイアス電圧生成器4によって供給する。

0052

図5Aは、いわゆるフリップ・ウェルFD−SOIプロセスにおいて集積された、集積回路のHブリッジ出力ドライバ1の第1のハーフブリッジ・ドライバ6又は第2のハーフブリッジ・ドライバ8の既に説明したPMOSトランジスタ16、17及びNMOSトランジスタ18、19の例示的トランジスタのレイアウトの断面図である。ハーフブリッジ・ドライバは、Pウェル拡散部32内に配置したPMOSトランジスタを備え、Pウェル拡散部32は、周囲のNウェル拡散部又は領域31及びディープNウェル拡散部31aの内側にある。Nウェル拡散部31及びディープNウェル拡散部31aは、P極半導体基板20内に形成されている。ハーフブリッジ・ドライバは、Nウェル拡散部31内に配置したNMOSトランジスタを更に備える。いくつかの実施形態では、ハーフブリッジ・ドライバのPMOSトランジスタ及びNMOSトランジスタのそれぞれのゲート端子33aは、ポリシリコン・ゲート層23を介して電気的に接続され、図5Bに示す共通の入力端子出力段を形成することができる。他の実施形態では、PMOSトランジスタ及びNMOSトランジスタのゲート端子23は接続しておらず、この結果、図1に示す適切な位相信号によって各MOSトランジスタのそれぞれを個別に制御することができる。PMOSトランジスタのドレイン端子35及びNMOSトランジスタのドレイン端子35は、金属層を介して電気的に接続され、図5B最良に示すインバータ回路の出力端子を形成する。それぞれのゲート酸化膜36は、PMOSトランジスタ及びNMOSトランジスタのゲート端子33の下に配置されている。チャネル領域は、PMOSトランジスタ及びNMOSトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板20は、超薄型埋め込み酸化層37を備え、超薄型埋め込み酸化層37は、NMOSトランジスタ及びPMOSトランジスタのそれぞれのドレイン拡散部35、それぞれのソース拡散部34及びそれぞれのゲート・チャネルの下に配置されている。この超薄型埋め込み酸化層37は、Pウェル拡散部32及びNウェル拡散部31からソース及びドレイン拡散領域を絶縁し、それぞれのウェル及び/又はP型基板20に対する寄生容量を大幅に除去し、ハーフブリッジ・ドライバのスイッチング損失をより減らし、スイッチング速度をより高める。この超薄型埋め込み酸化層37は、ハーフブリッジ・ドライバのNMOSトランジスタ及びPMOSトランジスタのそれぞれのボディの、負供給電圧VCC及び正供給電圧VDDからの電気接続も除去する。この特徴は、それぞれのボディ電圧を大幅に調節し、ハーフブリッジ・ドライバ6のNMOSトランジスタ及びPMOSトランジスタのそれぞれの閾値電圧を非常に効果的に制御することを可能にし、ドライバ6の出力抵抗に対する上述の有利な低減をもたらす。PMOSトランジスタは、Pウェル拡散部32に接続したボディ端子又は接続部32’を備える。ボディ端子又は接続部32’は、例えば集積回路の適切なバックバイアス電圧グリッド又はワイヤを通じて、調節可能な第1のバックバイアス電圧VBPの受信を可能にする。上記で説明したように、第1のバックバイアス電圧VBPは、バイアス電圧生成器4によって供給する。NMOSトランジスタは、Nウェル拡散部31及びディープNウェル拡散部31aに接続した1つ又はいくつかのボディ端子又は接続部10を備える。NMOSトランジスタのボディ端子又は接続部10は、例えばワイヤ・グリッドを通して第2のバックバイアス電圧VBNに接続されている。上記で説明したように、第2のバックバイアス電圧VBNは、プログラム可能又は調節可能なバイアス電圧生成器4によっても供給される。第2のバックバイアス電圧VBNが、好ましくは300mV未満であり、例えば100mV又は200mVであり、(NMOSトランジスタのソース端子34に接続される)負の直流供給電圧よりも低いことを当業者であれば理解されよう。この電圧差は、典型的には、順方向バイアスダイオード接合部が生成されることに起因してボディ端子10から下にあるP型基板に多量の漏れ電流が流れるのを防止することになる。
以下の項目は、本出願時の特許請求の範囲に記載の要素である。
(項目1)
音声変換器を駆動する集積回路出力ドライバであって、
正供給電圧レール及び負供給電圧レールと、
第1のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第1のPMOSトランジスタ及び第1のNMOSトランジスタを備え、前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタの相互接続したドレイン端子において第1のドライバ出力を形成する、前記第1のハーフブリッジ・ドライバと、
第1のバックバイアス電圧を受信する前記第1のPMOSトランジスタのボディに接続された第1のボディ端子と、
第2のバックバイアス電圧を受信する前記第1のNMOSトランジスタのボディに接続された第2のボディ端子と、
前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタのうちの少なくとも1つのオン抵抗を制御するために、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するように構成されるバイアス電圧生成器と、
を備える集積回路出力ドライバ。
(項目2)
前記バイアス電圧生成器は、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを複数の固定バイアス電圧レベルの間で調節するように構成される、項目1に記載の集積回路出力ドライバ。
(項目3)
前記複数の固定バイアス電圧レベルは、少なくとも、
前記正供給電圧レールの直流電圧に等しい第1の電圧レベルと、
前記正供給電圧レールの直流電圧よりも小さい第2の電圧レベルと、
前記負供給電圧レールの直流電圧に等しい第1の電圧レベルと、
固定電圧で前記負供給電圧レールの直流電圧を超える第2の電圧レベルと、
を含む、項目1又は2に記載の集積回路出力ドライバ。
(項目4)
前記複数の固定バイアス電圧レベルの最大レベルと最小レベルとの間の電圧差は、100mVよりも大きく、より好ましくは200mVよりも大きい、項目3に記載の半導体集積回路
(項目5)
前記バイアス電圧生成器は、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つをバイアス電圧上限とバイアス電圧下限との間で連続的に調節するように構成される、項目1に記載の集積回路出力ドライバ。
(項目6)
前記集積回路ドライバは、コントローラを備え、
前記コントローラは、
負荷に送出された電流又は電力を決定又は測定し、かつ、
決定又は測定した負荷電流又は負荷電力に基づき、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを適応的に調節するために、前記バイアス電圧生成器を制御するように構成される、項目5に記載の集積回路出力ドライバ。
(項目7)
前記バイアス電圧生成器は、
前記負荷電流又は前記負荷電力を増大させるために、前記第1のPMOSトランジスタの前記第1のバックバイアス電圧を減少させる、及び/又は、
前記負荷電流又は前記負荷電力を増大させるために、前記第1のNMOSトランジスタの前記第2のバックバイアス電圧を増大させるように構成される、項目6に記載の集積回路出力ドライバ。
(項目8)
前記集積回路出力ドライバは、
第2のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続されたPMOSトランジスタ及びNMOSトランジスタを備え、前記PMOSトランジスタ及び前記NMOSトランジスタの相互接続したドレイン端子で第2のドライバ出力を形成する、前記第2のハーフブリッジ・ドライバと、
前記バイアス電圧生成器によって供給される前記第1のバックバイアス電圧を受信する前記PMOSトランジスタのボディに接続した第1のボディ端子と、
前記バイアス電圧生成器によって供給される前記第2のバックバイアス電圧を受信する前記NMOSトランジスタのボディに接続した第2のボディ端子と、
を備える、項目1から7のいずれか一項に記載の集積回路出力ドライバ。
(項目9)
前記第1のハーフブリッジ・ドライバは、第1の切替え可能なドライバ区分を備え、
前記第1の切替え可能なドライバ区分は、
前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタであって、前記第2のPMOSトランジスタは、前記第1のバックバイアス電圧を受信するボディ端子を備え、前記第2のNMOSトランジスタは、前記第2のバックバイアス電圧を受信するボディ端子を備える、前記第2のPMOSトランジスタ及び第2のNMOSトランジスタと、
第1の制御可能なスイッチ構成であって、前記切替え可能なドライバ区分が作動状態である場合に、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタと前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタとを並列に接続し、前記切替え可能なドライバ区分が非作動状態である場合に、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタを前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタから切断するように構成される、前記第1の制御可能なスイッチ構成と、
を備える、項目1から8のいずれか一項に記載の集積回路出力ドライバ。
(項目10)
前記第1の制御可能なスイッチ構成は、
前記第1の切替え可能なドライバ区分が前記非作動状態である場合に、前記第2のPMOSトランジスタの前記ボディ端子を第1の直流基準電圧に接続し、前記第2のNMOSトランジスタの前記ボディ端子を第2の直流基準電圧に接続するように構成され、
前記第1の直流基準電圧は、前記正供給電圧レールの直流電圧をよりも高く、
前記第2の直流基準電圧は、前記負供給電圧レールの直流電圧よりも低い、項目9に記載の集積回路出力ドライバ。
(項目11)
前記集積回路出力ドライバは、完全空乏型シリコン・オン・インシュレータ(FD−SOI)半導体基板、又は、部分空乏型シリコン・オン・インシュレータ(PD−SOI)半導体基板上に集積されている、項目1から10のいずれか一項に記載の集積回路出力ドライバ。
(項目12)
前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、
前記標準ウェル構造は、
前記第1のハーフブリッジ・ドライバの前記第1のPMOSトランジスタを備える少なくとも1つのNウェルであって、前記第1のバックバイアス電圧を受信する前記第1のボディ端子に接続されている、前記少なくとも1つのNウェルと、
前記第1のハーフブリッジ・ドライバの前記第1のNMOSトランジスタを備える少なくとも1つのPウェルであって、前記第2のバックバイアス電圧を受信する前記第2のボディ端子に接続されている、前記少なくとも1つのPウェルと、
を備える、項目11に記載の半導体集積回路。
(項目13)
前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、フリップ・ウェル構造を備え、
前記フリップ・ウェル構造は、
前記第1のハーフブリッジ・ドライバの前記NMOSトランジスタを備える少なくとも1つのNウェルであって、前記第2のバックバイアス電圧を受信する前記第2のボディ端子に接続されている、前記少なくとも1つのNウェルと、
前記第1のハーフブリッジ・ドライバの前記PMOSトランジスタを備える少なくとも1つのPウェルであって、前記第1のバックバイアス電圧を受信する前記第1のボディ端子に接続されている、前記少なくとも1つのPウェルと、
前記少なくとも1つのPウェルの下に配置されたディープNウェル拡散部と、
を備える、項目11に記載の半導体集積回路。
(項目14)
集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法であって、
前記ハーフブリッジ・ドライバのPMOSトランジスタのソース端子に正の直流供給電圧を供給するステップと、
前記ハーフブリッジ・ドライバのNMOSトランジスタのソース端子に負の直流供給電圧を供給するステップと、
第1のバックバイアス電圧を生成し、前記第1のバックバイアス電圧を前記PMOSトランジスタのボディに印加するステップと、
第2のバックバイアス電圧を生成し、前記第2のバックバイアス電圧を前記NMOSトランジスタのボディに供給するステップと、
前記PMOSトランジスタ及び前記NMOSトランジスタのうちの少なくとも1つのオン抵抗を制御するために、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するステップと、
を備える方法。
(項目15)
前記ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、
前記負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、
前記決定又は測定した負荷電流又は負荷電力に基づき、前記第1のバックバイアス電圧及び前記第2のバックバイアス電圧のうちの少なくとも1つを調節するステップと、を備える、項目14に記載の方法。
(項目16)
補聴器であって、
制御・処理回路を備え、
前記制御・処理回路は、
第1の音声信号を受信する第1の音声入力チャネルと、
ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、前記第1の音声信号を受信、処理する信号プロセッサと、
前記補聴器の小型レシーバ又はラウドスピーカに適用するために、前記補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスD出力増幅器と、を備え、
前記クラスD出力増幅器は、項目1から13のいずれか一項に記載の集積回路出力ドライバを備える、補聴器。

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