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技術 インテリジェントパワーモジュール及びデッドタイム設定装置

出願人 サンケン電気株式会社
発明者 川島良太舩倉清一
出願日 2017年2月28日 (3年10ヶ月経過) 出願番号 2017-036440
公開日 2018年9月13日 (2年3ヶ月経過) 公開番号 2018-143050
状態 拒絶査定
技術分野
  • -
主要キーワード 時間測定結果 時間測定器 製品組み立て 零検出 LF処理 オン遅延 PWM生成回路 良品選別
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図面 (8)

課題

素子のばらつきに応じた最適なデッドタイムを設定できるインテリジェントパワーモジュール及びデッドタイム設定装置

解決手段

オンオフ時間測定器4で測定された一対のパワースイッチング素子Q1,Q2のオン遅延時間とオフ遅延時間の実測値を記憶するメモリ11、メモリに記憶された各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する加算器12、算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路13、生成されたデッドタイムに基づき一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成するPWM生成回路14、生成された制御信号により一対のパワースイッチング素子を駆動するドライバ3a,3bを備える。

概要

背景

パワーデバイス及びドライバICを備えるインテリジェントパワーモジュールIPM)は、MOSFETやIGBT絶縁型ゲートバイポーラトランジスタ)からなる上アームハイサイドパワースイッチング素子と下アームのローサイドのパワースイッチング素子とで構成されている。ハイサイドのパワースイッチング素子とローサイドのパワースイッチング素子とを交互にオンさせるが、上下アーム短絡が発生しないように、上下アームがオフとなるデッドタイムTdを設ける必要がある。

このデッドタイムTdは、(a)ハイサイドのパワースイッチング素子のオフ遅延時間(toffH)からローサイドのパワースイッチング素子のオン遅延時間(td(on)L)を引いた差以上である。また、デッドタイムTdは、(b)ローサイドのパワースイッチング素子のオフ遅延時間(toffL)からハイサイドのパワースイッチング素子のオン遅延時間(td(on)H)を引いた差以上を満たすように設定する必要がある。

また、オン遅延時間td(on)、オフ遅延時間toffは、パワースイッチング素子を駆動するためのドライブICの信号伝達時間、ゲート抵抗及びパワースイッチング素子の特性のばらつきを考慮しなければならない。

このため、上記(a)(b)の条件を満たすように、各パワースイッチング素子のばらつきのワースト条件を考慮して、デッドタイムTdを設定していた。

なお、従来の技術として、特許文献1に記載の図7に示す電力用半導体モジュールが知られている。電力用半導体モジュールは、電流検出回路112でローサイドのパワースイッチング素子123に流れる電流を検出し、オフ信号FFアンド回路102に入力され、電流零検出回路108で電流を検出して零検出信号がアンド回路102に入力された場合には、レベルシフト回路109を介してハイサイドのパワースイッチング素子121のオン動作許可することが記載されている。

概要

素子のばらつきに応じた最適なデッドタイムを設定できるインテリジェントパワーモジュール及びデッドタイム設定装置オンオフ時間測定器4で測定された一対のパワースイッチング素子Q1,Q2のオン遅延時間とオフ遅延時間の実測値を記憶するメモリ11、メモリに記憶された各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する加算器12、算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路13、生成されたデッドタイムに基づき一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成するPWM生成回路14、生成された制御信号により一対のパワースイッチング素子を駆動するドライバ3a,3bを備える。

目的

本発明の課題は、各素子のばらつきに応じた最適なデッドタイムを設定することができるインテリジェントパワーモジュール及びデッドタイム設定装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

上下アームにそれぞれ設けられた一対のパワースイッチング素子と、外部のオンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路と、を備えることを特徴とするインテリジェントパワーモジュール

請求項2

前記メモリは、前記オンオフ時間測定器で測定された前記実測値に前記各々のパワースイッチング素子の温度補正値加算した値を記憶することを特徴とする請求項1記載のインテリジェントパワーモジュール。

請求項3

3相モータに対応させて前記一対のパワースイッチング素子を3組備え、前記メモリは、前記オンオフ時間測定器で測定された前記3組の一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶し、前記算出部は、前記メモリに記憶された前記3組の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき各組毎に前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することを特徴とする請求項1又は請求項2記載のインテリジェントパワーモジュール。

請求項4

インテリジェントパワーモジュールと、一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定するオンオフ時間測定器とを備え、前記インテリジェントパワーモジュールは、前記一対のパワースイッチング素子と、前記オンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路と、を備えることを特徴とするデッドタイム設定装置

請求項5

前記メモリは、前記オンオフ時間測定器で測定された前記実測値に前記各々のパワースイッチング素子の温度補正値を加算した値を記憶することを特徴とする請求項4記載のデッドタイム設定装置。

請求項6

3相モータに対応させて前記一対のパワースイッチング素子を3組備え、前記メモリは、前記オンオフ時間測定器で測定された前記3組の一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶し、前記算出部は、前記メモリに記憶された前記3組の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することを特徴とする請求項4又は請求項5記載のデッドタイム設定装置。

技術分野

0001

本発明は、ハイサイドパワースイッチ素子とローササイドのパワースイッチン素子のデッドタイムを生成するためのインテリジェントパワーモジュール及びデッドタイム設定装置に関する。

背景技術

0002

パワーデバイス及びドライバICを備えるインテリジェントパワーモジュール(IPM)は、MOSFETやIGBT絶縁型ゲートバイポーラトランジスタ)からなる上アームのハイサイドのパワースイッチング素子と下アームのローサイドのパワースイッチング素子とで構成されている。ハイサイドのパワースイッチング素子とローサイドのパワースイッチング素子とを交互にオンさせるが、上下アーム短絡が発生しないように、上下アームがオフとなるデッドタイムTdを設ける必要がある。

0003

このデッドタイムTdは、(a)ハイサイドのパワースイッチング素子のオフ遅延時間(toffH)からローサイドのパワースイッチング素子のオン遅延時間(td(on)L)を引いた差以上である。また、デッドタイムTdは、(b)ローサイドのパワースイッチング素子のオフ遅延時間(toffL)からハイサイドのパワースイッチング素子のオン遅延時間(td(on)H)を引いた差以上を満たすように設定する必要がある。

0004

また、オン遅延時間td(on)、オフ遅延時間toffは、パワースイッチング素子を駆動するためのドライブICの信号伝達時間、ゲート抵抗及びパワースイッチング素子の特性のばらつきを考慮しなければならない。

0005

このため、上記(a)(b)の条件を満たすように、各パワースイッチング素子のばらつきのワースト条件を考慮して、デッドタイムTdを設定していた。

0006

なお、従来の技術として、特許文献1に記載の図7に示す電力用半導体モジュールが知られている。電力用半導体モジュールは、電流検出回路112でローサイドのパワースイッチング素子123に流れる電流を検出し、オフ信号FFアンド回路102に入力され、電流零検出回路108で電流を検出して零検出信号がアンド回路102に入力された場合には、レベルシフト回路109を介してハイサイドのパワースイッチング素子121のオン動作許可することが記載されている。

先行技術

0007

特開2002−204581号公報

発明が解決しようとする課題

0008

しかしながら、上記(a)(b)の条件を満たすように、各パワースイッチング素子のばらつきのワースト条件を考慮して、デッドタイムTdを設定すると、製品個々に必要なデッドタイムTdよりも大きい値を設定することになる。このため、モータ電流歪みが大きくなり、モータ回転リップルが増大し、騒音が増加する。

0009

また、特許文献1に記載の図7に示す電力用半導体モジュールでは、電流零検出回路108とレベルシフト回路109の2組が必要であるため、回路規模が大きくなり、消費電力も増加してしまう。

0010

本発明の課題は、各素子のばらつきに応じた最適なデッドタイムを設定することができるインテリジェントパワーモジュール及びデッドタイム設定装置を提供することにある。

課題を解決するための手段

0011

本発明に係るインテリジェントパワーモジュールは、上下アームにそれぞれ設けられた一対のパワースイッチング素子と、外部のオンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路とを備えることを特徴とする。

0012

本発明のデッドタイム設定装置は、インテリジェントパワーモジュールと、一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定するオンオフ時間測定器とを備え、前記インテリジェントパワーモジュールは、前記一対のパワースイッチング素子と、前記オンオフ時間測定器で測定された前記一対のパワースイッチング素子の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶するメモリと、前記メモリに記憶された前記各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値に基づき前記一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する算出部と、前記算出部で算出されたデッドタイム値に基づきデッドタイムを生成するデッドタイム生成回路と、前記デッドタイム生成回路で生成されたデッドタイムに基づき前記一対のパワースイッチング素子を交互にオンオフさせるための制御信号を生成する制御回路と、前記制御回路で生成された制御信号により前記一対のパワースイッチング素子を駆動する駆動回路とを備えることを特徴とする。

発明の効果

0013

本発明によれば、製品検査時に、個々の製品のパワースイッチング素子のオン遅延時間とオフ遅延時間とをオンオフ時間測定器で測定し、個々の製品に合わせたデッドタイム値をインテリジェントパワーモジュール内のメモリに書き込む。即ち、個々の製品に合わせたデッドタイム値を用いるので、各素子のばらつきに応じた最適なデッドタイムを設定することができる。従って、上下アームの短絡を防止することができる。

図面の簡単な説明

0014

本発明の実施例1に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。
本発明の実施例1に係るインテリジェントパワーモジュールの生産工場工程フローチャートを示す図である。
本発明の実施例1に係るデッドタイム設定装置の一対のパワースイッチング素子Q1,Q2のオン遅延時間及びオフ遅延時間の定義を示す図である。
本発明の実施例1に係るデッドタイム設定装置のオン遅延時間及びオフ遅延時間測定結果のメモリへの書き込みを示す図である。
本発明の実施例1に係るデッドタイム設定装置によるデッドタイムの再設定を示す図である。
本発明の実施例2に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。
従来の電力用半導体モジュールの一例を示す図である。

実施例

0015

以下、本発明の実施の形態のインテリジェントパワーモジュールを備えたデッドタイム設定装置について、図面を参照しながら詳細に説明する。

0016

本発明は、デッドタイム生成回路を備えたインテリジェントパワーモジュールにおいて、インテリジェントパワーモジュールの製品組み立て後の製品電気的特性出荷検査工程において時間td(on)H、td(on)L、toffH、toffLを測定し、その結果を用いて製品個々に最適なデッドタイム値をメモリに書き込むことで、各素子のばらつきに応じた最適なデッドタイムを設定するものである。

0017

(実施例1)
図1は、本発明の実施例1に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。デッドタイム設定装置は、パワースイッチング素子のデッドタイムを生成するための回路であり、インテリジェントパワーモジュール(IPM)1と、インテリジェントパワーモジュール1に接続されるオンオフ時間測定器4とを備えている。

0018

インテリジェントパワーモジュール1は、コントローラ2、ローサイドドライバ3a、ハイサイドドライバ3b、スイッチングデバイスとしての一対のパワースイッチング素子Q1,Q2を備えている。一対のパワースイッチング素子Q1,Q2は、MOSFETからなる。パワースイッチング素子Q1,Q2は、MOSFETに代えて、IGBTであってもよい。

0019

一対のパワースイッチング素子Q1,Q2は、直列に接続され、上アームのパワースイッチング素子Q2のドレイン電源端子VBBに接続されている。下アームのパワースイッチング素子Q1のソースグランド端子LSに接続されている。

0020

オンオフ時間測定器4は、パワースイッチング素子Q1のドレインとパワースイッチング素子Q2のソースに接続され、一対のパワースイッチング素子Q1,Q2の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間を測定し、測定されたオン遅延時間とオフ遅延時間をコントローラ2内のメモリ11に出力する。各々のパワースイッチング素子Q1,Q2のオン遅延時間とオフ遅延時間の測定方法の詳細については後述する。

0021

コントローラ2は、メモリ11、加算器12、デッドタイム生成回路13、PWM生成回路14を備えている。メモリ11は、オンオフ時間測定器4で測定された一対のパワースイッチング素子Q1,Q2の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶する。

0022

加算器12は、本発明の算出部に対応し、メモリ11に記憶された各々のパワースイッチング素子Q1,Q2のオン遅延時間とオフ遅延時間の実測値に基づき一対のパワースイッチング素子Q1,Q2が共にオフとなるデッドタイム値を算出する。

0023

デッドタイム生成回路13は、加算器12で算出されたデッドタイム値に基づきデッドタイムを生成する。PWM生成回路14は、本発明の制御回路に対応し、デッドタイム生成回路13で生成されたデッドタイムに基づき一対のパワースイッチング素子Q1,Q2を交互にオンオフさせるためのPWM(パルス幅変調)制御信号を生成する。

0024

ローサイドドライバ3a、ハイサイドドライバ3bは、本発明の駆動回路に対応し、ローサイドドライバ3aは、PWM生成回路14で生成されたPWM制御信号によりパワースイッチング素子Q1をオンオフさせる。ハイサイドドライバ3bは、PWM生成回路14で生成されたPWM制御信号によりパワースイッチング素子Q2をオンオフさせる。

0025

次に、図2に示すフローチャートを参照しながらインテリジェントパワーモジュールの生産工程を説明する。

0026

まず、ウェハをウェハダイスに切断する(ステップS11)。このウェハダイスがチップとなる。次に、このチップをダイマウント剤により基板接着させる。即ち、ダイマウントが行なわれる(ステップS12)。

0027

次に、チップにワイヤを接着させる。即ち、ワイヤボンディングが行なわれる(ステップS13)。その後、ワイヤ及びチップを樹脂封止する(ステップS14)。その後、分離/LF処理が行われる(ステップS15)。ステップS11〜ステップS15の処理は、インテリジェントパワーモジュール1の製品組立工程である。

0028

次に、インテリジェントパワーモジュール1の良品選別検査が行われる(ステップS16)。その後、インテリジェントパワーモジュール1の一対のパワースイッチング素子Q1,Q2の出力端子とIPM1の入力端子にオンオフ時間測定器4を接続する。そして、オンオフ時間測定器4により一対のパワースイッチング素子Q1,Q2のそれぞれのオン遅延時間とオフ遅延時間を測定する(ステップS17)。

0029

図3は、一対のパワースイッチング素子Q1,Q2のオン遅延時間及びオフ遅延時間の定義を示す図である。インテリジェントパワーモジュール1のスイッチング動作によって、信号入力INに対して、一対のパワースイッチング素子Q1,Q2のドレイン電流Ic、ドレイン−ソース間電圧dsに、オン遅延時間td(on)、オフ遅延時間toffを生ずる。

0030

時間遅延の原因は、ローサイドドライバ3a及びハイサイドドライバ3bの出力の遅延、一対のパワースイッチング素子Q1,Q2のゲート抵抗、しきい値Vth、入力容量Cissによるものである。

0031

図3に示すように、オン遅延時間td(on)は、信号入力INがオンした時刻からドレイン電流Icが一定値の10%に達するまでの時間である。オフ遅延時間toffは、信号入力INがオフした時刻からドレイン電流Icが一定値の10%に達するまでの時間である。

0032

次に、オンオフ時間測定器4は、インテリジェントパワーモジュール1と通信を行い、図4に示すように、一対のパワースイッチング素子Q1,Q2のそれぞれの測定されたオン遅延時間td(on)とオフ遅延時間toffをメモリ11に書き込む(ステップS18)。

0033

この場合、ローサイドのパワースイッチング素子Q1のオン遅延時間td(on)Lとオフ遅延時間toffLと、ハイサイドのパワースイッチング素子Q2のオン遅延時間td(on)Hとオフ遅延時間toffHとがメモリ11に書き込まれる。

0034

次に、図5(a)に示すように、加算器12aは、図1の加算器12に対応し、メモリ11に書き込まれたハイサイドのパワースイッチング素子Q2のオフ遅延時間toffHから、ローサイドのパワースイッチング素子Q1のオン遅延時間td(on)Lを減算し、得られた値をデッドタイム値Tdとしてデッドタイム生成回路13に出力する。

0035

加算器12bは、図1の加算器12に対応し、メモリ11に書き込まれたローサイドのパワースイッチング素子Q1のオフ遅延時間toffLから、ハイサイドのパワースイッチング素子Q2のオン遅延時間td(on)Hを減算し、得られた値をデッドタイム値Tdとしてデッドタイム生成回路13に出力する。

0036

デッドタイム生成回路13は、加算器12aからのデッドタイム値Tdに基づきデッドタイム値Td以上のデッドタイムを生成し、加算器12bからのデッドタイム値Tdに基づきデッドタイム値Td以上のデッドタイムを生成する。

0037

そして、PWM生成回路14を介して、最適化されたデッドタイムを設けたPWM信号が出力される。その後に、製品を出荷する(ステップS19)。

0038

このように実施例1のインテリジェントパワーモジュール1及びデッドタイム設定装置によれば、製品検査時に、個々の製品のパワースイッチング素子Q1,Q2のオン遅延時間とオフ遅延時間とをオンオフ時間測定器4で測定し、個々の製品に合わせたデッドタイム値をインテリジェントパワーモジュール1内のメモリ11に書き込む。即ち、個々の製品に合わせたデッドタイム値を用いるので、各素子のばらつきに応じた最適なデッドタイムを設定することができる。従って、上下アームの短絡を防止することができる。

0039

また、従来の図7に示す回路では、電流零検出回路107,108とレベルシフト回路109の2組が必要であったが、実施例1では、メモリ11と加算器12が必要となるが、電流零検出回路107,108が不要となる。従って、構成を簡単化することができる。

0040

また、温度の変化によって、各々のパワースイッチング素子Q1,Q2の実測値が変化する。このため、オンオフ時間測定器4で測定された実測値に各々のパワースイッチング素子Q1,Q2に対して温度補償するための温度補正値加算した値をメモリ11に記憶させるようにしても良い。

0041

このように実測値に温度補正値を加算して実測値を補正することで、より精度の良いデッドタイムを生成することができる。

0042

また、客先仕様によりIPMのスイッチング素子のゲート抵抗を大きくし、スイッチング速度を遅くしてノイズを抑制したいモデルが存在する。この様に通常のスイッチング速度のモデルと異なるスイッチング速度の遅いモデルが混在する場合、従来ではモデル毎にデッドタイムも合わせて変更が必要であった。しかし、本実施例1によれば、製品検査時に実測値に基づくデッドタイムをメモリ11に記憶させるため、スイッチング素子のゲート抵抗を大きくしたモデルのデッドタイム変更の工程が不要となり、管理も簡素化されるという利点がある。

0043

(実施例2)
図6は、本発明の実施例2に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置の回路構成を示す図である。図6に示す実施例2に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置は、出力負荷として3相モータに対応させて、3組の一対のパワースイッチング素子Q1,Q2、Q3,Q4、Q5,Q6を備えていることを特徴とする。

0044

パワースイッチング素子Q1,Q3,Q5のゲートは、ローサイドドライバ3cに接続され、パワースイッチング素子Q2、Q4、Q6のゲートはハイサイドドライバ3dに接続されている。パワースイッチング素子Q2、Q4、Q6のドレインは電源端子VBBに接続されている。パワースイッチング素子Q1,Q3,Q5のソースは、グランド端子LS1,LS2,LS3に接続されている。

0045

パワースイッチング素子Q2のソースとパワースイッチング素子Q1のドレインとハイサイドドライバ3dの出力端子は、端子Uに接続されている。パワースイッチング素子Q4のソースとハイサイドドライバ3dの出力端子は、端子V1に接続されている。パワースイッチング素子Q6のソースとハイサイドドライバ3dの出力端子は、端子W1に接続されている。パワースイッチング素子Q3のドレインは、端子V2に接続されている。パワースイッチング素子Q5のドレインは、端子W2に接続されている。

0046

端子U、端子V1、端子W1、端子V2、端子W2は、図示しない3相モータの各端子に接続するために設けられている。

0047

メモリ11は、オンオフ時間測定器4aで測定された3組の一対のパワースイッチング素子Q1〜Q6の各々のパワースイッチング素子のオン遅延時間とオフ遅延時間の実測値を記憶する。

0048

加算器12は、メモリ11に記憶された3組の各々のパワースイッチング素子Q1〜Q6のオン遅延時間とオフ遅延時間の実測値に基づき、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出する。

0049

このように構成された実施例2に係るインテリジェントパワーモジュールを備えたデッドタイム設定装置によれば、3相モータに対応させて3組の一対のパワースイッチング素子Q1〜Q6が設けられ、各組毎に一対のパワースイッチング素子が共にオフとなるデッドタイム値を算出することできる。

0050

従って、実施例1のインテリジェントパワーモジュールを備えたデッドタイム設定装置と同様な効果が得られるとともに、3相モータに対応する最適なデッドタイムを生成することができる。

0051

1インテリジェントパワーモジュール(IPM)
2コントローラ
3aローサイドドライバ
3bハイサイドドライバ
4オンオフ時間測定器
11メモリ
12,12a,12b加算器
13デッドタイム生成回路
14PWM生成回路
Q1−Q6 パワースイッチング素子

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