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図面 (20)

課題

高速に動作する撮像装置を提供する。

解決手段

撮像回路、二以上の画像処理ブロック、および二以上のセレクタを有する撮像装置。画像処理ブロックは、画像処理部および保持回路を有し、セレクタは、スイッチ部および保持回路を有する。撮像回路は、撮像動作を行うことにより画像データを生成する機能を有する。画像処理部は、撮像回路が生成した画像データを処理する機能を有する。画像処理ブロックが有する保持回路は、画像処理部が処理を行う際に必要なパラメータを受信し、保持する機能を有する。スイッチ部は、撮像回路が生成した画像データおよび画像処理部が処理した画像データの一を出力する機能を有する。セレクタが有する保持回路は、スイッチ部が出力するためのパラメータを受信し、保持する機能を有する。第1の保持回路および第2の保持回路は、チャネル形成領域に金属酸化物を含むトランジスタを有する。

概要

背景

トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはIn−Ga−Zn系酸化物半導体を用いてトランジスタを作製する技術が特許文献1および特許文献2に開示されている。チャネル形成領域に酸化物半導体を含むトランジスタ(Oxide Semiconductorトランジスタ、以下、OSトランジスタという)はオフ電流が極めて低いという特徴を有する。

オフ電流が小さいことを利用して、OSトランジスタを不揮発性記憶装置に用いる例が特許文献3に開示されている。

また、OSトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献4に開示されている。これにより、グローバルシャッタ方式を適用することができ、動体撮像であっても歪のない画像を得ることができる。

概要

高速に動作する撮像装置を提供する。撮像回路、二以上の画像処理ブロック、および二以上のセレクタを有する撮像装置。画像処理ブロックは、画像処理部および保持回路を有し、セレクタは、スイッチ部および保持回路を有する。撮像回路は、撮像動作を行うことにより画像データを生成する機能を有する。画像処理部は、撮像回路が生成した画像データを処理する機能を有する。画像処理ブロックが有する保持回路は、画像処理部が処理を行う際に必要なパラメータを受信し、保持する機能を有する。スイッチ部は、撮像回路が生成した画像データおよび画像処理部が処理した画像データの一を出力する機能を有する。セレクタが有する保持回路は、スイッチ部が出力するためのパラメータを受信し、保持する機能を有する。第1の保持回路および第2の保持回路は、チャネル形成領域に金属酸化物を含むトランジスタを有する。

目的

本発明の一態様は、電源オフとした場合であっても、パラメータを保持する機能を有するメモリが設けられた撮像装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

第1の回路と、第1のコントローラと、二以上の第2の回路と、二以上のセレクタと、を有し、前記第2の回路はそれぞれ、画像処理部と、第1の保持回路と、を有し、前記セレクタはそれぞれ、スイッチ部と、第2の保持回路と、を有し、前記第1の保持回路は、第1のトランジスタを有し、前記第2の保持回路は、第2のトランジスタを有し、前記第1の回路は、撮像動作を行うことにより画像データを生成する機能を有し、前記第1のコントローラは、前記第2の回路への電源供給を制御する機能を有し、前記第2の回路が有する前記画像処理部は、前記第1の回路が生成した画像データを処理する機能を有し、前記第2の回路が有する前記画像処理部は、他の前記第2の回路が有する前記画像処理部が処理した画像データを処理する機能を有し、前記第1の保持回路は、第1のパラメータを受信する機能を有し、前記第1の保持回路は、前記第2の回路への電源供給が遮断されている状態で、前記第1のパラメータを保持する機能を有し、前記スイッチ部は、前記第1の回路が生成した画像データおよび前記画像処理部が処理した画像データの中から選択された、一の前記画像データを出力する機能を有し、前記第2の保持回路は、第2のパラメータを受信する機能を有し、前記第2の保持回路は、前記セレクタへの電源供給が遮断されている状態で、前記第2のパラメータを保持する機能を有し、前記第1のトランジスタおよび前記第2のトランジスタは、チャネル形成領域に金属酸化物を含むことを特徴とする撮像装置

請求項2

請求項1において、前記第1のパラメータは、前記画像処理部が処理を行う際に必要な情報を表し、前記第2のパラメータは、前記スイッチ部から出力される画像データを表すことを特徴とする撮像装置。

請求項3

請求項1または2において、前記第1の保持回路は、第1のレジスタと、第2のレジスタと、を有し、前記第2の保持回路は、第3のレジスタと、第4のレジスタと、を有し、前記第1のレジスタは、前記第1のパラメータを前記第2のレジスタに供給する機能を有し、前記第2のレジスタは、前記第1のレジスタから受信した前記第1のパラメータを、前記画像処理部に出力する機能を有し、前記第3のレジスタは、前記第2のパラメータを前記第4のレジスタに供給する機能を有し、前記第4のレジスタは、前記第3のレジスタから受信した前記第2のパラメータを、前記スイッチ部に出力する機能を有することを特徴とする撮像装置。

請求項4

請求項3において、前記第2のレジスタは、前記第1のトランジスタを有し、前記第4のレジスタは、前記第2のトランジスタを有し、前記第2のレジスタは、前記第2の回路への電源供給が遮断されている状態で、前記第1のパラメータを保持する機能を有し、前記第4のレジスタは、前記セレクタへの電源供給が遮断されている状態で、前記第2のパラメータを保持する機能を有することを特徴とする撮像装置。

請求項5

請求項3または4において、前記第1のレジスタおよび前記第3のレジスタは、フリップフロップ回路を有することを特徴とする撮像装置。

請求項6

請求項1乃至5のいずれか一項において、前記第2の回路をn個(nは2以上の整数)有し、前記セレクタをn+1個有することを特徴とする撮像装置。

請求項7

請求項1乃至6のいずれか一項において、前記第1の保持回路は、第1の容量素子を有し、前記第2の保持回路は、第2の容量素子を有し、前記第1のトランジスタのソースまたはドレインは、前記第1の容量素子と電気的に接続され、前記第2のトランジスタのソースまたはドレインは、前記第2の容量素子と電気的に接続されていることを特徴とする撮像装置。

請求項8

請求項1乃至7のいずれか一項において、第2のコントローラを有し、前記第2のコントローラは、前記第1の回路および前記第1のコントローラへの電源供給を制御する機能を有することを特徴とする撮像装置。

請求項9

請求項1乃至8のいずれか一項において、ホストを有し、前記ホストは、前記第1のパラメータおよび前記第2のパラメータを生成する機能を有することを特徴とする撮像装置。

請求項10

請求項9において、前記第1のコントローラは、前記ホストが生成した前記第1のパラメータを受信する機能を有し、前記第1のコントローラは、前記ホストが生成した前記第2のパラメータを受信する機能を有し、前記第1のコントローラは、受信した前記第1のパラメータを、前記第2の回路に供給する機能を有し、前記第1のコントローラは、受信した前記第2のパラメータを、前記セレクタに供給する機能を有することを特徴とする撮像装置。

請求項11

請求項1乃至10のいずれか一項に記載の撮像装置と、操作用のボタンと、を有することを特徴とする電子機器

技術分野

0001

本発明の一態様は、撮像装置に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書などで開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置表示装置液晶表示装置発光装置照明装置蓄電装置記憶装置、撮像装置、製造装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。

0003

なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器、製造装置は、半導体装置を有する場合がある。

背景技術

0004

トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはIn−Ga−Zn系酸化物半導体を用いてトランジスタを作製する技術が特許文献1および特許文献2に開示されている。チャネル形成領域に酸化物半導体を含むトランジスタ(Oxide Semiconductorトランジスタ、以下、OSトランジスタという)はオフ電流が極めて低いという特徴を有する。

0005

オフ電流が小さいことを利用して、OSトランジスタを不揮発性の記憶装置に用いる例が特許文献3に開示されている。

0006

また、OSトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献4に開示されている。これにより、グローバルシャッタ方式を適用することができ、動体撮像であっても歪のない画像を得ることができる。

先行技術

0007

特開2007−123861号公報
特開2007−96055号公報
特開2011−151383号公報
特開2011−119711号公報

発明が解決しようとする課題

0008

撮像装置には、生成した撮像データに対してガンマ補正調光、調色、ノイズ除去歪み補正、符号化、復号化などの画像処理を行うために、画像処理プロセッサを搭載する場合が多い。また、画像処理プロセッサを搭載することにより、撮像装置が顔検出、自動シーン認識ハイダイナミックレンジ合成(High Dynamic Range imaging、以下、HDRという)などの機能を有することができる。

0009

上記機能は、必ずしも全てを使用する必要はなく、例えばユーザーが使用する機能を選択できるようにすることが好ましい。例えば、使用する機能および使用しない機能を表すパラメータを、CPU(Central Processing Unit)などのホストが生成し、当該パラメータを画像処理プロセッサに供給することにより、使用する機能を選択することができる。また、画像処理プロセッサが画像処理などを行う際は、当該画像処理に必要な情報を表すパラメータがホストにより生成され、当該パラメータが画像処理プロセッサに供給される。

0010

画像処理プロセッサには、上記パラメータを保持する機能を有するレジスタなどのメモリ、および画像処理を行う画像処理部が設けられる。ホストが生成したパラメータを当該メモリに保持し、必要に応じて画像処理部がメモリからパラメータを読み出す。

0011

上記メモリが揮発性メモリである場合、撮像装置の電源オフにするとメモリに保持したパラメータが消失する。このため、撮像装置の電源をオンとすると、プロセッサが再びパラメータを生成する。これにより、電源をオンとしてから、撮像を行えるようになるまでに時間を要する。

0012

本発明の一態様は、電源をオフとした場合であっても、パラメータを保持する機能を有するメモリが設けられた撮像装置を提供することを課題の一とする。または、本発明の一態様は、高速に動作する撮像装置を提供することを課題の一とする。または、本発明の一態様は、低消費電力の撮像装置を提供することを課題の一とする。または、本発明の一態様は、新規な撮像装置を提供することを課題の一とする。

0013

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0014

本発明の一態様は、第1の回路(例えば、撮像回路)と、第1のコントローラと、二以上の第2の回路(例えば、画像処理ブロック)と、二以上のセレクタと、を有し、第2の回路はそれぞれ、画像処理部と、第1の保持回路と、を有し、セレクタはそれぞれ、スイッチ部と、第2の保持回路と、を有し、第1の保持回路は、第1のトランジスタを有し、第2の保持回路は、第2のトランジスタを有し、第1の回路は、撮像動作を行うことにより画像データを生成する機能を有し、第1のコントローラは、第2の回路への電源供給を制御する機能を有し、第2の回路が有する画像処理部は、第1の回路が生成した画像データを処理する機能を有し、第2の回路の一が有する画像処理部は、他の第2の回路が有する画像処理部が処理した画像データを処理する機能を有し、第1の保持回路は、第1のパラメータを受信する機能を有し、第1の保持回路は、第2の回路への電源供給が遮断されている状態で、第1のパラメータを保持する機能を有し、スイッチ部は、第1の回路が生成した画像データおよび画像処理部が処理した画像データの中から選択された、一の画像データを出力する機能を有し、第2の保持回路は、第2のパラメータを受信する機能を有し、第2の保持回路は、セレクタへの電源供給が遮断されている状態で、第2のパラメータを保持する機能を有し、第1のトランジスタおよび第2のトランジスタは、チャネル形成領域に金属酸化物を含む撮像装置である。

0015

また、上記態様において、第1のパラメータは、画像処理部が処理を行う際に必要な情報を表し、第2のパラメータは、スイッチ部から出力される画像データを表してもよい。

0016

また、上記態様において、第1の保持回路は、第1のレジスタと、第2のレジスタと、を有し、第2の保持回路は、第3のレジスタと、第4のレジスタと、を有し、第1のレジスタは、第1のパラメータを第2のレジスタに供給する機能を有し、第2のレジスタは、第1のレジスタから受信した第1のパラメータを、画像処理部に出力する機能を有し、第3のレジスタは、第2のパラメータを第4のレジスタに供給する機能を有し、第4のレジスタは、第3のレジスタから受信した第2のパラメータを、スイッチ部に出力する機能を有してもよい。

0017

また、上記態様において、第2のレジスタは、第1のトランジスタを有し、第4のレジスタは、第2のトランジスタを有し、第2のレジスタは、第2の回路への電源供給が遮断されている状態で、第1のパラメータを保持する機能を有し、第4のレジスタは、セレクタへの電源供給が遮断されている状態で、第2のパラメータを保持する機能を有してもよい。

0018

また、上記態様において、第1のレジスタおよび第3のレジスタは、フリップフロップ回路を有してもよい。

0019

また、上記態様において、第2の回路をn個(nは2以上の整数)有し、セレクタをn+1個有してもよい。

0020

また、上記態様において、第1の保持回路は、第1の容量素子を有し、第2の保持回路は、第2の容量素子を有し、第1のトランジスタのソースまたはドレインは、第1の容量素子と電気的に接続され、第2のトランジスタのソースまたはドレインは、第2の容量素子と電気的に接続されていてもよい。

0021

また、上記態様において、第2のコントローラを有し、第2のコントローラは、第1の回路および第1のコントローラへの電源供給を制御してもよい。

0022

また、上記態様において、ホストを有し、ホストは、第1のパラメータおよび第2のパラメータを生成する機能を有してもよい。

0023

また、上記態様において、第1のコントローラは、ホストが生成した第1のパラメータを受信する機能を有し、第1のコントローラは、ホストが生成した第2のパラメータを受信する機能を有し、第1のコントローラは、受信した第1のパラメータを、第2の回路に供給する機能を有し、第1のコントローラは、受信した第2のパラメータを、セレクタに供給する機能を有してもよい。

0024

また、本発明の一態様の撮像装置と、操作用のボタンと、を有する電子機器も、本発明の一態様である。

発明の効果

0025

本発明の一態様により、電源をオフとした場合であっても、パラメータを保持する機能を有するメモリが設けられた撮像装置を提供することができる。または、本発明の一態様により、高速に動作する撮像装置を提供することができる。または、本発明の一態様により、低消費電力の撮像装置を提供することができる。または、本発明の一態様により、新規な撮像装置を提供することができる。

0026

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

図面の簡単な説明

0027

撮像装置の構成例を示すブロック図。
画像処理ブロックの構成例を示すブロック図。
レジスタの構成例を示す回路図。
レジスタの構成例を示す回路図。
レジスタの構成例を示す回路図。
レジスタの動作例を示すタイミングチャート
パラメータを説明する図。
撮像回路の構成例を説明するブロック図。
画素の回路を説明する図。
グローバルシャッタおよびローリングシャッタの動作を説明するための図。
画素回路の構成例を説明する図。
画素回路の構成例を説明する図。
画素回路の動作例を説明する図。
画素回路の構成例を説明する図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
光電変換素子接続形態の一例を説明する断面図。
光電変換素子の接続形態の一例を説明する断面図。
撮像装置の構成例を説明する断面図。
光電変換素子の接続形態の一例を説明する断面図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
撮像装置の構成例を説明する断面図。
トランジスタの構成例を説明する上面図および断面図。
トランジスタの構成例を説明する上面図および断面図。
トランジスタの構成例を説明する上面図および断面図。
トランジスタの構成例を説明する上面図および断面図。
トランジスタの構成例を説明する上面図および断面図。
撮像装置を収めたパッケージの斜視図および断面図。
撮像装置を収めたパッケージの斜視図および断面図。
電子機器の一例を説明する図。

実施例

0028

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。

0029

また、図面などにおいて、大きさ、層の厚さ、領域などは、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。

0030

また、図面などにおいて、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素などには同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

0031

また、本明細書などにおいて、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

0032

また、本明細書などにおいて、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

0033

また、本明細書などにおいて、「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。

0034

また、本明細書などにおいて、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極配線をはじめ、トランジスタなどのスイッチング素子抵抗素子インダクタキャパシタ、その他の各種機能を有する素子などが含まれる。

0035

また、本明細書などにおいて、「電圧」とは、ある電位と基準の電位(例えば、グラウンド電位)との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差言い換えることが可能である。

0036

また、本明細書などにおいて、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子ドレイン領域、またはドレイン電極)とソース(ソース端子、ソース領域、またはソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書などにおいて、チャネル形成領域とは、電流が主として流れる領域をいう。

0037

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書などにおいては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

0038

また、本明細書などにおいて、特に断りがない場合、オフ電流とは、トランジスタがオフ状態非導通状態遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。つまり、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流、という場合がある。

0039

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合がある。

0040

また、本明細書などでは、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書などにおいて、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。

0041

本明細書などにおいて、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用整流作用、及びスイッチング作用の少なくとも1つを有する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSということができる。また、OSFETと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

0042

また、本明細書などにおいて、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。

0043

また、本明細書などにおいて、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。

0044

また、本明細書などにおいて、CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

0045

また、本明細書などにおいて、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺ぼけクラウド状に連結して観察される場合がある。

0046

また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。

0047

また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

0048

すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。

0049

(実施の形態1)
本実施の形態では、本発明の一態様である撮像装置について、図面を用いて説明する。

0050

<撮像装置>
図1は、撮像装置10の構成例を示すブロック図である。撮像装置10は、撮像回路11、画像処理回路12、ホスト13、およびコントローラ14を有する。

0051

撮像回路11は、撮像動作を行い、画像データIDを生成する機能を有する。詳細は後述するが、撮像回路11には光電変換素子を有する画素がマトリクス状に配列されており、当該光電変換素子が外部から照射された光、つまり環境光を検出し、検出された光に応じた画像データIDを撮像回路11が生成する。

0052

画像処理回路12は、画像データIDに対して、画像処理を行う機能を有する。画像処理として、例えばガンマ補正、調光、調色、ノイズ除去、歪み補正、符号化、復号化などを行うことができる。また、画像処理回路12は、顔検出、自動シーン認識、HDRなどの処理を行う機能を有する。ここで、自動シーン認識とは、外部環境などのシーンを認識して、露光フォーカスフラッシュなどを自動的に調整することをいう。

0053

画像処理回路12は、上記の処理のすべてを行わなくてもよく、一部の処理のみ行うことができる。例えば、画像処理回路12は、画像データIDに対して、ガンマ補正およびノイズ除去のみを行い、歪み補正、符号化、復号化などは行わないとすることができる。また、画像処理回路12は、顔検出は行うが、自動シーン認識およびHDRは行わないとすることができる。画像処理回路12が行う処理は、例えば撮像装置10のユーザーが選択することができる。または、画像処理回路12が行う処理は、例えば外部環境に応じて自動で選択することができる。例えば、画像データIDにおいて、最も明るい部分と最も暗い部分の明るさの比が一定値以下である場合は、HDRを行わないとすることができる。

0054

なお、画像処理回路12として、例えばプロセッサとすることができる。

0055

ホスト13は、画像処理回路12が必要とするパラメータを生成する機能を有する回路である。例えば、画像処理の際に必要な情報を表すパラメータを生成することができる。例えば、画像処理回路12に供給された画像データXを所定の式により画像データYに変換する場合、当該式の係数を表すパラメータをホスト13が生成することができる。また、詳細は後述するが、ホスト13は、例えば画像データIDに対して行う処理を表すパラメータを生成することができる。

0056

また、ホスト13は、画像処理回路12から出力された画像データを受信し、外部機器に出力する機能を有する回路である。ここで、外部機器とは、撮像装置10の外部に設けられた機器を示し、例えば表示装置、記憶装置などとすることができる。なお、ホスト13は、受信した画像データを基にして、生成するパラメータを変更することができる。

0057

なお、ホスト13は、CPU(Central Processing Unit)、メモリなどを有する。CPUは、GPU(Graphics Processing Unit)を有してもよい。

0058

コントローラ14は、撮像回路11および画像処理回路12への電源供給を制御する機能を有する回路である。例えば、撮像装置10のユーザーが撮像装置10を使用しない場合は、撮像回路11および画像処理回路12への電源供給を遮断することができる。これにより、撮像装置10の消費電力を低減することができる。

0059

画像処理回路12は、コントローラ21、画像処理ブロック22、およびセレクタ23を有する。例えば、画像処理ブロック22をn個(nは2以上の整数)設けることができ、セレクタ23をm個(mは2以上の整数)設けることができる。なお、mは、例えばn+1とすることができる。図1では、m=n+1とする場合を示している。以後、m=n+1である場合について説明する。

0060

本明細書において、同じ符号を用いる場合であっても、特にその中で区別する必要がある場合には、符号に[0]、[1]、[n]などの識別用の符号を付記して記載する場合がある。例えば、複数の画像処理ブロック22および複数のセレクタ23を区別するために、[1]、[2]、[n]などの符号を用いている。

0061

セレクタ23は、入力端子出力端子選択制御入力端子、および選択制御出力端子を有する。セレクタ23は、例えば入力端子をm本(n+1本)有し、出力端子、選択制御入力端子、および選択制御出力端子をそれぞれ1本ずつ有する。

0062

画像処理ブロック22[1]乃至[n]は直列に接続されている。つまり、例えば画像処理ブロック22[1]は画像処理ブロック22[2]と電気的に接続され、画像処理ブロック22[2]は画像処理ブロック22[1]および画像処理ブロック22[3]と電気的に接続され、画像処理ブロック22[n]は画像処理ブロック22[n−1]と電気的に接続されている。

0063

セレクタ23[1]乃至[n+1]は、選択制御入力端子および選択制御出力端子を介して直列に接続されている。つまり、例えばセレクタ23[1]の選択制御出力端子はセレクタ23[2]の選択制御入力端子と電気的に接続され、セレクタ23[n]の選択制御出力端子はセレクタ23[n+1]の選択制御入力端子と電気的に接続されている。

0064

コントローラ21は、ホスト13が生成したパラメータを受信し、当該パラメータを画像処理ブロック22[1]またはセレクタ23[1]などに供給する機能を有する回路である。例えば、ホスト13は、生成するパラメータにヘッダを設け、当該ヘッダにパラメータの供給先に関する情報を書き込むことができる。この場合、コントローラ21がパラメータのヘッダを読み出し、当該パラメータの供給先を決定することができる。例えば、画像処理ブロック22[1]とセレクタ23[1]のどちらにパラメータを供給するかを決定することができる。なお、パラメータをセレクタ23[1]に供給する場合、セレクタ23[1]の選択制御入力端子にパラメータを供給することができる。

0065

本明細書などにおいて、画像処理ブロック22に供給するパラメータをパラメータP1とし、セレクタ23に供給するパラメータをパラメータP2とする。

0066

なお、画像処理ブロック22[2]乃至[n]へは、前の画像処理ブロック22を介して順にパラメータP1を供給することができる。例えば、画像処理ブロック22[3]へは、画像処理ブロック22[1]および画像処理ブロック22[2]を介してコントローラ21からパラメータP1を供給することができる。例えば、画像処理ブロック22[n]へは、画像処理ブロック22[1]乃至[n−1]を介してコントローラ21からパラメータP1を供給することができる。また、セレクタ23[2]乃至[n+1]へは、前のセレクタ23を介して順にパラメータP2を供給することができる。例えば、セレクタ23[3]へは、セレクタ23[1]およびセレクタ23[2]を介してコントローラ21からパラメータP2を供給することができる。例えば、セレクタ23[n+1]へは、セレクタ23[1]乃至[n]を介してコントローラ21からパラメータP2を供給することができる。

0067

また、画像処理ブロック22[n]へ供給されたパラメータP1は、コントローラ21に供給することができる。また、セレクタ23[n+1]の選択制御入力端子に供給されたパラメータP2は、セレクタ23[n+1]の選択制御出力端子からコントローラ21に供給することができる。画像処理ブロック22[n]からコントローラ21に供給されたパラメータP1、およびセレクタ23[n+1]からコントローラ21に供給されたパラメータP2は、ホスト13に供給することができる。これにより、例えばパラメータP1が全ての画像処理ブロック22に正しく供給されたこと、およびパラメータP2が全てのセレクタ23に正しく供給されたことを、ホスト13が認識することができる。また、画像処理ブロック22がパラメータP1を書き換える場合、書き換わったパラメータP1をホスト13が認識することができる。なお、画像処理ブロック22[n]へ供給されたパラメータP1、およびセレクタ23[n+1]の選択制御入力端子に供給されたパラメータP2を、コントローラ21に供給しなくてもよい。

0068

なお、図1では、画像処理回路12が、パラメータP1を画像処理ブロック22へ供給するパスと、パラメータP2をセレクタ23へ供給するパスと、をそれぞれ1本ずつ有する構成を示しているが、本発明の一態様はこれに限らない。例えば、パラメータP1を画像処理ブロック22へ供給するパスと、パラメータP2をセレクタ23へ供給するパスと、をそれぞれ2本ずつ有してもよいし、それぞれi本(iは自然数)ずつ有してもよい。パラメータを供給するパスの数を増加させることにより、撮像装置10の動作を高速化することができる。なお、パラメータP1を画像処理ブロック22へ供給するパスの本数と、パラメータP2をセレクタ23へ供給するパスの本数と、を異ならせてもよい。

0069

また、コントローラ21は、画像処理ブロック22への電源供給を制御する機能を有する回路である。詳細は後述するが、撮像装置10では、画像処理ブロック22[1]乃至[n]の内、一部を使用しないとすることができる。この場合、コントローラ21は、使用しない画像処理ブロック22への電源供給を遮断することができる。これにより、撮像装置10の消費電力を低減することができる。なお、コントローラ21は、セレクタ23への電源供給を制御する機能を有してもよい。例えば、詳細は後述するが、セレクタ23[1]乃至[n+1]の内、出力端子が使用しない画像処理ブロック22と電気的に接続されているセレクタ23への電源供給を遮断することができる。

0070

画像処理回路12が図1に示す構成である場合、コントローラ14は、コントローラ21への電源供給を制御することができる。コントローラ21への電源供給を遮断する場合は、コントローラ21は、画像処理ブロック22[1]乃至[n]の例えばすべてへの電源供給を遮断することができる。また、セレクタ23[1]乃至[n+1]の例えばすべてへの電源供給を遮断することができる。なお、コントローラ14は、例えば撮像回路11への電源供給を遮断した場合に、コントローラ21への電源供給を遮断することができる。

0071

画像処理ブロック22は、パラメータP1を基にして画像データSDを処理し、画像データPDとして出力する機能を有する回路である。画像処理ブロック22は、画像処理ブロック22が出力した画像データPDを、パラメータP1を基にして処理する機能を有する回路である。つまり、例えば画像処理ブロック22[1]から出力された画像データPDは、画像処理ブロック22[1]乃至[n]により処理することができる。

0072

画像処理ブロック22[1]乃至[n]は、それぞれ異なる処理を行うことができる。つまり、画像処理ブロック22[1]乃至[n]は、それぞれ異なる機能を有する。例えば、画像処理ブロック22[1]によりガンマ補正を行い、画像処理ブロック22[2]によりノイズ除去を行い、画像処理ブロック22[n−1]により顔検出を行い、画像処理ブロック22[n]によりHDRを行うことができる。

0073

セレクタ23は、画像処理ブロック22により処理を行う画像データを選択し、画像データSDとして出力する機能を有する回路である。また、セレクタ23は、外部機器に出力する画像データを選択し、画像データSDとして出力する機能を有する回路である。図1に示すように、例えばセレクタ23[k](kは1以上n以下の整数)の出力端子は、画像処理ブロック22[k]と電気的に接続されている。また、例えばセレクタ23[n+1]の出力端子は、ホスト13と電気的に接続されている。つまり、例えばセレクタ23[1]乃至[n]は、対応する画像処理ブロック22により処理を行う画像データを選択し、画像データSDとして出力する機能を有する。また、例えばセレクタ23[n+1]は、外部機器に出力する画像データを選択し、画像データSDとして出力する機能を有する。

0074

本明細書などにおいて、画像処理ブロック22[k]から出力される画像データPDを、画像データPD[k]と表記する。また、セレクタ23[k]から出力される画像データSDを、画像データSD[k]と表記する。つまり、画像処理ブロック22[k]は、画像データSD[k]を処理し、画像データPD[k]として出力する機能を有する。

0075

セレクタ23の入力端子には、画像データID、および画像データPD[1]乃至[n]を供給することができる。つまり、セレクタ23は、画像データID、および画像データPD[1]乃至[n]の中から選択された一の画像データを出力することができる。なお、セレクタ23の入力端子に供給した画像データの内、画像データSDとして出力する画像データは、選択制御入力端子に供給されるパラメータP2により選択することができる。

0076

セレクタ23は、詳細は後述するが、選択制御入力端子に供給されるパラメータP2を基に、画像データSDを出力しないとすることができる。例えば、セレクタ23[1]乃至[n]の一以上は、画像データSDを出力しないとすることができる。この場合、画像データSDを出力しないセレクタ23の出力端子と電気的に接続されている画像処理ブロック22は、処理を行わないとすることができる。前述のように、処理を行わない画像処理ブロック22、つまり使用しない画像処理ブロック22への電源供給を遮断することにより、撮像装置10の消費電力を低減することができる。また、前述のように、画像データSDを出力しないセレクタ23、つまり出力端子が処理を行わない画像処理ブロック22と電気的に接続されているセレクタ23への電源供給を遮断してもよい。

0077

上より、セレクタ23に供給されるパラメータP2は、画像処理を行う画像データを選択するパラメータということができる。また、画像処理ブロック22[1]乃至[n]はそれぞれ行う処理が異なることから、パラメータP2は、画像データIDに対して行う処理を選択するパラメータということができる。

0078

<画像処理ブロック>
図2(A)は、画像処理ブロック22の構成例を示すブロック図である。図2(A)には、画像処理ブロック22[1]および画像処理ブロック22[2]を示している。

0079

画像処理ブロック22は、保持回路30および画像処理部33を有する。保持回路30は、パラメータを受信して保持する機能を有する。例えば、保持回路30は、パラメータP1を受信して保持し、画像処理部33に供給する機能を有する。

0080

画像処理部33は、セレクタ23から出力された画像データSDに対して、パラメータP1を基に画像処理を行い、画像データPDとして出力する機能を有する回路である。例えば、画像処理ブロック22[1]に設けられた画像処理部33は、セレクタ23[1]から出力された画像データSD[1]に対して、パラメータP1を基に画像処理を行い、画像データPD[1]として出力する機能を有する。また、例えば画像処理ブロック22[2]に設けられた画像処理部33は、セレクタ23[2]から出力された画像データSD[2]に対して、パラメータP1を基に画像処理を行い、画像データPD[2]として出力する機能を有する。以上より、パラメータP1は、画像処理部33が処理を行う際に必要な情報を表すパラメータということができる。

0081

保持回路30は、スキャンチェーンレジスタ部30A、およびレジスタ部30Bを有する。スキャンチェーンレジスタ部30Aは、複数のレジスタ31を有し、レジスタ31によりレジスタチェーンが構成されている。レジスタ部30Bは、複数のレジスタ32を有する。

0082

レジスタ31は、パラメータを受信し、レジスタ32に供給する機能を有する回路である。例えば、レジスタ31は、パラメータP1を受信し、レジスタ32に供給する機能を有する。レジスタ31には、クロック信号CLKが供給され、クロック信号CLKに同期してパラメータの受信およびパラメータのレジスタ32への供給が行われる。

0083

レジスタ32は、レジスタ31から供給されたパラメータを保持し、当該パラメータを画像処理部33に出力する機能を有する回路である。例えば、レジスタ32は、レジスタ31から供給されたパラメータP1を保持し、当該パラメータP1を画像処理部33に出力する機能を有する。

0084

なお、レジスタ31は、パラメータP1を、1個当たり例えば1ビットのデータとして保持する機能を有する。また、レジスタ32は、パラメータP1を、1個当たり例えば1ビットのデータとして保持する機能を有する。

0085

<セレクタ>
図2(B)は、セレクタ23の構成例を示すブロック図である。図2(B)には、セレクタ23[1]およびセレクタ23[2]を示している。

0086

セレクタ23は、保持回路30およびスイッチ部34を有する。セレクタ23が有する保持回路30は、パラメータP2を受信して保持し、スイッチ部34に供給する機能を有する。なお、セレクタ23が有する保持回路30の構成などは、画像処理ブロック22が有する保持回路30の構成などと同様とすることができる。

0087

スイッチ部34は、パラメータP2を基に、スイッチ部34に供給された画像データ、つまり例えば画像データID、および画像データPD[1]乃至[n]の中から例えば一を選択し、画像データSDとして出力する機能を有する回路である。例えば、セレクタ23[1]に設けられたスイッチ部34は、画像データID、および画像データPD[1]乃至[n]の中から例えば一を選択し、画像データSD[1]として出力する機能を有する。例えば、セレクタ23[2]に設けられたスイッチ部34は、画像データID、および画像データPD[1]乃至[n]の中から例えば一を選択し、画像データSD[2]として出力する機能を有する。以上より、パラメータP2は、スイッチ部34から出力される画像データを表すパラメータということができる。

0088

スイッチ部34には、セレクタ23の入力端子に供給される画像データの数と例えば同数のトランジスタ35が設けられ、トランジスタ35のソースまたはドレインの一方は、セレクタ23の入力端子としての機能を有する。つまり、例えばセレクタ23の入力端子に画像データID、および画像データPD[1]乃至[n]が供給される場合、当該セレクタ23のスイッチ部34には、トランジスタ35がn+1個設けられ、各トランジスタ35のソースまたはドレインの一方に画像データが供給される。

0089

一のトランジスタ35のゲートには、例えば一のレジスタ32が電気的に接続されている。つまり、レジスタ部30Bには、トランジスタ35と同数のレジスタ32を設けることができる。トランジスタ35のゲートには、電気的に接続されたレジスタ32から、パラメータP2が供給される。

0090

本明細書などにおいて、ゲートという言葉は、フロントゲートを示す場合がある。また、フロントゲートおよびバックゲートの一方または両方を示す場合がある。また、バックゲートを示す場合がある。

0091

各トランジスタ35のソースまたはドレインの他方は、それぞれ電気的に接続されている。以上より、トランジスタ35をオンとすると、当該トランジスタ35のソースまたはドレインに供給されている画像データが、トランジスタ35のソースまたはドレインの他方から画像データSDとして出力される。例えば、ソースまたはドレインの一方に画像データIDが供給されているトランジスタ35をオンとすると、画像データIDが画像データSDとして出力される。

0092

トランジスタ35が例えばnチャネル型トランジスタである場合、トランジスタ35のゲートに高電位印加することにより、トランジスタ35をオンとすることができる。つまり、パラメータP2は、画像データSDとして出力する画像データがソースまたはドレインの一方に供給されているトランジスタ35のゲートに例えば高電位を印加し、それ以外のトランジスタ35のゲートに例えば低電位を印加するためのパラメータとすることができる。

0093

以下では、撮像装置10が有するトランジスタはすべてnチャネル型トランジスタであるとして説明するが、必要に応じて、または適宜pチャネル型トランジスタを用いてもよい。この場合、電位の大小関係を適宜逆にすることなどにより、本明細書などの説明を参考にすることができる。

0094

本明細書などにおいて、低電位とは、例えば接地電位とすることができる。

0095

図2(A)、(B)に示す場合において、保持回路30に保持されたパラメータを更新する場合、まず、スキャンチェーンレジスタ部30Aのパラメータを変更する。スキャンチェーンレジスタ部30Aの各レジスタ31のパラメータを書き換えた後、スキャンチェーンレジスタ部30Aの各レジスタ31のパラメータを、レジスタ部30Bの各レジスタ32に一括してロードする。

0096

これにより、画像処理部33は、一括して更新されたパラメータP1を使用して、各種処理を行うことができる。また、スイッチ部34は、一括して更新されたパラメータP2を使用して、出力される画像データを選択することができる。パラメータの更新に同時性が保たれるため、撮像装置10を安定して動作させることができる。また、保持回路30を、スキャンチェーンレジスタ部30Aおよびレジスタ部30Bが設けられた構成とすることで、画像処理部33およびスイッチ部34が動作中でも、スキャンチェーンレジスタ部30Aのパラメータを更新することができる。

0097

レジスタ32は、電源が遮断された状態でも保持したパラメータが消失しない不揮発性レジスタとすることが好ましい。レジスタ32を不揮発化するために、詳細は後述するが、レジスタ32を例えばOSトランジスタを用いて構成することが好ましい。

0098

レジスタ32を不揮発性レジスタとすることにより、画像処理ブロック22への電源供給が遮断された後、再び電源が供給された場合において、ホスト13がパラメータP1を生成することなく、画像処理部33がレジスタ32からパラメータを読み出して処理を再開することができる。また、レジスタ32を不揮発性レジスタとすることにより、セレクタ23への電源供給が遮断された後、再び電源が供給された場合において、ホスト13がパラメータP2を生成することなく、レジスタ32に保持されたパラメータを基にしてスイッチ部34が処理を再開することができる。以上により、撮像装置10の動作を高速化することができる。

0099

また、レジスタ32を不揮発性レジスタとすることにより、レジスタ32のリフレッシュ動作頻度を低減することができる。これにより、撮像装置10の消費電力を低減することができる。

0100

<レジスタ>
図3(A)、(B)、(C)は、レジスタ31およびレジスタ32の構成例を示す回路図である。図3(A)、(B)、(C)では、レジスタ31がフリップフロップ回路40を有する場合を示している。この場合、フリップフロップ回路40の入力端子に、パラメータが供給される。フリップフロップ回路40の出力端子は、次段のフリップフロップ回路40の入力端子と電気的に接続されている。つまり、例えばレジスタ31[k]が有するフリップフロップ回路40の出力端子は、レジスタ31[k+1]が有するフリップフロップ回路40の入力端子と電気的に接続されている。また、フリップフロップ回路40は、パラメータをデータとして保持する機能を有する。

0101

なお、レジスタ31は、フリップフロップ回路40を有する構成としなくてもよい。例えば、レジスタ31は、ラッチ回路を有する構成としてもよいし、その他の記憶回路を有する構成としてもよい。

0102

レジスタ31は、例えばSiトランジスタを含む構成とすることが好ましい。Siトランジスタはオン電流が大きいため、レジスタ31の動作速度を高めることができる。これにより、撮像装置10の動作を高速化することができる。なお、レジスタ31は、OSトランジスタを含む構成としてもよい。

0103

レジスタ32は、図3(A)に示す場合では、トランジスタ41、容量素子42、およびバッファ回路43を有する。レジスタ31がフリップフロップ回路40を有する構成である場合、トランジスタ41のソースまたはドレインの一方は、フリップフロップ回路40の出力端子と電気的に接続されている。また、トランジスタ41のソースまたはドレインの他方は、容量素子42の一方の電極、およびバッファ回路43の入力端子と電気的に接続されている。なお、容量素子42の他方の電極には、例えば低電源電位を印加することができる。

0104

図3(A)、(B)、(C)において、低電源電位をVLで表し、高電源電位をVHで表す。なお、他の図面においても、低電源電位をVLで表し、高電源電位をVHで表す場合がある。

0105

トランジスタ41は、レジスタ31に保持されたデータの、レジスタ32への供給を制御する機能を有する。例えば、トランジスタ41がオンとなった場合は、レジスタ31に保持されたデータがレジスタ32へ供給される。

0106

容量素子42は、レジスタ31から供給されたデータを電荷として保持する機能を有する。つまり、トランジスタ41は、容量素子42の充放電を制御する機能を有するということもできる。

0107

バッファ回路43は、入力されるデータの論理を変更せずに、例えば入力されるデータの電位を補正する機能を有する。バッファ回路43から出力されたデータは、例えば画像処理部33またはスイッチ部34に出力される。

0108

トランジスタ41は、OSトランジスタとすることが好ましい。前述の通り、OSトランジスタのオフ電流は極めて低い。これは、例えば酸化物半導体のバンドギャップは3.0eV以上であるため、OSトランジスタは熱励起によるリーク電流が小さいためである。したがって、容量素子42に保持された電荷がリークすることを抑制することができる。これにより、例えば画像処理ブロック22またはセレクタ23への電源供給が遮断され、レジスタ32への電源供給が遮断された場合であっても、レジスタ32はデータを保持し続けることができる。つまり、レジスタ32を不揮発性レジスタとすることができる。

0109

なお、酸化物半導体は、インジウム(In)および亜鉛(Zn)の少なくとも一方を含むことが好ましい。このような酸化物半導体として、In−M−Zn酸化物(元素Mは、例えばAl、Ga、Y、またはSn)が代表的である。電子供与体ドナー)となる水分または水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をi型(真性半導体)にする、あるいはi型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体ということができる。例えば、チャネル形成領域に高純度化された酸化物半導体を適用することで、チャネル幅規格化されたOSトランジスタのオフ電流を数yA/μm以上数zA/μm以下程度に低くすることができる。

0110

図3(A)に示す構成のレジスタ32は、出力するデータの電位を、バッファ回路43により正確に出力することができる。したがって、画像処理ブロック22が有するレジスタ32には、図3(A)に示す構成のレジスタ32を適用することが好ましい。

0111

レジスタ32は、図3(B)に示す構成としてもよい。図3(B)に示す構成のレジスタ32は、バッファ回路43を省略した点が、図3(A)に示す構成のレジスタ32と異なる。レジスタ32を図3(B)に示す構成とすることにより、レジスタ32の占有面積を小さくすることができる。これにより、撮像装置10に設けられる、レジスタ31およびレジスタ32などの数を増加させることができる。また、撮像装置10に設けられる、画像処理ブロック22およびセレクタ23などの数を増加させることができる。以上より、撮像装置10を多機能化および高性能化することができる。

0112

図3(B)に示す構成のレジスタ32は、セレクタ23が有するレジスタ32に適用することが好ましい。この場合、セレクタ23が有するレジスタ32から出力されるデータは、スイッチ部34が有するトランジスタ35のゲートに供給される。したがって、セレクタ23が有するレジスタ32から出力されるデータは、高電位か低電位かを識別できればよく、正確な電位の出力を要しない。このため、バッファ回路43を省略しても大きな問題は生じない。以上より、図3(B)に示す構成のレジスタ32は、セレクタ23が有するレジスタ32に適用することが好ましい。

0113

図3(B)に示す構成のレジスタ32をセレクタ23が有するレジスタ32に適用する場合、スイッチ部34が有するトランジスタ35は、OSトランジスタとすることが好ましい。OSトランジスタは、ゲート絶縁層を厚くすることができる。これにより、OSトランジスタは、Siトランジスタよりゲートリークが少ないという特性を有する。図3(B)に示す構成のレジスタ32をセレクタ23が有するレジスタ32に適用する場合、容量素子42の一方の電極は、スイッチ部34が有するトランジスタ35のゲートと電気的に接続される。トランジスタ35をOSトランジスタとすることにより、容量素子42に保持された電荷がトランジスタ35のゲートからリークすることを抑制することができる。

0114

レジスタ32は、図3(C)に示す構成としてもよい。図3(C)に示す構成のレジスタ32は、トランジスタ51、容量素子52、トランジスタ53、インバータ54、トランジスタ55、容量素子56、およびトランジスタ57を有する。

0115

レジスタ31がフリップフロップ回路40を有する構成である場合、フリップフロップ回路40の出力端子は、トランジスタ51のソースまたはドレインの一方、およびインバータ54の入力端子と電気的に接続されている。また、トランジスタ51のソースまたはドレインの他方は、容量素子52の一方の電極、およびトランジスタ53のゲートと電気的に接続されている。また、トランジスタ53のソースまたはドレインの一方は、トランジスタ57のソースまたはドレインの一方と電気的に接続されている。また、インバータ54の出力端子は、トランジスタ55のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ55のソースまたはドレインの他方は、容量素子56の一方の電極、およびトランジスタ57のゲートと電気的に接続されている。

0116

また、トランジスタ53のソースまたはドレインの他方には、例えば高電源電位を印加することができる。また、容量素子52の他方の電極、容量素子56の他方の電極、およびトランジスタ57のソースまたはドレインの他方には、例えば低電源電位を印加することができる。

0117

トランジスタ51は、レジスタ31に保持されたデータの、レジスタ32への供給を制御する機能を有する。例えば、トランジスタ51がオンとなった場合は、レジスタ31に保持されたデータがレジスタ32へ供給される。また、容量素子52は、レジスタ31から供給されたデータを電荷として保持する機能を有する。つまり、トランジスタ51は、容量素子52の充放電を制御する機能を有するということもできる。

0118

インバータ54は、レジスタ31から供給されたデータの論理を反転させる機能を有する。トランジスタ55は、レジスタ31に保持されたデータの論理を反転させたデータの、レジスタ32への供給を制御する機能を有する。例えば、トランジスタ55がオンとなった場合は、レジスタ31に保持されたデータがレジスタ32へ供給され、当該データの論理がインバータ54により反転される。

0119

容量素子56は、インバータ54により論理が反転されたデータを、電荷として保持する機能を有する。つまり、トランジスタ55は、容量素子56の充放電を制御する機能を有するということもできる。

0120

トランジスタ53およびトランジスタ57は、レジスタ31から供給されたデータに対応する論理の信号を出力する機能を有する。例えば、レジスタ31から高電位のデータがレジスタ32に出力された場合、トランジスタ53のゲートには高電位が印加され、トランジスタ57のゲートには低電位が印加される。これにより、トランジスタ53がオンとなり、トランジスタ57がオフとなる。以上により、高電位の信号が出力される。

0121

また、例えば、レジスタ31から低電位のデータがレジスタ32に出力された場合、トランジスタ53のゲートには低電位が印加され、トランジスタ57のゲートには高電位が印加される。これにより、トランジスタ53がオフとなり、トランジスタ57がオンとなる。以上により、低電位の信号が出力される。

0122

トランジスタ51およびトランジスタ55は、OSトランジスタとすることが好ましい。前述の通り、OSトランジスタのオフ電流は極めて低い。したがって、容量素子52に保持された電荷、および容量素子56に保持された電荷がリークすることを抑制することができる。

0123

トランジスタ53およびトランジスタ57は、OSトランジスタとすることが好ましい。前述の通り、OSトランジスタは、ゲートリークが極めて少ないという特性を有する。したがって、容量素子52に保持された電荷、および容量素子56に保持された電荷がリークすることを抑制することができる。

0124

図3(C)に示す構成のレジスタ32は、高電位の信号または低電位の信号を出力することができる。したがって、図3(C)に示す構成のレジスタ32は、セレクタ23が有するレジスタ32に適用することが好ましい。この場合、トランジスタ53のソースまたはドレインの一方、およびトランジスタ57のソースまたはドレインの一方は、スイッチ部34が有するトランジスタ35のゲートと電気的に接続される。トランジスタ35のゲートは、容量素子52の一方の電極と電気的に接続されず、また容量素子56の一方の電極と電気的に接続されないため、トランジスタ35をSiトランジスタとしても、容量素子52に保持された電荷および容量素子56に保持された電荷のゲートリークを抑制することができる。したがって、トランジスタ35のオン電流を大きくすることができるため、トランジスタ35がオンとなった後、スイッチ部34は素早く画像データを出力することができる。これにより、撮像装置10の動作を高速化することができる。

0125

図4(A)、(B)、(C)は、レジスタ31およびレジスタ32の構成例を示す回路図であり、図3(A)、(B)、(C)に示す構成の変形例である。図4(A)、(B)は、トランジスタ41がバックゲートを有する点が図3(A)、(B)と異なる。図4(C)は、トランジスタ51、トランジスタ53、トランジスタ55、およびトランジスタ57がバックゲートを有する点が図3(C)と異なる。

0126

トランジスタにバックゲートを設けることにより、当該トランジスタのしきい値電圧を変動させることができる。例えば、バックゲートに負電位を印加することにより、トランジスタのしきい値電圧が増加し、当該トランジスタのオフ電流が小さくなる。また、例えば、バックゲートに正電位を印加することにより、トランジスタのしきい値電圧が減少し、当該トランジスタのオン電流が大きくなる。トランジスタがオフ状態である場合は当該トランジスタのバックゲートに負電位を印加し、トランジスタがオン状態である場合は当該トランジスタのバックゲートに正電位を印加することにより、レジスタ32の不揮発性を保ちつつ、レジスタ32の動作速度を高めることができる。

0127

トランジスタのバックゲートは、当該トランジスタのゲートと電気的に接続されていてもよい。この場合、トランジスタのゲートに高電位が印加されている場合は当該トランジスタのバックゲートに高電位が印加され、トランジスタのゲートに低電位が印加されている場合は当該トランジスタのバックゲートに低電位が印加される。したがって、バックゲートの電位制御簡易なものとしつつ、トランジスタのオフ電流を小さく、またオン電流を大きくすることができる。

0128

また、トランジスタのバックゲートには、定電位を印加してもよい。特に、トランジスタ53のバックゲート、およびトランジスタ57のバックゲートには、定電位として正電位を印加することが好ましい。トランジスタのオフ電流の大きさが当該トランジスタのゲートリークに与える影響は小さい。したがって、トランジスタ53のバックゲートに正電位を印加し続けても、容量素子52に保持された電荷のリークを抑制することができる。また、トランジスタ57のバックゲートに正電位を印加し続けても、容量素子56に保持された電荷のリークを抑制することができる。一方、トランジスタ53のバックゲート、およびトランジスタ57のバックゲートに定電位として正電位を印加することにより、バックゲート電位の制御を簡易なものとしつつ、オン電流を高めることができ、これによりレジスタ32の動作速度を高めることができる。

0129

なお、トランジスタ41、トランジスタ51、トランジスタ53、トランジスタ55、およびトランジスタ57の一部がバックゲートを有さなくてもよい。

0130

図3(A)、(B)、(C)および図4(A)、(B)、(C)では、レジスタ32が不揮発性レジスタである場合の、レジスタ31およびレジスタ32の構成例を示したが、本発明の一態様では、レジスタ31が不揮発性レジスタであってもよい。図5は、レジスタ31が不揮発性レジスタである場合の、レジスタ31[1]、レジスタ31[2]、レジスタ32[1]、およびレジスタ32[2]の構成例を示す回路図である。

0131

レジスタ31は、トランジスタ61、トランジスタ62、トランジスタ63、トランジスタ64、トランジスタ65、トランジスタ66、容量素子83、および容量素子86を有する。トランジスタ61乃至トランジスタ66は、OSトランジスタとすることが好ましい。また、トランジスタ61乃至トランジスタ66は、バックゲートを有するOSトランジスタとすることが好ましい。

0132

レジスタ32は、トランジスタ67、トランジスタ68、トランジスタ69、トランジスタ70、トランジスタ71、およびラッチ回路90を有する。ラッチ回路90は、インバータ91およびインバータ92を有する。例えば、トランジスタ67乃至トランジスタ71はOSトランジスタとし、ラッチ回路90が有するインバータ91およびインバータ92は、Siトランジスタを用いて構成することができる。あるいは、トランジスタ67乃至トランジスタ71、およびインバータ91、インバータ92を構成するトランジスタをSiトランジスタとすることができる。

0133

また、レジスタ31およびレジスタ32には、低電源電位、および高電源電位が印加される。レジスタ31には、図2(A)、(B)に示すクロック信号CLKとして、クロック信号CLK1、クロック信号CLK2、クロック信号CLK3、およびクロック信号CLK4が供給される。また、レジスタ32には、信号LD、信号RS、および信号SVが供給される。レジスタ31[1]は、パラメータP1またはパラメータP2が供給されデータDO[1]を出力し、レジスタ31[2]は、データDO[1]が供給されデータDO[2]を出力する。

0134

レジスタ31[1]に対応するレジスタ32[1]はデータQ[1]を出力し、レジスタ31[2]に対応するレジスタ32[2]はデータQ[2]を出力する。データQ[1]およびデータQ[2]は、画像処理部33またはスイッチ部34に出力される。

0135

<動作例>
図6は、図5に示す構成のレジスタ31およびレジスタ32の動作例を示すタイミングチャートである。図6には、クロック信号CLK1乃至クロック信号CLK4、信号LD、信号RS、信号SV、パラメータP1またはP2、および入出力に関するデータDO[1]、データDO[2]、データQ[1]、データQ[2]の電位を示す。

0136

図6において、時刻T1乃至時刻T9は、スキャンチェーンレジスタ部30Aにデータを供給する期間、時刻T10乃至時刻T12は、スキャンチェーンレジスタ部30Aのデータをレジスタ部30Bにロードする期間、時刻T13乃至時刻T17は、再びスキャンチェーンレジスタ部30Aにデータを供給する期間、時刻T18乃至時刻T20は、レジスタ部30Bのデータをスキャンチェーンレジスタ部30Aにセーブする期間を示している。詳細は後述するが、レジスタ31およびレジスタ32が図5に示す構成である場合、画像処理ブロック22またはセレクタ23などへの電源供給が遮断される場合、レジスタ部30Bのデータをスキャンチェーンレジスタ部30Aにセーブすることが好ましい。

0137

時刻T1乃至時刻T2において、クロック信号CLK1を高電位とすることで、レジスタ31[1]のノードN1[1]およびレジスタ31[2]のノードN1[2]を低電位にリセットする。時刻T2乃至時刻T3において、クロック信号CLK2を高電位とすることで、レジスタ31[1]のノードN1[1]を、パラメータP1またはパラメータP2に対応させて高電位とし、レジスタ31[2]のノードN1[2]をデータDO[1]に対応させて低電位とする。

0138

時刻T3乃至時刻T4において、クロック信号CLK3を高電位とすることで、レジスタ31[1]のデータDO[1]およびレジスタ31[2]のデータDO[2]を、低電位にリセットする。時刻T4乃至時刻T5において、クロック信号CLK4を高電位とすることで、レジスタ31[1]のデータDO[1]をノードN1[1]に対応させて高電位とし、レジスタ31[2]のデータDO[2]をノードN1[2]に対応させて低電位とする。

0139

時刻T5乃至時刻T6において、クロック信号CLK1を高電位とすることで、レジスタ31[1]のノードN1[1]およびレジスタ31[2]のノードN1[2]を低電位にリセットする。時刻T6乃至時刻T7において、クロック信号CLK2を高電位とすることで、レジスタ31[1]のノードN1[1]をパラメータP1またはパラメータP2に対応させて低電位とし、レジスタ31[2]のノードN1[2]をデータDO[1]に対応させて高電位とする。

0140

時刻T7乃至時刻T8において、クロック信号CLK3を高電位とすることで、レジスタ31[1]のデータDO[1]およびレジスタ31[2]のデータDO[2]を、低電位にリセットする。時刻T8乃至時刻T9において、クロック信号CLK4を高電位とすることで、レジスタ31[1]のデータDO[1]をノードN1[1]に対応させて低電位とし、レジスタ31[2]のデータDO[2]をノードN1[2]に対応させて高電位とする。

0141

このように、時刻T1乃至時刻T9の動作により、レジスタ31[1]のデータDO[1]は低電位、レジスタ31[2]のデータDO[2]は高電位となり、スキャンチェーンレジスタ部30Aを構成するレジスタ31にデータを供給することができる。パラメータP1またはパラメータP2を変更することで、データDO[1]、およびデータDO[2]の論理を変更することができる。

0142

次に、時刻T10乃至時刻T11において、信号RSを高電位とすることで、レジスタ32[1]のデータQ[1]、およびレジスタ32[2]のデータQ[2]を低電位にリセットする。時刻T11乃至時刻T12において、信号LDを高電位とすることで、レジスタ32[1]のデータQ[1]をデータDO[1]に対応させて低電位とし、レジスタ32[2]のデータQ[2]をデータDO[2]に対応させて高電位とする。

0143

時刻T10乃至時刻T12の動作により、レジスタ32[1]のデータQ[1]は低電位、レジスタ32[2]のデータQ[2]は高電位となり、レジスタ部30Bを構成するレジスタ32に、スキャンチェーンレジスタ部30Aのデータをロードすることができる。

0144

なお、レジスタ31が有する容量素子83および容量素子86は、オフ電流が極めて小さいOSトランジスタと電気的に接続されているため、電源供給が遮断された場合でも長時間電荷を保持することができる。電源供給の遮断によりレジスタ32のデータが消失しても、電源供給が再開した後、上記時刻T10乃至時刻T12の動作を行うことで、スキャンチェーンレジスタ部30Aのデータをレジスタ部30Bにロードすることができる。

0145

次に、時刻T13乃至時刻T17において、再びスキャンチェーンレジスタ部30Aにデータを供給する。動作は時刻T1乃至時刻T5と同様のため説明を省略するが、レジスタ31[1]のデータDO[1]は高電位、レジスタ31[2]のデータDO[2]は低電位となる。

0146

ここで、電源供給が遮断される場合、時刻T13乃至時刻T17の動作によりスキャンチェーンレジスタ部30Aに供給されたデータが、時刻T10乃至時刻T12の動作によりロードされたレジスタ32のデータ(データQ[1]は低電位、データQ[2]は高電位)と異なるため、レジスタ部30Bのデータをスキャンチェーンレジスタ部30Aにセーブすることが好ましい。

0147

時刻T18乃至時刻T19において、クロック信号CLK1を高電位とすることで、レジスタ31[1]のノードN1[1]およびレジスタ31[2]のノードN1[2]を低電位にリセットする。時刻T19乃至時刻T20において、信号SVを高電位とすることで、レジスタ31[1]のノードN1[1]をQ[1]に対応させて低電位とし、レジスタ31[2]のノードN1[2]をQ[2]に対応させて高電位とする。

0148

この後、時刻T7乃至時刻T9と同様のため説明および図を省略するが、クロック信号CLK3およびクロック信号CLK4を順次高電位とすることで、レジスタ31[1]のデータDO[1]をノードN1[1]に対応させて低電位とし、レジスタ31[2]のデータDO[2]をノードN1[2]に対応させて高電位とすることができる。

0149

このように、スキャンチェーンレジスタ部30Aのデータを更新中に電源供給を遮断する場合、スキャンチェーンレジスタ部30Aのデータと、レジスタ部30Bのデータとは整合性が取れていない。電源供給が再開した時、整合の取れていないデータをレジスタ部30Bにロードすることになるため、レジスタ部30Bのデータをスキャンチェーンレジスタ部30Aにセーブすることが好ましい。または、スキャンチェーンレジスタ部30Aのデータ更新が終わるまで待ってから、電源供給を遮断することもできる。

0150

<画像処理>
次に、画像処理ブロック22が有する画像処理部33により行われる処理について説明する。ガンマ補正、調光、調色などの画像処理は、画像処理部33に供給された画像データXに対して補正を行い、出力の画像データYを作成する処理に相当する。画像処理部33が使用するパラメータP1は、画像データXを、画像データYに変換するためのパラメータである。

0151

パラメータの設定方式には、テーブル方式、関数近似方式などがある。図7(A)に示すテーブル方式では、画像データXnに対して、画像データYnをパラメータとしてテーブルに格納する。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、画像データXの補正の自由度が高い。一方、あらかじめ経験的に画像データXに対する画像データYが決められる場合には、図7(B)のように、関数近似方式を採用する構成が有効である。a1、a2、b2などがパラメータP1に含まれる。ここで、区間毎に線形近似する方法を示しているが、非線形関数近似してもよい。関数近似方式では、画像データXの補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。

0152

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0153

(実施の形態2)
本実施の形態では、撮像回路11の具体的な構成例について、図面を用いて説明する。

0154

<撮像回路>
図8は、撮像回路11の構成例を説明するブロック図である。撮像回路11は、マトリクス状に配列された画素120を有する画素アレイ121と、画素アレイ121の行を選択する機能を有するゲートドライバ122と、画素120の出力信号に対してCDS(Correlated Double Sampling)動作を行うためのCDS回路123と、CDS回路123から出力されたアナログデータをデジタルデータに変換する機能を有するA/D変換回路124と、A/D変換回路124で変換されたデータを選択して読み出す機能を有するソースドライバ125と、を有する。画素120からは、取得した画像データに対応する電位の信号OUTが出力される。なお、CDS回路123を設けない構成とすることもできる。

0155

<画素回路>
図9は画素120の回路図である。画素120は、光電変換素子131と、トランジスタ141乃至トランジスタ144と、を有する。また、光電変換素子131の一方の電極は、トランジスタ141のソースまたはドレインの一方と電気的に接続されている。トランジスタ141のソースまたはドレインの他方は、トランジスタ142のソースまたはドレインの一方と電気的に接続されている。トランジスタ141のソースまたはドレインの他方は、トランジスタ143のゲートと電気的に接続されている。トランジスタ143のソースまたはドレインの一方は、トランジスタ144のソースまたはドレインの一方と電気的に接続されている。

0156

ここで、トランジスタ141のソースまたはドレインの他方、トランジスタ142のソースまたはドレインの一方、トランジスタ143のゲートが接続されるノードFD電荷蓄積部とする。

0157

光電変換素子131の他方の電極には、電位VPDを印加することができる。トランジスタ142のソースまたはドレインの他方には、電位VRSを印加することができる。トランジスタ143のソースまたはドレインの他方には、電位VPIを印加することができる。トランジスタ144のソースまたはドレインの他方からは、信号OUTを出力することができる。

0158

電位VPDは、例えば低電源電位とすることができる。電位VRSおよび電位VPIは、例えば高電源電位とすることができる。

0159

トランジスタ141のゲートには、信号TXを供給することができる。トランジスタ142のゲートには、信号RSを供給することができる。トランジスタ144のゲートには、信号SEを供給することができる。

0160

トランジスタ141は、光電変換素子131の一方の電極の電位をノードFDに転送するためのトランジスタとしての機能を有する。トランジスタ142は、ノードFDの電位をリセットするためのトランジスタとしての機能を有する。トランジスタ143は、ノードFDの電位に対応した出力を行うためのトランジスタとしての機能を有する。トランジスタ144は、画素120を選択するためのトランジスタとしての機能を有する。

0161

なお、上述した画素120の構成は一例であり、一部の回路、一部のトランジスタ、または一部の容量素子などが含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、または容量素子などが含まれる場合もある。または、一部の電源電位が異なる場合もある。

0162

トランジスタ141およびトランジスタ142には、OSトランジスタを用いることができる。前述のように、OSトランジスタはSiトランジスタよりもオフ電流が小さい。つまり、トランジスタ141およびトランジスタ142にOSトランジスタを用いることにより、ノードFDに蓄積された電荷を長期間保持することができる。したがって、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。

0163

なお、トランジスタ143およびトランジスタ144にOSトランジスタを用いてもよい。トランジスタ141乃至トランジスタ144をOSトランジスタとし、さらに撮像装置10が有する駆動回路などもすべてOSトランジスタを用いて作製することで、Siトランジスタの作製工程を省略することができる。これにより、撮像装置10の作製工程を簡略化することができる。

0164

図10(A)はグローバルシャッタ方式の動作方法を模式化した図であり、図10(B)はローリングシャッタ方式の動作方法を模式化した図である。図10(A)、(B)において、”E”は露光動作が行える期間、”R”は読み出し動作が行える期間を意味する。また、pは任意のp番目(pは2以上の整数)のフレームである第pフレームを意味する。また、p−1は第pフレームの一つ前のフレーム、p+1は第pフレームの一つ後のフレームを意味する。画素は、図8に示すようにマトリクス状に配置されているものとする。また、Row[1]は1行目の画素、Row[M]はM行目(最終行)の画素を意味する。

0165

図10(A)はグローバルシャッタ方式の動作方法を模式化した図である。グローバルシャッタ方式は、全画素で同時に露光を行い、その後行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。

0166

図10(B)はローリングシャッタ方式の動作方法を模式化した図である。ローリングシャッタ方式は、行毎に露光とデータの読み出しを順次行う動作方法である。全画素において撮像の同時性がないため、動体の撮像においては画像に歪が生じる。

0167

なお、撮像回路11において、ローリングシャッタ方式を適用してもよい。

0168

また、OSトランジスタは、Siトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、自動車などに搭載するセンサなどの半導体装置にはOSトランジスタを用いることが好ましい。

0169

なお、画素120は図11(A)に示すように、ノードFDに容量素子が接続される構成であってもよい。また、画素120は図11(B)に示すように、図9と光電変換素子131の向きが逆であってもよい。

0170

また、画素120に用いるトランジスタは、図12(A)に示すように、トランジスタ141乃至トランジスタ144にバックゲートを設けた回路構成であってもよい。当該構成とすることにより、トランジスタ141乃至トランジスタ144のしきい値電圧を制御することができる。

0171

それぞれのバックゲートには、個別に異なる電位を印加することができる。例えば、トランジスタ141のバックゲートには電位VBG1を印加し、トランジスタ142のバックゲートには電位VBG2を印加し、トランジスタ143のバックゲートには電位VBG3を印加し、トランジスタ144のバックゲートには電位VBG4を印加することができる。

0172

または、図12(B)に示すように、トランジスタ141およびトランジスタ142が有するバックゲートに接続される配線は電気的に接続されていてもよい。また、トランジスタ143およびトランジスタ144が有するバックゲートに接続される配線は電気的に接続されていてもよい。この場合、例えばトランジスタ141のバックゲートおよびトランジスタ142のバックゲートには電位VBG1を印加し、トランジスタ143のバックゲートおよびトランジスタ144のバックゲートには電位VBG3を印加することができる。

0173

前述のように、nチャネル型のトランジスタでは、バックゲートに負電位を印加すると、しきい値電圧は増加する。逆に、バックゲートに正電位を印加すると、しきい値電圧は減少する。したがって、予め定められたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートに負電位を印加すると、オフ電流を小さくすることができる。また、バックゲートに正電位を印加すると、オン電流を大きくすることができる。

0174

また、前述したように、トランジスタ143およびトランジスタ144にはオン電流の高いトランジスタを用いることが好ましい。トランジスタ143およびトランジスタ144のバックゲートに正電位を印加することで、オン電流をより大きくすることができる。したがって、信号OUTの電位を速やかに確定することができる。すなわち、高い周波数で動作させることができ、撮像装置10の動作を高速化することができる。

0175

なお、トランジスタ144は、図12(C)に示すようにゲートとバックゲートが電気的に接続されている構成であってもよい。つまり、ゲートと同じ電位がバックゲートに印加される構成であってもよい。

0176

また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加する電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有することが好ましい。

0177

<画素回路の動作例>
図13に示すタイミングチャートを用いて、図12(A)に示す画素回路の動作を説明する。タイミングチャートにおいて、V1は基準電位よりも高い電位であり、例えば高電源電位(VH)とすることができる。V0は基準電位、すなわちソース電位であり、例えば、低電源電位(VL)とすることができる。

0178

まず、時刻T1において、信号RSおよび信号TXの電位をV1とすると、トランジスタ141およびトランジスタ142がオンとなり、ノードFDはリセット電位(例えばVH)にリセットされる(リセット動作)。このとき、電位VBG1および電位VBG2をV0より高い電位(>V0)とすることで、トランジスタ141およびトランジスタ142のオン電流が高められ、速やかにリセット動作を行うことができる。

0179

時刻T2に信号RSの電位をV0とすると、トランジスタ142がオフとなり、リセット動作が終了して蓄積動作が開始される。このとき、電位VBG2をV0より低い電位とすることで、トランジスタ142のオフ電流を低くすることができ、リーク電流によるノードFDへの電荷の供給を防止することができる。なお、時刻T2において、電位VBG1の電位をV0としてもよい。

0180

時刻T3に信号TXの電位をV0とすると、トランジスタ141がオフとなり、ノードFDの電位が確定して保持される(保持動作)。このとき、信号VBG1をV0より低い電位(<V0)とすることで、トランジスタ141のオフ電流を低くすることができ、リーク電流によるノードFDからの電荷の流出を防止することができる。

0181

時刻T4に信号SEの電位をV1とすると、トランジスタ144がオンとなり、トランジスタ143に流れる電流に従って信号OUTの電位が変化する(読み出し動作)。このとき、電位VBG3および電位VBG4をV0より高い電位(>V0)とすることで、トランジスタ143およびトランジスタ144のオン電流が高められ、速やかに信号OUTの電位を確定することができる。

0182

時刻T5に信号SEの電位をV0とすると、トランジスタ144がオフとなり、読み出し動作が完了する。なお、読み出し動作が終了するまで、ノードFDの電位が変化しないように信号VBG1および信号VBG2の電位をV0より低い電位(<V0)に保持しておくことが好ましい。なお、上記説明において、信号VBG2は信号VBG1と同じタイミングで電位を変化させてもよい。

0183

以上により、ノードFDの電位に従った信号を読み出すことができる。なお、図9に示す画素120は、図13に示すタイミングチャートの電位VBG1乃至電位VBG4の制御を省いて動作させればよい。図12(B)に示す画素120は、図13に示すタイミングチャートの電位VBG2および電位VBG4の制御を省いて動作させればよい。

0184

<トランジスタ共有型の画素回路>
また、本発明の一態様の画素回路は、図14(A)、(B)に示すように複数の画素でトランジスタを共有する構成としてもよい。

0185

図14(A)に示すトランジスタ共有型の画素は、画素120a乃至画素120dはそれぞれ光電変換素子131、トランジスタ141およびトランジスタ145を個別に有し、トランジスタ142乃至トランジスタ144を共有している構成である。画素120a乃至画素120dが有するトランジスタ141のそれぞれは、信号TXa乃至信号TXdで動作が制御される。また、トランジスタ145は信号GPDにより動作が制御され、トランジスタ145のソースまたはドレインの一方を光電変換素子131のカソードと電気的に接続することにより、光電変換素子131のカソードに電位を保持することができる。したがって、全ての画素で同時にリセット動作、蓄積動作、保持動作を順次行い、画素ごとに読み出し動作を行うグローバルシャッタ方式を用いた撮像に適している。なお、トランジスタ145のソースまたはドレインの一方を光電変換素子131のアノードと電気的に接続する場合は、光電変換素子131のアノードに電位を保持することができる。

0186

図14(B)に示すトランジスタ共有型の画素は、画素120a乃至画素120dはそれぞれ光電変換素子131およびトランジスタ141を個別に有し、トランジスタ142乃至トランジスタ144を共有している構成である。つまり、図14(B)に示す画素の構成は、トランジスタ145を有しない点が図14(A)に示す画素の構成と異なる。

0187

図14(B)に示す構成では、画素ごとにリセット動作、蓄積動作、保持動作、読み出し動作を順次行うことができ、主にローリングシャッタ方式を用いた撮像に適している。また、トランジスタ145を有しないため、画素1個あたりのトランジスタの数を少なくすることができ、画素1個あたりの占有面積を減少させることができる。

0188

なお、図14(A)、(B)ではトランジスタを画素120a、画素120b、画素120c、および画素120dの4画素で共有する場合を示したが、2画素、3画素、または5画素以上でトランジスタを共有してもよい。

0189

<画素の構成例>
図15は、画素120の具体的な構成の一例を説明する図であり、画素回路が有するトランジスタ141乃至トランジスタ144のチャネル長方向を表す断面図である。

0190

なお、本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプラグ導電体182)を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線、電極および金属層などの要素が導電体182を介して接続される形態は一例であり、各要素が導電体182を介さずに直接接続される場合もある。

0191

また、基板上、およびトランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層181a乃至絶縁層181kなどが設けられる。例えば、絶縁層181a乃至絶縁層181kには、酸化シリコン膜酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層181a乃至絶縁層181kなどの上面は、必要に応じてCMP(Chemical Mechanical Polishing)法などで平坦化処理を行ってもよい。

0192

なお、図面に示される配線およびトランジスタなどの一部が設けられない場合や、図面に示されない配線およびトランジスタなどが各層に含まれる場合もある。

0193

画素120は、層1100および層1200を有することができる。

0194

層1100は、光電変換素子131を有することができる。光電変換素子131には、例えば、2端子のフォトダイオードを用いることができる。当該フォトダイオードとしては、単結晶シリコン基板を用いたpn型フォトダイオード、非晶質シリコン薄膜微結晶シリコン薄膜または多結晶シリコン薄膜を用いたpin型フォトダイオードセレンまたはセレンの化合物、または有機化合物を用いたフォトダイオードなどを用いることができる。

0195

図15において、層1100が有する光電変換素子131は、単結晶シリコン基板を用いたpn型フォトダイオードを示している。当該光電変換素子131は、p+領域620、p−領域630、n型領域640、p+領域650を有する構成とすることができる。

0196

層1200は、画素回路を構成するOSトランジスタを有することができ、図15では、画素回路が有するトランジスタ141乃至トランジスタ144を例示している。このように、光電変換素子131と、トランジスタが重なる構成とすることができ、光電変換素子131の受光面積を広くすることができる。

0197

OSトランジスタが形成される領域と、Siデバイス(SiトランジスタまたはSiフォトダイオードなど)が形成される領域との間には絶縁層180が設けられる。

0198

Siデバイス近傍に設けられる絶縁層中には、シリコンダングリングボンド終端するため、水素を含むことが好ましい。一方で、トランジスタ141およびトランジスタ142などの活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ141およびトランジスタ142などの信頼性を低下させる要因となる場合がある。したがって、Siデバイスを有する一方の層と、OSトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層180を設けることが好ましい。絶縁層180により、水素の拡散を防ぐことができるため、SiデバイスおよびOSトランジスタの両者の信頼性を向上することができる。

0199

絶縁層180としては、例えば、酸化アルミニウム酸化窒化アルミニウム酸化ガリウム、酸化窒化ガリウム酸化イットリウム、酸化窒化イットリウム酸化ハフニウム、酸化窒化ハフニウムイットリア安定化ジルコニア(YSZ)などを用いることができる。

0200

光電変換素子131の一方の電極(n型領域640)は、例えば、二つの導電体182および配線169を介してトランジスタ141と電気的に接続することができる。

0201

ここで、導電体182は絶縁層180を貫通して設けられるため、導電体182も水素の拡散を防止する機能を有することが好ましい。例えば、図15に示すように導電体182の少なくとも貫通口の側壁と接する外側は水素に対してバリア性を有する導電体182bとし、内側は抵抗の低い導電体182aとすればよい。例えば、導電体182aにはタングステン、導電体182bには窒化タンタルなどを用いることができる。なお、水素などの不純物を有する層と導電体182が接しない場合は、導電体182を導電体182aのみで構成してもよい。また、導電体182を導電体182bのみで構成してもよい。

0202

図15は、層1200にトップゲート型のOSトランジスタを設けた構成である。例えば、OSトランジスタは、層1100上に形成された絶縁層の積層(絶縁層181a、絶縁層180、および絶縁層181b)上に設けられ、酸化物半導体層230と、ソース電極またはドレイン電極としての機能を有する導電層240および導電層250と、ゲート絶縁層としての機能を有する絶縁層260と、ゲート電極としての機能を有する導電層270を有する。なお、絶縁層181bはゲート絶縁層としての機能を有することもできる。

0203

トランジスタ141が有する導電層270は、導電体182を介して配線161と電気的に接続されている。トランジスタ142が有する導電層270は、導電体182を介して配線162と電気的に接続されている。トランジスタ144が有する導電層270は、導電体182を介して配線163と電気的に接続されている。トランジスタ144が有する導電層250は、導電体182を介して配線191と電気的に接続されている。

0204

配線161には、信号TXを供給することができる。配線162には、信号RSを供給することができる。配線163には、信号SEを供給することができる。配線191からは、信号OUTを出力することができる。

0205

また、光電変換素子131が有するp+領域620は、p+領域650および導電体182を介して配線171と電気的に接続されている。トランジスタ142が有する導電層250は、導電体182を介して配線172と電気的に接続されている。トランジスタ143が有する導電層240は、導電体182を介して配線173と電気的に接続されている。

0206

配線171には、電位VPDを印加することができる。配線172には、電位VRSを印加することができる。配線173には、電位VPIを印加することができる。

0207

図15では、バックゲート電極としての機能を有する導電層273を、OSトランジスタに設けた構成を例示している。図15に示す構成では、層1100を通過した光がトランジスタの電気特性を変動させることがあるため、遮光層を兼ねてバックゲート電極を設ける構成とすることが好ましい。また、バックゲートを設けることで、OSトランジスタのしきい値電圧などを制御することができる。

0208

また、画素120は、図16に示す積層構成とすることもできる。図16に示す画素120は、基板215上に層1200および層1100を設けた構成である。OSトランジスタ上に光電変換素子131を設ける構成となるため、OSトランジスタと光電変換素子131の一方の電極との電気的な接続が容易になる。

0209

図16では、セレン系材料光電変換層561に用いた形態を図示している。セレン系材料を用いた光電変換素子131は、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層561を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子131では、アバランシェ増倍により増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層561に用いることで、画素面積縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子131は、低照度環境における撮像にも適しているといえる。

0210

セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。

0211

図16では、光電変換層561は単層として図示しているが、図17(A)に示すように受光面側に正孔注入阻止層568として酸化ガリウム、酸化セリウムまたはIn−Ga−Zn酸化物などを設けてもよい。または、図17(B)に示すように、電極566側に電子注入阻止層569として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または、図17(C)に示すように、正孔注入阻止層568および電子注入阻止層569を設ける構成としてもよい。

0212

光電変換層561は、銅、インジウム、セレンの化合物(CIS)を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物(CIGS)を含む層であってもよい。CISおよびCIGSでは、セレンの単層と同様にアバランシェ増倍を利用する光電変換素子を形成することができる。

0213

セレン系材料を用いた光電変換素子131は、例えば、金属材料などで形成された電極566と透光性導電層562との間に光電変換層561を有する構成とすることができる。また、CISおよびCIGSはp型半導体であり、接合を形成するためにn型半導体硫化カドミウム硫化亜鉛などを接して設けてもよい。

0214

図16では透光性導電層562と配線171は直接接する構成としているが、図17(D)に示すように配線588を介して両者が接する構成としてもよい。また、図16では光電変換層561および透光性導電層562を画素回路間で分離しない構成としているが、図17(E)に示すように画素回路間で分離する構成としてもよい。また、画素間においては、電極566を有さない領域には絶縁体隔壁567を設け、光電変換層561および透光性導電層562に亀裂が入らないようにすることが好ましいが、図18(A)、(B)に示すように隔壁567を設けない構成としてもよい。

0215

また、電極566および配線171などは多層としてもよい。例えば、図18(C)に示すように、電極566を導電層566aおよび導電層566bの二層とし、配線171を導電層171aおよび導電層171bの二層とすることができる。図18(C)の構成においては、例えば、導電層566aおよび導電層171aを低抵抗の金属などを選択して形成し、導電層566bおよび導電層171bを光電変換層561とコンタクト特性の良い金属などを選択して形成するとよい。このような構成とすることで、光電変換素子131の電気特性を向上させることができる。また、一部の金属は透光性導電層562と接触することにより電蝕を起こすことがある。そのような金属を導電層171aに用いた場合でも導電層171bを介することによって電蝕を防止することができる。

0216

導電層566bおよび導電層171bには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層566aおよび導電層171aには、例えば、アルミニウムチタン、またはアルミニウムをチタンで挟むような積層を用いることができる。

0217

また、図18(D)に示すように透光性導電層562と配線171は導電体182および配線588を介して接続してもよい。

0218

隔壁567は、無機絶縁体絶縁有機樹脂などを用いて形成することができる。また、隔壁567は、トランジスタなどに対する遮光、および/または1画素あたりの受光部の面積を確定するために黒色などに着色されていてもよい。

0219

また、画素120は、図19に示す積層構成とすることもできる。図19に示す画素120は、図16に示す画素120と層1100のみが異なり、その他の構成は同じである。

0220

図19において、層1100が有する光電変換素子131は、光電変換層に非晶質シリコン膜微結晶シリコン膜などを用いたpin型フォトダイオードを示している。当該光電変換素子131は、n型の半導体層565、i型の半導体層564、p型の半導体層563、電極566、配線171、配線588を有する構成とすることができる。

0221

電極566は、導電体182を介して、トランジスタ141が有する導電層240と電気的に接続されている。また、p型の半導体層563は配線588を介して配線171と電気的に接続されている。

0222

i型の半導体層564には非晶質シリコンを用いることが好ましい。また、p型の半導体層563およびn型の半導体層565には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。

0223

また、pin型の薄膜フォトダイオードの形態を有する光電変換素子131の構成、ならびに光電変換素子131および配線の接続形態は、図20(A)、(B)、(C)に示す例であってもよい。なお、光電変換素子131の構成、光電変換素子131と配線の接続形態はこれらに限定されず、他の形態であってもよい。

0224

図20(A)は、光電変換素子131のp型の半導体層563と接する透光性導電層562を設けた構成である。透光性導電層562は電極として作用し、光電変換素子131の出力電流を高めることができる。

0225

透光性導電層562には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまたは酸化グラフェンなどを用いることができる。また、透光性導電層562は単層に限らず、異なる膜の積層であっても良い。

0226

図20(B)は、透光性導電層562と配線171が導電体182および配線588を介して接続された構成である。なお、光電変換素子131のp型の半導体層563と配線171が導電体182および配線588を介して接続された構成とすることもできる。なお、図20(B)においては、透光性導電層562を設けない構成とすることもできる。

0227

図20(C)は、光電変換素子131を覆う絶縁層181eにp型の半導体層563が露出する開口部が設けられ、当該開口部を覆う透光性導電層562と配線171が電気的な接続を有する構成である。

0228

上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子131は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図16に示すように、光電変換層561を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低コストで作製することができる。

0229

また、画素120は、図21(A)、(B)、(C)に示すように層1100、層1200および層1300の積層構成であってもよい。図21(A)はトランジスタ141乃至トランジスタ144のチャネル長方向を表す断面図である。図21(B)は図21(A)に示す一点鎖線X1−X2の断面図であり、トランジスタ141のチャネル幅方向の断面を表している。図21(C)は図21(A)に示す一点鎖線Y1−Y2の断面図であり、トランジスタ143のチャネル幅方向の断面を表している。

0230

層1100は、前述した画素120の構成と同様に光電変換素子131を有する構成とすることができる。図21(A)では、図16の構成と同様にセレン系の光電変換素子131を設けた構成を例示しているが、図19の構成と同様にpin型の薄膜フォトダイオードの形態を有する光電変換素子131を設けた構成であってもよい。

0231

層1200は、トランジスタ141およびトランジスタ142を有する構成とすることができる。トランジスタ141およびトランジスタ142としては、OSトランジスタを用いることが好ましい。

0232

層1300は、トランジスタ143およびトランジスタ144を有する構成とすることができる。トランジスタ143およびトランジスタ144としては、Siトランジスタを用いることが好ましい。Siトランジスタはオン電流が大きく、ノードFDの電位を効率良く増幅することができる。

0233

図21(A)、(C)においてトランジスタ143およびトランジスタ144はフィン型の構成を例示しているが、図22(A)に示すようにプレーナー型であってもよい。または、図22(B)に示すように、シリコン薄膜の活性層660を有するトランジスタであってもよい。また、活性層660は、多結晶シリコンSOI(Silicon on Insulator)の単結晶シリコンとすることができる。

0234

また、層1100が有する光電変換素子131は、図23に示すように単結晶シリコン基板を用いたpn型フォトダイオードであってもよい。

0235

当該構成とする場合、層1300上に層1200を形成したのち、別途形成した層1100を貼り合わせる工法を用いることが好ましい。この場合、層1200には絶縁層181i、金属層402a、および金属層403aが設けられる。また、層1100には絶縁層181j、金属層402b、および金属層403bが設けられる。

0236

金属層402aおよび金属層403aは絶縁層181iに埋設された領域を有するように設けられ、金属層402aはトランジスタ141のソースまたはドレインの一方と電気的に接続されている。また、金属層403aは導電体182を介して配線171と電気的に接続されている。金属層402bおよび金属層403bは絶縁層181jに埋設された領域を有するように設けられ、金属層402bは光電変換素子131のn型領域640と電気的に接続されている。また、金属層403bはp+領域650を介してp+領域620と電気的に接続されている。

0237

図23に示すように、金属層402aおよび金属層402bと、金属層403aおよび金属層403bとは、それぞれが直接接触する位置に設けられ、接続部402および接続部403を有する構成とする。

0238

ここで、金属層402aおよび金属層402bは主成分が同一の金属元素であることが好ましい。また、金属層403aおよび金属層403bは主成分が同一の金属元素であることが好ましい。また、絶縁層181iおよび絶縁層181jは、同一の成分で構成されていることが好ましい。

0239

例えば、金属層402a、金属層402b、金属層403a、および金属層403bには、Cu、Al、Sn、Zn、W、Ag、PtまたはAuなどを用いることができる。接合のしやすさから、Cu、Al、W、またはAuを用いることが好ましい。また、絶縁層181iおよび絶縁層181jには、酸化シリコン酸化窒化シリコン窒化酸化シリコン窒化シリコン窒化チタンなどを用いることができる。

0240

金属層402a、金属層402b、金属層403a、および金属層403bのそれぞれに、上記に示す同一の金属材料を用い、絶縁層181iおよび絶縁層181jのそれぞれに、上記に示す同一の絶縁材料を用いることで、層1100と層1200で貼り合わせ工程を行うことができる。当該貼り合わせ工程によって、金属層402aおよび金属層402bの電気的な接続、ならびに金属層403aおよび金属層403bの電気的な接続を得ることができる。また、絶縁層181iおよび絶縁層181jの機械的な強度を有する接続を得ることができる。

0241

金属層同士の接合には、酸化膜や不純物の吸着層などをスパッタリングなどで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。

0242

また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマなどで親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。

0243

層1100と、層1200を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。

0244

例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をAuなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。

0245

貼り合わせは、それぞれの層が有するデバイスが完成後に貼り合わせを行うため、それぞれのデバイスは最適な工程を用いて作製することができる。したがって、トランジスタおよび光電変換素子の電気特性および信頼性を高めることができる。

0246

なお、図23の構成においては、絶縁層180に相当する層として、OSトランジスタとSiトランジスタとの間に絶縁層180aが設けられる。また、OSトランジスタとSiフォトダイオードとの間に絶縁層180bが設けられる。

0247

また、本発明の一態様の撮像装置では、層1300に形成したSiトランジスタで画素回路とは異なる回路を設けることができる。当該回路としては、例えば、ゲートドライバ122、CDS回路123、A/D変換回路124、およびソースドライバ125などがある。

0248

上記いずれかの回路に含まれるトランジスタ146およびトランジスタ147を図24に示す。トランジスタ146およびトランジスタ147は光電変換素子131と重なる領域に形成することができる。すなわち、上記回路は画素120と重なる領域に形成される。なお、図24では、トランジスタ146をp−ch型、トランジスタ147をn−ch型としたCMOSインバータを構成の例を示しているが、その他の回路構成であってもよい。

0249

また、図25に示すように、トランジスタ147は層1200に設けたOSトランジスタであってもよい。図25に示す構成では、トランジスタ146とトランジスタ147を互いに重なる領域に貼り合わせ工程で設けることができ、回路面積を小さくすることができる。また、画素回路が有するトランジスタ143およびトランジスタ144をp−ch型で形成する場合は、単結晶シリコン基板600に設けるトランジスタを全てp−ch型とすることもでき、n−ch型のSiトランジスタを形成する工程を省くことができる。

0250

図26は、図15に示す構成に層1400を付加した構成の断面図であり、3画素分(画素120a、画素120b、および画素120c)を表している。

0251

層1400には、遮光層1530、光学変換層1550a、光学変換層1550b、光学変換層1550c、マイクロレンズアレイ1540などを設けることができる。

0252

層1400において、層1100と接する領域には絶縁層181jが形成される。絶縁層181jは、可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。

0253

絶縁層181j上には遮光層1530を設けることができる。遮光層1530は画素の境界およびその近傍に配置され、斜め方向から侵入する迷光遮蔽する機能を有する。遮光層1530には、アルミニウム、タングステンなどの金属層または当該金属層と、反射防止層としての機能を有する誘電体層とを積層する構成とすることができる。

0254

絶縁層181j上および遮光層1530上には、光学変換層1550a、光学変換層1550b、および光学変換層1550cを設けることができる。例えば、光学変換層1550a、光学変換層1550b、および光学変換層1550cに、赤色、緑色、青色、紫色、橙色、黄色、シアンマゼンタなどのカラーフィルタ割り当てることにより、カラー画像を得ることができる。

0255

本明細書などにおいて、赤色とは、例えば620nm以上750nm未満の波長の光を示し、緑色とは、例えば500nm以上570nm未満の波長の光を示し、青色とは、例えば450nm以上500nm未満の波長の光を示す。また、紫色とは、例えば380nm以上450nm未満の波長の光を示し、橙色とは、例えば590nm以上620nm未満の波長の光を示す。また、黄色とは、例えば青色の補色を示し、シアンとは、例えば赤色の補色を示し、マゼンタとは、例えば緑色の補色を示す。

0256

なお、光学変換層に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。可視光のカラーフィルタと、赤外線若しくは紫外線のフィルタを組み合わせてもよい。

0257

また、光学変換層にシンチレータを用いれば、X線撮像装置などに用いる、放射線強弱可視化した画像を得る撮像装置とすることができる。被写体を透過したX線などの放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光(蛍光)に変換される。そして、当該光を光電変換素子131で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

0258

シンチレータは、X線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Gd2O2S:Tb、Gd2O2S:Pr、Gd2O2S:Eu、BaFCl:Eu、NaI、CsI、CaF2、BaF2、CeF3、LiF、LiI、ZnOを樹脂セラミクスに分散させたものを用いることができる。

0259

光学変換層1550a、光学変換層1550b、および光学変換層1550c上には、マイクロレンズアレイ1540を設けることができる。マイクロレンズアレイ1540が有する個々のレンズを通る光が直下の光学変換層1550a、光学変換層1550b、および光学変換層1550cを通り、光電変換素子131に照射されるようになる。

0260

本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウムシリコンゲルマニウム炭化シリコンガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバルシャッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシャッタ方式を用いてもよい。または、場合によっては、または、状況に応じて、グローバルシャッタ方式を用いなくてもよい。

0261

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0262

(実施の形態3)
本実施の形態では、本発明の一態様に用いることのできるOSトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

0263

図27(A)、(B)、(C)は、本発明の一態様のトランジスタ201の上面図および断面図である。図27(A)は上面図であり、図27(A)に示す一点鎖線X1−X2方向の断面が図27(B)に相当する。また、図27(A)に示す一点鎖線Y1−Y2方向の断面が図27(C)に相当する。

0264

なお、本実施の形態で説明する図面において、一点鎖線X1−X2方向をチャネル長方向、一点鎖線Y1−Y2方向をチャネル幅方向と呼ぶ。

0265

トランジスタ201は、基板215と、基板215と接する導電層273と、基板215および導電層273と接する絶縁層220と、絶縁層220と接する酸化物半導体層230と、酸化物半導体層230と接する導電層240および導電層250と、酸化物半導体層230と接する絶縁層260と、絶縁層260と接する導電層270を有する。

0266

また、トランジスタ201上には、酸化物半導体層230、導電層240、導電層250、絶縁層260および導電層270と接する絶縁層280を必要に応じて設けてもよい。

0267

酸化物半導体層230は、一例として、酸化物半導体層230a、酸化物半導体層230b、および酸化物半導体層230cの三層構造とすることができる。この場合、絶縁層260は、酸化物半導体層230cと接する構造とすることができる。

0268

導電層240および導電層250はソース電極層またはドレイン電極層、絶縁層260はゲート絶縁層、導電層270はゲート電極層としての機能をそれぞれ有する。

0269

また、導電層273をバックゲート電極層として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、導電層273は、遮光層としても機能させることができる。

0270

オン電流を増加させるには、例えば、導電層270と導電層273を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層270とは異なる定電位を導電層273に供給すればよい。

0271

酸化物半導体層230において、導電層240および導電層250と接する領域は、ソース領域またはドレイン領域としての機能を有する。

0272

酸化物半導体層230と、導電層240および導電層250とが接することで酸化物半導体層230内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層230内に残留または外部から拡散する水素との相互作用により、当該領域は導電型がn型の低抵抗領域となる。

0273

導電層240および導電層250は、酸化物半導体層230の上面と接し、側面には接しない構成となっている。このような構成にすることにより、絶縁層220が有する酸素により酸化物半導体層230内の酸素欠損を補填しやすくなる。

0274

本発明の一態様のトランジスタは、図28(A)、(B)、(C)に示す構成であってもよい。図28(A)はトランジスタ202の上面図であり、図28(A)に示す一点鎖線X1−X2方向の断面が図28(B)に相当する。また、図28(A)に示す一点鎖線Y1−Y2方向の断面が図28(C)に相当する。

0275

トランジスタ202は、導電層240および導電層250が絶縁層220と接している点、および導電層240および導電層250が酸化物半導体層230の側面と接している点を除き、トランジスタ201と同様の構成を有する。

0276

トランジスタ201およびトランジスタ202は、導電層270と、導電層240および導電層250とが重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために3nm以上300nm未満とすることが好ましい。当該構成では、酸化物半導体層230にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。

0277

本発明の一態様のトランジスタは、図29(A)、(B)、(C)に示す構成であってもよい。図29(A)はトランジスタ203の上面図であり、図29(A)に示す一点鎖線X1−X2方向の断面が図29(B)に相当する。また、図29(A)に示す一点鎖線Y1−Y2方向の断面が図29(C)に相当する。

0278

トランジスタ203は、基板215と、基板215と接する導電層273と、基板215および導電層273と接する絶縁層220と、絶縁層220と接する酸化物半導体層230(酸化物半導体層230a、酸化物半導体層230b、および酸化物半導体層230c)と、酸化物半導体層230cと接する絶縁層260と、絶縁層260と接する導電層270を有する。

0279

また、層間絶縁膜としての機能を有する絶縁層280には、酸化物半導体層230の領域331と接する導電体300と、酸化物半導体層230の領域332と接する導電体301が設けられる。導電体300および導電体301は、ソース電極層の一部またはドレイン電極層の一部としての機能を有する。

0280

トランジスタ203における領域331および領域332には、酸素欠損を形成し導電率を高めるための不純物を添加することが好ましい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウムネオンアルゴンクリプトンキセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法イオンドーピング法プラズママージョンイオンインプランテーション法などを用いることができる。

0281

不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。

0282

不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。

0283

トランジスタ203はセルフアライン構造であり、ゲート電極層が、ソース電極層およびドレイン電極層と重なる領域を有さない。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。

0284

本発明の一態様のトランジスタは、図30(A)、(B)、(C)に示す構成であってもよい。図30(A)はトランジスタ204の上面図であり、図30(A)に示す一点鎖線X1−X2方向の断面が図30(B)に相当する。また、図30(A)に示す一点鎖線Y1−Y2方向の断面が図30(C)に相当する。

0285

トランジスタ204は、基板215と、基板215と接する導電層273と、基板215および導電層273と接する絶縁層220と、絶縁層220と接する酸化物半導体層230(酸化物半導体層230a、酸化物半導体層230b、および酸化物半導体層230c)と、酸化物半導体層230bおよび酸化物半導体層230cと接する導電層240および導電層250と、酸化物半導体層230cと接する絶縁層260と、絶縁層260と接する導電層270を有する。

0286

なお、酸化物半導体層230c、絶縁層260および導電層270は、トランジスタ204上の絶縁層280に設けられた、酸化物半導体層230bおよび絶縁層220に達する開口部に設けられている。

0287

トランジスタ204の構成は、ゲート電極層と、ソース電極層およびドレイン電極層との重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ204は、高速動作用途に適している。

0288

また、本発明の一態様のトランジスタは、図31(A)に示すように、酸化物半導体層230を単層で形成してもよい。また、図31(B)に示すように、酸化物半導体層230を2層で形成してもよい。

0289

また、本発明の一態様のトランジスタは、図31(C)に示すように、導電層273を有さない構成であってもよい。

0290

また、本発明の一態様のトランジスタにおいて、導電層270と導電層273を電気的に接続するには、例えば、図31(D)に示すように、絶縁層220、酸化物半導体層230cおよび絶縁層260に導電層273に達する開口部を設け、当該開口部を覆うように導電層270を形成すればよい。

0291

また、本発明の一態様のトランジスタは、図31(E)に示すように、導電層270を導電層271および導電層272の積層で形成してもよい。

0292

また、酸化物半導体層230上に導電層240および導電層250が設けられる本発明の一態様のトランジスタにおいては、図31(F)、(G)に示す上面図(酸化物半導体層230、導電層240および導電層250のみを図示)のように酸化物半導体層230の幅(WOS)よりも導電層240および導電層250の幅(WSD)が短く形成されていてもよい。WOS≧WSD(WSDはWOS以下)とすることで、ゲート電界がチャネル形成領域全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。

0293

なお、図31(A)乃至(E)では、トランジスタ201の変形例として例示したが、当該変形例は本実施の形態で説明したその他のトランジスタにも適用可能である。

0294

本発明の一態様のトランジスタでは、いずれの構成においても、ゲート電極層である導電層270(および導電層273)が絶縁層を介して酸化物半導体層230のチャネル幅方向を電気的に取り囲む構成である。このような構成ではオン電流を高めることができ、surrounded channel(s−channel)構造とよぶ。

0295

酸化物半導体層230aおよび酸化物半導体層230bを有するトランジスタ、ならびに酸化物半導体層230a、酸化物半導体層230bおよび酸化物半導体層230cを有するトランジスタにおいては、酸化物半導体層230を構成する二層または三層の材料を適切に選択することで酸化物半導体層230bに電流を流すことができる。酸化物半導体層230bに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。

0296

以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。

0297

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

0298

(実施の形態4)
本実施の形態では、実施の形態3に示したトランジスタの構成要素について詳細を説明する。

0299

<構成要素>
基板215には、ガラス基板石英基板半導体基板セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとしての機能を有する導電体などが形成されたものを用いることができる。なお、シリコン基板にp−ch型のトランジスタを形成する場合は、n−型の導電型を有するシリコン基板を用いることが好ましい。または、n−型またはi型のシリコン層を有するSOI基板であってもよい。また、シリコン基板に設けるトランジスタがp−ch型である場合は、トランジスタを形成する面の面方位は、(110)面であるシリコン基板を用いることが好ましい。(110)面にp−ch型トランジスタを形成することで、移動度を高くすることができる。

0300

絶縁層220は、基板215に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層230に酸素を供給する役割を担うことができる。したがって、絶縁層220は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処理で行われるTDS法にて、酸素原子換算した酸素の放出量が1.0×1019atoms/cm3以上である膜とする。また、基板215が他のデバイスが形成された基板である場合、絶縁層220は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにCMP法などで平坦化処理を行うことが好ましい。

0301

バックゲート電極層として作用する導電層273には、例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。

0302

例えば、絶縁層220には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム酸化ランタン酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。

0303

酸化物半導体層230は、酸化物半導体層230a、酸化物半導体層230bおよび酸化物半導体層230cを絶縁層220側から順に積んだ三層構造とすることができる。

0304

なお、酸化物半導体層230が単層の場合は、本実施の形態に示す、酸化物半導体層230bに相当する層を用いればよい。

0305

酸化物半導体層230が二層の場合は、酸化物半導体層230aに相当する層および酸化物半導体層230bに相当する層を絶縁層220側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層230aと酸化物半導体層230bとを入れ替えることもできる。

0306

一例としては、酸化物半導体層230bには、酸化物半導体層230aおよび酸化物半導体層230cよりも電子親和力真空準位から伝導帯下端までのエネルギー)が大きい酸化物半導体を用いる。

0307

このような構造において、導電層270に電圧を印加すると、酸化物半導体層230のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層230bにチャネルが形成される。したがって、酸化物半導体層230bは半導体として機能する領域を有するといえるが、酸化物半導体層230aおよび酸化物半導体層230cは絶縁体または半絶縁体として機能する領域を有するともいえる。

0308

酸化物半導体層230a、酸化物半導体層230b、および酸化物半導体層230cとして用いることのできる酸化物半導体は、少なくともInもしくはZnを含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、Al、Ga、Y、またはSnなどのスタビライザーを含むことが好ましい。

0309

例えば、酸化物半導体層230aおよび酸化物半導体層230cにはIn:Ga:Zn=1:3:2、1:3:3、1:3:4、1:3:6、1:4:5、1:6:4または1:9:6(原子数比)、およびその近傍の原子数比を有するIn−Ga−Zn酸化物などを用いることができる。また、酸化物半導体層230bにはIn:Ga:Zn=1:1:1、2:1:3、5:5:6、3:1:2、3:1:4、5:1:6、または4:2:3(原子数比)およびその近傍の原子数比を有するIn−Ga−Zn酸化物などを用いることができる。

0310

酸化物半導体層230a、酸化物半導体層230bおよび酸化物半導体層230cには、結晶部が含まれていてもよい。例えばc軸配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、c軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。

0311

ソース電極層として作用する導電層240およびドレイン電極層として作用する導電層250には、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層を用いることができる。なお、導電性窒化物である窒化タンタルを用いることで酸化を防止することができる。また、低抵抗のCuやCu−Mnなどの合金と上記材料との積層を用いてもよい。

0312

上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にn型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

0313

ゲート絶縁層として作用する絶縁層260には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層260は上記材料の積層であってもよい。

0314

また、酸化物半導体層230と接する絶縁層220および絶縁層260は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。

0315

絶縁層220および絶縁層260として、上記絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。

0316

ゲート電極層として作用する導電層270には、例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のCuまたはCu−Mnなどの合金や上記材料とCuまたはCu−Mnなどの合金との積層を用いてもよい。例えば、導電層271に窒化チタン、導電層272にタングステンを用いて導電層270を形成することができる。

0317

また、導電層270にはIn−Ga−Zn酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。絶縁層260と接するように酸化物導電層を設けることで、当該酸化物導電層から酸化物半導体層230に酸素を供給することができる。

0318

絶縁層280には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。

0319

ここで、絶縁層280は絶縁層220と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層280から放出される酸素は絶縁層260を経由して酸化物半導体層230のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

0320

また、トランジスタ上または絶縁層280上には、不純物をブロッキングする効果を有する膜を設けることが好ましい。当該ブロッキング膜には窒化シリコン膜、窒化アルミニウム膜または酸化アルミニウム膜などを用いることができる。

0321

窒化絶縁膜は水分などをブロッキングする機能を有し、トランジスタの信頼性を向上させることができる。また、酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層230への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層220からの酸素の不必要な放出を防止する効果を有する保護膜として適している。

0322

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。

0323

本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体層230bを酸化物半導体層230cで覆う構成とすることができる。当該構成では、チャネル形成層とゲート絶縁層が接しないため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。

0324

本発明の一態様のトランジスタでは、前述したように酸化物半導体層230のチャネル幅方向を電気的に取り囲むようにゲート電極層(導電層270)が形成されているため、酸化物半導体層230に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。

0325

<各構成要素の形成方法例>
本実施の形態で説明した金属膜半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法プラズマCVD法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としては、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法などがある。

0326

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

0327

また、熱CVD法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

0328

LD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒不活性ガス(アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。例えば2種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第1の原料ガスの反応後、不活性ガスを導入し、第2の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第1の層を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。

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