図面 (/)

技術 炭化珪素半導体装置の製造方法

出願人 株式会社デンソートヨタ自動車株式会社
発明者 高木茂行下村正樹竹内有一鈴木克己青井佐智子
出願日 2017年9月19日 (3年3ヶ月経過) 出願番号 2017-179442
公開日 2018年4月12日 (2年8ヶ月経過) 公開番号 2018-061023
状態 特許登録済
技術分野 半導体のドライエッチング アニール 再結晶化技術 ダイオード 縦型MOSトランジスタ
主要キーワード アライメントキー 結晶装置 ディープ層 オフ方向 突き出し量 終端構造 反転型 ジャンクションバリアショットキーダイオード
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年4月12日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

下地層に形成したトレンチ内にSiC層が埋め込まれた構造のSiC半導体装置において、より簡素にSiC層の表面を平坦面にできる製造方法を提供する。

解決手段

p型ディープ層5を形成するためのp型SiC層50のうちn+型ソース領域4の表面より上に形成された部分を除去する際に、p型SiC層50の上に流動性のある犠牲層60を形成する。そして、流動性により、犠牲層60の表面が平坦な状態となっていることから、犠牲層60と共にp型SiC層50をエッチング選択比が1となるようにエッチバックする。これにより、p型SiC層50を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のn+型ソース領域4およびp型ディープ層5の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。

概要

背景

従来より、SiCで形成された下地層に対してトレンチを形成したのち、トレンチ内のみにSiC層を埋め込む構造とするSiC半導体装置がある。このような構造の製造方法として、非特許文献1に、下地層に形成したトレンチ内をSiC層で埋め込むように埋込エピタキシャル成長を行ったのち、さらにSiC層のうち下地層の表面上に形成された部分を除去して平坦化する方法が提案されている。より詳しくは、以下のような製造方法によって、SiC層の表面の平坦化を行っている。

まず、下地層に対してトレンチを形成したのち、トレンチ内をSiC層で埋め込むように埋込エピタキシャル成長を行う。このとき、SiC層の表面は、トレンチに埋め込まれた部分と対応する位置において凹み、トレンチが形成されていない部分において突き出すような凹凸形状となる。したがって、単にSiC層をエッチバックしてSiC層のうちの下地層の表面よりも上に形成された部分を除去しようとしたのでは、表面の凹凸が残ってしまい、SiC層の表面の平坦化が図れない。

このため、SiC層の表面を覆うようにLTO(Low Temperature Oxidationの略)を成膜し、さらに、LTOの表面を覆うようにポリマー膜を成膜している。つまり、LTOについては、SiC層の表面を覆うように形成しても表面の凹凸が残るため、表面が平坦となるポリマー膜でさらにLTOを覆うようにしている。

このようにポリマー膜およびLTO膜を形成した後、ポリマー膜とLTO膜をエッチング選択比が1となるように、つまりポリマー膜とLTOが等しいレートでエッチングされるようにしてエッチバックする。これにより、LTOの表面の凹凸にかかわらず、ポリマー膜およびLTOが同じレートで、つまりポリマー膜およびLTOの表面が平坦な状態のままエッチバックされる。続いて、ポリマー膜が除去されると、エッチングガスなどのエッチング条件切り替えて、今度はLTOとSiC層を、これらのエッチング選択比が1となるようにエッチバックする。これにより、表面が平坦なままの状態でLTOおよびSiC層が同じレートでエッチバックされる。そして、下地層が露出するまでLTOおよびSiC層のエッチバックを続ける。

このような製造方法により、下地層に形成したトレンチ内にのみSiC層を残した構造のSiC単結晶装置を製造することが可能となる。

概要

下地層に形成したトレンチ内にSiC層が埋め込まれた構造のSiC半導体装置において、より簡素にSiC層の表面を平坦面にできる製造方法を提供する。p型ディープ層5を形成するためのp型SiC層50のうちn+型ソース領域4の表面より上に形成された部分を除去する際に、p型SiC層50の上に流動性のある犠牲層60を形成する。そして、流動性により、犠牲層60の表面が平坦な状態となっていることから、犠牲層60と共にp型SiC層50をエッチング選択比が1となるようにエッチバックする。これにより、p型SiC層50を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のn+型ソース領域4およびp型ディープ層5の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。D

目的

本発明は上記点に鑑みて、下地層に形成したトレンチ内にSiC層が埋め込まれた構造のSiC半導体装置において、より簡素にSiC層の表面を平坦面にできる製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

炭化珪素にて構成され、下地層(2〜4、102)が形成された半導体基板(1、101)を用意することと、前記下地層に対してトレンチ(5a、103a)形成することと、前記トレンチ内に埋め込みつつ、前記下地層の表面上に形成されるように、炭化珪素層(50、110)をエピタキシャル成長させることと、前記炭化珪素層の表面に、犠牲層(60、120)を成膜することと、前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、平坦化後の前記犠牲層と共に前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が1となるエッチング条件ドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。

請求項2

前記エッチバックすることにおいては、前記エッチバックによって前記下地層の表面を露出させ、前記トレンチ内にのみ前記炭化珪素層を残す請求項1に記載の炭化珪素半導体装置の製造方法。

請求項3

前記犠牲層を成膜することでは、前記犠牲層としてPSG、BPSGおよびSOGのいずれか1つを成膜することである請求項1または2に記載の炭化珪素半導体装置の製造方法。

請求項4

前記トレンチを形成することにおいては、前記下地層に対して前記トレンチと異なる位置にアライメントトレンチ(5b)を形成することを含み、前記炭化珪素層をエピタキシャル成長させることにおいては、前記アライメントトレンチ内にも前記炭化珪素層を成長させ、前記犠牲層を成膜することにおいては、前記アライメントトレンチを埋め込むように形成された前記炭化珪素層の上にも前記犠牲層を成膜し、前記エッチバックすることでは、前記炭化珪素層の表面のうち前記アライメントトレンチに対応した位置に形成される凹みに含まれるファセット(50a)が除去されるまで前記エッチバックを行う請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置の製造方法。

請求項5

前記下地層が形成された半導体基板を用意することにおいては、前記半導体基板として、第1または第2導電型炭化珪素基板(1)を用い、前記下地層として、該炭化珪素基板の上に該前記炭化珪素基板よりも低不純物濃度とされる炭化珪素にて構成された第1導電型のドリフト層(2)と、炭化珪素にて構成された第2導電型のベース領域(3)と、前記ドリフト層よりも高不純物濃度の炭化珪素にて構成された第1導電型のソース領域(4)とが順に形成されたものを用意し、前記エッチバックすることにおいては、前記ソース領域の表面を露出させるまで前記エッチバックを行うことで、前記トレンチ(5a)内に第2導電型のディープ層(5)を形成し、前記ディープ層を形成したのち、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、前記ソース領域および前記ディープ層に電気的に接続されるソース電極(9)を形成することと、前記半導体基板の裏面側に、ドレイン電極(11)を形成することと、を含んでいる請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置の製造方法。

請求項6

前記下地層が形成された半導体基板を用意することにおいては、前記半導体基板として、第1導電型の炭化珪素基板(101)を用い、前記下地層として、該炭化珪素基板の上に該炭化珪素基板よりも低不純物濃度とされる炭化珪素にて構成された第1導電型のドリフト層(102)が形成されたものを用意し、前記エッチバックすることにおいては、前記ドリフト層の表面を露出させるまで前記エッチバックを行うことで、前記トレンチ(103a)内に第2導電型のディープ層(103)を形成し、前記ドリフト層および前記ディープ層に電気的に接続されるショットキー電極(104)を形成することと、前記半導体基板の裏面側に、オーミック電極(105)を形成することと、を含んでいる請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置の製造方法。

請求項7

炭化珪素にて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板(1)を用意することと、前記半導体基板の主表面上に、炭化珪素層(2)をエピタキシャル成長させることと、前記エピタキシャル成長させた前記炭化珪素層の表面であってステップバンチングに基づく凹凸を有する凹凸面(2a)の上に、犠牲層(60)を成膜することと、前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、平坦化後の前記犠牲層と共に前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が1となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。

請求項8

炭化珪素にて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板(101)を用意することと、前記半導体基板の主表面上に、炭化珪素層(102)をエピタキシャル成長させることと、前記エピタキシャル成長させた前記炭化珪素層の表面に不純物イオン注入したのち、活性化アニール処理を行うことで不純物層(103、107)を形成することと、前記活性化アニール処理を行った前記不純物層を含む前記炭化珪素層の表面であってステップバンチングに基づく凹凸を有する凹凸面(102a)の上に、犠牲層(120)を成膜することと、前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、平坦化後の前記犠牲層と共に前記不純物層を含む前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が1となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。

技術分野

0001

本発明は、炭化珪素(以下、SiCという)半導体装置の製造方法に関するものである。

背景技術

0002

従来より、SiCで形成された下地層に対してトレンチを形成したのち、トレンチ内のみにSiC層を埋め込む構造とするSiC半導体装置がある。このような構造の製造方法として、非特許文献1に、下地層に形成したトレンチ内をSiC層で埋め込むように埋込エピタキシャル成長を行ったのち、さらにSiC層のうち下地層の表面上に形成された部分を除去して平坦化する方法が提案されている。より詳しくは、以下のような製造方法によって、SiC層の表面の平坦化を行っている。

0003

まず、下地層に対してトレンチを形成したのち、トレンチ内をSiC層で埋め込むように埋込エピタキシャル成長を行う。このとき、SiC層の表面は、トレンチに埋め込まれた部分と対応する位置において凹み、トレンチが形成されていない部分において突き出すような凹凸形状となる。したがって、単にSiC層をエッチバックしてSiC層のうちの下地層の表面よりも上に形成された部分を除去しようとしたのでは、表面の凹凸が残ってしまい、SiC層の表面の平坦化が図れない。

0004

このため、SiC層の表面を覆うようにLTO(Low Temperature Oxidationの略)を成膜し、さらに、LTOの表面を覆うようにポリマー膜を成膜している。つまり、LTOについては、SiC層の表面を覆うように形成しても表面の凹凸が残るため、表面が平坦となるポリマー膜でさらにLTOを覆うようにしている。

0005

このようにポリマー膜およびLTO膜を形成した後、ポリマー膜とLTO膜をエッチング選択比が1となるように、つまりポリマー膜とLTOが等しいレートでエッチングされるようにしてエッチバックする。これにより、LTOの表面の凹凸にかかわらず、ポリマー膜およびLTOが同じレートで、つまりポリマー膜およびLTOの表面が平坦な状態のままエッチバックされる。続いて、ポリマー膜が除去されると、エッチングガスなどのエッチング条件切り替えて、今度はLTOとSiC層を、これらのエッチング選択比が1となるようにエッチバックする。これにより、表面が平坦なままの状態でLTOおよびSiC層が同じレートでエッチバックされる。そして、下地層が露出するまでLTOおよびSiC層のエッチバックを続ける。

0006

このような製造方法により、下地層に形成したトレンチ内にのみSiC層を残した構造のSiC単結晶装置を製造することが可能となる。

先行技術

0007

Planarization of epitaxial SiC trench structures by plasma ion etching, Silicon Carbide and Related Materials 2014, A.Z. Zhang, S.A. Reshanov, A. Schoner, W. Kaplan,N. Kwietniewski, J.K. Lim and M. Bakowski 共著

発明が解決しようとする課題

0008

しかしながら、上記の製造方法では、SiC層の上にLTOに加えてポリマー膜を製造する工程が必要になる。また、ポリマー膜とLTOとをエッチング選択比が1となるようにエッチバックしたのち、さらにLTOとSiC層とをエッチング選択比が1となるようにエッチバックするという2段階のエッチバック工程が必要になる。したがって、製造方法が複雑になり、その結果、製造コストも高くなる。

0009

なお、ここでは表面に凹凸が形成されたときに平坦化を行うためのエッチバックを行う場合の一例として、トレンチ内にSiC層を残す構造を例に挙げて説明した。しかしながら、表面に凹凸が形成されたときに平坦化を行う構造としては、他の構造も挙げられる。例えば、オフ角を有するオフ基板の上にエピタキシャル成長を行ったときにステップバンチングに基づく凹凸が形成される場合や、不純物イオン注入した後の活性化アニール処理によってステップバンチングに基づく凹凸が形成される場合がある。これらの場合にも、同様に、上記のことが課題となる。

0010

本発明は上記点に鑑みて、下地層に形成したトレンチ内にSiC層が埋め込まれた構造のSiC半導体装置において、より簡素にSiC層の表面を平坦面にできる製造方法を提供することを第1の目的とする。また、SiC半導体装置において、SiC層の表面に凹凸が形成された凹凸面を平坦化する際に、より簡素にSiC層の表面を平坦面にできる製造方法を提供することを第2の目的とする。

課題を解決するための手段

0011

上記目的を達成するため、請求項1に記載のSiC半導体装置の製造方法では、SiCにて構成され、下地層(2〜4、102)が形成された半導体基板(1、101)を用意することと、下地層に対してトレンチ(5a、103a)形成することと、トレンチ内に埋め込みつつ、下地層の表面上に形成されるように、SiC層(50、110)をエピタキシャル成長させることと、SiC層の表面に、犠牲層(60、120)を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共にSiC層を、犠牲層とSiC層とのエッチング選択比が1となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。

0012

このように、SiC層のうち下地層の表面より上に形成された部分を除去する際に、SiC層の上に流動性のある犠牲層を形成している。そして、流動性により、犠牲層の表面が平坦な状態となっていることから、犠牲層と共にSiC層をエッチング選択比が1となるようにエッチバックすることで、SiC層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後の下地層およびSiC層の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。

0013

請求項7に記載のSiC半導体装置の製造方法では、SiCにて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板(1)を用意することと、半導体基板の主表面上に、SiC層(2)をエピタキシャル成長させることと、エピタキシャル成長させたSiC層の表面であってステップバンチングに基づく凹凸を有する凹凸面(2a)の上に、犠牲層(60)を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共にSiC層を、犠牲層とSiC層とのエッチング選択比が1となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。

0014

このように、エピタキシャル成長させたSiC層の凹凸面を平坦化する際に、SiC層の上に流動性のある犠牲層を形成している。この場合にも、犠牲層と共にSiC層をエッチング選択比が1となるようにエッチバックすることで、SiC層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のSiC層の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。

0015

請求項8に記載のSiC半導体装置の製造方法では、SiCにて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板(101)を用意することと、半導体基板の主表面上に、SiC層(102)をエピタキシャル成長させることと、エピタキシャル成長させたSiC層の表面に不純物をイオン注入したのち、活性化アニール処理を行うことで不純物層(103、107)を形成することと、活性化アニール処理を行った不純物層を含むSiC層の表面であってステップバンチングに基づく凹凸を有する凹凸面(102a)の上に、犠牲層(60)を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共に不純物層およびSiC層を、犠牲層とSiC層とのエッチング選択比が1となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。

0016

このように、SiC層に対してイオン注入および活性化アニール処理を行って不純物層を形成したときに形成される凹凸面を平坦化する際に、SiC層の上に流動性のある犠牲層を形成している。この場合にも、犠牲層と共にSiC層をエッチング選択比が1となるようにエッチバックすることで、SiC層および不純物層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のSiC層および不純物層の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。

0017

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

図面の簡単な説明

0018

第1実施形態にかかるSiC半導体装置に備えられる縦型MOSFETの断面図である。
図1に示す縦型MOSFETの製造工程を示す断面図である。
図2Aに続く縦型MOSFETの製造工程を示す断面図である。
図2Bに続く縦型MOSFETの製造工程を示す断面図である。
図2Cに続く縦型MOSFETの製造工程を示す断面図である。
図2Dに続く縦型MOSFETの製造工程を示す断面図である。
図2Eに続く縦型MOSFETの製造工程を示す断面図である。
図2Fに続く縦型MOSFETの製造工程を示す断面図である。
図2Gに続く縦型MOSFETの製造工程を示す断面図である。
アライメントキーを作成する位置での図1に示す縦型MOSFETの製造工程を示す断面図である。
図3Aに続く縦型MOSFETの製造工程を示す断面図である。
図3Bに続く縦型MOSFETの製造工程を示す断面図である。
図3Cに続く縦型MOSFETの製造工程を示す断面図である。
図3Aと同じ工程を別断面で示した図である。
図3Bと同じ工程を別断面で示した図である。
図3Cと同じ工程を別断面で示した図である。
図3Dと同じ工程を別断面で示した図である。
アライメントキーの上面図である。
アライメントキーの上面図である。
第2実施形態にかかるSiC半導体装置に備えられるJBSの断面図である。
図6に示すJBSの製造工程を示す断面図である。
図7Aに続くJBSの製造工程を示す断面図である。
図7Bに続くJBSの製造工程を示す断面図である。
図7Cに続くJBSの製造工程を示す断面図である。
第3実施形態で説明する縦型MOSFETの製造工程中の一部を拡大した断面図である。
図8Aに続く縦型MOSFETの製造工程を示す断面図である。
図8Bに続く縦型MOSFETの製造工程を示す断面図である。
図8Cに続く縦型MOSFETの製造工程を示す断面図である。
第4実施形態にかかるSiC半導体装置に備えられるJBSの断面図である。
図9に示す縦型MOSFETの製造工程中の一部を拡大したす断面図である。
図10Aに続く縦型MOSFETの製造工程を示す断面図である。
図10Bに続く縦型MOSFETの製造工程を示す断面図である。
図10Cに続く縦型MOSFETの製造工程を示す断面図である。

実施例

0019

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

0020

(第1実施形態)
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、図1に示すように、半導体素子として縦型MOSFETが形成されたものである。縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下の説明では、図1の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。

0021

SiC半導体装置には、SiCからなるn+型基板1が半導体基板として用いられている。本実施形態の場合、図1紙面法線方向がオフ方向と一致させられている。n+型基板1としては、表面が(0001)Si面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が<11−20>とされている。n+型基板1のN型不純物濃度は、例えば1.0×1019/cm3とされている。

0022

n+型基板1の主表面上には、SiCからなるn−型ドリフト層2、p型ベース領域3およびn+型ソース領域4が順にエピタキシャル成長させられている。n−型ドリフト層2は、例えばn型不純物濃度が0.5〜2.0×1016/cm3とされ、厚さが5〜14μmとされている。p型ベース領域3は、チャネル領域が形成される部分で、p型不純物濃度が例えば2.0×1017/cm3程度とされ、厚みが0.5〜2μmで構成されている。n+型ソース領域4は、n−型ドリフト層2よりも高不純物濃度とされ、表層部におけるn型不純物濃度が例えば2.5×1018〜1.0×1019/cm3、厚さ0.5〜2μm程度で構成されている。

0023

n+型ソース領域4やp型ベース領域3を貫通してn−型ドリフト層2に達するようにp型ディープ層5が形成されている。p型ディープ層5は、例えば幅が1μm以下、アスペクト比が2以上の深さとされたトレンチ5a内を埋込エピタキシャル成長によってSiC層で埋め込むことによって構成されたものであり、p型ベース領域3よりもp型不純物濃度が高くされている。具体的には、p型ディープ層5は、n−型ドリフト層2に複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトストライプ状とされている。例えば、各p型ディープ層5は、p型不純物濃度が例えば1.0×1017〜1.0×1019/cm3、幅0.7μm、深さがp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.4μm以上深くなるように構成されている。

0024

また、p型ベース領域3およびn+型ソース領域4を貫通してn−型ドリフト層2に達するように、例えば幅が0.8μm、深さがp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.2〜0.4μm深くされたゲートトレンチ6が形成されている。このゲートトレンチ6の側面と接するように上述したp型ベース領域3およびn+型ソース領域4が配置されている。ゲートトレンチ6は、図1の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図1には1本しか示していないが、ゲートトレンチ6は、複数本が紙面左右方向に等間隔に配置され、それぞれp型ディープ層5の間に挟まれるように配置されていてストライプ状とされている。

0025

p型ベース領域3のうちゲートトレンチ6の側面に位置している部分は、縦型MOSFETの作動時にn+型ソース領域4とn−型ドリフト層2との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ6の内壁面に、ゲート絶縁膜7が形成されている。そして、ゲート絶縁膜7の表面にはドープドPoly−Siにて構成されたゲート電極8が形成されており、これらゲート絶縁膜7およびゲート電極8によってゲートトレンチ6内が埋め尽くされている。

0026

また、n+型ソース領域4およびp型ディープ層5の表面やゲート電極8の上には、層間絶縁膜10を介してソース電極9やゲート配線層が形成されている。ソース電極9やゲート配線層は、複数の金属、例えばNi/Al等にて構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn+型ソース領域4やn型ドープの場合のゲート電極8と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp型ディープ層5と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極9は、層間絶縁膜10上に形成されることで電気的に絶縁されている。そして、層間絶縁膜10に形成されたコンタクトホールを通じて、ソース電極9はn+型ソース領域4およびp型ディープ層5と電気的に接触させられている。

0027

さらに、n+型基板1の裏面側にはn+型基板1と電気的に接続されたドレイン電極11が形成されている。このような構造により、nチャネルタイプ反転型トレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル領域が構成されている。そして、このような縦型MOSFETが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでSiC半導体装置が構成されている。

0028

このように構成されたSiC半導体装置では、n+型ソース領域4やp型ベース領域3およびn−型ドリフト層2を下地層として、SiC層に相当するp型ディープ層5をトレンチ5a内への埋込エピタキシャル成長によって形成している。このp型ベース領域3の形成時に、後述する製造工程により、埋込エピタキシャル成長させたp型ディープ層5のうち下地層の上に形成された部分を除去するようにしている。このため、n+型ソース領域4およびp型ディープ層5の表面はダメージ層の少ない平坦面となっている。そして、このようなダメージ層の少ない平坦面に対してトレンチゲート構造を形成していることから、ゲート絶縁膜7も良好な膜質で形成されている。したがって、ゲート寿命の低下を抑制することが可能なSiC半導体装置となっている。

0029

次に、本実施形態にかかる縦型MOSFETを備えたSiC半導体装置の製造方法について、図2A図2H図3A図3D図4A図4D図5Aおよび図5Bを参照して説明する。なお、図2A図2Hは、図1に示す縦型MOSFETと対応する位置での製造工程中の断面図である。図3A図3Dおよび図4A図4Dは、図1とは別断面であって、それぞれ、アライメントキーを作成する位置でのオフ方向である<11−20>と平行な方向と垂直な方向での製造工程中の断面図の一部を示したものである。また、図5Aおよび図5Bは、図3Aおよび図4A図3Bおよび図4B紙面上方から見たときのレイアウト図である。なお、図3Aは、図5AにおけるIIIA−IIIA断面と対応し、図4Aは、図5AにおけるIVA−IVA断面に対応している。また、図3Bは、図5BにおけるIIIB−IIIB断面と対応し、図4Bは、図5BにおけるIVB−IVB断面に対応している。図3C図3D図4Cおよび図4Dと対応する紙面上方から見たときのレイアウト図については示していないが、図3Cおよび図3D図3Aおよび図3Bと同じ位置の断面、図4Cおよび図4D図4Aおよび図4Bと同じ位置の断面を示している。

0030

図2Aに示す工程〕
まず、半導体基板として、ウェハ状のn+型基板1を用意する。そして、このn+型基板1の主表面上にSiCからなるn−型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順に所望の膜厚でエピタキシャル成長させる。

0031

図2Bに示す工程〕
次に、n+型ソース領域4の表面に図示しないマスクを配置し、マスクのうちのp型ディープ層5の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより、例えば幅が1μm以下、アスペクト比が2以上の深さのトレンチ5aを形成する。

0032

このとき、図3Aおよび図4Aに示すように、トレンチ5aと異なる位置に、アライメントトレンチ5bを形成する。例えば、ウェハのうちのSiC半導体装置を構成するチップとされる部分と異なる部分もしくはチップ内における縦型MOSFETには影響を与えない部位に、アライメントキーとしてのアライメントトレンチ5bを形成する。ここでは、図5Aに示すように、アライメントトレンチ5bについては、直行する二辺のうちの一方が<11−20>方向に延びる十字形状などとしているが、他の形状であっても良い。

0033

図2Cに示す工程〕
マスクを除去した後、p型SiC層50を成膜する。このとき、埋込エピタキシャル成長により、トレンチ5a内にp型SiC層50が埋め込まれることになるが、トレンチ5aを幅が狭いライン状で形成していることから、トレンチ5a内にp型SiC層50を確実に埋め込むことが可能になる。

0034

ただし、p型SiC層50のうちトレンチ5aとn+型ソース領域4の表面よりも上に位置している部分の厚みについては、トレンチ5a内に埋め込まれる部分が発生する分、トレンチ5aと対応する部分において薄くなる。このため、p型SiC層50の表面は、トレンチ5aに埋め込まれた部分と対応する位置において凹み、トレンチ5aが形成されていない部分において突き出すような凹凸形状となる。

0035

また、図3B図4Bおよび図5Bに示すように、p型SiC層50のうちアライメントトレンチ5bと対応する位置においても凹んだ形状となり、かつ、図3Bに示すように、エピタキシャル成長の面方位依存性に起因したファセット50aが形成される。具体的には、アライメントトレンチ5bのうち<11−20>方向を法線方向とする面の一面と対応する位置において、p型SiC層50の表面に、オフ方向に沿って傾斜するファセット50aが形成される。なお、図5Bに示すように、アライメントトレンチ5bを十字形状とした場合、オフ方向の上流側、つまりファセット50aが伸びる方と反対側においてはファセット50aが形成されていない。このため、図4Bに示す断面においては、アライメントトレンチ5bの両側面上に形成されたp型SiC層50は、左右対称な形状となり、ファセット50aが形成されていないものとなる。

0036

図2Dに示す工程〕
p型SiC層50の表面を覆うように、犠牲層60を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での950〜1100℃のリフローによって犠牲層60を流動させて表面を平坦化する。犠牲層60としては、流動性のある酸化膜となるPSG(phospho silicate glassの略)、BPSG(Boro-phospho silicate glassの略)もしくはSOG(Spin on glassの略)を用いることができる。これらの材料はリフローによって容易に流動する流動性を有した材料であることから、リフローを行うことで犠牲層60の表面が平坦面となる。例えば、リフロー後の犠牲層60の表面の凹凸による段差が0.1μm以下となる。

0037

このとき、図3Cおよび図4Cに示すように、p型SiC層50のうちアライメントトレンチ5bと対応する位置において凹んでいた部分も埋め込まれるように犠牲層60が形成される。そして、リフローが行われると、犠牲層60の表面は、凹んだ部分においても、ファセット50aの有無に関係なく、凹んだ部分の外部と同様に平坦面となる。

0038

図2Eに示す工程〕
ドライエッチングによって犠牲層60と共にp型SiC層50のうちn+型ソース領域4の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、トレンチ5a内にのみp型SiC層50が残り、p型ディープ層5が形成される。

0039

このとき、犠牲層60とp型SiC層50とのエッチング選択比が1となるように、つまり犠牲層60とp型SiC層50が等しいレートでエッチングされるようにエッチバックする。エッチング条件については、任意であるが、例えば、SF6とアルゴン混合ガスを用いており、エッチング装置におけるRFパワーを1200W、雰囲気圧力を0.5Paとし、SF6の流量を3.7sccm、アルゴンの流量を500sccmとしている。このようなドライエッチングでは、SF6によってp型SiC層50が化学的に削られると共に、アルゴンによって犠牲層60が物理的に削られることで、これらのエッチング選択比が1となるようにできる。

0040

これにより、p型SiC層50の表面の凹凸にかかわらず、犠牲層60およびp型SiC層50が同じレートで、つまりこれらの表面が平坦な状態のままエッチバックされる。したがって、犠牲層60と共にp型SiC層50のうちn+型ソース領域4の表面より上に形成された部分が取り除かれるまでエッチバックしたときに、n+型ソース領域4およびp型ディープ層5の表面が平坦面となるようにできる。

0041

また、アライメントキーとなる位置においても、図3Dおよび図4Dに示すように、犠牲層60で覆われることから、犠牲層60と共にp型SiC層50をエッチバックしたことによって、除去後の表面を平坦面にできる。アライメントキーとなる位置では、ファセット50a形成された状態になっているが、上記のように犠牲層60とp型SiC層50とをエッチング選択比が1となるようにエッチバックする場合には、ファセット50aを除去できる。

0042

つまり、犠牲層60を形成することなくp型SiC層50をエッチバックする場合においてはファセット50aが残ってしまうが、犠牲層60と共にp型SiC層50をエッチバックすることでファセット50aが残らないようにできる。犠牲層60を形成しなくても、研削によってp型SiC層50を除去することでファセット50aの無い表面とすることができるが、研削による場合には表面が荒れて凹凸が残った状態になるため、好ましくない。これに対して、本実施形態のエッチバック方法によれば、表面状態が良好で、かつ、ファセット50aを除去することが可能となる。

0043

また、この後の工程において、アライメントを認識するときに、アライメントトレンチ5bの外縁、つまりp型ディープ層5とn+型ソース領域4との境界をアライメントキーとして用いることになる。仮に、ファセット50aが残っていると、アライメントを認識するときに、認識したいアライメントキーではなく、ファセット50aとファセット50aではないところとの境界を誤認識することがある。このため、ファセット50aが残らないようにすることで、アライメントずれが生じることを抑制することが可能になるという効果も得られる。

0044

なお、犠牲層60をp型SiC層50と選択比1でエッチバックしていることから、p型SiC層50のエッチバックが完了した際に、アライメントトレンチ5b内にまだ犠牲層60が残った状態になる。このため、p型SiC層50のエッチバック後には、犠牲層60のみがエッチングされる条件に切り替えてアライメントトレンチ5b内の犠牲層60を取り除くことで、この後もアライメントキーとして用いることが可能となる。

0045

図2Fに示す工程〕
n+型ソース領域4などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ6の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことで、ゲートトレンチ6を形成する。例えば、ゲートトレンチ6の深さをp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.2〜0.4μm深くするという設定としてエッチングを行う。これにより、p型ベース領域3の底部からのゲートトレンチ6の突き出し量が0.2〜0.4μmとなるようにしている。

0046

このとき、ゲートトレンチ6を形成する際のマスク合わせにおいて、アライメントキーを基準として行われるが、上記したように、ファセット50aが残っていないため、アライメントキーを誤認識しないようにでき、ゲートトレンチ6を正確な位置に形成できる。

0047

図2Gに示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜7を形成し、ゲート絶縁膜7によってゲートトレンチ6の内壁面上およびn+型ソース領域4の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ6内にPoly−Siを残すことでゲート電極8を形成する。

0048

図2Hに示す工程〕
ゲート電極8およびゲート絶縁膜7の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜10を形成する。そして、層間絶縁膜10の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極8の間に位置する部分、つまりp型ディープ層5と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜10をパターニングすることでp型ディープ層5およびn+型ソース領域4を露出させるコンタクトホールを形成する。

0049

この後の工程については図示しないが、層間絶縁膜10の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極9を形成する。さらに、n+型基板1の裏面側にドレイン電極11を形成するなどの工程を行うことで、図1に示した本実施形態にかかる縦型MOSFETを有するSiC半導体装置が完成する。

0050

以上説明したように、p型ディープ層5を形成するためのp型SiC層50のうちn+型ソース領域4の表面より上に形成された部分を除去する際に、p型SiC層50の上に流動性のある犠牲層60を形成している。そして、流動性により、犠牲層60の表面が平坦な状態となっていることから、犠牲層60と共にp型SiC層50をエッチング選択比が1となるようにエッチバックすることで、p型SiC層50を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のn+型ソース領域4およびp型ディープ層5の表面を平坦面にできるSiC半導体装置の製造方法とすることが可能となる。また、SiC半導体装置の製造方法をより簡素にできるため、SiC半導体装置の製造コストの削減を図ることも可能となる。

0051

(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対して半導体素子として縦型MOSFETに変えてジャンクションバリアショットキーダイオード(以下、JBSという)を備えるようにしたものである。その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0052

JBSは、SiC半導体装置のうちのセル部に形成されており、このセル領域を囲むようにガードリングなどの外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここではJBSについて主に説明する。

0053

図6に示すように、SiCで構成されたn+型基板101の上に、n+型基板101よりもn型不純物濃度が低くされたSiCからなるn−型ドリフト層102が形成されている。セル領域において、n−型ドリフト層102の表層部には、ストライプ状とされたp型ディープ層103が形成されており、図示していないが、その周囲を囲むようにp型層によって構成されるガードリングなどの外周耐圧構造が備えられている。

0054

p型ディープ層103は、n−型ドリフト層102に複数本が等間隔に配置されたストライプ状のトレンチ103a内に配置され、埋込エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ103aがディープトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。

0055

また、n−型ドリフト層102およびp型ディープ層103の上には、これらの表面に接触させられたショットキー電極104が形成されている。さらに、n+型基板101の裏面側には、オーミック電極105が形成されている。

0056

このように、JBSを半導体素子として備えるSiC半導体装置においても、トレンチ103a内への埋込エピタキシャル成長によってp型ディープ層103を形成している。このp型ディープ層103を形成する際にも、第1実施形態と同様のエッチバック方法を適用することができる。具体的に、図7A図7Dに基づいて、本実施形態にかかるSiC半導体装置の製造方法について説明する。

0057

図7Aに示す工程〕
まず、半導体基板として、ウェハ状のn+型基板101を用意する。そして、このn+型基板101の主表面上にSiCからなるn−型ドリフト層102を所望の膜厚でエピタキシャル成長させる。

0058

次に、n−型ドリフト層102の表面に図示しないマスクを配置し、マスクのうちのp型ディープ層103の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことにより、例えば幅が1μm以下、アスペクト比が2以上の深さのトレンチ103aを形成する。

0059

図7Bに示す工程〕
マスクを除去した後、p型SiC層110を成膜する。このとき、埋込エピにより、トレンチ103a内にp型SiC層110が埋め込まれることになるが、トレンチ103aを幅が狭いライン状で形成していることから、トレンチ103a内にp型SiC層110を確実に埋め込むことが可能になる。

0060

ただし、p型SiC層110のうちトレンチ103aとn−型ドリフト層102の表面よりも上に位置している部分の厚みについては、トレンチ103a内に埋め込まれる部分が発生する分、トレンチ103aと対応する部分において薄くなる。このため、p型SiC層110の表面は、トレンチ103aに埋め込まれた部分と対応する位置において凹み、トレンチ103aが形成されていない部分において突き出すような凹凸形状となる。

0061

図7Cに示す工程〕
p型SiC層110の表面を覆うように、犠牲層120を成膜したのち、リフローを行うことで犠牲層120を流動させて表面を平坦化する。犠牲層120の材料やリフローの条件については、第1実施形態と同様である。

0062

図7Dに示す工程〕
ドライエッチングによって犠牲層120と共にp型SiC層110のうちn−型ドリフト層102の表面より上に形成された部分が取り除かれるようにエッチバックする。このときのエッチバック方法についても、第1実施形態と同様である。これにより、トレンチ103a内にのみp型SiC層110が残り、p型ディープ層5が形成される。つまり、p型SiC層50の表面の凹凸にかかわらず、犠牲層120およびp型SiC層110が同じレートでエッチバックされることから、n−型ドリフト層102およびp型ディープ層103の表面が平坦面となるようにできる。

0063

この後の工程については図示しないが、n−型ドリフト層102およびp型ディープ層103の表面側に、ショットキー電極104を形成すると共に、n+型基板101の裏面側にオーミック電極105を形成するなどの工程を行う。これにより、本実施形態にかかるSiC半導体装置が完成する。

0064

以上説明したように、トレンチ103a内にp型ディープ層103が埋込エピタキシャル成長されることによって形成されるJBSを有するSiC半導体装置についても、第1実施形態と同様のエッチバック方法を適用できる。これにより、第1実施形態と同様の効果を得ることが可能となる。

0065

(第3実施形態)
第3実施形態について説明する。本実施形態は、エピタキシャル成長時に生じるステップバンチングによる凹凸を平坦化する際に、第1、第2実施形態と同様の工程を行うものである。

0066

例えば、第1実施形態で説明した図1に示されるSiC半導体装置は、図2Aに示したように、n+型基板1の主表面上にSiCからなるn−型ドリフト層2などを所望の膜厚でエピタキシャル成長させる。このときに、ステップバンチングによる凹凸が形成され得るため、それを平坦化する。具体的には、図8A図8Dに示す工程を行う。

0067

まず、図8Aに示すように、n+型基板1を用意する。そして、図8Bに示すように、n+型基板1の主表面上にSiCからなるn−型ドリフト層2をエピタキシャル成長させる。このとき、n+型基板1がオフ角を有するオフ基板とされていることから、その上に形成されるn−型ドリフト層2の表面は、ステップバンチングに起因する凹凸が形成された凹凸面2aとなる。

0068

このため、図8Cに示すように、n−型ドリフト層2の凹凸面2aを覆うように犠牲層60を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での950〜1100℃のリフローによって犠牲層60を流動させて表面を平坦化する。犠牲層60については、第1実施形態と同様、流動性のある酸化膜となるPSG、BPSGもしくはSOG等を用いることができる。

0069

そして、図8Dに示すように、ドライエッチングによって犠牲層60と共にn−型ドリフト層2のうちの凹凸面2a側を部分的に取り除くようにエッチバックする。このとき、犠牲層60とn−型ドリフト層2とのエッチング選択比が1となるように、つまり犠牲層60とn−型ドリフト層2が等しいレートでエッチングされるようにエッチバックする。エッチング条件については、例えば第1実施形態と同様の条件とすることができる。これにより、n−型ドリフト層2の表面を平坦面とすることが可能となる。

0070

以上説明したように、n+型基板1の主表面上にSiCからなるn−型ドリフト層2を形成したときにステップバンチングによる凹凸ができた際にも、犠牲層60を成膜したのち、犠牲層60と共にn−型ドリフト層2を選択比が1となるエッチバックを施す。これにより、n−型ドリフト層2の表面の凹凸を取り除くことができ、当該表面を平坦化することが可能となる。

0071

なお、ここでは、n−型ドリフト層2の表面を平坦化する場合について説明したが、n−型ドリフト層2の上に形成されるp型ベース領域3やn+型ソース領域4の平坦化を行う場合にも、犠牲層60を用いた選択比1となるエッチバックを施すようにしても良い。また、n−型ドリフト層2とp型ベース領域3およびn+型ソース領域4のいずれか1つのみ平坦化を行うようにしても良いし、いずれか複数の平坦化を行うようにしても良い。

0072

(第4実施形態)
第4実施形態について説明する。本実施形態は、不純物のイオン注入を行った後に活性化アニール処理を行ったときに生じるステップバンチングによる凹凸を平坦化する際に、第1、第2実施形態と同様の工程を行うものである。ここでは、その一例として、JBSを例に挙げて説明する。

0073

図9に示すように、本実施形態にかかるSiC半導体装置も、第2実施形態と同様、JBSが備えられている。JBSは、n+型基板101を用いて形成されている。n+型基板101の上には、n+型基板101よりもn型不純物濃度が低くされたSiCからなるn−型ドリフト層102が形成されている。これらn+型基板1およびn−型ドリフト層102によって構成されたSiC半導体基板のセル部にJBSが形成されていると共に、その外周領域に図示しない終端構造が形成されることで本実施形態のSiC半導体装置が構成されている。

0074

具体的には、n−型ドリフト層102の表層部にp型ディープ層103が複数本等間隔に配置されてストライプ状とされている。そして、n−型ドリフト層102およびp型ディープ層103の表面上には、例えばMo(モリブデン)にて構成されたショットキー電極104が形成されている。ショットキー電極104は、n−型ドリフト層102に対してショットー接触させられている。また、n−型ドリフト層102の表面には、例えばシリコン酸化膜などで構成された絶縁膜106が形成されており、ショットキー電極104は、この絶縁膜106の上に形成されている。そして、絶縁膜106のうちセル部に部分的に形成された開口部106aを通じて、ショットキー電極104がn−型ドリフト層102およびp型ディープ層103の表面に接触させられている。

0075

さらに、開口部106aの外縁に沿ってp型リサーフ層107が形成されている。このp型リサーフ層107の更に外周に図示しないガードリングなどが備えられることで外周耐圧構造が備えられている。そして、n+型基板101の裏面と接触するように、例えばNi(ニッケル)、Ti(チタン)、Mo、Au(金)等により構成されたオーミック電極105が形成されることで、JBSを備えたSiC半導体装置が構成されている。

0076

このように構成されるSiC半導体装置では、例えばn+型基板101の上にn−型ドリフト層102をエピタキシャル成長させたのち、イオン注入を行い、活性化アニール処理を行うことで、p型ディープ層103やp型リサーフ層107を形成することができる。このときに、ステップバンチングに起因する凹凸が形成され得るため、それを平坦化する。具体的には、図10A図10Dに示す工程を行う。

0077

まず、図10Aに示すように、n+型基板101を用意したのち、n+型基板101の主表面上にSiCからなるn−型ドリフト層102をエピタキシャル成長させる。さらに、図示しないマスクを用いてp型ディープ層103の形成予定領域にp型不純物をイオン注入する。なお、ここではp型ディープ層103のみしか図示していないが、このときに同時にp型リサーフ層107の形成予定領域にもp型不純物をイオン注入している。そして、活性化アニール処理を行う。このとき、n+型基板1がオフ角を有するオフ基板とされており、その上に形成されるn−型ドリフト層102にもそれが引き継がれている。このため、図10Bに示すように、アニール処理によって、p型ディープ層103やp型リサーフ層107の表面を含めn−型ドリフト層102の表面に、ステップバンチングに起因する凹凸が形成された凹凸面102aが形成される。

0078

このため、図10Cに示すように、p型ディープ層103の表面を含めてn−型ドリフト層102の凹凸面102aを覆うように犠牲層60を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での950〜1100℃のリフローによって犠牲層60を流動させて表面を平坦化する。犠牲層60については、第1実施形態と同様、流動性のある酸化膜となるPSG、BPSGもしくはSOG等を用いることができる。

0079

そして、図10Dに示すように、ドライエッチングによって犠牲層60と共にp型ディープ層103等の表面を含めてn−型ドリフト層102のうちの凹凸面102a側を部分的に取り除くようにエッチバックする。このとき、犠牲層60とn−型ドリフト層102およびp型ディープ層103等とのエッチング選択比が1となるように、つまり犠牲層60とn−型ドリフト層102およびp型ディープ層103等とが等しいレートでエッチングされるようにエッチバックする。エッチング条件については、例えば第1実施形態と同様の条件とすることができる。これにより、n−型ドリフト層102およびp型ディープ層103等の表面を平坦面とすることが可能となる。

0080

以上説明したように、イオン注入後に活性化アニール処理を行ってステップバンチングに起因する凹凸ができた際にも、犠牲層60を成膜したのち、犠牲層60と共にn−型ドリフト層102およびp型ディープ層103等を選択比1でエッチバックする。これにより、n−型ドリフト層102およびp型ディープ層103等の表面の凹凸を取り除くことができ、当該表面を平坦化することが可能となる。

0081

(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

0082

例えば、上記第1実施形態では、下地層としてn+型基板1の上にn−型ドリフト層2、p型ベース領域3およびn+型ソース領域4を形成した構造を例に挙げた。同様に、第2実施形態では、下地層としてn+型基板101の上にn−型ドリフト層102を形成した構造を例に挙げた。しかしながら、これは単なる一例を挙げたに過ぎず、下地層に対してトレンチを形成したのち、トレンチに対してSiC層を埋込エピタキシャル成長させ、SiC層のうちの下地層の表面よりも上の部分をエッチバックする構成であれば、他の構造であってもよい。

0083

また、上記第1、第2実施形態では、犠牲層と共にSiC層をエッチバックしたときに、下地層に形成したトレンチ内にのみSiC層が残る構造について説明した。しかしながら、これも一例を示したに過ぎず、SiC層の一部が下地層の表面上に残る構造であっても良い。このような構造においても、上記したエッチバック方法を適用することでSiC層の表面を平坦面とすることが可能になる。

0084

また、上記第3、第4実施形態では、オフ角を有するオフ基板にて構成された半導体基板が用いられている場合において、その上にエピタキシャル成長させられたSiC層の表面の凹凸面、もしくは、イオン注入にて不純物層を形成した凹凸面の平坦化の一例を示した。しかしながら、これらも一例を示したに過ぎず、同様の凹凸面が形成される場合のSiC半導体装置の製造方法に対して適用されても良い。

0085

また、上記第1、第3実施形態等では、SiC半導体装置に備えられる半導体素子として縦型MOSFETを例に挙げて説明したが、縦型MOSFETに限らず他の半導体素子を形成するものであっても良い。さらに、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETとしても良い。また、上記説明では、半導体素子としてMOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のMOSFETとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。

0086

なお、結晶方位を示す場合、本来ならば所望の数字の上にバー(−)を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

0087

1、101 n+型基板
2、102 n−型ドリフト層
3 p型ベース領域
4 n+型ソース領域
5、103 p型ディープ層
5a、103aトレンチ
8ゲート電極
9ソース電極
11ドレイン電極
60、120 犠牲層

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ