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技術 回路装置、物理量測定装置、電子機器及び移動体

出願人 セイコーエプソン株式会社
発明者 羽田秀生牧克彦堤昭夫
出願日 2016年9月27日 (4年1ヶ月経過) 出願番号 2016-187914
公開日 2018年4月5日 (2年7ヶ月経過) 公開番号 2018-056677
状態 未査定
技術分野 パルスの操作 電気機械共振器を用いた発振回路
主要キーワード 物理量情報 二分割法 振動タイプ デジタルフィルター処理 バイナリーサーチ 真ん中付近 ウェアラブル機器 受信音波
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年4月5日)のものです。
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図面 (20)

課題

時間又は物理量の動的な変化に対応可能な時間デジタル変換の実現、或いは時間デジタル変換の変換時間の短縮化を図れる回路装置等の提供。

解決手段

回路装置は、第1のクロック周波数f1の第1のクロック信号CK1と、第1のクロック周波数f1とは異なる第2のクロック周波数f2の第2のクロック信号CK2とが入力され、第1の信号STAと第2の信号STP遷移タイミング時間差デジタル値に変換する時間デジタル変換回路を含む。時間デジタル変換回路は、第1の信号STAに対応して信号レベル遷移する第2の信号STPと、第2のクロック信号CK2との位相比較を行い、位相比較の結果に基づいて、第1の信号STAの信号レベルを遷移させる第1のクロック信号CK1のクロックサイクルを指定するクロックサイクル指定情報CIN)を更新する。

概要

背景

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は第1の信号(例えばスタート信号)と第2の信号(例えばストップ信号)の遷移タイミング時間差をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜4に開示される従来技術が知られている。

概要

時間又は物理量の動的な変化に対応可能な時間デジタル変換の実現、或いは時間デジタル変換の変換時間の短縮化をれる回路装置等の提供。回路装置は、第1のクロック周波数f1の第1のクロック信号CK1と、第1のクロック周波数f1とは異なる第2のクロック周波数f2の第2のクロック信号CK2とが入力され、第1の信号STAと第2の信号STPの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含む。時間デジタル変換回路は、第1の信号STAに対応して信号レベル遷移する第2の信号STPと、第2のクロック信号CK2との位相比較を行い、位相比較の結果に基づいて、第1の信号STAの信号レベルを遷移させる第1のクロック信号CK1のクロックサイクルを指定するクロックサイクル指定情報CIN)を更新する。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のクロック周波数の第1のクロック信号と、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、第1の信号と第2の信号の遷移タイミング時間差デジタル値に変換する時間デジタル変換回路を含み、前記時間デジタル変換回路は、前記第1の信号に対応して信号レベル遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて、前記第1の信号の信号レベルを遷移させる前記第1のクロック信号のクロックサイクルを指定するクロックサイクル指定情報更新することを特徴とする回路装置

請求項2

請求項1に記載の回路装置において、前記時間デジタル変換回路は、前記クロックサイクル指定情報に基づき指定される前記第1のクロック信号のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて前記クロックサイクル指定情報を更新し、前記クロックサイクル指定情報に基づいて前記時間差のデジタル値を出力することを特徴とする回路装置。

請求項3

請求項1又は2に記載の回路装置において、前記時間デジタル変換回路は、第2の更新期間では、第1の更新期間において更新された前記クロックサイクル指定情報に基づき指定される前記第1のクロック信号のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行うことを特徴とする回路装置。

請求項4

請求項1乃至3のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、前記第2の信号と前記第2のクロック信号との位相比較において、前記第2の信号の方が前記第2のクロック信号よりも位相遅れていると判断した場合には、前記クロックサイクル指定情報により表されるクロックサイクル指定値を増加させる更新を行い、前記第2の信号の方が前記第2のクロック信号よりも位相が進んでいると判断した場合には、前記クロックサイクル指定値を減少させる更新を行うことを特徴とする回路装置。

請求項5

請求項1乃至4のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号の位相同期イミングから、前記第1のクロック信号のクロックサイクルのカウント処理を開始し、前記クロックサイクル指定情報に基づき指定されるクロックサイクルになった場合に、前記第1の信号の信号レベルを遷移させることを特徴とする回路装置。

請求項6

請求項5に記載の回路装置において、前記位相同期タイミングは、前記第1のクロック信号と前記第2のクロック信号の遷移タイミングが一致するタイミング、又は、前記第1のクロック信号と前記第2のクロック信号の位相の前後関係が入れ替わるタイミングであることを特徴とする回路装置。

請求項7

請求項1乃至6のいずれか一項に記載の回路装置において、前記第1のクロック信号は、第1の発振子を用いて生成されるクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されるクロック信号であることを特徴とする回路装置。

請求項8

請求項1乃至7のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、前記第2の信号及び前記第2のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第2の信号と前記第2のクロック信号との位相比較を行うことを特徴とする回路装置。

請求項9

請求項1乃至8のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、前記クロックサイクル指定情報が記憶されるクロックサイクル指定レジスターと、前記第1のクロック信号のクロックサイクルのカウント処理を行うクロックサイクルカウンターと、前記第1の信号と前記第2の信号の前記時間差に対応する前記デジタル値を求める演算処理を行う処理部と、を含むことを特徴とする回路装置。

請求項10

請求項9に記載の回路装置において、前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号が入力され、リセット信号を前記クロックサイクルカウンターに出力する第1の位相検出器と、前記第2の信号と前記第2のクロック信号が入力され、位相比較結果の信号を前記処理部に出力する第2の位相検出器と、前記クロックサイクルカウンターからのクロックサイクル値と、前記クロックサイクル指定レジスターの前記クロックサイクル指定情報により表されるクロックサイクル指定値との一致判定を行う一致判定部と、を含むことを特徴とする回路装置。

請求項11

請求項1乃至10のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、前記クロックサイクル指定情報と、前記クロックサイクル指定情報の更新期間での前記第1のクロック信号又は前記第2のクロック信号のクロック数情報とに基づいて、前記時間差を前記デジタル値に変換する処理を行うことを特徴とする回路装置。

請求項12

請求項1乃至11のいずれか一項に記載の回路装置と、前記第1のクロック信号を生成するための第1の発振子と、前記第2のクロック信号を生成するための第2の発振子と、を含むことを特徴とする物理量測定装置

請求項13

請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする電子機器

請求項14

請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする移動体

技術分野

0001

本発明は、回路装置物理量測定装置電子機器及び移動体等に関する。

背景技術

0002

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は第1の信号(例えばスタート信号)と第2の信号(例えばストップ信号)の遷移タイミング時間差をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜4に開示される従来技術が知られている。

先行技術

0003

特開2009−246484号公報
特開2007−110370号公報
特開2010−119077号公報
特開平5−87954号公報

発明が解決しようとする課題

0004

特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

0005

しかしながら、半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。一方、特許文献4の従来技術では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、時間又は時間に基づく物理量が動的に変化した場合に、当該変化への追従が難しかったり、時間デジタル変換の変換時間が長くなってしまうなどの課題がある。

0006

本発明の幾つかの態様によれば、時間又は物理量の動的な変化に対応可能な時間デジタル変換の実現、或いは時間デジタル変換の変換時間の短縮化を図れる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

課題を解決するための手段

0007

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

0008

本発明の一態様は、第1のクロック周波数の第1のクロック信号と、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、第1の信号と第2の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含み、前記時間デジタル変換回路は、前記第1の信号に対応して信号レベル遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて、前記第1の信号の信号レベルを遷移させる前記第1のクロック信号のクロックサイクルを指定するクロックサイクル指定情報更新する回路装置に関係する。

0009

本発明の一態様によれば、クロック周波数が異なる第1、第2のクロック信号が入力され、第1、第2の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換処理が行われる。この場合に本発明の一態様では、第1の信号の信号レベルが遷移し、当該第1の信号に対応して第2の信号レベルが遷移すると、第2の信号と第2のクロック信号との位相比較が行われる。そして位相比較の結果に基づいて、第1の信号の信号レベルを遷移させる第1のクロック信号のクロックサイクルを指定するクロックサイクル指定情報が更新される。このようにクロックサイクル指定情報を更新して行く時間デジタル変換処理を行うことで、時間又は物理量の動的な変化に対応可能な時間デジタル変換の実現や、或いは時間デジタル変換の変換時間の短縮化等を図れるようになる。

0010

また本発明の一態様では、前記時間デジタル変換回路は、前記クロックサイクル指定情報に基づき指定される前記第1のクロック信号のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて前記クロックサイクル指定情報を更新し、前記クロックサイクル指定情報に基づいて前記時間差のデジタル値を出力してもよい。

0011

このようにすれば、クロックサイクル指定情報により指定されるクロックサイクルで、第1の信号の信号レベルを遷移させ、これにより遷移する第2の信号と第2のクロック信号との位相比較を行って、クロックサイクル指定情報を更新するというように、クロックサイクル指定情報を順次に更新して行くことが可能になる。

0012

また本発明の一態様では、前記時間デジタル変換回路は、第2の更新期間では、第1の更新期間において更新された前記クロックサイクル指定情報に基づき指定される前記第1のクロック信号のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行ってもよい。

0013

このように各更新期間でクロックサイクル指定情報を更新して行くことで、各更新期間において第1の信号が遷移するクロックサイクルを、動的に変化させることが可能になり、時間又は物理量の動的な変化に対応可能な時間デジタル変換等を実現できる。

0014

また本発明の一態様では、前記時間デジタル変換回路は、前記第2の信号と前記第2のクロック信号との位相比較において、前記第2の信号の方が前記第2のクロック信号よりも位相遅れていると判断した場合には、前記クロックサイクル指定情報により表されるクロックサイクル指定値を増加させる更新を行い、前記第2の信号の方が前記第2のクロック信号よりも位相が進んでいると判断した場合には、前記クロックサイクル指定値を減少させる更新を行ってもよい。

0015

このようにすれば、第2の信号と第2のクロック信号の位相関係を判断して、クロックサイクル指定値を増加させたり減少させる更新を実現できる。

0016

また本発明の一態様では、前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号の位相同期イミングから、前記第1のクロック信号のクロックサイクルのカウント処理を開始し、前記クロックサイクル指定情報に基づき指定されるクロックサイクルになった場合に、前記第1の信号の信号レベルを遷移させてもよい。

0017

このようにすれば、位相同期タイミングを起点として、クロックサイクルのカウント処理を開始し、クロックサイクル指定情報により指定されるクロックサイクルで、第1の信号の信号レベルを遷移させることができる。

0018

また本発明の一態様では、前記位相同期タイミングは、前記第1のクロック信号と前記第2のクロック信号の遷移タイミングが一致するタイミング、又は、前記第1のクロック信号と前記第2のクロック信号の位相の前後関係が入れ替わるタイミングであってもよい。

0019

このようにすれば、第1、第2のクロック信号の遷移タイミングが一致するタイミング、又は第1、第2のクロック信号の位相の前後関係が入れ替わるタイミングを起点として、クロックサイクル指定情報に基づき指定されるクロックサイクルで、第1の信号の信号レベルを遷移させることができる。

0020

また本発明の一態様では、前記第1のクロック信号は、第1の発振子を用いて生成されるクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されるクロック信号であってもよい。

0021

このように第1、第2の発振子により生成された第1、第2のクロック信号を用いて時間デジタル変換を行うことで、より精度の高い時間デジタル変換を実現できる。

0022

また本発明の一態様では、前記時間デジタル変換回路は、前記第2の信号及び前記第2のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第2の信号と前記第2のクロック信号との位相比較を行ってもよい。

0023

このようにすれば一方の信号に基づき他方の信号をサンプリングすることで得られた電圧レベルを用いて、第2の信号と第2のクロック信号の位相関係を判断できるようになる。

0024

また本発明の一態様では、前記時間デジタル変換回路は、前記クロックサイクル指定情報が記憶されるクロックサイクル指定レジスターと、前記第1のクロック信号のクロックサイクルのカウント処理を行うクロックサイクルカウンターと、前記第1の信号と前記第2の信号の前記時間差に対応する前記デジタル値を求める演算処理を行う処理部と、を含んでもよい。

0025

このようにすれば、クロックサイクル指定情報をクロックサイクル指定レジスターに記憶しながら、第1のクロック信号のクロックサイクルのカウント処理をクロックサイクルカウンターで行って、第1、第2の信号の時間差に対応するデジタル値を処理部により求めることが可能になる。

0026

また本発明の一態様では、前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号が入力され、リセット信号を前記クロックサイクルカウンターに出力する第1の位相検出器と、前記第2の信号と前記第2のクロック信号が入力され、位相比較結果の信号を前記処理部に出力する第2の位相検出器と、前記クロックサイクルカウンターからのクロックサイクル値と、前記クロックサイクル指定レジスターの前記クロックサイクル指定情報により表されるクロックサイクル指定値との一致判定を行う一致判定部と、を含んでもよい。

0027

このようにすれば、第1、第2のクロック信号の位相比較を第1の位相検出器により行って、リセット信号をクロックサイクルカウンターに出力すると共に、第2の信号と第2のクロック信号の位相比較を第2の位相検出器により行って、位相比較結果の信号を処理部に出力できる。そしてクロックサイクル値とクロックサイクル指定値との一致判定を一致判定部で行って、例えば第1の信号の信号レベルを遷移させることが可能になる。

0028

また本発明の一態様では、前記時間デジタル変換回路は、前記クロックサイクル指定情報と、前記クロックサイクル指定情報の更新期間での前記第1のクロック信号又は前記第2のクロック信号のクロック数情報とに基づいて、前記時間差を前記デジタル値に変換する処理を行ってもよい。

0029

このようにクロックサイクル指定情報のみならず、クロック数情報を用いて、時間差をデジタル値に変換する処理を行えば、より精度の高い時間デジタル変換を実現できる。

0030

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第1のクロック信号を生成するための第1の発振子と、前記第2のクロック信号を生成するための第2の発振子と、を含む物理量測定装置に関係する。

0031

このように第1、第2の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。

0032

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

0033

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

図面の簡単な説明

0034

本実施形態の回路装置の構成例。
クロック周波数差を用いた時間デジタル変換手法の説明図。
信号STA、STPの関係を示す図。
信号STA、STPを用いた物理量測定の例を示す図。
本実施形態の回路装置の動作を説明する信号波形図。
本実施形態の回路装置の動作を説明する信号波形図。
本実施形態の回路装置の動作を説明する信号波形図。
クロックサイクル指定値の更新手法の説明図。
クロックサイクル指定値の更新手法の説明図。
時間デジタル変換回路の詳細な構成例。
位相検出器の構成例。
時間デジタル変換回路の詳細な動作を説明する信号波形図。
位相検出器の誤差成分についての説明図。
位相検出器の誤差成分についての説明図。
時間デジタル変換回路の伝達関数の例。
ノイズ特性シミュレーション結果。
同期化回路を設けた回路装置の構成例。
同期化回路の第1の構成例。
同期化回路の動作を説明する信号波形図。
同期化回路の第2の構成例。
本実施形態の変形例の手法を説明する信号波形図。
物理量測定装置の構成例。
電子機器の構成例。
移動体の構成例。

実施例

0035

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0036

1.回路装置
図1に本実施形態の回路装置10の構成例を示す。回路装置10は時間デジタル変換回路20を含む。また発振回路101、102を含むことができる。なお回路装置は図1の構成に限定されず、これらの一部の構成要素(例えば発振回路)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0037

時間デジタル変換回路20は、信号STA(第1の信号。例えばスタート信号)と信号STP(第2の信号。例えばストップ信号)の時間差をデジタル値DQに変換する。具体的には時間デジタル変換回路20は、クロック周波数f1(第1のクロック周波数)のクロック信号CK1(第1のクロック信号)と、クロック周波数f2(第2のクロック周波数)のクロック信号CK2(第2のクロック信号)が入力される。そしてこれらのクロック信号CK1、CK2を用いて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換して出力する。ここでクロック周波数f2はクロック周波数f1とは異なる周波数であり、例えばクロック周波数f1よりも低い周波数である。また信号STAと信号STPの遷移タイミングの時間差は、信号STAと信号STPのエッジ間(例えば立ち上がりエッジ間又は立ち下がりエッジ間)の時間差である。また時間デジタル変換回路20は、デジタル値DQのフィルター処理デジタルフィルター処理ローパスフィルター処理)を行い、フィルター処理後のデジタル値DQを出力してもよい。なお、時間デジタル変換回路20は、クロック周波数が異なる3つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第1、第2、第3のクロック信号が入力されて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換してもよい。

0038

時間デジタル変換回路20は、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行う。そして位相比較の結果に基づいて、信号STAの信号レベルを遷移させるクロック信号CK1のクロックサイクルを設定する。例えば、信号STAの信号レベルを遷移させるクロックサイクルを指定するクロックサイクル指定情報の更新を行う。

0039

このようにすれば、位相比較結果に応じて、クロックサイクル指定情報を順次に更新して、時間差に対応する最終的なデジタル値を求めることが可能になる。従って、時間又は物理量の動的な変化に対応可能な時間デジタル変換を実現できる。或いは時間デジタル変換の変換時間の短縮化を図ることもできる。

0040

具体的には時間デジタル変換回路20は、クロックサイクル指定情報に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいてクロックサイクル指定情報を更新する。このクロックサイクル指定情報に基づいて時間差のデジタル値DQを出力する。

0041

このようにすれば、順次に更新されるクロックサイクル指定情報で指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させることができる。そして、この信号STAに対応して信号レベルが遷移する信号STPとクロック信号CK2との位相比較を行うことで、クロックサイクル指定情報を更に更新できるようになり、時間又は物理量の動的な変化への対応や、或いは変換時間の短縮化を図れるようになる。

0042

ここで信号STPとクロック信号CK2の位相比較は、例えばクロック信号CK2に対して信号STPの位相が遅れているのか、進んでいるのかなどを判断する処理である。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。クロックサイクル指定情報は、例えば、信号STAの信号レベルを遷移させるクロック信号CK1のクロックサイクルが、何番目(何回目)に対応するクロックサイクルなのかを指定する情報である。クロックサイクル指定情報の更新は、例えば、信号STAの信号レベルを遷移させるクロックサイクルの値(クロックサイクル番号)を、信号STPとクロック信号CK2の位相比較の結果に基づいて、減少させたり、増加させる処理である。

0043

時間デジタル変換回路20は、クロックサイクル指定レジスター24、クロックサイクルカウンター26、処理部30を含むことができる。但し時間デジタル変換回路20はこのような構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0044

クロックサイクル指定レジスター24には、クロックサイクル指定情報が記憶される。クロックサイクル指定レジスター24は、例えばフリップフロップ回路メモリー素子などにより実現できる。クロックサイクルカウンター26は、クロック信号CK1のクロックサイクルのカウント処理を行う。例えばクロックサイクルカウンター26は、後述する各更新期間においてクロック信号CK1のクロックサイクルのカウント処理を行う。クロックサイクルカウンター26のカウント値は、例えば各更新期間の位相同期タイミングにおいてリセットされる。位相同期タイミングは、クロック信号CK1、CK2の遷移タイミング(エッジ)が一致するタイミング、又はクロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングである。処理部30は、時間デジタル変換についての演算処理を行う。例えば処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQを求める演算処理を行う。

0045

このようなクロックサイクル指定レジスター24、クロックサイクルカウンター26、処理部30を設けることで、クロックサイクル指定情報を順次に更新しながら時間差に対応するデジタル値を求める時間デジタル変換を、簡素な構成で実現できるようになる。なお、クロックサイクル指定レジスター24、クロックサイクルカウンター26、処理部30の詳細については後述する。

0046

発振回路101、102は、発振子XTAL1、XTAL2を発振させる回路である。例えば発振回路101(第1の発振回路)は、発振子XTAL1(第1の発振子)を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102(第2の発振回路)は、発振子XTAL2(第2の発振子)を発振させて、クロック周波数f2のクロック信号CK2を生成する。例えばクロック周波数はf1>f2の関係になる。

0047

発振回路101、102の各々は、発振子(XTAL1、XTAL2)の一端と他端の間に設けられる発振用バッファー回路インバータ回路)を含むことができる。バッファー回路は1又は複数段奇数段)のインバーター回路により構成できる。バッファー回路は、発振のイネーブルディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。発振回路101、102の各々は、発振子の一端と他端の間に設けられた帰還抵抗や、発振子の一端に接続される第1のキャパシター又は第1の可変容量回路や、発振子の他端に接続される第2のキャパシター又は第2の可変容量回路を含むことができる。可変容量回路を設けることで発振周波数微調整が可能になる。なお、発振子の一端及び他端の一方のみに、キャパシター又は可変容量回路を設けるようにしてもよい。

0048

発振子XTAL1、XTAL2は例えば圧電振動子である。具体的には発振子XTAL1、XTAL2は例えば水晶振動子である。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子XTAL1、XTAL2は、シンプルパッケージタイプ(SPXO)の振動子であってもよいし、恒温槽を備えるオーブン型タイプ(OCXO)、或いは恒温槽を備えない温度補償型タイプ(TCXO)の振動子であってもよい。また発振子XTAL1、XTAL2として、SAW(Surface Acoustic Wave)共振子シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。

0049

このように図1では、クロック信号CK1は、発振子XTAL1を用いて生成されるクロック信号であり、クロック信号CK2は、発振子XTAL2を用いて生成されるクロック信号である。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号CK1、CK2は、少なくともクロック周波数が異なっていればよく、例えばリングオシレーター回路などのクロック信号生成回路により生成されたクロック信号であってもよい。また発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。

0050

図2は、クロック周波数差を用いた時間デジタル変換手法の説明図である。t0で、クロック信号CK1、CK2の遷移タイミング(位相)が一致している。その後、t1、t2、t3・・・では、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TR(位相差)が、Δt、2Δt、3Δtというように長くなって行く。図2では、クロック間時間差を、TRの幅のパルス信号で表している。

0051

ここでクロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。本実施形態の時間デジタル変換手法では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。図2を例にとれば、クロック信号CK1、CK2の周波数差Δf=|f1−f2|を用いて時間をデジタル値に変換する。別の言い方をすれば、クロック信号CK1、CK2の周波数差Δf=|f1−f2|に対応する分解能Δtで時間をデジタル値に変換する。例えばノギス原理を利用して時間をデジタル値に変換する。分解能Δtは少なくとも|f1−f2|/(f1×f2)だけあればよく、実質的な分解能は|f1−f2|/(f1×f2)より小さくてもよい。

0052

図3は、信号STA(第1の信号、スタート信号)と信号STP(第2の信号、ストップ信号)の関係を示す図である。本実施形態の時間デジタル変換回路20は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。なお図3では、TDFは、信号STAと信号STPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAと信号STPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。

0053

図4は、信号STA、STPを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置10を含む物理量測定装置は、信号STAを用いて照射光(例えばレーザー光)を対象物(例えば車の周囲の物体)に出射する。そして対象物からの反射光受光により信号STPが生成される。例えば物理量測定装置は、受光信号波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

0054

或いは物理量測定装置は、信号STAを用いて送信音波(例えば超音波)を対象物(例えば生体)に送信する。そして対象物からの受信音波の受信により信号STPが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

0055

なお図3図4において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

0056

図5図7は本実施形態の回路装置10の動作を説明する信号波形図である。図5図7においてCCTはクロックサイクル値である。ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をCCT=0としている。このため次のクロックサイクルのクロックサイクル値はCCT=1になる。また図5図7では、CCTはクロック信号CK1のクロックサイクル値となっているが、クロック信号CK2のクロックサイクル値を用いてもよい。またCINはクロックサイクル指定情報である。以下ではCINが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。

0057

TMA、TMBは位相同期タイミングである。図5図7では位相同期タイミングは、クロック信号CK1、CK2の遷移タイミング(立ち上がりエッジ)が一致するタイミングとなっている。但し本実施形態はこれに限定されず、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。

0058

更新期間TPは位相同期タイミングTMA、TMBの間の期間である。本実施形態では更新期間TPにおいて、クロックサイクル指定値の例えば1回の更新が行われる。なお図5図7では説明の簡素化のために、更新期間TPでのクロック信号CK1のクロック数(クロックサイクル数)が14である場合を示している。しかし実際には、高い分解能に設定するために、更新期間TPでのクロック数を、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。例えば時間デジタル変換の分解能はΔt=|f1−f2|/(f1×f2)と表すことができる。従って、周波数差|f1−f2|が小さいほど、或いはf1×f2が大きいほど、分解能Δtは小さくなる。そして分解能Δtが小さくなれば、更新期間TPでのクロック数も大きくなる。

0059

図5の更新期間TP(第1の更新期間)では、クロックサイクル指定値がCIN=3になっている。従って、CIN=3で指定されるクロックサイクル(CCT=3)で信号STAの信号レベルを遷移させる。このように本実施形態ではクロックサイクル指定値CIN(広義にはクロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させている。そして、図3図4で説明したように、この信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFとなっている。

0060

一方、CIN=3で指定されるクロックサイクル(CCT=3)では、図2で説明したようにクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差は、TR=CIN×Δt=3Δtになっている。

0061

この場合に本実施形態では、図5のA1に示すように、信号STPとクロック信号CK2の位相比較を行う。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号を他方の信号でサンプリングすることで実現できる。例えば信号STPをクロック信号CK2でサンプリングしたり、これとは逆にクロック信号CK2を信号STPでサンプリングすることで、位相比較を実現する。

0062

そして図5のA1では、信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がLレベル(第1の電圧レベル)になっている。或いはクロック信号CK2を信号STPでサンプリングしてもよく、この場合には位相比較結果はHレベル(第2の電圧レベル)になる。この位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断する。別の言い方をすれば、図5のA1ではTDF>TR=3Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TR=3Δtよりも長くなっている。この場合には、クロックサイクル指定値CINを増加させる更新を行う。

0063

図6の更新期間TP(第2の更新期間)では、クロックサイクル指定値がCIN=9になっている。例えば図5に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=3から増加させる更新が行われることで、CIN=9に更新されている。従って、CIN=9で指定されるクロックサイクル(CCT=9)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。

0064

一方、CIN=9で指定されるクロックサイクル(CCT=9)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=9Δtになっている。

0065

そして本実施形態では、図6のA2に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がHレベルになっているため、信号STPの方がクロック信号CK2よりも位相が進んでいると判断する。別の言い方をすれば、図6のA2ではTDF<TR=9Δtとなっており、時間差TDFの方がクロック間時間差TR=9Δtよりも短くなっている。この場合には、クロックサイクル指定値CINを減少させる更新を行う。

0066

図7の更新期間TP(第3の更新期間)では、クロックサイクル指定値がCIN=6になっている。例えば図6に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=9から減少させる更新が行われることで、CIN=6に更新されている。従って、CIN=6で指定されるクロックサイクル(CCT=6)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。

0067

一方、CIN=6で指定されるクロックサイクル(CCT=6)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=6Δtになっている。

0068

そして本実施形態では、図7のA3に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に図7のA3では信号STPとクロック信号CK2の遷移タイミング(位相)は一致(略一致)している。別の言い方をすれば、図7のA3ではTDF=TR=6Δtとなっている。従って、この場合には、信号STA、STPの時間差TDFを変換したデジタル値として、DQ=TR=6Δtに対応するデジタル値を最終結果として出力する。

0069

なお、図5図7では説明を簡素化するために、各更新期間でのクロックサイクル指定値CINの増減値を、1よりも大きな値にしているが、実際には、Δシグマ型のA/D変換のように、クロックサイクル指定値CINの増減値は、例えば1又は1以下というように小さな値とすることができる。また図7のA3において、信号STPとクロック信号CK2の遷移タイミングが略一致した後も、クロックサイクル指定値CINを更新して行き、例えばCINが6、7、6、7・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値DQは、6Δtと7Δtの間の値(例えば6.5×Δtなど)とすることができる。このように本実施形態の手法によれば、Δシグマ型のA/D変換のように、実質的な分解能を小さくすることもできる。

0070

以上のように本実施形態では、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいて、信号STAの信号レベルを遷移させるクロックサイクル指定値CINを更新している。

0071

具体的にはクロックサイクル指定値CINで指定されるクロックサイクルで信号STAの信号レベルを変化させる。例えば図5ではCIN=3で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図6ではCIN=9で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図7も同様である。

0072

そして信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値CINを更新する。例えば図5では、信号STAの方がクロック信号CK2よりも位相が遅れているという位相比較結果であったため、図5のCIN=3が、図6ではCIN=9に更新されている。図6では、信号STAの方がクロック信号CK2よりも位相が進んでいるという位相比較結果であったため、図6のCIN=9が、図7ではCIN=6に更新されている。このようにして更新されるクロックサイクル指定値CINの最終的な値が、信号STA、STPの時間差TDFのデジタル値DQとして出力される。

0073

図8図9はクロックサイクル指定値CINの更新手法の説明図である。本実施形態では時間デジタル変換回路20は、第2の更新期間では、第1の更新期間において更新されたクロックサイクル指定値CIN(クロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行う。

0074

例えば図8において、更新期間TP1(第1の更新期間)では、クロック信号CK2と信号STPとの位相比較結果に基づいて、クロックサイクル指定値CINを更新する。次の更新期間TP2(第2の更新期間)では、更新期間TP1において更新されたクロックサイクル指定値CINに基づき指定されるクロックサイクルで、信号STAの信号レベルを遷移させる。そして更新期間TP2では、信号STAに対応して信号レベルが変化する信号STPとクロック信号CK2との位相比較結果に基づいて、クロックサイクル指定値CINを更新する。次の更新期間TP3(第3の更新期間)では、更新期間TP2において更新されたクロックサイクル指定値CINに基づき指定されるクロックサイクルで、信号STAの信号レベルを遷移させる。そして更新期間TP3では、信号STAに対応して信号レベルが変化する信号STPとクロック信号CK2との位相比較結果に基づいて、クロックサイクル指定値CINを更新する。

0075

このように本実施形態では、各更新期間においてクロックサイクル指定値CINを更新して行く。このようにクロックサイクル指定値CINが更新されることで、各更新期間において信号STAが遷移するクロックサイクルが動的に変化するようになる。例えば図5図6では、CINが3から9に変化することで、信号STAが遷移するクロックサイクルも、CCT=3から9に変化し、図6図7では、CINが9から6に変化することで、信号STAが遷移するクロックサイクルも、CCT=9から6に変化する。このように、クロックサイクル指定値CINを更新して、信号STAが遷移するクロックサイクルを動的に変化させて行く。そして図7に示すように、信号STA、STPの時間差TDFと、クロック信号CK1、CK2のクロック間時間差TRとが一致又は略一致するようなクロックサイクル指定値CINを求める。そして求められた最終的なクロックサイクル指定値CINを、時間差TDFのデジタル値DQとして出力する。このようにすることで、時間又は物理量の動的な変化に対応可能な時間デジタル変換を実現できる。また前述の特許文献4の従来手法に比べて、時間デジタル変換の変換時間の短縮化も図れる。

0076

また本実施形態では時間デジタル変換回路20は、信号STPとクロック信号CK2との位相比較において、信号STPの方がクロック信号CK2よりも位相が遅れていると判断した場合には、クロックサイクル指定値CINを増加させる更新を行う。例えば図9のB1では、信号STPの方がクロック信号CK2よりも位相が遅れている。例えば信号STPの遷移タイミング(立ち上がり)の方が、クロック信号CK2の遷移タイミング(立ち上がり)よりも時間的に遅くなっている。従って、この場合にはCINを増加させる更新が行われる。例えば図5のA1では、信号STPの方がクロック信号CK2よりも位相が遅れている。このため、CIN=3をCIN=9に増加する更新が行われる。これにより図6では、CIN=9で指定されるクロックサイクルで、信号STAの信号レベルが遷移するようになる。

0077

また時間デジタル変換回路20は、信号STPとクロック信号CK2との位相比較において、信号STPの方がクロック信号CK2よりも位相が進んでいると判断した場合には、クロックサイクル指定値CINを減少させる更新を行う。例えば図9のB2では、信号STPの方がクロック信号CK2よりも位相が進んでいる。例えば信号STPの遷移タイミングの方が、クロック信号CK2の遷移タイミングよりも時間的に早くなっている。従って、この場合にはCINを減少させる更新が行われる。例えば図6のA2では、信号STPの方がクロック信号CK2よりも位相が進んでいる。このため、CIN=9をCIN=6に減少する更新が行われる。これにより図7では、CIN=6で指定されるクロックサイクルで、信号STAの信号レベルが遷移するようになる。

0078

このようにすれば、各更新期間において、クロック信号CK2に対して信号STPの位相が遅れているか進んでいるかを判断することで、クロックサイクル指定値CINを増加させるか、減少させるかを決定できるようになる。そして、このように位相比較結果に基づきクロックサイクル指定値CINを増減させる更新を行ってゆくことで、信号STA、STPの時間差TDFに対応する最終的なデジタル値を求めることが可能になる。

0079

なお図5図6では、クロックサイクル指定値CINを3から9に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ増加させる更新を行う。例えばGK≦1となるゲイン係数をGKとした場合に、クロックサイクル指定値CINを+GKする更新を行う。例えばGK=0.1である場合には、例えば+GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけインクリメントされることになる。

0080

また図6図7では、クロックサイクル指定値CINを9から6に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ減少させる更新を行う。例えば、クロックサイクル指定値CINを−GKする更新を行う。例えばGK=0.1である場合には、例えば−GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけデクリメントされることになる。

0081

また時間デジタル変換回路20は、図5図6図7に示すように、クロック信号CK1、CK2の位相同期タイミングTMAから、クロック信号CK1のクロックサイクルのカウント処理を開始する。このクロックサイクルのカウント処理は、例えば図1のクロックサイクルカウンター26により行われる。そして時間デジタル変換回路20は、図5図7に示すように、クロックサイクル指定値CINに基づき指定されるクロックサイクルになった場合に、信号STAの信号レベルを遷移させる。例えば図5では、CIN=3であるため、クロックサイクルがCCT=3になった場合に、信号STAの信号レベルを遷移させている。図6では、CIN=9であるため、クロックサイクルがCCT=9になった場合に、信号STAの信号レベルを遷移させる。図7も同様である。

0082

このようにすれば、各更新期間の位相同期タイミングTMAからクロックサイクルのカウント処理を開始し、クロックサイクル指定値CINで指定されるクロックサイクルになったか否かを判断して、信号STAの信号レベルを遷移させることできる。従って、更新期間ごとに、信号STAの信号レベルが遷移するクロックサイクルを動的に変化させながら、クロックサイクル指定値CINを更新して行き、時間差TDFに対応する最終的なデジタル値を求めることが可能になる。

0083

ここで位相同期タイミングは、クロック信号CK1、CK2の遷移タイミングが一致するタイミングでもあってもよいし、位相の前後関係が入れ替わるタイミングであってもよい。この点については後述の図13図15において詳細に説明する。

0084

また本実施形態では、図1に示すように、クロック信号CK1、CK2は、各々、発振子XTAL1、XTAL2を用いて生成されるクロック信号になっている。このように、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間(物理量)の測定の精度を大幅に向上できる。

0085

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。

0086

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号CK1、CK2の周波数差を小さくすることで、分解能についても高めることができる。

0087

例えばクロック信号CK1、CK2の周波数差をΔf=|f1−f2|=1MHzとし、f1、f2を100MHz程度とすれば、図2で説明した時間測定の分解能Δt=|f1−f2|/(f1×f2)を、100ps(ピコセカンド)程度とすることができる。同様に、f1、f2を100MHz程度とし、Δf=100kHz、10kHz、1kHzとすれば、各々、分解能をΔt=10ps、1ps、0.1ps程度とすることができる。そして、発振子XTAL1、XTAL2の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。

0088

また前述した特許文献4の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第2のクロックパルスとストップ信号の位相比較結果をフィードバックする構成とはなっておらず、第1、第2のクロックパルスのエッジが一致する同期点のタイミングから、時間計測開始タイミングを順次に遅らせて行く構成となっている。従って、時間又は物理量の動的変化に追従する時間デジタル変換を実現することは難しい。また、各時間計測は、第1、第2のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。また、この従来手法では、第1、第2のクロックパルスのエッジが、同期点のタイミングにおいて厳密に一致する必要がある。従って、第1のクロックパルスと第2のクロックパルスのクロック周波数の関係が、同期点のタイミングにおいてエッジが一致しないような周波数の関係である場合には、時間デジタル変換の実現が困難になる。別の言い方をすれば、第1、第2のクロックパルスのエッジが一致したとされる同期点のタイミングにおいて、第1のクロックパルスのエッジと第2のクロックパルスのエッジとがずれていた場合には、このエッジのずれは、変換誤差になってしまう。

0089

これに対して本実施形態の手法では、クロックサイクル指定値CINが更新されて、この更新されたクロックサイクル指定値CINがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図7のA3に示すように、測定対象の時間(時間差TDF)に対応するクロックサイクル指定値CINに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値CINを順次に更新することで、このような動的な変化に対応することができる。

0090

また本実施形態の手法では、信号STPとクロック信号CK2の位相比較結果に基づいてクロックサイクル指定値CINを順次に更新して行き、最終的なクロックサイクル指定値CINに基づいてデジタル値DQを求めることができる。従って、従来手法に比べて、時間デジタル変換の変換時間の短縮化を図れる。

0091

また本実施形態の手法では、後に詳述するように、位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。即ち、クロック信号CK1、CK2のクロック周波数の関係が、位相同期タイミングにおいて遷移タイミングが一致しないような周波数の関係となっている場合にも、時間デジタル変換を実現できるという利点がある。

0092

例えば位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングを厳密に一致させるためには、N/f1=M/f2の関係を満たす必要がある。ここでf1、f2はクロック信号CK1、CK2のクロック周波数であり、N、Mは、各々、更新期間でのクロック信号CK1、CK2のクロック数であり、2以上の整数である。ところが、図1の発振子XTAL1、XTAL2によるクロック周波数f1、f2を、N/f1=M/f2の関係を厳密に満たすような周波数に設定することは、実際には難しい。このため、前述の従来手法では、適正な時間デジタル変換の実現が難しくなったり、変換誤差の問題が生じてしまう。

0093

これに対して本実施形態の手法では、N/f1=M/f2の関係を厳密に満たさない場合にも、後述するように適正な時間デジタル変換を実現できる。例えば本実施形態の手法によれば、位相同期タイミングにおいて、クロック信号CK1、CK2の遷移タイミングが一致していなくても、それによる誤差成分についても低減できるため、従来手法に比べて、高精度の時間デジタル変換を実現できる。

0094

2.時間デジタル変換回路の詳細な構成
図10に時間デジタル変換回路20の詳細な構成例を示す。時間デジタル変換回路20は、クロックサイクル指定値CIN(クロックサイクル指定情報)が記憶されるクロックサイクル指定レジスター24と、クロック信号CK1のクロックサイクルのカウント処理を行うクロックサイクルカウンター26と、処理部30を含む。クロックサイクル指定レジスター24に記憶されるクロックサイクル指定値CINは、一致判定部28や処理部30に出力される。クロックサイクルカウンター26のカウント値であるクロックサイクル値CCTは、一致判定部28や処理部30に出力される。処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQの演算処理を行う。例えば処理部30は、当該演算処理として、クロックサイクル指定値CINの更新処理を行う。処理部30は、例えばASICロジック回路や、或いはCPU等のプロセッサーなどにより実現できる。

0095

また図10の時間デジタル変換回路20は、位相検出器21、22(第1、第2の位相検出器)、一致判定部28、信号STAを出力するスタート信号出力部32を含む。

0096

位相検出器21(位相比較器)は、クロック信号CK1、CK2が入力され、リセット信号RSTをクロックサイクルカウンター26に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号RSTを出力する。クロックサイクルカウンター26は、リセット信号RSTに基づいてカウンターリセット処理を行う。

0097

位相検出器22(位相比較器)は、信号STPとクロック信号CK2が入力され、位相比較結果である信号COUTを処理部30に出力する。位相検出器22は、例えば信号STP、クロック信号CK2の一方の信号を他方の信号でサンプリングすることで、信号STPとクロック信号CK2の位相比較を行う。

0098

一致判定部28は、クロックサイクルカウンター26からのクロックサイクル値CCTと、クロックサイクル指定レジスター24からのクロックサイクル指定値CINとの一致判定を行う。そしてクロックサイクル値CCTとクロックサイクル指定値CINが一致した場合に、信号JQをアクティブにする。スタート信号出力部32は、信号JQがアクティブになった場合に、信号STAのパルス信号を生成して出力する。

0099

図11に、位相検出器22の構成例を示す。位相検出器22は、例えばフリップフロップ回路DFAにより構成される。フリップフロップ回路DFAのデータ端子にはクロック信号CK2が入力され、クロック端子には信号STPが入力される。これにより、クロック信号CK2を信号STPでサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路DFAのデータ端子に信号STPを入力し、クロック端子にクロック信号CK2を入力するようにしてもよい。

0100

図12は、図11の時間デジタル変換回路20の詳細な動作を説明する信号波形図である。位相同期タイミングTMAにおいて、位相検出器21がリセット信号RSTをアクティブにする。これによりクロックサイクルカウンター26のカウント値であるクロックサイクル値CCTが0にリセットされる。そしてクロックサイクルカウンター26は、クロック信号CK1に基づいてクロックサイクル値CCTを順次にインクリメントするカウント動作を行う。

0101

クロックサイクル値CCTがインクリメントされて、クロックサイクル指定レジスター24に記憶されるクロックサイクル指定値CINに一致すると、一致判定部28が信号JQをアクティブにする。これによりスタート信号出力部32が、信号STAの信号レベルを遷移させ、パルス信号の信号STAを出力する。

0102

この信号STAにより、図3図4で説明したように信号STPの信号レベルが遷移する。位相検出器22は、信号STPに基づきクロック信号CK2をサンプリングすることで、信号STPとクロック信号CK2の位相比較を行う。そして位相比較結果である信号COUTを処理部30に出力する。図12の更新期間TPでは、信号STPの方がクロック信号CK2よりも位相が遅れており、信号STPによりクロック信号CK2のHレベルがサンプリングされたため、信号COUTはHレベルになる。一方、信号STPの方がクロック信号CK2よりも位相が進んでいた場合には、信号COUTはLレベルになる。

0103

処理部30は、信号COUTを位相検出器22から受け、クロックサイクル指定値CINを増減する更新を行う。そして処理部30は、更新後のクロックサイクル指定値CINをクロックサイクル指定レジスター24に出力して記憶させる。

0104

また時間デジタル変換回路20は、クロックサイクル指定値CIN(クロックサイクル指定情報)と、更新期間TPでのクロック信号CK1(又はクロック信号CK2)のクロック数情報とに基づいて、時間差TDFをデジタル値DQに変換する処理を行う。例えば、信号STPとクロック信号CK2の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値CINの更新を行うことで、デジタル値DQを求める。

0105

このため図10図12では、各更新期間でのクロック信号CK1のクロック数情報NRが処理部30に入力される。処理部30は、クロック数情報NRと、位相比較結果である信号COUTとに基づいて、クロックサイクル指定値CINを順次に更新して行き、信号STAと信号STPの時間差TDFに対応する最終的なデジタル値DQを求める。なおクロック数情報NRは、クロック数Nを特定できる情報であればよく、クロック数Nそのものでなくてもよい。例えばクロックサイクル値CCTは0からカウントされるため、更新期間TPでの実際のクロック数Nは15であるが、図12ではクロック数情報NRは14になっている。

0106

例えば本実施形態では、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の遷移タイミングが完全に一致するタイミングでなくてもよく、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであればよい。例えば本実施形態では、クロック信号CK1、CK2のクロック周波数f1、f2は、N/f1=M/f2の関係を必ずしも満たす必要はない。そしてN/f1=M/f2の関係が満たされない場合には、位相同期タイミングTMA、TMBでは、クロック信号CK1、CK2の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。

0107

そこで本実施形態では、各更新期間でのクロック数Nを測定する。位相同期タイミングTMA、TMBにおいて、クロック信号CK1、CK2の遷移タイミングにずれがあることで、クロック数Nは、常には同じ値にはならなくなり、更新期間に応じて変動する。処理部30は、このように変動するクロック数Nと、信号STP、クロック信号CK2の位相比較結果に基づいて、クロックサイクル指定値CINの更新を行う。こうすることで、位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減できる。

0108

図13図14は、位相検出器21が発生する誤差成分についての説明図である。図13のC1の位相同期タイミングでは、クロック信号CK1、CK2の遷移タイミングが一致している。一方、C2の位相同期タイミングでは、クロック信号CK1、CK2の位相の前後関係が入れ替わっている。例えばクロック信号CK2の方がクロック信号CK1よりも位相が進んでいる状態から、クロック信号CK2の方がクロック信号CK1よりも位相が遅れている状態に変化している。このように本実施形態の位相同期タイミングは、遷移タイミングが完全に一致するタイミングには限定されず、位相の前後関係が入れ替わるタイミングであってもよい。

0109

図13には、C2の位相同期タイミングでの信号波形の拡大図が示されている。図13のC3では、更新期間でのクロック信号CK1、CK2のクロック数は、各々、N0+1、N0になっている。これらのN0+1、N0はクロック数の設計値であり、図12を例にとれば、N0+1=15、N0=14になる。

0110

ここでt1(n)を、クロック信号CK1のn回目の位相同期タイミングの時間とし、t2(n)を、クロック信号CK2のn回目の位相同期タイミングの時間とする。なお本実施形態では図13のC1を0回目の位相同期タイミングとし、C2を1回目の位相同期タイミングとしている。またΔte(n)を、n回目の位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差(位相の時間差)とする。またn1(n)、n2(n)を、n回目の更新期間でのクロック信号CK1、CK2のクロック数とする。

0111

この場合に図13のC3では、n1(1)=N0+1、n2(1)=N0となっており、設計値になっている。またクロック信号CK1、CK2のクロック周波数が、f1>f2であるとすると、時間デジタル変換の分解能であるLSBは、下式(1)のように表すことができる。

0112

LSB=1/f2−1/f1 (1)
また図13のC3に示す1回目(n=1)の位相同期タイミングでのt1(1)、t2(1)は、下式(2)、(3)のように表すことができる。1/f1、1/f2は、各々、クロック信号CK1、CK2の1クロックサイクルの時間になる。

0113

t1(1)=(N0+1)/f1 (2)
t2(1)= N0/f2 (3)
なお図13のC1に示す最初(0回目)の位相同期タイミングでは、t1(0)=t2(0)=0となる。

0114

上式(1)、(2)、(3)から、1回目の位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差Δte(1)は、下式(4)のように表すことができる。

0115

Δte(1)=t2(1)−t1(1)
=(N0+1)×LSB−1/f2
= N0×LSB−1/f1 (4)
なお、N0は、下式(5)を満足する最小の整数である。

0116

N0≧f2/(f1−f2) (5)
上式(5)においてクロック信号CK1、CK2のクロック周波数f1、f2が、N0=f2/(f1−f2)の関係式を満たすような周波数に設定されていたとする。この場合には、上式(4)のΔte(1)は0になり、図13のC3の位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングは一致する。一方、N0=f2/(f1−f2)の関係式を満たすような周波数ではない場合には、C3の位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングは一致せず、上式(4)に示す時間差Δte(1)による誤差が生じる。従って、Δte(1)による誤差はシステム的に発生する誤差である。

0117

図14は位相検出器21が誤検出を行った場合について示している。図14のC4はk−1回目の位相同期タイミングであり、C5に示すk回目の位相同期タイミングにおいて、クロック信号CK1、CK2の位相比較を行う位相検出器21の誤検出が原因で、位相同期の検出が1クロックサイクルだけ前に移動してしまったとする。即ち、図14の拡大図のC6では、クロック信号CK1、CK2の遷移タイミングが非常に近かったため、C7に示すように、位相同期の検出が1クロックサイクルだけ前に移動する誤検出が生じている。

0118

この場合に図14のC7から明らかなように、k回目の位相同期タイミングでのクロック信号CK1、CK2のクロック数n1(k)、n2(k)は、下式(6)、(7)のように表すことができる。

0119

n1(k)=N0 (6)
n2(k)=N0−1 (7)
即ち、本来のクロック数の設計値であれば、C6に示すように、n1(k)=N0+1、n2(k)=N0となるはずが、誤検出が発生することで、上式(6)、(7)に示すようにクロック数が1だけ減少している。

0120

従って、C7のタイミングでのt1(k)、t2(k)は下式(8)、(9)のように表すことができる。

0121

t1(k)=t1(k−1)+n1(k)/f1 (8)
t2(k)=t2(k−1)+(n1(k)−1)/f2 (9)
上式(8)、(9)、から、このような誤検出が生じた場合のクロック信号CK1、CK2の遷移タイミングの時間差Δte(k)は、下式(10)のように表すことができる。

0122

Δte(k)=t1(k)−t2(k)
=Δte(k−1)+n1(k)×LSB−1/f2
=Δte(k−1)+n2(k)×LSB−1/f1 (10)
上式(10)のΔte(k)が、クロック信号CK1、CK2の位相比較を行う位相検出器21が誤検出時に発生する誤差成分に相当する。

0123

図15は、本実施形態の時間データ変換処理の伝達関数の例である。処理部30は、図15の伝達関数に示されるデジタル演算処理を行う。

0124

変換結果であるCINは、レジスター33(遅延素子)に保持され、減算器34により、入力信号VINから減算される。レジスター33はクロックサイクル指定レジスター24に相当する。入力信号VINは、測定時間であり、信号STAと信号STPの遷移タイミングの時間差TDFに相当する。

0125

減算器34の減算結果に対して、位相検出器22(PD2)の量子化誤差Q2が加算されたものがCOUTになる。実際には図15のCOUTは、図12の信号COUTに対応するデジタル値であり、Δシグマ型のA/D変換でのビットストリームに相当するものである。例えば信号STPの方がクロック信号CK2よりも位相が遅れており、図12のCOUTの信号がHレベルである場合には、図15のCOUTのデジタル値は、例えば+GKに設定される。信号STPの方がクロック信号CK2よりも位相が進んでおり、COUTの信号がLレベルである場合には、COUTのデジタル値は、例えば−GKに設定される。ここでGKはゲイン係数であり、例えばGK≦1となる値に設定されている。

0126

そして本実施形態では、このCOUTに対して、上式(10)に示されるn1(k)×LSB−1/f2を加算器35により加算している。なおn2(k)×LSB−1/f1を加算するようにしてもよい。また加算器36とレジスター37により積分器が構成されている。これにより、前回のΔte(k−1)に対してn1(k)×LSB−1/f2を加算して、Δte(k)を求める処理が実現される。即ち、上式(10)に示す処理が実現される。そして、この積分結果に対して、位相検出器21(PD1)の量子化誤差Q1が加算されたものが、変換結果であるCINになる。

0127

従って、図15の伝達関数によりCINは下式(11)のように表すことができる。

0128

CIN=VIN+n1(k)×LSB−1/f2+QE
=VIN+n2(k)×LSB−1/f1+QE (11)
ここで、QE=(1−Z−1)×Q1+Q2は量子化誤差の成分である。従って、最終的な出力は下式(12)に従って計算される。

0129

VIN=CIN−{n1(k)×LSB−1/f2}
=CIN−{n2(k)×LSB−1/f1} (12)
このように本実施形態では、処理部30は、位相検出器22からの位相比較結果であるCOUTに対して、n1(k)×LSB−1/f2(又はn2(k)×LSB−1/f1)を順次に加算して積分する処理を、CINの更新処理として行う。更新後のCINはクロックサイクル指定レジスター24に書き込まれて、次の更新処理が行われる。ここで、クロック周波数f1、f2は既知であり、分解能LSBも既知である。またn1(k)は、各更新期間(各位相同期タイミング)でのクロック信号CK1のクロック数Nとして、処理部30は、クロックサイクルカウンター26から取得できる。図13で説明したように、各更新期間でのクロック数であるn1(k)は、システム的に発生する誤差により変動するため、図12に示すように各更新期間ごとに取得する必要がある。そして、最終的なデジタル値DQは、上式(12)にしたがって計算されて出力されることになる。

0130

図16は、本実施形態の時間デジタル変換処理でのノイズ特性のシミュレーション結果である。横軸は周波数であり、縦軸は測定時間(時間差TDF)である。図16に示すように、本実施形態の手法によれば、Δシグマ型のA/D変換と同様に、低周波ノイズ高周波領域に移動するノイズシェーピング特性が実現されている。従って、例えば図15の伝達関数で表される処理の後に、高周波成分を低減するフィルター処理を行うことで、精度の向上等を図れるようになる。

0131

このように本実施形態では、クロックサイクル指定値CINと、各更新期間でのクロック数情報であるn1(k)とに基づいて、時間差に対応するデジタル値DQを求めている。これにより図16に示すようなノイズシェーピング特性が実現され、精度の向上等を図れる。なお、クロック信号CK2のクロック数情報であるn2(k)を用いる場合には、n2(k)×LSB−1/f1の式により、CINの更新処理や最終結果を求める処理を行えばよい。

0132

3.同期化回路
本実施形態では図17に示すように、回路装置10に更に同期化回路110を設けるようにしてもよい。即ち図17の回路装置10は、発振回路101、102(第1、第2の発振回路)と、時間デジタル変換回路20と、同期化回路110を含む。

0133

発振回路101は、発振子XTAL1を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102は、発振子XTAL2を発振させて、クロック周波数f2のクロック信号CK2を生成する。例えば後述の図18に示すように発振回路101、102での発振信号OS1、OS2が、バッファー回路BA3、BA4によりバッファリングされて、クロック信号CK1、CK2として出力される。時間デジタル変換回路20は、クロック信号CK1、CK2を用いて、時間をデジタル値DQに変換する。具体的には信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換する。

0134

そして同期化回路110は、クロック信号CK1とクロック信号CK2の位相同期を行う。例えば同期化回路110は、クロック信号CK1とクロック信号CK2を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK2の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

0135

図18に同期化回路110の第1の構成例を示し、図19に同期化回路110の動作を説明する信号波形図を示す。この同期化回路110は、発振回路101での発振信号OS1(第1の発振信号)と発振回路102での発振信号OS2(第2の発振信号)の位相同期を行う。例えば同期化回路110は、発振信号OS1と発振信号OS2を位相同期タイミング毎に位相同期させる。例えば図19において、位相同期タイミングTMAで発振信号OS1、OS2を位相同期させ、次の位相同期タイミングTMBでも発振信号OS1、OS2を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号OS1、OS2の位相が揃うようになる。

0136

更に具体的には同期化回路110は、クロック信号CK1の遷移タイミングとクロック信号CK2の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図19の位相同期タイミングTMAで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミング(エッジ)が一致するようになる。また位相同期タイミングTMBで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミングが一致するようになる。

0137

また同期化回路110は、図18に示すように、発振回路101の発振ループLP1(第1の発振ループ)と発振回路102の発振ループLP2(第2の発振ループ)を、位相同期タイミング毎に電気的に接続する。例えば同期化回路110は、発振回路101が含む発振用のバッファー回路BA1(第1のバッファー回路)の出力ノードNA1と、発振回路102が含む発振用のバッファー回路BA2(第2のバッファー回路)の出力ノードNA2を接続する。

0138

具体的には同期化回路110は、クロック信号CK1、CK2の一方のクロック信号に基づいてカウント動作を行うカウンター112を含む。図18ではカウンター112は例えばクロック信号CK1に基づいてカウント動作を行っている。そして同期化回路110は、カウンター112のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図19の位相同期タイミングTMAと位相同期タイミングTMBの間のクロック信号CK1(又はクロック信号CK2)のクロック数に対応する値である。

0139

更に具体的には同期化回路110は、発振回路101の発振ループLP1と発振回路102の発振ループLP2を電気的に接続するスイッチ回路SWAを含む。スイッチ回路SWAはカウンター112からの信号CTAに基づいてオンになり、発振ループLP1と発振ループLP2を電気的に接続する。例えば図19に示すように信号CTAは、位相同期タイミング毎にアクティブ(例えばHレベル)になるパルス信号であり、信号CTAがアクティブになると、スイッチ回路SWAがオンになる。具体的には、カウンター112は、カウント値が設定値に達すると信号CTAをアクティブにし、これによりスイッチ回路SWAがオンになる。その後にカウンター112のカウント値はリセットされる。

0140

なお図18において、スイッチ回路SWAがオンになった時に、発振信号OS1と発振信号OS2の位相がちょうど180度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。

0141

そこで同期化回路110では、発振回路101、102の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング(例えば初回の位相同期タイミング)で、他方の発振回路を起動することが望ましい。例えば図18では、発振回路101を起動し、発振回路101の起動後の位相同期タイミングで、発振回路102を起動する。発振回路101の起動は、例えば発振回路101に設けられた不図示の種回路により実現できる。そして発振回路101の起動後の位相同期タイミングで、スイッチ回路SWAがオンになることで、発振回路101での発振信号OS1が発振回路102の発振ループLP2に伝達される。そして、伝達された発振信号OS1が種信号となって、発振回路102の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。

0142

なお図18の変形例として、発振回路101、102の一方の発振回路の発振信号を、他方の発振回路の発振ループに位相同期タイミング毎に伝達するような構成を採用してもよい。即ち、スイッチ回路SWAにより発振ループLP1と発振ループLP2を接続(双方向接続)するのではなく、一方の発振回路の発振信号を他方の発振回路に伝達することで、位相の同期化を実現してもよい。

0143

図20に同期化回路110の第2の構成例を示す。図20では同期化回路110としてPLL回路120を用いている。即ち図20の回路装置10は、時間デジタル変換回路20とPLL回路120を含む。時間デジタル変換回路20は、発振子XTAL1を用いて生成されたクロック周波数f1のクロック信号CK1と、発振子XTAL2を用いて生成されたクロック周波数f2のクロック信号CK2とが入力され、クロック信号CK1、CK2を用いて時間をデジタル値に変換する。そしてPLL回路120は、クロック信号CK1とクロック信号CK2の位相同期を行う。

0144

具体的にはPLL回路120は、クロック周波数f1とクロック周波数f2の周波数差が、時間デジタル変換の分解能に対応する周波数差になるように、クロック信号CK1、CK2の位相同期を行う。例えば、本実施形態での時間デジタル変換の分解能は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。PLL回路120は、クロック周波数f1、f2の周波数差|f1−f2|が、時間デジタル変換の分解能Δt=|f1−f2|/(f1×f2)に対応する周波数差になるように、クロック信号CK1、CK2の位相同期を行う。

0145

具体的には図20に示すように、PLL回路120は、分周回路122、124(第1、第2の分周回路)と、位相検出器126(位相比較器)を含む。分周回路122は、クロック信号CK1を分周して、分周クロック信号DCK1(第1の分周クロック信号)を出力する。具体的には、クロック信号CK1のクロック周波数f1を1/Nにする分周を行って、クロック周波数がf1/Nとなる分周クロック信号DCK1を出力する。

0146

分周回路124は、クロック信号CK2を分周して、分周クロック信号DCK2(第2の分周クロック信号)を出力する。具体的には、クロック信号CK2のクロック周波数f2を1/Mにする分周を行って、クロック周波数がf2/Mとなる分周クロック信号DCK2を出力する。例えば回路装置10は発振回路102を含み、この発振回路102は、発振子XTAL2を発振させて、クロック信号CK2を生成し、分周回路124に出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行う。

0147

また回路装置10は発振回路101を含み、発振回路101は、PLL回路120の位相検出器126の位相比較結果に基づき制御されて、発振子XTAL1を発振させる。この発振回路101は例えばPLL回路120の構成要素でもある。具体的には発振回路101は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路(VCXO)である。そしてPLL回路120は、チャージポンプ回路128を含んでおり、位相検出器126は、位相比較結果である信号PQをチャージポンプ回路128に出力する。信号PQは、例えばアップダウン信号であり、チャージポンプ回路128は、この信号PQに基づく制御電圧VCを、発振回路101に出力する。例えばチャージポンプ回路128はループフィルターを含んでおり、このループフィルターにより、信号PQであるアップ/ダウン信号を制御電圧VCに変換する。発振回路101は、制御電圧VCに基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。例えば発振回路101は可変容量回路を有しており、制御電圧VCに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。

0148

図20の第2の構成例によれば、PLL回路120を有効利用して、クロック信号CK1、CK2の位相同期を実現できる。即ち、図19と同様に、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させる位相同期を実現できる。

0149

以上のように回路装置10に同期化回路110を設ければ、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させることが可能になる。従って、図13で説明した位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差Δteに起因する誤差を、最小限にできる。例えば、図15で説明したような手法を採用してなくても、時間差Δteに起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

0150

例えば前述の特許文献4の従来手法では、エッジ一致検出回路により、第1、第2のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第1の問題点がある。また第1、第2のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第2の問題点がある。更に第1、第2のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第3の問題点がある。

0151

これに対して本実施形態では、図17に示すような同期化回路110を設けることで、位相同期タイミング毎に、強制的にクロック信号CK1、CK2の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第1の問題点を解消できる。また本実施形態によれば、クロック信号CK1、CK2のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路110により、位相同期タイミング毎に強制的にクロック信号CK1、CK2の遷移タイミングが一致するようになる。従って、従来手法の第2の問題点を解消できる。またクロック信号CK1、CK2の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第3の問題点も解消できる。

0152

4.変形例
本実施形態では、信号STPとクロック信号CK2の位相比較結果に基づいてクロックサイクル指定値CINを更新する手法を採用している。しかしながら、本実施形態の時間デジタル変換手法は、図5図16で説明した手法に限定されず、種々の変形実施が可能である。

0153

例えば図21に、本実施形態の変形例の手法を説明する信号波形図を示す。図21では、クロック周波数f1、f2の周波数差に対応する分解能で、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号STPとクロック信号CK2の位相比較結果に基づくクロックサイクル指定値CINの更新を、バイナリーサーチにより実現している。

0154

バイナリーサーチ(二分探索二分割法)は、探索範囲次々に分割(2分割)することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値DQを4ビットのデータとし、4ビットの各ビットをb4、b3、b2、b1とする。b4がMSBであり、b1がLSBである。図21では、デジタル値DQの各ビットb4、b3、b2、b1を、バイナリーサーチにより求めている。例えば逐次比較のA/D変換と同様の手法により、デジタル値DQの各ビットb4、b3、b2、b1を順次に求める。

0155

例えば図21において、クロック信号CK1、CK2のクロック周波数は、例えばf1=100MHz(周期=10ns)、f2=94.12MHz(周期=10.625ns)となっており、分解能はΔt=0.625nsとなっている。そして図21のE1、E2は位相同期タイミングであり、クロック信号CK1、CK2の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値CINは、例えば初期値であるCIN=8に設定されている。この初期値であるCIN=8は、最初の探索範囲内の例えば真ん中付近の値に相当する。

0156

このようにCIN=8に設定されると、最初の更新期間TP1(第1の更新期間)では、図21のE3に示すように、クロックサイクル値がCCT=8になった場合に、信号STAの信号レベルを遷移させる。例えばLレベル(第1の電圧レベル)からHレベル(第2の電圧レベル)に遷移させる。この信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較が行われる。例えば信号STPでクロック信号CK2をサンプリングする位相比較が行われ、E4に示すようにクロック信号CK2のHレベルがサンプリングされて、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのMSBであるビットb4の論理レベルは、b4=1であると判断される。

0157

このようにb4=1が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜15の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=12に更新する。

0158

このようにCIN=12に更新されると、次の更新期間TP2(第2の更新期間)では、E5に示すように、クロックサイクル値がCCT=12になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE6に示すようにクロック信号CK2のLレベルがサンプリングされたため、このLレベルが位相比較結果になる。このように位相比較結果がLレベルである場合には、デジタル値DQの次のビットb3の論理レベルは、b3=0であると判断される。

0159

このようにb4=1、b3=0が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜11の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=10に更新する。

0160

このようにCIN=10に更新されると、次の更新期間TP3(第3の更新期間)では、E7に示すように、クロックサイクル値がCCT=10になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE8に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQの次のビットb2の論理レベルは、b2=1であると判断される。

0161

最後にCIN=11に更新されて、次の更新期間TP4(第4の更新期間)では、E9に示すように、クロックサイクル値がCCT=11になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE10に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのLSBであるビットb1は、b1=1に設定される。そしてE11に示すように、最終的なデジタル値である出力コードとして、DQ=1011(2進数)が出力される。

0162

このようなバイナリーサーチの手法を用いれば、信号STA、STPの遷移タイミングの時間差に対応するデジタル値DQを、高速に求めることが可能になる。例えば前述の特許文献4の従来手法では、図21の場合には、最終的なデジタル値DQを求めるのに、最大で例えば15回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図21に示すように、例えば4回の更新期間で最終的なデジタル値DQを求めることができ、時間デジタル変換の高速化を図れる。

0163

特に、分解能Δtを小さくして、デジタル値DQのビット数Lが大きくなった場合に、従来手法では、例えば2L程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばL回の更新期間で最終的なデジタル値DQを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。

0164

なお、デジタル値DQの上位ビット側図21のバイナリーサーチ手法で求めた後、下位ビット側(例えばLSBを含む下位ビット。或いはLSBの下位ビット)については、例えば図10図16で詳細に説明した時間デジタル変換手法で求めるようにしてもよい。例えば図21では、逐次比較型のA/D変換のように、探索範囲(逐次比較範囲)を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値CINを更新している。これに対して図10図16で詳細に説明した時間デジタル変換手法では、Δシグマ型のA/D変換のように、位相比較結果に基づいて、CINを±GKだけ増減させる更新を行っている。GKはゲイン係数であり、GK≦1である。具体的には、信号STPの方がクロック信号CK2よりも位相が遅れているという位相比較結果である場合には、CINを+GKだけ増加させる更新(デジタル演算処理)を行う。一方、信号STPの方がクロック信号CK2よりも位相が進んでいるという位相比較結果である場合には、CINを−GKだけ減少させる更新(デジタル演算処理)を行う。このように2つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。

0165

5.物理量測定装置、電子機器、移動体
図22に本実施形態の物理量測定装置400の構成例を示す。物理量測定装置400は、本実施形態の回路装置10と、クロック信号CK1を生成するための発振子XTAL1(第1の発振子、第1の振動片)と、クロック信号CK2を生成するための発振子XTAL2(第2の発振子、第2の振動片)を含む。また物理量測定装置400は、回路装置10、発振子XTAL1、XTAL2が収容されるパッケージ410を含むことができる。パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、回路装置10、発振子XTAL1、XTAL2が収容される。そしてリッド部414により密閉することで、回路装置10、発振子XTAL1、XTAL2がパッケージ410内に気密に封止される。

0166

回路装置10と発振子XTAL1、XTAL2は、パッケージ410内に実装される。そして発振子XTAL1、XTAL2の端子と、回路装置10(IC)の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。回路装置10には、発振子XTAL1、XTAL2を発振させるための発振回路101、102が設けられ、これらの発振回路101、102により発振子XTAL1、XTAL2を発振させることで、クロック信号CK1、CK2が生成される。

0167

例えば前述の特許文献4の従来手法では、第1、第2の発振回路は第1、第2の水晶発振器に設けられており、回路装置は第1、第2の発振回路を内蔵していない。このため同期化回路110による第1、第2のクロック信号の位相同期を実現することはできない。また第1、第2の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

0168

なお、物理量測定装置400の構成としては種々の変形実施が可能である。例えばベース部412が、平板状の形状であり、リッド部414が、その内側に凹部が形成されるような形状であってもよい。またパッケージ410内での回路装置10、発振子XTAL1、XTAL2の実装形態配線接続などについても種々の変形実施が可能である。また発振子XTAL1、XTAL2は完全に別体に構成されている必要は無く、1つの部材に形成された第1、第2の発振領域であってもよい。また物理量測定装置400(パッケージ410)に3つ以上の発振子を設けてもよい。この場合には回路装置10に、それに対応する3つ以上の発振回路を設ければよい。

0169

図23に、本実施形態の回路装置10を含む電子機器500の構成例を示す。この電子機器500は、本実施形態の回路装置10、発振子XTAL1、XTAL2、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナNTを含むことができる。回路装置10と発振子XTAL1、XTAL2により物理量測定装置400が構成される。なお電子機器500は図23の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0170

電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器超音波測定装置脈波計血圧測定装置等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置時計関連機器などのウェアラブル機器印刷装置投影装置ロボット携帯情報端末スマートフォン携帯電話機携帯型ゲーム装置ノートPC又はタブレットPC等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

0171

通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。また処理部520は、物理量測定装置400で測定された物理量情報を用いた種々の処理を行う。この処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

0172

操作部530は、ユーザー入力操作を行うためのものであり、操作ボタンタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDDハードディスクドライブ)などにより実現できる。

0173

図24に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置(発振器)は、例えば、車、飛行機バイク自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンモーター等の駆動機構ハンドル等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図24は移動体の具体例としての自動車206を概略的に示している。自動車206(移動体)には、本実施形態の回路装置と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンション硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。

0174

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(クロックサイクル指定情報等)と共に記載された用語(クロックサイクル指定値等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、時間デジタル変換処理、第1、第2の信号の生成処理位相比較処理、クロックサイクル指定情報の更新処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0175

STA、STP…第1、第2の信号、CK1、CK2…第1、第2のクロック信号、
XTAL1、XTAL2…第1、第2の発振子、
f1、f2…第1、第2のクロック周波数、Δt…分解能、
CIN…クロックサイクル指定値(クロックサイクル指定情報)、
CCT…クロックサイクル値、DQ…デジタル値、
TDF…時間差、TR…クロック間時間差、TMA、TMB…位相同期タイミング、
TP、TP1〜TP4…更新期間、N…クロック数、NR…クロック数情報、
OS1、OS2…発振信号、LP1、LP2…発振ループ、
10…回路装置、20…時間デジタル変換回路、
21、22…第1、第2の位相検出器、
24…クロックサイクル指定レジスター、26…クロックサイクルカウンター、
28…一致判定部、30…処理部、32…スタート信号出力部、33…レジスター、
34…減算器、35…加算器、36…加算器、37…レジスター、
101、102…第1、第2の発振回路、110…同期化回路、
112…カウンター、120…PLL回路、122、124…第1、第2の分周回路、
126…位相検出器、128…チャージポンプ回路、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
400…物理量測定装置、410…パッケージ、412…ベース部、414…リッド部、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部

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