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技術 回路装置、物理量測定装置、電子機器及び移動体

出願人 セイコーエプソン株式会社
発明者 堤昭夫牧克彦
出願日 2016年9月27日 (4年2ヶ月経過) 出願番号 2016-187861
公開日 2018年4月5日 (2年7ヶ月経過) 公開番号 2018-056673
状態 未査定
技術分野 パルスの操作 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 物理量情報 振動タイプ デジタルフィルター処理 ウェアラブル機器 遅延信号群 受信音波 フィルター処理後 送信音波
関連する未来課題
重要な関連分野

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図面 (20)

課題

2Dバーニア型の時間デジタル変換回路において高性能時間デジタル変換が可能になる回路装置物理量測定装置電子機器及び移動体等を提供すること。

解決手段

回路装置10は、第1の回路160と第2の回路170と比較器アレイ部150とを含む。第1の回路160は、複数の遅延素子を有する第1のDLL回路180を有し、第1の信号STAを遅延させる。第2の回路170は、複数の遅延素子を有する第2のDLL回路190を有し、第2の信号STPを遅延させる。比較器アレイ部150は、マトリクス状に配置された複数の位相比較器を有し、第1の回路160からの第1の遅延信号群と、第2の回路170からの第2の遅延信号群とが入力され、第1の信号STAと第2の信号STPの遷移タイミング時間差に対応するデジタル信号DQ11〜DQnmを出力する。

概要

背景

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜3に開示される従来技術が知られている。

特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

また従来より、バーニア遅延回路を用いた時間デジタル変換回路として、いわゆる2Dバーニア型の時間デジタル変換回路が知られている。この技術では、スタート信号遅延させる第1の遅延回路からの複数の遅延信号と、ストップ信号を遅延させる第2の遅延回路からの複数の遅延信号とを、マトリクス状に配置した位相比較器アレイ位相比較する。

概要

2Dバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる回路装置、物理量測定装置電子機器及び移動体等を提供すること。回路装置10は、第1の回路160と第2の回路170と比較器アレイ部150とを含む。第1の回路160は、複数の遅延素子を有する第1のDLL回路180を有し、第1の信号STAを遅延させる。第2の回路170は、複数の遅延素子を有する第2のDLL回路190を有し、第2の信号STPを遅延させる。比較器アレイ部150は、マトリクス状に配置された複数の位相比較器を有し、第1の回路160からの第1の遅延信号群と、第2の回路170からの第2の遅延信号群とが入力され、第1の信号STAと第2の信号STPの遷移タイミング時間差に対応するデジタル信号DQ11〜DQnmを出力する。

目的

ここで、信号レベル遷移とは、クロック信号が第1の論理レベルから第2の論理レベルに遷移すること、又はクロック信号が第2の論理レベルから第1の論理レベルに遷移することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の遅延素子を有する第1のDLL(Delay Locked Loop)回路を有し、第1の信号を遅延させる第1の回路と、複数の遅延素子を有する第2のDLL回路を有し、第2の信号を遅延させる第2の回路と、マトリクス状に配置された複数の位相比較器を有し、前記第1の回路からの第1の遅延信号群と、前記第2の回路からの第2の遅延信号群とが入力され、前記第1の信号と前記第2の信号の遷移タイミング時間差に対応するデジタル信号を出力する比較器アレイ部と、を含むことを特徴とする回路装置

請求項2

請求項1に記載の回路装置において、前記比較器アレイ部の第i列、第j行の位相比較器(i、jは1以上の整数)は、前記第1の回路からの前記第1の遅延信号群のうちの第iの遅延信号と、前記第2の回路からの前記第2の遅延信号群のうちの第jの遅延信号との間の位相比較を行うことを特徴とする回路装置。

請求項3

請求項1又は2に記載の回路装置において、前記第1のDLL回路は、第1のクロック信号と第2のクロック信号の周波数差を用いて遅延素子の遅延量が調整され、前記第2のDLL回路は、前記第1のクロック信号と第3のクロック信号の周波数差を用いて遅延素子の遅延量が調整されることを特徴とする回路装置。

請求項4

請求項3に記載の回路装置において、前記第1の回路は、前記第1のDLL回路の前記遅延素子からの遅延クロック信号と、前記第1のクロック信号の第1のクロック周波数よりも低い周波数の第2のクロック周波数の第2のクロック信号とが入力され、前記第1のクロック周波数と前記第2のクロック周波数の周波数差を用いて、前記第1のDLL回路の前記遅延素子の遅延量を調整する第1の調整回路を有し、前記第2の回路は、前記第2のDLL回路の前記遅延素子からの遅延クロック信号と、前記第1のクロック周波数よりも低い周波数の第3のクロック周波数の第3のクロック信号とが入力され、前記第1のクロック周波数と前記第3のクロック周波数の周波数差を用いて、前記第2のDLL回路の前記遅延素子の遅延量を調整する第2の調整回路を有することを特徴とする回路装置。

請求項5

請求項3又は4に記載の回路装置において、前記第1のクロック信号は、第1の発振子を用いて生成されたクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されたクロック信号であり、前記第3のクロック信号は、第3の発振子を用いて生成されたクロック信号であることを特徴とする回路装置。

請求項6

請求項1乃至5のいずれか一項に記載の回路装置において、前記第1の回路は、前記第1のDLL回路での信号遅延に応じた遅延量で、前記第1の信号を遅延させて、前記第1の遅延信号群を前記比較器アレイ部に出力する第1の遅延回路を有し、前記第2の回路は、前記第2のDLL回路での信号遅延に応じた遅延量で、前記第2の信号を遅延させて、前記第2の遅延信号群を前記比較器アレイ部に出力する第2の遅延回路を有することを特徴とする回路装置。

請求項7

請求項6に記載の回路装置において、前記第1の遅延回路は、前記第1のDLL回路のレプリカ回路であり、前記第2の遅延回路は、前記第2のDLL回路のレプリカ回路であることを特徴とする回路装置。

請求項8

請求項1乃至5のいずれか一項に記載の回路装置において、前記第1の回路は、第1の期間では、基準クロック信号を前記第1のDLL回路に供給し、第2の期間では、前記第1の信号を前記第1のDLL回路に供給する第1のセレクターを有し、前記第2の回路は、前記第1の期間では、基準クロック信号を前記第2のDLL回路に供給し、第2の期間では、前記第2の信号を前記第2のDLL回路に供給する第2のセレクターを有し、前記第2の期間において、前記比較器アレイ部には、前記第1のDLL回路から前記第1の遅延信号群が入力され、前記第2のDLL回路から前記第2の遅延信号群が入力されることを特徴とする回路装置。

請求項9

請求項1乃至8のいずれか一項に記載の回路装置と、第1のクロック信号を生成するための第1の発振子と、を含むことを特徴とする物理量測定装置

請求項10

請求項9において、第2のクロック信号を生成するための第2の発振子と、第3のクロック信号を生成するための第2の発振子と、を含むことを特徴とする物理量測定装置。

請求項11

請求項1乃至8のいずれか一項に記載の回路装置を含むことを特徴とする電子機器

請求項12

請求項1乃至8のいずれか一項に記載の回路装置を含むことを特徴とする移動体

技術分野

0001

本発明は、回路装置物理量測定装置電子機器及び移動体等に関する。

背景技術

0002

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜3に開示される従来技術が知られている。

0003

特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

0004

また従来より、バーニア遅延回路を用いた時間デジタル変換回路として、いわゆる2Dバーニア型の時間デジタル変換回路が知られている。この技術では、スタート信号遅延させる第1の遅延回路からの複数の遅延信号と、ストップ信号を遅延させる第2の遅延回路からの複数の遅延信号とを、マトリクス状に配置した位相比較器アレイ位相比較する。

先行技術

0005

特開2007−110370号公報
特開2009−246484号公報
特開2010−119077号公報

発明が解決しようとする課題

0006

上述の2Dバーニア型の時間デジタル変換回路では、スタート信号やストップ信号を遅延させる遅延回路での遅延時間が正確であるほど時間デジタル変換の精度を高くできる。

0007

しかしながら、半導体素子である遅延素子のばらつき(例えばプロセスばらつき温度依存のばらつき、電圧依存のばらつき等)によって各遅延段での遅延時間がばらつくため、時間デジタル変換の精度が低下するという課題がある。例えば2Dバーニア型の時間デジタル変換回路では、2つの遅延回路での遅延時間の差を用いることで微小な時間を測定できるが、その微小な分解能に対して相対的にばらつきの影響が大きくなり、変換が不正確になる可能性がある。

0008

本発明の幾つかの態様によれば、2Dバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

課題を解決するための手段

0009

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

0010

本発明の一態様は、複数の遅延素子を有する第1のDLL(Delay Locked Loop)回路を有し、第1の信号を遅延させる第1の回路と、複数の遅延素子を有する第2のDLL回路を有し、第2の信号を遅延させる第2の回路と、マトリクス状に配置された複数の位相比較器を有し、前記第1の回路からの第1の遅延信号群と、前記第2の回路からの第2の遅延信号群とが入力され、前記第1の信号と前記第2の信号の遷移タイミング時間差に対応するデジタル信号を出力する比較器アレイ部と、を含む回路装置に関係する。

0011

本発明の一態様によれば、第1の信号を遅延させる第1の回路が第1のDLL回路を有し、第2の信号を遅延させる第2の回路が第2のDLL回路を有するので、比較器アレイ部に入力される第1、第2の遅延信号群の遅延信号の遅延時間が第1、第2のDLL回路により調整される。これにより、2Dバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる。

0012

また本発明の一態様では、前記比較器アレイ部の第i列、第j行の位相比較器(i、jは1以上の整数)は、前記第1の回路からの前記第1の遅延信号群のうちの第iの遅延信号と、前記第2の回路からの前記第2の遅延信号群のうちの第jの遅延信号との間の位相比較を行ってもよい。

0013

本発明の一態様によれば、第1の信号を遅延させた第iの遅延信号と、第1の信号に対して時間差がある第2の信号を遅延させた第jの遅延信号との位相比較が行われる。これにより、第1の信号と第2の信号の遷移タイミングの時間差をデジタル値に変換することが可能となる。本発明の一態様では、第i、第jの遅延信号の遅延時間が第1、第2のDLL回路により調整されているため、高性能な時間デジタル変換が可能になる。

0014

また本発明の一態様では、前記第1のDLL回路は、第1のクロック信号と第2のクロック信号の周波数差を用いて遅延素子の遅延量が調整され、前記第2のDLL回路は、前記第1のクロック信号と第3のクロック信号の周波数差を用いて遅延素子の遅延量が調整されてもよい。

0015

このようにすれば、DLL回路において全体の遅延時間がクロック信号の1周期になるように一括で調整するのではなく、第1、第2のDLL回路内の遅延素子の遅延量を2つのクロック信号の周波数差で調整できるようになる。これにより、第1、第2のDLL回路の遅延素子における半導体プロセス等によるばらつきの影響を、更に低減することが可能となり、第1、第2の回路が出力する第1、第2の遅延信号群の遅延時間を高精度にできる。

0016

また本発明の一態様では、前記第1の回路は、前記第1のDLL回路の前記遅延素子からの遅延クロック信号と、前記第1のクロック信号の第1のクロック周波数よりも低い周波数の第2のクロック周波数の第2のクロック信号とが入力され、前記第1のクロック周波数と前記第2のクロック周波数の周波数差を用いて、前記第1のDLL回路の前記遅延素子の遅延量を調整する第1の調整回路を有し、前記第2の回路は、前記第2のDLL回路の前記遅延素子からの遅延クロック信号と、前記第1のクロック周波数よりも低い周波数の第3のクロック周波数の第3のクロック信号とが入力され、前記第1のクロック周波数と前記第3のクロック周波数の周波数差を用いて、前記第2のDLL回路の前記遅延素子の遅延量を調整する第2の調整回路を有してもよい。

0017

このように、第1の調整回路に、第1のクロック信号が第1のDLL回路により遅延された遅延クロック信号と、第2のクロック信号とが入力されることで、その遅延クロック信号と第2のクロック信号とに基づいて、第1、第2のクロック信号の周波数差を用いた遅延量の調整が可能となる。また第2の調整回路に、第1のクロック信号が第2のDLL回路により遅延された遅延クロック信号と、第3のクロック信号とが入力されることで、その遅延クロック信号と第3のクロック信号とに基づいて、第1、第3のクロック信号の周波数差を用いた遅延量の調整が可能となる。

0018

また本発明の一態様では、前記第1のクロック信号は、第1の発振子を用いて生成されたクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されたクロック信号であり、前記第3のクロック信号は、第3の発振子を用いて生成されたクロック信号であってもよい。

0019

このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて高精度な発振周波数が得られ、遅延素子の遅延量を高精度にできる。即ち、時間デジタル変換において、発振子を用いない手法に比べて時間デジタル変換の精度の向上等を図れる。

0020

また本発明の一態様では、前記第1の回路は、前記第1のDLL回路での信号遅延に応じた遅延量で、前記第1の信号を遅延させて、前記第1の遅延信号群を前記比較器アレイ部に出力する第1の遅延回路を有し、前記第2の回路は、前記第2のDLL回路での信号遅延に応じた遅延量で、前記第2の信号を遅延させて、前記第2の遅延信号群を前記比較器アレイ部に出力する第2の遅延回路を有してもよい。

0021

本発明の一態様によれば、第1のDLL回路での信号遅延に応じた遅延量で第1の信号を遅延させる第1の遅延回路により第1の信号が遅延され、第2のDLL回路での信号遅延に応じた遅延量で第2の信号を遅延させる第2の遅延回路により第2の信号が遅延される。これにより、第1、第2の回路が第1、第2の信号を遅延させて第1、第2の遅延信号群を比較器アレイ部に出力できるようになる。

0022

また本発明の一態様では、前記第1の遅延回路は、前記第1のDLL回路のレプリカ回路であり、前記第2の遅延回路は、前記第2のDLL回路のレプリカ回路であってもよい。

0023

本発明の一態様によれば、第1、第2のDLL回路の各遅延素子での遅延量がDLLのフィードバックにより調整されており、そのレプリカ回路である第1、第2の遅延回路の各遅延素子での遅延量が、第1、第2のDLL回路の遅延量の調整値で調整されることになる。これにより、比較器アレイ部に入力される第1、第2の遅延信号群の遅延信号の遅延時間が第1、第2のDLL回路により調整され、高性能な時間デジタル変換を実現できる。

0024

また本発明の一態様では、前記第1の回路は、第1の期間では、基準クロック信号を前記第1のDLL回路に供給し、第2の期間では、前記第1の信号を前記第1のDLL回路に供給する第1のセレクターを有し、前記第2の回路は、前記第1の期間では、基準クロック信号を前記第2のDLL回路に供給し、第2の期間では、前記第2の信号を前記第2のDLL回路に供給する第2のセレクターを有し、前記第2の期間において、前記比較器アレイ部には、前記第1のDLL回路から前記第1の遅延信号群が入力され、前記第2のDLL回路から前記第2の遅延信号群が入力されてもよい。

0025

本発明の一態様によれば、第2の期間において第1、第2の信号が第1、第2のDLL回路によって遅延された第1、第2の遅延信号群の位相比較を行うことで、第1の信号と第2の信号との時間差を測定できる。また、第1、第2のDLL回路は第1の期間において基準クロック信号が入力されるので、遅延素子の遅延量を調整することが可能となる。このようなセレクターによる切り替えを行うことで、第1、第2のDLLで第1、第2の信号を遅延させることが可能となり、レプリカ回路を用いる場合に比べて高性能な時間デジタル変換を実現できる。

0026

また本発明の他の態様は、上記のいずれかに記載の回路装置と、第1のクロック信号を生成するための第1の発振子と、を含む物理量測定装置に関係する。

0027

また本発明の他の態様では、第2のクロック信号を生成するための第2の発振子と、第3のクロック信号を生成するための第2の発振子と、を含んでもよい。

0028

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

0029

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

図面の簡単な説明

0030

本実施形態の回路装置の構成例。
第1の信号と第2の信号の関係を示す図。
第1の信号、第2の信号を用いた物理量測定の例を示す図。
回路装置の詳細な構成例。
第1の回路の第1の詳細な構成例。
クロック周波数差を用いた遅延量の調整手法を説明する図。
遅延素子の第1の詳細な構成例。
遅延素子の第2の詳細な構成例。
遅延素子の第3の詳細な構成例。
遅延素子の第4の詳細な構成例。
調整回路の第1の詳細な構成例。
調整回路の第2の詳細な構成例。
第1の回路の第2の詳細な構成例。
第1、第2の回路を含む時間デジタル変換回路の動作を説明するタイミングチャート
第1の回路の第3の詳細な構成例。
第1、第2の回路を含む時間デジタル変換回路の動作を説明するタイミングチャート。
回路装置の変形構成例。
第1の回路の変形構成例。
本実施形態の回路装置を含む物理量測定装置の構成例。
本実施形態の回路装置を含む電子機器の構成例。
本実施形態の回路装置を含む移動体の例。

実施例

0031

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0032

1.回路装置
図1は、本実施形態の回路装置10の構成例である。回路装置10は、第1の回路160、第2の回路170、比較器アレイ部150(比較器アレイ)を含む。回路装置10は、例えば集積回路装置(IC)により実現される。なお回路装置10は図1の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0033

第1の回路160は、複数の遅延素子を有する第1のDLL回路180(DLL: Delay Locked Loop)を有し、第1の信号STA(例えばスタート信号)を遅延させる。第2の回路170は、複数の遅延素子を有する第2のDLL回路190を有し、第2の信号STP(例えばストップ信号)を遅延させる。

0034

具体的には、第1の回路160は、信号STAが複数の遅延素子により遅延されることで生成された遅延信号DKA1〜DKAn(第1の遅延信号群)を出力する。nは3以上の整数である。例えば、信号STAがDLL回路180により遅延されることで遅延信号DKA1〜DKAnが生成される。或いは、第1の回路160がDLL回路180のレプリカ回路を含み、信号STAがレプリカ回路により遅延されることで遅延信号DKA1〜DKAnが生成される。同様に、第2の回路170は、信号STPが複数の遅延素子により遅延されることで生成された遅延信号DKB1〜DKBm(第2の遅延信号群)を出力する。mは3以上の整数である。例えば、信号STPがDLL回路190により遅延されることで遅延信号DKB1〜DKBmが生成される。或いは、第2の回路170がDLL回路190のレプリカ回路を含み、信号STPがレプリカ回路により遅延されることで遅延信号DKB1〜DKBmが生成される。

0035

ここで、DLL回路とは、少なくとも1つの遅延素子の出力に基づいて遅延素子の遅延量に対してフィードバック制御が行われ、遅延素子の遅延量を所望の遅延量にロックさせる回路である。

0036

比較器アレイ部150は、複数の位相比較器がマトリクス状に配置され、第1の回路160からの第1の遅延信号群(DKA1〜DKAn)と、第2の回路170からの第2の遅延信号群(DKB1〜DKBm)とが入力され、第1の信号STAと第2の信号STPの遷移タイミングの時間差に対応するデジタル信号を出力する。

0037

具体的には、比較器アレイ部150は、n列m行の位相比較器LT11〜LTnmを有する。例えばLTijはマトリクスの第i列第j行に配置された位相比較器を表す。iは1以上n以下の整数であり、jは1以上m以下の整数である。そして、第i列の位相比較器LTi1〜LTimには、遅延信号DKAiが入力され、第j行の位相比較器LT1j〜LTnjには遅延信号DKBjが入力される。位相比較器LT11〜LTnmは、位相比較の結果であるデジタル信号DQ11〜DQnmを出力する。例えばDQijは位相比較器LTijが出力するデジタル信号である。

0038

このように、本実施形態では第1の信号STAを遅延させる第1の回路160が第1のDLL回路180を有し、第2の信号STPを遅延させる第2の回路170が第2のDLL回路190を有する。これにより、比較器アレイ部150に入力される遅延信号DKA1〜DKAn、DKB1〜DKBmの遅延時間がDLL回路により調整されたものとなり、2Dバーニア型の時間デジタル変換回路において高性能(高精度、高分解能)な時間デジタル変換が可能になる。即ち、従来のようにDLL回路を用いない場合には、半導体プロセス等のばらつきによって、遅延信号DKA1〜DKAn、DKB1〜DKBmを生成する遅延素子の遅延量がばらつくが、本実施形態ではDLL回路を用いたことにより、遅延量のばらつきを低減できる。

0039

また本実施形態では、比較器アレイ部150の第i列、第j行の位相比較器LTijは、第1の回路160からの第1の遅延信号群のうちの第iの遅延信号DKAiと、第2の回路170からの第2の遅延信号群のうちの第jの遅延信号DKBjとの間の位相比較を行う。

0040

信号STAに対する遅延信号DKA1、DKA2、DKA3、・・・の遅延時間が1Δta、2Δta、3Δta、・・・であるとする。また、信号STPに対する遅延信号DKB1、DKB2、DKB3、・・・の遅延時間が1Δtb、2Δtb、3Δtb、・・・であるとする。遅延素子1段あたりの遅延量はΔta、Δtbであり、Δta>Δtbの関係がある。この場合、遅延信号DKAiと遅延信号DKBjの間の遅延時間の差はi×Δta−j×Δtb=Δtijである。本実施形態では、このΔtijと、信号STA、STPの遷移タイミングの時間差(図2のTDF)とを、位相比較器LTijで比較している。

0041

即ち、位相比較器LTijは、信号STAをi×Δtaだけ遅延させた遅延信号DKAiの遷移タイミングと、信号STAに対してTDFの時間差がある信号STPをj×Δtbだけ遅延させた遅延信号DKBjの遷移タイミングとを位相比較している。この遷移タイミングの時間差は、i×Δta−(TDF+j×Δtb)=Δtij−TDFである。位相比較器LTijによる位相比較は、遷移タイミングの時間差がΔtij−TDF<0であるか、Δtij−TDF>0であるかを判定することに相当する。例えばΔt(i-1)(j-1)−TDF<0であり、Δtij−TDF>0であった場合、Δt(i-1)(j-1)<TDF<Δtijであると測定できる。この場合、位相比較器LT(i-1)(j-1)が出力するデジタル信号DQ(i-1)(j-1)は、例えばローレベル(第1の論理レベル)となり、位相比較器LTijが出力するデジタル信号DQijは、例えばハイレベル(第2の論理レベル)となる。このデジタル信号から、TDF=Δtij(又はTDF=Δt(i-1)(j-1))に相当するデジタル値が得られ、時間デジタル変換が実現される。この時間デジタル変換の分解能は、Δtij−Δt(i-1)(j-1)=Δta−Δtb=Δtである。

0042

このように、位相比較器LTijが、遅延信号DKAi、DKBjの位相比較を行うことで、信号STAを遅延させた遅延信号DKAiの遷移タイミングと、信号STAに対してTDFの時間差がある信号STPを遅延させた遅延信号DKBjの遷移タイミングとを位相比較できる。これにより、信号STA、STPの遷移タイミングの時間差をデジタル値に変換することが可能となる。そして、本実施形態では遅延信号DKAi、DKBjの遅延時間がDLL回路により調整されているため、高性能な時間デジタル変換が可能になっている。

0043

図2は、信号STA(第1の信号、スタート信号)と信号STP(第2の信号、ストップ信号)の関係を示す図である。本実施形態の回路装置10(時間デジタル変換回路)は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。信号STAと信号STPの遷移タイミングの時間差は、信号STAと信号STPのエッジ間(例えば立ち上がりエッジ間又は立ち下がりエッジ間)の時間差である。なお図2では、TDFは、信号STAと信号STPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAと信号STPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。

0044

図3は、信号STA、STPを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置10を含む物理量測定装置は、信号STAを用いて照射光(例えばレーザー光)を対象物(例えば車の周囲の物体)に出射する。そして対象物からの反射光受光により信号STPが生成される。例えば物理量測定装置は、受光信号波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

0045

或いは物理量測定装置は、信号STAを用いて送信音波(例えば超音波)を対象物(例えば生体)に送信する。そして対象物からの受信音波の受信により信号STPが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

0046

なお図2図3において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

0047

また、以上では、信号STA、STPの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明したが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

0048

2.回路装置の詳細な構成例
図4は、回路装置10の詳細な構成例である。図4の回路装置10は、時間デジタル変換回路20、同期化回路110、115、発振回路101、102、103を含む。なお回路装置は図4の構成に限定されず、これらの一部の構成要素(例えば同期化回路110、115)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0049

時間デジタル変換回路20は、クロック信号CK1、CK2、CK3が入力され、そのクロック信号CK1、CK2、CK3に基づいて時間をデジタル値に変換する。図4の例では、時間デジタル変換回路20は、クロック周波数f1、f2、f3のクロック信号CK1、CK2、CK3に基づいて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換する。

0050

具体的には、時間デジタル変換回路20は、比較器アレイ部150が出力するデジタル信号DQ11〜DQnmをデジタル値DQに変換する。上述のように信号STA、STPの時間差がTDF=Δtijである場合、時間デジタル変換回路20は、デジタル信号DQ1〜DQnを変換して、Δtijに対応するデジタル値DQを出力する。或いは、時間デジタル変換の分解能がΔtであり、Δtij=s×Δt(sは1以上の整数)であった場合、時間デジタル変換回路20はデジタル値DQとしてsに対応する値を出力してもよい。なお、時間デジタル変換回路20は、デジタル値DQのフィルター処理デジタルフィルター処理ローパスフィルター処理)を行い、フィルター処理後のデジタル値DQを出力してもよい。

0051

また、時間デジタル変換回路20は、比較器アレイ部150、第1の回路160、第2の回路170を含む。そして、第1の回路160には、クロック信号CK1、CK2が入力され、第1の回路160の第1のDLL回路180は、クロック信号CK1、CK2の周波数差|f1−f2|を用いて、遅延素子の遅延量が設定される。第2の回路170には、クロック信号CK1、CK3が入力され、第2の回路170の第2のDLL回路190は、クロック信号CK1、CK3の周波数差|f1−f3|を用いて、遅延素子の遅延量が設定される。

0052

即ち、第1のDLL回路180は、複数の遅延素子を有しており、その複数の遅延素子がクロック信号CK1、CK2の一方を遅延させて複数の遅延クロック信号を出力する。その複数の遅延クロック信号のうち少なくとも1つの遅延クロック信号と、クロック信号CK1、CK2の他方のクロック信号との位相比較(信号レベル遷移の位相比較)が行われ、それによってクロック信号CK1、CK2の周波数差|f1−f2|を用いた遅延量の調整が実現される。第2のDLL回路190についても同様にして、クロック信号CK1、CK3の周波数差|f1−f3|を用いた遅延量の調整が実現される。なお、詳細な遅延量の調整手法については後述する。

0053

このようにすれば、それぞれ2つのクロック信号の周波数差|f1−f2|、|f1−f3|を用いて、DLL回路180、190の遅延素子の遅延量を調整できるようになる。即ち、DLL回路において全体の遅延時間がクロック信号の1周期になるように一括で調整されるのではなく、DLL回路内の遅延素子の遅延量を周波数差で調整できるようになる。これにより、遅延素子における半導体プロセス等によるばらつきの影響を、更に低減することが可能となり、DLL回路が生成する多相クロック信号(遅延クロック信号)の各相の遅延時間を高精度にできる。そして、その高精度な遅延時間の多相クロック信号を用いて信号STA、STPの遷移タイミングの時間差をデジタル値DQに変換することで、高性能な時間デジタル変換を実現できる。

0054

また本実施形態では、クロック信号CK1は、第1の発振子XTAL1を用いて生成されたクロック信号である。クロック信号CK2は、第2の発振子XTAL2を用いて生成されたクロック信号である。クロック信号CK3は、第3の発振子XTAL3を用いて生成されたクロック信号である。

0055

具体的には、発振回路101、102、103は、発振子XTAL1、XTAL2、XTAL3を発振させる回路である。例えば発振回路101(第1の発振回路)は、発振子XTAL1を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102(第2の発振回路)は、発振子XTAL2を発振させて、クロック周波数f2のクロック信号CK2を生成する。発振回路103(第3の発振回路)は、発振子XTAL3を発振させて、クロック周波数f3のクロック信号CK3を生成する。クロック周波数は、f1>f3>f2の関係を満たす。

0056

発振子XTAL1、XTAL2、XTAL3は例えば圧電振動子である。具体的には発振子XTAL1、XTAL2、XTAL3は例えば水晶振動子である。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子XTAL1、XTAL2、XTAL3は、シンプルパッケージタイプ(SPXO)の振動子であってもよいし、恒温槽を備えるオーブン型タイプ(OCXO)、或いは恒温槽を備えない温度補償型タイプ(TCXO)の振動子であってもよい。また発振子XTAL1、XTAL2、XTAL3として、SAW(Surface Acoustic Wave)共振子シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。

0057

このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて高精度な発振周波数が得られ、遅延素子の遅延量を高精度にできる。即ち、時間デジタル変換において、DLL回路により生成される遅延クロック信号の遅延時間が高精度になるので、発振子を用いない手法に比べて時間デジタル変換の精度の向上等を図れる。

0058

同期化回路110は、クロック信号CK1とクロック信号CK2の位相同期を行う。例えば同期化回路110は、クロック信号CK1、CK2を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK2の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。同様に、同期化回路115は、クロック信号CK1とクロック信号CK3の位相同期を行う。例えば同期化回路115は、クロック信号CK1、CK3を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK3の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

0059

なお、以下では同期化回路110を例にとって説明するが、同期化回路115も同様に構成できる。

0060

同期化回路110は、例えばPLL回路である。PLL回路は、位相比較回路チャージポンプ回路を含む。そして、位相比較回路は、クロック信号CK2のクロック周波数f2を1/Mに分周した基準クロック信号と、クロック信号CK1のクロック周波数f1を1/Nに分周したクロック信号との位相比較を行う。チャージポンプ回路は、その位相比較結果に基づいて制御電圧を出力する。発振回路101は例えばVCXO(Voltage-Controlled Crystal Oscillator)であり、制御電圧に対応する発振周波数で発振子XTAL1を発振させる。

0061

或いは同期化回路110は、発振回路101の発振ループと発振回路102の発振ループを、発振回路101での発振信号と発振回路102での発振信号の位相同期タイミング(発振信号の位相が略一致するタイミング)毎に電気的に接続する回路であってもよい。この回路は、カウンタースイッチ回路を含む。カウンターは、クロック信号CK1、CK2の一方のクロック信号に基づいてカウント動作を行う。スイッチ回路は、発振回路101の発振ループと発振回路102の発振ループを接続するスイッチ回路である。例えばカウンターがクロック信号CK1をカウントする場合、同期化回路110は、カウント値が所与の設定値に達する毎にスイッチ回路をオンさせ、位相同期を行う。

0062

3.DLL回路の遅延量の調整手法
以下、DLL回路180、190における遅延素子の遅延量の調整手法について説明する。

0063

図5は、第1の回路160の第1の詳細な構成例である。第1の回路160は、DLL回路180、調整回路40を含む。なお、図5には遅延量の調整を行う構成を図示している。信号STA、STPを遅延させる構成については後述する。また、以下では第1の回路160(第1のDLL回路180)を例にとって説明するが、第2の回路170(第2のDLL回路190)についても同様である。即ち、クロック信号CK2をクロック信号CK3に、クロック周波数f2をクロック周波数f3に、nをmに、ΔtaをΔtbに置き換えればよい。

0064

DLL回路180は、第1〜第nの遅延素子DE1〜DEn(複数の遅延素子)を有し、第1のクロック周波数f1の第1のクロック信号CK1が入力される。nは3以上の整数である。クロック信号CK1は第1の遅延素子DE1に入力され、直列に接続された第1〜第nの遅延素子DE1〜DEnがクロック信号CK1を順次に遅延させて第1〜第nの遅延クロック信号DCK1〜DCKnを出力する。

0065

調整回路40(第1の調整回路)には、DLL回路180の遅延素子からの遅延クロック信号と、第2のクロック周波数f2の第2のクロック信号CK2とが入力される。第2のクロック周波数f2は第1のクロック周波数f1よりも低い周波数である。調整回路40は、第1のクロック周波数f1と第2のクロック周波数f2の周波数差|f1−f2|を用いて、DLL回路180の遅延素子の遅延量を調整する。

0066

即ち、調整回路40には、遅延素子からの遅延クロック信号として、遅延クロック信号DCK1〜DCKnのうち少なくとも1つの遅延クロック信号が入力される。なお、図5では遅延クロック信号DCK1〜DCKnの全てが調整回路40に入力される場合を図示するが、これに限定されず、遅延クロック信号DCK1〜DCKnのうち任意の1つ又は任意の複数の遅延クロック信号が調整回路40に入力されていればよい。例えば調整回路40に第iの遅延クロック信号DCKiが入力される場合、調整回路40は、遅延クロック信号DCKiとクロック信号CK2とに基づいて遅延素子の遅延量を調整する。例えば、遅延素子DE1〜DEiの少なくとも1つの遅延素子の遅延量を調整することで、遅延クロック信号DCKiの遅延時間を調整する。iは1以上n以下の整数である。

0067

図6は、クロック周波数差を用いた遅延量の調整手法を説明する図である。t0で、クロック信号CK1、CK2の遷移タイミング(信号の論理レベルが変化するタイミング。位相)が一致している。その後、t1、t2、t3・・・では、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TR(位相差)が、Δta、2Δta、3Δtaというように長くなって行く。図6では、クロック間時間差を、TRの幅のパルス信号で表している。

0068

そして本実施形態の遅延量の調整では、例えば複数の発振子を用い、そのクロック周波数差を用いて遅延クロック信号の遅延時間を調整する。即ち、クロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、調整回路40は、各段の遅延素子での遅延時間がクロック周波数f1、f2の周波数差|f1−f2|に対応する遅延時間となるように、遅延クロック信号の遅延時間を調整する。例えば図6に示すようにノギス原理を利用して遅延クロック信号の遅延時間を調整する。

0069

なお、第2の回路170は第2の調整回路を含む。そして第2の調整回路には、第2のDLL回路190の遅延素子からの遅延クロック信号と、第1のクロック周波数f1よりも低い周波数(でf2よりも高い周波数)の第3のクロック周波数f3の第3のクロック信号CK3とが入力される。第2の調整回路は、第1のクロック周波数f1と第3のクロック周波数f3の周波数差|f1−f3|を用いて、第2のDLL回路190の遅延素子の遅延量を調整する。

0070

このように、調整回路40に、クロック信号CK1がDLL回路180により遅延された遅延クロック信号と、クロック信号CK2とが入力されることで、その遅延クロック信号とクロック信号CK2とに基づいて、クロック信号CK1、CK2の周波数差|f1−f2|を用いた遅延量の調整が可能となる。各遅延素子での遅延量が周波数差|f1−f2|で調整されるので、遅延素子における半導体プロセス等によるばらつきの影響を低減することが可能となる。また、各遅延素子での遅延量が周波数差|f1−f2|で調整されることで、クロック周波数f1、f2の周波数差|f1−f2|を用いて、時間デジタル変換の分解能を設定できるようになる。そして、半導体プロセス等によるばらつきの影響が低減されているため、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

0071

具体的には、調整回路40は、第1のクロック信号CK1と第2のクロック信号CK2の遷移タイミングの時間差を用いて、DLL回路180の複数の遅延素子の遅延量を調整する。

0072

即ち、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、Δta、2Δta、3ΔtaというようにΔtaずつ長くなっていくので、それを用いて各段の遅延素子での遅延時間がΔtaとなるように遅延量を調整することが可能となる。この遅延量は、Δta=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができ、周波数差|f1−f2|に対応する遅延量となっている。なお、第2のDLL回路190における遅延量は、Δtb=|1/f1−1/f3|=|f1−f3|/(f1×f3)である。

0073

また調整回路40は、第1のクロック信号CK1と第2のクロック信号CK2の位相同期タイミング(t0)の後、第2のクロック信号CK2の第iの遷移タイミング(ti+i×Δta)での信号レベルの遷移を用いて、複数の遅延素子の第iの遅延素子DEiの遅延量を調整する。

0074

また調整回路40は、第2のクロック信号CK2の第iの遷移タイミングの後の第jの遷移タイミング(tj+j×Δta)での信号レベルの遷移を用いて、複数の遅延素子の第jの遅延素子DEjの遅延量を調整する。jはj>iでn以下の整数である。

0075

即ち、調整回路40は、第2のクロック信号CK2の第iの遷移タイミングと第iの遅延クロック信号DCKiの遷移タイミングとの位相差に基づいて遅延素子DEiの遅延量を調整する。具体的には、それらの遷移タイミングが一致する(位相差がゼロとなる)ように調整する。同様に、調整回路40は、第2のクロック信号CK2の第jの遷移タイミングと第jの遅延クロック信号DCKjの遷移タイミングとの位相差に基づいて遅延素子DEjの遅延量を調整する。ここで、信号レベルの遷移とは、クロック信号が第1の論理レベルから第2の論理レベルに遷移すること、又はクロック信号が第2の論理レベルから第1の論理レベルに遷移することである。なお図6では、クロック信号CK2のローレベルからハイレベルへの遷移を用いて遅延量を調整する場合を図示している。

0076

このように第2のクロック信号CK2の第i、第jの遷移タイミングでの信号レベルの遷移を用いて第i、第jの遅延素子DEi、DEjの遅延量を調整することで、クロック周波数f1、f2の周波数差|f1−f2|を用いた遅延量の調整が可能となる。即ち、クロック信号CK1、CK2の遷移タイミングの時間差は遷移タイミング毎にΔtaずつ増えて行くので、第i、第jの遷移タイミングでの信号レベルの遷移を用いて第i、第jの遅延素子DEi、DEjの遅延量を調整することで、第i、第jの遅延素子DEi、DEjまでの各遅延素子での遅延量がΔtaとなるように調整できる。また複数の遷移タイミングでの信号レベルの遷移を用いて調整することで、複数の遅延クロック信号のうちフィードバックにより遅延時間が調整される遅延クロック信号の個数が増加し、より正確な(半導体プロセス等によるばらつきの影響が低減された)遅延クロック信号を得ることができる。

0077

ここで位相同期タイミングとは、クロック信号CK1、CK2の遷移タイミング(位相)が一致(略一致を含む)するタイミングである。例えば、クロック信号CK1、CK2が同期化回路(図4の同期化回路110)等により同期されている場合、その同期化回路等の同期タイミング(位相比較器が位相比較を行うタイミング)である。なお、クロック信号CK1、CK2は同期化回路により同期されていなくてもよい。この場合、例えば位相比較器がクロック信号CK1、CK2の位相を比較し、位相が一致した(クロック信号CK1、CK2の位相の前後関係が入れ替わった)と判定したタイミングが位相同期タイミングである。

0078

また調整回路40は、周波数差|f1−f2|に対応する時間差をΔtaとした場合に、複数の遅延素子の第1〜第iの遅延素子DE1〜DEiによる遅延量をi×Δtaに対応する遅延量に調整する。

0079

例えば図6にはi=4の場合を図示している。この例では、調整回路40は、遅延クロック信号DCK4の遷移タイミングが、クロック信号CK2の第4の遷移タイミングに一致するように遅延量を調整している。遅延クロック信号DCK4は、クロック信号CK1が遅延素子DE1〜DE4により遅延されたものなので、クロック信号CK1に対する遅延クロック信号DCK4の遅延時間は4Δtaとなる。このようにして、遅延素子DE1〜DE4による遅延量が4Δtaに対応する遅延量に調整される。

0080

従来は、遅延素子DE1〜DEnによる遅延量がクロック信号の1周期に調整されているだけなので、その途中の遅延素子DE1〜DEiによる遅延量は調整できなかった。この点、本実施形態では、途中の遅延素子DE1〜DEiによる遅延量を調整することが可能となっている。また、クロック信号の1周期にとらわれることなく、2つのクロック信号CK1、CK2の周波数差|f1−f2|を用いて、クロック信号の1周期ではない遅延量(i×Δta)でDLL回路をロックさせることが可能である。

0081

より具体的には、図5に示すように調整回路40は第1〜第nの調整部AS1〜ASnを含む。

0082

第iの調整部ASiは、遅延クロック信号DCKiの遷移タイミングとクロック信号CK2の第iの遷移タイミングを比較し、その比較結果に基づいて制御信号SCTiを出力する。制御信号SCTiは、遅延素子DEiの遅延量を制御する信号である。遅延クロック信号DCKiの遷移タイミングがクロック信号CK2の第iの遷移タイミングよりも進んでいる場合、遅延素子DEiの遅延量を増加させる。一方、遅延クロック信号DCKiの遷移タイミングがクロック信号CK2の第iの遷移タイミングよりも遅れている場合、遅延素子DEiの遅延量を減少させる。

0083

なお、遅延クロック信号DCK1〜DCKnのうち一部の遅延クロック信号のみに基づいてフィードバックを行う場合には、その遅延クロック信号に対応する調整部のみを設ければよい。例えば遅延クロック信号DCKp、DCKn(pは1以上でn−1以下の整数であり、p≠q)のみを調整回路40に入力する場合、調整回路40は調整部ASp、ASnのみを含めばよい。この場合、遅延素子DE1〜DEpに制御信号SCTpを入力し、遅延素子DEp+1〜DEnに制御信号SCTnを入力すればよい。

0084

以上の本実施形態では、DLL回路180には第1のクロック信号CK1が入力され、DLL回路180は、その第1のクロック信号CK1を複数の遅延素子(DE1〜DEn)で遅延させることで生成される複数の遅延クロック信号(DCK1〜DCKn)を出力する。そして、調整回路40は、遅延クロック信号(DCK1〜DCKnのうち少なくとも1つの遅延クロック信号)と第2のクロック信号CK2との間の位相比較を行い、その位相比較の結果に基づいて、DLL回路180の遅延素子の遅延量を調整する。

0085

本実施形態によれば、複数の遅延素子により遅延されたクロック信号CK1とクロック信号CK2との間で位相比較が行われるので、図6で説明したようなクロック信号CK1、CK2の周波数差|f1−f2|を用いた遅延量の調整が実現される。即ち、クロック信号CK1、CK2の遷移タイミングの時間差はΔta、2Δta、3Δta、・・・のように増えて行くので、その遅い側のクロック信号CK2に遅延クロック信号の位相を合わせることで、遅延素子DE1、DE2、DE3を通過した後の遅延量がΔta、2Δta、3Δta、・・・のようになる。

0086

また本実施形態では、調整回路40は、DLL回路180の複数の遅延素子の個数をn個とした場合に、m個の遅延素子の遅延量を調整することを特徴とする回路装置。mは1以上n以下の整数である。なお望ましくはmは2以上である。

0087

このように本実施形態ではDLL回路180の複数の遅延素子のうち任意の個数(m個)の遅延素子の遅延量を調整できる。遅延量を調整する遅延素子の個数を増やすほど半導体プロセス等によるばらつきの影響を受けにくくなり、各遅延クロック信号の遅延時間の精度を高くできる。一方、遅延量を調整する遅延素子の個数を減らすほど調整回路40の回路規模を削減できる。即ち、所望の精度や回路規模に応じて遅延量を調整する遅延素子の個数を設定することが可能である。例えば、複数の遅延素子のうち所定数毎の遅延素子の遅延量を調整してもよい。

0088

4.遅延素子
以下、DLL回路180、190の遅延素子の詳細な構成例について説明する。なお以下ではDLL回路180の第iの遅延素子DEiを例に説明するが、DLL回路190の遅延素子についても同様である。

0089

DLL回路180には、遅延素子DEiに対応して可変容量キャパシター及び可変電流源の少なくとも一方が設けられる。そして、調整回路40は、可変容量キャパシターの容量値及び可変電流源の電流値の少なくとも一方を調整する。

0090

具体的には、可変容量キャパシターは、遅延素子DEiの負荷容量を可変にするキャパシターである。可変電流源は、遅延素子DEiの駆動能力を設定する電流を可変にする電流源である。調整回路40は、この容量値、又は電流値、又は容量値及び電流値を、制御信号SCTiにより制御(調整)する。これにより、遅延素子DEiの遅延量(遅延クロック信号DCKiの遅延時間)の調整が実現される。

0091

なお、以下では可変容量キャパシターの容量値を調整する場合と、可変電流源の電流値を調整する場合を説明するが、これらを適宜に組み合わせて容量値及び電流値の両方を調整してもよい。

0092

まず、可変容量キャパシターの容量値を調整する場合について説明する。図7は、遅延素子DEiの第1の詳細な構成例である。図7の遅延素子DEiは、バッファー回路41、バラクター42(可変容量ダイオード)を含む。

0093

バッファー回路41は、遅延クロック信号DCK(i−1)をバッファリングして遅延クロック信号DCKiを出力する。バッファー回路41は、入力論理ベルと同じ論理レベルの信号をバッファリングして出力する回路であり、例えば2段のインバーター、或いはコンパレーターアンプ回路)等である。

0094

バラクター42の一端はバッファー回路41の出力ノードに接続され、他端には制御電圧ACTiが入力される。制御電圧ACTiは、調整部ASiがアナログの制御信号SCTiを出力する場合に、そのアナログの制御信号SCTiに相当する。調整部ASiが制御電圧ACTiを変化させることで、バラクター42の容量値が変化し、バッファー回路41での遅延時間が変化する。

0095

図8は、遅延素子DEiの第2の詳細な構成例である。図8の遅延素子DEiは、バッファー回路41、キャパシター回路43を含む。

0096

キャパシター回路43は、一端がバッファー回路41の出力ノードに接続されるスイッチSA1〜SA7、一端がスイッチSA1〜SA7の他端に接続されるキャパシターCA1〜CA7を含む。キャパシターCA1〜CA7の他端は例えば低電位側電源ノードに接続される。スイッチSA1〜SA7は、例えばトランジスターである。スイッチSA1〜SA7は制御データDCTiでオン及びオフが制御される。制御データDCTiは、調整部ASiがデジタルの制御信号SCTiを出力する場合に、そのデジタルの制御信号SCTiに相当する。調整部ASiが制御データDCTiを変化させることで、キャパシターCA1〜CA7のうちバッファー回路41の出力ノードに接続されるキャパシターが変化し、バッファー回路41での遅延時間が変化する。なお、キャパシター回路43に設けられるスイッチ、キャパシターの個数は7に限定されない。

0097

次に、可変電流源の電流値を調整する場合について説明する。図9は、遅延素子DEiの第3の詳細な構成例である。図9の遅延素子DEiは、バッファー回路41、トランジスター44を含む。

0098

トランジスター44は、バッファー回路41の高電位側電源ノードと高電位側電源との間に設けられる。トランジスター44は例えばP型トランジスター(第1導電型トランジスター)である。トランジスター44のゲートには制御電圧ACTiが入力される。調整部ASiが制御電圧ACTiを変化させることで、トランジスター44のドレイン電流が変化し、バッファー回路41での遅延時間(DCKiがローレベルからハイレベルに遷移する際の遅延時間)が変化する。なお、高電位側電源でなく低電位側電源にトランジスター(N型トランジスター(第2導電型トランジスター))を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にトランジスターを挿入してもよい。

0099

図10は、遅延素子DEiの第4の詳細な構成例である。図10の遅延素子DEiは、バッファー回路41、カレントミラー回路45を含む。

0100

カレントミラー回路45は、電流源IS、トランジスターTIS、ミラー用のトランジスターTM1〜TM7、スイッチ用のトランジスターTS1〜TS7を含み、バッファー回路41の高電位側電源ノードと高電位側電源との間に設けられる。トランジスターTIS、TM1〜TM7、TS1〜TS7は例えばP型トランジスター(第1導電型トランジスター)である。電流源ISが流すバイアス電流がトランジスターTISを介してトランジスターTM1〜TM7によりミラーされる。トランジスターTS1〜TS7はトランジスターTM1〜TM7とバッファー回路41の高電位側電源ノードとの間に設けられ、制御データDCTiによりオン及びオフが制御される。調整部ASiが制御データDCTiを変化させることで、トランジスターTM1〜TM7のうちバッファー回路41の高電位側電源ノードに接続されるトランジスターが変化し、バッファー回路41での遅延時間が変化する。なお、カレントミラー回路45に設けられるミラー用のトランジスター、スイッチ用のトランジスターの個数は7に限定されない。また、高電位側電源でなく低電位側電源にカレントミラー回路を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にカレントミラー回路を挿入してもよい。

0101

5.調整回路
以下、調整回路40の詳細な構成例について説明する。なお以下では調整回路40の調整部ASiを例に説明するが、第2の回路170の第2の調整回路の調整部についても同様である。

0102

図11は、調整回路40の第1の詳細な構成例である。調整回路40は調整部ASi、制御回路60を含む。調整部ASiは位相比較回路51、チャージポンプ回路52、ループフィルター53を含む。なお、制御回路60は調整回路40の外部に設けられてもよい。

0103

制御回路60は、クロック信号CK2の第iの遷移タイミングを含む期間においてアクティブとなるイネーブル信号ENiを出力する。例えば期間の長さはクロック信号CK2の1周期である。例えば図6においてi=4の場合を例にとると、t4+4Δtaにおいてクロック信号CK2が立ち上がるタイミングが第4の遷移タイミングに相当する。例えば、その第4の遷移タイミングの前後のクロック信号CK2の立ち下がりエッジの間の期間においてイネーブル信号EN4がアクティブになる。

0104

位相比較回路51は、イネーブル信号ENiがアクティブである場合に、クロック信号CK2と遅延クロック信号DCKiの位相を比較し、その比較結果をチャージポンプ回路52に出力する。例えば位相比較回路51は、クロック信号CK2と遅延クロック信号DCKiの位相差に応じてアップ信号又はダウン信号を出力する。チャージポンプ回路52は、位相比較回路51からの比較結果に基づいて電流パルスを出力する。例えばアップ信号、ダウン信号を電流パルスに変換する。ループフィルター53は、チャージポンプ回路52からの電流パルスを平滑化すると共に電圧変換し、制御電圧ACTiを出力する。

0105

図12は、調整回路40の第2の詳細な構成例である。調整回路40は調整部ASi、制御回路60を含む。調整部ASiは位相比較回路55、出力回路56を含む。

0106

位相比較回路55は、イネーブル信号ENiがアクティブである場合に、クロック信号CK2と遅延クロック信号DCKiの位相を比較し、その比較結果を出力回路56に出力する。例えば位相比較回路55は、図11の位相比較回路51と同様に、位相差に応じてアップ信号又はダウン信号を出力する。出力回路56は、位相比較回路51からの比較結果に基づいて制御データDCTiを出力する。例えば、アップ信号が入力された場合に制御データDCTiの値を増加させ、ダウン信号が入力された場合に制御データDCTiの値を減少させる。例えば所定値(例えば「1」)だけ増加、減少させてもよいし、或いはアップ信号、ダウン信号のパルス幅に応じて増加、減少させる値を変化させてもよい。

0107

6.遅延信号を生成する手法
以下、第1、第2の回路160、170が、DLL回路180、190を用いて遅延信号DKA1〜DKAn、DKB1〜DKBmを生成する手法について説明する。

0108

図13は、第1の回路160の第2の詳細な構成例である。図13の第1の回路160は、DLL回路180、調整回路40、遅延回路80(第1の遅延回路)を含む。DLL回路180、調整回路40は図5で説明したDLL回路180、調整回路40と同一である。なお、以下では第1の回路160を例にとって説明するが、第2の回路170についても同様である。即ち、クロック信号CK2をクロック信号CK3に、クロック周波数f2をクロック周波数f3に、信号STAを信号STPに、nをmに、遅延信号DKA1〜DKAnを遅延信号DKB1〜DKBmに置き換えればよい。

0109

遅延回路80は、第1のDLL回路180での信号遅延に応じた遅延量で、第1の信号STAを遅延させて、第1の遅延信号群(DKA1〜DKAn)を比較器アレイ部150に出力する。

0110

具体的には、遅延回路80は、DLL回路180のレプリカ回路である。遅延回路80は、DLL回路180の遅延素子DE1〜DEnと同一構成の第1〜第nの遅延素子DR1〜DRnを有する。そして、遅延素子DR1〜DRnには調整回路40からの制御信号SCT1〜SCTnが入力され、その制御信号SCT1〜SCTnにより遅延素子DR1〜DRnの遅延量が制御(調整)されている。遅延素子DR1には信号STAが入力され、その信号STAが遅延素子DR1〜DRnにより順次に遅延されて第1〜第nの遅延信号DKA1〜DKAnが出力される。

0111

なお、第2の回路170は第2の遅延回路を有する。そして、第2の遅延回路は、第2のDLL回路190での信号遅延に応じた遅延量で、第2の信号STPを遅延させて、第2の遅延信号群(DKB1〜DKBm)を比較器アレイ部150に出力する。第2の遅延回路は、第2のDLL回路190のレプリカ回路である。

0112

図14は、上記の第1、第2の回路160、170を含む時間デジタル変換回路20の動作を説明するタイミングチャートである。

0113

図14に示すように、信号STPは、信号STAから時間差TDFだけ遅れて立ち上がる。DLL回路180のレプリカ回路である遅延回路80からの遅延信号DKA5、DKA6は、信号STAが5Δta、6Δtaだけ遅延された信号である。またDLL回路190のレプリカ回路である第2の遅延回路からの遅延信号DKB5、DKB6は、信号STPが5Δtb、6Δtbだけ遅延された信号である。5Δt=5(Δta−Δtb)と6Δt=6(Δta−Δtb)の間に時間差TDFがあった場合、遅延信号DKA5の立ち上がりエッジは遅延信号DKB5の立ち上がりエッジよりも前であり、遅延信号DKA6の立ち上がりエッジは遅延信号DKB6の立ち上がりエッジよりも後になる。例えば、位相比較器LT55、LT66は遅延信号DKA5、DKA6の立ち上がりエッジで遅延信号DKB5、DKB6の論理レベルをラッチする。そうすると、位相比較器LT55はローレベル(「0」)をラッチしてデジタル信号DQ55として出力し、位相比較器LT66はハイレベル(「1」)をラッチしてデジタル信号DQ66として出力する。この場合、・・・、DQ33、DQ44、DQ55は「0」となり、デジタル信号DQ66、DQ77、DQ88、・・・は「1」となる。時間デジタル変換回路20は、このデジタル信号DQ11〜DQnmをデジタル値DQ(10進数の場合、例えば「6」)に変換する。

0114

以上のように、DLL回路180のレプリカ回路である遅延回路80によって信号STAが遅延された遅延信号DKA1〜DKAnと、DLL回路190のレプリカ回路である第2の遅延回路によって信号STPが遅延された遅延信号DKB1〜DKBmとの位相比較を行うことで、信号STAと信号STPとの時間差(TDF)を測定できる。DLL回路180の各遅延素子での遅延量は調整回路40によりΔtaに調整されており、そのレプリカ回路である遅延回路80の各遅延素子での遅延量もΔtaに調整されることになる。同様に、DLL回路190の各遅延素子での遅延量は第2の調整回路によりΔtbに調整されており、そのレプリカ回路である第2の遅延回路の各遅延素子での遅延量もΔtbに調整されることになる。これにより、高性能な時間デジタル変換を実現できる。

0115

図15は、第1の回路160の第3の詳細な構成例である。図15の第1の回路160は、DLL回路180、調整回路40、セレクター90(第1のセレクター)を含む。DLL回路180、調整回路40は図5で説明したDLL回路180、調整回路40と同一である。

0116

セレクター90は、クロック信号CK1及び信号STAのいずれかをDLL回路180に入力する。具体的には、セレクター90は、第1の期間ではクロック信号CK1(基準クロック信号)を選択し、第2の期間では信号STAを選択する。セレクター90には例えば不図示の制御回路等から信号MDが入力され、その信号MDの論理レベルに応じてクロック信号CK1及び信号STAのいずれかを選択し、その選択した信号を信号SLQとしてDLL回路180に供給(出力)する。この構成例では、遅延クロック信号DCK1〜DCKnが遅延信号DKA1〜DKAnとして比較器アレイ部150に入力される。

0117

なお、第2の回路170は第2のセレクターを有する。そして、第2のセレクターは、第1の期間では、基準クロック信号(CK1)を第2のDLL回路190に供給し、第2の期間では、第2の信号STPを第2のDLL回路190に供給する。第2の期間において、比較器アレイ部150には、第1のDLL回路180から第1の遅延信号群(DKA1〜DKAn)が入力され、第2のDLL回路から第2の遅延信号群(DKB1〜DKBm)が入力される。

0118

図16は、上記の第1、第2の回路160、170を含む時間デジタル変換回路20の動作を説明するタイミングチャートである。

0119

図16に示すように、第1の期間TAでは信号MDは第1の論理レベル(例えばローレベル)であり、第2の期間TBでは信号MDは第2の論理レベル(例えばハイレベル)である。第1の期間TAではセレクター90がクロック信号CK1を信号SLQとして出力し、調整回路40が遅延クロック信号DCK1〜DCKnとクロック信号CK2に基づいて遅延素子DE1〜DEnの遅延量を調整する。第2の期間TBではセレクター90が信号STAを信号SLQとして出力し、DLL回路180が遅延信号DKA1〜DKAnを比較器アレイ部150に出力する。なお、第2の期間における時間デジタル変換回路20の動作は図14と同様である。

0120

以上のように、第2の期間において信号STAがDLL回路180によって遅延された遅延信号DKA1〜DKAnと、信号STPがDLL回路190によって遅延された遅延信号DKB1〜DKBmとの位相比較を行うことで、信号STAと信号STPとの時間差(TDF)を測定できる。DLL回路180、190は第1の期間において調整回路40、第2の調整回路により直接的に遅延量が調整されているので、レプリカ回路を用いる場合に比べて高性能な時間デジタル変換を実現できる。

0121

なお、上記ではDLL回路180、190に同一の基準クロック信号(CK1)が入力される場合を例に説明したが、DLL回路180、190に異なる基準クロック信号(CK1)が入力されてもよい。例えば、DLL回路180、190にクロック信号CK2、CK3を入力し、第1の回路160の調整回路40と第2の回路170の第2の調整回路にクロック信号CK1を入力してもよい。この場合、クロック信号CK1、CK2、CK3のクロック周波数f1、f2、f3は、f1<f3<f2を満たす。

0122

7.変形例
図17は、回路装置10の変形構成例である。図17の回路装置10は、時間デジタル変換回路20、発振回路101を含む。

0123

時間デジタル変換回路20は、クロック信号CK1が入力され、そのクロック信号CK1に基づいて時間をデジタル値に変換する。図17の例では、時間デジタル変換回路20は、クロック周波数f1のクロック信号CK1に基づいて第1、第2の回路160、170のDLL回路180、190の遅延時間を調整し、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換する。

0124

図18は、第1の回路160の変形構成例である。図18の第1の回路160は、DLL回路180、調整回路162を含む。

0125

DLL回路180は、クロック信号CK1を順次に遅延させて遅延クロック信号DCK1〜DCKnを順次に出力する遅延素子DE1〜DEnを有する。調整回路162には、遅延クロック信号DCKnとクロック信号CK1とが入力され、遅延クロック信号DCKnとクロック信号CK1の遷移タイミング(位相)に基づいて遅延素子DE1〜DEnの遅延量を調整する。例えば、遅延クロック信号DCKnとクロック信号CK1の遷移タイミングが一致するように調整する。具体的には、調整回路40は、遅延クロック信号DCKnの遷移タイミングとクロック信号CK1の遷移タイミングを比較(位相比較)し、その比較結果に基づいて制御信号SCTを出力する。制御信号SCTは、遅延素子DE1〜DEnの遅延量を制御する信号である。調整回路162は、例えば図11図12の調整部ASiと同様の構成を採用できる。

0126

なお、信号STA、STPを遅延させる構成は、例えば図13と同様にしてDLL回路のレプリカ回路を設ける手法や、図15と同様にしてDLL回路の入力にセレクターを設ける手法を採用できる。また、以上では第1の回路160を例にとって説明したが、第2の回路170についても同様である。即ち、nをmに置き換えればよい。

0127

上記の変形例では、DLL回路180、190における遅延素子1段あたりの遅延量がΔta’=1/(n×f1)、Δtb’=1/(m×f1)となる。n<mの場合、Δta’>Δtb’となり、時間デジタル変換の分解能はΔt’=Δta’−Δtb’となる。

0128

8.物理量測定装置、電子機器、移動体
図19は、本実施形態の回路装置10を含む物理量測定装置400の構成例である。物理量測定装置400は、本実施形態の回路装置10と、クロック信号CK1を生成するための発振子XTAL1(第1の発振子、第1の振動片)と、クロック信号CK2を生成するための発振子XTAL2(第2の発振子、第2の振動片)と、クロック信号CK3を生成するための発振子XTAL3(第3の発振子、第3の振動片)と、を含む。また物理量測定装置400は、回路装置10、発振子XTAL1、XTAL2、XTAL3が収容されるパッケージ410を含むことができる。

0129

パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、回路装置10、発振子XTAL1、XTAL2、XTAL3が収容される。そしてリッド部414により密閉することで、回路装置10、発振子XTAL1、XTAL2、XTAL3がパッケージ410内に気密に封止される。

0130

回路装置10と発振子XTAL1、XTAL2、XTAL3は、パッケージ410内に実装される。そして発振子XTAL1、XTAL2、XTAL3の端子と、回路装置10(IC)の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。回路装置10には、発振子XTAL1、XTAL2、XTAL3を発振させるための発振回路101、102、103が設けられ、これらの発振回路101、102、103により発振子XTAL1、XTAL2、XTAL3を発振させることで、クロック信号CK1、CK2、CK3が生成される。

0131

例えば比較例として、第1、第2、第3の発振回路は第1、第2、第3の水晶発振器に設けられており、回路装置は第1、第2、第3の発振回路を内蔵していない場合を考える。この場合、同期化回路110、115による第1、第2、第3のクロック信号の位相同期を実現することはできない。また第1、第2、第3の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

0132

なお、物理量測定装置400の構成としては種々の変形実施が可能である。例えば図17図18の変形例を採用する場合、発振子XTAL2、XTAL3、発振回路101、102は省略される。また、例えばベース部412が、平板状の形状であり、リッド部414が、その内側に凹部が形成されるような形状であってもよい。またパッケージ410内での回路装置10、発振子XTAL1、XTAL2、XTAL3の実装形態配線接続などについても種々の変形実施が可能である。また発振子XTAL1、XTAL2、XTAL3は完全に別体に構成されている必要は無く、1つの部材に形成された第1、第2、第3の発振領域であってもよい。

0133

図20は、本実施形態の回路装置10を含む電子機器500の構成例である。この電子機器500は、本実施形態の回路装置10、発振子XTAL1、XTAL2、XTAL3、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナNTを含むことができる。回路装置10と発振子XTAL1、XTAL2、XTAL3により物理量測定装置400が構成される。なお電子機器500は図20の構成に限定されず、これらの一部の構成要素(例えば発振子XTAL2、XTAL3)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0134

電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器超音波測定装置脈波計血圧測定装置等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置時計関連機器などのウェアラブル機器印刷装置投影装置ロボット携帯情報端末スマートフォン携帯電話機携帯型ゲーム装置ノートPC又はタブレットPC等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

0135

通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。また処理部520は、物理量測定装置400で測定された物理量情報を用いた種々の処理を行う。この処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

0136

操作部530は、ユーザー入力操作を行うためのものであり、操作ボタンタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDDハードディスクドライブ)などにより実現できる。

0137

図21は、本実施形態の回路装置を含む移動体の例である。本実施形態の回路装置は、例えば、車、飛行機バイク自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンモーター等の駆動機構ハンドル等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図21は移動体の具体例としての自動車206を概略的に示している。自動車206(移動体)には、本実施形態の回路装置と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンション硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。

0138

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0139

10…回路装置、20…時間デジタル変換回路、40…調整回路、
41…バッファー回路、42…バラクター、43…キャパシター回路、
44…トランジスター、45…カレントミラー回路、51…位相比較回路、
52…チャージポンプ回路、53…ループフィルター、55…位相比較回路、
56…出力回路、60…制御回路、80…遅延回路、90…セレクター、
101,102,103…発振回路、110,115…同期化回路、
150…比較器アレイ部、160…第1の回路、162…調整回路、
170…第2の回路、180…第1のDLL回路、190…第2のDLL回路、
206…自動車、207…車体、208…制御装置、209…車輪、
400…物理量測定装置、410…パッケージ、412…ベース部、
414…リッド部、500…電子機器、510…通信部、520…処理部、
530…操作部、540…表示部、550…記憶部、
CK1…第1のクロック信号、CK2…第2のクロック信号、
CK3…第3のクロック信号、DCK1〜DCKn…遅延クロック信号、
DE1〜DEn…遅延素子、DKA1〜DKAn…遅延信号(第1の遅延信号群)、
DKB1〜DKBm…遅延信号(第2の遅延信号群)、
DR1〜DRn…遅延素子、LT11〜LTnm…位相比較器、
STA…第1の信号、STP…第2の信号、TA…第1の期間、TB…第2の期間、
XTAL1…第1の発振子、XTAL2…第2の発振子、
XTAL3…第3の発振子、f1…第1のクロック周波数、
f2…第2のクロック周波数、f3…第3のクロック周波数

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