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技術 半導体装置

出願人 豊田合成株式会社
発明者 鈴木智行西井潤弥
出願日 2016年9月30日 (3年8ヶ月経過) 出願番号 2016-192551
公開日 2018年4月5日 (2年2ヶ月経過) 公開番号 2018-056421
状態 特許登録済
技術分野 縦型MOSトランジスタ 半導体の電極 絶縁膜の形成
主要キーワード 製造空間 n型半導体 ボディ電極 回析パターン アクセプタ元素 導通経路 窒化アルミニウムガリウムインジウム 窒化ガリウムインジウム
関連する未来課題
重要な関連分野

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図面 (14)

課題

酸化アルミニウムにおける結晶化を防止できる。

解決手段

半導体装置であって、III族窒化物半導体層と、前記III族窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記III族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が1×1021原子/cm3以上、窒素濃度が1×1019原子/cm3以上および炭素濃度が1×1019原子/cm3以上である第1の膜と、前記第1の膜の上に配されるとともに酸化アルミニウムから主に形成される第2の膜と、を有する。

概要

背景

半導体装置には、半導体層と、半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えたものがある。ゲート絶縁膜としては、二酸化ケイ素(SiO2)を用いることが知られている。

概要

酸化アルミニウムにおける結晶化を防止できる。半導体装置であって、III族窒化物半導体層と、前記III族窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記III族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が1×1021原子/cm3以上、窒素濃度が1×1019原子/cm3以上および炭素濃度が1×1019原子/cm3以上である第1の膜と、前記第1の膜の上に配されるとともに酸化アルミニウムから主に形成される第2の膜と、を有する。

目的

このような課題を解決するために、III族窒化物半導体層の上に形成されるゲート絶縁膜として酸化アルミニウムを用いる場合、酸化アルミニウムにおける結晶化を防止できる技術が望まれていた

効果

実績

技術文献被引用数
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請求項1

半導体装置であって、III族窒化物半導体層と、前記III族窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記III族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が1×1021原子/cm3以上、窒素濃度が1×1019原子/cm3以上および炭素濃度が1×1019原子/cm3以上である第1の膜と、前記第1の膜の上に配されるとともに酸化アルミニウムから主に形成される第2の膜と、を有する、半導体装置。

請求項2

請求項1に記載の半導体装置であって、前記第1の膜の厚さは少なくとも2nm以上である、半導体装置。

請求項3

請求項1または請求項2に記載の半導体装置であって、前記III族窒化物半導体層は、トレンチを有し、前記ゲート絶縁膜は、前記トレンチにおける底面および側面を覆うよう形成されているとともに前記底面を覆う前記ゲート絶縁膜の厚さと前記側面を覆う前記ゲート絶縁膜の厚さとは同じであるよう形成されている、半導体装置。

請求項4

請求項1から請求項3までのいずれか一項に記載の半導体装置を製造する製造方法であって、前記第1の膜は、原子層堆積法によって形成される、半導体装置を製造する製造方法。

請求項5

請求項1から請求項4までのいずれか一項に記載の半導体装置を製造する製造方法であって、前記第1の膜は、オゾンを酸化剤とした原子層堆積法によって形成される、半導体装置を製造する製造方法。

請求項6

請求項1から請求項5までのいずれか一項に記載の半導体装置を製造する製造方法であって、前記第2の膜は、前記第1の膜の上に連続的に形成される、半導体装置を製造する製造方法。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

半導体装置には、半導体層と、半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えたものがある。ゲート絶縁膜としては、二酸化ケイ素(SiO2)を用いることが知られている。

先行技術

0003

Yujin Hori, Japanese Journal of Applied Physics Volume 49,Number8R

発明が解決しようとする課題

0004

非特許文献1では、ゲート絶縁膜として、二酸化ケイ素と比べて比誘電率が高い酸化アルミニウム(Al2O3)をIII族窒化物半導体層の上に用いている。しかし、このような場合、以下の問題が生じることがある。すなわち、III族窒化物半導体層の上に酸化アルミニウムを用いてゲート絶縁膜が形成されてから、III族窒化物半導体層と酸化アルミニウムとの界面において、熱処理による酸化アルミニウムの結晶化が起こることがある。結晶化により発生した結晶粒界は、電子伝播する経路となるため、リーク電流の増加を招く。また、結晶化により形成された界面準位キャリアトラップし、しきい値電圧を変動させる。このような課題を解決するために、III族窒化物半導体層の上に形成されるゲート絶縁膜として酸化アルミニウムを用いる場合、酸化アルミニウムにおける結晶化を防止できる技術が望まれていた。

課題を解決するための手段

0005

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

0006

(1)本発明の一形態によれば、半導体装置が提供される。この半導体装置は、III族窒化物半導体層と、前記III族窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記III族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が1×1021原子/cm3以上、窒素濃度が1×1019原子/cm3以上および炭素濃度が1×1019原子/cm3以上である第1の膜と、前記第1の膜の上に配されるとともに酸化アルミニウムから主に形成される第2の膜と、を有する。このような形態とすれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成されている第1の膜が、酸化アルミニウムから主に形成されている第2の膜とIII族窒化物半導体層との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第1の膜は、不純物としての水素窒素および炭素を一定の濃度以上含むことによって第1の膜において原子配列乱れが生じやすいことから、結晶化が起こりにくい。このため、第2の膜である酸化アルミニウムにおける結晶化を防止できる。

0007

(2)上記形態における半導体装置において、前記第1の膜の厚さは少なくとも2nm以上であってもよい。このような形態とすれば、第1の膜の厚さが2nm以上あることによって、第2の膜である酸化アルミニウムにおける結晶化を一層防止できる。

0008

(3)上記形態における半導体装置において、前記III族窒化物半導体層は、トレンチを有し、前記ゲート絶縁膜は、前記トレンチにおける底面および側面を覆うよう形成されているとともに前記底面を覆う前記ゲート絶縁膜の厚さと前記側面を覆う前記ゲート絶縁膜の厚さとは同じであるよう形成されていてもよい。トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが異なるようゲート絶縁膜が形成された形態では、ゲート絶縁膜の厚さにムラがあることによって、ゲート絶縁膜のうち厚さが薄い部分において結晶化が起こるとともに絶縁膜のうち厚さが厚い部分において非晶質が維持される場合がある。このような場合、ゲート絶縁膜全体においてひずみが生じる。このひずみは、半導体装置における動作を不安定にする。このため、トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが同じであるようゲート絶縁膜が形成された形態では、半導体装置における動作が不安定になることを防止できる。

0009

(4)本発明の一形態によれば、半導体装置を製造する製造方法が提供される。この製造方法では、前記第1の膜は、原子層堆積法によって形成される。このような形態とすれば、第1の膜の厚さを、精度良く調整できる。また、段差を含む構造を有するIII族窒化物半導体層に対しても、高い被覆性を実現できる。

0010

(5)上記形態における半導体装置を製造する製造方法において、前記第1の膜は、オゾンを酸化剤とした原子層堆積法によって形成されてもよい。このような形態とすれば、酸化剤として反応性の低いオゾンを原子層堆積法に用いるため、III族窒化物半導体層における損傷を抑制できる。

0011

(6)上記形態における半導体装置を製造する製造方法において、前記第2の膜は、前記第1の膜の上に連続的に形成されてもよい。このような形態とすれば、第1の膜と第2の膜との界面が大気中の不純物により汚染されないため、第2の膜が中断を挟んで第1の膜の上に形成された形態と比べて、リーク電流を小さくすることができる。

0012

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、ショットキーバリアダイオード半導体、それらのダイオードおよび半導体もしくは上記形態の半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置、それらの装置の設計方法、それらの装置の製造方法などの形態で実現できる。

発明の効果

0013

本発明によれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成されている第1の膜が、酸化アルミニウムから主に形成されている第2の膜とIII族窒化物半導体層との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第1の膜は、不純物としての水素、窒素および炭素を一定の濃度以上含むことによって第1の膜において原子配列の乱れが生じやすいことから、結晶化が起こりにくい。このため、第2の膜である酸化アルミニウムにおける結晶化を防止できる。

図面の簡単な説明

0014

半導体装置の構成を模式的に示す断面図である。
ゲート絶縁膜の構造を示す説明図である。
第1実施形態における半導体装置の製造方法を示す工程図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
製造途中にある半導体装置の構成を模式的に示す断面図である。
I−V特性測定結果を示すグラフである。
C−V特性の測定結果を示すグラフである。
C−V特性の測定結果を示すグラフである。
I−V特性の測定結果を示すグラフである。

実施例

0015

A.第1実施形態:
A−1.半導体装置の構成
図1は、半導体装置100の構成を模式的に示す断面図である。図1には、相互に直交するX軸、Y軸およびZ軸が図示されている。X軸は、図1の左から右に延びる軸である。Y軸は、図1紙面の手前から奥に延びる軸である。Z軸は、図1の下から上に延びる軸である。他の図のXYZ軸は、図1のXYZ軸に対応する。なお、本明細書において、Z軸の+方向を便宜的に「上」と呼ぶことがある。この「上」という呼称は、半導体装置100の配置(向き)を限定するものではない。すなわち、半導体装置100は、任意の向きに配置しうる。

0016

半導体装置100は、III族窒化物半導体を用いて形成されたIII族窒化物系の半導体装置である。本実施形態では、半導体装置100は、窒化ガリウム(GaN)を用いて形成されたGaN系の半導体装置である。本実施形態では、半導体装置100は、電力制御に用いられ、パワーデバイスとも呼ばれる。

0017

半導体装置100は、基板110と、n型半導体層120と、p型半導体層130と、n型半導体層140とを備える。半導体装置100は、各半導体層に形成された構造として、トレンチ152およびリセス156を有する。半導体装置100は、さらに、ゲート絶縁膜160と、パッシベーション膜168と、制御電極であるゲート電極172と、pボディ電極174と、ソース電極176と、ドレイン電極178とを備える。

0018

基板110は、半導体である。本実施形態では、基板110は、窒化ガリウム(GaN)から主に形成される。本明細書の説明において、「窒化ガリウム(GaN)から主に形成される」とは、モル分率において窒化ガリウム(GaN)を90%以上含有することを意味する。本実施形態では、基板110は、ケイ素(Si)をドナー元素として含有する。本実施形態では、基板110は、n型の特性を有するn型半導体である。

0019

n型半導体層120は、X軸方向およびY軸方向に広がる板状を成し、n型の特性を有する半導体である。n型半導体層120は、基板110より上に位置する。本実施形態では、n型半導体層120は、窒化ガリウム(GaN)から主に形成される。本実施形態では、n型半導体層120は、ケイ素(Si)をドナー元素として含有する。

0020

p型半導体層130は、X軸方向およびY軸方向に広がる板状を成し、p型の特性を有する半導体である。p型半導体層130は、n型半導体層120の上に位置する。本実施形態では、p型半導体層130は、窒化ガリウム(GaN)から主に形成される。本実施形態では、p型半導体層130は、マグネシウム(Mg)をアクセプタ元素として含有する。

0021

n型半導体層140は、X軸方向およびY軸方向に広がる板状を成し、n型の特性を有する半導体である。n型半導体層140は、p型半導体層130の上に位置する。本実施形態では、n型半導体層140は、窒化ガリウム(GaN)から主に形成される。本実施形態では、n型半導体層140は、ケイ素(Si)をドナー元素として含有する。

0022

トレンチ152は、n型半導体層140からp型半導体層130を貫通してn型半導体層120の一部を削って窪んだ溝部である。トレンチ152は、各半導体層に対するドライエッチングによって形成された構造である。

0023

リセス156は、n型半導体層140を貫通してp型半導体層130の一部を削って窪んだ溝部である。リセス156は、n型半導体層140およびp型半導体層130の一部に対するドライエッチングによって形成された構造である。

0024

ゲート絶縁膜160は、電気絶縁性を有する膜である。ゲート絶縁膜160は、トレンチ152およびn型半導体層140のうちトレンチ152寄りの一部の表面を覆う。本実施形態では、ゲート絶縁膜160は、トレンチ152における底面および側面を覆うよう形成されているとともにトレンチ152における底面を覆うゲート絶縁膜160の厚さとトレンチ152における側面を覆うゲート絶縁膜160の厚さとは同じであるよう形成されている。ここでいう「厚さが同じである」とは、トレンチ152における底面を覆うゲート絶縁膜160とトレンチ152における側面を覆うゲート絶縁膜160との間における厚さの差が±5%以内であるということである。ゲート絶縁膜160は、第1の膜162と、第2の膜164とを有する。

0025

図2は、ゲート絶縁膜160の構造を示す説明図である。第1の膜162は、n型半導体層140の上に配されるとともに、ケイ素を含み酸化アルミニウム(Al2O3)よりも結晶化温度の高い原料から主に形成されている。本実施形態では、第1の膜162は、二酸化ケイ素(SiO2)から主に形成されている。他の実施形態では、SiOx、SiNx、SiON、SiOCであってもよい。第1の膜162の厚さは、5nmである。

0026

第1の膜162における水素濃度は、1×1021原子/cm3以上であることが好ましく、3×1021原子/cm3以上であることがより好ましい。また、第1の膜162における水素濃度は、5×1021原子/cm3以下であることが好ましい。本実施形態では、第1の膜162における水素濃度は、3×1021原子/cm3である。

0027

第1の膜162における窒素濃度は、1×1019原子/cm3以上であることが好ましく、1×1020原子/cm3以上であることがより好ましい。また、第1の膜162における窒素濃度は、2×1020原子/cm3以下であることが好ましい。本実施形態では、第1の膜162における窒素濃度は、1×1020原子/cm3である。

0028

第1の膜162における炭素濃度は、1×1019原子/cm3以上であることが好ましく、2×1019原子/cm3であることがより好ましい。また、第1の膜162における炭素濃度は、5×1019原子/cm3以下であることが好ましい。本実施形態では、第1の膜162における炭素濃度は、2×1019原子/cm3である。

0029

第2の膜164は、第1の膜162の上に配されるとともに酸化アルミニウム(Al2O3)から主に形成されている。

0030

本実施形態では、第1の膜162および第2の膜164は、原子層堆積法によって形成される。また、第1の膜162は、オゾンを酸化剤とした原子層堆積法によって形成される。

0031

本実施形態では、第1の膜162が堆積されてから連続的に第2の膜164が堆積されることによって、ゲート絶縁膜160が形成される。ここでいう「連続的に」とは、ゲート絶縁膜160の形成において、製造空間である真空状態チャンバーから取り出されることがなく(外気暴露されることがなく)、という意味である。

0032

図1の説明に戻り、パッシベーション膜168は、電気絶縁性を有する膜である。パッシベーション膜168は、ゲート電極172におけるZ軸方向の+側と、n型半導体層140のうちX軸方向について中央寄りの部分におけるZ軸方向の+側と、ソース電極176のうちX軸方向についてn型半導体層140寄りの部分におけるZ軸方向の+側と、を覆う。パッシベーション膜168は、窒化ケイ素(SiN)から主に形成される。

0033

ゲート電極172は、ゲート絶縁膜160と接触した位置に配され、ゲート絶縁膜160を介してトレンチ152の内側に形成された電極である。ゲート電極172は、トレンチ152の内側に加え、トレンチ152の外側にわたって形成されている。本実施形態では、ゲート電極172は、窒化チタン(TiN)から主に形成される。ゲート電極172に電圧印加された場合、p型半導体層130に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極176とドレイン電極178との間に導通経路が形成される。

0034

pボディ電極174は、p型半導体層130にオーミック接触する電極である。pボディ電極174は、リセス156の内側に形成されている。pボディ電極174は、パラジウム(Pd)から主に形成される。

0035

ソース電極176は、n型半導体層140にオーミック接触する電極である。本実施形態では、ソース電極176は、pボディ電極174の上からn型半導体層140の上にわたって形成されている。本実施形態では、ソース電極176は、n型半導体層140側から順に、チタン(Ti)から主に形成される層と、アルミニウム(Al)から主に形成される層と、パラジウム(Pd)から主に形成される層とを積層した積層電極である。

0036

ドレイン電極178は、基板110の下側の表面にオーミック接触する電極である。ドレイン電極178は、基板110側から順に、チタン(Ti)から主に形成される層と、アルミニウム(Al)から主に形成される層とを積層した積層電極である。

0037

A−2.半導体装置の製造方法
図3は、第1実施形態における半導体装置100の製造方法を示す工程図である。まず、製造者は、基板110の上に、n型半導体層120、p型半導体層130、n型半導体層140を順に形成する(工程P100)。本実施形態では、製造者は、有機金属気相成長法MOCVD)によって、n型半導体層120、p型半導体層130、n型半導体層140を形成する。

0038

図4は、製造途中にある半導体装置100P1の構成を模式的に示す断面図である。図4は、工程P100を終えた後の半導体装置100P1の構成を示している。工程P100を経て、基板110の上には、n型半導体層120、p型半導体層130、n型半導体層140が形成される。

0039

n型半導体層120、p型半導体層130、n型半導体層140を形成した後(図3、工程P100)、製造者は、トレンチ152およびリセス156を形成する(工程P110)。製造者は、ドライエッチングによってトレンチ152およびリセス156を形成する。

0040

図5は、製造途中にある半導体装置100P2の構成を模式的に示す断面図である。図5は、工程P110を終えた後の半導体装置100P2の構成を示している。工程P110を経て、半導体装置100P2には、トレンチ152およびリセス156が形成されている。

0041

トレンチ152およびリセス156を形成した後(図3、工程P110)、製造者は、ゲート絶縁膜160を形成する(工程P120)。製造者は、原子層堆積法によって、第1の膜162、第2の膜164を連続的に形成することによって、ゲート絶縁膜160を形成する。本実施形態では、第1の膜162は、オゾンを酸化剤とした原子層堆積法によって形成される。なお、工程P120以降の工程における熱処理は、すべて550℃以下で実施するものとする。第2の膜164における結晶化を予防するためである。

0042

ゲート絶縁膜160を形成した後(工程P120)、製造者は、ゲート電極172を形成する(工程P130)。製造者は、スパッタ法によってゲート電極172を形成する。

0043

図6は、製造途中にある半導体装置100P3の構成を模式的に示す断面図である。図6は、工程P130を終えた後の半導体装置100P3の構成を示している。工程P120および工程P130を経て、半導体装置100P3には、ゲート絶縁膜160およびゲート電極172が形成されている。

0044

ゲート電極172を形成した後(図3、工程P130)、製造者は、レジストマスク200を形成する(工程P140)。製造者は、フォトリソグラフィによって、レジストマスク200を形成する。レジストマスク200を形成した後(工程P140)、製造者は、ゲート電極172のうちZ軸方向の+側がレジストマスク200に覆われていない部分を除去する(工程P150)。製造者は、ゲート電極172のうちZ軸方向の+側がレジストマスク200に覆われていない部分を、ドライエッチングによって除去する。

0045

図7は、製造途中にある半導体装置100P4の構成を模式的に示す断面図である。図7は、工程P150を終えた後の半導体装置100P4の構成を示している。工程P150を経て、半導体装置100P4には、トレンチ152およびn型半導体層140のうちトレンチ152近傍の部位とレジストマスク200との間に、ゲート電極172が残存している。

0046

レジストマスク200に覆われていない部分のゲート電極172を除去した後(図3、工程P150)、製造者は、ゲート絶縁膜160のうちZ軸方向の+側がレジストマスク200に覆われていない部分を除去する(工程P160)。製造者は、ゲート絶縁膜160のうちZ軸方向の+側がレジストマスク200に覆われていない部分を、ドライエッチングによって除去する。

0047

図8は、製造途中にある半導体装置100P5の構成を模式的に示す断面図である。図8は、工程P160を終えた後の半導体装置100P5の構成を示している。工程P160を経て、半導体装置100P5には、トレンチ152およびn型半導体層140のうちトレンチ152寄りの部位とレジストマスク200との間に、ゲート絶縁膜160が残存する。

0048

レジストマスク200に覆われていない部分のゲート絶縁膜160を除去した後(図3、工程P160)、製造者は、レジストマスク200を除去する(工程P170)。製造者は、酸素プラズマを用いてレジストマスク200を除去する。レジストマスク200を除去した後(工程P170)、製造者は、pボディ電極174と、ソース電極176と、ドレイン電極178とを形成する(工程P180)。製造者は、pボディ電極174、ソース電極176、ドレイン電極178の順に、電極の形成を行う。製造者は、リフトオフ法によって、pボディ電極174と、ソース電極176と、ドレイン電極178とを形成する。

0049

図9は、製造途中にある半導体装置100P6の構成を模式的に示す断面図である。図9は、工程P180を終えた後の半導体装置100P6の構成を示している。工程P180を経て、半導体装置100P6には、pボディ電極174と、ソース電極176と、ドレイン電極178とが形成される。

0050

電極を形成した後(図3、工程P180)、製造者は、パッシベーション膜168を形成する(工程P190)。製造者は、プラズマCVD(Chemical Vapor Deposition)法によって、パッシベーション膜168を形成する。工程P100から工程P190を経て、図1における半導体装置100が完成する。

0051

A−3.第1評価試験
第1評価試験では、試験者は、窒化ガリウムから主になるn型半導体基板の上に、窒化ガリウムから主になる半導体エピタキシャル層結晶成長により形成した後、半導体エピタキシャル層の上に絶縁膜を形成して、試料S1,S2として作製した。

0052

試料S1における絶縁膜は、酸化アルミニウム(Al2O3)から主に形成されている。試料S1における絶縁膜の厚さは、50nmである。試料S2における絶縁膜は、第1実施形態におけるゲート絶縁膜160と同じである。試料S2における半導体エピタキシャル層の上に、第1の膜162、第2の膜164が順に配されている。第1の膜162の厚さは、8nmである。第2の膜164の厚さは、45nmである。尚、第1評価試験で作製された試料S2、後述する第2評価試験で作製された試料S4および試料S5、第3評価試験で作製された試料S4aおよび試料S4bにおけるゲート絶縁膜160は、すべて第1の膜162および第2の膜164が原子層堆積法により堆積されることで形成されたものである。

0053

試験者は、試料S1,S2を窒素雰囲気下において500℃で熱処理を行った後に、試料S1の断面および試料S2の断面における結晶化の状態を透過型電子顕微鏡TEM:Transmission Electron Microscope)によって観察した。観察において、回折パターン見えた場合を結晶化している状態と定義し、回折パターンが見えない場合を結晶化してない状態(アモルファス)と定義した。

0054

試験者は、試料S1において、n型半導体層と絶縁膜との界面における絶縁膜の側に回析パターンを確認するとともに、界面から4mm程度の絶縁膜が結晶化していることを確認した。

0055

試験者は、試料S2において、n型半導体層と絶縁膜との界面に規則的な原子配列が確認できず、絶縁膜に結晶化が起こっていないことを確認した。よって、第1評価試験の結果、n型半導体層と酸化アルミニウムから主に形成されている第2の膜164との間に、二酸化ケイ素から主に形成されている第1の膜162を挿入することによって、第2の膜164における結晶化を防止できることが分かった。

0056

原子層堆積法を用いて堆積された絶縁膜は、一般的に不純物を多く含んでいる。不純物(特に水素)を多く含む酸化アルミニウムは、500℃程度で結晶化が始まることが報告されている。しかし、試料S2における第2の膜164では、500℃で熱処理を行っても結晶化が防止されている。これは、n型半導体層と第2の膜164との間に第1の膜162を挿入されたことによるためである。

0057

A−4.第2評価試験
第2評価試験では、試験者は、n型基板の上に絶縁膜を形成し、絶縁膜の上には、窒化チタン(TiN)から主に形成される電極を形成することによって、試料S3,S4,S5として作製した。電極は、以下の工程で形成された。すなわち、n型基板の上に絶縁膜が形成されてからの窒素雰囲気下における500℃での熱処理、スパッタリングによる窒化チタンの堆積、フォトレジストによるパターニング、フォトレジストで覆われていない部分の窒化チタンの除去、フォトレジストの除去が順に行われることによって、絶縁膜の上に電極が形成された。試料S3,S4,S5は、いわゆるMOS構造をとる。

0058

試料S3における絶縁膜は、酸化アルミニウム(Al2O3)から主に形成されている。試料S4,S5における絶縁膜は、第1実施形態におけるゲート絶縁膜160と同じである。試料S4,S5では、n型の基板の上に、第1の膜162、第2の膜164が順に配されている。試料S4における第1の膜162の厚さは、2nmである。試料S5における第1の膜162の厚さは、5nmである。

0059

試験者は、試料S3,S4,S5について、I−V特性およびC−V特性を測定した。図10は、I−V特性の測定結果を示すグラフである。図10縦軸は、電流密度を示す。図10横軸は、電圧を示す。図10における一点鎖線I3は、試料S3におけるI−V特性を示す。図10における実線I4は、試料S4におけるI−V特性を示す。図10における破線I5は、試料S5におけるI−V特性を示す。

0060

図10の測定結果から、試料S3と比べて、試料S4および試料S5では、リーク電流が小さいことが確認された。絶縁膜において結晶化が起こると、結晶粒界が発生して電子を伝播する経路となるため、リーク電流の増加が起こる。すなわち、試料S4および試料S5では、試料S3と比べて、絶縁膜における結晶化が抑制されているといえる。よって、試料S4および試料S5では、n型基板と酸化アルミニウムから主に形成されている第2の膜164との間に、二酸化ケイ素から主に形成されている第1の膜162を挿入することによって、第2の膜164における結晶化を防止できることが分かった。

0061

図11は、試料S3におけるC−V特性の測定結果を示すグラフである。図11の縦軸は、静電容量を示す。図11の横軸は、電圧を示す。図11の測定結果から、試料S3では、15Vの電圧を掃引した際に、6.8Vのフラットバンド電圧の変動Vaが確認された。

0062

図12は、試料S4におけるC−V特性の測定結果を示すグラフである。図12の縦軸および横軸は、図11の縦軸および横軸と同じである。図12の測定結果から、試料S4では、15Vの電圧を掃引した際に、フラットバンド電圧の変動は確認されなかった。

0063

絶縁膜において結晶化が起こると、結晶化により形成された界面準位がキャリアをトラップし、しきい値電圧を変動させる。すなわち、試料S4および試料S5では、試料S3と比べて、絶縁膜における結晶化が抑制されているといえる。よって、図11の測定結果からも、試料S4および試料S5では、第2の膜164における結晶化を防止できていることが分かった。

0064

A−5.第3評価試験
第3評価試験では、試験者は、ゲート絶縁膜160の形成について、第1の膜162を堆積してから連続的に第2の膜164を堆積してゲート絶縁膜160を形成した試料S4(試料S4aとする)と、ゲート絶縁膜160の形成について、第1の膜162を堆積してから中断を挟んで第2の膜164を堆積してゲート絶縁膜160を形成した試料S4(試料S4bとする)と、におけるI−V特性を測定した。

0065

ここでいう「中断を挟んで」とは、ゲート絶縁膜160の形成において、製造空間である真空状態のチャンバーから取り出されること(外気に暴露されること)を経てから、という意味である。

0066

試験者は、試料S4aおよび試料S4bについて、I−V特性を測定した。図13は、I−V特性の測定結果を示すグラフである。図13の縦軸および横軸は、図10の縦軸および横軸と同じである。図13における実線Iaは、試料S4aにおけるI−V特性を示す。図13における破線Ibは、試料S4bにおけるI−V特性を示す。

0067

図13の測定結果から、試料S4bと比べて、試料S4aでは、リーク電流が小さいことが確認された。これは、第1の膜162を堆積させてから連続的に第2の膜164を堆積させてゲート絶縁膜160を形成したことによって、第1の膜162と第2の膜164との界面が大気中の不純物により汚染されなかったためであると考えられる。

0068

以上、第1評価試験から第3評価試験の結果より、ゲート絶縁膜160における第1の膜162が第2の膜164における結晶化を防止していることが確認された。半導体装置100を構成するゲート絶縁膜160についても、同様の効果を示すことが確認された。よって、トレンチ152が形成された位置に配されているか否かに関わらず、第1の膜162は、酸化アルミニウムにおける結晶化を防止できることが確認された。

0069

以上説明した第1実施形態によれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料である二酸化ケイ素から主に形成されている第1の膜162が、酸化アルミニウムから主に形成されている第2の膜164と窒化ガリウムから主に形成されているn型半導体層140との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第1の膜162は、不純物としての水素、窒素および炭素を一定の濃度以上含むことによって第1の膜162において原子配列の乱れが生じやすいことから、結晶化が起こりにくい。このため、第2の膜164である酸化アルミニウムにおける結晶化を防止できる。

0070

また、第1の膜162が窒素を一定の濃度以上含むことによって、窒化ガリウム(GaN)から主に形成されているn型半導体層140における窒素の脱離を予防することが考えられる。第1の膜162が水素を一定の濃度以上含むことによって、第1の膜162とn型半導体層140との界面におけるダングリングボンドと水素が結合して、電子が捕縛される準位を低下させて電気特性を安定させることが考えられる。

0071

また、第1実施形態では、第1の膜162および第2の膜164は、原子層堆積法によって形成される。よって、第1の膜162および第2の膜164の厚さを精度良く調整できる。第1実施形態の半導体装置100におけるトレンチ152のような段差を含む構造を有するn型半導体層140に対しても、高い被覆性を実現できる。

0072

また、第1実施形態では、第1の膜162の厚さは5nmであることから、第2の膜164である酸化アルミニウムにおける結晶化をより防止できるといえる。これは、第2評価試験の結果より、第1の膜162の厚さは2nm以上であれば、第2の膜164における結晶化を防止できることが確認されたからである。原子層堆積法によって形成された第1の膜162には不純物が多く含まれるため、リーク電流が大きくなりやすい。このため、第1の膜162の厚さは、薄い方が好ましい。

0073

また、第1実施形態では、ゲート絶縁膜160は、トレンチ152における底面および側面を覆うよう形成されているとともにトレンチ152における底面を覆うゲート絶縁膜160の厚さとトレンチ152における側面を覆うゲート絶縁膜160の厚さとは同じであるよう形成されている。トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが異なるようゲート絶縁膜が形成された形態では、ゲート絶縁膜の厚さにムラがあることによって、ゲート絶縁膜のうち厚さが薄い部分において結晶化が起こるとともに絶縁膜のうち厚さが厚い部分において非晶質が維持される場合がある。このような場合、ゲート絶縁膜全体においてひずみが生じる。このひずみは、半導体装置における動作を不安定にする。これに対して、第1実施形態では、半導体装置における動作が不安定になることを防止できる。

0074

また、第1実施形態では、第1の膜162は、オゾンを酸化剤とした原子層堆積法によって形成される。このため、酸化剤として反応性の低いオゾンを原子層堆積法に用いることから、n型半導体層140における損傷を抑制できる。

0075

また、第1実施形態では、第1の膜162が堆積されてから連続的に第2の膜164を堆積されることによって、ゲート絶縁膜160が形成される。このため、第1の膜162と第2の膜164との界面が大気中の不純物により汚染されないため、第2の膜が中断を挟んで第1の膜の上に形成された形態と比べて、リーク電流を小さくすることができる。

0076

B.他の実施形態:
第1実施形態では、ゲート絶縁膜160とゲート電極172は接触しているが、本発明はこれに限られない。例えば、半導体装置は、ゲート絶縁膜160とゲート電極172との間に、酸素プラズマを酸化剤とした二酸化ケイ素を挿入した構造であってもよい。このような構造では、二酸化ケイ素を挿入していない構造と比べて、より一層リーク電流を小さくできる。

0077

第1実施形態では、n型半導体層140は、窒化ガリウム(GaN)から主に形成されていたが、本発明はこれに限られない。例えば、n型半導体層140は、窒化アルミニウム(AlN)、窒化インジウム(InN)、窒化アルミニウムガリウム(AlGaN)、窒化ガリウムインジウム(GaInN)、窒化アルミニウムインジウム(AlInN)、窒化アルミニウムガリウムインジウム(AlGaInN)のうちのいずれかから主に形成されていてもよい。

0078

第1実施形態では、第1の膜162の厚さは、5nmであったが、本発明はこれに限られない。例えば、第1の膜162の厚さは、5nmより薄くてもよい。

0079

第1実施形態では、第1の膜162および第2の膜164は、原子層堆積法によって形成されていたが、本発明はこれに限られない。例えば、第1の膜162および第2の膜164のうち少なくとも一方は、CVD法もしくはスパッタ法で形成されてもよい。

0080

第1実施形態では、第1の膜162は、オゾンを酸化剤とした原子層堆積法によって形成されていたが、本発明はこれに限られない。例えば、第1の膜162は、水を酸化剤とした原子層堆積法によって形成されてもよい。

0081

第1実施形態では、ゲート絶縁膜160の形成は、第1の膜162を堆積させてから連続的に第2の膜164を堆積させて実施されていたが、本発明はこれに限られない。例えば、ゲート絶縁膜160の形成は、第1の膜162を堆積させてから中断を挟んで第2の膜164を堆積させて実施されてもよい。

0082

本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

0083

100…半導体装置
110…基板
120…n型半導体層
130…p型半導体層
140…n型半導体層
152…トレンチ
156…リセス
160…ゲート絶縁膜
162…第1の膜
164…第2の膜
168…パッシベーション膜
172…ゲート電極
174…pボディ電極
176…ソース電極
178…ドレイン電極
200…レジストマスク

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