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技術 回路装置、物理量測定装置、電子機器及び移動体

出願人 セイコーエプソン株式会社
発明者 倉科隆牧克彦
出願日 2016年9月27日 (4年1ヶ月経過) 出願番号 2016-187912
公開日 2018年4月5日 (2年7ヶ月経過) 公開番号 2018-054352
状態 未査定
技術分野 未知の時間間隔を測定するもの パルスの操作
主要キーワード 物理量情報 コレクター電圧 二分割法 同期カウンター 振動タイプ デジタルフィルター処理 バイナリーサーチ 真ん中付近
関連する未来課題
重要な関連分野

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図面 (20)

課題

時間デジタル変換の処理の高性能化や簡素化等を実現できる回路装置等の提供。

解決手段

回路装置10は、第1の発振子XTAL1を用いて生成された第1のクロック周波数f1の第1のクロック信号CK1と、第2の発振子XTAL2を用いて生成され、第1のクロック周波数f1とは異なる第2のクロック周波数f2の第2のクロック信号CK2とが入力され、第1、第2のクロック信号CK1、CK2を用いて時間をデジタル値に変換する時間デジタル変換回路20と、第1、第2のクロック信号CK1、CK2の位相同期を行うPLL回路120を含む。

概要

背景

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜4に開示される従来技術が知られている。

特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

特許文献4には、第1のクロックパルスを出力する第1の水晶発振器、第2のクロックパルスを出力する第2の水晶発振器、エッジ一致検出回路同期カウンターマイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第1、第2のクロックパルスの同期点を検出する。同期カウンターは、第1、第2のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

概要

時間デジタル変換の処理の高性能化や簡素化等を実現できる回路装置等の提供。回路装置10は、第1の発振子XTAL1を用いて生成された第1のクロック周波数f1の第1のクロック信号CK1と、第2の発振子XTAL2を用いて生成され、第1のクロック周波数f1とは異なる第2のクロック周波数f2の第2のクロック信号CK2とが入力され、第1、第2のクロック信号CK1、CK2を用いて時間をデジタル値に変換する時間デジタル変換回路20と、第1、第2のクロック信号CK1、CK2の位相同期を行うPLL回路120を含む。

目的

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

第1の発振子を用いて生成された第1のクロック周波数の第1のクロック信号と、第2の発振子を用いて生成され、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、前記第1のクロック信号と前記第2のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路と、前記第1のクロック信号と前記第2のクロック信号の位相同期を行うPLL回路と、を含むことを特徴とする回路装置

請求項2

請求項1に記載の回路装置において、前記時間デジタル変換回路は、前記第1のクロック周波数と前記第2のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換することを特徴とする回路装置。

請求項3

請求項2に記載の回路装置において、前記時間デジタル変換回路は、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値に変換することを特徴とする回路装置。

請求項4

請求項1乃至3のいずれか一項に記載の回路装置において、前記PLL回路は、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、N/f1=M/f2(N、Mは2以上の異なる整数)となるように、前記第1のクロック信号と前記第2のクロック信号の位相同期を行うことを特徴とする回路装置。

請求項5

請求項4に記載の回路装置において、前記PLL回路は、時間デジタル変換の分解能をΔtとした場合に、Δt=|N−M|/(N×f2)=|N−M|/(M×f1)となるように、前記第1のクロック信号と前記第2のクロック信号の位相同期を行うことを特徴とする回路装置。

請求項6

請求項1乃至5のいずれか一項に記載の回路装置において、前記PLL回路は、前記第1のクロック信号又は前記第1のクロック信号に基づく信号と、前記第2のクロック信号又は前記第2のクロック信号に基づく信号との位相比較を行う位相検出器を含むことを特徴とする回路装置。

請求項7

請求項6に記載の回路装置において、前記PLL回路は、前記第1のクロック信号を分周して、第1の分周クロック信号を前記第1のクロック信号に基づく信号として前記位相検出器に出力する第1の分周回路と、前記第2のクロック信号を分周して、第2の分周クロック信号を前記第2のクロック信号に基づく信号として前記位相検出器に出力する第2の分周回路と、を含むことを特徴とする回路装置。

請求項8

請求項7に記載の回路装置において、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、N/f1=M/f2(N、Mは2以上の異なる整数)となるように、前記第1の分周回路が前記第1のクロック信号を分周し、前記第2の分周回路が前記第2のクロック信号を分周することを特徴とする回路装置。

請求項9

請求項6乃至8のいずれか一項に記載の回路装置において、前記位相検出器の位相比較結果に基づき制御され、前記第1の発振子を発振させて、前記第1のクロック信号を生成する第1の発振回路を含むことを特徴とする回路装置。

請求項10

請求項9に記載の回路装置において、前記第2の発振子を発振させて、前記第2のクロック信号を生成する第2の発振回路を含むことを特徴とする回路装置。

請求項11

請求項1乃至10のいずれか一項に記載の回路装置において、前記時間デジタル変換回路は、第1の信号と第2の信号の遷移タイミング時間差をデジタル値に変換することを特徴とする回路装置。

請求項12

請求項1乃至11のいずれか一項に記載の回路装置と、前記第1のクロック信号を生成するための前記第1の発振子と、前記第2のクロック信号を生成するための前記第2の発振子と、を含むことを特徴とする物理量測定装置

請求項13

請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする電子機器

請求項14

請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする移動体

技術分野

0001

本発明は、回路装置物理量測定装置電子機器及び移動体等に関する。

背景技術

0002

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜4に開示される従来技術が知られている。

0003

特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

0004

特許文献4には、第1のクロックパルスを出力する第1の水晶発振器、第2のクロックパルスを出力する第2の水晶発振器、エッジ一致検出回路同期カウンターマイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第1、第2のクロックパルスの同期点を検出する。同期カウンターは、第1、第2のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

先行技術

0005

特開2009−246484号公報
特開2007−110370号公報
特開2010−119077号公報
特開平5−87954号公報

発明が解決しようとする課題

0006

特許文献4の従来技術では、エッジ一致検出回路が、第1、第2のクロックパルスの立ち下がりエッジが相互に一致する同期点を検出する。そして同期点が検出された場合に、同期カウンターが第1、第2のクロックパルスに同期してカウント処理を開始し、カウント処理の結果に基づいて、スタートパルスからストップパルスまでの未知時間を算出する時間測定を行う。

0007

しかしながら、この従来技術では、同期点が検出されない限り、時間測定を開始できないため、時間デジタル変換の変換時間が長くなってしまう。また第1、第2のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、時間デジタル変換の実現が困難である。また時間デジタル変換の処理の基準となるタイミングを適正に設定できないため、時間デジタル変換の処理が複雑化する。更に同期点においてクロックパルスのエッジの一致検出誤差があると、時間デジタル変換の精度が低下してしまう。

0008

本発明の幾つかの態様によれば、時間デジタル変換の処理の高性能化や簡素化等を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

課題を解決するための手段

0009

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

0010

本発明の一態様は、第1の発振子を用いて生成された第1のクロック周波数の第1のクロック信号と、第2の発振子を用いて生成され、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、前記第1のクロック信号と前記第2のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路と、前記第1のクロック信号と前記第2のクロック信号の位相同期を行うPLL回路と、を含む回路装置に関係する。

0011

本発明の一態様によれば、第1、第2の発振子を用いて生成された第1、第2のクロック信号の位相同期が、PLL回路により行われる。そして、時間デジタル変換回路は、このように位相同期された第1、第2のクロック周波数の第1、第2のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換を行う。このようにすれば、第1、第2のクロック信号を用いた時間デジタル変換の処理の高性能化や簡素化等を実現できるようになる。

0012

また本発明の一態様では、前記時間デジタル変換回路は、前記第1のクロック周波数と前記第2のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換してもよい。

0013

このようにすれば、第1、第2のクロック周波数の周波数差を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の高性能化を実現できる。

0014

また本発明の一態様では、前記時間デジタル変換回路は、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値に変換してもよい。

0015

このようにすれば、例えば第1、第2のクロック周波数の周波数差を小さくしたり、第1、第2のクロック周波数を高い周波数にすることで、分解能を小さくできるようになり、時間デジタル変換の高性能化を実現できる。

0016

また本発明の一態様では、前記PLL回路は、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、N/f1=M/f2(N、Mは2以上の異なる整数)となるように、前記第1のクロック信号と前記第2のクロック信号の位相同期を行ってもよい。

0017

このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、時間デジタル変換の処理の高性能化や簡素化を図れるようになる。

0018

また本発明の一態様では、前記PLL回路は、時間デジタル変換の分解能をΔtとした場合に、Δt=|N−M|/(N×f2)=|N−M|/(M×f1)となるように、前記第1のクロック信号と前記第2のクロック信号の位相同期を行ってもよい。

0019

このようにすれば、時間デジタル変換に要求される分解能Δtに応じてN、M等を設定して、第1、第2のクロック信号を位相同期させることが可能になる。

0020

また本発明の一態様では、前記PLL回路は、前記第1のクロック信号又は前記第1のクロック信号に基づく信号と、前記第2のクロック信号又は前記第2のクロック信号に基づく信号との位相比較を行う位相検出器を含んでもよい。

0021

このようにすれば、位相検出器での位相比較結果フィードバック制御を行うことによる第1、第2のクロック信号の位相同期を実現できるようになる。

0022

また本発明の一態様では、前記PLL回路は、前記第1のクロック信号を分周して、第1の分周クロック信号を前記第1のクロック信号に基づく信号として前記位相検出器に出力する第1の分周回路と、前記第2のクロック信号を分周して、第2の分周クロック信号を前記第2のクロック信号に基づく信号として前記位相検出器に出力する第2の分周回路と、を含んでもよい。

0023

このような第1、第2の分周回路を設ければ、位相検出器での第1、第2の分周クロック信号の位相比較結果のフィードバック制御を行って、第1、第2のクロック信号の位相同期を実現できるようになる。

0024

また本発明の一態様では、前記第1のクロック周波数をf1とし、前記第2のクロック周波数をf2とした場合に、N/f1=M/f2(N、Mは2以上の異なる整数)となるように、前記第1の分周回路が前記第1のクロック信号を分周し、前記第2の分周回路が前記第2のクロック信号を分周してもよい。

0025

このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、時間デジタル変換の処理の高性能化や簡素化を図れるようになる。

0026

また本発明の一態様では、前記位相検出器の位相比較結果に基づき制御され、前記第1の発振子を発振させて、前記第1のクロック信号を生成する第1の発振回路を含んでもよい。

0027

このようにすれば、位相検出器での位相検出結果に基づいて、例えば第1のクロック信号の第1のクロック周波数を調整して、第1、第2のクロック信号の位相同期を実現できるようになる。

0028

また本発明の一態様では、前記第2の発振子を発振させて、前記第2のクロック信号を生成する第2の発振回路を含んでもよい。

0029

このように第1、第2の発振子により生成された第1、第2のクロック信号を用いて時間デジタル変換を行えば、半導体素子を用いる手法に比べて、時間デジタル変換の精度等の向上を図れる。

0030

また本発明の一態様では、前記時間デジタル変換回路は、第1の信号と第2の信号の遷移タイミング時間差をデジタル値に変換してもよい。

0031

このようにすれば、第1、第2の信号の遷移タイミングの時間差を、第1、第2の発振子により生成された第1、第2のクロック信号を用いて、高精度でデジタル値に変換できるようになる。

0032

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第1のクロック信号を生成するための前記第1の発振子と、前記第2のクロック信号を生成するための前記第2の発振子と、を含む物理量測定装置に関係する。

0033

このように第1、第2の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。

0034

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

0035

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

図面の簡単な説明

0036

本実施形態の回路装置の構成例。
クロック周波数差を用いた時間デジタル変換手法の説明図。
信号STA、STPの関係を示す図。
信号STA、STPを用いた物理量測定の例を示す図。
本実施形態の回路装置の詳細な第1の構成例。
回路装置の動作を説明する信号波形図。
回路装置の詳細な動作を説明する信号波形図。
本実施形態の回路装置の詳細な第2の構成例。
発振回路の第1の構成例。
発振回路の第2の構成例。
時間デジタル変換回路の構成例。
位相検出器の構成例。
信号STAの繰り返し手法を説明する信号波形図。
信号STAの繰り返し手法を説明する信号波形図。
クロックサイクル指定値更新手法を説明する信号波形図。
クロックサイクル指定値の更新手法を説明する信号波形図。
クロックサイクル指定値の更新手法を説明する信号波形図。
バイナリーサーチ手法を説明する信号波形図。
物理量測定装置の構成例。
電子機器の構成例。
移動体の構成例。

実施例

0037

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0038

1.回路装置
図1に本実施形態の回路装置10の構成例を示す。回路装置10は時間デジタル変換回路20とPLL回路120を含む。また発振回路101、102を含むことができる。なお回路装置は図1の構成に限定されず、これらの一部の構成要素(例えば発振回路)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0039

時間デジタル変換回路20は、クロック信号CK1とクロック信号CK2を用いて時間をデジタル値に変換する。具体的には発振子XTAL1(第1の発振子)を用いて生成されたクロック周波数f1(第1のクロック周波数)のクロック信号CK1(第1のクロック信号)と、発振子XTAL2(第2の発振子)を用いて生成されたクロック周波数f2(第2のクロック周波数)のクロック信号CK2(第2のクロック信号)が入力される。そしてクロック信号CK1、CK2を用いて時間をデジタル値に変換する。図1の例では、時間デジタル変換回路20は、クロック周波数f1、f2のクロック信号CK1、CK2を用いて、信号STA(第1の信号。例えばスタート信号)と信号STP(第2の信号。例えばストップ信号)の遷移タイミングの時間差をデジタル値DQに変換する。なお、以下では、信号STA、STP(第1、第2の信号)の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

0040

クロック周波数f2はクロック周波数f1とは異なる周波数であり、例えばクロック周波数f1よりも低い周波数である。また信号STAと信号STPの遷移タイミングの時間差は、信号STAと信号STPのエッジ間(例えば立ち上がりエッジ間又は立ち下がりエッジ間)の時間差である。また時間デジタル変換回路20は、デジタル値DQのフィルター処理デジタルフィルター処理ローパスフィルター処理)を行い、フィルター処理後のデジタル値DQを出力してもよい。なお、時間デジタル変換回路20は、クロック周波数が異なる3つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第1、第2、第3のクロック信号が入力されて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換してもよい。

0041

PLL回路120(広義には同期化回路)は、クロック信号CK1とクロック信号CK2の位相同期を行う。例えばPLL回路120は、クロック信号CK1、CK2を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK2の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。PLL回路120の具体的な構成例については後述する。

0042

時間デジタル変換回路20は、クロック信号CK1、CK2の位相同期タイミングの後、クロック信号CK1に基づいて信号STAの信号レベル遷移させる。例えばPLL回路120によるクロック信号CK1、CK2の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路20が、クロック信号CK1を用いて信号STAの信号レベルを遷移させる。例えば信号STAの信号レベルを第1の電圧レベル(例えばLレベル)から第2の電圧レベル(例えばHレベル)に変化させる。具体的には時間デジタル変換回路20は、パルス信号の信号STAを生成する。

0043

そして時間デジタル変換回路20は、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行うことで、時間差に対応するデジタル値DQを求める。例えば位相比較により、信号STPとクロック信号CK2の位相前後関係が入れ替わるタイミングを判断して、デジタル値DQを求める。位相の前後関係が入れ替わるタイミングは、信号STPとクロック信号CK2の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号STPとクロック信号CK2の位相比較は、例えば信号STP及びクロック信号CK2の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。

0044

このように本実施形態では、PLL回路120によりクロック信号CK1、CK2の位相同期が行われ、この位相同期のタイミングの後に、クロック信号CK1に基づき信号STAが生成される。そして、このように生成された信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較が行われて、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQが求められる。このようにすれば、時間デジタル変換に用いられる第1の信号を自発的に生成しながら、高性能(高精度、高分解能)の時間デジタル変換を実現できるようになる。

0045

また本実施形態では、回路装置10にPLL回路120を設けることで、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号CK1、CK2の遷移タイミングが偶然に一致するのを待つことなく、PLL回路120による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。またPLL回路120を設けることで、位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

0046

例えば前述の特許文献4の従来手法では、エッジ一致検出回路により、第1、第2のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第1の問題点がある。また第1、第2のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第2の問題点がある。また第1、第2のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第3の問題点がある。更に第1、第2のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第4の問題点がある。

0047

これに対して本実施形態では、PLL回路120を設けることで、位相同期タイミング毎に、強制的にクロック信号CK1、CK2の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第1の問題点を解消できる。また本実施形態によれば、クロック信号CK1、CK2のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、PLL回路120により、位相同期タイミング毎に強制的にクロック信号CK1、CK2の遷移タイミングが一致するようになる。従って、従来手法の第2の問題点を解消できる。また、位相同期タイミングは、PLL回路120の位相同期によりシステム的に確定できるため、回路処理や回路装置を簡素化でき、従来手法の第3の問題点を解消できる。またクロック信号CK1、CK2の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第4の問題点も解消できる。

0048

発振回路101、102は、発振子XTAL1、XTAL2を発振させる回路である。例えば発振回路101(第1の発振回路)は、発振子XTAL1(第1の発振子)を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102(第2の発振回路)は、発振子XTAL2(第2の発振子)を発振させて、クロック周波数f2のクロック信号CK2を生成する。例えばクロック周波数はf1>f2の関係になる。

0049

発振子XTAL1、XTAL2は例えば圧電振動子である。具体的には発振子XTAL1、XTAL2は例えば水晶振動子である。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子XTAL1、XTAL2は、シンプルパッケージタイプ(SPXO)の振動子であってもよいし、恒温槽を備えるオーブン型タイプ(OCXO)、或いは恒温槽を備えない温度補償型タイプ(TCXO)の振動子であってもよい。また発振子XTAL1、XTAL2として、SAW(Surface Acoustic Wave)共振子シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。

0050

このように図1では、クロック信号CK1は、発振子XTAL1を用いて生成されるクロック信号であり、クロック信号CK2は、発振子XTAL2を用いて生成されるクロック信号である。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号CK1、CK2は、少なくともクロック周波数が異なっていればよく、発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。

0051

図2は、クロック周波数差を用いた時間デジタル変換手法の説明図である。t0で、クロック信号CK1、CK2の遷移タイミング(位相)が一致している。その後、t1、t2、t3・・・では、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TR(位相差)が、Δt、2Δt、3Δtというように長くなって行く。図2では、クロック間時間差を、TRの幅のパルス信号で表している。

0052

そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値DQに変換する。即ち、クロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、時間デジタル変換回路20は、クロック周波数f1、f2の周波数差|f1−f2|に対応する分解能で時間をデジタル値DQに変換する。例えば図2に示すようにノギス原理を利用して時間をデジタル値DQに変換する。

0053

このようにすれば、クロック周波数f1、f2の周波数差|f1−f2|を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

0054

具体的には本実施形態の時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。そして時間デジタル変換回路20は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値DQに変換する。分解能はΔt=|f1−f2|/(f1×f2)と表され、周波数差|f1−f2|に対応する分解能となっている。

0055

このようにすれば、クロック周波数f1、f2の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数f1、f2の周波数差|f1−f2|を小さくすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できるようになる。またクロック周波数f1、f2を高い周波数にすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できるようになる。そしてクロック周波数f1、f2のクロック信号CK1、CK2を、発振子XTAL1、XTAL2を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。

0056

図3は、信号STA(第1の信号、スタート信号)と信号STP(第2の信号、ストップ信号)の関係を示す図である。本実施形態の時間デジタル変換回路20は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。なお図3では、TDFは、信号STAと信号STPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAと信号STPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。

0057

図4は、信号STA、STPを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置10を含む物理量測定装置は、信号STAを用いて照射光(例えばレーザー光)を対象物(例えば車の周囲の物体)に出射する。そして対象物からの反射光受光により信号STPが生成される。例えば物理量測定装置は、受光信号波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

0058

或いは物理量測定装置は、信号STAを用いて送信音波(例えば超音波)を対象物(例えば生体)に送信する。そして対象物からの受信音波の受信により信号STPが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

0059

なお図3図4において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

0060

2.第1の構成例
図5に本実施形態の回路装置10の詳細な第1の構成例を示す。図5ではPLL回路120の具体的な構成例が示されている。

0061

図5のPLL回路120は、分周回路122、124(第1、第2の分周回路)と、位相検出器126(位相比較器)を含む。分周回路122は、クロック信号CK1を分周して、分周クロック信号DCK1(第1の分周クロック信号)を出力する。具体的には、クロック信号CK1のクロック周波数f1を1/Nにする分周を行って、クロック周波数がf1/Nとなる分周クロック信号DCK1を出力する。

0062

分周回路124は、クロック信号CK2を分周して、分周クロック信号DCK2(第2の分周クロック信号)を出力する。具体的には、クロック信号CK2のクロック周波数f2を1/Mにする分周を行って、クロック周波数がf2/Mとなる分周クロック信号DCK2を出力する。例えば回路装置10は発振回路102を含み、この発振回路102は、発振子XTAL2を発振させて、クロック信号CK2を生成し、分周回路124に出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行う。

0063

具体的には分周回路122は、クロック信号CK1に基づいてカウント値カウント動作を行う分周用のカウンターを有しており、このカウンターは、カウント値が例えばNになるとリセットされる。分周回路124は、クロック信号CK2に基づいてカウント値のカウント動作を行う分周用のカウンターを有しており、このカウンターは、カウント値が例えばMになるとリセットされる。

0064

また回路装置10は発振回路101を含む。発振回路101は、PLL回路120の位相検出器126の位相比較結果に基づき制御されて、発振子XTAL1を発振させる。この発振回路101は例えばPLL回路120の構成要素でもある。具体的には発振回路101は、例えば電圧制御発振周波数が制御される電圧制御型の発振回路(VCXO)である。

0065

そしてPLL回路120は、チャージポンプ回路128を含んでおり、位相検出器126は、位相比較結果である信号PQをチャージポンプ回路128に出力する。信号PQは、例えばアップダウン信号であり、チャージポンプ回路128は、この信号PQに基づく制御電圧VCを、発振回路101に出力する。チャージポンプ回路128はループフィルターを含んでおり(或いはチャージポンプ回路128の後段にループフィルターが設けられており)、このループフィルターにより、信号PQであるアップ/ダウン信号が制御電圧VCに変換される。発振回路101は、制御電圧VCに基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。例えば後述の図9図10に示すように発振回路101は可変容量回路(CB1、CB2、CX1)を有しており、制御電圧VC(VC1、VC2)に基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。

0066

具体的には位相検出器126は、基準信号である分周クロック信号DCK2に対して、フィードバック信号である分周クロック信号DCK1の位相が遅れている場合には、信号PQとしてアップ信号を出力する。一方、分周クロック信号DCK2に対して分周クロック信号DCK1の位相が進んでいる場合には、信号PQとしてダウン信号を出力する。

0067

チャージポンプ動作を行うチャージポンプ回路128は、例えばVDD高電位側電源電圧)とVSS低電位側電源電圧)の間に直列に接続されたアップ用トランジスターダウン用トランジスターを含む。そして、アップ信号がアクティブになると、アップ用トランジスターがオンになる。これによりループフィルターが有するキャパシター充電動作が行われ、制御電圧VCがVDD側に変化する。制御電圧VCがVDD側に変化すると、発振回路101の発振周波数が高周波数側に変化し、クロック信号CK1のクロック周波数f1も高周波数側に変化する。一方、ダウン信号がアクティブになると、ダウン用トランジスターがオンになる。これによりループフィルターが有するキャパシターの放電動作が行われ、制御電圧VCがVSS側に変化する。制御電圧VCがVSS側に変化すると、発振回路101の発振周波数が低周波数側に変化し、クロック信号CK1のクロック周波数f2も低周波数側に変化する。

0068

図6は本実施形態の回路装置10の動作を説明する信号波形図である。図6は、PLL回路120によりクロック信号CK1、CK2の位相同期が行われて、PLL回路120がロック状態である場合を示している。なお図6では、説明の簡素化のためにN=5、M=4に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにN、Mは非常に大きな数に設定されている。

0069

図6に示すようにクロック信号CK1をN=5分周した信号が、分周クロック信号DCK1となる。またクロック信号CK2をM=4分周した信号が、分周クロック信号DCK2となる。前述のように位相検出器126が分周クロック信号DCK1、DCK2の位相比較を行い、この位相比較結果に基づいて発振回路101の発振周波数が制御されるフィードバック制御が行われる。これにより位相同期タイミングTMA、TMBにおいて、分周クロック信号DCK1、DCK2の遷移タイミング(立ち上がりエッジ)が一致(略一致)するようになり、クロック信号CK1、CK2の遷移タイミングも一致(略一致)するようになる。

0070

例えば図6において位相同期タイミングTMAとTMBの間の期間(第1、第2の位相同期タイミングの間の期間)をTABとする。クロック周波数がf1であるクロック信号CK1の1クロックサイクルの時間の長さは1/f1である。そしてPLL回路120により、位相同期タイミングTMA、TMBにおいて分周クロック信号DCK1とDCK2の遷移タイミングが一致するようにフィードバック制御が行われる。これにより期間TABの長さは、N/f1となり、クロック信号CK1のNクロック数に対応する長さになる。またクロック周波数がf2であるクロック信号CK2の1クロックサイクルの時間の長さは1/f2である。そしてPLL回路120により、位相同期タイミングTMA、TMBにおいて分周クロック信号DCK1とDCK2の遷移タイミングが一致するようにフィードバック制御が行われる。従って、期間TABの長さは、M/f2となり、クロック信号CK2のMクロック数に対応する長さになる。即ち、図5の構成のPLL回路120により、N/f1=M/f2の関係が成り立つように、クロック信号CK1、CK2の位相同期が行われる。

0071

図7は、本実施形態の回路装置10の詳細な動作を説明する信号波形図である。図7では位相同期タイミングTMAにおいて、PLL回路120による位相同期が行われて、クロック信号CK1、CK2の遷移タイミングが一致している。その後、図2で説明したように、クロック信号CK1、CK2の遷移タイミングの時間差が、Δt、2Δt、3Δt・・・・というように、クロックサイクル(CCT)毎にΔtずつ増えて行く。そして次の位相同期タイミングTMBにおいて、PLL回路120による位相同期が行われて、クロック信号CK1、CK2の遷移タイミングが一致する。

0072

図7に示すように、位相同期タイミングTMAとTMBの間の期間TABの長さは、クロック信号CK1のNクロック数に対応する長さになっている。また期間TABの長さは、クロック信号CK2のMクロック数に対応する長さになっている。ここでN、Mは2以上の異なる整数である。例えば図7ではN=17、M=16であり、N−M=1になっている。

0073

例えば期間TABの長さを同じ記号のTABで表した場合に、図7ではTAB=N/f1=M/f2となっている。即ち、クロック周波数f1、f2の間には、N/f1=M/f2の関係が成り立つ。例えば基準周波数であるクロック周波数f2をf2=16MHzとし、N=17、M=16に設定すれば、f1=17MHzとなり、N/f1=M/f2の関係式が成り立つ。そしてTMA、TMBのタイミングでクロック信号CK1、CK2の遷移タイミングを一致させることができる。

0074

このようにすれば図7に示すように、位相同期タイミングTMAでクロック信号CK1、CK2の遷移タイミングが一致した後、クロック信号CK1、CK2のクロック間時間差TRが、Δt、2Δt、3Δt・・・というようにΔtずつ増えて行くようになる。即ち、位相同期タイミングTMAの後、クロックサイクル毎にΔtずつ増えて行くクロック信号CK1、CK2のクロック間時間差TRを作り出すことができる。そして次の位相同期タイミングTMBでは、クロック信号CK1、CK2の遷移タイミングが一致してクロック間時間差TRが0になる。その後、クロックサイクル毎にクロック間時間差TRがΔtずつ増えて行くようになる。

0075

このように、PLL回路120による位相同期により、位相同期タイミングで0になり、その後にΔt(分解能)ずつ増えて行くクロック間時間差TRを作り出すことで、後述する時間デジタル変換(繰り返し手法、更新手法、バイナリー手法)の処理を実現できるようになる。即ち、分解能Δtで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、このような分解能Δtでの時間デジタル変換の処理において、図7に示すように、期間TAB内の各クロックサイクル(CCT)でのクロック間時間差TRを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。またPLL回路120による位相同期により、位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングを一致(略一致)させることができるため、時間デジタル変換の精度向上等も図れるようになる。

0076

例えば本実施形態の比較例の手法として、PLL回路120による位相同期は行わずに、N/f1=M/f2の関係が成り立つように、設計上のクロック周波数を設定する手法が考えられる。例えば前述の特許文献4の従来手法において第1、第2の水晶発振器の設計上のクロック周波数の関係として、N/f1=M/f2の関係を成り立たせる手法である。

0077

しかしながら、上記の従来手法では、第1、第2の水晶発振器は、発振動作が制御されないフリーランの発振動作を行っている。このため、N/f1=M/f2の関係が成り立っていたとしても、位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングを一致させることは困難である。例えば第1、第2の水晶発振器の発振の起動タイミングは異なるため、本実施形態のような位相同期を行わない比較例の手法では、位相同期タイミングにおいて、クロック信号CK1、CK2の遷移タイミングを一致させることはできない。また第1、第2の水晶発振器によるクロック周波数は、製造ばらつきや温度変動等の環境変動が原因で変動する。従って、設計上においてN/f1=M/f2の関係を成り立たせたとしても、実際の製品ではN/f1=M/f2の関係は成り立たなくなる。このため、遷移タイミングにズレ等が生じるため、時間デジタル変換の変換精度が低下してしまう。

0078

これに対して本実施形態では、製造ばらつきや環境変動によるクロック周波数の変動があった場合にも、PLL回路120が、制御電圧VCに基づき発振回路101の発振周波数を調整することで、当該変動が補償されるように、クロック周波数f1が調整される。従って、このようなクロック周波数の変動があった場合にも、N/f1=M/f2の関係を成り立たせることが可能になり、適正な時間デジタル変換の実現が可能になる。また図7のように位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングを一致させることができるため、遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

0079

以上のように本実施形態では、PLL回路120は、クロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、N/f1=M/f2となるように、クロック信号CK1、CK2の位相同期を行っている。即ち、N/f1=M/f2の関係が成り立つように位相同期を行っている。

0080

このようにすれば図6図7に示すように、位相同期タイミングTMA、TMBの間の期間TAB毎の位相同期が可能になる。具体的には、位相同期タイミングTMA、TMBの間の期間TABの長さが、クロック信号CK1のNクロック数に対応する長さとなり、且つ、クロック信号CK2のMクロック数に対応する長さとなるような位相同期が可能になる。ここでN、Mは2以上の異なる整数である。図6ではN=5、M=4であり、N−M=1になっている。図7ではN=17、M=16であり、N−M=1になっている。このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。具体的には、後述の図13図14で説明する信号STAの繰り返し手法においては、期間TABを測定期間(TS)とする時間デジタル変換が可能になる。また後述の図15図18で説明するクロックサイクル指定値の更新手法やバイナリーサーチ手法では、期間TABを更新期間(TP、TP1〜TP4)とする時間デジタル変換が可能になる。従って、期間TABを処理期間とする時間デジタル変換が可能になり、処理シーケンスや回路構成の簡素化等を図れるようになる。

0081

またPLL回路120は、時間デジタル変換の分解能をΔtとした場合に、Δt=|N−M|/(N×f2)=|N−M|/(M×f1)となるように、クロック信号CK1、CK2の位相同期を行う。

0082

即ち、図6図7では、PLL回路120は、N/f1=M/f2の関係式が成り立つように位相同期を行っている。また図2図7で説明したように、本実施形態の時間デジタル変換の分解能Δtは、Δt=|f1−f2|/(f1×f2)の関係式で表すことができる。従って、これらの2つの関係式から、下式(1)が成り立つようになる。

0083

Δt=|N−M|/(N×f2)=|N−M|/(M×f1) (1)
このようにすれば、時間デジタル変換に要求される分解能Δtに応じてN、M等を設定して、クロック信号CK1、CK2を位相同期させることが可能になる。

0084

例えば時間デジタル変換の分解能としてΔt=2ns(ナノセカンド)の分解能が要求されたとする。そして基準信号であるクロック信号CK2のクロック周波数がf2=100MHzであったとする。この場合には、上式(1)において、N=5、M=4に設定することで、分解能Δt=|5−4|/(5×f2)=2nsでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=125MHzになる。即ち、図5において分周回路122、124の分周比はN=5、M=4に設定され、発振回路101は、f1=125MHzとなるように、制御電圧VCに基づいてクロック信号CK1のクロック周波数f1を調整することになる。

0085

また時間デジタル変換の分解能としてΔt=1ps(ピコセカンド)の分解能が要求されたとする。そしてクロック信号CK2のクロック周波数がf2=122.865MHzであったとする。この場合には、上式(1)において、N=8139、M=8138に設定することで、分解能Δt=|8139−8138|/(8139×f2)=1psでの時間デジタル変換を実現できるようになる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=122.880MHzになる。即ち、分周回路122、124の分周比はN=8139、M=8138に設定され、発振回路101は、f1=122.880MHzとなるように、制御電圧VCに基づいてクロック信号CK1のクロック周波数f1を調整することになる。

0086

なおクロック周波数f1、f2の大小関係は、f1>f2は限定されず、f1<f2であってもよい。例えば高い周波数の方のクロック信号がPLL回路120における基準信号になってもよい。また図5では分周回路122、124による分周動作により、N/f1=M/f2の関係が満たされるようにしているが、本実施形態はこれに限定されない。例えば、周波数比f1/f2=N/Mとなるような回路動作により実現してもよい。例えば分数分周タイプのPLL回路120により、f1/f2=N/Mの関係を実現してもよい。

0087

また本実施形態のPLL回路120は、クロック信号CK1又はクロック信号CK1に基づく信号と、クロック信号CK2又はクロック信号CK2に基づく信号との位相比較を行う位相検出器126(130)を含む。例えば図5の位相検出器126は、クロック信号CK1に基づく信号である分周クロック信号DCK1と、クロック信号CK2に基づく信号である分周クロック信号DCK2の位相比較を行っている。後述する図8の位相検出器130は、クロック信号CK1とクロック信号CK2の位相比較を行っている。そして位相検出器126、130は、位相比較結果の信号を後段の回路に出力する。図5では、位相検出器126は、アップ/ダウン信号であるアナログの信号PQを、後段のチャージポンプ回路128に出力している。後述の図8では、位相検出器130は、デジタルデータDPQを後段のデジタル演算部140に出力している。

0088

このような位相検出器126(130)を設ければ、クロック信号CK1又はCK1に基づく信号と、クロック信号CK2又はCK2に基づく信号の位相比較結果をフィードバックする制御を行うことで、クロック信号CK1、CK2の遷移タイミングを位相同期タイミングで一致させる位相同期を実現できるようになる。

0089

そして図5ではPLL回路120は、クロック信号CK1を分周して分周クロック信号DCK1を位相検出器126に出力する分周回路122と、クロック信号CK2を分周して分周クロック信号DCK2を位相検出器126に出力する分周回路124を有している。

0090

このような分周回路122、124を設ければ、位相検出器126での分周クロック信号DCK1、DCK2の位相比較結果をフィードバックする制御を行って、クロック信号CK1、CK2の位相同期を実現できるようになる。

0091

具体的には図5では、N/f1=M/f2となるように、分周回路122がクロック信号CK1を分周し、分周回路124がクロック信号CK2を分周している。例えば分周回路122がクロック周波数f1を1/Nにする分周を行い、分周回路124がクロック周波数f2を1/Mにする分周を行う。そして、分周により得られた分周クロック信号DCK1、DCK2の遷移タイミングを一致させるフィードバック制御を行うことで、図6図7に示すようにN/f1=M/f2の関係が満たされるようになる。これにより、適切な位相同期タイミングでの位相同期が可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。具体的には、期間TABを処理期間とした時間デジタル変換の処理が可能になる。

0092

また図5に示すように本実施形態の回路装置10は、位相検出器126の位相比較結果に基づき制御され、発振子XTAL1を発振させて、クロック信号CK1を生成する発振回路101を含む。例えば位相検出器126からの位相比較結果の信号PQ(アップ/ダウン信号)に基づいて、チャージポンプ回路128がチャージポンプ動作を行い、チャージポンプ動作により生成された制御電圧VCに基づいて、発振回路101がクロック信号CK1を生成する。

0093

このようにすれば、位相検出器126での位相比較結果に基づいて、クロック信号CK1のクロック周波数f1を調整して、例えばN/f1=M/f2の関係を満たすようなクロック信号CK1、CK2の位相同期を実現できるようになる。このような位相同期を実現することで、時間デジタル変換の処理や回路構成の簡素化や、時間デジタル変換の処理の高性能化(高精度化等)を図れるようになる。

0094

また図5に示すように本実施形態の回路装置10は、発振子XTAL2を発振させて、クロック信号CK2を生成する発振回路102を含む。

0095

このようにクロック信号CK1、CK2を、発振子XTAL1、XTAL2を用いて生成し、これらのクロック信号CK1、CK2を用いて時間デジタル変換を行えば、時間デジタル変換の高精度化等を図れる。特に、半導体素子である遅延素子を用いて時間デジタル変換を実現する従来手法に比べて、時間デジタル変換の精度を大幅に向上できるようになる。

0096

3.第2の構成例
図8に本実施形態の回路装置10の第2の構成例を示す。図8の第2の構成例は図5の第1の構成例に比べて、PLL回路120の回路構成が異なっている。例えば図5のPLL回路120はアナログ方式の回路構成になっているのに対して、図8のPLL回路120はデジタル方式ADPLL)の回路構成になっている。

0097

図8のPLL回路120は、位相検出器130、デジタル演算部140を含む。また発振回路101が、周波数制御データCVに基づいて発振周波数が制御されるデジタル制御の発振回路(DCXO)となっている。

0098

位相検出器130は、発振回路101からのクロック信号CK1(フィードバック信号)と、発振回路102からのクロック信号CK2(基準信号)の位相比較を、デジタル方式で行う回路である。位相検出器130はカウンター132、TDC134(時間デジタル変換器)を含む。カウンター132は、クロック信号CK2(基準信号)のクロック周波数f2(基準周波数)を、クロック信号CK1のクロック周波数f1で除算した結果の整数部に相当するデジタルデータを生成する。TDC134は、当該除算結果小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデータがデジタルデータDPQとして出力される。ここでTDC134は、例えば複数の遅延素子と、複数のラッチ回路と、複数のラッチ回路の出力信号に基づいて除算結果の小数部に相当するデジタルデータを生成するロジック回路などにより構成できる。

0099

デジタル演算部140は、設定周波数データFCWと位相検出器130からの比較結果のデジタルデータDPQに基づいて、設定周波数データFCWとの位相誤差を検出する。そして位相誤差の平滑化処理を行うことで、周波数制御データDCVを生成して、発振回路101に出力する。発振回路101は、周波数制御データDCVに基づいて発振周波数が制御されて、クロック信号CK1を生成する。そして、生成されたクロック信号CK1が位相検出器130にフィードバックされる。

0100

図8のPLL回路120は、f1=FCW×f2の関係が成り立つように、周波数制御データDCVが生成されて、発振回路101の発振周波数が制御される。従って、前述の図6図7のようにN/f1=M/f2の関係が満たされるようにするためには、設定周波数データを例えばFCW=N/Mに設定すればよい。このようにすれば、FCW=N/M=f1/f2となるように周波数制御データDCVが生成され、N/f1=M/f2の関係が満たされるようになる。

0101

なおデジタル方式のPLL回路120は図8の構成に限定されず、種々の変形実施が可能である。例えばTDC134を用いる代わりに、Bang−Bangタイプの位相検出器とPI制御を用いた構成で、デジタル方式のPLL回路120を実現してもよい。

0102

4.発振回路
図9に発振回路100の第1の構成例を示す。ここでは発振回路101、102を代表して、発振回路100と記載している。

0103

図9の発振回路100(101、102)は、発振用バッファー回路BAB、可変容量回路CB1、CB2(可変容量キャパシター。広義にはキャパシター)、帰還抵抗RBを含む。バッファー回路BABは1又は複数段奇数段)のインバーター回路により構成できる。図9ではバッファー回路BABは、3段のインバーター回路IV1、IV2、IV3により構成されている。このバッファー回路BAB(IV1〜IV3)は、発振のイネーブルディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

0104

発振子XTALの一端(NB1)、他端(NB2)には、各々、可変容量回路CB1、CB2が設けられている。また発振子XTALの一端と他端の間には、帰還抵抗RBが設けられている。可変容量回路CB1、CB2は、制御電圧VC1、VC2(広義には制御信号)に基づいて、その容量値が制御される。可変容量回路CB1、CB2は、可変容量ダイオードバラクター)などにより実現される。このように容量値を制御することで、発振回路100の発振周波数(クロック周波数)を調整(微調整)することが可能になる。

0105

なお、発振子XTALの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。

0106

図10に発振回路100の第2の構成例を示す。この発振回路100は、電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX2、CX3、可変容量回路CX1(可変容量キャパシター)を有する。例えば電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX3により発振用のバッファー回路BAXが構成される。

0107

電流源IBXは、バイポーラートランジスターTRXのコレクターバイアス電流を供給する。抵抗RXは、バイポーラートランジスターTRXのコレクターとベースの間に設けられる。

0108

容量が可変である可変容量回路CX1の一端は、発振子XTALの一端(NX1)に接続される。具体的には、可変容量回路CX1の一端は、回路装置10の発振子用の第1の端子発振子用パッド)を介して発振子XTALの一端に接続される。キャパシターCX2の一端は、発振子XTALの他端(NX2)に接続される。具体的には、キャパシターCX2の一端は、回路装置10の発振子用の第2の端子(発振子用パッド)を介して発振子XTALの他端に接続される。キャパシターCX3は、その一端が発振子XTALの一端に接続され、その他端がバイポーラートランジスターTRXのコレクターに接続される。

0109

バイポーラートランジスターTRXには、発振子XTALの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターTRXのコレクター・エミッター間電流が増加し、電流源IBXから抵抗RXに分岐するバイアス電流が減少するので、コレクター電圧VCXが低下する。一方、バイポーラートランジスターTRXのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源IBXから抵抗RXに分岐するバイアス電流が増加するので、コレクター電圧VCXが上昇する。このコレクター電圧VCXはキャパシターCX3を介して発振子XTALの一端にフィードバックされる。即ちキャパシターCX3によりAC成分がカットされて、DC成分がフィードバックされる。このようにバイポーラートランジスターTRX等により構成される発振用のバッファー回路BAXは、ノードNX2の信号の反転信号(位相差が180度の信号)をノードNX1に出力する反転回路(反転増幅回路)として動作する。

0110

可変容量ダイオード(バラクター)などにより構成される可変容量回路CX1の容量値は、制御電圧VC(制御信号)に基づいて制御される。これにより発振回路100の発振周波数の調整が可能になる。例えば発振子XTALの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。

0111

なお発振回路100(101、102)は図9図10の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路(CB1、CB2、CX1)の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター(キャパシターアレイ)と、デジタル値である周波数制御データ(広義には制御信号)に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子(スイッチアレイ)により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子XTALの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子XTALの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。

0112

5.時間デジタル変換回路の構成
図11に時間デジタル変換回路20の構成例を示す。時間デジタル変換回路20は、位相検出器21、22、処理部30、カウンター部40を含む。なお時間デジタル変換回路20は図11の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0113

位相検出器21(位相比較器)は、クロック信号CK1、CK2が入力され、リセット信号RSTをカウンター部40に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号RSTを出力する。

0114

位相検出器22(位相比較器)は、信号STPとクロック信号CK2が入力され、位相比較結果の信号PQ2を出力する。位相検出器22は、例えば信号STP、クロック信号CK2の一方の信号を他方の信号でサンプリングすることで、信号STPとクロック信号CK2の位相比較を行う。位相比較結果の信号PQ2は処理部30に出力される。

0115

カウンター部40は、カウント値のカウント処理を行う。例えばカウンター部40は、クロック信号CK1に基づいてカウント処理を行う第1のカウンターと、クロック信号CK2に基づいてカウント処理を行う第2のカウンターの少なくとも一方を含む。これらの第1、第2のカウンターは、例えば位相検出器22からのリセット信号RSTに基づいて、そのカウント値がリセットされる。そしてカウンター部40でのカウント値CQは処理部30に出力される。カウント値CQは、クロック信号CK1、CK2に基づいてカウント処理を行う第1、第2のカウンターの少なくとも一方のカウンターのカウント値であり、後述のCCT、TCNTなどに相当する。

0116

処理部30は、時間をデジタル値DQに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQを求める演算処理を行う。具体的には、処理部30は、カウンター部40からのカウント値CQや位相検出器22からの位相比較結果の信号PQ2に基づいて、時間デジタル変換の演算処理を行う。処理部30は、例えばASICのロジック回路や、或いはCPU等のプロセッサーなどにより実現できる。

0117

処理部30は、出力コード生成部31、信号出力部32、レジスター部33を含む。出力コード生成部31は、時間デジタル変換の演算処理を実行して、最終的なデジタル値DQを、最終的な出力コードとして出力する。信号出力部32は、信号STAを生成して出力する。信号出力部32は、クロック信号CK1に基づいて信号STAを出力する。例えば信号出力部32は、後述するように、例えばクロック信号CK1に基づいて、クロック信号CK1のクロックサイクル毎に信号STAを出力する。或いは信号出力部32は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号STAを出力する。レジスター部33は1又は複数のレジスターにより構成される。例えばレジスター部33は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部33は例えばフリップフロップ回路メモリー素子などにより実現できる。

0118

図12に、位相検出器22の構成例を示す。位相検出器22は、例えばフリップフロップ回路DFBにより構成される。フリップフロップ回路DFBのデータ端子には信号STPが入力され、クロック端子にはクロック信号CK2が入力される。これにより、信号STPをクロック信号CK2でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路DFBのデータ端子にクロック信号CK2を入力し、クロック端子に信号STPを入力するようにしてもよい。これにより、クロック信号CK2を信号STPでサンプリングすることによる位相比較を実現できる。

0119

6.信号STAの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号STAをクロックサイクル毎に繰り返して生成する手法について説明する。

0120

図13は、本実施形態の信号STAの繰り返し手法(以下、適宜、単に、繰り返し手法と記載する)を説明する信号波形図である。図13では位相同期タイミングTMにおいてクロック信号CK1、CK2の位相同期が行われている。具体的には位相同期タイミングTMにおいてクロック信号CK1、CK2の遷移タイミング(例えば立ち上がり遷移タイミング。立ち上がりエッジ)を一致させる位相同期が行われている。この位相同期は図1のPLL回路120により行われる。この位相同期タイミングTMにおいて、カウンター部40(第2のカウンター)のカウント値TCNTが例えば0にリセットされる。

0121

なお、位相同期タイミングTMが、回路装置10のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングTMは、例えばタイミング制御部(不図示)により設定される。この場合には図11の位相検出器21の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングTMにおいてアクティブになるリセット信号RSTを、カウンター部40に出力する。

0122

そして時間デジタル変換回路20は、クロック信号CK1、CK2の位相同期タイミングTMの後、クロック信号CK1に基づいて信号STAの信号レベルを遷移させる。具体的には、位相同期タイミングTMの後、クロック信号CK1のクロックサイクル毎に信号STAの信号レベルを遷移させる。例えば図11の信号出力部32が、クロック信号CK1をバッファー回路によりバッファリングした信号を、信号STAとして出力することで、クロックサイクル毎に信号STAの信号レベルが遷移するようになる。

0123

図13においてCCTはクロックサイクル値である。クロックサイクル値CCTは、クロック信号CK1のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をCCT=0としている。このため次のクロックサイクルのクロックサイクル値はCCT=1になる。また図13では、CCTはクロック信号CK1のクロックサイクル値となっているが、クロック信号CK2のクロックサイクル値を用いてもよい。

0124

このように、位相同期タイミングTMの後、クロック信号CK1に基づいて信号STAの信号レベルが遷移すると、図3図4で説明したように、信号STAに対応して信号STPの信号レベルが遷移する。ここでは、信号STA、STPの遷移タイミングの時間差はTDFとなっている。

0125

この場合に時間デジタル変換回路20は、図13のG1〜G6に示すように、信号STPとクロック信号CK2との位相比較を行う。そして位相比較の結果に基づいて、信号STA、STPの遷移タイミングの時間差TDFに対応するデジタル値DQを求める。具体的には図11の処理部30が、位相検出器22からの位相比較結果の信号PQ2に基づいて、デジタル値DQを求める演算処理を行う。

0126

例えば図2で説明したように、位相同期タイミングTMの後、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、例えばΔt、2Δt、3Δt・・・6Δtというように、クロック信号CK1のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングTMの後に、このようにΔtずつ増加するクロック間時間差TRに着目して、時間デジタル変換を実現している。

0127

具体的には時間デジタル変換回路20は、図13のG1〜G6に示すようにクロックサイクル毎に信号STPとクロック信号CK2の位相比較を行う。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号を他方の信号でサンプリングすることで実現できる。

0128

そして図13のG1〜G3では、信号STPをクロック信号CK2でサンプリングした信号である位相比較結果の信号PQ2は、Lレベルになっている。即ちG1〜G3では、信号STPの方がクロック信号CK2よりも位相が遅れているため、信号PQ2はLレベルになる。

0129

このように図13のG1〜G3では、信号STPとクロック信号CK2の位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断されている。別の言い方をすれば、G1、G2、G3では、各々、TDF>TR=Δt、TDF>TR=2Δt、TDF>TR=3Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TRよりも長くなっている。

0130

そして図13のG4では、信号STPとクロック信号CK2の位相の前後関係が入れ替わっている。例えば信号STPの方がクロック信号CK2よりも位相が遅れている状態から、信号STPの方がクロック信号CK2よりも位相が進んでいる状態に入れ替わっている。

0131

このように位相の前後関係が入れ替わると、G4〜G6に示すように、信号STPをクロック信号CK2でサンプリングした信号である位相比較結果の信号PQ2は、Hレベルになる。即ちG4〜G6では、信号STPの方がクロック信号CK2よりも位相が進んでいるため、信号PQ2はHレベルになる。

0132

このようにG4〜G6では、信号STPとクロック信号CK2の位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が進んでいると判断されている。別の言い方をすれば、G4、G5、G6では、各々、TDF<TR=4Δt、TDF<TR=5Δt、TDF<TR=6Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TRよりも短くなっている。

0133

そして図13のG1〜G3では、位相比較結果の信号PQ2がLレベルであり、信号STPの方がクロック信号CK2よりも位相が遅れていると判断されている。この場合には、カウント値TCNTは非更新になる。例えば、カウント値TCNTは0から増加しない。一方、G4〜G6では、位相比較結果の信号PQ2がHレベルであり、信号STPの方がクロック信号CK2よりも位相が進んでいると判断されている。この場合には、カウント値TCNTが更新される。例えば、カウント値TCNTはクロックサイクル毎に例えば1ずつインクリメントされる。

0134

時間デジタル変換回路20(処理部30)は、このようにして求められたカウント値TCNTを用いて、時間差TDFに対応するデジタル値DQを求める。例えばカウント値TCNTで表されるコードの変換処理を行うことで、最終的なデジタル値DQである出力コードを求めて出力する。

0135

図14は本実施形態の繰り返し手法の説明図である。位相同期タイミングTMA、TMBにおいて、PLL回路120によりクロック信号CK1、CK2の位相同期が行われる。これによりクロック信号CK1、CK2の遷移タイミングが位相同期タイミングTMA、TMBにおいて一致するようになる。そして、位相同期タイミングTMAとTMBの間が測定期間TSとなる。本実施形態の繰り返し手法ではこの測定期間TSにおいて、時間差TDFに対応するデジタル値DQを求める。

0136

具体的には図13図14のG4に示すように、時間デジタル変換回路20は、信号STPとクロック信号CK2の位相の前後関係が入れ替わるタイミング(クロックサイクル)を特定することで、時間差TDFに対応するデジタル値DQを求める。例えばG4に示すCCT=4となるクロックサイクルを特定することで、時間差TDFに対応するデジタル値DQは、例えばTR=4Δtに対応するデジタル値(或いは3Δtと4Δtの間の値に対応するデジタル値)であると判断できる。従って、図14の1回の測定期間TSで、時間差TDFをデジタル値DQに変換することが可能になるため、時間デジタル変換の高速化を図れる。

0137

例えば前述の特許文献4の従来手法では、時間計測を行う1回の測定期間において1つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。

0138

これに対して本実施形態の繰り返し手法によれば、図13図14に示すように1回の測定期間TSにおいて、信号STAを、複数回発生させ、複数回(例えば1000回以上)の位相比較を行うことで、デジタル値DQを求めている。これにより、最終的なデジタル値DQを1回の測定期間TS内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。

0139

なお図14において、測定期間TSの長さは、この測定期間TSでの例えばクロック信号CK1のクロック数N(クロックサイクル数)に相当する。例えばPLL回路120は、設定されたクロック数Nに対応する測定期間TS毎に、クロック信号CK1、CK2の位相同期を行うことになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間TSでのクロック数Nを、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。例えばクロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、本実施形態での時間デジタル変換の分解能は、Δt=|f1−f2|/(f1×f2)と表すことができる。従って、周波数差|f1−f2|が小さいほど、或いはf1×f2が大きいほど、分解能Δtは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δtが小さくなれば、測定期間TSでのクロック数Nも大きくなる。

0140

そしてカウント値TCNTは、図14の期間TSBの長さに相当する。ここでは、位相同期タイミングTMAから、位相の前後関係が入れ替わるG4のタイミングまでの前半の期間をTSFとし、G4のタイミングから位相同期タイミングTMBまでの後半の期間をTSBとしている。例えば期間TSFでのクロック信号CK1のクロック数(クロックサイクル数)をNFとした場合には、例えばN=NF+TCNTが成り立つ。例えば図13ではNF=4となるため、最終的なデジタル値DQ=4×Δtに対応する値は、クロック数NFに対応するデジタル値になる。このため時間デジタル変換回路20(処理部30)は、カウント値TCNTに基づいて、NF=N−TCNTに対応するデジタル値を求めることになる。例えばデジタル値DQが8ビットである場合には、クロック数Nに対応するデジタル値は例えば11111111になる。但し、クロック数NFのカウント処理を行って、デジタル値DQを求めるようにしてもよい。

0141

なお、測定期間TSに対応するクロック数Nを大きくした場合には、図13において測定可能な時間差TDFが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Nを大きくして分解能を高めながら、1回の測定期間TSにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のA/D変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。

0142

この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号STAを発生して位相比較を行うのではなく、特定の期間においてだけ信号STAを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値DQの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号STAを発生して位相比較を行い、最終的なデジタル値DQを求めるようにしてもよい。この場合には、例えば図14の測定期間TSにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号STAを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング(G4)が特定された後は、信号STAを発生しないようにして、省電力化を図るようにしてもよい。

0143

また本実施形態では、図1に示すように、クロック信号CK1、CK2は、各々、発振子XTAL1、XTAL2を用いて生成されるクロック信号になっている。このように、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間(物理量)の測定の精度を大幅に向上できる。

0144

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。

0145

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号CK1、CK2の周波数差を小さくすることで、分解能についても高めることができる。

0146

例えばクロック信号CK1、CK2の周波数差をΔf=|f1−f2|=1MHzとし、f1、f2を100MHz程度とすれば、時間測定の分解能Δt=|f1−f2|/(f1×f2)を、100ps(ピコセカンド)程度とすることができる。同様に、f1、f2を100MHz程度とし、Δf=100kHz、10kHz、1kHzとすれば、各々、分解能をΔt=10ps、1ps、0.1ps程度とすることができる。そして、発振子XTAL1、XTAL2の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。

0147

また前述した特許文献4の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第1、第2のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。

0148

これに対して本実施形態の繰り返し手法では、測定期間TSにおいて、信号STAを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。

0149

7.クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値(広義にはクロックサイクル指定情報)の更新により時間デジタル変換を実現する手法について説明する。

0150

図15図17は、クロックサイクル指定値の更新手法(以下、適宜、単に、更新手法と記載する)を説明する信号波形図である。CINはクロックサイクル指定情報である。以下ではCINが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。

0151

TMA、TMBは位相同期タイミングである。図15図17では位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の遷移タイミング(立ち上がりエッジ)が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。

0152

更新期間TPは位相同期タイミングTMA、TMBの間の期間である。本実施形態の更新手法では更新期間TPにおいて、クロックサイクル指定値の例えば1回の更新が行われる。なお図15図17では説明の簡素化のために、更新期間TPでのクロック信号CK1のクロック数が14である場合を示している。しかし実際には、高い分解能に設定するために、更新期間TPでのクロック数を、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。

0153

図15の更新期間TP(第1の更新期間)では、クロックサイクル指定値がCIN=3になっている。従って、CIN=3で指定されるクロックサイクル(CCT=3)で信号STAの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値CIN(クロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させている。そして、図3図4で説明したように、この信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFとなっている。

0154

一方、CIN=3で指定されるクロックサイクル(CCT=3)では、図2で説明したようにクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差は、TR=CIN×Δt=3Δtになっている。

0155

この場合に本実施形態の更新手法では、図15のA1に示すように、信号STPとクロック信号CK2の位相比較を行う。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号を他方の信号でサンプリングすることで実現できる。

0156

そして図15のA1では、信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がLレベルになっている。この位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断する。別の言い方をすれば、図15のA1ではTDF>TR=3Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TR=3Δtよりも長くなっている。この場合には、クロックサイクル指定値CINを増加させる更新を行う。

0157

図16の更新期間TP(第2の更新期間)では、クロックサイクル指定値がCIN=9になっている。例えば図15に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=3から増加させる更新が行われることで、CIN=9に更新されている。従って、CIN=9で指定されるクロックサイクル(CCT=9)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。

0158

一方、CIN=9で指定されるクロックサイクル(CCT=9)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=9Δtになっている。

0159

そして本実施形態の更新手法では、図16のA2に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がHレベルになっているため、信号STPの方がクロック信号CK2よりも位相が進んでいると判断する。別の言い方をすれば、図16のA2ではTDF<TR=9Δtとなっており、時間差TDFの方がクロック間時間差TR=9Δtよりも短くなっている。この場合には、クロックサイクル指定値CINを減少させる更新を行う。

0160

図17の更新期間TP(第3の更新期間)では、クロックサイクル指定値がCIN=6になっている。例えば図16に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=9から減少させる更新が行われることで、CIN=6に更新されている。従って、CIN=6で指定されるクロックサイクル(CCT=6)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。

0161

一方、CIN=6で指定されるクロックサイクル(CCT=6)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=6Δtになっている。

0162

そして本実施形態の更新手法では、図17のA3に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に図17のA3では信号STPとクロック信号CK2の遷移タイミング(位相)は一致(略一致)している。別の言い方をすれば、図17のA3ではTDF=TR=6Δtとなっている。従って、この場合には、信号STA、STPの時間差TDFを変換したデジタル値として、DQ=TR=6Δtに対応するデジタル値を最終結果として出力する。

0163

なお、図15図17では説明を簡素化するために、各更新期間でのクロックサイクル指定値CINの増減値を、1よりも大きな値にしているが、実際には、Δシグマ型のA/D変換のように、クロックサイクル指定値CINの増減値は、1又は1以下の小さな値であるGKとすることができる。GKはゲイン係数であり、GK≦1となる値である。

0164

例えば図15図16では、クロックサイクル指定値CINを3から9に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ増加させる更新を行う。例えばGK≦1となるゲイン係数をGKとした場合に、クロックサイクル指定値CINを+GKする更新を行う。例えばGK=0.1である場合には、例えば+GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけインクリメントされることになる。

0165

また図16図17では、クロックサイクル指定値CINを9から6に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ減少させる更新を行う。例えば、クロックサイクル指定値CINを−GKする更新を行う。例えばGK=0.1である場合には、例えば−GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけデクリメントされることになる。

0166

また図17のA3において、信号STPとクロック信号CK2の遷移タイミングが略一致した後も、クロックサイクル指定値CINを更新して行き、例えばCINが6、7、6、7・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値DQは、6Δtと7Δtの間の値(例えば6.5×Δtなど)とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のA/D変換のように、実質的な分解能を小さくすることもできる。

0167

以上のように本実施形態の更新手法では、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいて、信号STAの信号レベルを遷移させるクロックサイクル指定値CINを更新している。

0168

具体的にはクロックサイクル指定値CINで指定されるクロックサイクルで信号STAの信号レベルを変化させる。例えば図15ではCIN=3で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図16ではCIN=9で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図17も同様である。

0169

そして信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値CINを更新する。例えば図15では、信号STAの方がクロック信号CK2よりも位相が遅れているという位相比較結果であったため、図15のCIN=3が、図16ではCIN=9に更新されている。図16では、信号STAの方がクロック信号CK2よりも位相が進んでいるという位相比較結果であったため、図16のCIN=9が、図17ではCIN=6に更新されている。このようにして更新されるクロックサイクル指定値CINの最終的な値が、信号STA、STPの時間差TDFのデジタル値DQとして出力される。

0170

また本実施形態の更新手法では、各更新期間においてクロックサイクル指定値CINを更新して行く。そして更新されたクロックサイクル指定値CINがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化追従した時間デジタル変換を実現できる。例えば図17のA3に示すように、測定対象の時間(時間差TDF)に対応するクロックサイクル指定値CINに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値CINを順次に更新することで、このような動的な変化に対応することができる。

0171

また本実施形態の更新手法において、クロック信号CK1、CK2の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路20は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号CK1又はクロック信号CK2のクロック数情報とに基づいて、時間差をデジタル値DQに変換する処理を行うことが望ましい。例えば信号STPとクロック信号CK2の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値CINの更新を行うことで、デジタル値DQを求める。

0172

即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであればよく、クロック信号CK1、CK2の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態ではPLL回路120を設けない変形実施も可能である。

0173

例えば位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングを厳密に一致させるためには、N/f1=M/f2の関係を満たす必要がある。ここで、N、Mは、各々、更新期間でのクロック信号CK1、CK2のクロック数であり、2以上の整数である。ところが、図1の発振子XTAL1、XTAL2によるクロック周波数f1、f2を、N/f1=M/f2の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてN/f1=M/f2の関係が満たされない場合において、PLL回路120を設けないと、位相同期タイミングTMA、TMBにおいて、クロック信号CK1、CK2の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。

0174

そこで本実施形態の更新手法では、各更新期間でのクロック数Nを測定する。位相同期タイミングTMA、TMBにおいて、クロック信号CK1、CK2の遷移タイミングにずれがあることで、クロック数Nは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路20は、このように変動するクロック数Nと、信号STP、クロック信号CK2の位相比較結果に基づいて、クロックサイクル指定値CINの更新を行う。こうすることで、位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減できる。

0175

8.バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。

0176

図18は、バイナリーサーチ手法を説明する信号波形図である。図18では、クロック周波数f1、f2の周波数差に対応する分解能で、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号STPとクロック信号CK2の位相比較結果に基づくクロックサイクル指定値CINの更新を、バイナリーサーチにより実現している。

0177

バイナリーサーチ(二分探索二分割法)は、探索範囲を次々に分割(2分割)することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値DQを4ビットのデータとし、4ビットの各ビットをb4、b3、b2、b1とする。b4がMSBであり、b1がLSBである。図18では、デジタル値DQの各ビットb4、b3、b2、b1を、バイナリーサーチにより求めている。例えば逐次比較のA/D変換と同様の手法により、デジタル値DQの各ビットb4、b3、b2、b1を順次に求める。

0178

例えば図18において、クロック信号CK1、CK2のクロック周波数は、例えばf1=100MHz(周期=10ns)、f2=94.12MHz(周期=10.625ns)となっており、分解能はΔt=0.625nsとなっている。そして図18のE1、E2は位相同期タイミングであり、クロック信号CK1、CK2の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値CINは、例えば初期値であるCIN=8に設定されている。この初期値であるCIN=8は、最初の探索範囲内の例えば真ん中付近の値に相当する。

0179

このようにCIN=8に設定されると、最初の更新期間TP1(第1の更新期間)では、図18のE3に示すように、クロックサイクル値がCCT=8になった場合に、信号STAの信号レベルを遷移させる。この信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較が行われる。例えば信号STPでクロック信号CK2をサンプリングする位相比較が行われ、E4に示すようにクロック信号CK2のHレベルがサンプリングされて、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのMSBであるビットb4の論理レベルは、b4=1であると判断される。

0180

このようにb4=1が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜15の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=12に更新する。

0181

このようにCIN=12に更新されると、次の更新期間TP2(第2の更新期間)では、E5に示すように、クロックサイクル値がCCT=12になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE6に示すようにクロック信号CK2のLレベルがサンプリングされたため、このLレベルが位相比較結果になる。このように位相比較結果がLレベルである場合には、デジタル値DQの次のビットb3の論理レベルは、b3=0であると判断される。

0182

このようにb4=1、b3=0が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値DQに対応するCINは、例えば8〜11の探索範囲内にあると判断される。そして、この探索範囲内の値(例えば中央付近の値)に設定されるように、クロックサイクル指定値を、例えばCIN=10に更新する。

0183

このようにCIN=10に更新されると、次の更新期間TP3(第3の更新期間)では、E7に示すように、クロックサイクル値がCCT=10になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE8に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQの次のビットb2の論理レベルは、b2=1であると判断される。

0184

最後にCIN=11に更新されて、次の更新期間TP4(第4の更新期間)では、E9に示すように、クロックサイクル値がCCT=11になった場合に、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE10に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのLSBであるビットb1は、b1=1に設定される。そしてE11に示すように、最終的なデジタル値である出力コードとして、DQ=1011(2進数)が出力される。

0185

このようなバイナリーサーチの手法を用いれば、信号STA、STPの遷移タイミングの時間差に対応するデジタル値DQを、高速に求めることが可能になる。例えば前述の特許文献4の従来手法では、図18の場合には、最終的なデジタル値DQを求めるのに、最大で例えば15回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図18に示すように、例えば4回の更新期間で最終的なデジタル値DQを求めることができ、時間デジタル変換の高速化を図れる。

0186

特に、分解能Δtを小さくして、デジタル値DQのビット数Lが大きくなった場合に、従来手法では、例えば2L程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばL回の更新期間で最終的なデジタル値DQを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。

0187

なお、デジタル値DQの上位ビット側図18のバイナリーサーチ手法で求めた後、下位ビット側(例えばLSBを含む下位ビット。或いはLSBの下位ビット)については、例えば図15図17で説明した更新手法で求めるようにしてもよい。例えば図18では、逐次比較型のA/D変換のように、探索範囲(逐次比較範囲)を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値CINを更新している。これに対して図15図17の更新手法では、Δシグマ型のA/D変換のように、位相比較結果に基づいて、CINを±GKだけ増減させる更新を行っている。GKはゲイン係数であり、GK≦1である。具体的には、信号STPの方がクロック信号CK2よりも位相が遅れているという位相比較結果である場合には、CINを+GKだけ増加させる更新(デジタル演算処理)を行う。一方、信号STPの方がクロック信号CK2よりも位相が進んでいるという位相比較結果である場合には、CINを−GKだけ減少させる更新(デジタル演算処理)を行う。このように2つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。

0188

9.物理量測定装置、電子機器、移動体
図19に本実施形態の物理量測定装置400の構成例を示す。物理量測定装置400は、本実施形態の回路装置10と、クロック信号CK1を生成するための発振子XTAL1(第1の発振子、第1の振動片)と、クロック信号CK2を生成するための発振子XTAL2(第2の発振子、第2の振動片)を含む。また物理量測定装置400は、回路装置10、発振子XTAL1、XTAL2が収容されるパッケージ410を含むことができる。パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、回路装置10、発振子XTAL1、XTAL2が収容される。そしてリッド部414により密閉することで、回路装置10、発振子XTAL1、XTAL2がパッケージ410内に気密に封止される。

0189

回路装置10と発振子XTAL1、XTAL2は、パッケージ410内に実装される。そして発振子XTAL1、XTAL2の端子と、回路装置10(IC)の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。回路装置10には、発振子XTAL1、XTAL2を発振させるための発振回路101、102が設けられ、これらの発振回路101、102により発振子XTAL1、XTAL2を発振させることで、クロック信号CK1、CK2が生成される。

0190

例えば前述の特許文献4の従来手法では、第1、第2の発振回路は第1、第2の水晶発振器に設けられており、回路装置は第1、第2の発振回路を内蔵していない。このためPLL回路120による第1、第2のクロック信号の位相同期を実現することはできない。また第1、第2の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

0191

なお、物理量測定装置400の構成としては種々の変形実施が可能である。例えばベース部412が、平板状の形状であり、リッド部414が、その内側に凹部が形成されるような形状であってもよい。またパッケージ410内での回路装置10、発振子XTAL1、XTAL2の実装形態配線接続などについても種々の変形実施が可能である。また発振子XTAL1、XTAL2は完全に別体に構成されている必要は無く、1つの部材に形成された第1、第2の発振領域であってもよい。また物理量測定装置400(パッケージ410)に3つ以上の発振子を設けてもよい。この場合には回路装置10に、それに対応する3つ以上の発振回路を設ければよい。

0192

図20に、本実施形態の回路装置10を含む電子機器500の構成例を示す。この電子機器500は、本実施形態の回路装置10、発振子XTAL1、XTAL2、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。回路装置10と発振子XTAL1、XTAL2により物理量測定装置400が構成される。なお電子機器500は図20の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0193

電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器超音波測定装置脈波計血圧測定装置等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置時計関連機器などのウェアラブル機器印刷装置投影装置ロボット携帯情報端末スマートフォン携帯電話機携帯型ゲーム装置ノートPC又はタブレットPC等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

0194

通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。また処理部520は、物理量測定装置400で測定された物理量情報を用いた種々の処理を行う。この処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

0195

操作部530は、ユーザー入力操作を行うためのものであり、操作ボタンタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。

0196

図21に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置(発振器)は、例えば、車、飛行機バイク自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンモーター等の駆動機構ハンドル等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図21は移動体の具体例としての自動車206を概略的に示している。自動車206(移動体)には、本実施形態の回路装置と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンション硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。

0197

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(クロックサイクル指定情報、制御信号、同期化回路等)と共に記載された用語(クロックサイクル指定値、制御電圧、PLL回路等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、PLL回路の構成、位相同期処理、発振処理、時間デジタル変換処理、第1、第2の信号の生成処理位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0198

CK1、CK2…第1、第2のクロック信号、f1、f2…第1、第2のクロック周波数、
XTAL1、XTAL2…第1、第2の発振子、Δt…分解能、
STA、STP…第1、第2の信号、
CIN…クロックサイクル指定値(クロックサイクル指定情報)、
CCT…クロックサイクル値、DQ…デジタル値、TDF…時間差、
TR…クロック間時間差、TCNT…カウント値、TS…測定期間、
TM、TMA、TMB…位相同期タイミング、
TP、TP1〜TP4…更新期間、N、M…クロック数、
DCK1、DCK2…第1、第2の分周クロック信号、
10…回路装置、20…時間デジタル変換回路、
21、22…第1、第2の位相検出器、30…処理部、31…出力コード生成部、
32…信号出力部、33…レジスター部、40…カウンター部、
100…発振回路、101、102…第1、第2の発振回路、
120…PLL回路(同期化回路)、122、124…第1、第2の分周回路、
126…位相検出器、128…チャージポンプ回路、
130…位相検出器、132…カウンター、134…TDC、140…デジタル演算部、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
400…物理量測定装置、410…パッケージ、412…ベース部、414…リッド部、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部

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