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技術 画像処理装置、その制御方法、及びプログラム

出願人 キヤノン株式会社
発明者 中村秀一
出願日 2016年9月21日 (5年5ヶ月経過) 出願番号 2016-184687
公開日 2018年3月29日 (3年10ヶ月経過) 公開番号 2018-050198
状態 特許登録済
技術分野 ファクシミリ一般 FAX画像情報の記憶 付属装置、全体制御
主要キーワード 電源遮断モード ラッシュカレント 所定数前 DDR信号 画像処理用データ SRAM領域 チップ内電源 mライン
関連する未来課題
重要な関連分野

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図面 (13)

課題

画像処理に従ってアクセス予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供する。

解決手段

本画像処理装置は、電力を供給する通常モードと、当該通常モードよりも消費電力の低いRSモードとをアドレスごとに制御可能な複数のメモリモジュールを備え、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測し、複数のメモリモジュールの全域をRSモードで制御し、その後、順次予測されたエリアを通常モードへ順次制御し、当該エリアへのアクセスが終了すると通常モードへ制御する。

概要

背景

近年、半導体集積回路微細化が進んでおり、これにより、複数チップに分割されていた論理回路とSRAMを1チップ統合することが可能となった。しかし、微細化が進むにつれてデバイスリーク電流は増加する傾向にある。リーク電流による電力消費を削減するための技術として、チップ内電源分離による電源遮断があるが、SRAMなどの半導体メモリは、電源遮断によって保持データが消えてしまうため、電源遮断時に保持データを一旦退避する必要がある。この場合、電源遮断からの復帰時に一旦退避しておいたメモリ領域からデータをコピーする処理が必要となり、復帰に時間を要してしまう。

上記課題を解決すべく、特許文献1には、SRAMのデータを保持した状態で省電力リーク電流を低減する技術が提案されている。この技術では、メモリアレイ部に対して記憶データを保持することが可能な最小限の電圧印加し、周辺回路などの記憶データの保持に必要ではない回路電源遮断することで、省電力でのデータ保持を可能としている。このように、メモリモジュール内の記憶データを最小限の電流で保持する状態を、以下ではレジュームスタンバイモード(RSモード)と称し、RSモード以外の状態を通常モードと称する。また、メモリアレイ部に対して記憶データを保持しなくてもよい場合は、さらにメモリアレイ部の電源も遮断することで、さらなる省電力状態とすることができる。このようなメモリモジュールの電源を遮断した状態を電源遮断モードと称する。

ところで、デジタル複合機に搭載されるチップには、スキャンプリント等の各種画像処理回路が設けられている。これらの画像処理回路では、各種画像処理係数用のテーブルや中間画像保持用ラインバッファとして一般的にSRAMが使用されている。特許文献2には、発光素子印刷素子の使用位置が固定されず、経年劣化を防ぐため、画像形成処理におけるディザ処理を制御することが記載されています。また、近年の半導体技術の進歩に従い、複数チップを統合することが可能になっており、チップ内でのSRAMの容量が増大している。これに伴い、動作中のチップ全体の消費電力中において、SRAM消費電力の占める割合は増加傾向にある。したがって、RSモードを有するSRAM(以下、レジュームSRAMと称する。)などのSRAM省電力技術を用いてSRAM消費電力を可能な限り低減させることが求められている。

概要

画像処理に従ってアクセス予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供する。本画像処理装置は、電力を供給する通常モードと、当該通常モードよりも消費電力の低いRSモードとをアドレスごとに制御可能な複数のメモリモジュールを備え、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測し、複数のメモリモジュールの全域をRSモードで制御し、その後、順次予測されたエリアを通常モードへ順次制御し、当該エリアへのアクセスが終了すると通常モードへ制御する。

目的

本発明は、上述の問題に鑑みて成されたものであり、画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

画像処理装置であって、電力を供給する第1モードと、該第1モードよりも消費電力の低い第2モードとをアドレスごとに制御可能な複数のメモリモジュールと、実行する画像処理アルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測手段と、前記複数のメモリモジュールの全域を前記第2モードで制御し、その後、前記予測手段によって順次予測されたエリアを前記第1モードへ順次制御し、当該エリアへのアクセスが終了すると前記第2モードへ制御する省電力制御手段とを備えることを特徴とする画像処理装置。

請求項2

各メモリモジュールは、処理対象の画像データにおける主走査方向のラインごとにデータを保持するラインバッファであり、所定のアドレスごとに複数の前記エリアに分割されることを特徴とする請求項1に記載の画像処理装置。

請求項3

画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタをさらに備え、前記省電力制御手段は、前記予測手段による予測と、前記主走査カウンタによるカウントとに従って、各メモリモジュールのエリアごとに省電力制御を行うことを特徴とする請求項2に記載の画像処理装置。

請求項4

前記省電力制御手段は、所定のエリアについて、前記予測手段によってアクセスが予測された前記主走査カウンタによる特定のカウントよりも所定数前のカウントにおいて、前記所定のエリアを前記第2モードから前記第1モードへ制御することを特徴とする請求項3に記載の画像処理装置。

請求項5

前記所定数前のカウントは、前記メモリモジュールのエリアが前記第2モードから前記第1モードへ遷移するのに要する期間に基づくことを特徴とする請求項4に記載の画像処理装置。

請求項6

前記画像処理は、フィルタ処理であり、前記予測手段は、各メモリモジュールついて、主走査方向へのアクセスするエリアの遷移を予測することを特徴とする請求項2乃至5の何れか1項に記載の画像処理装置。

請求項7

各メモリモジュールは、処理対象の画像データにおける主走査方向のラインごとにデータを保持するラインバッファであり、前記複数のメモリモジュールに跨った2次元の前記エリアであって、所定のアドレスごとに複数の前記エリアに分割されることを特徴とする請求項1に記載の画像処理装置。

請求項8

画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタと画像データの副走査方向について該画像データを処理するタイミングを調整するための副走査カウンタとをさらに備え、前記省電力制御手段は、前記予測手段による予測と、前記主走査カウンタによるカウントと、前記副走査カウンタによるカウントとに従って、前記複数のメモリモジュールに跨ったエリアごとに省電力制御を行うことを特徴とする請求項7に記載の画像処理装置。

請求項9

前記画像処理は、ハーフトーン処理であり、前記予測手段は、各メモリモジュールついて、主走査方向及び副走査方向へのアクセスするエリアの遷移を予測することを特徴とする請求項7又は8に記載の画像処理装置。

請求項10

前記エリアは、前記ハーフトーン処理に用いられるディザしきい値マトリクスに対応することを特徴とする請求項9に記載の画像処理装置。

請求項11

前記メモリモジュールは、SRAMであることを特徴とする請求項1乃至10の何れか1項に記載の画像処理装置。

請求項12

電力を供給する第1モードと、該第1モードよりも消費電力の低い第2モードとをアドレスごとに制御可能な複数のメモリモジュールを備える画像処理装置の制御方法であって、予測手段が、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測工程と、省電力制御手段が、前記複数のメモリモジュールの全域を前記第2モードで制御し、その後、前記予測工程で順次予測されたエリアを前記第1モードへ順次制御し、当該エリアへのアクセスが終了すると前記第2モードへ制御する省電力制御工程とを実行することを特徴とする画像処理装置の制御方法。

請求項13

電力を供給する第1モードと、該第1モードよりも消費電力の低い第2モードとをアドレスごとに制御可能な複数のメモリモジュールを備える画像処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、予測手段が、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測工程と、省電力制御手段が、前記複数のメモリモジュールの全域を前記第2モードで制御し、その後、前記予測工程で順次予測されたエリアを前記第1モードへ順次制御し、当該エリアへのアクセスが終了すると前記第2モードへ制御する省電力制御工程とを実行することを特徴とするプログラム。

技術分野

0001

本発明は、低消費電力モードを備えるSRAMを利用する画像処理装置、その制御方法、及びプログラムに関する。

背景技術

0002

近年、半導体集積回路微細化が進んでおり、これにより、複数チップに分割されていた論理回路とSRAMを1チップ統合することが可能となった。しかし、微細化が進むにつれてデバイスリーク電流は増加する傾向にある。リーク電流による電力消費を削減するための技術として、チップ内電源分離による電源遮断があるが、SRAMなどの半導体メモリは、電源遮断によって保持データが消えてしまうため、電源遮断時に保持データを一旦退避する必要がある。この場合、電源遮断からの復帰時に一旦退避しておいたメモリ領域からデータをコピーする処理が必要となり、復帰に時間を要してしまう。

0003

上記課題を解決すべく、特許文献1には、SRAMのデータを保持した状態で省電力リーク電流を低減する技術が提案されている。この技術では、メモリアレイ部に対して記憶データを保持することが可能な最小限の電圧印加し、周辺回路などの記憶データの保持に必要ではない回路電源遮断することで、省電力でのデータ保持を可能としている。このように、メモリモジュール内の記憶データを最小限の電流で保持する状態を、以下ではレジュームスタンバイモード(RSモード)と称し、RSモード以外の状態を通常モードと称する。また、メモリアレイ部に対して記憶データを保持しなくてもよい場合は、さらにメモリアレイ部の電源も遮断することで、さらなる省電力状態とすることができる。このようなメモリモジュールの電源を遮断した状態を電源遮断モードと称する。

0004

ところで、デジタル複合機に搭載されるチップには、スキャンプリント等の各種画像処理回路が設けられている。これらの画像処理回路では、各種画像処理係数用のテーブルや中間画像保持用ラインバッファとして一般的にSRAMが使用されている。特許文献2には、発光素子印刷素子の使用位置が固定されず、経年劣化を防ぐため、画像形成処理におけるディザ処理を制御することが記載されています。また、近年の半導体技術の進歩に従い、複数チップを統合することが可能になっており、チップ内でのSRAMの容量が増大している。これに伴い、動作中のチップ全体の消費電力中において、SRAM消費電力の占める割合は増加傾向にある。したがって、RSモードを有するSRAM(以下、レジュームSRAMと称する。)などのSRAM省電力技術を用いてSRAM消費電力を可能な限り低減させることが求められている。

先行技術

0005

特開2012−094228号公報
特開2014−201034号公報

発明が解決しようとする課題

0006

しかしながら、上記従来技術には以下に記載する課題がある。例えば、上記従来技術においては、SRAM領域全体に対しての省電力制御について考慮されているだけである。しかし、スキャンやプリント等の各種画像処理では、ある画素注目画素と称する。)に対して行われ、注目画素を中心とする所定範囲の画像データ(例えば、注目画素を中心とする上下左右2画素ずつの5×5画素)を用いて実施されることが多い。この場合、注目画素に対して、画像処理必要な範囲の画像データ(5×5ウィンドウ内の画素データ)だけをSRAMから読み出して画像処理が実行される。つまり、画像処理における画素レベルに対応して省電力制御を行うことができればSRAM消費電力を大幅に低減することができる。

0007

言い換えれば、画像処理の実行中における任意のタイミングにおいては、対象の画像データ以外の画像データや他のデータを保持するSRAM領域への通常モードでの電力供給は必要のないものである。したがって、対象の画素データが保持されているSRAM領域について、それらの領域にアクセスするときだけ通常モードで活性化させ、他のSRAM領域についてはRSモードでデータを保持するように制御することが望ましい。

0008

本発明は、上述の問題に鑑みて成されたものであり、画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限する仕組みを提供することを目的とする。

課題を解決するための手段

0009

本発明は、画像処理装置であって、電力を供給する第1モードと、該第1モードよりも消費電力の低い第2モードとをアドレスごとに制御可能な複数のメモリモジュールと、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測する予測手段と、前記複数のメモリモジュールの全域を前記第2モードで制御し、その後、前記予測手段によって順次予測されたエリアを前記第1モードへ順次制御し、当該エリアへのアクセスが終了すると前記第2モードへ制御する省電力制御手段とを備えることを特徴とする。

発明の効果

0010

本発明によれば、画像処理に従ってアクセスが予測されるメモリモジュールの領域へ選択的かつ動的に電力を供給し、アクセスされないメモリモジュールの領域への電力供給を制限することにより、消費電力を低減することができる。

図面の簡単な説明

0011

一実施形態に係るシステム構成図。
一実施形態に係る画像処理部の詳細構成図。
一実施形態に係るフィルタ処理部132の詳細構成図。
一実施形態に係るラインバッファにデータが貯まった後の1サイクル目データ転送制御の詳細図。
一実施形態に係るラインバッファにデータが貯まった後の2サイクル目のデータ転送制御の詳細図。
一実施形態に係る画像処理ウィンドウに読み込まれたデータとラインバッファのアドレスの相関を示す図。
一実施形態に係るラインバッファにデータを貯める際のSRAMの省電力制御の動作を説明するタイミングチャート
一実施形態に係るラインバッファにデータが貯まった後に、画像処理ウィンドウを用いて画像処理を実行する際のSRAMの省電力制御を説明するタイミングチャート。
一実施形態に係るハーフトーン処理部133の詳細構成図。
ハーフトーン処理の簡単な説明図。
一実施形態に係るディザしきい値マトリクスで主走査方向にアクセスする例を示す図。
一実施形態に係るカラーのハーフトーン処理においてディザしきい値マトリクスでアクセスする例を示す図。

実施例

0012

以下、添付図面を参照して本発明の実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

0013

<第1の実施形態>
<画像処理装置の構成>
以下では、本発明の第1の実施形態について説明する。まず、図1を参照して、本実施形態に係る画像処理装置100として、プリント機能を有するレーザプリンタを例に説明する。画像処理装置100は、画像処理プロセッサ1とDRAM2とを備える。また、画像処理プロセッサ1は、レーザプリンタのプリント機能を処理するASIC(Application Specific IntegratedCircuit)である。また、画像処理プロセッサ1は、その内部にCPU10、DRAM I/F11、DMAC12、画像処理部13、DMAC14、これらを接続する内部バス15を備える。

0014

CPU10は、DRAM2に展開されたOSや制御プログラムに従ってプリント機能に関わる処理を統括的に制御する。DRAM I/F11は、画像処理プロセッサ1の外部にあるDRAM2と内部バス15を接続するメモリインタフェースである。DMAC12は、色空間変換処理部131〜133で構成された画像処理部13に入力画像データを供給するためのDMA転送コントローラ(以下、DMACと略記する。)である。DMAC14は画像処理部13の出力画像データをDRAM2に書き戻すためのDMACである。内部バス15は、CPU10,DRAM I/F11,DMAC12,14,及び画像処理部13を接続するバスである。

0015

画像処理部13では、少なくとも以下の各画像処理が実行される。色空間変換処理部131は、画像処理部13を構成する画像処理のひとつである。フィルタ処理部132は、同様に画像処理部13を構成する画像処理のひとつである。ハーフトーン処理部133は、同様に画像処理部13を構成する画像処理のひとつである。画像処理部13では、例えば1ページ分の画像データに対してプリント画像処理を順次行う。ここでは、主走査方向に1ライン分(n画素)の画像処理を施し、これを副走査方向にmライン分繰り返すことで、1ページ分の画像処理を行うものとする。したがって、画像処理部13内では、1ライン分の画像データを部内に順次渡してゆくことになる。

0016

<画像処理部の詳細構成>
次に、図2を参照して、本実施形態に係る画像処理部13の詳細な構成について説明する。色空間変換処理部131は色空間変換処理部1310及びSRAM(メモリモジュール)1311を備え、これらはSRAM I/F1312を介してデータを送受信することができる。色空間変換処理部131では、入力された各色8ビットRGB画像データに対して、公知技術である色変換処理を色空間変換処理部1310で実行し、各色8ビットのCMYK画像データへ変換する。また、色空間変換処理部1310は、SRAM1311に格納された、色空間変換のための係数を定義したルックアップテーブルを、SRAM I/F1312を介して色空間変換処理時に参照する。ここで、色空間変換処理部131による画像処理において、SRAMのアクセスは画素値によりランダムとなり、予測が困難であるため、本提案の省電力制御は行わないものとする。

0017

次に、フィルタ処理部132は画像処理部1320及びSRAM1321を備え、これらはSRAM I/F1322を介してデータを送受信することができる。フィルタ処理部132では、色空間変換処理部131から入力された各色8ビットCMYKデータに対して、公知技術であるエッジ強調などを目的としたフィルタ処理を実行し、処理結果を出力する。このとき、フィルタ処理を行うために画像データを主走査方向に複数画素(例えば、5)、副走査方向にも複数ライン分(例えば、5)、例えば5×5画素を参照する必要がある。そのため、画像処理部1320は、ラインバッファとしてSRAM1321を利用し、SRAM I/F1322を介してフィルタ処理時に順次参照する。ここで、フィルタ処理部132では、ラインバッファを主走査方向に1次元方向でアクセス予測することが可能であるため、本実施形態に係る省電力制御を適用することができる。

0018

フィルタ処理部132の画像処理部1320には、制御信号1323を出力するアクセス予測部1324が含まれる。SRAM1321には、アドレス領域をa個に分割したSRAMエリア#1(1321_00)〜#a(1321_0a)が含まれ、これらのSRAMエリアごとの電力状態を制御する動作モード制御部1321_2を備える。動作モード制御部は、SRAM_RS制御部とも称する。SRAM_RS制御部1321_2は、RS信号1321_10〜1321_1aを用いてSRAMエリア1321_01〜1321_0aの電力状態を制御する。つまり、本実施形態に係るSRAMは、SRAMエリアごとに電力モードを通常モード(第1モード)と、省電力モードであるレジュームスタンバイモード(第2モード)とへ制御されうる構成である。

0019

次に、ハーフトーン処理部133は画像処理部1330及びSRAM1331を備え、これらはSRAM I/F1332を介してデータを送受信することができる。ハーフトーン処理部133では、入力される多値画像信号に対して、公知技術であるディザ法によるハーフトーン処理を行って、面積による濃度表現可能な画像信号に変換する処理を行う。このハーフトーン処理のためのディザしきい値マトリクス係数はSRAM1331に格納しており、ハーフトーン処理時にSRAM I/F1332を介して参照される。ハーフトーン処理された画像データはDMAC14を介してDRAM2に書き戻される。

0020

ここで、ハーフトーン処理部133では、画像の主走査位置副走査位置によって、ディザしきい値マトリクスを2次元方向でアクセス予測することが可能であるため、本提案の後述する第2の実施形態に係る省電力制御を適用することができる。ハーフトーン処理部133の画像処理部1330には、制御信号1333を出力するアクセス予測部1334が含まれる。SRAM1331には、アドレス領域をb個に分割したSRAMエリア#1(1331_01)〜#b(1331_0b)を含み、これらのSRAMエリアごとの電力状態を制御するSRAM_RS制御部1331_2を備える。

0021

以下、本実施形態では、フィルタ処理部132内部のSRAMの省電力処理を説明し、第2の実施形態では、ハーフトーン処理部133内部のSRAMの省電力処理を説明する。

0022

<ラインバッファ制御SRAM部 詳細>
次に、図3を参照して、本実施形態に係るフィルタ処理部132のラインバッファ制御とn×nウィンドウ制御に関する部分を抜粋した構成例について説明する。

0023

フィルタ処理部132は、画像処理部1320と、4つのSRAM1321_1〜1321_4を備える。画像処理部1320と4つのSRAMは、それぞれSRAM I/F1322_1〜1322_4及び制御信号1323_1〜1323_4で接続されている。ここで、SRAM1321_1〜1321_4は、それぞれビット幅が8ビット×4色(CMYK)、ワード数は主走査方向の1ライン分(ここでは1ライン分=6400画素とする)を備えるラインバッファであるとする。また、SRAM1321_1〜1321_4は、アドレスを主走査方向にa分割(a=50)したSRAMエリア(SRAMエリア#1〜SRAMエリア#a)を内部に有するものとする。即ち、6400ワードを50分割した128ワード単位で、アドレス0〜127までをSRAMエリア#1とし、アドレス128〜255までをSRAMエリア#2、以下アドレスを128ワード単位でSRAMエリア#aとする。

0024

図3では、SRAM1321_1〜1321_4は同じ構成であるため、SRAM1321_1についてのみ詳細に図示している。SRAM1321_1内部は、SRAMエリア#1(1321_101)〜#a(1321_10a)にa(a=50)分割されている。SRAM_RS制御部1321_12は、SRAM1321_1内部のSRAMエリアの省電力制御を、RS信号1321_110〜1321_11aによって、それぞれのSRAMエリア単位で省電力制御を行う。また、各SRAMエリア#1〜#aに対して、CG部1321_13により、クロックゲートによる省電力制御もエリア単位で同時に行う。CG部1321_13は、各SRAMエリア#1〜#aに対して、それぞれCLK1321_131〜CLK1321_13aを供給する。

0025

SRAMエリア#1〜#aは、1つのSRAM I/F1322_1を介して、SRAM制御部1320_1からアクセスされる。SRAM I/F1322_1は、一般的なSRAMアクセス用のインタフェース信号線である。しかし、ここでは本発明のSRAM省電力制御に関わる信号であるチップセレクトCS信号1322_11)、アドレス(ADDR信号1322_12)、クロック(CLK1322_13)のみを図示している。また、SRAM_RS制御部1321_12は、内部に主走査カウンタ1321_14を有するが、これは画像データ転送制御部1320_0からSRAM制御部1320_1や制御信号1323_1を介して制御される。主走査カウンタ1321_14は、画像データの主走査方向について当該画像データを処理するタイミングを調整するものである。より具体的には、SRAMの各アドレスにアクセスするタイミングを調整するものである。

0026

画像処理部1320は、5×5画素を参照してフィルタ処理を行うために、主走査方向に5画素、副走査方向に5画素を同時に参照する必要があり、内部にこれらの画素データを一時的に保持する画像処理用ウィンドウ1320_2を有する。画像処理用ウィンドウ1320_2は、それぞれ(0,0)〜(4,4)のように(行,列)座標で5行×5列の画像データを保持する。ここでは、主走査方向が列、副走査方向が行とする。

0027

画像処理部1320は、DMAC12からの入力画像データやSRAM制御部1320_1への画像データ転送、画像処理用ウィンドウ1320_2への画像データ転送などの画像データ転送を統括する画像データ転送制御部1320_0を有する。さらに、画像処理部1320は、画像処理用ウィンドウ1320_2を参照するフィルタ処理部1320_3を有する。フィルタ処理部1320_3は、次段のハーフトーン処理部133への出力データ制御も行うものとする。

0028

画像処理部1320の画像処理に必要な入力画像データは、画像処理部の前段の色空間変換処理部131からFIFOのようなインタフェースで、1サイクル毎に1画素分(8ビット×CMYK4色分)が送られてくるものとする。画像データ転送制御部1320_0は、この入力画像データを前段の画像処理部のFIFOに要求して、SRAM1321_3に転送したり、画像処理用ウィンドウ1320_2の(4,4)に転送したりといったデータ転送制御を行う。

0029

ここから、図3乃至図5を参照して、n×n画素ウィンドウとラインバッファを用いたフィルタ処理部の画像データ転送制御について説明する。はじめに、ラインバッファは空の状態であるので、画像データ転送制御部1320_0は、入力画像データを前段のFIFOから読み出し、ラインバッファに格納してゆく(step_A1〜stepA25600)。

0030

具体的には、step_A1で、画像データ転送制御部1320_0は、1ページの最初の入力画像データに対して、SRAM1321_1内のアドレス0に格納するようにSRAM制御部1320_1を制御する。続いて、step_A2で、画像データ転送制御部1320_0は、送られてくる入力画像データに対しては、SRAM1321_1内のアドレス1に格納するよう制御する。その後、step_A3〜step_A6399で、画像データ転送制御部1320_0は、こうして順次送られてくる入力画像データを、順次格納する。これにより、1ライン目の1ライン分(=6400画素)の画像データは、1ライン目のラインバッファであるSRAM1321_1に格納される。

0031

次に、step_A6400〜step_A12799で、画像データ転送制御部1320_0は、2ライン目の画像データを、SRAM1321_2に格納する。同様に、step_A12800〜step_A19199で、画像データ転送制御部1320_0は、3ライン目の画像データをSRAM1321_3に格納する。同様に、step_A19200〜step_A25599で、画像データ転送制御部1320_0は、4ライン目の画像データをSRAM1321_4に格納する。その後、step_A25600で、画像データ転送制御部1320_0は、一旦4ライン分のラインバッファに画像データを格納したため、画像データ転送制御方法を切り替える。

0032

説明を簡単にするため、次のサイクルからをstep_B1として説明する。図4を用いて、step_B1以降の画像データ転送制御を説明する。画像データ転送制御部1320_0は、step_B1では、以下の制御を同時に行う。

0033

具体的には、step_B1で、DMAC12から5ライン目の1画素目の画像データAが入力される。画像データ転送制御部1320_0は、当該データを、画像処理用ウィンドウ1320_2の(4,4)と、4ライン目のラインバッファであるSRAM1321_4のアドレス0に格納するように、SRAM制御部1320_1を制御する。また、画像データ転送制御部1320_0は、SRAM1321_4のアドレス0に格納されているデータBを読み出す。さらに、画像データ転送制御部1320_0は、当該データBを、画像処理用ウィンドウ1320_2の(3,4)と、3ライン目のラインバッファであるSRAM1321_3のアドレス0に格納するように、SRAM制御部1320_1を制御する。また、画像データ転送制御部1320_0は、SRAM1321_3のアドレス0に格納されているデータCを読み出す。さらに、画像データ転送制御部1320_0は、当該データCを、画像処理用ウィンドウ1320_2の(2,4)と、2ライン目のラインバッファであるSRAM1321_2のアドレス0に格納するように、SRAM制御部1320_1を制御する。また、画像データ転送制御部1320_0は、SRAM1321_2のアドレス0に格納されているデータDを読み出す。さらに、画像データ転送制御部1320_0は、当該データDを、画像処理用ウィンドウ1320_2の(1,4)と、1ライン目のラインバッファであるSRAM1321_1のアドレス0に格納するように、SRAM制御部1320_1を制御する。また、画像データ転送制御部1320_0は、SRAM1321_1のアドレス0に格納されているデータEを読み出す。さらに、画像データ転送制御部1320_0は、当該データEを、画像処理用ウィンドウ1320_2の(0,4)に格納するように、SRAM制御部1320_1を制御する。このようにすることで、全てのラインバッファのアドレス0から読み出されたデータが画像処理用ウィンドウの左端と、次のラインのラインバッファのアドレス0に転送されることになる。

0034

続いて、図5を参照して、step_B2以降の画像データ転送制御を説明する。step_B2で、画像データ転送制御部1320_0は、SRAM1321_1〜SRAM1321_4のアドレスを1に変更して、各SRAMに対してはstep_B1と同様のラインバッファ転送制御を行う。転送先の画像処理用ウィンドウはstep_B1と同じ画像処理用ウィンドウの左端とする。ここで、画像処理用ウィンドウはstepB_2で以下のようなデータ転送制御を同時に行う。

0035

具体的には、stepB_2で、画像データ転送制御部1320_0は、(4,4)のデータを、(4,3)へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部1320_0は、(4,3)を(4,2)へ、(4,2)を(4,1)へ、(4,1)を(4,0)へ、行方向へ順送りに転送する。また、画像データ転送制御部1320_0は、(3,4)のデータを、(3,3)へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部1320_0は、(3,3)を(3,2)へ、(3,2)を(3,1)へ、(3,1)を(3,0)へ、行方向へ順送りに転送する。また、画像データ転送制御部1320_0は、(0,4)のデータを、(0,3)へ行方向に自動的に転送されるように制御する。同時に、画像データ転送制御部1320_0は、(0,3)を(0,2)へ、(0,2)を(0,1)へ、(0,1)を(0,0)へ、行方向へ順送りに転送する。このように制御することで、画像処理用ウィンドウ1320_2内のデータは列方向に順送りに転送制御される。

0036

以上のように、ラインバッファの読み書きによる順送り転送制御と、画像処理ウィンドウの列方向順送り転送制御を組み合わせることで、入力された画像データは、ラインバッファ内と、画像処理ウィンドウ内に順に転送されてゆくことになる。

0037

図6は、step_Bm(m=8)サイクル目の様子を表したものである。動作中の画像処理用ウィンドウ1320_2のデータは、ちょうど各ラインバッファのアドレスm−2〜アドレスm−6(即ち、アドレス6〜アドレス2)から読み出した値が格納されていることになる(図6太線枠で示す。)。さらに、次のサイクルであるstep_B9サイクル目では、このウィンドウが図6破線枠のように左に移動したアドレス7〜アドレス3から読み出した値が格納されていることになる。即ち、図6に示すように、1サイクル毎にラインバッファに保持されていた値が主走査方向にあたかも移動しながら画像処理用ウィンドウ1320_2で画像処理を行っているかのように制御することができる。

0038

以上はn×n画素ウィンドウとラインバッファを用いたフィルタ処理部の画像データ転送制御の説明である。ここから、本発明の特徴的なSRAM省電力制御方法について説明する。上述のように、n×n画素ウィンドウとラインバッファの組み合わせを用いて画像処理用のデータ転送制御を行っていることを説明した。このデータ転送制御で特徴的なことは各ラインバッファのSRAMに対して読み書きしているアドレスは、主走査方向に6400ワードあるうちの1ワードに対してのみ行っていることである。つまり、図4乃至図6で、読み書きしているアドレスは、各SRAMの1つのアドレスに対してのみである。

0039

フィルタ処理の画像処理アルゴリズムに従ったデータ転送制御では、ある1サイクルでは1ワードにしかアクセスを行う必要がなく、また、主走査方向にアドレスが順にインクリメントされるような1次元方向にアクセスが進む。したがって、当該アルゴリズムは、SRAMへのアクセスを予測することが可能なデータ転送制御である。本発明では、このような点を鑑み、アクセスする必要があるアドレス以外のメモリアレイ部に対しては、背景技術で説明したレジュームスタンバイモード(RSモード、第2モード)を適用する。一方、アクセスする必要があるアドレスには通常モード(第1モード)を適用するようなSRAMの省電力制御を行う。

0040

また、RSモードから通常モードに復帰するためには復帰のためのオーバーヘッド(時間)が生じるが、上記のように主走査方向にアドレスが順にインクリメントされるようなアクセスでは、アクセスするタイミングを容易に予測することができる。したがって、アクセスに必要なタイミングに合わせて、そのSRAMのアドレス部をRSモードから通常モードに復帰させるような省電力制御を行う。

0041

本発明では、画像処理用データ転送の予測制御に基づき、できる限りの省電力制御を行う。したがって、本画像処理装置は、SRAM1321_1〜SRAM1321_4内の全てのSRAMエリアを、基本的にはRSモードで動作させるよう制御し、アクセスが予測される期間のみ通常モードに制御するものとする。例えば、現在アクセスしているエリアに加えて、次にアクセスすると予測されるエリアを通常モードに制御し、アクセスが完了したエリアはRSモードへ制御するようにしてもよい。

0042

<タイミングチャート>
次に、図7を参照して、空のラインバッファにデータを格納してゆく際の上記step_A1〜step_A256付近におけるレジュームSRAM1321_1におけるRSモード(第2モード)と、通常モード(第1モード)の制御タイミングについて説明する。図7において、画像データ転送制御部1320_0は、前段のFIFOからデータを読み出し、stepA_1が開始される3サイクル前に予めSRAMエリア#1(1321_101)を通常モードに戻す。即ち、画像データ転送制御部1320_0は、所定のエリアについて、アクセスが予測された主走査カウンタによる特定のカウントよりも所定数前のカウントにおいて、所定のエリアをRSモードから通常モードへ制御する。具体的には、画像データ転送制御部1320_0は、制御信号1323_1を介してRS信号1321_111をLにするよう制御する。

0043

そして、SRAMエリア#1(1321_101)のモード遷移時間Tn(ここではTn=2サイクルとする)の後、CG部1321_13はCLK信号1321_131の供給を再開する。さらに、CG部1321_13は、2サイクル後のstepA_1でADDR信号にアドレス0を出力するよう、SRAM制御部1320_1を制御する。その後、CG部1321_13は、1サイクル毎にADDR信号にアドレスを1ずつインクリメントするようSRAM制御部1320_1を制御する。

0044

そして、stepA_126では、画像データ転送制御部1320_0は、SRAMエリア#2(1321_102)を通常モードにするよう、RS信号1321_112をLにする。これは、SRAMエリアのアクセスを0〜127までカウントする主走査カウンタ1321_14が0に戻ったことを契機とする。

0045

次に、stepA_129以降で、画像データ転送制御部1320_0は、SRAMエリア1321_101にはアクセスしないため、RS信号をHとし、省電力状態へ遷移させる。また、画像データ転送制御部1320_0は、同時にCLK信号1321_131の供給を停止(クロックゲーティング)する。

0046

このようにして、SRAMエリア#1(1321_101)をRSモード、通常モード、RSモードへと順に遷移させつつ、SRAM IF1322_1を介して、正常にデータを格納することができる。また、stepA_129以降のSRAMエリア#2(1321_102)には、stepA_1〜stepA_129のSRAMエリア#1(1321_101)と同様の制御を行う。これにより、RSモード、通常モード、RSモードへと順に遷移させつつ、正常にデータを格納することができる。つまり、処理対象のSRAMエリアを好適に通常モードへ遷移させることができ、より改善された省電力効果を得ることができる。他のSRAMエリアに関しても、同様の制御を行うことで、ラインバッファであるSRAM1321に4ライン分の画像データを貯めることができる。

0047

続いて、図8を参照して、ラインバッファにデータが貯まった後、画像処理ウィンドウを用いて画像処理を実行してゆく際の、レジュームSRAM1321_1〜1321_4におけるRSモードと、通常モードの制御タイミングについて説明する。本タイミングチャートは、step_A25597(step_B1の3サイクル前)〜step_B1〜step_B260におけるレジュームSRAM1321_1〜1321_4の動作制御を示す。

0048

図7の場合と同様に、主走査カウンタに応じて各信号が制御される。図7と異なるのは、4つのSRAMを4ラインのラインバッファとして同時に動作させるため、ADDR信号1322_12、1322_22、1322_32、1322_42が同じアドレスで動作する点である。さらに、4つのSRAMのエリア#1〜エリア#aも同じようにRSモード、通常モード、RSモードへと、順に遷移して省電力制御を行う点である。

0049

以上説明したように、本実施形態では、ラインバッファを主走査方向にアクセスするようなウィンドウ画像処理と組合せた場合に、ウィンドウ画像処理がアクセスするアドレスを予測する。さらに、予測した当該アドレスに関するエリアのみを通常モードとし、他のエリアをRSモードとするような1つのSRAMにおけるエリア毎の省電力制御を行う。具体的には、本画像処理装置は、電力を供給する通常モードと、当該通常モードよりも消費電力の低いRSモードとをアドレスごとに制御可能な複数のメモリモジュールを備える。また、本画像処理装置は、実行する画像処理のアルゴリズムに基づき、アクセスする各メモリモジュールのエリアを順次予測し、複数のメモリモジュールの全域をRSモードで制御する。その後、画像処理装置は、順次予測されたエリアを通常モードへ順次制御し、当該エリアへのアクセスが終了すると通常モードへ制御する。

0050

本実施形態では、主走査方向6400ワードを50分割(a=50)し、128ワード単位のエリアとする例を示した。したがって、ラインバッファの1/50の領域のみが通常モード、残りの49/50の領域をRSモードとして動作させることができることを示した。一般的には、RSモードは通常モードの40%程度の消費電力とされており、さらに近年の画像形成装置高画質化に伴い内部に画像処理のために実装されるSRAM容量は増加している。よって、本実施形態のようなレジュームSRAMの省電力制御はシステムに占めるSRAM消費電力の割合を大きく低減させることが可能となる。また、本実施形態によれば、通常モードへ遷移させるエリアが小さいため、ラッシュカレントも抑えることができる。

0051

なお、本実施形態ではプリンタをデバイスの一例として説明したが、スキャナに関しても同様にラインバッファを使用する画像処理モジュールであれば、同様のレジュームSRAMの省電力制御を適用することができる。このように、本実施形態によれば、スキャナやプリンタといったデバイスの画像処理アルゴリズムに応じたデータアクセスに基づいて、レジュームSRAMの通常モードへの活性化の制御及びRSモードへの移行制御を行う。これにより、画像処理回路と同期・連動するSRAMの消費電力を低減させることが可能となる。

0052

<第2の実施形態>
<ハーフトーン処理用 SRAM部 詳細>
以下では、本発明の第2の実施形態について説明する。図9にハーフトーン処理部133のハーフトーン処理に関する部分を抜粋した構成例を示す。

0053

ハーフトーン処理部133は、画像処理部1330と、CMYKの各色用のディザしきい値マトリクス用SRAM1331_1〜1331_4を含んで構成されている。画像処理部1330と4つのSRAMは、それぞれSRAM I/F1332_1〜1332_4及び制御信号1333_1〜1333_4で接続されている。ここで、SRAM1331_1〜1331_4は、例えば、8ビット、32×32画素(=1024エントリ)のディザしきい値マトリクスを格納するものである。

0054

ハーフトーン処理部1330_2は、例えば図10のようなBayerディザしきい値マトリクスを用いており、当該画素がディザしきい値マトリクス内の当該画素と対応する座標値に格納されているディザしきい値以上か未満かで2値画像を生成する。図10では、説明を容易にするため4×4のしきい値マトリクスに対して、4×4の入力データを読み込んだ際に、出力データをどう計算するかを示している。

0055

例えば、4×4の1行目列目(1,2)の画素に対して、この図10のハーフトーン処理を行う場合、入力データX(1,2)=128に対して、同じ位置のディザしきい値マトリクスD(1,2)=232を読み出す。さらに、両者を比較するとX(1,2)> D(1,2)はFALSEなので、出力データY(1,2)=0となる。このように、ハーフトーン処理部1330_2はフィルタ処理部132からの入力データを読み込むのと同時に、ディザしきい値マトリクス用のSRAMからもディザしきい値データを読み出す。

0056

また、ハーフトーン処理部1330_2は、1ページの処理を行う際には、この4×4のディザしきい値マトリクスを図11のように主走査方向に繰り返し適用する。図11ではディザしきい値マトリクスが複数設けられているように書いているが、実際は1つのディザしきい値マトリクスを繰り返し使用しているだけである。ディザしきい値マトリクスの右端をアクセスした後、再度左端にアクセスするようアドレスを戻すようなSRAMアクセス制御を行う。この場合、1ページの処理は、主走査方向に1ライン分続けて実行して、次のラインに進むことになる。したがって、1ライン目では、ディザしきい値マトリクスのD(0,0)〜(0,3)を繰り返しアクセスすることになる。

0057

さらに、カラーのハーフトーン処理ではCMYK各色に同じディザしきい値マトリクスを用いると特定周期パターンになってしまう。したがって、ある色がデバイス特性等の理由によって出力画像位置が歪んだりすると、色間の干渉が起こりやすくなり、色を重ねたときにモアレが発生してしまうことがある。そのため、図12のように例えばC色はディザしきい値マトリクスを副走査側で繰り返す際に1画素分ずらし、Y色は2画素分ずらす、またY色は2ライン目から開始する、など各色毎にディザしきい値マトリクスのスクリーン角度や開始位置を変えることが望ましい。

0058

また、さらにはディザしきい値マトリクスのn×nの大きさも色ごとに変え、例えばn×mのようなディザしきい値マトリクスを用いてもよい。このようにすることで、ディザしきい値マトリクス用SRAMの読み出しアクセスは、各色毎に主走査側にディザしきい値マトリクスの主走査方向サイズ(=n)を繰り返し読み出す。一方で、副走査側にはディザしきい値マトリクスの副走査方向サイズ(=m)の後に、k画素ずらして開始する、などの特徴がある。

0059

即ち、このような画像処理用データ転送制御においては、主走査方向に一定の範囲でアドレスを順にインクリメントしては、元に戻るようなアクセスを繰り返す。また、次のラインでは、別のアドレスからアクセスを開始して、同様に主走査方向に一定の範囲でアドレスを順にインクリメントしては、元に戻るようなアクセスを行う。したがって、ハーフトーン処理の画像処理アルゴリズムでは、アクセスするアドレスが主走査方向及び副走査方向を含む2次元方向で予測可能なデータ転送制御であるといえる。

0060

したがって、本発明では、このような点を鑑み、ディザしきい値マトリクスのうち、アクセスする必要がある範囲以外はRSモードを適用し、繰り返しアクセスする主走査方向に一定の範囲のみを通常モードとするようなSRAMの省電力制御を行う。これは、上記第1の実施形態で示したSRAM_RS制御部に主走査カウンタを有する構成に、さらに副走査カウンタを組み合わせることで簡便に制御することが可能である。また、ディザしきい値マトリクスの主走査方向を繰り返しアクセスする特徴があるため、SRAMエリアの分割数bをディザしきい値マトリクスに合わせるようにすると制御がより簡便になることは言うまでもない。

0061

以上説明したように、本実施形態では、ディザしきい値マトリクスのような2次元テーブルをアクセスするような画像処理と組み合わせた場合に、ディザしきい値マトリクスをアクセスするアドレスを予測する。さらに、予測したアドレスに関するエリアのみを通常モードとし、他のエリアをRSモードとするようなエリア毎の省電力制御を行う。これにより、ハーフトーン処理においても、上記第1の実施形態と同様の省電力制御を実現することができ、改善された省電力制御を提供することができる。

0062

上記では、簡単のため4×4画素のディザしきい値マトリクス構成を説明したが、通常ではディザしきい値マトリクスは8×8以上が一般的である。例えば32×32画素(=1024ワード)のディザしきい値マトリクスを使用する場合、32ワード単位をエリアとするようにすると、1024÷32=32分割されることを意味する。したがって、ディザしきい値マトリクスの1/32が通常モード、残りの31/32の領域をRSモードとして動作させることができ、消費電力を低減することができる。

0063

<その他の実施形態>
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。

0064

2:DRAM、10:CPU、11:DRAM I/F、12:DMAC、13:画像処理部、131:色空間変換処理部、132:フィルタ処理部、133:ハーフトーン処理部、14:DMAC、15:内部バス、100:画像処理装置

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