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技術 同期クロック復元装置、シリアルデータ取出装置、データ送受信システム

出願人 富士ゼロックス株式会社
発明者 海谷哲大嶋康弘高葉潤
出願日 2016年9月21日 (4年5ヶ月経過) 出願番号 2016-184673
公開日 2018年3月29日 (2年10ヶ月経過) 公開番号 2018-050197
状態 未査定
技術分野 デジタル伝送方式における同期
主要キーワード エッジカウント 標本化処理 ラッチ処理 同期クロック生成回路 シリパラ変換 クロックパターン オーバーサンプリング回路 受信データ処理回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年3月29日)のものです。
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図面 (6)

課題

データに含まれる同期クロック信号を復元するための構成を簡易化する。

解決手段

CDR回路31は、シリアルデータに同期クロック信号を重畳してなる受信データRX_DATに、同期クロック信号より周波数が高いシステムクロック信号System_CLKを用いてオーバーサンプリング処理を施し、受信データRX_DATのパルス立ち下がり検知信号DWDTCを作成するオーバーサンプリング回路31Aと、同期クロック信号の周期に関する受信データ周期情報CYCを用いて、立ち下がり検知信号DWDTCの補足を行うとともに立ち上がり検知信号UPDTCを作成するエッジカウント回路31Bと、補足済みの立ち下がり検知信号DWDTCと作成した立ち上がり検知信号UPDTCとを用いて、復元同期クロック信号CDR_CLKを生成(復元)する復元同期クロック生成回路31Cとを備える。

概要

背景

送信側から、シリアルデータにこのシリアルデータ用の同期クロック信号を重畳したデータを送信し、このデータを受信した受信側にて、データから同期クロック信号を復元するとともに、復元した同期クロック信号を用いて、データからシリアルデータを取り出すようにしたものが知られている。ここで、データから同期クロックを復元する技術は、クロック・データ・リカバリ(Clock Data Recovery:CDR)と呼ばれている。

特許文献1には、同期クロックを含み且つシリアル転送されてきたデータを、所定周波数のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングし、データ位相状態に応じて、位相状態が互いに異なるクロックパターンを生成し、データから生成した第1の位相パターンと、クロックパターンから生成した第2の位相パターンとを比較し、抽出するビット数を制御する位相状態制御と、第1の位相パターンと第2の位相パターンとに基づき、位相誤差を検出する位相誤差検出と、クロックパターンの位相状態と位相誤差検出により検出された位相誤差とに基づき、オーバーサンプリングデータから抽出するビットを選択してデータを復元することが記載されている。

概要

データに含まれる同期クロック信号を復元するための構成を簡易化する。CDR回路31は、シリアルデータに同期クロック信号を重畳してなる受信データRX_DATに、同期クロック信号より周波数が高いシステムクロック信号System_CLKを用いてオーバーサンプリング処理を施し、受信データRX_DATのパルス立ち下がり検知信号DWDTCを作成するオーバーサンプリング回路31Aと、同期クロック信号の周期に関する受信データ周期情報CYCを用いて、立ち下がり検知信号DWDTCの補足を行うとともに立ち上がり検知信号UPDTCを作成するエッジカウント回路31Bと、補足済みの立ち下がり検知信号DWDTCと作成した立ち上がり検知信号UPDTCとを用いて、復元同期クロック信号CDR_CLKを生成(復元)する復元同期クロック生成回路31Cとを備える。

目的

本発明は、データに含まれる同期クロック信号を復元するための構成を簡易化することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

シリアルデータに同期クロック信号を重畳してなるデータに、当該同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段とを含む同期クロック復元装置

請求項2

前記同期クロック信号の前記周期を記憶する記憶手段をさらに含み、前記補足手段は、前記データからではなく、前記記憶手段から前記周期を取得することを特徴とする請求項1記載の同期クロック復元装置。

請求項3

前記記憶手段は、読み書き可能であるとともに電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリで構成され、前記不揮発性メモリには、前記検出手段が前記タイミングを検出するよりも前に、前記周期が記憶されていることを特徴とする請求項2記載の同期クロック復元装置。

請求項4

前記検出手段が、前記タイミングとして前記データにおける立ち下がりのタイミングを検出する場合に、前記同期クロック信号の周期と補足済みの前記立ち下がりのタイミングとを用いて、前記データにおける立ち上がりのタイミングを作成する作成手段をさらに含み、前記復元手段は、補足済みの前記立ち下がりのタイミングと作成した前記立ち上がりのタイミングとを用いて、前記同期クロック信号を復元することを特徴とする請求項1乃至3のいずれか1項記載の同期クロック復元装置。

請求項5

シリアルデータに同期クロック信号を重畳してなるデータに、当該同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段と、復元した前記同期クロック信号を用いて、前記データから前記シリアルデータを取り出す取出手段とを含むシリアルデータ取出装置

請求項6

前記データを遅延させて前記取出手段に供給する遅延手段をさらに含むことを特徴とする請求項5記載のシリアルデータ取出装置。

請求項7

前記遅延手段は、前記標本化クロック信号の周期を用いて、前記データを遅延させることを特徴とする請求項6記載のシリアルデータ取出装置。

請求項8

シリアルデータに同期クロック信号を重畳してなるデータを送信する送信部と、前記データを受信する受信部とを備え、前記受信部は、受信した前記データに、前記同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段と、復元した前記同期クロック信号を用いて、前記データから前記シリアルデータを取り出す取出手段とを含むことを特徴とするデータ送受信システム

技術分野

背景技術

0002

送信側から、シリアルデータにこのシリアルデータ用の同期クロック信号を重畳したデータを送信し、このデータを受信した受信側にて、データから同期クロック信号を復元するとともに、復元した同期クロック信号を用いて、データからシリアルデータを取り出すようにしたものが知られている。ここで、データから同期クロックを復元する技術は、クロック・データ・リカバリ(Clock Data Recovery:CDR)と呼ばれている。

0003

特許文献1には、同期クロックを含み且つシリアル転送されてきたデータを、所定周波数のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングし、データ位相状態に応じて、位相状態が互いに異なるクロックパターンを生成し、データから生成した第1の位相パターンと、クロックパターンから生成した第2の位相パターンとを比較し、抽出するビット数を制御する位相状態制御と、第1の位相パターンと第2の位相パターンとに基づき、位相誤差を検出する位相誤差検出と、クロックパターンの位相状態と位相誤差検出により検出された位相誤差とに基づき、オーバーサンプリングデータから抽出するビットを選択してデータを復元することが記載されている。

先行技術

0004

特開2006−262165号公報

発明が解決しようとする課題

0005

ここで、位相が異なる複数のクロック信号(多相クロック)を用いて、データから同期クロック信号を復元する構成を採用した場合には、クロック信号を生成する回路の他に、クロック信号の位相をずらすための複数の回路が必要となる。このため、多相クロックによってデータから同期クロック信号を復元する構成を採用した場合、その構成が複雑化することになる。

0006

本発明は、データに含まれる同期クロック信号を復元するための構成を簡易化することを目的とする。

課題を解決するための手段

0007

請求項1記載の発明は、シリアルデータに同期クロック信号を重畳してなるデータに、当該同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段とを含む同期クロック復元装置である。
請求項2記載の発明は、前記同期クロック信号の前記周期を記憶する記憶手段をさらに含み、前記補足手段は、前記データからではなく、前記記憶手段から前記周期を取得することを特徴とする請求項1記載の同期クロック復元装置である。
請求項3記載の発明は、前記記憶手段は、読み書き可能であるとともに電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリで構成され、前記不揮発性メモリには、前記検出手段が前記タイミングを検出するよりも前に、前記周期が記憶されていることを特徴とする請求項2記載の同期クロック復元装置である。
請求項4記載の発明は、前記検出手段が、前記タイミングとして前記データにおける立ち下がりのタイミングを検出する場合に、前記同期クロック信号の周期と補足済みの前記立ち下がりのタイミングとを用いて、前記データにおける立ち上がりのタイミングを作成する作成手段をさらに含み、前記復元手段は、補足済みの前記立ち下がりのタイミングと作成した前記立ち上がりのタイミングとを用いて、前記同期クロック信号を復元することを特徴とする請求項1乃至3のいずれか1項記載の同期クロック復元装置である。
請求項5記載の発明は、シリアルデータに同期クロック信号を重畳してなるデータに、当該同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段と、復元した前記同期クロック信号を用いて、前記データから前記シリアルデータを取り出す取出手段とを含むシリアルデータ取出装置である。
請求項6記載の発明は、前記データを遅延させて前記取出手段に供給する遅延手段をさらに含むことを特徴とする請求項5記載のシリアルデータ取出装置である。
請求項7記載の発明は、前記遅延手段は、前記標本化クロック信号の周期を用いて、前記データを遅延させることを特徴とする請求項6記載のシリアルデータ取出装置である。
請求項8記載の発明は、シリアルデータに同期クロック信号を重畳してなるデータを送信する送信部と、前記データを受信する受信部とを備え、前記受信部は、受信した前記データに、前記同期クロック信号より周波数が高い標本化クロック信号を用いて標本化処理を施し、当該データにおける立ち上がりまたは立ち下がりのタイミングを検出する検出手段と、前記同期クロック信号の周期を用いて、前記検出手段が検出した前記タイミングの補足を行う補足手段と、補足済みの前記タイミングを用いて、前記同期クロック信号を復元する復元手段と、復元した前記同期クロック信号を用いて、前記データから前記シリアルデータを取り出す取出手段とを含むことを特徴とするデータ送受信システムである。

発明の効果

0008

請求項1記載の発明によれば、データに含まれる同期クロック信号を復元するための構成を簡易化することができる。
請求項2記載の発明によれば、データから演算等によって周期を取得する場合と比較して、周期の取得に要する時間を低減することができる。
請求項3記載の発明によれば、タイミングを検出するよりも後に不揮発性メモリに周期を記憶させる場合と比較して、周期の取得に要する時間を低減することができる。
請求項4記載の発明によれば、立ち上がりあるいは立ち下がりの一方のタイミングを用いて同期クロック信号を復元する場合と比較して、得られる同期クロック信号の精度を高めることができる。
請求項5記載の発明によれば、データに含まれる同期クロック信号を復元するための構成を簡易化することができる。
請求項6記載の発明によれば、データと同期クロック信号とのスキューを抑制することができる。
請求項7記載の発明によれば、同期クロック信号の周期を用いてデータを遅延させる場合と比較して、より細かい単位にてデータの遅延を調整することができる。
請求項8記載の発明によれば、データに含まれる同期クロック信号を復元するための構成を簡易化することができる。

図面の簡単な説明

0009

本実施の形態が適用される制御システムの構成を示す図である。
第2制御回路に設けられた第2ASICの構成を示す図である。
第2ASICに設けられた受信データ処理回路が実行する処理の手順を説明するためのフローチャートである。
受信データ処理回路に設けられたCDR回路が実行する同期クロック信号復元処理の手順を説明するためのフローチャートである。
第2ASICに設けられた受信データ処理回路が実行する処理の一例を説明するためのタイミングチャートである。

実施例

0010

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
[制御システムの構成]
図1は、本実施の形態が適用される制御システム1の構成を示す図である。
この制御システム1は、第1制御回路10と、第2制御回路20とを備えている。この制御システム1は、例えば複写機等の画像形成装置に設けられる。そして、例えば、第1制御回路10は画像形成装置の全体を制御し、第2制御回路20は第1制御回路10による指示のもと、画像形成装置に設けられた各部(モータ等)を制御する。すなわち、本実施の形態では、第1制御回路10がメインコントローラとして、第2制御回路20がサブコントローラとして、それぞれ機能している。

0011

これらのうち、第1制御回路10は、第1CPU(Central Processing Unit)11と、第1ASIC(Application Specific IntegratedCircuit)12とを有している。第1制御回路10では、第1CPU11および第1ASIC12が協働して、制御対象となる機器の制御を行う。

0012

また、第2制御回路20は、第2CPU21と、第2ASIC22とを有している。第2制御回路20では、第2CPU21および第2ASIC22が協働して、制御対象となる機器の制御を行う。

0013

そして、第1制御回路10に設けられた第1ASIC12と、第2制御回路20に設けられた第2ASIC22とは、全二重方式高速シリアルバスを用いて接続されている。本実施の形態では、送信側(例えば第1ASIC12)が、シリアルデータに同期クロック信号を重畳した(埋め込んだ)データを送信する。また、本実施の形態では、受信側が、受信したデータから同期クロック信号を復元するとともに、復元した同期クロック信号を用いて、受信したデータからシリアルデータを取り出す。このような全二重方式の高速シリアルバスとしては、例えば、イーサネット登録商標)(1000BASE−T)、ファイバーチャネルIEEE1394、PCIExpress、SerialATA、USB3.0、DisplayPort等が挙げられる。

0014

なお、以下の説明では、第2制御回路20側を基準として考え、第2制御回路20が第1制御回路10から受け取るデータを受信データRX_DATと称し、第2制御回路20が第1制御回路10へと送るデータを送信データTX_DATと称する。また、本実施の形態では、第1ASIC12と第2ASIC22とを接続する、全二重方式の高速シリアルバスにおける同期クロック信号の周波数(周期)が、例えば100MHz(10ns)に設定されているものとする。

0015

[第2制御回路に設けられた第2ASICの構成]
図2は、第2制御回路20に設けられた第2ASIC22の構成を示す図である。なお、ここでは、第2ASIC22に設けられた受信データRX_DATの処理系統のみを示しており、送信データTX_DATの処理系統については、その記載を省略している。
この第2ASIC22は、受信データ処理回路30と、内部回路40と、不揮発性メモリ50とを備えている。

0016

受信データ処理回路30は、第1制御回路10(第1ASIC12:図1参照)から入力されてくる受信データRX_DATに、内部回路40から入力されてくるシステムクロック信号System_CLKと、不揮発性メモリ50から読み出した受信データ周期情報CYCとを用いて、各種処理を施す。また、受信データ処理回路30は、受信データRX_DATに各種処理を施すことで、受信データRX_DATから取り出したシリアル入力データIN_DAT(Ser)をパラレル化したパラレル入力データIN_DAT(Para)を、内部回路40に出力する。

0017

内部回路40は、システムクロック信号System_CLKを生成して受信データ処理回路30に出力するとともに、受信データ処理回路30から入力されてくるパラレル入力データIN_DAT(Para)に基づく処理(制御等)を行う。このシステムクロック信号System_CLKの周波数は、受信データRX_DATに埋め込まれている同期クロック信号の周波数よりも高く設定される。なお、本実施の形態では、システムクロック信号System_CLKの周波数が、同期クロック信号の周波数の6倍(600MHz)に設定されているものとする。

0018

不揮発性メモリ50は、受信データRX_DATに埋め込まれている同期クロック信号の周期である受信データ周期情報CYCを記憶する。不揮発性メモリ50は、例えばEEPROM(Electrically Erasable Programmable Read-Only Memory)やフラッシュメモリなど、書き換え可能な不揮発性メモリで構成されている。そして、図1に示す制御システム1が構築された際に、予め、不揮発性メモリ50に対する受信データ周期情報CYCの書き込みが行われる。なお、本実施の形態の不揮発性メモリ50には、受信データ周期情報CYCとして、「10ns」が記憶されていることになる。

0019

[第2ASICに設けられた受信データ処理回路の構成]
次に、受信データ処理回路30の詳細について説明を行う。
受信データ処理回路30は、CDR(Clock Data Recovery)回路31と、遅延回路32と、ラッチ回路33と、シリパラ変換回路34とを備えている。また、CDR回路31は、オーバーサンプリング回路31Aと、エッジカウント回路31Bと、復元同期クロック生成回路31Cとを備えている。

0020

CDR回路31には、第1制御回路10の第1ASIC12(図1参照)から、受信データRX_DATが入力される。また、CDR回路31には、内部回路40から、システムクロック信号System_CLKが入力される。さらに、CDR回路31には、不揮発性メモリ50から、受信データ周期情報CYCが入力される。そして、CDR回路31は、これら受信データRX_DATと、システムクロック信号System_CLKと、受信データ周期情報CYCとを用いて、受信データRX_DATに埋め込まれた同期クロック信号に対応する復元同期クロック信号CDR_CLKを生成(復元)する。そして、CDR回路31は、生成した復元同期クロック信号CDR_CLKを、ラッチ回路33に出力する。

0021

より具体的に説明すると、オーバーサンプリング回路31Aには、受信データRX_DATと、システムクロック信号System_CLKとが入力される。そして、オーバーサンプリング回路31Aは、受信データRX_DATに対し、システムクロック信号System_CLKを用いたオーバーサンプリング処理を行う。これにより、オーバーサンプリング回路31Aは、受信データRX_DATにおける、パルスの立ち下がり(「H」→「L」)に対応する立ち下がり検知信号DWDTCを作成する。また、オーバーサンプリング回路31Aは、作成した立ち下がり検知信号DWDTCを、エッジカウント回路31Bに出力する。

0022

エッジカウント回路31Bには、立ち下がり検知信号DWDTCと、システムクロック信号System_CLKと、受信データ周期情報CYCとが入力される。そして、エッジカウント回路31Bは、システムクロック信号System_CLKのパルスの立ち上がりエッジの数を、予め設定された設定回数ずつカウントすることを繰り返す、エッジカウント信号EDGCOUNT(後述する図5参照)を作成する。この設定回数は、受信データRX_DATに埋め込まれている同期クロック信号の周波数に対する、システムクロック信号System_CLKの周波数(サンプリング周波数)の倍率で決まる。本実施の形態では、同期クロック信号の周波数が100MHzであり、システムクロック信号System_CLKの周波数が600MHzであることから、設定回数は600/100=6となる。また、エッジカウント回路31Bは、自身で作成したエッジカウント信号EDGCOUNTを用いて、オーバーサンプリング回路31Aが作成した立ち下がり検知信号DWDTCに対しパルスの立ち下がりタイミングの補足(補完)を行う。さらに、エッジカウント回路31Bは、補足済みの立ち下がり検知信号DWDTCと、受信データ周期情報CYCとを用いて、受信データRX_DATにおける、パルスの立ち上がり(「L」→「H」)に対応する立ち上がり検知信号UPDTCを作成する。さらにまた、エッジカウント回路31Bは、補足済みの立ち下がり検知信号DWDTCと、作成した立ち上がり検知信号UPDTCとを、復元同期クロック生成回路31Cに出力する。

0023

復元同期クロック生成回路31Cには、補足済みの立ち下がり検知信号DWDTCと、立ち上がり検知信号UPDTCとが入力される。そして、復元同期クロック生成回路31Cは、補足済みの立ち下がり検知信号DWDTCと、立ち上がり検知信号UPDTCとを用いて、復元同期クロック信号CDR_CLKを生成(復元)する。また、復元同期クロック生成回路31Cは、生成した復元同期クロック信号CDR_CLKを、ラッチ回路33に出力する。

0024

遅延回路32には、受信データRX_DATと、システムクロック信号System_CLKとが入力される。そして、遅延回路32は、入力されてくる受信データRX_DATを、システムクロック信号System_CLKの1クロック(1周期)分だけ遅延させる。また、遅延回路32は、遅延済みの受信データRX_DATを、ラッチ回路33に出力する。

0025

ラッチ回路33には、遅延済みの受信データRX_DATと、復元同期クロック信号CDR_CLKとが入力される。そして、ラッチ回路33は、受信データRX_DATと、復元同期クロック信号CDR_CLKとを用いて、受信データRX_DATに含まれているシリアル入力データIN_DAT(Ser)を取り出す。また、ラッチ回路33は、取り出したシリアル入力データIN_DAT(Ser)を、シリパラ変換回路34に出力する。

0026

シリパラ変換回路34には、シリアル入力データIN_DAT(Ser)が入力される。そして、シリパラ変換回路34は、シリアル入力データIN_DAT(Ser)をシリアル/パラレル変換することで、パラレル入力データIN_DAT(Para)を作成する。また、シリパラ変換回路34は、作成したパラレル入力データIN_DAT(Para)を、内部回路40に出力する。

0027

[受信データ処理回路による受信データの処理の手順]
図3は、第2ASIC22に設けられた受信データ処理回路30が実行する処理の手順を説明するためのフローチャートである。

0028

受信データ処理回路30が受信データRX_DATを受信すると、CDR回路31は、受信データRX_DATから、同期クロック信号に相当する復元同期クロック信号CDR_CLKを取り出す同期クロック信号復元処理を実行する(ステップ10)。なお、ステップ10の詳細については後述する。

0029

また、遅延回路32は、ステップ10と平行して、受信データ処理回路30が受信した上記受信データRX_DATを、システムクロック信号System_CLKの1周期(1クロック)分だけ遅延させる遅延処理を実行する(ステップ20)。

0030

次に、ラッチ回路33は、ステップ20でシステムクロック信号System_CLKの1周期(1クロック)分だけ遅延させた受信データRX_DATに対し、ステップ10で受信データRX_DATから取り出した復元同期クロック信号CDR_CLKに基づくラッチ処理を実行し(ステップ30)、受信データRX_DATからシリアル入力データIN_DAT(Ser)を生成(復元)する。

0031

そして、シリパラ変換回路34は、ステップ30で生成されたシリアル入力データIN_DAT(Ser)に対するシリアル/パラレル変換処理を実行し(ステップ40)、得られたパラレル入力データIN_DAT(Para)を、内部回路40に出力する。

0032

[CDR回路による同期クロック信号復元処理の手順]
図4は、受信データ処理回路30に設けられたCDR回路31が実行する同期クロック信号復元処理の手順を説明するためのフローチャートである。すなわち、図4は、図3に示すステップ10の詳細を示すものである。

0033

まず、オーバーサンプリング回路31Aは、受信データRX_DATと、システムクロック信号System_CLKとを用いて、立ち下がり検知信号DWDTCを作成する(ステップ11)。

0034

次に、エッジカウント回路31Bは、立ち下がり検知信号DWDTCと、システムクロック信号System_CLKとを用いて、エッジカウント信号EDGCOUNTを作成する(ステップ12)。続いて、エッジカウント回路31Bは、エッジカウント信号EDGCOUNTと、受信データ周期情報CYCとを用いて、上記立ち下がり検知信号DWDTCの補足を行う(ステップ13)。それから、エッジカウント回路31Bは、補足済みの立ち下がり検知信号DWDTCと、受信データ周期情報CYCとを用いて、立ち上がり検知信号UPDTCを作成する(ステップ14)。

0035

そして、復元同期クロック生成回路31Cは、補足済みの立ち下がり検知信号DWDTCと、立ち上がり検知信号UPDTCとを用いて、復元同期クロック信号CDR_CLKを生成(復元)する(ステップ15)。その後、生成された、復元同期クロック信号CDR_CLKは、ラッチ回路33へと出力される。

0036

ここで、本実施の形態では、制御システム1がデータ送受信システムの一例として、第1制御回路10が送信部の一例として、第2制御回路20が受信部の一例として、それぞれ機能している。また、本実施の形態では、CDR回路31が同期クロック復元装置の一例として、受信データ処理回路30がシリアルデータ取出装置の一例として、それぞれ機能している。また、本実施の形態では、オーバーサンプリング回路31Aが検出手段の一例として、エッジカウント回路31Bが補足手段および作成手段の一例として、復元同期クロック生成回路31Cが復元手段の一例として、それぞれ機能している。さらに、本実施の形態では、遅延回路32が遅延手段の一例として、ラッチ回路33が取出手段の一例として、それぞれ機能している。さらにまた、本実施の形態では、不揮発性メモリ50が記憶手段の一例として機能している。そして、本実施の形態では、受信データRX_DATがデータに、オーバーサンプリング処理が標本化処理に、システムクロック信号System_CLKが標本化クロック信号に、それぞれ対応している。

0037

[受信データ処理回路による受信データの処理の一例]
では、受信データ処理回路30による受信データRX_DATの処理に関し、タイミングチャートを用いて、さらに詳細な説明を行う。

0038

図5は、第2ASIC22に設けられた受信データ処理回路30が実行する処理の一例を説明するためのタイミングチャートである。図5に示す処理は、図3および図4に対応するものである。ここで、図5上段(図中の下向き矢印よりも上側)には、受信データRX_DAT(Input)と、システムクロック信号System_CLKと、立ち下がり検知信号DWDTCと、エッジカウント信号EDGCOUNTと、立ち上がり検知信号UPDTC、復元同期クロック信号CDR_CLKとの関係を示している。また、図5下段(図中の下向き矢印よりも下側)には、受信データRX_DAT(Delay)と、復元同期クロック信号CDR_CLKと、シリアル入力データIN_DAT(Ser)との関係を示している。ここで、受信データRX_DAT(Input)は、CDR回路31および遅延回路32に入力される受信データRX_DATを意味しており、受信データRX_DAT(Delay)は、遅延回路32を通過することで、システムクロック信号System_CLKの1周期(クロック)分だけ遅延した遅延済みの受信データRX_DATを意味している。なお、初期状態において、立ち下がり検知信号DWDTC、立ち上がり検知信号UPDTCおよび復元同期クロック信号CDR_CLKは、すべて「L」に設定されている。

0039

まず、図5の上段側、すなわち、CDR回路31での処理について説明を行う。

0040

CDR回路31におけるオーバーサンプリング回路31Aは、受信データRX_DAT(Input)に対し、システムクロック信号System_CLKを用いた6倍のオーバーサンプリング処理を行う。このとき、オーバーサンプリング回路31Aは、システムクロック信号System_CLKの立ち上がりタイミングにて、受信データRX_DAT(Input)が、「H」→「L」に移行したときに、立ち下がり検知信号DWDTCを、システムクロック信号System_CLKの1周期分だけ「H」に維持する処理を行う。図5に示す例では、受信データRX_DAT(Input)が、「H」→「L」に2回移行していることから、オーバーサンプリング回路31Aが作成する立ち下がり検知信号DWDTCにおいても、パルスの立ち上がりは2回となる(図中の実線部分参照)。

0041

CDR回路31におけるエッジカウント回路31Bは、システムクロック信号System_CLKの周期を単位とするカウントを行う。このとき、エッジカウント回路31Bは、オーバーサンプリング回路31Aが作成した立ち下がり検知信号DWDTCの立ち下がりタイミングにてカウント値を0にリセットするとともに、設定回数(この例では、「0」、「1」、「2」、「3」、「4」、「5」の6回)だけカウント値をインクリメントする、という処理を繰り返す。

0042

また、エッジカウント回路31Bは、エッジカウント信号EDGCOUNTのカウント値が「0」にリセットされるタイミングにおいて、立ち下がり検知信号DWDTCを、システムクロック信号System_CLKの1周期分だけ「H」に維持することで、立ち下がり検知信号DWDTCを補足する処理を行う。ただし、エッジカウント信号EDGCOUNTのカウント値が「0」にリセットされるタイミングにおいて、オーバーサンプリング回路31Aが作成した立ち下がり検知信号DWDTCが既に「H」となっている場合、エッジカウント回路31Bは、立ち下がり検知信号DWDTCを補足する処理を行わない。図5に示す例では、エッジカウント信号EDGCOUNTのカウント値が「0」にリセットされたときに、立ち下がり検知信号DWDTCが「H」となっていない状態が3回存在することから、立ち下がり検知信号DWDTCに対してエッジカウント回路31Bが補足するパルスの立ち上がりは3回となる(図中の破線部分参照)。そして、図中に実線で記載した部分と破線で記載した部分とを組み合わせたものが、補足済みの立ち下がり検知信号DWDTCとなる。

0043

さらに、エッジカウント回路31Bは、補足済みの立ち下がり検知信号DWDTCに対し、受信データ周期情報CYCの半周期(この例では10ns)分だけ遅延させることで、立ち上がり検知信号UPDTCを作成する。

0044

復元同期クロック生成回路31Cは、立ち上がり検知信号UPDTCが、「H」→「L」に移行する立ち下がりタイミングで、復元同期クロック信号CDR_CLKを「L」→「H」に移行させる。また、復元同期クロック生成回路31Cは、補足済みの立ち下がり検知信号DWDTCが、「H」→「L」に移行する立ち下がりタイミングで、復元同期クロック信号CDR_CLKを「H」→「L」に移行させる。復元同期クロック生成回路31Cは、この処理を繰り返して行うことで、復元同期クロック信号CDR_CLKの生成(復元)を行う。

0045

次に、図5の下段側、すなわち、遅延回路32およびラッチ回路33での処理について説明を行う。

0046

遅延回路32は、図5の最上段に示す受信データRX_DAT(Input)を、システムクロック信号System_CLKの1周期分だけ遅延させた受信データRX_DAT(Delay)を作成する。

0047

ラッチ回路33は、復元同期クロック信号CDR_CLKが、「L」→「H」に移行する立ち上がりタイミングで、受信データRX_DAT(Delay)をラッチし、次の復元同期クロック信号CDR_CLKの立ち上がりタイミングまで、ラッチした状態(「L」または「H」)を維持することで、シリアル入力データIN_DAT(Ser)を作成(復元)する。なお、図示はしていないが、シリパラ変換回路34は、シリアル入力データIN_DAT(Ser)を予め設定されたビット数(例えば24ビット)毎にパラレル化し、パラレル入力データIN_DAT(Para)として出力することになる。

0048

[まとめ]
以上説明したように、本実施の形態では、受信データRX_DATに埋め込まれた同期クロック信号に対応する復元同期クロック信号CDR_CLKを生成(復元)する際に、まず、単相のシステムクロック信号System_CLKを用いて、復元同期クロック信号CDR_CLKのトリガとなる立ち下がりタイミングの検出を行うことで立ち下がり検知信号DWDTCを作成した。また、本実施の形態では、作成した立ち下がり検知信号DWDTCに対し、既知の受信データ周期情報CYCを用いて、立ち下がりタイミングに関する補足(補完)を行った。これにより、立ち下がり検知信号DWDTCにおける立ち下がりタイミングと周期とを、より正確にすることができる。

0049

そして、本実施の形態では、このようにして得られた補足済みの立ち下がり検知信号DWDTCと既知の受信データ周期情報CYCとを用いて、立ち上がり検知信号UPDTCを作成するとともに、補足済みの立ち下がり検知信号DWDTCと作成した立ち上がり検知信号UPDTCとを用いて、復元同期クロック信号CDR_CLKを生成(復元)するようにした。これにより、多相のクロック信号を用いて同期クロック信号を生成(復元)する場合と比較して、同期クロック信号を復元するための回路構成を簡易なものとすることができる。

0050

また、本実施の形態では、復元同期クロック信号CDR_CLKの生成で使用する受信データ周期情報CYCを、予め、受信データ処理回路30とともに第2ASIC22に設けられる不揮発性メモリ50に記憶させておくようにした。これにより、受信データ処理回路30(CDR回路31)が受信データ周期情報CYCの取得に要する時間を、低減することができる。

0051

また、本実施の形態では、CDR回路31で受信データRX_DATから復元同期クロック信号CDR_CLKを生成(復元)してラッチ回路33に供給するとともに、遅延回路32でこの受信データRX_DATを遅延させてラッチ回路33に供給するようにした。これにより、ラッチ回路33における受信データRX_DATと復元同期クロック信号CDR_CLKとの時間的なずれ(スキュー)を抑制することが可能となり、より正確なシリアル入力データIN_DAT(Ser)を得ることができる。

0052

そして、本実施の形態では、遅延回路32における受信データRX_DATの遅延量(時間的な長さ)を、システムクロック信号System_CLKの周期に基づいて決定するようにした。これにより、例えば復元同期クロック信号CDR_CLKの周期に基づいて遅延量を決定する場合と比較して、周期が短い(周波数が高い)分、より細かな単位にて遅延量を調整することが可能になる。

0053

[その他]
なお、本実施の形態では、高速シリアルバスで用いる復元同期クロック信号の周波数を100MHzとしていたが、これは一例に過ぎず、いかなる周波数であってもよい。

0054

また、本実施の形態では、遅延回路32における受信データRX_DATの遅延量を、システムクロック信号System_CLKの1周期分としていたが、これは一例に過ぎず、CDR回路31での処理時間に応じて変更してもかまわない。

0055

さらに、本実施の形態では、第2ASIC22に不揮発性メモリ50を内蔵させていたが、これに限られるものではなく、第2ASIC22に対し、不揮発性メモリ50を外付けする構成としてもかまわない。

0056

さらにまた、本実施の形態では、制御システム1を、画像形成装置の制御系に適用した場合を例として説明を行ったが、これに限られるものではない。この制御システム1を、各種機器の制御系や、コンピュータ装置等に適用してもよい。

0057

1…制御システム、10…第1制御回路、11…第1CPU、12…第1ASIC、20…第2制御回路、21…第2CPU、22…第2ASIC、30…受信データ処理回路、31…CDR回路、31A…オーバーサンプリング回路、31B…エッジカウント回路、31C…復元同期クロック生成回路、32…遅延回路、33…ラッチ回路、34…シリパラ変換回路、40…内部回路、50…不揮発性メモリ

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