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図面 (20)

課題

半導体装置の性能を向上させる。

解決手段

半導体基板SUBに複数のトレンチゲート型MISFET10bが形成され、複数のトレンチゲート型のMISFET10bのそれぞれのソース領域は、ソース配線M1Sおよびソース配線M2Sを介して互いに電気的に接続されている。複数のトレンチゲート型のMISFET10bのそれぞれのゲート電極GE2は、ゲート配線M1Gを介して互いに電気的に接続され、かつ、ゲート配線M1Gを介してソース配線M2Sと同層のゲート配線に電気的に接続されている。ソース配線M1Sおよびゲート配線M1Gの各厚みT1は、ソース配線M2Sおよびゲート配線の厚みT2よりも小さい。

概要

背景

米国特許出願公開第2007/0138548号明細書(特許文献1)および米国特許第7235845号明細書(特許文献2)には、LDMOS(Laterally Diffused Metal-Oxide-Semiconductor)トランジスタを有する半導体装置に関する技術が記載されている。

概要

半導体装置の性能を向上させる。半導体基板SUBに複数のトレンチゲート型MISFET10bが形成され、複数のトレンチゲート型のMISFET10bのそれぞれのソース領域は、ソース配線M1Sおよびソース配線M2Sを介して互いに電気的に接続されている。複数のトレンチゲート型のMISFET10bのそれぞれのゲート電極GE2は、ゲート配線M1Gを介して互いに電気的に接続され、かつ、ゲート配線M1Gを介してソース配線M2Sと同層のゲート配線に電気的に接続されている。ソース配線M1Sおよびゲート配線M1Gの各厚みT1は、ソース配線M2Sおよびゲート配線の厚みT2よりも小さい。

目的

効果

実績

技術文献被引用数
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牽制数
0件

この技術が所属する分野

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請求項1

半導体基板と、前記半導体基板の主面の第1MISFET形成領域に形成され、互いに並列に接続される複数の単位MISFET素子と、前記半導体基板上に形成され、第1配線層と前記第1配線層よりも上層の第2配線層とを有する配線構造と、前記半導体基板の前記主面とは反対側の裏面に形成されたドレイン裏面電極と、を有し、前記複数の単位MISFET素子のそれぞれは、トレンチゲート型のMISFET素子であり、前記半導体基板の溝に埋め込まれたゲート電極と、前記半導体基板の表層部に形成されたソース領域とを含み、前記配線構造の前記第1配線層は、第1ソース配線および第1ゲート配線を含み、前記配線構造の前記第2配線層は、第2ソース配線および第2ゲート配線を含み、前記第1ソース配線および前記第1ゲート配線のそれぞれの厚みは、前記第2ソース配線および前記第2ゲート配線のそれぞれの厚みよりも小さく、前記複数の単位MISFET素子のそれぞれの前記ソース領域は、前記第1ソース配線および前記第2ソース配線を介して互いに電気的に接続され、前記複数の単位MISFET素子のそれぞれの前記ゲート電極は、前記第1ゲート配線を介して互いに電気的に接続され、かつ、前記第1ゲート配線を介して前記第2ゲート配線に電気的に接続され、前記ゲート電極の上方に前記第1ゲート配線が延在している、半導体装置

請求項2

請求項1記載の半導体装置において、前記第1MISFET形成領域の上方において、前記第1ゲート配線は、前記ゲート電極の延在方向である第1方向に延在する部分と、前記第1方向と交差する第2方向に延在する部分とを一体的に有し、前記第1ゲート配線の前記第1方向に延在する部分は、前記ゲート電極の上方を前記第1方向に延在している、半導体装置。

請求項3

請求項2記載の半導体装置において、前記第1ソース配線は、前記第1ゲート配線を間に挟んで、複数の孤立ソース配線に分割されており、前記複数の単位MISFET素子のそれぞれの前記ソース領域の上方に、前記孤立ソース配線が配置され、前記複数の孤立ソース配線を覆うように、前記第2ソース配線が配置され、前記複数の孤立ソース配線は、前記第2ソース配線を介して互いに電気的に接続されている、半導体装置。

請求項4

請求項3記載の半導体装置において、前記複数の孤立ソース配線のそれぞれは、平面視で前記第1ゲート配線に囲まれている、半導体装置。

請求項5

請求項1記載の半導体装置において、前記第2ソース配線により、ソース用のパッドが形成され、前記第2ゲート配線により、ゲート用のパッドが形成されている、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、例えば、MISFETを有する半導体装置に好適に利用できるものである。

背景技術

0002

米国特許出願公開第2007/0138548号明細書(特許文献1)および米国特許第7235845号明細書(特許文献2)には、LDMOS(Laterally Diffused Metal-Oxide-Semiconductor)トランジスタを有する半導体装置に関する技術が記載されている。

先行技術

0003

米国特許出願公開第2007/0138548号明細書
米国特許第7235845号明細書

発明が解決しようとする課題

0004

半導体基板に複数の単位MISFETを形成してそれら複数の単位MISFETを並列に接続することで、パワーMISFETを有する半導体装置を形成する技術がある。そのような半導体装置においても、できるだけ性能を向上させることが望まれる。

0005

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0006

一実施の形態によれば、半導体装置は、半導体基板の主面の第1MISFET形成領域に形成されて互いに並列に接続される複数の単位MISFET素子と、第1配線層と前記第1配線層よりも上層の第2配線層とを有する配線構造と、前記半導体基板の裏面に形成された裏面電極と、を有している。前記配線構造の前記第1配線層は、第1ソース配線および第1ゲート配線を含み、前記配線構造の前記第2配線層は、第2ソース配線および第2ゲート配線を含み、前記第1ソース配線および前記第1ゲート配線のそれぞれの厚みは、前記第2ソース配線および前記第2ゲート配線のそれぞれの厚みよりも小さい。前記複数の単位MISFET素子のそれぞれのドレイン領域は、前記半導体基板の溝に埋め込まれた導電性プラグを介して前記裏面電極と電気的に接続され、前記複数の単位MISFET素子のそれぞれのソース領域は、前記第1ソース配線および前記第2ソース配線を介して互いに電気的に接続されている。前記複数の単位MISFET素子のそれぞれのゲート電極は、前記第1ゲート配線を介して互いに電気的に接続され、かつ、前記第1ゲート配線を介して前記第2ゲート配線に電気的に接続されており、前記プラグの上方に前記第1ゲート配線が延在している。

0007

また、一実施の形態によれば、半導体装置は、半導体基板の主面の第1MISFET形成領域に形成されて互いに並列に接続される複数の単位MISFET素子と、第1配線層と前記第1配線層よりも上層の第2配線層とを有する配線構造と、前記半導体基板の裏面に形成された裏面電極と、を有している。前記配線構造の前記第1配線層は、第1ドレイン配線および第1ゲート配線を含み、前記配線構造の前記第2配線層は、第2ドレイン配線および第2ゲート配線を含み、前記第1ドレイン配線および前記第1ゲート配線のそれぞれの厚みは、前記第2ドレイン配線および前記第2ゲート配線のそれぞれの厚みよりも小さい。前記複数の単位MISFET素子のそれぞれのソース領域は、前記半導体基板の溝に埋め込まれた導電性のプラグを介して前記裏面電極と電気的に接続され、前記複数の単位MISFET素子のそれぞれのドレイン領域は、前記第1ドレイン配線および前記第2ドレイン配線を介して互いに電気的に接続されている。前記複数の単位MISFET素子のそれぞれのゲート電極は、前記第1ゲート配線を介して互いに電気的に接続され、かつ、前記第1ゲート配線を介して前記第2ゲート配線に電気的に接続されており、前記プラグの上方に前記第1ゲート配線が延在している。

発明の効果

0008

一実施の形態によれば、半導体装置の性能を向上させることができる。

図面の簡単な説明

0009

一実施の形態の半導体装置の全体平面図である。
一実施の形態の半導体装置の全体平面図である。
一実施の形態の半導体装置の全体平面図である。
一実施の形態の半導体装置の全体平面図である。
一実施の形態の半導体装置の要部平面図である。
一実施の形態の半導体装置の要部平面図である。
一実施の形態の半導体装置の要部平面図である。
一実施の形態の半導体装置の要部断面図である。
一実施の形態の半導体装置の要部断面図である。
一実施の形態の半導体装置の要部断面図である。
一実施の形態の半導体装置の要部断面図である。
一実施の形態の半導体装置の製造工程中の要部断面図である。
図12に続く半導体装置の製造工程中の要部断面図である。
図13に続く半導体装置の製造工程中の要部断面図である。
図14に続く半導体装置の製造工程中の要部断面図である。
図15に続く半導体装置の製造工程中の要部断面図である。
図16に続く半導体装置の製造工程中の要部断面図である。
図17に続く半導体装置の製造工程中の要部断面図である。
図18に続く半導体装置の製造工程中の要部断面図である。
図19に続く半導体装置の製造工程中の要部断面図である。
図20に続く半導体装置の製造工程中の要部断面図である。
図21に続く半導体装置の製造工程中の要部断面図である。
図22に続く半導体装置の製造工程中の要部断面図である。
図23に続く半導体装置の製造工程中の要部断面図である。
図24に続く半導体装置の製造工程中の要部断面図である。
図25に続く半導体装置の製造工程中の要部断面図である。
図26に続く半導体装置の製造工程中の要部断面図である。
図27に続く半導体装置の製造工程中の要部断面図である。
一実施の形態の半導体チップパッケージ化した半導体装置の平面透視図である。
図29の半導体装置の断面図である。
図29の半導体装置の断面図である。
図29の半導体装置の変形例を示す平面透視図である。
図32の半導体装置の断面図である。
図32の半導体装置の断面図である。
図29の半導体装置の変形例を示す平面透視図である。
図29の半導体装置の変形例を示す平面透視図である。
図35および図36の半導体装置の断面図である。
第1検討例の半導体装置の全体平面図である。
第1検討例の半導体装置の全体平面図である。
第1検討例の半導体装置の要部断面図である。
第2検討例の半導体装置の全体平面図である。
第2検討例の半導体装置の全体平面図である。
第3検討例の半導体装置の全体平面図である。
第3検討例の半導体装置の全体平面図である。
第4検討例の半導体装置の要部断面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の全体平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部平面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。
他の実施の形態の半導体装置の要部断面図である。

実施例

0010

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

0011

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

0012

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

0013

(実施の形態1)
<半導体装置の構造について>
本実施の形態の半導体装置を、図面を参照して説明する。図1は、本実施の形態の半導体装置(半導体チップ)CPの全体平面図であり、半導体装置CPの上面側の全体平面図が示されている。また、図2図4も、本実施の形態1の半導体装置CPの全体平面図であるが、図1とは異なる層が示されている。図5図7は、本実施の形態の半導体装置CPの要部平面図である。図1に示される二点鎖線で囲まれた領域RG1を拡大したものが、図5図7に対応しているが、図5図7は、互いに異なる層が示されている。図8図11は、本実施の形態の半導体装置CPの要部断面図である。

0014

なお、図1図4は、互いに同じ領域の平面図が示されているが、図1には、半導体装置CPの上面図が示され、図2には、配線M2(すなわちソース配線M2Sおよびゲート配線M2G)の平面レイアウトが示されている。図2では、開口部OP(すなわちソース用開口部OPSおよびゲート用開口部OPG)の位置を点線で示してある。また、図3には、配線M1(すなわちソース配線M1Sおよびゲート配線M1G)の平面レイアウトが示され、図4には、ゲート電極GEおよびプラグTLの平面レイアウトが示されている。また、図1および図4では、LDMOSFET形成領域LRを点線で示してある。なお、図2および図3は、平面図であるが、理解を簡単にするために、図2では、ソース配線M2Sおよびゲート配線M2Gに斜線のハッチングを付し、図3では、ソース配線M1Sに斜線のハッチングを付し、ゲート配線M1Gを黒線で示してある。また、図4では、ゲート電極GEとプラグTLとを黒線で示してある。

0015

また、図5図7は、互いに同じ領域の平面図が示されているが、示される層が異なっている。すなわち、図5には、ゲート電極GEとソース領域(n+型ソース領域SR)とドレイン領域(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)とプラグTLの平面レイアウトが示されている。図5は、平面図であるが、理解を簡単にするために、ゲート電極GEとn+型ソース領域SRとn型低濃度ドレイン領域DR1とn+型高濃度ドレイン領域DR2とプラグTLとに、それぞれハッチングを付してある。また、図6には、配線M1(すなわちソース配線M1Sおよびゲート配線M1G)の平面レイアウトが示されている。図6は、平面図であるが、理解を簡単にするために、ソース配線M1Sおよびゲート配線M1Gにハッチングを付してある。また、図7には、配線M2(図7ではソース配線M2S)の平面レイアウトが示されている。図7は、平面図であるが、理解を簡単にするために、ソース配線M2Sにハッチングを付してある。なお、図5図7平面位置を相互に比較しやすくするために、図6では、ゲート電極GEとプラグTLを点線で示してある。また、図7では、ソース配線M2Sの下に位置するソース用スルーホールTHSの位置も図示するとともに、ソース配線M2Sの下に位置するソース配線M1を点線で示してある。

0016

また、図6のA−A線の断面図が図8にほぼ対応し、図6のB−B線の断面図が図9にほぼ対応し、図6のC−C線の断面図が図10にほぼ対応している。また、図11は、図2に示されるゲート配線M2Gの配線部M2G1を横切る断面図にほぼ対応しており、ゲート配線M2Gの配線部M2G1の延在方向に略垂直な断面図である。

0017

また、平面図(図1図7)に示されるX方向とY方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。Y方向は、LDMOSFET形成領域LRに形成されたLDMOSFETのゲート電極(GE)、ドレイン領域(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)およびソース領域(n+型ソース領域SR)の延在方向に対応している。

0018

図8図11にも示されるように、半導体装置(半導体チップ)CPを構成する半導体基板SUBは、例えばヒ素(As)が導入されたn+型の単結晶シリコンなどからなる基板本体(半導体基板、半導体ウエハ)SBと、基板本体SBの主面上に形成された、例えばn−型の単結晶シリコンからなるエピタキシャル層半導体層)EPと、を有している。このため、半導体基板SUBは、いわゆるエピタキシャルウエハである。エピタキシャル層EPも半導体基板SUBの一部とみなすことができる。基板本体SBの不純物濃度(n型不純物濃度)は、エピタキシャル層EPの不純物濃度(n型不純物濃度)よりも高い。

0019

半導体基板SUBの主面に、すなわち、エピタキシャル層EPの主面に、LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)のセル、すなわち単位LDMOSFET素子が、複数形成されている。以下、具体的に説明する。

0020

エピタキシャル層EPの上部には、p型ウエルとしてのp型半導体領域(p型ボディ層)PWが形成されている。このp型半導体領域PWは、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。LDMOSFETのソース側とチャネル形成領域とには、パンチスルーストッパ用のp型ウエル(ここではp型半導体領域PW)が形成されていることが好ましい。このため、ソース領域(n+型ソース領域SR)の底面は、p型ウエル(ここではp型半導体領域PW)で覆われている。一方、LDMOSFETのドレイン側では、このp型ウエル(p型半導体領域PW)は、n型低濃度ドレイン領域DR1の一部に接するように形成されている。

0021

エピタキシャル層EPの表面上には、ゲート絶縁膜GIを介して、LDMOSFETのゲート電極GEが形成されている。ゲート電極GEは、p型半導体領域PW上に、ゲート絶縁膜GIを介して形成されている。すなわち、半導体基板SUBのエピタキシャル層EPには、LDMOSFETのソース領域(n+型ソース領域SR)とドレイン領域(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)とが形成されており、ソース領域とドレイン領域との間のエピタキシャル層EP上に、ゲート絶縁膜GIを介してゲート電極GEが形成されている。

0022

ゲート絶縁膜GIは、例えば酸化シリコン膜などからなる。ゲート電極GEは、例えば、n型の多結晶シリコン膜単体膜あるいはn型の多結晶シリコン膜と金属シリサイド層との積層膜などからなり、ゲート電極GEの側壁には、絶縁膜(例えば酸化シリコン膜)からなるサイドウォールスペーサ側壁絶縁膜)SWが形成されている。

0023

エピタキシャル層EPの内部のチャネル形成領域(ゲート電極GEの直下の領域)を挟んで互いに離間する領域には、LDMOSFETのソース領域とドレイン領域とが形成されている。チャネル形成領域は、p型半導体領域PWにおける、ゲート電極GEの直下の領域に対応している。

0024

LDMOSFETのドレイン領域は、チャネル形成領域に接するn型低濃度ドレイン領域(n−型ドリフト領域、n−型オフセットドレイン領域)DR1と、n型低濃度ドレイン領域DR1に接しかつチャネル形成領域から離間して形成されたn+型高濃度ドレイン領域DR2とからなる。n型低濃度ドレイン領域DR1とn+型高濃度ドレイン領域DR2とは、いずれもエピタキシャル層EP内に形成されたn型半導体領域(n型不純物拡散領域)であるが、n+型高濃度ドレイン領域DR2の不純物濃度(n型不純物濃度)は、n型低濃度ドレイン領域DR1の不純物濃度(n型不純物濃度)よりも高い。また、n+型高濃度ドレイン領域DR2は、n型低濃度ドレイン領域DR1よりも浅く形成されている。このため、n+型高濃度ドレイン領域DR2の底面の深さ位置は、n型低濃度ドレイン領域DR1の底面の深さ位置よりも浅い。

0025

LDMOSFETのソース領域は、チャネル形成領域に接するn+型ソース領域SRからなる。n+型ソース領域SRは、エピタキシャル層EP内に形成されたn型半導体領域(n型不純物拡散領域)である。

0026

n型低濃度ドレイン領域DR1は、ゲート電極GEのドレイン側の側壁に対して自己整合的に形成され、n+型ソース領域SRは、ゲート電極GEのソース側の側壁に対して自己整合的に形成されている。ここで、ゲート電極GEのドレイン側の側壁と、ゲート電極GEのソース側の側壁とは、ゲート電極GEにおける互いに反対側の側壁である。n型低濃度ドレイン領域DR1とn+型ソース領域SRとは、チャネル形成領域(ゲート電極GEの直下の領域)を介して互いに離間しており、そのチャネル形成領域上に、ゲート絶縁膜GIを介してゲート電極GEが形成されている。

0027

なお、本願において、MOSFETまたはLDMOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFET(Metal Insulator Semiconductor Field Effect Transistor)だけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。また、LDMOSFETは、MISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ素子一種である。

0028

LDMOSFETは、短いチャネル長高電圧動作を可能とするために、ゲート電極GEのドレイン側にLDD(Lightly doped drain)領域が形成されている。すなわち、LDMOSFETのドレインは、高不純物濃度のn+型領域(ここではn+型高濃度ドレイン領域DR2)と、それよりも低不純物濃度のLDD領域(ここではn型低濃度ドレイン領域DR1)とから構成され、n+型領域(n+型高濃度ドレイン領域DR2)はLDD領域を介してゲート電極GE(またはゲート電極GEの下のチャネル形成領域)から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量(不純物濃度)、およびゲート電極GEの端部とn+型領域(n+型高濃度ドレイン領域DR2)との間の平面(エピタキシャル層EPの主面)に沿った距離は、LDMOSFETのブレークダウン電圧最大値となるように最適化することが好ましい。

0029

また、LDMOSFETでは、ソース(ここではn+型ソース領域SRからなるソース領域)とドレイン(ここではn型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2からなるドレイン領域)とが、ゲート電極GEに対して非対称な構造を有している。

0030

n+型高濃度ドレイン領域DR2の端部(n型低濃度ドレイン領域DR1を介してチャネル形成領域と接する側とは反対側の端部)には、n+型高濃度ドレイン領域DR2と接する導電性のプラグ(打ち抜き層、埋め込み導体部)TLが形成されている。プラグTLは、LDMOSFETのドレインと基板本体SBとを電気的に接続するための導体部(導電層)であり、半導体基板SUB(エピタキシャル層EP)に形成した溝TRの内部に埋め込んだ導電膜によって形成されている。このため、プラグTLは、半導体基板SUBに埋め込まれた導体部(埋め込み導体部)とみなすこともできる。

0031

ここでは、半導体基板SUB(エピタキシャル層EP)に形成した溝TR内に、窒化チタン(TiN)膜TL1と窒化チタン膜TL1上のタングステン(W)膜TL2との積層膜が埋め込まれることにより、プラグTLが形成されている。プラグTLは、n+型高濃度ドレイン領域DR2に隣接してn+型高濃度ドレイン領域DR2に電気的に接続されている。

0032

プラグTLは、半導体基板SUBの溝TRに埋め込まれた導電膜からなるが、半導体基板SUBの溝TRに埋め込まれた金属膜により形成されていれば、より好ましい。すなわち、プラグTLは導電体からなるが、より好ましくは、金属からなる。プラグTLを金属により形成することにより、プラグTLの抵抗を低減することができる。これにより、LDMOSFETのドレインを、プラグTLを介して基板本体SBに、より小さな抵抗で接続することができる。すなわち、LDMOSFETのドレインと裏面電極BEとの間の抵抗を、より低減することができる。また、プラグTLを金属膜により形成すれば、プラグTL用の金属膜を用いてフィールドプレート電極FPを形成することも可能になり、半導体装置の製造工程数を低減することができる。なお、ここで言う金属膜は、金属伝導を示す導電膜のことであり、純金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜も、金属膜の一種とみなすことができる。このため、タングステン膜TL2だけでなく、窒化チタン膜TL1も金属膜とみなすことができる。

0033

プラグTLが埋め込まれた溝TRの周囲に、n+型半導体領域NS1を形成することもでき、図8には、プラグTLが埋め込まれた溝TRの周囲に、すなわち、溝TRに埋め込まれたプラグTLの側面および底面に隣接する位置に、n+型半導体領域NS1が形成された場合が示されている。n+型半導体領域NS1は、n型低濃度ドレイン領域DR1およびn−型のエピタキシャル層EPよりも、不純物濃度(n型不純物濃度)が高い。プラグTLは、n型低濃度ドレイン領域DR1にも隣接するが、n+型半導体領域NS1を形成した場合は、n+型半導体領域NS1を介してn型低濃度ドレイン領域DR1に隣接している。また、n+型半導体領域NS1は、プラグTLの底面に隣接する位置に形成されるが、プラグTLの側面に隣接する位置には形成されない場合もあり得る。

0034

また、図8の場合は、プラグTLの先端部(底部)は基板本体SBに到達していないが、プラグTLの先端部(底部)が基板本体SBに達していてもよく、プラグTLの先端部(底部)が基板本体SBに達している場合は、プラグTLは、基板本体SBに接して、基板本体SBに直接的に電気的に接続されることになる。

0035

また、プラグTLと基板本体SBとの間にn+型半導体領域NS1が形成されることで、プラグTLがn+型半導体領域NS1を介してn+型の基板本体SBに電気的に接続されていてもよい。n+型高濃度ドレイン領域DR2は、プラグTLを介して(あるいはプラグTLとn+型半導体領域NS1とを介して)、n+型の基板本体SBと電気的に接続されている。

0036

また、n型低濃度ドレイン領域DR1の一部の下で、かつプラグTLにn+型半導体領域NS1を介して隣接する位置に、n型半導体領域NS2が形成されている。このn型半導体領域NS2の横(ここでゲート電極GEのゲート長方向を横方向としている)には、p型半導体領域PWがある。n型半導体領域NS2が形成されていることで、n型低濃度ドレイン領域DR1のうち、チャネル形成領域に近い側では、n型低濃度ドレイン領域DR1の下にp型半導体領域PWが延在するが、チャネル形成領域から遠い側では、n型低濃度ドレイン領域DR1の下にp型半導体領域PWではなくn型半導体領域NS2が延在している。

0037

半導体基板SUBの裏面、すなわち基板本体SBの裏面(エピタキシャル層EPが形成されている側の主面とは反対側の主面)には、裏面電極BEが形成されている。この裏面電極BEは、LDMOSFETのドレイン用の裏面電極であり、半導体装置CPを構成する半導体基板SUBの裏面全体に形成されている。なお、半導体基板SUBの裏面は、基板本体SBの裏面と同じであり、LDMOSFETが形成される側(すなわちエピタキシャル層EPが形成されている側)の主面とは反対側の主面に対応している。

0038

このため、エピタキシャル層EPに形成されたLDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)は、プラグTLと基板本体SBとを介して(あるいはプラグTLとn+型半導体領域NS1と基板本体SBとを介して)、裏面電極BEに電気的に接続されている。

0039

半導体基板SUBの主面上には、すなわちエピタキシャル層EPの主面上には、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、絶縁膜(層間絶縁膜IL1が形成されている。絶縁膜IL1は、例えば酸化シリコン膜などからなる。上記溝TRとその溝TRを埋めるプラグTLとは、絶縁膜IL1を貫通するように、絶縁膜IL1とエピタキシャル層EPとにわたって形成されている。

0040

絶縁膜IL1上には、フィールドプレート電極FPが形成されている。このフィールドプレート電極FPは、絶縁膜IL1上に形成されているが、ゲート電極GEの一部上から、そのゲート電極GEのドレイン側の側壁上のサイドウォールスペーサSW上を経てn型低濃度ドレイン領域DR1の一部上にかけて、連続的に形成されている。すなわち、フィールドプレート電極FPは、絶縁膜IL1上に形成されているが、ゲート電極GEの一部(ドレイン側の部分)を覆うとともに、そのゲート電極GEのドレイン側の側壁上のサイドウォールスペーサSWを覆い、更に、サイドウォールスペーサSWで覆われていない領域のn型低濃度ドレイン領域DR1の一部を覆っている。このため、LDMOSFETのゲート長方向でのフィールドプレート電極FPの端部については、フィールドプレート電極FPの一方の端部は、ゲート電極GE上に位置し、フィールドプレート電極FPの他方の端部は、サイドウォールスペーサSWで覆われていない領域のn型低濃度ドレイン領域DR1上に位置している。

0041

フィールドプレート電極FPは、プラグTLを形成するための導電膜を利用して形成することもできる。例えば、プラグTLを窒化チタン(TiN)膜TL1とその上のタングステン(W)膜TL2との積層膜により形成し、フィールドプレート電極FPを、プラグTLを構成する窒化チタン(TiN)膜TL1と同層の窒化チタン(TiN)膜により形成することができる。

0042

エピタキシャル層EPにおいて、n+型ソース領域SRと隣接する位置に、p+型半導体領域PSが形成されている。このp+型半導体領域PSは、チャネル形成領域とは反対側に形成されている。すなわち、n+型ソース領域SRはチャネル形成領域と隣接しているが、そのチャネル形成領域とは反対側の位置に、n+型ソース領域SRに隣接するように、p+型半導体領域PSが形成されている。n+型ソース領域SRとp+型半導体領域PSとは互いに隣接しており、それらn+型ソース領域SRとp+型半導体領域PSの各底面は、p型ウエルとしてのp型半導体領域PWに接している。p+型半導体領域PSは、p型半導体領域PWよりも、不純物濃度(p型不純物濃度)が高い。

0043

サイドウォールスペーサSWで覆われていない領域のn+型ソース領域SR上とp+型半導体領域PS上とには、金属シリサイド層SLが形成されている。n+型ソース領域SR上の金属シリサイド層SLと、そのn+型ソース領域SRに隣接するp+型半導体領域PS上の金属シリサイド層SLとは、一体的につながっている。このため、n+型ソース領域SRとそのn+型ソース領域SRに隣接するp+型半導体領域PSとは、それらの上に形成されている金属シリサイド層SLを介して電気的に接続されている。また、ゲート電極GEをポリシリコン膜により形成した場合は、ゲート電極GEを構成するポリシリコン膜上にも、金属シリサイド層SLを形成することができる。ゲート電極GEを構成するポリシリコン膜上に金属シリサイド層SLを形成した場合は、ゲート電極GEを構成するポリシリコン膜上の金属シリサイド層SLも、ゲート電極GEの一部とみなすことができる。

0044

半導体基板SUBの主面上には、すなわち、絶縁膜IL1上には、フィールドプレート電極FPおよびプラグTLを覆うように、絶縁膜(層間絶縁膜)IL2が形成されている。絶縁膜IL2は、例えば酸化シリコン膜などからなる。絶縁膜IL2の上面は平坦化されている。

0045

絶縁膜IL2には、コンタクトホール(開口部、スルーホール、貫通孔)が形成され、コンタクトホール内には、タングステン(W)膜を主体とする導電性のプラグ(接続用込導体)PGF,PGG,PGSが埋め込まれている。絶縁膜IL2に形成されたコンタクトホールを埋め込むプラグPGF,PGG,PGSは、ゲート電極GE、ソース(n+型ソース領域SR)およびフィールドプレート電極FPのそれぞれの上に形成されている。

0046

ここで、プラグPGGは、ゲート電極GE上に形成されたコンタクトホールに埋め込まれて、そのゲート電極GEに電気的に接続されたプラグであり、ゲート用プラグPGGと称することとする。また、プラグPGSは、n+型ソース領域SR上に形成されたコンタクトホールに埋め込まれて、そのn+型ソース領域SRに電気的に接続されたプラグであり、ソース用プラグPGSと称することとする。また、プラグPGFは、フィールドプレート電極FP上に形成されたコンタクトホールに埋め込まれて、そのフィールドプレート電極FPに電気的に接続されたプラグであり、フィールドプレート用プラグPGFと称することとする。

0047

ゲート用プラグPGGが埋め込まれたコンタクトホールは、ゲート電極GE上に形成されて、そのコンタクトホールの底部ではゲート電極GEが露出され、そのコンタクトホールに埋め込まれたゲート用プラグPGGは、ゲート電極GEに接することで、ゲート電極GEに電気的に接続されている。

0048

フィールドプレート用プラグPGFが埋め込まれたコンタクトホールは、フィールドプレート電極FP上に形成されて、そのコンタクトホールの底部ではフィールドプレート電極FPが露出され、そのコンタクトホールに埋め込まれたフィールドプレート用プラグPGFは、フィールドプレート電極FPに接することで、フィールドプレート電極FPに電気的に接続されている。

0049

ソース用プラグPGSが埋め込まれたコンタクトホールは、n+型ソース領域SRとそれに隣接するp+型半導体領域PSとの上に形成されている。すなわち、ソース用プラグPGSは、n+型ソース領域SRとそのn+型ソース領域SRに隣接するp+型半導体領域PSとに跨って形成されている。そして、ソース用プラグPGSが埋め込まれたコンタクトホールの底部では、n+型ソース領域SRとp+型半導体領域PSとの両方が露出され、そのコンタクトホールに埋め込まれたソース用プラグPGSは、n+型ソース領域SRとp+型半導体領域PSとの両方に接することで、n+型ソース領域SRとp+型半導体領域PSとの両方に電気的に接続されている。また、n+型ソース領域SRおよびp+型半導体領域PS上に金属シリサイド層SLを形成した場合には、ソース用プラグPGSは、n+型ソース領域SRおよびp+型半導体領域PS上の金属シリサイド層SLに接し、それによって、ソース用プラグPGSが、n+型ソース領域SRおよびp+型半導体領域PSに電気的に接続される。

0050

ソース用プラグPGSがn+型ソース領域SRだけでなくp+型半導体領域PSにも電気的に接続されることで、ソース用のパッドPDSに供給されるソース電位は、ソース用プラグPGSからn+型ソース領域SRに供給されるだけでなく、ソース用プラグPGSからp+型半導体領域PSにも供給され、従って、p+型半導体領域PSに接するp型半導体領域PWにも供給されることになる。

0051

プラグPGF,PGG,PGSが埋め込まれた絶縁膜IL2上には、アルミニウム(Al)またはアルミニウム合金などを主体とする導電膜からなる配線(第1層配線)M1が形成されている。このため、配線M1は、アルミニウム配線とみなすことができる。なお、配線M1用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム(Al)リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなAl−Cu合金膜を用いることができる。ここで、アルミニウム(Al)リッチとは、アルミニウム(Al)の組成比が50原子%より大きいことを意味する。配線M1は、第1配線層の配線である。

0052

配線M1は、例えば、プラグPGF,PGG,PGSが埋め込まれた絶縁膜IL2上に導電膜を形成してから、この導電膜をパターニングすることにより形成されている。配線M1は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線とすることもできる。

0053

配線M1は、ゲート用プラグPGGを介してゲート電極GEに電気的に接続するゲート配線M1Gと、ソース用プラグPGSを介してn+型ソース領域SRとp+型半導体領域PSとの両方に電気的に接続するソース配線(ソース電極)M1Sと、を有している。ソース配線M1Sは、ソース用プラグPGSを介してn+型ソース領域SRとp+型半導体領域PSとの両方に電気的に接続されるとともに、フィールドプレート用プラグPGFを介してフィールドプレート電極FPに電気的に接続されている。すなわち、ゲート配線M1Gは、ゲート用プラグPGGを介してゲート電極GEに電気的に接続され、ソース配線M1Sは、ソース用プラグPGSを介してn+型ソース領域SRとp+型半導体領域PSとの両方に電気的に接続され、かつ、フィールドプレート用プラグPGFを介してフィールドプレート電極FPに電気的に接続されている。ゲート配線M1Gとソース配線M1Sとは、同層の配線であるが、互いに離間している。配線M1として、ドレイン(ここではn型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2からなるドレイン領域)に電気的に接続するドレイン配線は、形成されていない。

0054

絶縁膜IL2上に、配線M1を覆うように、絶縁膜(層間絶縁膜)IL3が形成されている。絶縁膜IL3は、例えば酸化シリコン膜などからなる。絶縁膜IL3の上面は平坦化されている。絶縁膜IL3には、底部で配線M1の一部を露出するスルーホール(開口部、貫通孔)THG,THSが形成されており、このスルーホールTHG,THS内を含む絶縁膜IL3上には、アルミニウム(Al)またはアルミニウム合金などを主体とする導電膜からなる配線(第2層配線)M2が形成されている。このため、配線M2は、アルミニウム配線とみなすことができる。各スルーホールTHG,THSは、配線M1と配線M2とが平面視で重なる位置に配置されており、配線M2を配線M1と電気的に接続するために設けられている。配線M2は、第1配線層よりも上層の第2配線層の配線である。従って、半導体基板SUB上には、第1配線層(配線M1)と第1配線層(配線M1)よりも上層の第2配線層(配線M2)とを有する配線構造が形成されていることになる。

0055

配線M2は、例えば、スルーホールTHG,THS内を含む絶縁膜IL3上に導電膜を形成してから、この導電体膜をパターニングすることで形成されている。配線M2の厚みT2は、配線M1の厚みT1よりも大きい(厚い)。換言すれば、配線M1の厚みT1は、配線M2の厚みT2よりも小さい(薄い)。すなわち、配線M2の厚みT2と配線M1の厚みT1とを比べると、T2>T1が成り立つ。なお、配線M2用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム(Al)リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなAl−Si合金膜を用いることができる。ここで、アルミニウム(Al)リッチとは、アルミニウム(Al)の組成比が50原子%より大きいことを意味する。

0056

ここで、スルーホールTHGは、ゲート配線M1Gと平面視で重なる位置に配置されたスルーホールであり、ゲート用スルーホールTHGと称することとする。また、スルーホールTHSは、ソース配線M1Sと平面視で重なる位置に配置されたスルーホールであり、ソース用スルーホールTHSと称することとする。

0057

配線M2は、ビア部(ゲート用スルーホールTHGを埋める部分)を介してゲート配線M1Gに電気的に接続するゲート配線M2Gと、ビア部(ソース用スルーホールTHSを埋める部分)を介してソース配線M1Sに電気的に接続するソース配線M2Sとを有している。すなわち、ソース配線M2Sは、一部(ビア部)がソース用スルーホールTHS内を埋め込んでおり、そのビア部(ソース用スルーホールTHSを埋める部分)を介してソース配線M1Sに電気的に接続されている。また、ゲート配線M2Gは、一部(ビア部)がゲート用スルーホールTHG内を埋め込んでおり、そのビア部(ゲート用スルーホールTHGを埋める部分)を介してゲート配線M1Gに電気的に接続されている。ゲート配線M2Gとソース配線M2Sとは、同層の配線であるが、互いに離間している。配線M2として、ドレイン(ここではn型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2からなるドレイン領域)に電気的に接続するドレイン配線は、形成されていない。

0058

また、ここでは、配線M2は、絶縁膜IL3上に延在するとともに、一部が絶縁膜IL3のスルーホール(THG,THS)内を埋め、スルーホールの底部で配線M1と接してその配線M1と電気的に接続されている。従って、配線M2は、絶縁膜IL3上に延在する配線部と、絶縁膜IL3のスルーホール内を埋めるビア部(接続部)とが一体的に形成されている。

0059

他の形態として、絶縁膜IL3のスルーホール(THG,THS)内に上記プラグPGF,PGG,PGSと同様の導電性のプラグを埋め込み、このプラグが埋め込まれた絶縁膜IL3上に配線M2形成用の導電膜を形成し、この導電膜をパターニングして配線M2を形成することもできる。この場合、ゲート配線M2Gは、ゲート用スルーホールTHG内を埋める導電性のプラグを介して、ゲート配線M1Gと電気的に接続され、ソース配線M2Sは、ソース用スルーホールTHS内を埋める導電性のプラグを介して、ソース配線M1Sに電気的に接続されることになる。

0060

絶縁膜IL3上に、配線M2を覆うように、絶縁膜(表面保護膜)PAが形成されている。この絶縁膜PAは、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体装置CPの最表面の保護膜(パッシベーション膜)として機能することができる。絶縁膜PAには、パッド用の開口部OPが形成されており、開口部OPは絶縁膜PAを貫通し、開口部OPの底部で配線M2が露出されている。開口部OPは、ソース配線M2Sを露出するソース用開口部OPSと、ゲート配線M2Gを露出するゲート用開口部OPGとを有している。

0061

ソース用開口部OPSの底部では、ソース配線M2Sの一部が露出されており、ソース用開口部OPSから露出されるソース配線M2Sによって、ソース用のパッド(パッド電極ボンディングパッド)PDSが形成されている。また、ゲート用開口部OPGの底部では、ゲート配線M2Gの一部が露出されており、ゲート用開口部OPGから露出されるゲート配線M2Gによって、ゲート用のパッド(パッド電極、ボンディングパッド)PDGが形成されている。半導体装置CPの表面側には、ソース用のパッドPDSとゲート用のパッドPDGとが形成されているが、ドレイン用のパッドは形成されておらず、半導体装置CPの裏面側に、すなわち、半導体基板SUBの裏面に、ドレイン用の裏面電極BEが形成されている。すなわち、半導体基板SUBに形成されたLDMOSFETのソースを引き出すための電極とゲートを引き出すための電極は、ソース用のパッドPDSおよびゲート用のパッドPDGとして、半導体装置CPの表面側に形成され、半導体基板SUBに形成されたLDMOSFETのドレインを引き出すための電極は、ドレイン用の裏面電極BEとして、半導体装置CPの裏面側に形成されている。

0062

なお、ゲート配線M2Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する配線部M2G1と、パッド部M2G2とを一体的に有しており、ゲート配線M2Gのパッド部M2G2がゲート用開口部OPGから露出され、ゲート用開口部OPGから露出するゲート配線M2Gのパッド部M2G2により、ゲート用のパッドPDGが形成されている。ゲート配線M2Gの配線部M2G1は、絶縁膜PAで覆われており、露出されていない。

0063

半導体基板SUBのエピタキシャル層EPに形成されたLDMOSFETのソース(n+型ソース領域SR)は、ソース用プラグPGSおよびソース配線M1Sを介して、ソース配線M2Sに電気的に接続され、それによってソース用のパッドPDSに電気的に接続されている。また、フィールドプレート電極FPは、フィールドプレート用プラグPGFおよびソース配線M1Sを介して、ソース配線M2Sに電気的に接続され、それによってソース用のパッドPDSに電気的に接続されている。従って、半導体基板SUBのエピタキシャル層EPに形成されたLDMOSFETのソース(n+型ソース領域SR)とフィールドプレート電極FPとは、プラグPGS,PGFおよびソース配線M1Sを介して、ソース配線M2Sに電気的に接続され、それによってソース用のパッドPDSに電気的に接続されている。また、半導体基板SUBのエピタキシャル層EP上に形成されたLDMOSFETのゲート電極GEは、ゲート用プラグPGGおよびゲート配線M1Gを介して、ゲート配線M2Gに電気的に接続され、それによってゲート用のパッドPDGに電気的に接続されている。半導体基板SUBのエピタキシャル層EPに形成されたLDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)は、プラグTLおよび基板本体SBを介して(あるいはプラグTLとn+型半導体領域NS1と基板本体SBとを介して)、裏面電極BEに電気的に接続されている。

0064

<LDMOSFETおよび配線のレイアウトについて>
次に、半導体基板SUBに形成されたLDMOSFETと半導体基板SUB上に形成された配線M1,M2の平面レイアウトについて説明する。

0065

半導体基板SUBの主面にLDMOSFETが形成されているが、このLDMOSFETが形成されている領域(平面領域)であるLDMOSFET形成領域LRは、活性領域ARと、活性領域AR間の素子分離領域STとにより構成されている(図4および図5参照)。なお、図5図7は、上記図1の二点鎖線で囲まれた領域RG1の拡大図であり、図5図7に示される構造がX方向およびY方向に繰り返されて、LDMOSFET形成領域LR全体が構成されている。

0066

ここで、活性領域ARは、LDMOSFETとして実質的に機能する平面領域に対応している。具体的には、活性領域ARは、エピタキシャル層EPにおいて、LDMOSFET用のソース(n+型ソース領域SR)とドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)とがイオン注入で形成され、ソースとドレインとの間のチャネル形成領域上にゲート絶縁膜GIを介してゲート電極GEが形成されている平面領域である。

0067

一方、素子分離領域STは、LDMOSFETとしては実質的に機能しない平面領域に対応している。例えば、素子分離領域STにおけるエピタキシャル層EPには、LDMOSFET用のソース(n+型ソース領域SR)とドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)とが形成されておらず、LDMOSFETとしては機能しないようになっている。

0068

なお、素子分離領域STにおいても、ゲート電極GEは、エピタキシャル層EP上に(ゲート絶縁膜GIを介して)形成されているが、素子分離領域STにおけるゲート電極GEは、LDMOSFETのゲート電極としては実質的には機能せず、活性領域ARにおけるゲート電極GEが、LDMOSFETのゲート電極として実質的に機能する。

0069

LDMOSFET形成領域LRにおいて活性領域AR間の素子分離領域STが占める面積は比較的小さいため、LDMOSFET形成領域LRは、主として活性領域ARにより構成されている。LDMOSFET形成領域LRの平面形状は、例えば略矩形状(より特定的にはX方向に平行な辺とY方向に平行な辺とを有する矩形状)か、あるいは矩形をベースに若干の変形を加えた平面形状とすることができる。LDMOSFET形成領域LRは、LDMOSFET形成領域LR内をX方向に延在する素子分離領域STによって、複数の活性領域ARに区画されている。すなわち、LDMOSFET形成領域LRは、ほぼ全体が活性領域ARであるが、X方向に延在する素子分離領域STによって、複数の活性領域ARに区画されている。

0070

活性領域ARにおいて、エピタキシャル層EPにLDMOSFETのソース(n+型ソース領域SR)とドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)とが形成され、かつ、ソースとドレインとの間のチャネル形成領域上にゲート絶縁膜GIを介してゲート電極GEが形成されている(図5および図8参照)。

0071

図5および図8に示されるように、LDMOSFETのゲート電極GEはY方向に延在している。そして、LDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)は、活性領域ARにおいて、隣り合うゲート電極GEの間の領域に形成されてY方向に延在している。また、LDMOSFETのソース(n+型ソース領域SR)は、活性領域ARにおいて、隣り合うゲート電極GEの他の間の領域に形成されてY方向に延在している。また、プラグTLは、隣り合うLDMOSFETのn+型高濃度ドレイン領域DR2の間の領域に形成されている。

0072

また、LDMOSFET形成領域LRでは、図5図8に示されるような単位セル繰り返し単位繰り返しピッチ基本セル単位領域、LDMOSFETの単位セル)10の構造(レイアウト)がX方向に繰り返されている。一つの単位セル10により2つの単位LDMOSFET(単位LDMOSFET素子、LDMOSFETセル、単位MISFET素子)10aが形成される。すなわち、繰り返しの単位は単位セル10であるが、各単位セル10は、プラグTLを共通にしてX方向に対称な構造の2つの単位LDMOSFET10aにより構成されている。なお、LDMOSFETは、MISFET素子であるため、単位LDMOSFET10aを単位MISFET素子とみなすこともできる。

0073

LDMOSFET形成領域LRにおいては、単位セル10の構造(レイアウト)がX方向に繰り返されることで、多数(複数)の単位LDMOSFET10aが形成(配列)され、それら多数(複数)の単位LDMOSFET10aが並列に接続されている。すなわち、LDMOSFET形成領域LRにおいては、単位LDMOSFET10aがX方向に繰り返し配列し、LDMOSFET形成領域LRに配列したこれら複数の単位LDMOSFET10aが並列に接続されているのである。

0074

LDMOSFET形成領域LRに形成されている複数の単位LDMOSFET10aを並列に接続するために、LDMOSFET形成領域LRのそれら複数の単位LDMOSFET10aのゲート電極GE同士は、ゲート用プラグPGGおよびゲート配線M1Gを介して互いに電気的に接続されるとともに、そのゲート配線M1Gを介してゲート配線M2Gに電気的に接続されている。また、LDMOSFET形成領域LRに形成されている複数の単位LDMOSFET10aのソース(n+型ソース領域SR)同士は、ソース用プラグPGSおよびソース配線M1S,M2Sを介して互いに電気的に接続されている。また、LDMOSFET形成領域LRに形成されている複数の単位LDMOSFET10aのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)同士は、プラグTL、基板本体SBおよび裏面電極BE(あるいは、プラグTL、n+型半導体領域NS1、基板本体SBおよび裏面電極BE)を介して互いに電気的に接続されている。

0075

LDMOSFET形成領域LR(活性領域AR)に形成されている複数の単位LDMOSFET10aが並列に接続されて、1つのMISFET(パワーMISFET)が構成される。このMISFET(パワーMISFET)は、例えば、スイッチング用のMISFETや、あるいは増幅用電力増幅用)のMISFETとして用いることができる。一例を挙げれば、非絶縁型DC−DCコンバータハイサイドスイッチ用のパワーMISFETとロウサイドスイッチ用のパワーMISFETの一方または両方に適用することができる。

0076

また、図5図6および図8に示されるように、活性領域ARに形成されたLDMOSFETのソース(n+型ソース領域SR)の上方にソース配線M1Sが形成され、n+型ソース領域SR上に配置されたソース用プラグPGSを介して、ソース配線M1Sとその下方のLDMOSFETのソース(n+型ソース領域SR)とが電気的に接続されている。

0077

ここで、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間には、n+型ソース領域SRとp+型半導体領域PSとn+型ソース領域SRとがこの順でX方向に並ぶとともに、それぞれY方向に延在している。すなわち、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間には、Y方向に延在するp+型半導体領域PSを、Y方向にそれぞれ延在する一対のn+型ソース領域SRで挟んだ構造が配置されている。ソース用プラグPGSは、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間に配置されており、p+型半導体領域PSとそのp+型半導体領域PSを挟む一対のn+型ソース領域SRとに接して電気的に接続されている。

0078

ソース配線M1Sは、ソースを挟んでX方向に隣り合う2本のゲート電極GEのうちの一方のゲート電極GEの上方から他方のゲート電極GEの上方にかけて、連続的に形成されている。このため、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間の領域の上方には、ソース配線M1Sが延在しており、このソース配線M1Sは、ソース用プラグPGSを介して、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間に配置された、p+型半導体領域PSとそのp+型半導体領域PSを挟む一対のn+型ソース領域SRとに、電気的に接続されている。

0079

また、フィールドプレート電極FPは、フィールドプレート用プラグPGFを介してソース配線M1Sと電気的に接続されるため、ソース配線M1Sは、ソース(n+型ソース領域SR)およびp+型半導体領域PS上だけでなく、フィールドプレート電極FP上にも形成される必要がある。このため、ソース配線M1Sは、ソース(n+型ソース領域SR)の上方からフィールドプレート電極FPの上方にかけて、ソースとフィールドプレート電極FPとの間のゲート電極GEを越えるように、連続的に形成されている。

0080

従って、ソース配線M1Sは、ソースを挟んでX方向に隣り合う2本のゲート電極GEのうちの一方のゲート電極GEのドレイン側に配置されたフィールドプレート電極FPの上方から、他方のゲート電極GEのドレイン側に配置されたフィールドプレート電極FPの上方にかけて、連続的に形成されている。これにより、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間の領域の上方と、その2本のゲート電極GEの上方と、その2本のゲート電極GEのドレイン側にそれぞれ配置されたフィールドプレート電極FPの上方とに、連続的にソース配線M1Sが延在した状態となっている。そして、ソースを挟んでX方向に隣り合う2本のゲート電極GEの間のp+型半導体領域PSと一対のn+型ソース領域SRとが、ソース用プラグPGSを介してソース配線M1Sに電気的に接続されるとともに、そのソース配線M1Sは、その2本のゲート電極GEのドレイン側にそれぞれ配置されたフィールドプレート電極FPにフィールドプレート用プラグPGFを介して電気的に接続される。

0081

活性領域ARにおいて、ソース(n+型ソース領域SR)、p+型半導体領域PSおよびフィールドプレート電極FPは、それぞれY方向に延在している。このため、ソース配線M1Sも活性領域AR上をY方向に延在しているが、プラグTL上には、ソース配線M1Sは形成されていない。プラグTL上には、ソース配線M1Sではなく、ゲート配線M1Gが配置されている(図5図6および図8参照)。また、活性領域ARの間の素子分離領域ST上にはソース配線M1Sは形成されていない。活性領域ARの間の素子分離領域ST上には、ソース配線M1Sではなく、ゲート配線M1Gが配置されている(図5図6および図9参照)。

0082

すなわち、活性領域ARの間の素子分離領域STの上方にはソース配線M1Sが形成されておらず、そこで(素子分離領域STの上方で)ゲート配線M1GがX方向に延在し、また、プラグTLの上方にはソース配線M1Sが形成されておらず、そこで(プラグTLの上方で)ゲート配線M1GがY方向に延在している。

0083

このため、ソース配線M1Sは、ゲート配線M1Gを間に挟んで分割された孤立パターン孤立ソース配線)となっている(図3および図6参照)。すなわち、ソース配線M1Sは、孤立パターン(孤立ソース配線)であり、孤立パターン(孤立ソース配線)であるソース配線M1Sは、平面視において周囲をゲート配線M1Gによって囲まれている。LDMOSFET形成領域LRには、孤立パターン(孤立ソース配線)であるソース配線M1Sが複数形成されており、それら複数のソース配線M1Sを覆うようにソース配線M2Sが配置されている。孤立パターン(孤立ソース配線)である個々のソース配線M1Sの平面形状は、例えば矩形状(X方向が短辺となりかつY方向が長辺となる矩形状)とすることができる。

0084

上述のように、LDMOSFET形成領域LRには複数の単位セル10(単位LDMOSFET10a)が形成されているが、それら複数の単位セル10(単位LDMOSFET10a)のそれぞれのソース(n+型ソース領域SR)は、ソース用プラグPGSを介してソース配線M1Sに電気的に接続されている。しかしながら、このソース配線M1Sは、周囲をゲート配線M1Gで囲まれた孤立パターンであるため、ソース配線M2Sが無いと、LDMOSFET形成領域LRに形成された複数の単位セル10(単位LDMOSFET10a)のソース(n+型ソース領域SR)同士は、電気的に接続されない。このため、ソース配線M1Sをソース配線M1Sよりも上層のソース配線M2Sに電気的に接続するとともに、このソース配線M2Sを用いて、LDMOSFET形成領域LRに形成された複数の単位セル10(単位LDMOSFET10a)のソース(n+型ソース領域SR)同士を電気的に接続している。そして、このソース配線M2Sによりソース用のパッドPDSを形成している。

0085

図2図4図7図10に示されるように、最上層のソース配線M2Sは、LDMOSFET形成領域LRのほぼ全体を覆うように形成されている。このため、個々のソース配線M1Sは、平面視でソース配線M2Sと重なっている。LDMOSFET形成領域LRの各活性領域AR上に孤立パターンであるソース配線M1Sが形成されているが、そのソース配線M1Sは、図7図8に示されるように、ソース配線M1Sの上方に形成されてLDMOSFET形成領域LRのほぼ全体を覆う最上層のソース配線M2Sと、ソース配線M2Sのビア部(ソース用スルーホールTHSを埋める部分)を介して電気的に接続されている。このため、LDMOSFET形成領域LRに形成されたソース配線M1S同士は、ソース配線M2Sを介して互いに電気的に接続されている。ソース配線M2Sは、一部が絶縁膜PAのソース用開口部OPSから露出され、ソース用開口部OPSから露出するソース配線M2Sが、ソース用のパッドPDSとなっている。

0086

このように、LDMOSFET形成領域LRに複数の単位セル10(単位LDMOSFET10a)が形成されているが、それら複数の単位セル10(単位LDMOSFET10a)のそれぞれのソース(n+型ソース領域SR)を、ソース用プラグPGSおよびソース配線M1Sを介して、ソース配線M2Sまで引き上げるとともに、このソース配線M2Sによって互いに電気的に接続させている。そして、このソース配線M2Sを絶縁膜PAのソース用開口部OPSから露出させて、ソース用のパッドPDSを形成している。これにより、ソース用のパッドPDSから、ソース配線M2S、ソース配線M1Sおよびソース用プラグPGSを通じて、LDMOSFET形成領域LRに形成された複数の単位セル10(単位LDMOSFET10a)の各ソース(n+型ソース領域SR)に、共通のソース電位(ソース電圧)を供給することができる。

0087

また、活性領域ARに形成されたLDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)用の配線は、配線M1としても、配線M2としても、形成されていない。すなわち、活性領域ARに形成されたLDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)に接続される配線は、配線M1としても、配線M2としても、形成されていない。

0088

図5図6および図9に示されるように、ゲート電極GEは、Y方向に延在しているが、活性領域ARの間の素子分離領域STに位置する部分で、ゲート用プラグPGGを介して、ゲート配線M1Gに電気的に接続されている。図5の場合は、ソースを挟んでX方向に隣り合う2本のゲート電極GE同士が、活性領域ARの間の素子分離領域STでX方向に延在する連結部GE1によって連結されており、この連結部GE1上にゲート用プラグPGGが配置されている。連結部GE1は、Y方向に延在しかつソースを挟んでX方向に隣り合う2本のゲート電極GE同士を連結する部分であり、その2本のゲート電極GEと一体的に形成されている。このため、ゲート電極GEと連結部GE1とは、同じ導電膜により同工程で形成されている。連結部GE1は、ゲート電極GEの一部とみなすこともできる。但し、上述のように、ゲート電極GEのうち、活性領域ARに位置する部分は、LDMOSFETのゲート電極として機能することができるが、ゲート電極GEのうち、活性領域ARの間の素子分離領域STに位置する部分(連結部GE1を含む)は、LDMOSFETのゲート電極としては機能しない。

0089

ゲート配線M1Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在し、また、LDMOSFET形成領域LR内において、活性領域ARの間の素子分離領域STの上方を延在し、また、LDMOSFET形成領域LR内において、プラグTLの上方を延在している(図3および図6参照)。つまり、ゲート配線M1Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する部分と、LDMOSFET形成領域LR内において、活性領域ARの間の素子分離領域STの上方を延在する部分と、LDMOSFET形成領域LR内において、プラグTLの上方を延在する部分とを、一体的に有している。

0090

LDMOSFET形成領域LR内において、活性領域ARの間の素子分離領域STはX方向に延在しているため、その素子分離領域STの上方をゲート配線M1GがX方向に延在している。つまり、活性領域ARの間の素子分離領域STと平面視で重なるように、ゲート配線M1GがX方向に延在している。また、LDMOSFET形成領域LR内において、プラグTLはY方向に延在しているため、そのプラグTLの上方をゲート配線M1GがY方向に延在している。つまり、Y方向に延在するプラグTLと平面視で重なるように、ゲート配線M1GがY方向に延在している。LDMOSFET形成領域LRにおいて、プラグTLは、ドレインを間に挟んでX方向に隣り合うゲート電極GEの間をY方向に延在しているため、平面視において、ドレインを間に挟んでX方向に隣り合うゲート電極GEの間を(具体的にはプラグTLの上方を)ゲート配線M1GがY方向に延在することになる。ゲート配線M1Gは、活性領域ARの間の素子分離領域ST上をX方向に延在する部分と、プラグTL上をY方向に延在する部分と、LDMOSFET形成領域LRの外周に沿って延在する部分とが、一体的に形成されている。

0091

LDMOSFET形成領域LRにおいて、Y方向に延在する各ゲート電極GEは、ゲート配線M1GのX方向に延在する部分とゲート用プラグPGGを介して電気的に接続されている。すなわち、LDMOSFET形成領域LRにおいて、Y方向に延在するゲート電極GEとX方向に延在する部分のゲート配線M1Gとの平面視での重なり部分(ここでは連結部GE1)にゲート用プラグPGGが配置され、そのゲート用プラグPGGを介して、X方向に延在する部分のゲート配線M1Gとゲート電極GEとが電気的に接続されている。そして、ゲート配線M1GのX方向に延在する部分とゲート配線M1GのY方向に延在する部分とは、一体的に連結されている。これにより、LDMOSFET形成領域LRに形成された複数のゲート電極GEは、ゲート配線M1Gを介して互いに電気的に接続される。

0092

このように、本実施の形態では、LDMOSFET形成領域LRの上方において、ゲート配線M1Gは、Y方向に延在する部分とX方向に延在する部分とを一体的に有しており、ゲート配線M1GのY方向に延在する部分は、プラグTLの上方をY方向に延在し、ゲート配線M1GのX方向に延在する部分が、ゲート用プラグPGGを介してゲート電極GEと電気的に接続されている。別の表現をすると、次のように言うこともできる。すなわち、LDMOSFET形成領域LRの上方において、ゲート配線M1Gは、それぞれY方向に延在する複数の配線部と、それぞれX方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのY方向に延在する配線部は、プラグTLの上方をY方向に延在し、X方向に延在する配線部が、ゲート用プラグPGGを介してゲート電極GEと電気的に接続されている。これにより、LDMOSFET形成領域LRに形成された複数のゲート電極GEは、ゲート配線M1Gを介して互いに電気的に接続される。すなわち、LDMOSFET形成領域LRに形成された複数の単位LDMOSFET10aのそれぞれのゲート電極GEは、ゲート配線M1Gを介して互いに電気的に接続される。LDMOSFET形成領域LRの上方において、ゲート配線M1Gが、Y方向にそれぞれ延在しかつX方向に所定の間隔(より好ましくは等間隔)で並ぶ複数の配線部と、X方向にそれぞれ延在しかつY方向に所定の間隔(より好ましくは等間隔)で並ぶ複数の配線部とが一体的に連結された平面構造を有していれば、好ましい。

0093

このため、平面視において、LDMOSFET形成領域LR内で、ゲート配線M1Gが略格子状に形成されていることになる。但し、ゲート配線M1Gの格子形状を構成する各格子は、正方形でなくともよく、長方形(例えばX方向の寸法よりもY方向の寸法が大きな長方形)とすることができる。

0094

ソース配線M1Sは、平面視において周囲をゲート配線M1Gで囲まれている。すなわち、ソース配線M1Sは、上述のように孤立パターンであり、平面視において、X方向に延在する部分のゲート配線M1GとY方向に延在する部分のゲート配線M1Gとで周囲を囲まれた状態となっている。つまり、略格子状のゲート配線M1Gの各格子の中に、孤立パターンであるソース配線M1Sが配置された状態となっている。

0095

プラグTL上にゲート配線M1Gを配置できるのは、プラグTL上にはソース配線M1Sを形成しないことと、プラグTLに接続するドレイン用の配線を配線M1として形成しないためである。

0096

すなわち、本実施の形態では、活性領域ARに形成されたLDMOSFETのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)は、プラグTLを経由して基板本体SBおよび裏面電極BEに電気的に接続しており、LDMOSFETのドレイン用の配線は、配線M1としても、配線M2としても、形成していない。そして、ソース配線M1Sの平面レイアウトについては、活性領域AR全体にソース配線M1Sを配置するのではなく、プラグTL上にはソース配線M1Sを配置しないようにしている。このため、プラグTL上は、ソース配線M1Sの配置領域としても、ドレイン用の配線の配置領域としても使用されないため、プラグTL上にゲート配線M1Gを配置することができるのである。

0097

上述のように、LDMOSFET形成領域LRには複数の単位セル10(単位LDMOSFET10a)が形成されているが、それら複数の単位セル10(単位LDMOSFET10a)のそれぞれのゲート電極GEは、ゲート用プラグPGGを介してゲート配線M1Gに電気的に接続されるとともに、このゲート配線M1Gを介して互いに電気的に接続されている。すなわち、ゲート配線M2Gが無くとも、LDMOSFET形成領域LRに形成された複数の単位セル10(単位LDMOSFET10a)のゲート電極GE同士は、ゲート用プラグPGGおよびゲート配線M1Gを介して互いに電気的に接続され得る。しかしながら、ゲート電極GEは、ゲート用のパッドPDGに引き上げる必要があるため、ゲート配線M1Gを、ゲート配線M1Gよりも上層のゲート配線M2Gに電気的に接続し、このゲート配線M2Gによりゲート用のパッドPDGを形成している。

0098

ゲート配線M1Gとゲート配線M2Gとを電気的に接続する必要があるため、ゲート配線M1Gの少なくとも一部は、ゲート配線M2Gと平面視で重なっている必要がある。換言すれば、ゲート配線M2Gの少なくとも一部は、ゲート配線M1Gと平面視で重なっている必要がある。そして、ゲート配線M1Gとゲート配線M2Gとの平面視での重なり領域にゲート用スルーホールTHGを配置することで、ゲート配線M2Gのビア部(ゲート用スルーホールTHGを埋める部分)を介してゲート配線M2Gとゲート配線M1Gとを電気的に接続することができる。

0099

図2に示されるように、ゲート配線M2Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する配線部M2G1と、パッド部M2G2とを有している。ゲート配線M2Gの配線部M2G1とパッド部M2G2とは、一体的に形成されており、パッド部M2G2に配線部M2G1がつながっている。このため、配線部M2G1とパッド部M2G2とは、電気的に接続されている。

0100

ソース配線M2Sは、LDMOSFET形成領域LRのほぼ全体を覆うように配置されており、ゲート配線M2Gは、ソース配線M2Sと同層に形成されているが、ソース配線M2Sとは離間されて形成されている。このため、ゲート配線M2Gは、LDMOSFET形成領域LR内には形成されておらず、ゲート配線M2Gの配線部M2G1は、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在し、ゲート配線M2Gのパッド部M2G2は、例えば平面視でLDMOSFET形成領域LRと隣り合う位置に配置されている。そして、LDMOSFET形成領域LRの外周に沿って延在するゲート配線M2Gの配線部M2G1の下に、ゲート配線M1Gを延在させることで、図11に示されるように、ゲート配線M2Gとゲート配線M1Gとをゲート配線M2Gのビア部(ゲート用スルーホールTHGを埋める部分)を介して電気的に接続することができる。

0101

具体的には、ゲート配線M1Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する部分を有しているが、このLDMOSFET形成領域LRの外周に沿って延在する部分のゲート配線M1Gは、LDMOSFET形成領域LRの外周に沿って延在するゲート配線M2Gの配線部M2G1と平面視で重なっている。そして、そのゲート配線M1Gとゲート配線M2Gの配線部M2G1との平面視での重なり領域にゲート用スルーホールTHGが配置され、ゲート配線M2Gのビア部(ゲート用スルーホールTHGを埋める部分)を介して、ゲート配線M1Gとゲート配線M2Gの配線部M2G1とが電気的に接続されている。従って、ゲート配線M2Gのパッド部M2G2も、ゲート配線M1Gと電気的に接続されている。

0102

ゲート用スルーホールTHGも、ゲート配線M1Gおよびゲート配線M2Gの配線部M2G1とともに、LDMOSFET形成領域LRの外周に沿って延在している。但し、ゲート配線M1Gおよびゲート配線M2Gの配線部M2G1は、それぞれ、LDMOSFET形成領域LRの外周に沿って連続的に延在しているが、ゲート用スルーホールTHGは、LDMOSFET形成領域LRの外周に沿って連続的に延在していても、あるいは、LDMOSFET形成領域LRの外周に沿って断続的に延在していてもよい。

0103

ゲート配線M1Gは、LDMOSFET形成領域LR内において、活性領域ARの間の素子分離領域ST上をX方向に延在する部分と、プラグTL上をY方向に延在する部分とを有しているが、それらの上方には、ゲート配線M2Gは配置されておらず、ソース配線M2Sが配置されている(図2図3図6図10参照)。つまり、LDMOSFET形成領域LRのほぼ全体を覆うようにソース配線M2Sが配置されており、このソース配線M2Sの下に、ソース配線M1Sが配置され、また、活性領域ARの間の素子分離領域ST上をX方向に延在する部分のゲート配線M1Gと、プラグTL上をY方向に延在する部分のゲート配線M1Gも、ソース配線M2Sの下に配置されている。しかしながら、ゲート配線M1Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在している部分も有しており、この部分のゲート配線M1Gは、ソース配線M2Sとは平面視で重なっておらず、ゲート配線M2Gの配線部M2G1と平面視で重なっている。すなわち、ゲート配線M1Gとゲート配線M2Gは、どちらも、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する部分を有している。つまり、ゲート配線M1Gとゲート配線M2Gは、どちらも、平面視でソース配線M2Sの周囲を、ソース配線M2Sの外周に沿って延在する部分を有している。これにより、LDMOSFET形成領域LRの外周(従ってソース配線M2Sの外周)に沿って延在する部分のゲート配線M1Gと、LDMOSFET形成領域LRの外周(従ってソース配線M2Sの外周)に沿って延在するゲート配線M2Gの配線部M2G1とを、そのゲート配線M2G(配線部M2G1)のビア部を介して電気的に接続することができる。それによって、ゲート配線M1Gと配線M2Gとを電気的に接続することができる。

0104

また、図1および図2に示されるように、ゲート配線M2Gは、ゲート用のパッドPDGとなるべきパッド部M2G2も有しており、このゲート配線M2Gのパッド部M2G2の少なくとも一部が絶縁膜PAのゲート用開口部OPGから露出されて、ゲート用のパッドPDGとなっている。ゲート配線M2Gのパッド部M2G2は、ゲート配線M2Gの配線部M2G1の配線幅よりも大きな辺を有する略矩形状のパターンである。ここで、配線部M2G1の配線幅とは、配線部M2G1の延在方向に略垂直な方向でみたときの配線部M2G1の寸法に対応している。ゲート配線M2Gのパッド部M2G2は、LDMOSFET形成領域LRの外周に沿って延在するゲート配線M2Gの配線部M2G1と一体的に形成されている。

0105

ゲート配線M2Gのパッド部M2G2は、従ってゲート用のパッドPDGも、LDMOSFET形成領域LRと平面視で重ならない位置に配置されている。例えば、図2のように、半導体装置CPの主面(上面)の角部や、あるいは、半導体装置CPの主面(上面)の辺に沿った位置に、ゲート用のパッドPDG(ゲート配線M2Gのパッド部M2G2)を配置することができる。一方、ソース用のパッドPDSは、LDMOSFET形成領域LRと平面視で重なる位置に配置されている。ゲート配線M2Gのパッド部M2G2の平面寸法(平面積)は、ソース配線M2Sの平面寸法(平面積)よりも小さく、ゲート用のパッドPDGの平面寸法(平面積)は、ソース用のパッドPDSの平面寸法(平面積)よりも小さい。

0106

このように、LDMOSFET形成領域LRに複数の単位セル10(単位LDMOSFET10a)が形成されているが、それら複数の単位セル10(単位LDMOSFET10a)のそれぞれのゲート電極GEを、ゲート用プラグPGGおよびゲート配線M1Gによって互いに電気的に接続させるとともに、ゲート配線M2Gまで引き上げている。そして、このゲート配線M2G(パッド部M2G2)を絶縁膜PAのゲート用開口部OPGから露出させて、ゲート用のパッドPDGを形成している。これにより、ゲート用のパッドPDGから、ゲート配線M2G、ゲート配線M1Gおよびゲート用プラグPGGを通じて、LDMOSFET形成領域LRに形成された複数の単位セル10(単位LDMOSFET10a)の各ゲート電極GEに、共通のゲート電位ゲート電圧)を供給することができる。

0107

<半導体装置の製造工程について>
次に、本実施の形態の半導体装置の製造工程の一例について図12図28を参照して説明する。図12図28は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図8にほぼ相当する断面図が示されている。なお、ここでは、本実施の形態の半導体装置の製造工程の好適な一例について説明するが、これに限定されず、種々変更可能である。

0108

半導体装置を製造するには、まず、図12に示されるように、例えばn+型の単結晶シリコンなどからなる基板本体(半導体基板、半導体ウエハ)SBと、基板本体SBの主面上に形成されたn−型の単結晶シリコンからなるエピタキシャル層(半導体層)EPとを有する半導体基板SUBを準備する。半導体基板SUBは、いわゆるエピタキシャルウエハである。基板本体SBは、低抵抗基板であり、その抵抗率比抵抗)は、例えば1〜10mΩcm程度である。エピタキシャル層EPは、半導体層であるが、エピタキシャル層EPの不純物濃度は基板本体SBの不純物濃度よりも低く、エピタキシャル層EPの抵抗率は基板本体SBの抵抗率よりも高い。エピタキシャル層EPの抵抗率は、例えば20Ωcm程度とすることができ、エピタキシャル層EPの厚みは、例えば2μm程度とすることができる。

0109

次に、図13に示されるように、半導体基板SUBのエピタキシャル層EP中に、p型半導体層(p型ボディ層)PRをイオン注入法を用いて形成する。p型半導体層PRは、エピタキシャル層EPの表面(表層部)よりもやや深い位置に形成される。

0110

次に、半導体基板SUBのエピタキシャル層EPの表面上に、ゲート絶縁膜GIを介してゲート電極GEを形成する。例えば、半導体基板SUBのエピタキシャル層EPの表面にゲート絶縁膜GI用の絶縁膜を形成してから、その絶縁膜上にゲート電極GE用の導電膜(例えばポリシリコン膜)を形成し、その後、その導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート絶縁膜GIおよびゲート電極GEを形成することができる。ゲート電極GEは、導電膜とその導電膜上の絶縁膜との積層膜により形成することもできる。

0111

次に、図14に示されるように、n型半導体領域NS2を、フォトリソグラフィ法およびイオン注入法を用いて形成する。n型半導体領域NS2は、エピタキシャル層EPの表面(表層部)よりもやや深い位置に形成され、p型半導体層PRとほぼ同じ深さに形成される。この際、p型半導体層PRが形成されている領域のうち、プラグTLを形成する予定の領域に、n型不純物注入されてn型半導体領域NS2が形成される。このため、p型半導体層PRが形成されていた領域のうち、プラグTLを形成する予定の領域は、n型半導体領域NS2となる。

0112

次に、半導体基板SUBのエピタキシャル層EPのドレイン側の表層部に、フォトリソグラフィ法およびイオン注入法を用いて、n型低濃度ドレイン領域DR1を形成する。また、半導体基板SUBのエピタキシャル層EPの表層部において、n型低濃度ドレイン領域DR1を形成しない領域(ソース側およびゲート電極GEの直下の領域)に、フォトリソグラフィ法およびイオン注入法を用いてp型半導体領域PR2を形成する。

0113

次に、図15に示されるように、半導体基板SUBのエピタキシャル層EPのソース側の表層部に、n+型ソース領域SRをフォトリソグラフィ法およびイオン注入法を用いて形成する。また、半導体基板SUBのエピタキシャル層EPのソース側の表層部に、p+型半導体領域PSをフォトリソグラフィ法およびイオン注入法を用いて形成する。また、半導体基板SUBのエピタキシャル層EPのドレイン側の表層部に、フォトリソグラフィ法およびイオン注入法を用いて、n+型高濃度ドレイン領域DR2を形成する。

0114

次に、図16に示されるように、ゲート電極GEの側壁上に、サイドウォールスペーサ(側壁絶縁膜)SWを形成する。例えば、半導体基板SUBの主面上に、すなわち、エピタキシャル層EP上に、ゲート電極GEを覆うように、サイドウォールスペーサSW形成用の絶縁膜を形成してから、この絶縁膜を異方性エッチング技術を用いてエッチバックして、この絶縁膜をゲート電極GEの側壁上に選択的に残すことにより、サイドウォールスペーサSWを形成することができる。

0115

次に、サリサイド(Salicide:Self Aligned Silicide)技術を用いて、金属シリサイド層SLを形成する。金属シリサイド層SLは、サイドウォールスペーサSWで覆われていない領域のn+型ソース領域SR上とp+型半導体領域PS上とに形成することができる。ゲート電極GEを、ポリシリコン膜により形成しておき、このポリシリコン膜からなるゲート電極GE上に金属シリサイド層SLを形成することもできる。ゲート電極GE上に金属シリサイド層SLを形成した場合は、その金属シリサイド層SLもゲート電極GEの一部とみなすことができる。

0116

次に、図17に示されるように、半導体基板SUBの主面上に、すなわち、エピタキシャル層EP上に、ゲート電極GE、サイドウォールスペーサSWおよび金属シリサイド層SLを覆うように、絶縁膜IL1を形成する。絶縁膜IL1は、例えば酸化シリコン膜からなり、プラズマCVD法などを用いて形成することができる。

0117

なお、図17およびそれ以降の図では、p型半導体層PRとp型半導体領域PR2とを合わせたものをp型半導体領域PWとして図示しており、このp型半導体領域PWは、p型ウエル領域として機能することができる。

0118

次に、図18に示されるように、絶縁膜IL1上にフォトリソグラフィ技術を用いて、溝TR形成予定領域に開口部を有するフォトレジスト層(図示せず)を形成してから、このフォトレジスト層をエッチングマスクとして用いて絶縁膜IL1とエピタキシャル層EPとをエッチング(好ましくはドライエッチング)することにより、絶縁膜IL1およびエピタキシャル層EPに溝TRを形成する。溝TRは、n+型高濃度ドレイン領域DR2を貫通するように形成されるため、溝TRを形成すると、溝TRは、n+型高濃度ドレイン領域DR2に隣接することになる。

0119

また、図18には、溝TRが絶縁膜IL1を貫通し、溝TRの底部は、基板本体SBに近い位置にまで達しているが、溝TRの底部がエピタキシャル層EPの厚みの途中に位置している場合が示されている。他の形態として、溝TRが絶縁膜IL1とエピタキシャル層EPとを貫通し、溝TRの底部が基板本体SBに到達している場合もあり得る。なお、プラグTLを形成する予定の領域にn型半導体領域NS2を形成していたため、溝TRは、n型半導体領域NS2を貫通するように形成される。このため、溝TRを形成すると、溝TRは、p型半導体層PR(p型半導体領域PW)とは隣接せずに、n型半導体領域NS2に隣接することになる。

0120

なお、図18では、溝TRがテーパ形状を有している場合が示されている。これにより、溝TR内を導電膜で埋め込みやすくなる。他の形態として、溝TRがテーパ形状を有していない場合もあり得る。

0121

次に、溝TRから露出するエピタキシャル層EPに対してn型不純物をイオン注入する。これにより、図19に示されるように、半導体基板SUBのエピタキシャル層EPにおいて、溝TRの周囲に、すなわち、溝TRの側面および底面に隣接する位置に、n+型半導体領域NS1が形成される。n+型半導体領域NS1は、n型低濃度ドレイン領域DR1およびn−型のエピタキシャル層EPよりも、不純物濃度(n型不純物濃度)が高い。また、n+型半導体領域NS1は、溝TRの底面に隣接する位置に形成されるが、溝の側面に隣接する位置には、n+型半導体領域NS1が形成されない場合もあり得る。

0122

次に、図20に示されるように、半導体基板SUB上に、すなわち溝TRの底面および側壁上を含む絶縁膜IL1上に、導電膜として窒化チタン(TiN)膜TL1を形成してから、その窒化チタン膜TL1上に導電膜としてタングステン(W)膜TL2を、溝TR内を埋めるように形成する。窒化チタン膜TL1とタングステン膜TL2とを形成すると、絶縁膜IL1上に、窒化チタン膜TL1と窒化チタン膜TL1上のタングステン膜TL2との積層膜が形成された状態になり、また、溝TR内は、窒化チタン膜TL1と窒化チタン膜TL1上のタングステン膜TL2との積層膜により埋め込まれた状態になる。

0123

次に、図21に示されるように、タングステン膜TL2をエッチバックすることにより、溝TRの外部のタングステン膜TL2を除去し、溝TR内にタングステン膜TL2を残す。このエッチバックの際、タングステン膜TL2に比べて窒化チタン膜TL1がエッチングされにくいエッチング条件を採用することで、溝TRの外部のタングステン膜TL2を選択的に除去するとともに、窒化チタン膜TL1は、エッチングを抑制して残存させることができる。

0124

次に、図22に示されるように、窒化チタン膜TL1上にフォトリソグラフィ技術を用いて形成したフォトレジスト層(図示せず)をエッチングマスクとして用いて、窒化チタン膜TL1をエッチングすることにより、窒化チタン膜TL1をパターニングする。この際、プラグTLとなる部分とフィールドプレート電極FPとなる部分と以外の窒化チタン膜TL1は除去される。これにより、溝TR内に埋め込まれた窒化チタン膜TL1およびタングステン膜TL2からなるプラグTLが形成されるとともに、パターニングされた窒化チタン膜TL1からなるフィールドプレート電極FPが形成される。窒化チタン膜TL1をパターニングしてプラグTLおよびフィールドプレート電極FPを形成すると、プラグTLを構成する窒化チタン膜TL1と、フィールドプレート電極FPを構成する窒化チタン膜TL1とは、つながっておらず、互いに分離された状態となっている。窒化チタン膜TL1をパターニングしてプラグTLおよびフィールドプレート電極FPを形成したため、プラグTLを構成する窒化チタン膜TL1およびタングステン膜TL2は、一部が絶縁膜IL1の上面よりも突出している。すなわち、プラグTLは、一部が絶縁膜IL1の上面よりも突出している。他の形態として、プラグTLの上面が絶縁膜IL1の上面とほぼ同じ高さになり、プラグTLが絶縁膜IL1の上面から突出していない場合もあり得る。この構造は、溝TR内を埋めるように導電膜(金属膜)を形成してから、その導電膜(金属膜)をエッチバックすることによりプラグTLを形成した場合に得られる。

0125

プラグTLは、エピタキシャル層EPに形成した溝TRの内部に埋め込んだ導電膜によって形成されているが、ここでは、導電膜として金属膜(具体的には窒化チタン膜TL1およびタングステン膜TL2)を用いている。プラグTLを金属膜により形成することで、プラグTLの抵抗を低減することができる。また、プラグTLを金属膜により形成すれば、プラグTL用の金属膜を用いてフィールドプレート電極FPを形成することも可能になり、半導体装置の製造工程数を低減することができる。

0126

次に、図23に示されるように、半導体基板SUB上に、すなわち絶縁膜IL1上に、プラグTLおよびフィールドプレート電極FPを覆うように、絶縁膜(層間絶縁膜)IL2を形成する。絶縁膜IL2は、層間絶縁膜であり、例えば酸化シリコン膜などからなる。絶縁膜IL2の形成後、絶縁膜IL2の表面(上面)をCMP(Chemical Mechanical Polishing)法により研磨するなどして、絶縁膜IL2の上面を平坦化する。

0127

次に、図24に示されるように、絶縁膜IL2上にフォトリソグラフィ技術を用いて形成したフォトレジスト層(図示せず)をエッチングマスクとして用いて絶縁膜IL2あるいは絶縁膜IL2,IL1をエッチングすることにより、絶縁膜IL2に、あるいは絶縁膜IL2,IL1に、コンタクトホールを形成する。

0128

ゲート用プラグPGGを埋め込むためのコンタクトホールは、絶縁膜IL2,IL1を貫通するように形成され、そのコンタクトホールの底部では、ゲート電極GEが露出される。また、ソース用プラグPGSを埋め込むためのコンタクトホールは、絶縁膜IL2,IL1を貫通するように形成され、そのコンタクトホールの底部では、n+型ソース領域SRおよびp+型半導体領域PS(金属シリサイド層SLを形成した場合はn+型ソース領域SRおよびp+型半導体領域PS上の金属シリサイド層SL)が露出される。また、フィールドプレート用プラグPGFを埋め込むためのコンタクトホールは、絶縁膜IL2を貫通するように形成され、そのコンタクトホールの底部では、フィールドプレート電極FPが露出される。

0129

次に、コンタクトホール内に、タングステン(W)などからなる導電性のプラグ(接続用導体部)PGF,PGG,PGSを形成する。プラグPGF,PGG,PGSを形成するには、例えば、コンタクトホールの内部(底部および側壁上)を含む絶縁膜IL2上に、スパッタリング法またはプラズマCVD法などによりバリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、タングステン膜などからなる主導体膜CVD法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部(絶縁膜IL2上)の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去する。これにより、コンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグPGF,PGG,PGSが形成される。図24では、図面の簡略化のために、プラグPGF,PGG,PGSは、主導体膜とバリア導体膜を一体化して示してある。ソース用プラグPGSは、その底部が、n+型ソース領域SRおよびp+型半導体領域PSに接してそれらと電気的に接続される。なお、n+型ソース領域SRおよびp+型半導体領域PS上に金属シリサイド層SLを形成していた場合には、ソース用プラグPGSは、n+型ソース領域SRおよびp+型半導体領域PS上の金属シリサイド層SLに接し、それによって、ソース用プラグPGSが、n+型ソース領域SRおよびp+型半導体領域PSに電気的に接続される。また、フィールドプレート用プラグPGFは、その底部が、フィールドプレート電極FPに接して電気的に接続される。図24には、ゲート用プラグPGGは示されていないが、ゲート用プラグPGGは、その底部が、ゲート電極GEに接して電気的に接続される。

0130

次に、図25に示されるように、プラグPGF,PGG,PGSが埋め込まれた絶縁膜IL2上に、配線M1を形成する。例えば、プラグPGF,PGG,PGSが埋め込まれた絶縁膜IL2上に、配線M1形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線M1を形成することができる。配線M1形成用の導電膜としては、例えば、バリア導体膜と該バリア導体膜上の主導体膜と該主導体膜上のバリア導体膜との積層膜を用いることができる。バリア導体膜としては、例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を用いることができ、主導体膜としては、アルミニウム膜またはアルミニウム合金膜を用いることができる。図25では、図面の簡略化のために、配線M1は、主導体膜とバリア導体膜を一体化して示してある。上述のように、配線M1としては、ゲート配線M1Gとソース配線M1Sとがある。

0131

次に、図26に示されるように、絶縁膜IL2上に、配線M1を覆うように、絶縁膜(層間絶縁膜)IL3を形成する。絶縁膜IL3は、層間絶縁膜であり、例えば酸化シリコン膜などからなる。絶縁膜IL3の形成後、絶縁膜IL3の表面(上面)をCMP法により研磨するなどして、絶縁膜IL3の上面を平坦化する。

0132

次に、絶縁膜IL3上にフォトリソグラフィ技術を用いて形成したフォトレジスト層(図示せず)をエッチングマスクとして用いて絶縁膜IL3をエッチングすることにより、絶縁膜IL3にスルーホールTHG,THSを形成する。スルーホールTHG,THSは、それぞれ絶縁膜IL3を貫通するように形成され、ソース用スルーホールTHSの底部ではソース配線M1Sが露出され、ゲート用スルーホールTHG(図26では図示されていない)の底部では、ゲート配線M1Gが露出される。

0133

次に、図27に示されるように、絶縁膜IL3上に配線M2を形成する。例えば、スルーホールTHG,THS内を含む絶縁膜IL3上に、配線M2形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線M2を形成することができる。配線M2形成用の導電膜としては、例えば、バリア導体膜と該バリア導体膜上の主導体膜との積層膜を用いることができる。バリア導体膜としては、例えば窒化タングステン膜を用いることができ、主導体膜としては、アルミニウム膜またはアルミニウム合金膜を用いることができる。図27は、図面の簡略化のために、配線M2は、主導体膜とバリア導体膜を一体化して示してある。上述のように、配線M2としては、ゲート配線M2Gとソース配線M2Sとがある。ゲート配線M2Gは、図27では図示されていない。

0134

配線M2は、一部が絶縁膜IL3のスルーホール内を埋め、そのスルーホールの底部で配線M1と接してその配線M1と電気的に接続される。従って、配線M2は、絶縁膜IL3上に延在する配線部と、絶縁膜IL3のスルーホール内を埋めるビア部とが一体的に形成されることになる。

0135

ソース配線M2Sは、ビア部(ソース用スルーホールTHSを埋める部分)を介してソース配線M1Sと電気的に接続される。また、図27には示されていないが、ゲート配線M2Gは、ビア部(ゲート用スルーホールTHGを埋める部分)を介してゲート配線M1Gと電気的に接続される。

0136

また、絶縁膜IL3にスルーホールTHG,THSを形成した後に、スルーホールTHG,THS内に導電性のプラグを上記プラグPGF,PGG,PGSと同様の手法により形成してから、プラグが埋め込まれた絶縁膜IL3上に配線形成用の導電膜を形成し、この導電膜をパターニングして配線M2を形成することもできる。この場合は、ソース配線M2Sは、ソース用スルーホールTHSに埋め込まれた導電性のプラグを介してソース配線M1Sと電気的に接続され、かつ、ゲート配線M2Gは、ゲート用スルーホールTHGに埋め込まれた導電性のプラグを介してゲート配線M1Gと電気的に接続されることになる。

0137

次に、図28に示されるように、絶縁膜IL3上に、配線M2を覆うように、絶縁膜(表面保護膜、パッシベーション膜)PAを形成する。この絶縁膜は、例えば酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、CVD法などにより形成することができる。それから、絶縁膜PA上に形成したフォトレジスト層(図示せず)をエッチングマスクとして用いて絶縁膜PAをエッチングすることにより、絶縁膜PAに開口部OP(ソース用開口部OPSおよびゲート用開口部OPG)を形成する。開口部OPは配線M2に達しており、開口部OPの底部で配線M2の一部が露出される。

0138

図28に示されるように、ソース用開口部OPSの底部では、ソース配線M2Sの一部が露出され、ソース用開口部OPSから露出されるソース配線M2Sによって、ソース用のパッド(パッド電極、ボンディングパッド)PDSが形成される。また、図28には示されないが、ゲート用開口部OPGの底部では、ゲート配線M2G(パッド部M2G2)の一部が露出され、ゲート用開口部OPGから露出されるゲート配線M2Gによって、ゲート用のパッド(パッド電極、ボンディングパッド)PDGが形成される。

0139

なお、上記図8では、ソース用開口部OPSに平面視で内包される領域での断面が示されていたため、絶縁膜PAは示されていなかった。一方、図28では、ソース用開口部OPSを横切る断面図が示されているため、絶縁膜PAが示されている。

0140

次に、半導体基板SUBの裏面(すなわち基板本体SBの裏面)を必要に応じて研磨してから、半導体基板SUBの裏面(すなわち基板本体SBの裏面)の全面に裏面電極BEを形成する。裏面電極BEは、例えば、ニッケル(Ni)膜、チタン(Ti)膜、ニッケル(Ni)膜および金(Au)膜をスパッタリング法で順次堆積することによって形成することができる。ここで、半導体基板SUBの裏面は、基板本体SBの裏面と同じであり、エピタキシャル層EPを形成した側とは逆側の主面に対応している。

0141

ここまでの工程で、本実施の形態の半導体装置は、略完成する。

0142

その後、半導体基板SUBは、ダイシングなどにより半導体チップに個片化され、各半導体チップは、配線基板またはリードフレームチップ搭載部上に搭載される。

0143

半導体パッケージの構成例について>
図29は、本実施の形態の半導体装置CPに対応する半導体チップCP1をパッケージ化した半導体装置(半導体パッケージ)PKG1の平面透視図であり、半導体装置PKG1を上面側から見て、封止MRを透視した平面図(上面図)が示されている。図29では、封止部MRの外周位置を点線で示してある。図30および図31は、半導体装置PKG1の断面図であり、図29のD1−D1線の断面図が、図30にほぼ対応し、図29のD2−D2線の断面図が、図31にほぼ対応している。

0144

図29図31に示されるように、半導体装置PKG1は、ダイパッド(チップ搭載部)DP1と、そのダイパッドDP1の上面上に搭載された半導体チップCP1と、金属板導体板)MP1と、ボンディングワイヤ(以下、単にワイヤという)WAと、複数のリードLDと、これらを封止する封止部(封止樹脂部)MRとを有している。

0145

半導体チップCP1の構成は、上述した半導体装置(半導体チップ)CPの構成と同様であるので、ここではその繰り返しの説明は省略する。

0146

封止部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。

0147

封止部MRは、一方の主面である上面MRaと、上面MRaの反対側の主面である裏面MRbと、上面MRaおよび裏面MRbに交差する側面(4つの側面)と、を有している。封止部MRの上面MRaおよび裏面MRbの平面形状は、例えば矩形状に形成されており、この矩形(平面矩形)の角を落したり、あるいはこの矩形(平面矩形)の角に丸みを帯びさせることもできる。

0148

複数のリードLDは、封止部MRの平面矩形の二辺に配置されている。各リードLDの一部は、封止部MRの平面矩形の二辺から外方に向かって突出しており、封止部MRの裏面MRbでは、各リードLDの下面が露出されている。また、封止部MRの裏面MRbでは、例えば平面略矩形状のダイパッド(チップ搭載部)DP1の下面(裏面)も露出されている。

0149

半導体装置PKG1が有する複数のリードLDのうち、リードLD1,LD2,LD3は、それらリードLD1,LD2,LD3と一体的に形成された連結部LDRを介して一体的に連結されている。半導体装置PKG1が有する複数のリードLDのうち、リードLD5,LD6,LD7,LD8は、ダイパッドDP1と一体的に連結されている。半導体装置PKG1が有する複数のリードLDのうち、リードLD4は、他のリードLD1,LD2,LD3,LD5,LD6,LD7,LD8、連結部LDRおよびダイパッドDP1とは導体を介して連結されておらず、封止部MRを介して離間されている孤立したリードLDである。ダイパッドDP1に連結されたリードLD5,LD6,LD7,LD8は、封止部MRの平面矩形の同じ辺に配列され、リードLD1,LD2,LD3,LD4は、封止部MRの平面矩形の他の同じ辺に配列されており、リードLD5,LD6,LD7,LD8が配置された側の辺と、リードLD1,LD2,LD3,LD4が配置された側の辺とは、互いに対向する辺である。

0150

ダイパッドDP1の上面上には、半導体チップCP1が、ソース用のパッドPDSおよびゲート用のパッドPDGが形成された側の主面のある表面が上に向き、かつ、裏面電極BEが形成された側の主面である裏面をダイパッドDP1に向けた状態で、搭載されている。すなわち、半導体チップCP1は、導電性の接着層(図示せず)を介してダイパッドDP1上に搭載(フェイスアップボンディング)されて接合(固定)されている。半導体チップCP1の裏面(裏面全面)には裏面電極BEが形成されており、この裏面電極BEは、導電性の接着層(図示せず)を介してダイパッドDP1に接合され電気的に接続されている。このため、半導体チップCP1の裏面電極BEは、ダイパッドDP1およびリードLD5,LD6,LD7,LD8に電気的に接続されている。従って、リードLD5,LD6,LD7,LD8は、ドレイン用のリードとして機能する。半導体チップCP1をダイパッドDP1に接合するための接着層(図示せず)は、導電性の接合材接着材)からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材(このペースト型接着材は既に硬化した状態となっている)を用いることもできる。

0151

ダイパッドDP1、リードLDおよび連結部LDRは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。また、ダイパッドDP1、リードLDおよび連結部LDRが同じ材料(同じ金属材料)で形成されていれば、同じリードフレームを用いて半導体装置PKG1を製造できるので、半導体装置PKG1の製造が容易になる。

0152

半導体チップCP1のゲート用のパッドPDGと、リードLD4とは、ワイヤWAを介して電気的に接続されている。具体的には、ワイヤWAの一端は、半導体チップCP1のゲート用のパッドPDGに接続され、そのワイヤWAの他端は、リードLD4に接続され、それによって、ゲート用のパッドPDGとリードLD4とがワイヤWAを介して電気的に接続されている。このため、リードLD4は、ゲート用のリードとして機能する。ワイヤWAは、例えば金(Au)線などの金属線金属細線)によって形成されている。

0153

半導体チップCP1のソース用のパッドPDSは、金属板MP1を通じて、連結部LDRと電気的に接続されている。具体的には、金属板MP1は、一方の端部(端辺)側が半導体チップCP1のソース用のパッドPDSに接続され、他方の端部(端辺)側が連結部LDRの上面に接続され、それによって、半導体チップCP1のソース用のパッドPDSと連結部LDRとが金属板MP1を通じて電気的に接続されている。このため、半導体チップCP1のソース用のパッドPDSは、金属板MP1および連結部LDRを通じて、リードLD1,LD2,LD3に電気的に接続されていることになる。従って、リードLD1,LD2,LD3は、ソース用のリードとして機能する。

0154

他の形態として、半導体チップCP1のソース用のパッドPDSと連結部LDRまたはリードLDとを、ワイヤWA(好ましくは複数のワイヤWA)を通じて電気的に接続することもできる。しかしながら、図29図31のように、半導体チップCP1のソース用のパッドPDSと連結部LDRとを電気的に接続するのに金属板MP1を用いれば、抵抗低減を図ることができる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。

0155

金属板MP1としては、例えば、アルミニウム(Al)またはアルミニウム(Al)合金からなるアルミニウムリボン(アルミニウム帯)を用いることができる。この場合、金属板MP1を構成するアルミニウムリボンは、導電性の接着材を用いずに、半導体チップCP1のソース用のパッドPDSと連結部LDRの上面とにそれぞれ圧着などによって直接的に接続(接合)することができる。

0156

金属板MP1としてはアルミニウムリボンを用いる場合は、ワイヤボンディング要領で、アルミニウムリボンの接続を行うことができる。すなわち、長いアルミニウムの帯の一端を、半導体チップCP1のソース用のパッドPDSと連結部LDRのいずれか一方に圧着などによって接合してから、そのアルミニウムの帯を、半導体チップCP1のソース用のパッドPDSと連結部LDRの他方に圧着などによって接合し、そのアルミニウムの帯を切断する。これにより、切断されたアルミニウムの帯からなるアルミニウムリボンによって、半導体チップCP1のソース用のパッドPDSと連結部LDRとを電気的に接続することができる。

0157

図32図34は、半導体装置PKG1の変形例を示す平面透視図(図32)および断面図(図33および図34)であり、上記図29図31にそれぞれ対応している。図32のE1−E1線の断面図が、図33にほぼ対応し、図32のE2−E2線の断面図が、図34にほぼ対応している。

0158

図32図34の半導体装置PKG1の場合は、金属板MP1としては、銅(Cu)または銅(Cu)合金からなる銅クリップを用いている。金属板MP1を構成する銅クリップは、半導体チップCP1のソース用のパッドPDSに導電性の接着層(接合材)SD2を介して接続(接合)され、また、連結部LDRの上面に導電性の接着層(接合材)SD3を介して接続(接合)されている。接着層SD2,SD3は、導電性の接着材(接合材)からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材(このペースト型接着材は既に硬化した状態となっている)を用いることもできる。金属板MP1として銅クリップを用いる場合は、予め加工された銅クリップを接着層SD2,SD3を介して半導体チップCP1のソース用のパッドPDSと連結部LDRとに接続(接合)することができる。

0159

図35図37は、半導体装置PKG1の更なる変形例を示す平面透視図(図35および図36)および断面図(図37)である。図35は、上記図29に相当するものであり、半導体装置PKG1を上面側から見て、封止部MRを透視した平面図(上面図)が示されている。また、図36は、図35から金属板MP2,MP3およびワイヤWAを除いた図に対応している。また、図35のF1−F1線の断面図が、図37にほぼ対応している。なお、図35図37に示される変形例の半導体装置PKG1を、符号PKG1aを付して半導体装置PKG1aと称することとする。

0160

図35図37に示されるように、半導体装置PKG1aは、ダイパッド(チップ搭載部)DP1,DP2,DP3と、ダイパッドDP1,DP2,DP3上に搭載された半導体チップCP1,CP2,CP3と、金属板(導体板)MP2,MP3と、複数のワイヤWAと、複数のリードLDと、これらを封止する封止部(封止樹脂部)MRとを有している。

0161

半導体装置PKG1aは、非絶縁型DC−DCコンバータに用いられる半導体装置であり、半導体チップCP1は、ハイサイドスイッチ用のパワーMISFETが形成された半導体チップであり、半導体チップCP2は、ロウサイドスイッチ用のパワーMISFETが形成された半導体チップであり、半導体チップCP3は、制御回路が形成された半導体チップである。半導体チップCP1,CP2のそれぞれの構成は、上述した半導体装置(半導体チップ)CPの構成と同様であるので、ここではその繰り返しの説明は省略する。半導体チップCP1内の上記LDMOSFET形成領域LRに形成された複数の上記単位LDMOSFET10aが並列に接続されることで、ハイサイドスイッチ用のパワーMISFETが形成される。また、半導体チップCP2内の上記LDMOSFET形成領域LRに形成された複数の上記単位LDMOSFET10aが並列に接続されることで、ロウサイドスイッチ用のパワーMISFETが形成される。

0162

このため、半導体チップCP1のゲート用のパッドPDGは、半導体チップCP1内に形成されたハイサイドスイッチ用のパワーMISFETのゲートに電気的に接続され、半導体チップCP1のソース用のパッドPDSは、半導体チップCP1内に形成されたハイサイドスイッチ用のパワーMISFETのソースに電気的に接続されている。また、半導体チップCP1の裏面電極BEは、半導体チップCP1内に形成されたハイサイドスイッチ用のパワーMISFETのドレインに電気的に接続されている。

0163

また、半導体チップCP2のゲート用のパッドPDGは、半導体チップCP2内に形成されたロウサイドスイッチ用のパワーMISFETのゲートに電気的に接続され、半導体チップCP2のソース用のパッドPDSは、半導体チップCP2内に形成されたロウサイドスイッチ用のパワーMISFETのソースに電気的に接続されている。また、半導体チップCP2の裏面電極BEは、半導体チップCP2内に形成されたロウサイドスイッチ用のパワーMISFETのドレインに電気的に接続されている。半導体チップCP3のパッドPD3は、半導体チップCP3内に形成された回路(例えば制御回路)に電気的に接続されている。

0164

複数のリードLDは、封止部MRの平面矩形の四辺に配置されている。各リードLDの一部は、封止部MRの平面矩形の四辺から外方に向かって突出しており、封止部MRの裏面MRbでは、各リードLDの下面が露出されている。また、封止部MRの裏面MRbでは、例えば平面略矩形状のダイパッドDP1,DP2,DP3の下面(裏面)も露出されている。

0165

半導体装置PKG1aが有する複数のリードLDには、ダイパッドDP1に一体的に連結された複数のリードLDと、ダイパッドDP2に一体的に連結された複数のリードLDと、ダイパッドDP3に一体的に連結された複数のリードLDと、連結部を介して一体的に連結された複数のリードLDと、孤立した複数のリードLDとがある。

0166

ダイパッドDP1,DP2,DP3、リードLDおよび連結部LDRは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。また、ダイパッドDP1,DP2,DP3、リードLDおよび連結部LDRが同じ材料(同じ金属材料)で形成されていれば、同じリードフレームを用いて半導体装置PKG1aを製造できるので、半導体装置PKG1aの製造が容易になる。

0167

ダイパッドDP1の上面上には、半導体チップCP1が、ソース用のパッドPDSおよびゲート用のパッドPDGが形成された側の主面のある表面が上に向き、かつ、裏面電極BEが形成された側の主面である裏面をダイパッドDP1に向けた状態で、搭載されている。すなわち、半導体チップCP1は、導電性の接着層(図示せず)を介してダイパッドDP1上に搭載(フェイスアップボンディング)されて接合(固定)されている。半導体チップCP1の裏面(裏面全面)には裏面電極BEが形成されており、この裏面電極BEは、導電性の接着層(図示せず)を介してダイパッドDP1に接合され電気的に接続されている。このため、半導体チップCP1の裏面電極BEは、ダイパッドDP1およびダイパッドDP1に一体的に連結されたリードLDに電気的に接続されている。

0168

ダイパッドDP2の上面上には、半導体チップCP2が、ソース用のパッドPDSおよびゲート用のパッドPDGが形成された側の主面のある表面が上に向き、かつ、裏面電極BEが形成された側の主面である裏面をダイパッドDP2に向けた状態で、搭載されている。すなわち、半導体チップCP2は、導電性の接着層(図示せず)を介してダイパッドDP2上に搭載(フェイスアップボンディング)されて接合(固定)されている。半導体チップCP2の裏面(裏面全面)には裏面電極BEが形成されており、この裏面電極BEは、導電性の接着層(図示せず)を介してダイパッドDP2に接合され電気的に接続されている。このため、半導体チップCP2の裏面電極BEは、ダイパッドDP2およびダイパッドDP2に一体的に連結されたリードLDに電気的に接続されている。

0169

ダイパッドDP3の上面上には、半導体チップCP3が、パッドPD3が形成された側の主面のある表面が上に向き、かつ、裏面をダイパッドDP3に向けた状態で、搭載されている。すなわち、半導体チップCP3は、接着層(図示せず)を介してダイパッドDP3上に搭載(フェイスアップボンディング)されて接合(固定)されている。なお、半導体チップCP3の裏面には裏面電極は形成されていないため、半導体チップCP3をダイパッドDP3に接合する接着層(接合材)は、導電性であっても、絶縁性であっても良い。一方、半導体チップCP1,CP2の各裏面には裏面電極(BE)が形成されているため、半導体チップCP1をダイパッドDP1に接合する接着層(接合材)と半導体チップCP2をダイパッドDP2に接合する接着層(接合材)とは、導電性を有することが必要である。

0170

半導体チップCP1のゲート用のパッドPDGは、ワイヤWAを介して半導体チップCP3のパッド(PD3)と電気的に接続されている。具体的には、一端が半導体チップCP1のゲート用のパッドPDGに接続されたワイヤWAの他端は、半導体チップCP3のパッド(PD3)に接続され、それによって、半導体チップCP1のゲート用のパッドPDGが、ワイヤWAを介して半導体チップCP3のパッド(PD3)と電気的に接続されている。

0171

半導体チップCP1のソース用のパッドPDSは、金属板MP2を通じて、ダイパッドDP2と電気的に接続されている。具体的には、金属板MP2は、一方の端部(端辺)側が半導体チップCP1のソース用のパッドPDSに接続され、他方の端部(端辺)側がダイパッドDP2の上面に接続され、それによって、半導体チップCP1のソース用のパッドPDSとダイパッドDP2とが、金属板MP2を通じて電気的に接続されている。このため、半導体チップCP1のソース用のパッドPDSは、金属板MP2およびダイパッドDP2を通じて、半導体チップCP2の裏面電極BE(ドレイン用の裏面電極)に電気的に接続されていることになる。

0172

半導体チップCP2のゲート用のパッドPDGは、ワイヤWAを介して半導体チップCP3のパッド(PD3)と電気的に接続されている。具体的には、一端が半導体チップCP2のゲート用のパッドPDGに接続されたワイヤWAの他端は、半導体チップCP3のパッド(PD3)に接続され、それによって、半導体チップCP2のゲート用のパッドPDGが、ワイヤWAを介して半導体チップCP3のパッド(PD3)と電気的に接続されている。

0173

半導体チップCP2のソース用のパッドPDSは、金属板MP3を通じて、連結部LDRと電気的に接続されている。具体的には、金属板MP3は、一方の端部(端辺)側が半導体チップCP2のソース用のパッドPDSに接続され、他方の端部(端辺)側が連結部LDRの上面に接続され、それによって、半導体チップCP2のソース用のパッドPDSが、連結部LDRおよび連結部LDRに一体的に連結された複数のリードLDと、金属板MP3を通じて電気的に接続されている。

0174

半導体チップCP3が有する複数のパッド(PD3)のうち、半導体チップCP1,CP2のいずれのパッドとも接続されていないパッド(PD3)は、ワイヤWAを介してリードLD(主として孤立したリードLD)と電気的に接続されている。

0175

金属板MP2,MP3としては、上記図29図31の半導体装置PKG1で用いた金属板MP1あるいは上記図32図34の半導体装置PKG1で用いた金属板MP1と同様の金属板を用いることができる。

0176

<検討の経緯について>
図38は、本発明者が検討した第1検討例の半導体装置CP101の上面図であり、上記図1に相当するものである。図38では、LDMOSFET形成領域LR100を点線で示してある。図39は、第1検討例の半導体装置CP101の全体平面図であり、図38と同じ領域の平面図が示されているが、図39には、配線(すなわちソース配線M2S100およびゲート配線M2G100)の平面レイアウトが示されており、ソース配線M2S100およびゲート配線M2G100にハッチングを付してある。また、図39では、ソース用開口部OPS100およびゲート用開口部OPG100の位置を点線で示してある。図40は、第1検討例の半導体装置CP101の要部断面図であり、図38のB1−B1の断面図が図40にほぼ対応している。

0177

図38図40に示される第1検討例の半導体装置CP101は、半導体基板SUBに形成されたLDMOSFETの構成については、本実施の形態の半導体装置CPとほぼ同様であるので、ここではその繰り返しの説明は省略する。

0178

第1検討例の半導体装置CP101においても、上記LDMOSFET形成領域LRに相当するLDMOSFET形成領域LR100では、上記単位セル10に相当する単位セル100がX方向に繰り返されており、一つの単位セル100により、上記単位LDMOSFET10aに相当する単位LDMOSFET100aが2つ形成される。LDMOSFET形成領域LR100においては、単位LDMOSFET100aがX方向に繰り返し配列し、LDMOSFET形成領域LR100に配列したこれら複数の単位LDMOSFET100aが並列に接続される。

0179

しかしながら、第1検討例の半導体装置CP101は、配線構造が、本実施の形態の半導体装置CPと相違している。

0180

第1検討例の半導体装置CP101では、配線層は、1層のみ形成されており、ソース配線M2S100とゲート配線M2G100とが、同層に形成されている。第1検討例の半導体装置CP101では、ソース配線M2S100およびゲート配線M2G100よりも下層の配線層は存在せず、かつ、ソース配線M2S100およびゲート配線M2G100よりも上層の配線層も存在していない。

0181

第1検討例の半導体装置CP101では、LDMOSFET形成領域LR100に形成されている複数の単位LDMOSFET100aのソース領域(n+型ソース領域SR)同士は、ソース用プラグPGSおよびソース配線M2S100を介して互いに電気的に接続されている。また、LDMOSFET形成領域LR100に形成されている複数の単位LDMOSFET100aのドレイン(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)同士は、プラグTL、基板本体SBおよび裏面電極BE(あるいは、プラグTL、n+型半導体領域NS1、基板本体SBおよび裏面電極BE)を介して互いに電気的に接続されている。また、LDMOSFET形成領域LR100に形成された複数の単位LDMOSFET100aのゲート電極GE同士は、ゲート用プラグ(図示せず)およびゲート配線M2G100を介して互いに電気的に接続されている。

0182

ソース配線M2S100は、LDMOSFET形成領域LR100全体に連続的に形成されているため、LDMOSFET形成領域LR100に形成されている複数の単位LDMOSFET100aのソース領域(n+型ソース領域SR)を、このソース配線M2S100に電気的に接続することができる。そして、このソース配線M2S100を表面保護膜(上記絶縁膜PAに対応)のソース用開口部OPS100から露出させることにより、ソース用のパッドPDS100が形成されている。なお、ソース配線M2S100は、ソース用プラグPGSを介してn+型ソース領域SRおよびp+型半導体領域PSに電気的に接続されるとともに、フィールドプレート用プラグPGFを介してフィールドプレート電極FPにも電気的に接続されている。

0183

一方、ゲート配線M2G100は、LDMOSFET形成領域LR100の外周に沿って延在する配線部M2G101と、パッド部M2G102とを一体的に有している。このゲート配線M2G100の配線部M2G101が、LDMOSFET形成領域LR100に形成されている複数の単位LDMOSFET100aの各ゲート電極GEの端部と平面的に重なり、その重なり領域にゲート用プラグ(上記ゲート用プラグPGGに相当するもの)が配置され、そのゲート用プラグを介して各ゲート電極GEとゲート配線M2G100の配線部M2G101とが電気的に接続されている。そして、配線部M2G101に一体的に接続されたゲート配線M2G100のパッド部M2G102が、表面保護膜(上記絶縁膜PAに対応)のゲート用開口部OPG100から露出することにより、ゲート用のパッドPDG100が形成されている。

0184

このような第1検討例の半導体装置CP101は、次のような課題を有している。すなわち、半導体基板に形成した複数の単位LDMOSFETを並列に接続して1つのパワーMISFETを形成する場合、ゲート抵抗をできるだけ低減することが望ましい。ゲート抵抗が大きいと、パワーMISFETの動作速度が遅くなってしまい、半導体装置の性能を低下させてしまう。また、ゲート抵抗が大きいと、LDMOSFET形成領域LR100内の各ゲート電極GEからゲート用のパッドPDG100までの抵抗(ゲート抵抗)が、ゲート電極GE同士でかなりの差が生じてしまう。例えば、LDMOSFET形成領域LR100の中心部におけるゲート電極GEからゲート用のパッドPDG100までの抵抗(ゲート抵抗)と、LDMOSFET形成領域LR100の周辺部におけるゲート電極GEからゲート用のパッドPDG100までの抵抗(ゲート抵抗)との間に、かなりの差が生じてしまう。この場合、LDMOSFET形成領域LR100に形成されたゲート電極GE同士で位相差が生じるとともに、この位相差が大きくなってしまう。これも、半導体装置の性能を低下させてしまう。

0185

従って、ゲート抵抗をできるだけ低減することが望ましいが、図38図40に示される第1検討例の半導体装置CP101では、ゲート抵抗の低減を図ることは困難である。これは、LDMOSFET形成領域LR100に形成されたゲート電極GEは、LDMOSFET形成領域LR100の外周部において、LDMOSFET形成領域LR100の外周に沿って延在するゲート配線M2G100の配線部M2G101と接続されているためである。ゲート電極GEは、ゲート配線M2G100に比べて抵抗が大きいため、ゲート電極GEとゲート配線M2G100との接続位置がLDMOSFET形成領域LR100の外周部のみである第1検討例の半導体装置CP101では、ゲート抵抗の低減を図ることは困難である。

0186

図41および図42は、本発明者が検討した第2検討例の半導体装置CP102の平面図であり、上記図38および図39にそれぞれ対応するものである。また、図43および図44は、本発明者が検討した第3検討例の半導体装置CP103の平面図であり、上記図38および図39にそれぞれ対応するものである。

0187

図41および図42に示される第2検討例の半導体装置CP102では、ゲート配線M2G100は、パッド部M2G102と、半導体装置CP102の主面の外周に沿って周回するように延在する配線部M2G101とを有するだけではなく、更に配線部M2G103を有している。このゲート配線M2G100の配線部M2G103は、平面視でソース配線M2S101とソース配線M2S102との間に、X方向に延在している。配線部M2G103は、両端が配線部M2G101と一体的に連結されている。配線部M2G103は、配線部M2G103の直下のゲート電極GEとゲート用プラグを介して電気的に接続されている。

0188

また、第2検討例の半導体装置CP102では、ゲート配線M2G100が配線部M2G103も有しているため、ソース配線M2S100は、ゲート配線M2G100の配線部M2G103を間に挟んで、ソース配線M2S101とソース配線M2S102とに分割されることになる。表面保護膜(上記絶縁膜PAに対応)のソース用開口部OPS100は、ソース配線M2S101とソース配線M2S102とに対してそれぞれ形成されている。そして、ソース配線M2S101がソース用開口部OPS100から露出することにより、ソース用のパッドPDS101が形成され、ソース配線M2S102がソース用開口部OPS100から露出することにより、ソース用のパッドPDS102が形成される。

0189

図41および図42に示される第2検討例の半導体装置CP102は、ゲート配線M2G100が配線部M2G103も有している分、図38図40の第1検討例の半導体装置CP101に比べて、ゲート抵抗を低減することができる。

0190

しかしながら、第2検討例の半導体装置CP102は、第1検討例の半導体装置CP101に比べて、ゲート抵抗を低減することはできるが、次のような課題が生じてしまう。すなわち、ソース配線M2S101,M2S102が配置されていない平面領域、すなわち、ゲート配線M2G100の配線部M2G103を配置するのに要した平面領域は、ソース領域を形成してもそのソース領域をソース配線M2S101,M2S102に引き上げることができないため、LDMOSFET形成領域LR100としては有効に使用できない。このため、図41および図42に示される第2検討例の半導体装置CP102は、ゲート配線M2G100が配線部M2G103も有している分、図38図40の第1検討例の半導体装置CP101に比べて、半導体装置におけるLDMOSFET形成領域LR100の有効面積が小さくなってしまう。LDMOSFET形成領域LR100の有効面積の縮小は、パワーMISFETのオン時に流れる電流の減少につながるため、オン抵抗が増加することにつながってしまう。

0191

LDMOSFET形成領域LR100の有効面積の縮小を抑えるためには、ゲート配線M2G100の配線部M2G103の幅(配線部M2G103の延在方向に垂直な方向の寸法、ここではY方向の寸法)を小さくすることが有効である。しかしながら、ゲート配線M2G100の配線部M2G103の幅を小さくするには、ゲート配線M2G100の配線部M2G103の厚みも小さくしておく必要がある。すなわち、配線の厚みが厚いと、最小加工寸法が大きくなり、その配線の幅を小さくすることは困難になるため、幅が細い配線は、厚みも薄くする必要がある。しかしながら、ゲート配線M2G100の配線部M2G103は、次の理由により、薄くすることは望ましくない。すなわち、ゲート配線M2G100およびソース配線M2S100は、それぞれゲート用のパッドおよびソース用のパッドとして使用するが、パッドが薄いと、パッドに接続部材(例えば上記ワイヤWAや金属板MP1〜MP3など)を接続する際に、接続性が低下したり、あるいはパッド(特にソース用のパッド)の下のLDMOSFET素子にダメージを与える懸念がある。また、ゲート配線M2G100およびソース配線M2S100の厚みを薄くすることは、ソース抵抗やゲート抵抗の増加につながってしまう。このため、ゲート配線M2G100およびソース配線M2S100の厚みを薄くすることは、不利益が多く、従って、ゲート配線M2G100の配線部M2G103を薄くすることは、困難である。

0192

このため、ゲート配線M2G100の配線部M2G103の幅は、かなり大きなものとなってしまうため、第2検討例の半導体装置CP102のようにゲート配線M2G100が配線部M2G103を有していると、LDMOSFET形成領域LR100の有効面積が小さくなり、パワーMISFETのオン時に流れる電流が減少し、オン抵抗が増加することにつながってしまう。

0193

図43および図44に示される第3検討例の半導体装置CP103では、ゲート配線M2G100は、パッド部M2G102と、半導体装置CP103の主面の外周に沿って周回するように延在する配線部M2G101とを有するだけではなく、更に、配線部M2G103a,M2G103b,M2G103cを有している。この配線部M2G103a,M2G103b,M2G103cは、第2検討例の半導体装置CP102における配線部M2G103に対応するものであり、第3検討例の半導体装置CP103は、第2検討例の半導体装置CP102において、配線部M2G103の本数を増やして、配線部M2G103を3本設けた場合に対応している。

0194

配線部M2G103aは、平面視でソース配線M2S103とソース配線M2S104との間に、X方向に延在し、配線部M2G103bは、平面視でソース配線M2S104とソース配線M2S105との間に、X方向に延在し、配線部M2G103cは、平面視でソース配線M2S105とソース配線M2S106との間に、X方向に延在している。配線部M2G103a,M2G103b,M2G103cは、それぞれ、両端が配線部M2G101と一体的に連結されている。配線部M2G103a,M2G103b,M2G103cは、それぞれ、直下のゲート電極GEとゲート用プラグを介して電気的に接続されている。

0195

また、第3検討例の半導体装置CP103では、ゲート配線M2G100が配線部M2G103a,M2G103b,M2G103cも有しているため、ソース配線M2S100は、配線部M2G103a,M2G103b,M2G103cのいずれかを間に挟んで、ソース配線M2S103とソース配線M2S104とソース配線M2S105とソース配線M2S106とに分割されている。

0196

表面保護膜(上記絶縁膜PAに対応)のソース用開口部OPS100は、ソース配線M2S103,M2S104,M2S105,M2S106のそれぞれに対して形成されている。そして、ソース配線M2S103がソース用開口部OPS100から露出することにより、ソース用のパッドPDS103が形成され、ソース配線M2S104がソース用開口部OPS100から露出することにより、ソース用のパッドPDS104が形成される。また、ソース配線M2S105がソース用開口部OPS100から露出することにより、ソース用のパッドPDS105が形成され、ソース配線M2S106がソース用開口部OPS100から露出することにより、ソース用のパッドPDS106が形成される。

0197

図43および図44に示される第3検討例の半導体装置CP103は、ゲート配線M2G100が配線部M2G103a,M2G103b,M2G103cも有している分、図38図40の第1検討例の半導体装置CP101および図41および図42の第2検討例の半導体装置CP102に比べて、ゲート抵抗を低減することができる。

0198

しかしながら、図43および図44の第3検討例の半導体装置CP103では、ゲート配線M2G100が配線部M2G103a,M2G103b,M2G103cも有している分、LDMOSFET形成領域LR100の有効面積が更に小さくなり、パワーMISFETのオン時に流れる電流が更に減少し、オン抵抗が更に増加することにつながってしまう。

0199

このため、ゲート配線M2G100に配線部M2G103を設け、この配線部M2G103の本数を増やすことは、ゲート抵抗の低減に有効である反面、オン抵抗を増加させてしまうことにつながる。

0200

また、ソース用のパッドの数は、第1検討例の半導体装置CP101、第2検討例の半導体装置CP102、第3検討例の半導体装置CP103の順に多くなってしまうが、これは、半導体装置(半導体チップ)をパッケージ化する際に、接続部材(例えば上記金属板MP1〜MP3)をソース用のパッドに接続するときの制約要因になってしまう。このため、配線部M2G103の本数を増やすのは、半導体装置(半導体チップ)のパッケージ化を考慮すると限界がある。すなわち、配線部M2G103の本数を増やすことでゲート抵抗を低減するのは、半導体装置(半導体チップ)のパッケージ化を考慮すると限界がある。換言すれば、半導体装置(半導体チップ)のパッケージ化を考慮すると、配線部M2G103の配置可能な本数が制限され、場合によっては、配線部M2G103を配置できないこともあり得る。

0201

<主要な特徴と効果について>
本実施の形態の半導体装置CPは、半導体基板SUBと、半導体基板SUBの主面のLDMOSFET形成領域LR(第1MISFET形成領域)に形成され、互いに並列に接続される複数の単位LDMOSFET10a(単位MISFET素子)と、を有している。本実施の形態の半導体装置CPは、更に、半導体基板SUB上に形成され、第1配線層(配線M1)と第1配線層(配線M1)よりも上層の第2配線層(配線M2)とを有する配線構造と、半導体基板SUBの裏面に形成された裏面電極BEと、を有している。第1配線層は、上記配線M1に対応し、ソース配線M1S(第1ソース配線)およびゲート配線M1G(第1ゲート配線)を含んでおり、第2配線層は、上記配線M2に対応し、ソース配線M2S(第2ソース配線)およびゲート配線M2G(第2ゲート配線)を含んでいる。ソース配線M1Sおよびゲート配線M1Gのそれぞれの厚み(T1)は、ソース配線M2Sおよびゲート配線M2Gのそれぞれの厚み(T2)よりも小さい(薄い)。

0202

LDMOSFET形成領域LRに形成された複数の単位LDMOSFET10aのそれぞれは、半導体基板SUBに形成されたソース領域(n+型ソース領域SR)およびドレイン領域(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)と、ソース領域とドレイン領域との間の半導体基板SUB上にゲート絶縁膜GIを介して形成されたゲート電極GEと、を有している。LDMOSFET形成領域LRに形成された複数の単位LDMOSFET10aのそれぞれのドレイン領域は、半導体基板SUBの溝TRに埋め込まれた導電性のプラグTLを介して裏面電極BEと電気的に接続されることにより、互いに電気的に接続されている。LDMOSFET形成領域LRに形成された複数の単位LDMOSFET10aのそれぞれのソース領域は、ソース配線M1Sおよびソース配線M2Sを介して互いに電気的に接続されている。LDMOSFET形成領域LRに形成された複数の単位LDMOSFET10aのそれぞれのゲート電極GEは、ゲート配線M1Gを介して互いに電気的に接続され、かつ、ゲート配線M1Gを介してゲート配線M2Gに電気的に接続されている。

0203

本実施の形態の半導体装置の主要な特徴のうちの一つは、半導体基板SUB上に形成された配線構造が、第1配線層(配線M1)と第1配線層(配線M1)よりも上層の第2配線層(配線M2)とを有し、第1配線層(配線M1)は、ソース配線M1Sおよびゲート配線M1Gを含んでおり、第2配線層は、ソース配線M2Sおよびゲート配線M2Gを含んでいることである。

0204

本実施の形態の半導体装置の主要な特徴のうちの他の一つは、ソース配線M1Sおよびゲート配線M1Gのそれぞれの厚み(T1)は、ソース配線M2Sおよびゲート配線M2Gのそれぞれの厚み(T2)よりも小さい(薄い)ことである。

0205

本実施の形態の半導体装置の主要な特徴のうちの更に他の一つは、プラグTLの上方にゲート配線M1G(第1ゲート配線)が延在していることである。

0206

上記第1〜第3検討例の半導体装置CP101,CP102,CP103では、配線層は、1層のみ形成されており、ソース配線M2S100とゲート配線M2G100とが同層に形成されていた。このため、上記第1〜第3検討例の半導体装置CP101,CP102,CP103では、ソース配線とゲート配線とは平面視で重なるようには配置できなかった。

0207

それに対して、本実施の形態では、配線層は、第1配線層(配線M1)と第2配線層(配線M2)とを有している。このため、ゲート配線とソース配線とを平面視で重なるように配置することができる。すなわち、上記第1〜第3検討例では、ソース配線M2S100と平面視で重なる位置には、ゲート配線M2G100を配置できないが、本実施の形態では、ソース配線M2Sおよびゲート配線M2Gよりも下層にソース配線M1Sおよびゲート配線M1Gを設けているため、ソース配線M2Sと平面視で重なる位置にゲート配線M1Gを配置することができる。このため、ソース配線M2Sの下において、ゲート配線M1Gを設けることができ、このゲート配線M1Gを設けた分、ゲート抵抗を低減することができる。

0208

また、配線M1の厚みT1は、配線M2の厚みT2よりも小さく(薄く)、従って、ソース配線M1Sおよびゲート配線M1Gのそれぞれの厚み(T1)は、ソース配線M2Sおよびゲート配線M2Gのそれぞれの厚み(T2)よりも小さい(薄い)。このため、厚みが薄いゲート配線M1Gは、微細加工が可能であり、幅(延在方向に垂直な方向の寸法)を小さくすることが可能である。このため、LDMOSFET形成領域LRにゲート配線M1Gを延在させても、LDMOSFET形成領域LRにゲート配線M2Gを延在させる場合に比べて、LDMOSFET形成領域LRの有効面積が小さくなるのを抑制することができる。

0209

また、ゲート配線M1Gは、ソース配線M2Sよりも下層に配置されているため、LDMOSFET形成領域LRにゲート配線M1Gを延在させても、そのゲート配線M1Gに起因してソース配線M2Sを分割する必要はない。このため、半導体装置(半導体チップ)をパッケージ化する際に、接続部材(例えば上記金属板MP1〜MP3)をソース用のパッドに接続するときの制約に起因して、ソース用のパッドの数、面積あるいは位置に制限があっても、そのような制限にかかわらずに、LDMOSFET形成領域LRにゲート配線M1Gを延在させることができる。つまり、LDMOSFET形成領域LRにおけるゲート配線M1Gのレイアウトが、ソースパッドの数、面積および位置に制限を与え無いですむため、半導体装置(半導体チップ)をパッケージ化することを考慮して、最適な条件(数、面積および位置)でソース用のパッド(PDS)を設けることができる。

0210

また、配線M2の厚みT2は、配線M1の厚みT1よりも大きく(厚く)、従って、ソース配線M2Sおよびゲート配線M2Gのそれぞれの厚み(T2)は、ソース配線M1Sおよびゲート配線M1Gのそれぞれの厚み(T1)よりも大きい(厚い)。このため、下層側のソース配線M1Sおよびゲート配線M1Gについては、微細化が可能なように厚みを薄くしても、ソース配線M2Sおよびゲート配線M2Gについては、厚みを厚くすることにより、ソース配線M2Sおよびゲート配線M2Gを、それぞれソース用のパッドおよびゲート用のパッドとして使用したときに、不具合が生じにくくすることができる。例えば、パッドが薄いと、パッドに接続部材(例えば上記ワイヤWAや金属板MP1〜MP3など)を接続する際に、接続性が低下したり、あるいはパッド(特にソース用のパッド)の下のLDMOSFET素子にダメージを与える懸念があるが、ソース配線M2Sおよびゲート配線M2Gの厚みを厚くすることにより、そのような懸念を払拭することができる。また、ゲート配線M2Gおよびソース配線M2Sの厚みを厚くすることは、ソース抵抗やゲート抵抗の低下につながる。

0211

本実施の形態では、ゲート抵抗を低減するために、LDMOSFET形成領域LRにゲート配線M1Gを延在させているが、そのレイアウトを工夫している。

0212

すなわち、本実施の形態では、プラグTLの上方にゲート配線M1Gが延在している。より特定的には、プラグTLの上方を、ゲート配線M1GがY方向に延在している。

0213

ここで、Y方向は、ゲート電極GEの延在方向である。また、プラグTLは、ドレイン領域を間に挟んで(X方向に)隣り合うゲート電極GEの間を、Y方向に延在している。

0214

本実施の形態では、プラグTLの上方にゲート配線M1Gが延在していることが主要な特徴のうちの一つである。プラグTLの上方にゲート配線M1Gが延在(より特定的にはY方向に延在)していれば、LDMOSFET形成領域LRにおける繰り返しの単位である単位セル10の寸法を大きくすることなく、ゲート配線M1Gを延在(より特定的にはY方向に延在)させることができる。

0215

本実施の形態では、LDMOSFET形成領域LRに形成した複数の単位LDMOSFET10aのそれぞれのドレイン領域は、プラグTLなどを介して裏面電極BEと電気的に接続しており、第1配線層(配線M1)にはドレイン配線(単位LDMOSFET10aのドレインに接続した配線)は設けていない。このため、プラグTLに接続する配線をプラグTLに上に設ける必要はない。そして、第1配線層(配線M1)として、ソース配線M1Sが形成されているが、このソース配線M1SをプラグTL上にまで延ばすのではなく、プラグTL上には、ソース配線M1Sを設けないようにし、しかも、プラグTL上を空きスペースにするのではなく、ゲート配線M1Gを配置する。

0216

上記第1検討例の半導体装置CP101の配線構造を、2つの配線層を有する配線構造に変更する場合、ドレイン配線を形成する必要が無ければ、上記図40の断面と同じ断面において、下層側の配線層と上層側の配線層の両方で、図40のソース配線M2S100のごとく全体にソース配線を形成することが想定される。すなわち、プラグTLの上方には、下層側のソース配線と上層側のソース配線の両方が配置されることが想定される。これは、ゲート抵抗の低減を課題として意識しない場合は、上記図40のソース配線M2S100を、そのまま下層側のソース配線と上層側のソース配線との両方に適用することが想定されるためである。

0217

しかしながら、本発明者は、ゲート抵抗を低減することを考慮しながら、第1配線層(配線M1)と第2配線層(配線M2)とを有する配線構造を適用し、上層側の第2配線層(配線M2)のレイアウトは、上記第1検討例の半導体装置CP101の配線構造を踏襲しつつ、下層側の第1配線層(配線M1)のレイアウトを工夫している。そして、第1配線層において、プラグTLの上方の領域を、ソース配線M1Sの配置領域とはせずに、ゲート配線M1Gの配置領域としている。プラグTLに接続する配線を配置する必要が無いことと、ゲート抵抗の低減が必要なこととに着目して、プラグTLの上方にゲート配線M1Gを延在させることで、LDMOSFET形成領域LRにおける繰り返しの単位である単位セル10の寸法(X方向の寸法)を大きくすることなく、LDMOSFET形成領域LRにゲート配線M1Gを(Y方向に)延在させることができる。

0218

図45は、本発明者が検討した第4検討例の半導体装置の要部断面図であり、上記図8に相当する断面図が示されている。

0219

図45に示される第4検討例の半導体装置では、本実施の形態とは異なり、ゲート配線M1Gは、プラグTLの上方には配置せずに、ソース側に配置し、また、プラグTLの上方にもソース配線M1Sを延在させている。

0220

図45に示される第4検討例の半導体装置の場合、ソース側において、ゲート配線M1GをY方向(図45紙面に垂直な方向がY方向に対応する)に延在させているが、本実施の形態の図8と比べると分かるように、LDMOSFET形成領域LRにおける繰り返しの単位である単位セル10の寸法(X方向の寸法)が、大きくなってしまう。このため、図45に示される第4検討例の半導体装置の場合は、本実施の形態の図8の場合に比べて、LDMOSFET形成領域LRに配置できる単位LDMOSFET10aの数が少なくなってしまい、これは、パワーMISFETのオン時に流れる電流が減少することにつながり、オン抵抗が増加することにつながってしまう。

0221

それに対して、本実施の形態では、ドレイン領域はプラグTLを介して裏面電極BEに電気的に接続しており、ドレイン配線を設ける必要が無いことに着目し、プラグTLの上方にゲート配線M1Gを延在(より特定的にはY方向に延在)させているので、プラグTLの上方に配置されたゲート配線M1Gに起因して単位セル10の寸法が大きくなることはない。

0222

また、本実施の形態では、プラグTLの上方にゲート配線M1Gを延在させているため、プラグTLの上方にソース配線M1Sを配置できない。このため、ソース配線M1Sの面積は、図45に示される第4検討例よりも、図8の本実施の形態の方が小さくなる。しかしながら、ソース配線M1Sは、直上のソース配線M2Sに接続されているため、ソース配線M1Sの面積が縮小しても、ソース抵抗の増加にはつながりにくいため、不利益は生じにくい。

0223

また、本実施の形態では、LDMOSFET形成領域LRの上方において、ゲート配線M1Gは、Y方向に延在する部分とX方向に延在する部分とを一体的に有し、ゲート配線M1GのY方向に延在する部分は、プラグTLの上方をY方向に延在している。別の表現をすると、本実施の形態では、LDMOSFET形成領域LRの上方において、ゲート配線M1Gは、Y方向に延在する複数の配線部とX方向に延在する複数の配線部とが一体的に連結された平面構造を有しており、そのY方向に延在する配線部は、プラグTLの上方をY方向に延在している。

0224

ゲート配線M1Gのうち、プラグTLの上方を延在する部分(より特定的にはY方向に延在する部分)は、その直下にプラグTLが配置されているため、LDMOSFET形成領域LRの有効面積を減少させるようには作用しない。一方、ゲート配線M1Gのうち、X方向に延在する部分は、その直下はLDMOSFETとしては機能しない領域となるため、LDMOSFET形成領域LRの有効面積を減少させるように作用してしまう。しかしながら、上述のように、ゲート配線M1Gの厚みは、ゲート配線M2Gおよびソース配線M2Sの各厚みよりも小さい(薄い)ため、配線幅を小さくすることが可能である。このため、LDMOSFET形成領域LRにおいて、X方向に延在するゲート配線M1Gの幅を小さくすることができるため、X方向に延在するゲート配線M1Gに起因してLDMOSFET形成領域LRの有効面積が減少するのを抑制することができる。

0225

また、ゲート配線M1Gにおいて、X方向に延在する配線部の本数を増やしても、ソース配線M2Sの形状や寸法には影響しない。このため、ソース配線M2Sやソース用のパッドに影響することなく、ゲート配線M1Gにおいて、X方向に延在する配線部の本数を増やすことができる。

0226

また、ゲート配線M1Gの厚みが薄いため、ゲート配線M1Gにおいて、X方向に延在する配線部の幅は、上記図41および図42の第2検討例の配線部M2G103の幅よりも小さく(細く)することができる。このため、LDMOSFET形成領域LRの有効面積と上記LDMOSFET形成領域LR100の有効面積とを同じにする場合には、本実施の形態におけるゲート配線M1GのX方向に延在する配線部の本数を、上記図41および図42の第2検討例の配線部M2G103の本数よりも多くすることができる。このため、本実施の形態と上記図41および図42の第2検討例とを比較した場合、本実施の形態の方が、LDMOSFET形成領域LRの有効面積を確保しながら、LDMOSFET形成領域(LR,LR100)内をX方向に延在するゲート配線(本実施の形態ではゲート配線M1Gに対応し、第2検討例の場合は配線部M2G103に対応する)の本数を多くすることができる。従って、本実施の形態と上記図41および図42の第2検討例とを比較した場合、本実施の形態の方が、LDMOSFET形成領域LRの有効面積を確保しながら、ゲート抵抗をより低減することができると言える。また、本実施の形態の方が、低いゲート抵抗を確保しながら、LDMOSFET形成領域LRの有効面積をより大きくすることができると言える。LDMOSFET形成領域LRの有効面積を大きくすることは、オン時に流れる電流を大きくすることにつながり、オン抵抗の低減につながる。このため、本実施の形態では、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。従って、半導体装置の性能を向上させることができる。

0227

また、本実施の形態では、Y方向に延在する部分のゲート配線M1Gを、ゲート電極GEの上方ではなく、プラグTLの上方に配置しているため、ソース配線M1Sをゲート電極GEの上方にも延在させることができる。このため、Y方向に延在する部分のゲート配線M1Gをゲート電極GEの上方に配置した場合に比べて、Y方向に延在する部分のゲート配線M1GをプラグTLの上方に配置した本実施の形態の方が、ソース配線M1SのX方向の寸法を大きくすることができ、従って、ソース配線M1Sの面積を大きくすることができる。

0228

また、本実施の形態では、Y方向に延在する部分のゲート配線M1Gを、ゲート電極GEの上方ではなく、プラグTLの上方に配置しているため、ソース配線M1Sをソース領域(n+型ソース領域SR)だけでなく、フィールドプレート電極FPにも接続しやすくなる。

0229

すなわち、単位LDMOSFET10aは、ソース領域(n+型ソース領域SR)およびドレイン領域(n型低濃度ドレイン領域DR1およびn+型高濃度ドレイン領域DR2)と、ソース領域とドレイン領域との間の半導体基板SUB上にゲート絶縁膜GIを介して形成されたゲート電極GEとを有しているが、更に、フィールドプレート電極FPを有していることが好ましい。フィールドプレート電極FPを有することにより、単位LDMOSFET10aの耐圧をより向上させることができる。このフィールドプレート電極FPは、ソース領域(n+型ソース領域SR)と同電位にするために、ソース配線M1Sに接続する。本実施の形態のように、Y方向に延在する部分のゲート配線M1GをプラグTLの上方に配置しておけば、ソース領域(n+型ソース領域SR)上からフィールドプレート電極FP上にかけて連続的にソース配線M1Sを延在させることができるようになる。これにより、ソース配線M1Sをソース領域(n+型ソース領域SR)とフィールドプレート電極FPとの両方に容易かつ的確に接続することができるようになる。

0230

本実施の形態では、配線M2(ここではソース配線M2Sおよびゲート配線M2G)の厚みT2は、配線M1(ここではソース配線M1Sおよびゲート配線M1G)の厚みT1よりも大きい(厚い)が、好ましくは、配線M2(ここではソース配線M2Sおよびゲート配線M2G)の厚みT2は、配線M1(ここではソース配線M1Sおよびゲート配線M1G)の厚みT1の2倍以上である。配線M1は配線M2よりも薄いため、配線M1の最小加工寸法は、配線M2の最小加工寸法よりも小さい。

0231

配線M1,M2の各厚みの一例を挙げれば、配線M1の厚みは、0.5μm程度で、配線M2の厚みは、3.5μm程度とすることができる。この場合、配線M1の最小加工寸法は、0.5μm程度で、配線M2の最小加工寸法は、5〜15μm程度となり、配線M1の最小加工寸法は、配線M2の最小加工寸法の1/10以下になる。このため、上記第2検討例と本実施の形態とを比べた場合、仮に本実施の形態におけるゲート配線M1GのX方向に延在する配線部の本数を10本にしたとしても、LDMOSFET形成領域LRの有効面積は、上記第2検討例における上記LDMOSFET形成領域LR100の有効面積と同等以上にすることができる。従って、本実施の形態と上記第1〜第3検討例とを比較した場合、本実施の形態の方が、LDMOSFET形成領域LRの有効面積を確保しながら、ゲート抵抗をより低減することができ、また、低いゲート抵抗を確保しながら、LDMOSFET形成領域LRの有効面積をより大きくすることができると言える。従って、本実施の形態では、ゲート抵抗の低減とオン抵抗の低減とを両立することができる。例えば、本実施の形態および後述の実施の形態2,3と上記第1〜第3検討例とを比較した場合、本実施の形態および後述の実施の形態2,3の方が、LDMOSFET形成領域LRの有効面積を維持しながら、ゲート抵抗を半分程度に低減することができる。

0232

(実施の形態2)
図46および図47は、本実施の形態2の半導体装置(半導体チップ)CPの全体平面図であり、上記実施の形態1の上記図1および図2にそれぞれ対応するものである。図48は、本実施の形態2の半導体装置CPの要部断面図であり、図46のG−G線での断面図が、図48にほぼ対応している。

0233

上記実施の形態1では、上記図2からも分かるように、ゲート配線M2Gは、パッド部M2G2だけでなく、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する配線部M2G1も有していた。半導体装置CPにおいて、主面の大部分がLDMOSFET形成領域LRとなっているため、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在するゲート配線M2Gの配線部M2G1は、半導体装置CPの主面の外周に沿って周回するように延在することになる。

0234

また、ゲート配線M2Gがパッド部M2G2を有し、このゲート配線M2Gのパッド部M2G2が絶縁膜PAのゲート用開口部OPGから露出されて、ゲート用のパッドPDGとなっている点は、上記実施の形態1と本実施の形態2とで共通である。

0235

しかしながら、図47からも分かるように、本実施の形態2では、ゲート配線M2Gは、上記実施の形態1の上記配線部M2G1に相当するものは有していない。すなわち、本実施の形態2では、ゲート配線M2Gは、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在してはいない。従って、本実施の形態2では、ゲート配線M2Gは、半導体装置CPの主面の外周に沿って周回するように延在してはいない。

0236

本実施の形態2では、ゲート配線M2Gのパッド部M2G2の少なくとも一部が、ゲート配線M1Gと平面視で重なっており、その重なり領域において、ゲート配線M2G(パッド部M2G2)が、ゲート配線M2Gのビア部(ゲート用スルーホールTHGを埋める部分)を介してゲート配線M1Gと電気的に接続されている。すなわち、ゲート配線M1Gの一部がゲート配線M2Gのパッド部M2G2と平面視で重なるようにしておき、その重なり領域にゲート用スルーホールTHGを配置することで、ゲート配線M2Gのパッド部とその下に配置されたゲート配線M1Gとを、ゲート配線M2Gのビア部(ゲート用スルーホールTHGを埋める部分)を介して電気的に接続している。つまり、ゲート配線M1Gの一部を、ゲート配線M2Gのパッド部M2G2と平面視で重なる位置にまで延在させ、ゲート配線M2Gのパッド部M2G2とその下に配置されたゲート配線M1Gとを、ゲート配線M2Gのビア部を介して電気的に接続している。

0237

つまり、本実施の形態2では、ゲート配線M2Gについては、LDMOSFET形成領域LRの周囲をLDMOSFET形成領域LRの外周に沿って延在する上記配線部M2G1を省略している。また、本実施の形態2では、ゲート配線M1Gについては、ゲート配線M1Gの一部がゲート配線M2Gのパッド部M2G2と平面視で重なるようにし、ゲート配線M2Gのパッド部M2G2とその直下のゲート配線M1Gとをゲート配線M2Gのビア部を介して電気的に接続している。これ以外については、本実施の形態2の半導体装置CPも、上記実施の形態1の半導体装置CPと基本的には同じ構成を有しているので、ここではその繰り返しの説明は省略する。

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