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技術 スイッチング電源装置

出願人 富士電機株式会社
発明者 菅原敬人
出願日 2016年9月15日 (4年2ヶ月経過) 出願番号 2016-180130
公開日 2018年3月22日 (2年8ヶ月経過) 公開番号 2018-046674
状態 特許登録済
技術分野 DC‐DCコンバータ
主要キーワード 誤差電圧値 電源切替スイッチ チャネル抵抗値 副スイッチング素子 電源切替回路 電圧低下検出信号 補助電源電圧 電圧低下検出回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年3月22日)のものです。
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図面 (8)

課題

解決手段

トランス二次巻線に同期整流用の副スイッチング素子を介して接続された出力回路と、副スイッチング素子に加わる電圧に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路とを備える。特に同期整流制御回路は、副スイッチング素子に加わる電圧値を検出する電圧検出回路と、電圧検出回路の出力に応じて副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、出力回路の直流出力電圧値の低下を検出する電圧低下検出回路と、直流出力電圧値が低下したとき、電圧検出回路およびスイッチ駆動回路の駆動電源を直流出力電圧から補助電源電圧に切り替え電源切替回路とを備える。

概要

背景

様々な電子機器駆動電源として、例えば図4に示すようなスイッチング電源装置1が用いられている。このスイッチング電源装置1は、直流入力電源2にトランス3の一次巻線3aと直列に接続された主スイッチング素子(例えばパワーMOS-FET)4を備える。更にスイッチング電源装置1は、トランス3の二次巻線3bに同期整流用副スイッチング素子(MOS-FET)5が直列に接続され、主スイッチング素子4のオンオフに伴ってトランス3の二次巻線3bに誘起された電圧から直流出力電圧Voutを生成する出力回路6を備えて構成される。

尚、直流入力電源2は、例えば商用交流電源ACを整流するダイオードブリッジ回路DBと、その整流出力電圧平滑化して直流入力電圧Vinを生成する入力コンデンサCinとを備えて構成される。また主スイッチング素子4は、電源制御IC7によりオン・オフ制御されてトランス3の一次巻線3aに流れる電流を制御する。ちなみに電源制御IC7は、トランス3の補助巻線3cに生起された交流電圧を、ダイオードDとコンデンサCとからなる整流平滑回路8によって整流・平滑化した直流出力電圧を駆動電源電圧Vccとして動作する。

ここで主スイッチング素子4は、そのオン動作時に直流入力電源2から与えられる電力エネルギーをトランス3の一次巻線3aに蓄え、その後のオフ動作時にトランス3の一次巻線3aに蓄積された電力エネルギーを放出することで該トランス3の二次巻線3bに交流電圧を誘起する。

ところで同期整流用の副スイッチング素子(MOS-FET)5は、同期整流制御回路9によりオン・オフされるもので、オン時にトランス3の二次巻線3bに誘起された電圧を整流して出力回路6に供給する。出力回路6は、副スイッチング素子(MOS-FET)5を介してトランス3の二次巻線3bから供給される電圧を、出力コンデンサCoutによって平滑化することで直流出力電圧Voutを生成する。

尚、出力回路6の直流出力電圧Voutは、抵抗Ra,Rbによって分圧されて出力電圧値voutとして検出される。誤差電圧検出回路Eは、該誤差電圧検出回路Eが生成する直流出力電圧Voutを規定する為の基準電圧値と、抵抗Ra,Rbによって検出された出力電圧値voutとの誤差電圧値を求める役割を担う。そしてこの誤差電圧値はフォトカプラPCを介して前記電源制御IC7にフィードバックされる。電源制御IC7は、上述した如くフィードバックされる誤差電圧が(0)となるように主スイッチング素子4のオン・オフを制御し、これによって一定の直流出力電圧Voutを生成する。

ここで従来一般的な同期整流制御回路9は、例えば図5に示すように副スイッチング素子MOS-FET5のソースドレイン間電圧Vsdを検出するVD検出回路(電圧検出回路)9aを備える。ちなみにMOS-FET5のソース・ドレイン間電圧Vsdは、ソースが接地されたMOS-FET5のドレイン電圧VDとなる。VD検出回路9aはこのドレイン電圧VDの電圧値を検出することで、MOS-FET5にドレイン電流Idが流れていることを検出する。また同期整流制御回路9は、VD検出回路9aの出力を受けて副スイッチング素子(MOS-FET)5のオン・オフを制御するスイッチ駆動回路9bを備える。

更に同期整流制御回路9は、出力短絡に伴う直流出力電圧Voutの低下を検出する電圧低下検出回路9cを備える。この電圧低下検出回路9cは、直流出力電圧Vout(出力電圧値vout)の電圧低下を検出したとき、その出力信号uvloによりスイッチ駆動回路9bの動作を停止させて副スイッチング素子(MOS-FET)5を強制的にオフさせる。

ここで同期整流用の副スイッチング素子(MOS-FET)5をオン・オフ制御する同期整流制御回路9の役割について今少し詳しく説明する。

主スイッチング素子4がオン状態にある場合には、トランス3の二次巻線3bには電圧が誘起されず、副スイッチング素子(MOS-FET)5は出力コンデンサCoutの充電電圧を受けて逆バイアスされた状態にある。これ故、MOS-FET5のドレインソース間には正の電圧(ドレイン電圧VD)が加わり、後述するように同期整流制御回路9はMOS-FET5のゲート電圧VGをロー・レベルとして該MOS-FET5をオフ状態に保つ。

この状態から主スイッチング素子4がターン・オフすると、トランス3の二次巻線3bに電圧が誘起される。そして二次巻線3bに誘起された電圧によりMOS-FET5にドレイン電流Idが流れ始める。特にこのドレイン電流Idは、MOS-FET5の素子構造由来する該MOS-FET5のボディダイオード寄生ダイオード)5aを介して流れ始める。するとボディダイオード(寄生ダイオード)5aを介して流れるドレイン電流Idによって、ソースが接地されたMOS-FET5のドレイン・ソース間にマイナス(負)のドレイン・ソース間電圧dsが発生する。そしてこのマイナス(負)のドレイン・ソース間電圧Vdsにより、図6に示すようにMOS-FET5のドレイン電圧VDの電圧値がマイナス(負)に変化する。

VD検出回路9aは、このようなマイナス(負)のドレイン電圧VDの値(ドレイン電圧値)を第1の電圧閾値Vth1と比較し、ドレイン電圧VDの絶対値が第1の電圧閾値Vth1の絶対値を上回ったとき、これをMOS-FET5にドレイン電流Idが流れ始めたとして検出する(タイミングt1)。そしてスイッチ駆動回路9bは、このVD検出回路9aの検出出力を受けてMOS-FET5に加えるゲート電圧VGの電圧値をハイ・レベルとし、該MOS-FET5をオン駆動する。この結果、トランス3の二次巻線3bに誘起された電圧により、MOS-FET5を介して出力コンデンサCoutが充電されて平滑化される。

一方、MOS-FET5がオンしている期間、同期整流制御回路9はドレイン電流Idをモニタしている。具体的にはVD検出回路9aにおいてMOS-FET5のドレイン電圧VDの値をモニタし、ドレイン電圧VDの絶対値が第2の電圧閾値Vth2の絶対値|Vth2|(<|Vth1|)を下回ったとき、これをMOS-FET5を介するドレイン電流Idが殆ど流れなくなったとして検出する(タイミングt2)。

そしてスイッチ駆動回路9bは、このVD検出回路9aの検出出力を受けてMOS-FET5に加えるゲート電圧VGをロー・レベルとし、該MOS-FET5をターン・オフさせる。この結果、トランス3の二次巻線3bに誘起されている電圧によりMOS-FET5に流れるドレイン電流Idは、再びMOS-FET5のボディダイオード(寄生ダイオード)5aを介して流れる。

その後、主スイッチング素子4がターン・オンするとMOS-FET5が再び逆バイアスされ、MOS-FET5のドレイン電圧VDの電圧値が再びプラス(正)に変化する。VD検出回路9aは、この状態を主スイッチング素子4のオン動作に伴ってMOS-FET5にドレイン電流Idが流れなくなったとして検出する。この結果、スイッチ駆動回路9bは、MOS-FET5のゲート電圧VGをロー・レベルに保ち、MOS-FET5のオフ状態を継続する。

従って上述した如く構成された同期整流制御回路9によれば、主スイッチング素子4のオン・オフに同期させ、MOS-FET5にドレイン電流Idが流れる期間内においてMOS-FET5をオン・オフすることができる。特に主スイッチング素子4のオン期間とは異なるタイミングで、即ち、トランス3の二次巻線3b側に電力エネルギーが伝達されている期間においてだけMOS-FET5をオンさせることができる。この結果、MOS-FET5のターン・オン時およびターン・オフ時におけるスイッチング損失を軽減しながら、二次巻線3bに誘起された電圧を効率的に整流することが可能となる。

このように構成された同期整流制御回路9については、例えば非特許文献1に詳しく紹介される通りである。

概要

同期整流型のスイッチング電源装置において、出力短絡時に通常動作時と同様に同期整流用の副スイッチング素子をオン・オフしてその発熱破壊を防止する。トランスの二次巻線に同期整流用の副スイッチング素子を介して接続された出力回路と、副スイッチング素子に加わる電圧に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路とを備える。特に同期整流制御回路は、副スイッチング素子に加わる電圧値を検出する電圧検出回路と、電圧検出回路の出力に応じて副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、出力回路の直流出力電圧値の低下を検出する電圧低下検出回路と、直流出力電圧値が低下したとき、電圧検出回路およびスイッチ駆動回路の駆動電源を直流出力電圧から補助電源電圧に切り替え電源切替回路とを備える。

目的

本発明はこのような事情を考慮してなされたもので、その目的は、同期整流型のスイッチング電源装置において、短絡に起因して直流出力電圧が低下した際にも、通常動作時と同様に同期整流用の副スイッチング素子をオン・オフすることができ、同期整流用の副スイッチング素子の発熱・破壊を防止することのできるスイッチング電源装置を提供する

効果

実績

技術文献被引用数
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請求項1

直流入力電源トランス一次巻線を介して接続された主スイッチング素子と、前記トランスの二次巻線副スイッチング素子を介して接続され、前記主スイッチング素子のオンオフに伴って前記トランスの二次巻線に誘起された電圧から直流出力電圧を生成する出力回路と、前記主スイッチング素子がオフのときに前記副スイッチング素子に加わる電圧値に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路とを備え、前記同期整流制御回路は、前記副スイッチング素子に加わる電圧値が閾値電圧を超えたときに電圧検出信号を出力する電圧検出回路と、この電圧検出信号に応じて前記副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、前記副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、前記出力回路が生成した直流出力電圧値の低下を検出して電圧低下検出信号を出力する電圧低下検出回路と、この電圧低下検出信号が出力されたとき、前記電圧検出回路および前記スイッチ駆動回路の駆動電源を前記直流出力電圧から前記補助電源電圧に切り替え電源切替回路とを具備したことを特徴とするスイッチング電源装置

請求項2

前記補助電源回路は蓄電装置を有し、前記副スイッチング素子に加わる電圧値が所定の基準電圧値を超えたとき、該副スイッチング素子に加わる電圧にて前記蓄電装置を充電して補助電源電圧を生成する電流供給回路からなることを特徴とする請求項1に記載のスイッチング電源装置。

請求項3

前記電源切替回路は、前記電圧低下検出信号を受けて前記直流出力電圧または前記補助電源電圧のいずれかを出力する電源切替スイッチを備えたことを特徴とする請求項1に記載のスイッチング電源装置。

請求項4

前記副スイッチング素子は、ソース接地したMOS-FETからなり、前記同期整流制御回路は、前記MOS-FETのソース・ドレイン間電圧を検出して前記MOS-FETのオン・オフを制御することを特徴とする請求項1に記載のスイッチング電源装置。

請求項5

前記同期整流制御回路は、前記MOS-FETのソース・ドレイン間電圧値が第1の電圧閾値を上回ったときに前記MOS-FETをオンにし、前記MOS-FETのソース・ドレイン間電圧値が第2の電圧閾値を下回ったときに前記MOS-FETをオフにして前記トランスの二次巻線に誘起された電圧を整流することを特徴とする請求項4に記載のスイッチング電源装置。

請求項6

前記第1の電圧閾値は、前記MOS-FETにドレイン電流が流れ始めたことを検出する閾値であって、前記第2の電圧閾値は、前記MOS-FETに流れるドレイン電流が(0)となったことを検出する閾値であることを特徴とする請求項5に記載のスイッチング電源装置。

請求項7

前記直流入力電源は、商用交流電源を整流・平滑化して前記トランスの一次巻線に加える直流入力電圧を生成するものであって、前記主スイッチング素子は、オン時に前記直流入力電源から供給される電力エネルギーを前記トランスの一次巻線に蓄えた後、オフ時に前記トランスの一次巻線に蓄えた電力エネルギーを放出して該トランスの二次巻線に電圧を誘起することを特徴とする請求項1に記載のスイッチング電源装置。

技術分野

0001

本発明は、トランス二次巻線誘起される電圧を、例えばMOS-FETからなる同期整流用副スイッチング素子整流して出力回路に供給し、直流出力電圧を生成する同期整流型スイッチング電源装置に関する。

背景技術

0002

様々な電子機器駆動電源として、例えば図4に示すようなスイッチング電源装置1が用いられている。このスイッチング電源装置1は、直流入力電源2にトランス3の一次巻線3aと直列に接続された主スイッチング素子(例えばパワーMOS-FET)4を備える。更にスイッチング電源装置1は、トランス3の二次巻線3bに同期整流用の副スイッチング素子(MOS-FET)5が直列に接続され、主スイッチング素子4のオンオフに伴ってトランス3の二次巻線3bに誘起された電圧から直流出力電圧Voutを生成する出力回路6を備えて構成される。

0003

尚、直流入力電源2は、例えば商用交流電源ACを整流するダイオードブリッジ回路DBと、その整流出力電圧平滑化して直流入力電圧Vinを生成する入力コンデンサCinとを備えて構成される。また主スイッチング素子4は、電源制御IC7によりオン・オフ制御されてトランス3の一次巻線3aに流れる電流を制御する。ちなみに電源制御IC7は、トランス3の補助巻線3cに生起された交流電圧を、ダイオードDとコンデンサCとからなる整流平滑回路8によって整流・平滑化した直流出力電圧を駆動電源電圧Vccとして動作する。

0004

ここで主スイッチング素子4は、そのオン動作時に直流入力電源2から与えられる電力エネルギーをトランス3の一次巻線3aに蓄え、その後のオフ動作時にトランス3の一次巻線3aに蓄積された電力エネルギーを放出することで該トランス3の二次巻線3bに交流電圧を誘起する。

0005

ところで同期整流用の副スイッチング素子(MOS-FET)5は、同期整流制御回路9によりオン・オフされるもので、オン時にトランス3の二次巻線3bに誘起された電圧を整流して出力回路6に供給する。出力回路6は、副スイッチング素子(MOS-FET)5を介してトランス3の二次巻線3bから供給される電圧を、出力コンデンサCoutによって平滑化することで直流出力電圧Voutを生成する。

0006

尚、出力回路6の直流出力電圧Voutは、抵抗Ra,Rbによって分圧されて出力電圧値voutとして検出される。誤差電圧検出回路Eは、該誤差電圧検出回路Eが生成する直流出力電圧Voutを規定する為の基準電圧値と、抵抗Ra,Rbによって検出された出力電圧値voutとの誤差電圧値を求める役割を担う。そしてこの誤差電圧値はフォトカプラPCを介して前記電源制御IC7にフィードバックされる。電源制御IC7は、上述した如くフィードバックされる誤差電圧が(0)となるように主スイッチング素子4のオン・オフを制御し、これによって一定の直流出力電圧Voutを生成する。

0007

ここで従来一般的な同期整流制御回路9は、例えば図5に示すように副スイッチング素子MOS-FET5のソースドレイン間電圧Vsdを検出するVD検出回路(電圧検出回路)9aを備える。ちなみにMOS-FET5のソース・ドレイン間電圧Vsdは、ソースが接地されたMOS-FET5のドレイン電圧VDとなる。VD検出回路9aはこのドレイン電圧VDの電圧値を検出することで、MOS-FET5にドレイン電流Idが流れていることを検出する。また同期整流制御回路9は、VD検出回路9aの出力を受けて副スイッチング素子(MOS-FET)5のオン・オフを制御するスイッチ駆動回路9bを備える。

0008

更に同期整流制御回路9は、出力短絡に伴う直流出力電圧Voutの低下を検出する電圧低下検出回路9cを備える。この電圧低下検出回路9cは、直流出力電圧Vout(出力電圧値vout)の電圧低下を検出したとき、その出力信号uvloによりスイッチ駆動回路9bの動作を停止させて副スイッチング素子(MOS-FET)5を強制的にオフさせる。

0009

ここで同期整流用の副スイッチング素子(MOS-FET)5をオン・オフ制御する同期整流制御回路9の役割について今少し詳しく説明する。

0010

主スイッチング素子4がオン状態にある場合には、トランス3の二次巻線3bには電圧が誘起されず、副スイッチング素子(MOS-FET)5は出力コンデンサCoutの充電電圧を受けて逆バイアスされた状態にある。これ故、MOS-FET5のドレインソース間には正の電圧(ドレイン電圧VD)が加わり、後述するように同期整流制御回路9はMOS-FET5のゲート電圧VGをロー・レベルとして該MOS-FET5をオフ状態に保つ。

0011

この状態から主スイッチング素子4がターン・オフすると、トランス3の二次巻線3bに電圧が誘起される。そして二次巻線3bに誘起された電圧によりMOS-FET5にドレイン電流Idが流れ始める。特にこのドレイン電流Idは、MOS-FET5の素子構造由来する該MOS-FET5のボディダイオード寄生ダイオード)5aを介して流れ始める。するとボディダイオード(寄生ダイオード)5aを介して流れるドレイン電流Idによって、ソースが接地されたMOS-FET5のドレイン・ソース間にマイナス(負)のドレイン・ソース間電圧dsが発生する。そしてこのマイナス(負)のドレイン・ソース間電圧Vdsにより、図6に示すようにMOS-FET5のドレイン電圧VDの電圧値がマイナス(負)に変化する。

0012

VD検出回路9aは、このようなマイナス(負)のドレイン電圧VDの値(ドレイン電圧値)を第1の電圧閾値Vth1と比較し、ドレイン電圧VDの絶対値が第1の電圧閾値Vth1の絶対値を上回ったとき、これをMOS-FET5にドレイン電流Idが流れ始めたとして検出する(タイミングt1)。そしてスイッチ駆動回路9bは、このVD検出回路9aの検出出力を受けてMOS-FET5に加えるゲート電圧VGの電圧値をハイ・レベルとし、該MOS-FET5をオン駆動する。この結果、トランス3の二次巻線3bに誘起された電圧により、MOS-FET5を介して出力コンデンサCoutが充電されて平滑化される。

0013

一方、MOS-FET5がオンしている期間、同期整流制御回路9はドレイン電流Idをモニタしている。具体的にはVD検出回路9aにおいてMOS-FET5のドレイン電圧VDの値をモニタし、ドレイン電圧VDの絶対値が第2の電圧閾値Vth2の絶対値|Vth2|(<|Vth1|)を下回ったとき、これをMOS-FET5を介するドレイン電流Idが殆ど流れなくなったとして検出する(タイミングt2)。

0014

そしてスイッチ駆動回路9bは、このVD検出回路9aの検出出力を受けてMOS-FET5に加えるゲート電圧VGをロー・レベルとし、該MOS-FET5をターン・オフさせる。この結果、トランス3の二次巻線3bに誘起されている電圧によりMOS-FET5に流れるドレイン電流Idは、再びMOS-FET5のボディダイオード(寄生ダイオード)5aを介して流れる。

0015

その後、主スイッチング素子4がターン・オンするとMOS-FET5が再び逆バイアスされ、MOS-FET5のドレイン電圧VDの電圧値が再びプラス(正)に変化する。VD検出回路9aは、この状態を主スイッチング素子4のオン動作に伴ってMOS-FET5にドレイン電流Idが流れなくなったとして検出する。この結果、スイッチ駆動回路9bは、MOS-FET5のゲート電圧VGをロー・レベルに保ち、MOS-FET5のオフ状態を継続する。

0016

従って上述した如く構成された同期整流制御回路9によれば、主スイッチング素子4のオン・オフに同期させ、MOS-FET5にドレイン電流Idが流れる期間内においてMOS-FET5をオン・オフすることができる。特に主スイッチング素子4のオン期間とは異なるタイミングで、即ち、トランス3の二次巻線3b側に電力エネルギーが伝達されている期間においてだけMOS-FET5をオンさせることができる。この結果、MOS-FET5のターン・オン時およびターン・オフ時におけるスイッチング損失を軽減しながら、二次巻線3bに誘起された電圧を効率的に整流することが可能となる。

0017

このように構成された同期整流制御回路9については、例えば非特許文献1に詳しく紹介される通りである。

先行技術

0018

DIODES社 ZXGD3104N8データシート2015年11月

発明が解決しようとする課題

0019

ところで同期整流制御回路9におけるVD検出回路9aおよびスイッチ駆動回路9bは、図5に示すように、例えば同期整流制御回路9に加えられる直流出力電圧Voutを駆動電源電圧Vccとして動作する。また同期整流制御回路9は、前述したように図示しない負荷側の短絡(出力短絡)に起因する過電流からスイッチング電源装置1を保護する為の電圧低下検出回路9cを備えている。この電圧低下検出回路9cは、直流出力電圧Voutの異常な低下を検出して前記スイッチ駆動回路9bの動作を停止させ、これによってMOS-FET5を強制的にオフする。

0020

しかしながら出力短絡に起因して同期整流制御回路9の駆動電源Vccが消失すると、主スイッチング素子4がオン・オフしているにも拘わらず、例えば図7に示すようにゲート電圧VGがロー・レベルに保たれてMOS-FET5をオンすることができない事態が発生する。すると主スイッチング素子4がオフし、これに伴ってトランス3の二次巻線3bに電圧が誘起されても、ドレイン電流IdがMOS-FET5のボディダイオード(寄生ダイオード)5aを介して流れ続けることになる。

0021

ちなみにボディダイオード(寄生ダイオード)5aの抵抗値は、MOS-FET5のオン抵抗値チャネル抵抗値)よりも遥かに大きい。従って主スイッチング素子4のオフ時においてドレイン電流Idがボディダイオード(寄生ダイオード)5aを介して流れ続けるとMOS-FET5での導通抵抗が大きくなる。この結果、ボディダイオード(寄生ダイオード)5aを介して流れ続けるドレイン電流IdによってMOS-FET5が発熱し、最悪の場合にはMOS-FET5が熱破壊するという問題がある。

0022

本発明はこのような事情を考慮してなされたもので、その目的は、同期整流型のスイッチング電源装置において、短絡に起因して直流出力電圧が低下した際にも、通常動作時と同様に同期整流用の副スイッチング素子をオン・オフすることができ、同期整流用の副スイッチング素子の発熱・破壊を防止することのできるスイッチング電源装置を提供することにある。

課題を解決するための手段

0023

本発明に係るスイッチング電源装置は、
直流入力電源にトランスの一次巻線を介して接続された主スイッチング素子と、
前記トランスの二次巻線に同期整流用の副スイッチング素子を介して接続され、前記主スイッチング素子のオン・オフに伴って前記トランスの二次巻線に誘起された電圧から直流出力電圧を生成する出力回路と、
前記主スイッチング素子がオフのときに前記副スイッチング素子に加わる電圧値に応じて該副スイッチング素子をオン・オフ制御する同期整流制御回路と
を備えた同期整流型のスイッチング電源装置に係る。

0024

特に上述した目的を達成するべく本発明に係るスイッチング電源装置は、前記同期整流制御回路を
前記副スイッチング素子に加わる電圧値が閾値電圧を超えたときに電圧検出信号を出力する電圧検出回路と、
この電圧検出信号に応じて前記副スイッチング素子をオン・オフ駆動するスイッチ駆動回路と、
前記副スイッチング素子に加わる電圧から補助電源電圧を生成する補助電源回路と、
前記出力回路が生成した直流出力電圧値の低下を検出して電圧低下検出信号を出力する電圧低下検出回路と、
この電圧低下検出信号が出力されたとき、前記電圧検出回路および前記スイッチ駆動回路の駆動電源を前記直流出力電圧から前記補助電源電圧に切り替え電源切替回路とを備えた構成にしたことを特徴としている。

0025

好ましくは前記補助電源回路は、例えば前記副スイッチング素子に加わる電圧値が所定の基準電圧値を超えたとき、該副スイッチング素子に加わる電圧にて蓄電装置を充電して補助電源電圧を生成する電流供給回路として実現される。また前記電源切替回路は、例えば電圧低下検出信号を受けて前記直流出力電圧または前記補助電源電圧のいずれかを出力する電源切替スイッチを備えて構成される。

0026

ちなみに前記副スイッチング素子は、例えばソースを接地したMOS-FETからなり、前記同期整流制御回路は、前記MOS-FETのソース・ドレイン間電圧を検出して前記MOS-FETのオン・オフを制御するように構成される。具体的には前記同期整流制御回路は、前記MOS-FETのソース・ドレイン間電圧値が第1の電圧閾値を上回ったときに前記MOS-FETをオンにし、前記MOS-FETのソース・ドレイン間電圧値が第2の電圧閾値を下回ったときに前記MOS-FETをオフにすることで、前記トランスの二次巻線に誘起された電圧を整流して前記出力回路に供給するように構成される。

0027

尚、前記第1の電圧閾値は、前記MOS-FETにドレイン電流が流れ始めたことを検出する閾値であって、前記第2の電圧閾値は、前記MOS-FETに流れるドレイン電流が零(0)となったことを検出する閾値である。

0028

ここで前記直流入力電源は、商用交流電源を整流・平滑化して前記トランスの一次巻線に加える直流入力電圧を生成するものからなり、前記主スイッチング素子は、オン時に前記直流入力電源から供給される電力エネルギーを前記トランスの一次巻線に蓄えた後、オフ時に前記トランスの一次巻線に蓄えた電力エネルギーを放出して該トランスの二次巻線に電圧を誘起する役割を担う。

発明の効果

0029

上記構成のスイッチング電源装置によれば、負荷側の出力短絡に起因して直流出力電圧が低下した場合には、同期整流制御回路の主体部をなす電圧検出回路およびスイッチ駆動回路の駆動電源が、前記直流出力電圧から前記補助電源電圧に切り替えられる。この結果、直流出力電圧の低下による短絡検出時においても、通常動作時と同様に同期整流制御回路を動作させて副スイッチング素子(MOS-FET)をオン・オフすることができる。

0030

従って出力短絡に起因して直流出力電圧が低下した場合であっても、主スイッチング素子のオフ期間において副スイッチング素子(MOS-FET)を確実にオン・オフすることができる。故に副スイッチング素子(MOS-FET)のボディダイオード(寄生ダイオード)を介してドレイン電流Idが流れ続けると言う事態を回避することができる。従って副スイッチング素子(MOS-FET)の不本意導通損失の増大を確実に防ぐことが可能となる。

0031

しかも本発明によれば副スイッチング素子(MOS-FET)のドレイン電圧を利用することで補助電源電圧を容易に生成することができ、また電源切替回路を用いて直流出力電圧と補助電源電圧とを切り替えるだけなので、その構成が簡単である等の効果が奏せられる。

図面の簡単な説明

0032

本発明の一実施形態に係る同期整流型のスイッチング電源装置の全体構成を示す図。
図1に示すスイッチング電源装置における同期整流制御回路の構成例を示す図。
図2に示す同期整流制御回路の動作を示すタイミング図。
従来の同期整流型のスイッチング電源装置の一例を示す概略構成図。
図4に示すスイッチング電源装置における同期整流制御回路の構成例を示す図。
図5に示す同期整流制御回路における通常動作時の動作形態を示すタイミング図。
図5に示す同期整流制御回路における出力短絡時の動作形態を示すタイミング図。

実施例

0033

以下、図面を参照して本発明に係る同期整流型のスイッチング電源装置について説明する。

0034

図1は本発明の一実施形態に係るスイッチング電源装置10の全体構成を示す図であり、図2図1に示すスイッチング電源装置10において特徴的な構成を有する同期整流制御回路9の構成例を示す図である。尚、図4に示した従来のスイッチング電源装置1、および図5に示した従来の同期整流制御回路9と同じ構成部分には同一符号を付し、その説明を省略する。

0035

本発明の一実施形態に係るスイッチング電源装置10が特徴とするところは、図2に例示するように同期整流制御回路9に、前述したVD検出回路9a、スイッチ駆動回路9b、および電圧低下検出回路9cに加えて、補助電源回路としての電流供給回路9dと、電源切替回路9eとを設けた点にある。

0036

電流供給回路9dは、MOS-FET(副スイッチング素子)5のドレイン電圧VDの電圧値と所定の基準電圧値Vrefとを比較する比較器11を備える。そして電流供給回路9dは、ドレイン電圧VDの値(ドレイン電圧値)が基準電圧値Vrefを超えるとき、比較器11の出力にて電流スイッチ12としてのMOS-FETをオンすることで、ドレイン電圧VDを用いて同期整流制御回路9に外付けされた蓄電装置のコンデンサC1を充電する。補助電源回路としての電流供給回路9dは、コンデンサC1の充電電圧として補助電源電圧Vcc2を生成する。

0037

一方、電源切替回路9eは電圧低下検出回路9cの出力(電圧低下検出信号)を受け、反転回路15を介して相補的にオン・オフされる第1および第2の電源スイッチ13,14からなる電源切替スイッチを備える。これらの第1および第2の電源スイッチ13,14は、例えばMOS-FETからなる。第1の電源スイッチ13は、電圧低下検出回路9cの出力電圧がロー・レベルであるとき、つまり直流出力電圧Vout(Vcc)の低下が検出されていない通常動作時にオンされる。これによってVD検出回路9aおよびスイッチ駆動回路9bには、その駆動電源電圧vddとして直流出力電圧Vout(Vcc)が供給される。

0038

これに対して出力短絡に起因して直流出力電圧Voutが低下し、これに伴って電圧低下検出回路9cの出力電圧がハイ・レベルに変化すると、第1の電源スイッチ13に替わって第2の電源スイッチ14がオンされる。そしてVD検出回路9aおよびスイッチ駆動回路9bには、その駆動電源電圧vddとして直流出力電圧Voutに代えてコンデンサC1に蓄えられた補助電源電圧Vcc2が供給される。

0039

従って図3にタイミングt3として示すようにMOS-FET5のオフ期間において出力短絡に起因して直流出力電圧Vout(Vcc)の電圧値が低下すると、タイミングt4に示すようにVD検出回路9aおよびスイッチ駆動回路9bには直流出力電圧Voutに代えて補助電源電圧Vcc2が供給される。故にVD検出回路9aおよびスイッチ駆動回路9bは、補助電源電圧Vcc2を受けてその動作を継続する。この結果、通常動作時と同様にMOS-FET5に流れるドレイン電流Idの電流が減少した時点でMOS-FET5がオフされる。故に、出力短絡が生じた状態において主スイッチング素子4がオンしても、前述したようにMOS-FET5のボディダイオード(寄生ダイオード)5aを介してドレイン電流Idが流れ続けることがなくなる。

0040

従ってMOS-FET5のボディダイオード(寄生ダイオード)5aを介して流れ続けるドレイン電流IdによってMOS-FET5が発熱し、最悪の場合にはMOS-FET5が熱破壊するという不具合を効果的に防ぐことが可能となる。

0041

しかも上述した同期整流制御回路9は、電流供給回路9dを用いて補助電源電圧Vcc2を生成すると共に、直流出力電圧Voutの電圧低下時にVD検出回路9aおよびスイッチ駆動回路9bの駆動電圧vddを直流出力電圧Vout(Vcc)から補助電源電圧Vcc2に切り替える電源切替回路9eを備えるという簡易な構成である。そしてこの構成により、出力短絡が検出された際、主スイッチング素子4がオンした状態においてもMOS-FET5を継続的にオン・オフすることができる。

0042

従って出力短絡時にMOS-FET5のボディダイオード(寄生ダイオード)5aを介してドレイン電流Idが流れ続けると言う不具合を確実に防止することをできる。故にボディダイオード(寄生ダイオード)5aに流れるドレイン電流IdによってMOS-FET5が発熱し、熱破壊に至る虞を未然に防ぐことが可能であり、その実用的利点が多大である。

0043

尚、本発明は上述した実施形態に限定されるものではない。例えば補助電源電圧Vcc2を生成する補助電源回路としては、前述した電流供給回路9dに代えて、電池を組み込むようにしても良い。また主スイッチング素子4をオン・オフ駆動する電源制御ICについては、従来より種々提唱されている制御方式のものを適宜採用可能であり、主スイッチング素子4としてIGBTを用いても良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

0044

1,10スイッチング電源装置
2直流入力電源
3トランス
3a一次巻線
3b二次巻線
3c補助巻線
4主スイッチング素子(パワーMOS-FET)
5副スイッチング素子(MOS-FET)
6出力回路
7電源制御IC
8整流平滑回路
9同期整流制御回路
9a VD検出回路(電圧検出回路)
9bスイッチ駆動回路
9c電圧低下検出回路
9d電流供給回路(補助電源回路)
9e電源切替回路
11比較器
12電流スイッチ(MOS-FET)
13,14電源スイッチ(MOS-FET)
15 反転回路

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