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図面 (20)

課題

半導体装置の製造方法において、検査パターン検出精度を向上する。

解決手段

半導体装置の製造方法は、検査パターン形成領域CPRに基準パターンBPを形成する工程、半導体基板上に第1マスク層を形成するとともに、検査パターン形成領域に検査パターンCP1を形成する工程、基準パターンに対する検査パターンCP1の第1ずれ量を測定する工程、を有する。さらに、第1マスク層を用いて半導体基板にイオン注入する工程、第1マスク層および検査パターンCP1を除去した後、半導体基板上に第2マスク層を形成するとともに、検査パターン形成領域に検査パターンCP2を形成する工程、基準パターンに対する検査パターンCP2の第2ずれ量を測定する工程、を有する。そして、平面視にて、検査パターンCP2は、検査パターンCP1より大きく、検査パターンCP1が形成されていた領域の全域を覆う。

概要

背景

半導体装置の製造工程には、導体膜または絶縁膜を所望の形状に加工するため、あるいは、半導体基板等に不純物イオン注入する際のマスク層を形成するために多数回のリソグラフィ工程が含まれている。リソグラフィ工程では、例えば、縮小投影露光法等を用いて、マスクまたはレチクル(以下、マスクと総称する)上に形成されたマスクパターンを、半導体基板上に形成されたフォトレジスト層転写する。この転写工程では、半導体基板上に形成された位置決め用マークパターンを検出し、それにマスクを位置合せ(位置決め)した後、露光処理を実施する。次に、露光処理を施したフォトレジスト層に現像処理およびベーク処理を実施することにより、マスクパターンと等しいパターンを有するフォトレジストマスクが完成する。そして、このフォトレジストマスクを用いて、導体膜または絶縁膜等の加工、または、不純物イオン注入が実施される。

しかしながら、フォトレジストマスク形成に際して、半導体基板に形成されている下地層に対するマスクの重ね合わせずれが発生するため、フォトレジストマスクを形成するフォトレジスト層で検査パターンを同時に形成し、下地層で形成された被合わせ層(被合わせマーク)に対する検査パターンの重ね合わせずれ量を測定している。

特開2005−150251号公報(特許文献1)は、アライメントマーク部(上記のマークパターン)の改良に関する。

特開2000−292905号公報(特許文献2)は、マークパターンおよび重ね合わせずれ検査パターンの改良に関する。

概要

半導体装置の製造方法において、検査パターンの検出精度を向上する。半導体装置の製造方法は、検査パターン形成領域CPRに基準パターンBPを形成する工程、半導体基板上に第1マスク層を形成するとともに、検査パターン形成領域に検査パターンCP1を形成する工程、基準パターンに対する検査パターンCP1の第1ずれ量を測定する工程、を有する。さらに、第1マスク層を用いて半導体基板にイオン注入する工程、第1マスク層および検査パターンCP1を除去した後、半導体基板上に第2マスク層を形成するとともに、検査パターン形成領域に検査パターンCP2を形成する工程、基準パターンに対する検査パターンCP2の第2ずれ量を測定する工程、を有する。そして、平面視にて、検査パターンCP2は、検査パターンCP1より大きく、検査パターンCP1が形成されていた領域の全域を覆う。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

(a)その主面に、MISFET形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、(b)前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記MISFET形成領域には、前記素子分離膜で囲まれた第1活性領域および第2活性領域を、前記検査パターン形成領域には、第1領域に前記素子分離膜からなる基準パターンを形成する工程、(c)前記MISFET形成領域において、前記第1活性領域を覆い、かつ、前記第2活性領域を露出する第1フォトレジスト層からなる第1マスク層を形成し、前記検査パターン形成領域において、前記第1領域以外の第2領域を覆い、かつ、前記第1領域以外の第3領域を露出する前記第1フォトレジスト層からなる第1検査パターンを形成する工程、(d)前記基準パターンに対する、前記第1検査パターンの第1ずれ量を測定する工程、(e)前記MISFET形成領域において、前記第1マスク層から露出した前記第2活性領域に第1不純物イオン注入し、前記検査パターン形成領域において、前記第1検査パターンから露出した前記第3領域に前記第1不純物をイオン注入する工程、(f)前記第1マスク層および前記第1検査パターンを除去する工程、(g)前記MISFET形成領域において、前記第2活性領域を覆い、かつ、前記第1活性領域を露出する第2フォトレジスト層からなる第2マスク層を形成し、前記検査パターン形成領域において、前記第2領域および前記第3領域を覆い、かつ、前記第1領域を露出する前記第2フォトレジスト層からなる第2検査パターンを形成する工程、(h)前記基準パターンに対する、前記第2検査パターンの第2ずれ量を測定する工程、を有し、平面視にて、前記第2検査パターンは、前記第1検査パターンが形成されていた前記第2領域の全域を覆い、前記第2領域から連続して前記第3領域に延在している、半導体装置の製造方法。

請求項2

請求項1に記載の半導体装置の製造方法において、前記(e)工程において、前記第1不純物のドーズ量は、1×1015cm−2以上である、半導体装置の製造方法。

請求項3

請求項1に記載の半導体装置の製造方法において、前記(h)工程の後に、さらに、(i)前記MISFET形成領域において、前記第2マスク層から露出した前記第1活性領域に第2不純物をイオン注入し、前記検査パターン形成領域において、前記第2検査パターンから露出した前記第3領域に前記第2不純物をイオン注入する工程、を有する、半導体装置の製造方法。

請求項4

請求項1に記載の半導体装置の製造方法において、前記第1検査パターンおよび前記第2検査パターンは、額縁形状を有し、前記第2検査パターンの額縁幅は、前記第1検査パターンの額縁幅よりも大きい、半導体装置の製造方法。

請求項5

請求項4に記載の半導体装置の製造方法において、前記基準パターンは、額縁形状を有する、半導体装置の製造方法。

請求項6

請求項5に記載の半導体装置の製造方法において、前記第1検査パターンおよび前記第2検査パターンは、前記基準パターンの内側に配置される、半導体装置の製造方法。

請求項7

請求項5に記載の半導体装置の製造方法において、前記第1検査パターンおよび前記第2検査パターンは、前記基準パターンの外側に配置される、半導体装置の製造方法。

請求項8

請求項4に記載の半導体装置の製造方法において、前記基準パターン、前記第1検査パターンおよび前記第2検査パターンは、それぞれ、角部に切り欠きを有する額縁形状を有する、半導体装置の製造方法。

請求項9

請求項8に記載の半導体装置の製造方法において、前記第1検査パターンおよび前記第2検査パターンは、前記基準パターンの内側に配置される、半導体装置の製造方法。

請求項10

請求項8に記載の半導体装置の製造方法において、前記第1検査パターンおよび前記第2検査パターンは、前記基準パターンの外側に配置される、半導体装置の製造方法。

請求項11

(a)その主面に、MISFET形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、(b)前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記MISFET形成領域には、前記素子分離膜で囲まれた第1活性領域および第2活性領域を、前記検査パターン形成領域には、第1領域に前記素子分離膜からなる基準パターンを形成する工程、(c)前記半導体基板の前記主面上にポリシリコン膜堆積する工程、(d)前記MISFET形成領域において、前記ポリシリコン膜上に、前記第1活性領域を覆い、かつ、前記第2活性領域を露出する第1フォトレジスト層からなる第1マスク層を形成し、前記検査パターン形成領域において、前記ポリシリコン膜上に、前記第1領域以外の第2領域を覆い、かつ、前記第1領域以外の第3領域を露出する前記第1フォトレジスト層からなる第1検査パターンを形成する工程、(e)前記基準パターンに対する、前記第1検査パターンの第1ずれ量を測定する工程、(f)前記MISFET形成領域において、前記第1マスク層から露出した前記第2活性領域上の前記ポリシリコン膜に第1不純物をイオン注入し、前記検査パターン形成領域において、前記第3領域上の前記ポリシリコン膜に前記第1不純物をイオン注入する工程、(g)前記第1マスク層および前記第1検査パターンを除去する工程、(h)前記MISFET形成領域において、前記ポリシリコン膜上に、前記第2活性領域を覆い、かつ、前記第1活性領域を露出する第2フォトレジスト層からなる第2マスク層を形成し、前記検査パターン形成領域において、前記ポリシリコン膜上に、前記第2領域および前記第3領域を覆い、かつ、前記第1領域を露出する前記第2フォトレジスト層からなる第2検査パターンを形成する工程、(i)前記基準パターンに対する、前記第2検査パターンの第2ずれ量を測定する工程、を有し、平面視にて、前記第2検査パターンは、前記第1検査パターンが形成されていた前記第2領域の全域を覆い、前記第2領域から連続して前記第3領域に延在している、半導体装置の製造方法。

請求項12

請求項11に記載の半導体装置の製造方法において、前記(f)工程において、前記第1不純物のドーズ量は、1×1015cm−2以上である、半導体装置の製造方法。

請求項13

請求項11に記載の半導体装置の製造方法において、前記(i)工程の後に、さらに、(j)前記MISFET形成領域において、前記第2マスク層から露出した前記第1活性領域上の前記ポリシリコン膜に第2不純物をイオン注入し、前記検査パターン形成領域において、前記第3領域上の前記ポリシリコン膜に前記第2不純物をイオン注入する工程、を有し、前記第2不純物の導電型は、前記第1不純物とは反対の導電型である、半導体装置の製造方法。

請求項14

(a)その主面に、第1MISFET形成領域と、第2MISFET形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、(b)前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記第1MISFET形成領域には、前記素子分離膜で囲まれた第1活性領域を、前記第2MISFET形成領域には、前記素子分離膜で囲まれた第2活性領域を、前記検査パターン形成領域には、第1領域に前記素子分離膜からなる基準パターンを形成する工程、(c)前記第1活性領域の前記主面上に第1ゲート絶縁膜を介して第1ゲート電極を、前記第2活性領域の前記主面上に第2ゲート絶縁膜を介して第2ゲート電極を、形成する工程、(d)前記第1MISFET形成領域を覆い、かつ、前記第2MISFET形成領域を露出する第1フォトレジスト層からなる第1マスク層を形成し、前記検査パターン形成領域において、前記第1領域以外の第2領域を覆い、かつ、前記第1領域以外の第3領域を露出する前記第1フォトレジスト層からなる第1検査パターンを形成する工程、(e)前記基準パターンに対する、前記第1検査パターンの第1ずれ量を測定する工程、(f)前記第1マスク層から露出した前記第2活性領域に第1不純物をイオン注入し、前記検査パターン形成領域において、前記第1検査パターンから露出した前記第3領域に前記第1不純物をイオン注入する工程、(g)前記第1マスク層および前記第1検査パターンを除去する工程、(h)前記第2MISFET形成領域を覆い、かつ、前記第1MISFET形成領域を露出する第2フォトレジスト層からなる第2マスク層を形成し、前記検査パターン形成領域において、前記第2領域および前記第3領域を覆い、かつ、前記第1領域を露出する前記第2フォトレジスト層からなる第2検査パターンを形成する工程、(i)前記基準パターンに対する、前記第2検査パターンの第2ずれ量を測定する工程、(j)前記第2マスク層から露出した前記第1活性領域に第2不純物をイオン注入する工程、を有し、平面視にて、前記第2検査パターンは、前記第1検査パターンが形成されていた前記第2領域の全域を覆い、前記第2領域から連続して前記第3領域に延在している、半導体装置の製造方法。

請求項15

請求項14に記載の半導体装置の製造方法において、前記(f)工程において、前記第1不純物のドーズ量は、1×1015cm−2以上である、半導体装置の製造方法。

請求項16

請求項14に記載の半導体装置の製造方法において、前記(c)工程と前記(d)工程との間に、さらに、(k)前記第1ゲート電極および前記第2ゲート電極の側壁上に側壁絶縁膜を形成する工程、を有する、半導体装置の製造方法。

請求項17

請求項14に記載の半導体装置の製造方法において、前記第2不純物の導電型は、前記第1不純物とは反対の導電型である、半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置の製造方法に関し、特に、イオン注入のためのリソグラフィ工程におけるマスクの重ね合わせずれ検査パターンを有する半導体装置の製造方法に適用して有効な技術に関する。

背景技術

0002

半導体装置の製造工程には、導体膜または絶縁膜を所望の形状に加工するため、あるいは、半導体基板等に不純物をイオン注入する際のマスク層を形成するために多数回のリソグラフィ工程が含まれている。リソグラフィ工程では、例えば、縮小投影露光法等を用いて、マスクまたはレチクル(以下、マスクと総称する)上に形成されたマスクパターンを、半導体基板上に形成されたフォトレジスト層転写する。この転写工程では、半導体基板上に形成された位置決め用マークパターンを検出し、それにマスクを位置合せ(位置決め)した後、露光処理を実施する。次に、露光処理を施したフォトレジスト層に現像処理およびベーク処理を実施することにより、マスクパターンと等しいパターンを有するフォトレジストマスクが完成する。そして、このフォトレジストマスクを用いて、導体膜または絶縁膜等の加工、または、不純物イオン注入が実施される。

0003

しかしながら、フォトレジストマスク形成に際して、半導体基板に形成されている下地層に対するマスクの重ね合わせずれが発生するため、フォトレジストマスクを形成するフォトレジスト層で検査パターンを同時に形成し、下地層で形成された被合わせ層(被合わせマーク)に対する検査パターンの重ね合わせずれ量を測定している。

0004

特開2005−150251号公報(特許文献1)は、アライメントマーク部(上記のマークパターン)の改良に関する。

0005

特開2000−292905号公報(特許文献2)は、マークパターンおよび重ね合わせずれ検査パターンの改良に関する。

先行技術

0006

特開2005−150251号公報
特開2000−292905号公報

発明が解決しようとする課題

0007

前述の検査パターンは、半導体装置の動作に直接関係するものではないので、スクライブ領域に配置されるのが一般的である。しかし、検査パターンは、多数のリソグラフィ工程毎に設ける必要があり、各リソグラフィ工程で、複数の検査パターンをスクライブ領域に配置している。その為、検査パターンの数が膨大となり、スクライブ領域の面積が増大するという問題が有る。

0008

このような問題の対策として、イオン注入用のマスク層を形成するための複数層のリソグラフィ工程で形成される複数の検査パターンを同じ位置に配置している。つまり、先行する第1イオン注入工程の第1検査パターンと、後続の第2イオン注入工程の第2検査パターンと、を同じ位置に配置する手法を取っている。なぜなら、第1イオン注入工程が完了すると、第1検査パターンは除去されるため、同じ位置に、第2検査パターンを形成することが可能となる。

0009

スクライブ領域には、検査パターン以外にも膨大な数の素子特性検査用素子等が配置されており、上記手法で、検査パターンの数を減少させることは、半導体装置の小型化に有効である。

0010

一方、半導体装置の微細化により、前述の重ね合わせずれ量に対する許容範囲が狭くなっている。それに伴い、検査パターンの重ね合わせずれ量の測定において、検査パターンの検出精度の向上が必須となっている。

0011

しかしながら、上記手法において、第2検査パターンの検出の際に、第1検査パターンが形成されていた領域に存在する第1検査パターン跡が影響し、第2検査パターンの検出精度が低下するという課題が、本願発明者の検討により認識された。

0012

半導体装置の製造方法において、検査パターンの検出精度の向上が求められている。

0013

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0014

一実施の形態による半導体装置の製造方法は、検査パターン形成領域に基準パターンを形成する工程、半導体基板上に第1マスク層を形成するとともに、検査パターン形成領域に第1検査パターンを形成する工程、基準パターンに対する第1検査パターンの第1ずれ量を測定する工程、を有する。さらに、第1マスク層を用いて半導体基板にイオン注入する工程、第1マスク層および第1検査パターンを除去した後、半導体基板上に第2マスク層を形成するとともに、検査パターン形成領域に第2検査パターンを形成する工程、基準パターンに対する第2検査パターンの第2ずれ量を測定する工程、を有する。そして、平面視にて、第2検査パターンは、第1検査パターンより大きく、第1検査パターンが形成されていた領域の全域を覆う。

発明の効果

0015

一実施の形態によれば、半導体装置の製造方法において、検査パターンの検出精度を向上することができる。

図面の簡単な説明

0016

一実施の形態における半導体装置の平面図である。
一実施の形態における半導体装置の製造工程を示すプロセスフロー図である。
一実施の形態における半導体装置の製造工程中の断面図である。
図3に続く半導体装置の製造工程中の断面図である。
図4に続く半導体装置の製造工程中の断面図である。
図5に続く半導体装置の製造工程中の断面図である。
図6に続く半導体装置の製造工程中の断面図である。
図7に続く半導体装置の製造工程中の断面図である。
図8に続く半導体装置の製造工程中の断面図である。
図9に続く半導体装置の製造工程中の断面図である。
図10に続く半導体装置の製造工程中の断面図である。
図11に続く半導体装置の製造工程中の断面図である。
一実施の形態における半導体装置の検査パターン形成領域の平面図である。
一実施の形態における半導体装置の検査パターン形成領域の平面図である。
(a)一実施の形態における半導体装置の製造工程中の検査パターン形成領域の平面図である。(b)D−D線に沿う光強度を示す図面である。
一実施の形態における半導体装置の検査パターン形成領域の平面図である。
一実施の形態における半導体装置の製造工程の一部であるプロセスフロー図である。
変形例1における検査パターン形成領域の平面図である。
変形例2における検査パターン形成領域の平面図である。
変形例3における検査パターン形成領域の平面図である。
変形例4における検査パターン形成領域の平面図である。
変形例5における検査パターン形成領域の平面図である。
変形例6における検査パターン形成領域の平面図である。
(a)検討例である半導体装置の製造工程中の検査パターン形成領域の平面図である。(b)A−A線に沿う光強度を示す図面である。
(a)図24に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。(b)B−B線に沿う光強度を示す図面である。
図25のB−B線に沿う断面図である。
(a)図25に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。(b)C−C線に沿う光強度を示す図面である。

実施例

0017

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

0018

また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

0019

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

0020

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

0021

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

0022

(実施の形態)
<半導体装置の構造>
図1は、本実施の形態の半導体装置の平面図である。図1に示すように、半導体装置SDは、平面視にて、矩形正方形または長方形)の半導体基板1からなる。半導体基板1の主面1aは、その中央部に配置された回路ブロック領域CBと、回路ブロック領域CBの周囲に配置された複数の外部接続端子ETと、回路ブロック領域CBおよび外部接続端子ETを囲むように、半導体基板1の端部に配置されたスクライブ領域(ダイシング領域)SRと、を有する。

0023

回路ブロック領域CBには、ロジック回路またはメモリ回路等が形成されており、これらの回路は、nチャネル型MISFETQNおよびpチャネル型MISFETQPにより構成されている。nチャネル型MISFETQNは、その周囲を素子分離膜STIで囲まれた活性領域ACT内に形成されており、ゲート電極GN、n型半導体領域からなるソース領域S、および、n型半導体領域からなるドレイン領域Dを有している。また、pチャネル型MISFETQPは、その周囲を素子分離膜STIで囲まれた活性領域ACT内に形成されており、ゲート電極GP、p型半導体領域からなるソース領域S、および、p型半導体領域からなるドレイン領域Dを有している。回路ブロック領域CBには、複数のpチャネル型MISFETQPおよびnチャネル型MISFETQNが形成されている。

0024

複数の外部接続端子ETは、回路ブロック領域CBと半導体基板1の辺との間に配置されており、各辺に沿って複数の外部接続端子ETが直線状に配列されている。本実施の形態では、外部接続端子ETは、各辺に沿って2列に千鳥配列されているが、これに限定されるものではない。外部接続端子ETは、回路ブロック領域CB内のロジック回路またはメモリ回路等に接続されている。

0025

外部接続端子ETの列の外側に位置するスクライブ領域SRには、複数の検査パターン形成領域CPRが配置されている。検査パターン形成領域CPRは、半導体基板1の各辺(4辺)にそれぞれ配置されている。

0026

<半導体装置の製造方法>
本実施の形態の半導体装置の製造方法について説明する前に、本願発明者の検討例について説明する。図24(a)は、検討例である半導体装置の製造工程中の検査パターン形成領域の平面図である。図24(b)は、図24(a)のA−A線に沿う光強度を示す図面である。図25(a)は、図24に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。図25(b)は、図25(a)のB−B線に沿う光強度を示す図面である。図26は、図25(a)のB−B線に沿う断面図である。図27(a)は、図25に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。図27(b)は、図27(a)のC−C線に沿う光強度を示す図面である。図24(b)、図25(b)および図27(b)は、基準パターンBP、検査パターンCPJ1およびCPJ2、ならびに、検査パターン跡TCPJ1を光学顕微鏡画像認識した際の光強度を示しており、例えば、上側が明るく、下側が暗い

0027

図24(a)、図25(a)および図27(a)は、イオン注入用のマスク層の合わせずれ量を検出するための検査パターン形成領域CPRの平面図である。1つの検査パターン形成領域CPRに、順に、検査パターンCPJ1およびCPJ2が形成される。そして、検査パターン形成領域CPRは、半導体基板1の各辺(4辺)にそれぞれ配置されているので、4辺に配置された検査パターン形成領域CPRに、同時に、検査パターンCPJ1およびCPJ2が形成される。以下、その中の1つの検査パターン形成領域CPRについて説明する。

0028

図24(a)には、検査パターン形成領域CPRに形成された基準パターン(被合わせ層)BPと検査パターン(合わせ層)CPJ1を示している。基準パターン(被合わせ層)BPは、半導体基板1の主面1aに形成した溝に酸化シリコン膜等の絶縁膜を埋め込んだ素子分離膜STIで構成されている。基準パターンBPは、平面視にて、例えば、額縁形状を有する。検査パターン(合わせ層)CPJ1は、半導体基板1の主面1a上に形成されたフォトレジスト層からなり、平面視にて、額縁形状を有する。検査パターンCPJ1のサイズは、基準パターンBPのサイズよりも小さく、検査パターンCPJ1は、基準パターンBPの内側に配置されている。

0029

図24(b)に示すように光強度は、単結晶シリコンからなる半導体基板1の主面1a、検査パターンCPJ1を構成するフォトレジスト層、基準パターンBPを構成する素子分離膜STIの順に小さく(暗く)なっている。ただし、光強度は、一例であり、半導体基板1、基準パターンBP、および、検査パターンCPJ1等の光強度(明暗)の関係は限定的なものではなく、例えば、逆になっても良い。

0030

図24(a)および図24(b)は、半導体基板1の主面1aにp型またはn型の不純物をイオン注入する前の状態を示している。

0031

次に、図25(a)および図25(b)は、イオン注入後であり、検査パターンCPJ1を除去した状態を示している。図26は、図25(a)のB−B線に沿う断面図である。図26に示すように、検査パターンCPJ1および基準パターンBP(素子分離膜STI)以外の半導体基板1の主面1aには、不純物注入領域IRが形成されている。例えば、イオン注入された不純物のドーズ量が1×1015cm−2以上の場合、不純物注入領域IRは、アモルファス層となっている。一方、検査パターンCPJ1で覆われていた主面1aは、単結晶シリコン層のままである。その為、図25(a)に示すように、検査パターンCPJ1が存在していた領域に検査パターン跡TCPJ1が観察された。

0032

図25(b)に示すように、アモルファス層となった不純物注入領域IRの光学定数(例えば、屈折率消衰係数)が、単結晶シリコン層の光学定数と異なるため、不純物注入領域IRの光強度が上昇し、相対的に、単結晶シリコンのまま残った検査パターン跡TCPJ1が暗く見えている。

0033

図27(a)は、フォトレジスト層からなる検査パターンCPJ2を形成した状態を示している。検査パターンCPJ2は、検査パターンCPJ1と等しいサイズで、等しい位置に形成するが、合わせずれが発生した場合、検査パターンCPJ2が、検査パターン跡TCPJ1に対してずれた位置に形成される。図27(a)に示すように、検査パターンCPJ2は、検査パターン跡TCPJ1に対して、斜め左上にずれて形成されている。したがって、検査パターンCPJ2の右側および下側には、検査パターン跡TCPJ1が露出している。

0034

図27(a)のC−C線に沿う光強度を見ると、図27(b)に示すように、検査パターンCPJ2の右側で、検査パターン跡TCPJ1の影響を受けて光強度が低下し、例えば、検査パターンCPJ2の幅を、実際よりも広く検出してしまうという現象が確認された。つまり、検査パターンCPJ2の誤検出が発生し、検査パターンCPJ2の検出精度が低下していることが確認された。

0035

また、特に、不純物注入領域IRが形成されるイオン注入のドーズ量が1×1015cm−2より高い場合に、検査パターン跡TCPJ1が確認され、検査パターンCPJ2の誤検出の頻度が高く、ドーズ量が1×1015cm−2より低い場合には、誤検出の頻度が低いことが判明した。

0036

以下で説明する本実施の形態の半導体装置の製造方法は、検査パターンの誤検出を防止し、検査パターンの検出精度を向上させるものである。

0037

図2は、本実施の形態における半導体装置の製造工程を示すプロセスフロー図である。図3から図12は、本実施の形態における半導体装置の製造工程中の断面図である。図13は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図14は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図15(a)は、本実施の形態における半導体装置の製造工程中の検査パターン形成領域の平面図である。図15(b)は、図15(a)のD−D線に沿う光強度を示す図面である。図16は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図17は、本実施の形態における半導体装置の製造工程の一部であるプロセスフロー図である。なお、図13では、2つの検査パターンCP1およびCP2のサイズまたは位置関係を明確にするために、2つの検査パターンCP1およびCP2を1つの図面に示している。同様に、図14および図16では、4つの検査パターンCP3、CP4、CP5およびCP6のサイズまたは位置関係を明確にするために、4つの検査パターンCP3、CP4、CP5およびCP6を1つの図面に示している。また、図14は、基準パターンBPに対して、検査パターンCP3、CP4、CP5およびCP6の合わせずれが無い場合を示しており、図16は、基準パターンBPに対して、検査パターンCP3、CP4、CP5およびCP6が、紙面の斜め左上方向に合わせずれが発生した場合の例を示している。

0038

図2から図17を用いて、nチャネル型MISFETQN、pチャネル型MISFETQP、基準パターンおよび検査パターンの製造方法を説明する。なお、nチャネル型MISFET形成領域NTRにはnチャネル型MISFETQNが、pチャネル型MISFET形成領域PTRにはpチャネル型MISFETQPが、検査パターン形成領域CPRには検査パターンが、それぞれ、形成される。

0039

図2に示す「半導体基板1準備」工程(S1)および「素子分離膜STI形成」工程(S2)を実施する。

0040

先ず、図3に示すように、ホウ素(B)などのp型不純物を導入した単結晶シリコンよりなる半導体基板1を準備する。このとき、半導体基板1は、略円板形状をした半導体ウエハの状態になっている。次に、半導体基板1の主面1aに素子分離膜STIを形成する。フォトリソグラフィ技術およびエッチング技術を使用して、半導体基板1の主面1aに素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板1上に酸化シリコン膜等の絶縁膜を形成し、その後、化学的機械的研磨法(CMP;chemical mechanical polishing)により、半導体基板1上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜等の絶縁膜を埋め込んだ素子分離膜(素子分離領域)STIを形成することができる。

0041

素子分離膜STIの形成により、nチャネル型MISFET形成領域NTR、pチャネル型MISFET形成領域PTRおよび検査パターン形成領域CPRに、素子分離膜STIで周囲を囲まれた活性領域ACTが形成される。

0042

検査パターン形成領域CPRにおいては、素子分離膜STIは、平面視において、図13図14図15(a)および図16に示すように矩形の額縁形状(フレーム形状)を有する基準パターン(被合わせ層)BPとなる。

0043

次に、素子分離領域STIで分離された活性領域ACTに不純物を導入してウェルを形成する。例えば、活性領域ACTのうちnチャネル型MISFET形成領域NTRには、p型ウェルPWLを形成し、pチャネル型MISFET形成領域PTRには、n型ウェルNWLを形成する。p型ウェルPWLは、例えばホウ素などのp型不純物をイオン注入法により半導体基板1に導入することで形成される。同様に、n型ウェルNWLは、例えばリン(P)や砒素(As)などのn型不純物をイオン注入法により半導体基板1に導入することで形成される。

0044

本実施の形態では、検査パターン形成領域CPRには、p型ウェルPWLおよびn型ウェルNWLのどちらも形成しない例とするが、どちらか一方を形成しても良い。

0045

次に、図2に示す「ゲート絶縁膜GOX形成」工程(S3)および「ポリシリコン膜PF形成」工程(S4)を実施する。

0046

図4に示すように、半導体基板1上にゲート絶縁膜GOXを形成する。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成され、例えば、半導体基板1の主面1aを熱酸化して形成する。ただし、ゲート絶縁膜GOXは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜GOXを酸窒化シリコン膜(SiON)としてもよい。また、ゲート絶縁膜GOXは、例えば酸化シリコン膜より誘電率の高い高誘電体膜から形成してもよい。例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜(HfO2膜)が使用されるが、酸化ハフニウム膜に変えて、HfAlO膜ハフニウムアルミネート膜)、HfON膜ハフニウムオキシナイトライド膜)、HfSiO膜ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル酸化ニオブ酸化チタン酸化ジルコニウム酸化ランタン酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。

0047

また、nチャネル型MISFET形成領域NTRのゲート絶縁膜GOXを、pチャネル型MISFET形成領域PTRのゲート絶縁膜GOXとは、異なる膜厚、異なる膜質、または、異なる膜厚および膜質としても良い。

0048

次に、ゲート絶縁膜GOX上にポリシリコン膜(シリコン膜)PFを形成する。ポリシリコン膜PFは、例えば、CVD法を使用して形成することができる。このとき形成されるポリシリコン膜PFは多結晶状態のシリコン膜から形成されている。

0049

次に、図2に示す「ゲート電極用不純物イオン注入」工程(S5)を実施する。「ゲート電極用不純物イオン注入」工程(S5)は、ポリシリコン膜PFに、n型不純物およびp型不純物をイオン注入する際に用いるフォトレジスト層PR1およびPR2を形成する2つのフォトリソグラフィ工程を含んでいる。

0050

図5に示すように、pチャネル型MISFET形成領域PTRを覆い、nチャネル型MISFET形成領域NTRを露出するフォトレジスト層PR1を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR1からなる検査パターン(合わせ層)CP1を形成する。そして、フォトレジスト層PR1をマスクとして、フォトレジスト層PR1から露出したポリシリコン膜PFにn型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量1〜5×1015cm−2でイオン注入する。つまり、nチャネル型MISFET形成領域NTRのポリシリコン膜、および、検査パターン形成領域CPRにおいて、検査パターンCP1から露出したポリシリコン膜PFに、不純物注入領域が形成される。そして、不純物注入領域には、アモルファスシリコン層が形成され、n型不純物が注入されていない領域には、多結晶シリコン層が残っている。

0051

ここで、n型不純物のイオン注入を実施する前に、図17に示すように、検査パターンCP1を用いて、基準パターンBPに対する検査パターンCP1の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、n型不純物の「イオン注入」工程(S25)を実施する。ただし、ずれ量が許容範囲より大きい場合は、「フォトレジスト層PR1および検査パターンCP1の除去」工程(S24)を実施した後、再度、「フォトレジスト層PR1形成および検査パターンCP1の形成」工程(S22)、「ずれ量測定」工程(S23)を実施する。このように、ずれ量が許容範囲以下となるまで、フォトレジスト層PR1除去、フォトレジスト層PR1形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR1および検査パターンCP1の除去」工程(S26)を実施する。なお、図17プロセスフローは、上記以外のイオン注入工程でも同様に実施するため、フォトレジスト層PR(n)、検査パターン(n)と表記している。

0052

また、図13に示すように、検査パターン形成領域CPRに形成された検査パターンCP1は、矩形の額縁形状(フレーム形状)を有している。そして、図17に示す「ずれ量測定」工程(S23)は、例えば、光学顕微鏡を用いて、基準パターンBPおよび検査パターンCP1を画像認識し、基準パターンBPの中心点C0に対する、検査パターンCP1の中心点C1のずれ量を測定する。なお、図13では、次の工程で形成される検査パターンCP2も、併せて図示している。

0053

次に、図6に示すように、nチャネル型MISFET形成領域NTRを覆い、pチャネル型MISFET形成領域PTRを露出するフォトレジスト層PR2を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR2からなる検査パターン(合わせ層)CP2を形成する。そして、フォトレジスト層PR2をマスクとして、フォトレジスト層PR2から露出したポリシリコン膜PFにp型不純物、例えば、ボロンイオンを、ドーズ量1〜5×1015cm−2でイオン注入する。つまり、p型不純物は、pチャネル型MISFET形成領域PTRのポリシリコン膜PF、および、検査パターン形成領域CPRにおいて、検査パターンCP2から露出したポリシリコン膜PFに注入され、そこには、不純物注入領域が形成される。

0054

ここで、p型不純物のイオン注入を実施する前に、図17に示すように、検査パターンCP2を用いて、基準パターンBPに対する検査パターンCP2の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、p型不純物の「イオン注入」工程(S25)を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層PR2除去、フォトレジスト層PR2形成およびずれ量測定を繰り返し実施する。さらに、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR2および検査パターンCP2の除去」工程(S26)を実施する。

0055

また、検査パターンCP2は、図13に示すように、矩形の額縁形状(フレーム形状)を有する。図17に示す「ずれ量測定」工程(S23)は、例えば、基準パターンBPの中心点C0に対する、検査パターンCP2の中心点C2のずれ量を測定する。ここで、図13に示すように、検査パターンCP2は、検査パターンCP1が形成されていた領域を完全に覆っていることが肝要である。検査パターンCP1は、検査パターンCP2の形成前に除去されているが、前述のように、検査パターンCP1が形成されていた領域が、検査パターン跡TCP1として、画像認識されてしまう。もし、検査パターンCP2の周囲に検査パターン跡TCP1が露出していると、露出した検査パターン跡TCP1と検査パターンCP2の両方を検査パターンCP2として画像認識してしまうため、検査パターンCP2の中心点C2を誤検出してしまう。

0056

したがって、図6および13に示すように、平面視にて、検査パターンCP2を、検査パターンCP1よりも大きく、検査パターンCP2で検査パターン跡TCP1を完全に覆い隠せる構造とすることが肝要である。つまり、検査パターンCP2は、検査パターンCP1が形成されていた領域の全域を覆い、そこから連続的に、検査パターンCP1から露出していた領域(n型不純物の注入領域)にまで延在するパターン(平面形状および断面形状)を有する。したがって、少なくとも、検査パターンCP2の額縁部分の幅(額縁幅と呼ぶ)W2は、全周にわたって、検査パターンCP1の額縁幅W1より大きくする必要がある(W2>W1)。また、フォトリソグラフィ工程におけるフォトレジスト層PR1のマスク合わせ余裕α1,フォトレジスト層PR2のマスク合わせ余裕α2とすると、検査パターンCP1およびCP2ともに、基準パターンBPに対して位置合せするため、検査パターンCP2の額縁幅W2は、検査パターンCP1の額縁幅W1より2α以上大きくすることが肝要である(W2≧W1+α1+α2)。

0057

このように、検査パターンCP2を検査パターンCP1よりも大きくし、検査パターンCP2で検査パターン跡TCP1を完全に覆い隠す構造としたことで、検査パターンCP2の誤検出を防止でき、検査パターンCP2の検出精度を向上できる。その結果、誤検出に起因するフォトレジスト層PR2の再形成を防止できるため、製造コスト、製造時間を低減できる。

0058

なお、n型不純物のイオン注入工程がp型不純物のイオン注入工程より先行する例で説明したが、その順序は逆でも良い。その場合、p型不純物のイオン注入工程で検査パターンCP1を、n型不純物のイオン注入工程で検査パターンCP2を用いることとなる。

0059

次に、図2に示す「ゲート電極GN,GP加工」工程(S6)を実施する。

0060

図7に示すように、ポリシリコン膜PFをパターニングすることにより、nチャネル型MISFET形成領域NTRにおいて、半導体基板1の主面1a上に、ゲート絶縁膜GOXを介してゲート電極GNを形成し、pチャネル型MISFET形成領域PTRにおいて、半導体基板1の主面1a上に、ゲート絶縁膜GOXを介してゲート電極GPを形成する。なお、この工程において、検査パターン形成領域CPRのポリシリコン膜PFおよびゲート絶縁膜GOXは除去され、半導体基板1の主面1aが露出する。

0061

次に、図2に示す「半導体領域EXN用イオン注入」工程(S7)を実施する。

0062

図8に示すように、pチャネル型MISFET形成領域PTRを覆い、nチャネル型MISFET形成領域NTRを露出するフォトレジスト層PR3を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR3からなる検査パターン(合わせ層)CP3を形成する。そして、フォトレジスト層PR3をマスクとして、フォトレジスト層PR3から露出した半導体基板1の主面1aにn型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量1〜5×1015cm−2でイオン注入し、半導体領域EXNを形成する。半導体領域EXNは、ゲート電極GNおよび素子分離膜STIが存在しない半導体基板1の主面1aに、ゲート電極GNおよび素子分離膜STIに対して自己整合的に形成される。ただし、半導体領域EXNは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。

0063

n型不純物は、nチャネル型MISFET形成領域NTR、および、検査パターン形成領域CPRの検査パターンCP3から露出した領域において、半導体基板1に注入される。そして、nチャネル型MISFET形成領域NTRおよび検査パターン形成領域CPRにおいて、n型不純物が注入された領域では、単結晶シリコンからなる半導体基板1の主面1aがアモルファス化し、アモルファスシリコン層が形成される。フォトレジスト層PR3で覆われ、n型不純物が注入されない領域では、単結晶シリコン層が残っている。つまり、検査パターン形成領域CPRにおいて、検査パターンCP3で覆われた領域は、単結晶シリコンであり、検査パターンCP3から露出した領域には、アモルファス層が形成される。

0064

ここで、n型不純物のイオン注入を実施する前に、図17に示すように、フォトレジスト層PR3で形成された検査パターンCP3を用いて、基準パターンBPに対する検査パターンCP3の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、n型不純物の「イオン注入」工程(S25)を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層PR3除去、フォトレジスト層PR3形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR3および検査パターンCP3の除去」工程(S26)を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層PR3および検査パターンCP3を、アッシング処理により除去する。そして、後続のイオン注入工程でも、図17に示す流れが実施される。

0065

検査パターンCP3は、図14に示すように、矩形の額縁形状(フレーム形状)を有しており、さらに、額縁幅W3を有する。ここで、前述のポリシリコン膜PFは除去されているので、検査パターンCP3は、単結晶シリコンからなる半導体基板1の主面1a上に形成される。したがって、例えば、検査パターンCP2に対する、検査パターンCP3のサイズまたは位置は、特に、気にする必要はなく、検査パターンCP3が、基準パターンBPからずれた位置に配置され、基準パターンBPに重なっていなければ充分である。

0066

次に、図2に示す「半導体領域EXP用イオン注入」工程(S8)を実施する。

0067

図9に示すように、nチャネル型MISFET形成領域NTRを覆い、pチャネル型MISFET形成領域PTRを露出するフォトレジスト層PR4を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR4からなる検査パターン(合わせ層)CP4を形成する。そして、フォトレジスト層PR4をマスクとして、フォトレジスト層PR4から露出した半導体基板1の主面1aにp型不純物、例えば、ボロンイオンを、ドーズ量1〜5×1015cm−2でイオン注入し、半導体領域EXPを形成する。半導体領域EXPは、ゲート電極GPおよび素子分離膜STIが存在しない半導体基板1の主面1aに、ゲート電極GPおよび素子分離膜STIに対して自己整合的に形成される。検査パターン形成領域CPRでは、検査パターンCP4から露出した領域に半導体領域EXPが形成される。ただし、半導体領域EXPは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域CPRでは、半導体領域EXPまたはEXNには、アモルファスシリコン層が形成されている。そして、検査パターンCP4の下部であって、半導体領域EXPまたはEXNのいずれも形成されていない領域、つまり、検査パターン跡TCP3(言い換えると、検査パターンCP3が形成されていた領域)には、単結晶シリコンからなる半導体基板1の主面1aが残っている。

0068

ここで、p型不純物のイオン注入を実施する前に、図17に示すように、検査パターンCP4を用いて、基準パターンBPに対する検査パターンCP4の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、p型不純物の「イオン注入」工程(S25)を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層PR4除去、フォトレジスト層PR4形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR4および検査パターンCP4の除去」工程(S26)を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層PR4および検査パターンCP4を、アッシング処理により除去する。つまり、検査パターンCP4の「ずれ量測定」工程(S23)を実施する際には、半導体領域EXNのみが形成されており、半導体領域EXPは形成されていない。

0069

検査パターンCP4は、図14に示すように、矩形の額縁形状(フレーム形状)を有しており、さらに、額縁幅W4を有する。検査パターンCP4の額縁幅W4は、検査パターンCP3の額縁幅W3よりも広く、検査パターン跡TCP3の全域を覆っている。前述の半導体領域EXN用イオン注入工程が完了後、フォトレジスト層PR3および検査パターンCP3は、除去されているが、半導体基板1の主面1aには、検査パターン跡TCP3が形成されている。その為、半導体領域EXP用イオン注入工程において、フォトレジスト層PR4および検査パターンCP4を形成し、検査パターンCP4の「ずれ量測定」工程(S23)を実施する際に、検査パターンCP4が検査パターン跡TCP3の全域を覆っていることが肝要である。つまり、検査パターンCP4の検査パターンCP3に対する関係は、前述の検査パターンCP2の検査パターンCP1に対する関係と同様にすることが肝要である。

0070

図15(a)は、半導体領域EXP用イオン注入工程における、検査パターン形成領域CPRに形成された基準パターンBPおよび検査パターンCP4を示す平面図であり、図15(b)は、図15(a)のD−D線に沿う光強度を示している。図15(a)に示すように、検査パターン跡TCP3の全域が検査パターンCP4で覆われており、検査パターンCP4の内側に入っている。つまり、検査パターンCP4の周囲(外側)に検査パターン跡TCP3が露出することが無いので、図15(b)に示すように、検査パターンCP4の「ずれ量測定」工程(S23)において、図15(a)に示す検査パターンCP4の内側および外側の辺を正確に検出することができ、検査パターンCP4の誤検出を防止することができる。

0071

なお、半導体領域EXN用イオン注入工程を半導体領域EXP用イオン注入工程の後に実施することもできる。その場合、半導体領域EXP用イオン注入工程で検査パターンCP3を、半導体領域EXN用イオン注入工程で検査パターンCP4を用いることとなる。

0072

次に、図2に示す「側壁絶縁膜W形成」工程(S9)を実施する。

0073

図10に示すようにゲート電極GNおよびGPの側壁上に、それぞれ、側壁絶縁膜SWを形成する。例えば、酸化シリコン膜等の絶縁膜を、ゲート電極GNおよびGPの上面および側面を覆うように、半導体基板1の主面1a上に堆積した後、絶縁膜に異方性ドライエッチングを施すことにより、ゲート電極GNおよびGPの側壁上に、側壁絶縁膜SWを形成する。側壁絶縁膜SWは、酸化シリコン膜以外に、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造、または、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との3層構造としても良い。なお、検査パターン形成領域CPRには、側壁絶縁膜SWは形成されていない。

0074

次に、図2に示す「半導体領域NH用イオン注入」工程(S10)を実施する。

0075

図11に示すように、pチャネル型MISFET形成領域PTRを覆い、nチャネル型MISFET形成領域NTRを露出するフォトレジスト層PR5を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR5からなる検査パターン(合わせ層)CP5を形成する。そして、フォトレジスト層PR5をマスクとして、フォトレジスト層PR5から露出した半導体基板1の主面1aにn型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量1〜5×1015cm−2でイオン注入し、半導体領域NHを形成する。半導体領域NHは、ゲート電極GN、側壁絶縁膜SWおよび素子分離膜STIが存在しない半導体基板1の主面1aに、ゲート電極GN、側壁絶縁膜SWおよび素子分離膜STIに対して自己整合的に形成される。検査パターン形成領域CPRでは、検査パターンCP5から露出した領域に半導体領域NHが形成される。ただし、半導体領域NHは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域CPRでは、半導体領域EXP、EXNまたはNHには、アモルファスシリコン層が形成され、検査パターンCP5の下部であって、半導体領域EXP、EXNまたはNHのいずれも形成されていない領域には、単結晶シリコンからなる半導体基板1の主面1aが残っている。

0076

ここで、n型不純物のイオン注入を実施する前に、図17に示すように、検査パターンCP5を用いて、基準パターンBPに対する検査パターンCP5の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、n型不純物の「イオン注入」工程(S25)を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層PR5除去、フォトレジスト層PR5形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR5および検査パターンCP5の除去」工程(S26)を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層PR5および検査パターンCP5を、アッシング処理により除去する。

0077

検査パターンCP5は、図14に示すように、矩形の額縁形状(フレーム形状)を有しており、さらに、額縁幅W5を有する。検査パターンCP5の額縁幅W5は、検査パターンCP4の額縁幅W4よりも広く、検査パターン跡TCP4の全域を覆っている。前述の半導体領域EXP用イオン注入工程が完了後、フォトレジスト層PR4および検査パターンCP4は、除去されているが、半導体基板1の主面1aには、検査パターン跡TCP4が形成されている。その為、半導体領域NH用イオン注入工程において、フォトレジスト層PR5および検査パターンCP5を形成し、検査パターンCP5の「ずれ量測定」工程(S23)を実施する際に、検査パターンCP5が検査パターン跡TCP4の全域を覆っていることが肝要である。さらに、検査パターンCP5は、検査パターン跡TCP3およびTCP4の全域を覆っていることが肝要である。検査パターンCP5の検査パターンCP4に対する関係は、前述の検査パターンCP2の検査パターンCP1に対する関係と同様にすることが肝要である。

0078

次に、図2に示す「半導体領域PH用イオン注入」工程(S11)を実施する。

0079

図12に示すように、nチャネル型MISFET形成領域NTRを覆い、pチャネル型MISFET形成領域PTRを露出するフォトレジスト層PR6を形成する。この時、検査パターン形成領域CPRには、フォトレジスト層PR6からなる検査パターン(合わせ層)CP6を形成する。そして、フォトレジスト層PR6をマスクとして、フォトレジスト層PR6から露出した半導体基板1の主面1aにn型不純物、例えば、ボロンイオンを、ドーズ量1〜5×1015cm−2でイオン注入し、半導体領域PHを形成する。半導体領域PHは、ゲート電極GP、側壁絶縁膜SWおよび素子分離膜STIが存在しない半導体基板1の主面1aに、ゲート電極GP、側壁絶縁膜SWおよび素子分離膜STIに対して自己整合的に形成される。検査パターン形成領域CPRでは、検査パターンCP6から露出した領域に半導体領域PHが形成される。ただし、半導体領域PHは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域CPRでは、半導体領域EXP、EXN、NHまたはPHには、アモルファスシリコン層が形成され、検査パターンCP6の下部であって、半導体領域EXP、EXN、NHまたはPHのいずれも形成されていない領域には、単結晶シリコンからなる半導体基板1の主面1aが残っている。

0080

ここで、p型不純物のイオン注入を実施する前に、図17に示すように、検査パターンCP6を用いて、基準パターンBPに対する検査パターンCP6の「ずれ量測定」工程(S23)を実施し、そのずれ量が所定の許容範囲以下であれば、p型不純物の「イオン注入」工程(S25)を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層PR6除去、フォトレジスト層PR6形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程(S25)を完了した後、「フォトレジスト層PR6および検査パターンCP6の除去」工程(S26)を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層PR6および検査パターンCP6を、アッシング処理により除去する。

0081

検査パターンCP6は、図14に示すように、矩形の額縁形状(フレーム形状)を有しており、さらに、額縁幅W6を有する。検査パターンCP6の額縁幅W6は、検査パターンCP5の額縁幅W5よりも広く、検査パターン跡TCP5の全域を覆っている。前述の半導体領域NH用イオン注入工程が完了後、フォトレジスト層PR5および検査パターンCP5は、除去されているが、半導体基板1の主面1aには、検査パターン跡TCP5が形成されている。その為、半導体領域PH用イオン注入工程において、フォトレジスト層PR6および検査パターンCP6を形成し、検査パターンCP6の「ずれ量測定」工程(S23)を実施する際に、検査パターンCP6が検査パターン跡TCP5の全域を覆っていることが肝要である。つまり、検査パターンCP6の検査パターンCP5に対する関係は、前述の検査パターンCP2の検査パターンCP1に対する関係と同様にすることが肝要である。

0082

次に、図2に示す「活性化アニール」工程(S12)を実施する。

0083

半導体基板1に900〜1000℃の熱処理を実施することにより、イオン注入された不純物の活性化をするとともに、イオン注入によりアモルファス化した半導体基板1の結晶欠陥回復を図る。つまり、活性化アニールにより、n型不純物がイオン注入されたポリシリコン膜PF、p型不純物がイオン注入されたポリシリコン膜PF、ならびに、半導体領域EXN、EXP、NHおよびPHの活性化をする。なお、ポリシリコン膜PFの活性化アニールと、半導体領域EXN、EXP、NHおよびPHの活性化アニールとは、別工程で実施しても良い。つまり、図2の「ゲート電極用不純物イオン注入」工程(S5)に続いて、ポリシリコン膜PFの活性化アニールを実施しても良い。

0084

このようにして、図1に示したnチャネル型MISFETQNおよびpチャネル型MISFETQPが形成される。因みに、nチャネル型MISFETQNのソース領域Sおよびドレイン領域Dは、それぞれ、図12に示す半導体領域EXNおよびNHで構成されており、pチャネル型MISFETQPのソース領域Sおよびドレイン領域Dは、それぞれ、図12に示す半導体領域EXPおよびPHで構成されている。

0085

なお、図16は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図16では、基準パターンBPの中心点C0に対して、検査パターンCP3、CP4、CP5およびCP6の中心点C3、C4、C5およびC6が、すべて一定方向にずれた場合の例を示している。

0086

前述のとおり、検査パターンCP4は、検査パターン跡TCP3の全域を、検査パターンCP5は、検査パターン跡TCP4の全域を、検査パターンCP6は、検査パターン跡TCP5の全域を、覆い隠す必要がある。言い換えると、検査パターンCP4は、検査パターン跡TCP3の全域を、検査パターンCP5は、検査パターン跡TCP3およびTCP4の全域を、検査パターンCP6は、検査パターン跡TCP3、TCP4およびTCP5の全域を、覆っている。したがって、フォトリソグラフィ工程におけるフォトレジスト層PR3のマスク合わせ余裕α3、フォトレジスト層PR4のマスク合わせ余裕α4、フォトレジスト層PR5のマスク合わせ余裕α5、フォトレジスト層PR6のマスク合わせ余裕α6とすると、検査パターンCP4の額縁幅W4は、検査パターンCP3の額縁幅W3と、X方向またはY方向の正方向および負方向の合せ余裕αを考慮し、W4≧W3+α3+α4とする必要がある。また、検査パターンCP5の額縁幅W5は、W5≧W3+α3+2α4+α5、検査パターンCP6の額縁幅W6は、W6≧W3+α3+2α4+2α5+α6とする必要がある。

0087

<本実施の形態の半導体装置の製造方法の特徴と効果>
本実施の形態によれば、第1イオン注入工程のマスクである第1フォトレジスト層で形成された第1検査パターンによって、検査パターン形成領域に形成された第1検査パターン跡を、第1イオン注入工程よりも後の第2イオン注入工程のマスクである第2フォトレジスト層で形成された第2検査パターンで、平面視にて、完全に覆い隠して、第2検査パターンのずれ量を測定する。

0088

したがって、第2検査パターンのずれ量測定において、第1検査パターン跡に起因する第2検査パターンの誤検出を防止することができる。その結果、誤検出に起因するフォトレジスト層PR2の再形成を防止できるため、製造コスト、製造時間を低減できる。また、1つの検査パターン形成領域に、複数のイオン注入工程のマスク層の検査パターンを形成することができるため、検査パターン形成領域の個数を削減でき、半導体装置の小型化が可能となる。

0089

また、第1イオン注入工程における不純物イオン注入量が、1×1015cm−2以上である場合に、特に、半導体基板または多結晶シリコン層に、検査パターン跡が形成されやすい。そのため、第2検査パターンは、平面視にて、第1検査パターン跡を完全に覆い隠す形状とすることが肝要である。つまり、第2検査パターンは、平面視にて、第1検査パターン跡を完全に覆い、かつ、第1イオン注入工程の不純物注入領域を覆うように、連続的に延在する形状とすることが肝要である。

0090

例えば、第1検査パターンの平面形状が額縁形状である場合、第2検査パターンも額縁形状であり、第2検査パターンの額縁幅は、第1検査パターンの額縁幅よりも大きい(広い)。

0091

また、第2イオン注入工程よりも後の第3イオン注入工程のマスクである第3フォトレジスト層で形成された第3検査パターンは、平面視にて、第2検査パターン跡の全域を覆い隠す形状を有する。さらに、第3検査パターンは、第2検査パターン跡および第1検査パターン跡の両方を完全に覆う形状を有する。

0092

なお、本実施の形態では、額縁形状の基準パターンBPに対して、検査パターンCP1、CP2、CP3、CP4、CP5およびCP6も額縁形状としたが、額縁形状の基準パターンBPに対して、検査パターンCP1、CP2、CP3、CP4、CP5およびCP6は正方形としても良い。

0093

(変形例)
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下に、複数の変形例を示すが、それぞれの変形例を適宜組み合わせて実施することも可能である。

0094

<変形例1>
変形例1は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。

0095

図18は、変形例1における検査パターン形成領域の平面図である。上記実施の形態では、基準パターンBPの内側に検査パターンCP1、CP2、CP3、CP4、CP5およびCP6を形成する例であったが、変形例1では、額縁形状の基準パターンBPaの外側に額縁形状の検査パターンCP3aおよびCP4aが形成される。検査パターンCP3aおよびCP4aは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0096

上記実施の形態と同様に、検査パターンCP4aは、平面視にて、検査パターン跡TCP3aを完全に覆う形状とすることが肝要である。

0097

<変形例2>
変形例2は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。

0098

図19は、変形例2における検査パターン形成領域の平面図である。上記実施の形態では、額縁形状の基準パターンBPと、額縁形状の検査パターンCP1、CP2、CP3、CP4、CP5およびCP6の例であったが、変形例2の基準パターンBPbおよび検査パターンCP3bおよびCP4bは、平面視にて、角部に切り欠きを有する額縁形状を有する。検査パターンCP3bおよびCP4bは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0099

上記実施の形態と同様に、検査パターンCP4bは、平面視にて、検査パターン跡TCP3bを完全に覆う形状とすることが肝要である。

0100

<変形例3>
変形例3は、上記変形例1の基準パターンおよび検査パターンに関する変形例である。

0101

図20は、変形例3における検査パターン形成領域の平面図である。変形例1は、額縁形状の基準パターンBPaおよび額縁形状の検査パターンCP3aおよびCP4aであったが、変形例3の基準パターンBPcおよび検査パターンCP3cおよびCP4cは、平面視にて、角部に切り欠きを有する額縁形状を有する。検査パターンCP3cおよびCP4cは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0102

上記実施の形態と同様に、検査パターンCP4cは、平面視にて、検査パターン跡TCP3cを完全に覆う形状とすることが肝要である。

0103

<変形例4>
変形例4は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。

0104

図21は、変形例4における検査パターン形成領域の平面図である。上記実施の形態では、額縁形状の基準パターンBPの内側に、額縁形状の検査パターンCP1、CP2、CP3、CP4、CP5およびCP6を形成する例であったが、変形例4では、正方形の板状の基準パターンBPdの内側に正方形の板状の検査パターンCP3dおよびCP4dが形成される。検査パターンCP3dおよびCP4dは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0105

上記実施の形態と同様に、検査パターンCP4dは、平面視にて、検査パターン跡TCP3dを完全に覆う形状とすることが肝要である。

0106

<変形例5>
変形例5は、上記変形例4の基準パターンおよび検査パターンに関する変形例である。

0107

図22は、変形例5における検査パターン形成領域の平面図である。上記変形例4では、正方形の基準パターンBPdの内側に、正方形の検査パターンCP3dおよびCP4dを形成する例であったが、変形例5では、正方形の板状の基準パターンBPeの外側に正方形の板状の検査パターンCP3eおよびCP4eが形成される。検査パターンCP3eおよびCP4eは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0108

上記実施の形態と同様に、検査パターンCP4eは、平面視にて、検査パターン跡TCP3eを完全に覆う形状とすることが肝要である。

0109

<変形例6>
変形例6は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。

0110

図23は、変形例6における検査パターン形成領域の平面図である。変形例6の基準パターンBPfならびに検査パターンCP3fおよびCP4fは、複数の基準パターンBPfならびに複数の検査パターンCP3fおよびCP4fで構成されている。図23に示すように、第1象限および第3象限には、Y方向に延在し、X方向に等間隔に配置された複数の基準パターンBPfならびにY方向に延在し、X方向に等間隔に配置された複数の検査パターンCP3fおよびCP4fが配置されている。さらに、第2象限および第4象限には、X方向に延在し、Y方向に等間隔に配置された複数の基準パターンBPfならびにX方向に延在し、Y方向に等間隔に配置された複数の検査パターンCP3fおよびCP4fが配置される。複数の検査パターンCP3fおよびCP4fは、上記実施の形態の検査パターンCP3およびCP4にそれぞれ対応している。

0111

上記実施の形態と同様に、個々の検査パターンCP4fは、平面視にて、それぞれ、個々の検査パターン跡TCP3fを完全に覆う形状とすることが肝要である。

0112

1半導体基板
1a 主面
ACT活性領域
BP基準パターン(被合わせ層)
CB回路ブロック領域
CP1、CP2、CP3、CP4、CP5、CP6検査パターン(合わせ層)
CPJ1,CPJ2 検査パターン(合わせ層)
CPR 検査パターン形成領域
Dドレイン領域
ET外部接続端子
EXN半導体領域
EXP 半導体領域
GN、GPゲート電極
GOXゲート絶縁膜
IR不純物注入領域
NH 半導体領域
NTR nチャネル型MISFET形成領域
NWL n型ウェル
PFポリシリコン膜(シリコン膜)
PH 半導体領域
PR1、PR2、PR3、PR4、PR5、PR6フォトレジスト層
PTR pチャネル型MISFET形成領域
PWL p型ウェル
QN nチャネル型MISFET
QP pチャネル型MISFET
Sソース領域
SD半導体装置
SRスクライブ領域(ダイシング領域)
STI素子分離膜(素子分離領域)
SW側壁絶縁膜
TCP1、TCP3、TCP3a、TCP3b、TCP3c、TCP3d、TCP3e、TCP3f、TCP4、TCP5、TCPJ1 検査パターン跡

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