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技術 速度制御システム

出願人 株式会社明電舎
発明者 山本康弘滝口昌司
出願日 2016年8月10日 (3年0ヶ月経過) 出願番号 2016-157308
公開日 2018年2月15日 (1年6ヶ月経過) 公開番号 2018-026947
状態 未査定
技術分野 電動機の制御一般 直線速度または角速度の測定、およびその指示装置
主要キーワード パルス発生時刻 多段バッファ 速度応答特性 時間遅れ成分 サンプル値制御 ディジタル演算器 オーバーシュート成分 高域遮断フィルタ
関連する未来課題
重要な関連分野

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図面 (19)

課題

比例積分制御方式が適用される速度制御システムにおいて、速度検出遅れによって生じる外乱を抑制することができるようにする。

解決手段

比例項トルク指令成分(τ_p)は、速度指令値速度検出値の差分に対して比例ゲイン(Kps)を乗算して求め、積分項のトルク指令成分(τ_i)は、速度指令値(ω_ref)に速度指令補正量(Δω_fb)を加算した値を、サンプ演算ごとに積算して位相指令値((θ_ref)’)を演算し、該位相指令値((θ_ref)’)と、時間積分を施していない位相検出値(θ_det)との差分に対して、比例ゲイン(Kps)と積分時定数に相当する係数ゲイン(dT/Tis)を乗算することにより求め、前記補正量(Δω_fb)は、トルクリミッタ5で作動した制限量を演算したトルク指令補正量(Δτ_fb)に前記各ゲインの逆数(1/Kps、Tis/dT)を乗算して得る。

概要

背景

アブソリュートタイプのエンコーダでは分解能が高く、シリアル伝送などによって現在の位置情報を定期的に得ることができるので、正確な回転位相や速度を検出することができる。しかし環境の悪い分野などでは、歯車状の金属と磁気高周波原理を利用したセンサとを組み合わせた構成のパルスエンコーダなどが用いられている。パルスエンコーダには、サーボ用途などのエンコーダは数千パルス(2の10〜12乗)程度の高い分解能のものもあるが、耐環境性機械振動などの問題がある場合は、(2の6〜8乗)程度という低い分解能のエンコーダが使用されることもある。本発明はこのような低分解能のパルスエンコーダを使用する場合を想定して、PI制御の方式を変更することにより速度制御性能の改善を図る。

PI制御には、位置形と速度形などの種類があるが、速度制御では速度形のPI制御が使用されることが多い。速度形のPI制御をサンプル値制御離散系演算ブロック図で現したものが図1である。この図1を従来例1とする。これは次の要素で構成されている。

(1)入力:速度指令値ω_ref,エンコーダによる速度検出値ω_det
(2)比例ゲイン:Kps
(3)積分時定数:Tis
(4)サンプル周期(時間):dT
(5)サンプラサンプル時間の遅延素子:Z-1
(6)トルク指令出力:τ_pio
(7)トルク指令出力のリミッタ値:±τ_lim
ディジタル制御演算器で制御を実行するためには、サンプル値系(離散系)で取り扱う必要があり、この演算速度制御用割込信号サンプルタイミング)により演算処理を開始する。パルスエンコーダの信号から速度検出するためには、まずハードウェアなどで実装された回路にて、パルスカウンタの値やそのパルス発生時刻などを計測しておき、ディジタル演算器ではサンプル周期ごとにその計測回路から検出情報読み出している。処理としては、最初に速度検出演算を行った後に、図1のような速度制御演算を実行してトルク指令を出力する。

尚、速度検出演算に関する先行技術文献としては、特許文献1があり、この原理は非特許文献1に記載されている。

図1では、割込(サンプル)タイミングで速度検出を実行するので、割込周期(サンプル周期)で動作するサンプラ(ラッチ回路)(Z-1)にてタイミングが制限されることを明示しており、入力部のサンプラ1a,1bでは、速度指令値ω_refと速度演算後の速度検出値ω_detがラッチされている。PI制御のうち、比例項では減算器2aにおいて速度指令値から速度検出値を減算し、この差分に比例ゲインKpsを乗算して比例項のトルク指令τ_pとしている。積分項では、まず係数器3において、前記比例項のトルク指令τ_pに積分時定数に相当する係数(dT/Tis)を乗算して、サンプル周期における積分項のトルク指令の増分に相当する積分項Δτ_i成分を計算する。

速度形PI制御では、サンプラ1cおよび減算器2bによりτ_p項を時間差分したもの(Δτ_p)と前記積分項Δτ_iを加算器4aにて加算し、それにサンプラ1dで遅らせた前回のトルク指令出力τ_pioを加算器4bにて加算して、更新したいトルク指令出力(τ_p+τ_i)を計算する。しかし、トルクリミッタ値(±τ_lim)に制限する必要があるので、トルクリミッタトルク制限部)5で制限された値が最終的なトルク指令出力τ_pioとなる。

これが基本的な速度形PI制御の構成例であり、これについては既に多くの文献などに記載されている。

さらに図1の構成を、図2(a),(b),(c)のように展開すると、図3のような、「位置形のPI制御構成」に対してリミッタ動作時に積分項にフィードバックする機能を追加した構成にすることもできる。

図2(a)では、図1のサンプラ1cと1dの各入力(フィードバック分)を減算器2c、サンプラ1eによってまとめ、サンプラ1eの加算先(加算器4a)を積分項に移動している。減算器2cの偏差出力はトルク補正量フィードバック量)Δτ_fbとする。

図2(b)では、図2(a)と同じ構成にてレイアウトのみ変更している。

図2(c)では、図2(b)におけるτ_pとτ_iの加算部(加算器4b)を図2(b)の点Aよりも前に移動している。点Aの分岐をまたぐので、等価にするために、τ_iとトルク補正量Δτ_fbを加算する加算器4cを追加して設けてある。

図3では、図2(c)のΔτ_fbの加算先を前の加算器4aに移動し、Δτ_fbのフィードバック部と、τ_iを出力する積算部を分離させている。このため、図2(c)の加算器4aと4bの間に、加算器4dおよびサンプラ1fが設けられている。

この図3は、図1と機能は等価であるが、構成の形態が異なるので、これを従来例2とする。図1では積分項の成分が陽には表れていなかったが、図3では積分項の成分(速度指令値と速度検出値との差の時間積分)が明示されていることが特徴であり、これが図1との差異といえる。しかし、機能的には全く同じであり、同じ入力なら同じ動作結果を出力する。

ここで、本発明と似た目的の従来例として、図1と図3におけるエンコーダによる速度検出値ω_detを求めるための速度検出装置およびその速度検出装置で求めた速度検出値を利用して制御を行う速度制御システムの例を図15〜図18に示す。

速度検出装置を示す図15の構成は大きく分けて、左側の「ディジタル検出回路」と右側の「CPU演算」に分けられる。ディジタル検出回路の部分は、基本的には特許文献1や非特許文献1の検出回路と同様である。

50は回転機回転角度を検出するパルスエンコーダであり、モータなどの回転体位相に応じてパルス信号を発生する。2相のパルス信号が出力されるものであるが、ここでは1相パルス信号に簡素化して説明する。

51はパルスエンコーダ50からの出力パルス波形整形する波形整形回路であり、パルスエンコーダ50の出力パルスの立上り立下がりの各エッジを検出し、位相に相当するカウンタのUP/DOWN信号(Edg_up/Edg_dw)に変換する。

52は、波形整形回路51から出力されるカウンタのUP/DOWN信号のOR演算を行ってパルス発生信号Edgを出力するOR回路である。以降、「パルス発生信号」を「パルス」と簡素化して使用する場合もある。

53は、波形整形回路51で検出されたパルスの立上りエッジ立下りエッジによりアップダウンカウントを行い、カウント値パルス位相値(θpp)として出力するパルス位相アップダウンカウンタであり、UP/DOWN信号(Edg_up/Edg_dw)によりカウンタ値θppをインクリメント(Up)/デクリメント(Dw)する。

54は、パルスの発生時刻を計測するための基準時刻を生成するタイマ回路であり、ディジタル回路基準クロックカウントして時刻データtを出力する。またタイマ回路54は、CPUからD型フリップフロップ55を介して入力されるサンプル周期設定に応じて、該サンプル周期毎に割込信号Smpl(m)を出力する機能も有している。

ここで、Smpl(m)の(m)は発生するタイミングを示すための識別子であり、mの具体的な値については「m1,m2,m3…」として表す。56は、前記パルス発生信号Edgが発生したときのタイマ回路54から出力された時刻データtを記憶保持し、パルス発生時刻tppとして出力するパルス発生時刻計測回路であり、OR回路52の出力(Edg)をイネーブル信号とするラッチ回路(DEN−ff)で構成されている。

57は、OR回路52からのパルス発生信号Edgによりセットされ、タイマ回路54からの割込信号Smpl(m)によりリセットされ、該割込信号の発生周期の間にパルスエッジ(Edg)が発生したか否かを検出するフリップフロップ回路である。このフリップフロップ回路57は、セット優先のSR−フリップフロップ(SRff)回路であり、割込信号Smpl(m)間にパルスエッジ(Edg)が発生していなければ「0」、発生していれば「1」のパルス有無フラグを出力し、次段読み出し用バッファ58に出力する(厳密には、受信側のEN(イネーブル信号発生時にデータの転送が行われる)。

このように割込信号Smpl(m)は、速度検出演算が可能/不可能であるかの判定のためにフリップフロップ回路57に使用されるだけでなく、後述する多段バッファから成る読み出し用バッファ58のデータ転送の制御にも利用される。したがって、前記3種類の「パルス有無フラグとパルス位相値θppとパルス発生時刻tpp」は同時に更新される。

読み出し用バッファ58は、前記タイマ回路54からの割込信号Smpl(m)をイネールブル信号として、パルス位相アップダウンカウンタ53から送出されるパルス位相値θpp、パルス発生時刻計測回路56から送出されるパルス発生時刻tppおよびフリップフロップ回路57から送出されるパルス有無フラグ(パルス有無信号)を各々保持する。

この読み出し用バッファ58は、割込信号Smpl(m)の発生時刻における「パルス有無フラグ」、「パルス位相値θpp」、「パルス発生時刻tpp」の3個の瞬時値を記憶するラッチ回路58a〜58c(図示Dff1〜Dff3)で構成されている。

ラッチ回路58a〜58cの出力側はCPUなどから計測値として読み出すものであり、複数のデータがバスアクセスされる期間中に値が変化して同時性が失われないように、割込信号Smpl(m)の発生タイミングで同時にラッチさせ、それ以外の期間では値を保持させている。

尚、前記波形整形回路51、OR回路52、パルス位相アップダウンカウンタ53、タイマ回路54、D型フリップフロップ55、パルス発生時刻計測回路56、フリップフロップ回路57および読み出し用バッファ58によってパルス情報取得部を構成している。

61は前記ラッチ回路58b(Dff2)のレジスタ値(パルス位相値θpp)を読み出して記憶するパルス位相バッファ(多段バッファ;Buff2)であり、62は前記ラッチ回路58c(Dff3)のレジスタ値(パルス発生時刻tpp)を読み出して記憶するパルス時刻バッファ(多段バッファ;Buff3)である。

63は、複数サンプル周期前に取得され、パルス位相バッファ61、パルス時刻バッファ62に記憶されたパルス情報(パルス位相値θpp、パルス発生時刻tpp)を選択するための選択信号(Sel)を設定する速度差データ選択回路(選択信号設定部)である。選択信号Selは、具体的にはサンプル周期毎に出力される割込信号Smpl(m)の識別子である(m)の値であり、複数サンプル周期前に相当する値に設定される。

64は、前記パルス位相バッファ61に記憶されたパルス位相情報のうち、前記選択信号Selが示す複数サンプル周期前の(過去の)パルス位相情報を選択する前回値選択用セレクタ(Select2)(過去情報選択部)である。

65は、前記パルス時刻バッファ62に記憶されたパルス時刻情報のうち、前記選択信号Selが示す複数サンプル周期前の(過去の)パルス時刻情報を選択する前回値選択用セレクタ(Select3)(過去情報選択部)である。

前記パルス位相バッファ61およびパルス時刻バッファ62は、従来の例えば特許文献1では最新のパルス情報を1段目のバッファに、過去のパルス情報を2段目のバッファに記憶させておき、この2個の情報に基づいて速度検出値を演算するものであったが、この図15では図16に示すように、多段のFIFO(ファーストインファーストアウト)動作をするスタックメモリ(多段バッファ)に拡張している。

図16において、71は、図15の割込信号Smpl(m)(タイマ回路54の出力)およびパルス有無信号(ラッチ回路Dff1の出力)の論理積を演算するAND回路である。

72は、図15の読み出し用バッファ58から読み出されたパルス位相情報およびパルス発生時刻情報(検出データ)を格納する多段バッファであり、最新情報を記憶するラッチ回路72−0(Dff0)(最新情報記憶用バッファ)と、過去情報を記憶するn段(nは整数)のラッチ回路72−1〜72−5(Dff1〜Dff5)(過去情報記憶用バッファ)とで構成されている。

尚図16では、過去情報記憶用バッファであるn段のラッチ回路を5つとして構成しているが、他の複数段数で構成してもよい。また、図15の読み出し用バッファ58のラッチ回路58a〜58cのDff1〜Dff3と、図16のラッチ回路72−1〜72−3のDff1〜Dff3は同一記号表記を使用しているが、これらは異なる回路である。

ラッチ回路72−0のD端子には、読み出し用バッファ58のラッチ回路58bの出力(パルス位相情報)又はラッチ回路58cの出力(パルス時刻情報)が検出データとして入力される。

ラッチ回路72−0のQ出力はラッチ回路72−1のD端子に入力され、ラッチ回路72−1のQ出力はラッチ回路72−2のD端子に入力され、ラッチ回路72−2のQ出力はラッチ回路72−3のD端子に入力され、ラッチ回路72−3のQ出力はラッチ回路72−4のD端子に入力され、ラッチ回路72−4のQ出力はラッチ回路72−5のD端子に入力されている。

各ラッチ回路72−0〜72−5は、割込信号とパルス有無信号の論理積をとったAND回路71の出力をイネーブル信号とし、読み込みデータの書き込みや、バッファ間(ラッチ回路72−0〜72−5間)のデータ移動割込処理により実行される。

このように割込信号とパルス有無信号の論理積信号をイネーブル信号としているため、パルス有無信号(パルス有無フラグ)が「パルスが発生」した場合のみ各バッファ(ラッチ回路72−0〜72−5)を動作させ、パルスが無い場合には過去の値を保持させることができる。このようなパルス有無信号によるデータ転送制限機能を有しているため、回転速度が低下してパルス発生周期が割込信号周期よりも長くなって「パルス休止」状態になっても対応できる。

図16の73は、図15の前回値選択用セレクタ64,65(Select2,Select3)の機能を実現する前回値選択用セレクタであり、ラッチ回路72−1〜72−5の各Q出力であるデータData(1)〜Data(5)のうち、速度差データ選択回路63(スタックバッファ)からの選択信号Selが示す複数サンプル周期前のデータを選択する。

前記選択信号SelをCPUへの設定により切り替える(速度差データ選択回路63における選択信号を変更する)ことにより、固定したサンプル周期でデータをラッチさせていても、任意のサンプル回数より以前の時刻で発生したパルスの情報を取り出すことが可能になる。

図15の66は、パルス位相バッファ61内の最新パルス位相と、前回値選択用セレクタ64で選択された複数サンプル周期前のパルス位相との差分を計算する減算器(Sub2)であり、67は、パルス時刻バッファ62内の最新パルス時刻と、前回値選択用セレクタ65で選択された複数サンプル周期前のパルス時刻との差分を計算する減算器(Sub3)である。

68は、減算器66の出力である位相差分を、減算器67の出力である時間差分で除算して速度検出1(速度検出値)を出力する除算器である。前記減算器66,67および除算器68によって本発明の速度検出演算部を構成している。

前記パルス位相バッファ61、パルス時刻バッファ62、速度差データ選択回路63、前回値選択用セレクタ64,65、減算器66,67、除算器68は、CPU演算機能の構成要素としてソフトウェアなどで実装することを想定している。

尚、前記速度差データ選択回路63の選択信号Selとして設定している。この選択信号Selをどのように決定するかは、「速度演算を計算する時間間隔は短いほうが応答性能を高くでき、逆に長いほうが精度が良い」という経験則に鑑みて、エンコーダの種類やパルス数およびジッタ発生量などから経験的に設定するなどの方法が考えられる。

図15、図16の構成によれば、複数パルス周期前のパルス情報から最新パルス情報までの速度検出期間を長くする(選択信号設定部で設定する)ことができ、速度検出における、パルス信号の発生時刻の揺らぎによるオフセット誤差を抑制して速度検出精度を向上させることができる。

図15、図16では、固定割込周期であっても、速度検出期間を可変にできる構成を示した。これは、CPU内部のメモリ機能などを有効利用すれば簡単に実現できる。さらに、速度演算回数を増やせば、異なる速度検出期間を有する複数の速度検出演算を実行することもできる。そこで、複数の速度検出、例えば速度検出1と速度検出2の2個の速度検出演算を実行する例を図17に示す。図17において、図15と異なる部分を説明すると、選択信号設定部として、図15の速度差データ選択回路63に代えて第1のサンプル周期前に取得され記憶されたパルス情報を選択するための第1の選択信号Sel1(前回1)と、第1のサンプル周期前よりも過去の第2のサンプル周期前に取得され記憶されたパルス情報を選択するための第2の選択信号Sel2(前回2)とを設定する速度差データ選択回路83が設けられている。

また、第1の過去情報選択部として、第1の選択信号Sel1によりパルス位相バッファ61内の第1のサンプル周期前のパルス位相情報を選択する前回値1選択用セレクタ64−1と、パルス時刻バッファ62内の第1のサンプル周期前のパルス時刻情報を選択する前回値1選択用セレクタ65−1とが設けられている。

また、第2の過去情報選択部として、第2の選択信号Sel2によりパルス位相バッファ61内の第2のサンプル周期前のパルス位相情報を選択する前回値2選択用セレクタ64−2と、パルス時刻バッファ62内の第2のサンプル周期前のパルス時刻情報を選択する前回値2選択用セレクタ65−2とが設けられている。

また、第1の速度検出演算部として、パルス位相バッファ61の最新パルス位相と前回値1選択用セレクタ64−1によって選択された第1のサンプル周期前のパルス位相との差分を計算する減算器66−1と、パルス時刻バッファ62の最新パルス発生時刻と前回値1選択用セレクタ65−1によって選択された第1のサンプル周期前のパルス発生時刻との差分を計算する減算器67−1と、減算器66−1の偏差出力である位相差分を、減算器67−1の偏差出力である時間差分で除算して速度検出1(第1の速度検出値)を出力する除算器68−1とが設けられている。

また、第2の速度検出演算部として、パルス位相バッファ61の最新パルス位相と前回値2選択用セレクタ64−2によって選択された第2のサンプル周期前のパルス位相との差分を計算する減算器66−2と、パルス時刻バッファ62の最新パルス発生時刻と前回値2選択用セレクタ65−2によって選択された第2のサンプル周期前のパルス発生時刻との差分を計算する減算器67−2と、減算器66−2の偏差出力である位相差分を、減算器67−2の偏差出力である時間差分で除算して速度検出2(第2の速度検出値)を出力する除算器68−2とが設けられている。

その他の部分は図15と同一に構成されている。

図17の構成において、速度検出演算までの各動作は図15と同様であり、異なる速度検出期間により演算した速度検出1と速度検出2を得ることができる。

このように、2種類の速度検出において異なる速度検出期間を設定しておき、それぞれの速度検出の長所を生かすことにより、「速度検出周期が短いと速度誤差が大きくなり、逆に長いとムダ時間が長くなって応答性能に制限が生じる」という問題を対策することができる。その対策を行った回転機の速度制御系の構成図が図18であり、図17の速度検出装置を一般的な比例積分(微分)制御(PI(D)制御)と呼ばれる速度制御方式に適用した例である。

図18では、CPU演算部分を枠として表現して中央に配置してあり、この枠外の左側が図15や図17のディジタル検出回路に相当し、該ディジタル検出回路内のパルスエンコーダ50以外の各回路を速度検出回路100としている。

CPU演算部分のASR制御部(Automatic Speed Regulator;自動速度制御部)200は、次のように構成されている。

速度指令発生部201は、時間に応じて回転機の目標速度を速度指令として出力し、速度制御はこれに追従する動作を行う。

速度検出演算部210は図17右側のCPU演算部分に相当し、速度検出1と速度検出2という、速度検出期間が異なる2種類の速度検出値を出力する。

減算器202において速度指令と速度検出1の偏差がとられ、減算器203において速度指令と速度検出2の偏差がとられる。

204は減算器202の偏差出力に対して比例(微分)制御を行う比例制御項としてのP(D)制御部であり、205は減算器203の偏差出力に対して積分制御を行う積分制御項としてのI制御部である。

P(D)制御部204およびI制御部205の各出力を加算器206で加算したPI制御出力は、回転機に発生させたいトルク指令に相当する。

300は、加算器206の出力であるトルク指令を回転機に流す電流指令に変換するトルク/電流指令変換部である。

トルク/電流指令変換部300の出力は減算器400において電流検出値(実電流)との偏差がとられる。

ACR制御部500は、減算器400の偏差出力に対してACR制御を行って出力電圧指令を出力するものであり、前記電流指令に実電流が追従するように電流制御(ACR)する。

上記の構成において、ASR制御部200内のPI制御は、「P制御が高速な応答性能を実現し、I制御が定常誤差などをゆっくりと補正する」という2種類の機能を組み合わせた制御方式である。したがって速度指令との偏差をとる速度検出情報もこれに対応した機能を十分に発揮できる性質を有するものを使用すればよい。

そこで図17の速度検出1を得るための第1の選択信号Sel1を、例えば2サンプル周期前のパルス情報を選択するための選択信号に設定し、速度検出2を得るための第2の選択信号Sel2を、例えば8サンプル周期前のパルス情報を選択するための選択信号に設定しておく。これによって、速度検出1は短い検出期間を有し、速度検出2は長い検出期間を有することになる。

図18のASR制御部200における比例制御(P(D)制御部204)は応答性の性能に影響するので、速度検出1の検出期間が短い情報を使用してムダ時間を少なくし、比例項の制御ゲインをできるだけ高く設定して応答性能を高める。

一方で、積分項の時定数機械慣性モーメントにより決まる値であり、通常は速度検出周期よりも長いことが多い。そこで、積分項(I制御部205)の速度検出には、ムダ時間の大きな信号を用いても悪影響は少ないことを利用して、速度検出2の計測時間が長い(ムダ時間は大きいが精度が良い)情報を使用する。

このように、2種類の速度検出が有している特長が発揮できるように、制御項によって使用する速度情報使い分けることにより、「速度制御精度と応答性能」とを両立する制御系構築することができる。

図18の速度制御システムは、ディジタル演算器の性能が向上したので割込周期(サンプル周期)を短くすることができるようになったが、パルスエンコーダの分解能が従来のままであれば、速度検出時間を短くすると波形バラツキの影響が逆に大きくなって、速度検出誤差が大きくなるという問題を改善するものである。すなわち、速度検出精度と速度検出の遅れ時間との相反する要求を満足するために、計測期間の長さが異なる2種類の速度検出を実装し、PI制御の比例項には短い計測期間の速度検出値を、積分項には長い計測期間の速度検出値を使用するように構成している。

これは、比例項は応答性能を実現するが、速度の制御精度を支配するのは積分成分である。そこで、積分項にだけ応答性よりも精度を重視した計測方法を適用するものである。この図18の構成を参考例1とする。これは、パルス分解能が高い場合に有効であると想定しており、本発明の新規性のあるポイントを分かりやすくするために比較対象として示している。

概要

比例積分制御方式が適用される速度制御システムにおいて、速度検出遅れによって生じる外乱を抑制することができるようにする。比例項のトルク指令成分(τ_p)は、速度指令値と速度検出値の差分に対して比例ゲイン(Kps)を乗算して求め、積分項のトルク指令成分(τ_i)は、速度指令値(ω_ref)に速度指令の補正量(Δω_fb)を加算した値を、サンプル演算ごとに積算して位相指令値((θ_ref)’)を演算し、該位相指令値((θ_ref)’)と、時間積分を施していない位相検出値(θ_det)との差分に対して、比例ゲイン(Kps)と積分時定数に相当する係数ゲイン(dT/Tis)を乗算することにより求め、前記補正量(Δω_fb)は、トルクリミッタ5で作動した制限量を演算したトルク指令補正量(Δτ_fb)に前記各ゲインの逆数(1/Kps、Tis/dT)を乗算して得る。

目的

本発明は上記課題を解決するものであり、その目的は、速度検出遅れによって生じる外乱を抑制することができる速度制御システムを提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

パルスエンコーダを用いた速度検出と速度形の比例積分制御方式を適用した回転機速度制御システムにおいて、前記比例積分制御方式の比例項トルク指令成分(τ_p)は、速度指令値(ω_ref)と速度検出値(ω_det)の差分に対して比例ゲイン(Kps)を乗算して求め、前記比例積分制御方式の積分項のトルク指令成分(τ_i)は、速度指令値(ω_ref)に速度指令値の補正量(Δω_fb)を加算した値を、サンプ演算ごとに積算して位相指令値((θ_ref)’)を演算し、該位相指令値((θ_ref)’)と位相検出値(θ_det)との差分に対して、比例ゲイン(Kps)と積分時定数に相当する係数ゲイン(dT/Tis)を乗算することにより求め、前記比例項のトルク指令成分(τ_p)と積分項のトルク指令成分(τ_i)を加算し、該加算出力トルク制限部に通して比例積分制御のトルク指令(τ_pio)を出力し、前記速度指令値の補正量(Δω_fb)は、前記トルク制限部の出力成分からトルク制限部の入力成分を減算することにより、トルク制限部で作動した制限量をトルク指令補正量(Δτ_fb)として演算し、該トルク指令補正量(Δτ_fb)に、前記比例ゲインと積分時定数に相当する係数ゲインのそれぞれの逆数(1/Kps、Tis/dT)を乗算して求めることを特徴とする速度制御システム。

請求項2

前記速度検出値(ω_det)は、前記パルスエンコーダの出力パルス立上り立下がりの各エッジを検出し、検出された各エッジをカウントしてパルス位相値としてラッチし、最新のパルス位相値とエッジ検出タイミング前の過去のパルス位相値との差である位相差を演算し、前記出力パルスの最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である時間差を演算し、前記演算された位相差を前記演算された時間差で除算して求めることを特徴とする請求項1に記載の速度制御システム。

請求項3

前記位相検出値(θ_det)は、前記パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出してエッジ検出タイミングを求め、該エッジ検出タイミングで前記出力パルスをカウントしてパルス位相値としてラッチし、該ラッチされたパルス位相値をサンプル周期発生部で生成されるサンプルタイミングで読み出すことで得られ、前記速度検出値(ω_det)は、前記得られた位相検出値(θ_det)のうち最新の位相検出値と前記エッジ検出タイミング前の過去の位相検出値との差である位相差を演算し、基準クロック信号をカウントして時刻情報とし、前記エッジ検出タイミングで前記出力パルスのカウント値が変化したときの時刻をラッチし、該ラッチされた時刻を前記サンプルタイミングで読み出すことでパルス発生時刻(Tpp)を得、最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である第1の時間差を演算し、前記演算された位相差を前記演算された第1の時間差で除算して求められ、前記基準クロック信号をカウントした時刻情報から前記サンプルタイミングで更新されるサンプル時刻(Ts)を計測し、前記パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間に相当するクロック差(Ts−Tpp)を第2の時間差(ΔT_est)として演算し、前記第2の時間差をサンプル周期(dT)で除して補正比率(ΔT_est/dT)を求め、前記速度指令値(ω_ref)と速度指令値の補正量(Δω_fb)を加算した値に前記補正比率(ΔT_est/dT)を乗算して位相差補正成分(Δθref_est)を求め、前記位相指令値は、前記位相指令値((θ_ref)’)から、前記位相差補正成分(Δθref_est)を減算することによって、パルス発生時刻に近似した位相指令値(θ_ref)として得られることを特徴とする請求項1に記載の速度制御システム。

請求項4

前記位相検出値(θ_det)は、前記パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出してエッジ検出タイミングを求め、該エッジ検出タイミングで前記出力パルスをカウントしてパルス位相値としてラッチし、該ラッチされたパルス位相値をサンプル周期発生部で生成されるサンプルタイミングで読み出すことで得られ、前記速度検出値(ω_det)は、前記得られた位相検出値(θ_det)のうち最新の位相検出値と前記エッジ検出タイミング前の過去の位相検出値との差である位相差を演算し、基準クロック信号をカウントして時刻情報とし、前記エッジ検出タイミングで前記出力パルスのカウント値が変化したときの時刻をラッチし、該ラッチされた時刻を前記サンプルタイミングで読み出すことでパルス発生時刻(Tpp)を得、最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である第1の時間差を演算し、前記演算された位相差を前記演算された第1の時間差で除算して求められ、前記基準クロック信号をカウントした時刻情報から前記サンプルタイミングで更新されるサンプル時刻(Ts)を計測し、前記パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間に相当するクロック差(Ts−Tpp)を第2の時間差(ΔT_est)として演算し、前記速度検出値(ω_det)と第2の時間差(ΔT_est)を乗算して、第2の時間差内で変化する位相予測量(Δθ_est)を求め、該予測量を前記位相検出値(θ_det)に加算して、割込時刻における補正された位相検出値(θ_detest)を求め、前記位相検出値(θ_det)に代えて前記位相検出値(θ_detest)を、前記位相指令値((θ_ref)’)との差をとるために用いることを特徴とする請求項1に記載の速度制御システム。

請求項5

前記比例積分制御のトルク指令出力側低域通過フィルタを設けたことを特徴とする請求項1ないし4のいずれか1項に記載の速度制御システム。

技術分野

0001

本発明は、可変速装置など、回転機モータ発電機等)などの回転速度を制御する速度制御システム係り速度フィードバック制御に使用されるPI制御方式に関する。

背景技術

0002

アブソリュートタイプのエンコーダでは分解能が高く、シリアル伝送などによって現在の位置情報を定期的に得ることができるので、正確な回転位相や速度を検出することができる。しかし環境の悪い分野などでは、歯車状の金属と磁気高周波原理を利用したセンサとを組み合わせた構成のパルスエンコーダなどが用いられている。パルスエンコーダには、サーボ用途などのエンコーダは数千パルス(2の10〜12乗)程度の高い分解能のものもあるが、耐環境性機械振動などの問題がある場合は、(2の6〜8乗)程度という低い分解能のエンコーダが使用されることもある。本発明はこのような低分解能のパルスエンコーダを使用する場合を想定して、PI制御の方式を変更することにより速度制御性能の改善を図る。

0003

PI制御には、位置形と速度形などの種類があるが、速度制御では速度形のPI制御が使用されることが多い。速度形のPI制御をサンプル値制御離散系演算ブロック図で現したものが図1である。この図1を従来例1とする。これは次の要素で構成されている。

0004

(1)入力:速度指令値ω_ref,エンコーダによる速度検出値ω_det
(2)比例ゲイン:Kps
(3)積分時定数:Tis
(4)サンプル周期(時間):dT
(5)サンプラサンプル時間の遅延素子:Z-1
(6)トルク指令出力:τ_pio
(7)トルク指令出力のリミッタ値:±τ_lim
ディジタル制御演算器で制御を実行するためには、サンプル値系(離散系)で取り扱う必要があり、この演算速度制御用割込信号サンプルタイミング)により演算処理を開始する。パルスエンコーダの信号から速度検出するためには、まずハードウェアなどで実装された回路にて、パルスカウンタの値やそのパルス発生時刻などを計測しておき、ディジタル演算器ではサンプル周期ごとにその計測回路から検出情報読み出している。処理としては、最初に速度検出演算を行った後に、図1のような速度制御演算を実行してトルク指令を出力する。

0005

尚、速度検出演算に関する先行技術文献としては、特許文献1があり、この原理は非特許文献1に記載されている。

0006

図1では、割込(サンプル)タイミングで速度検出を実行するので、割込周期(サンプル周期)で動作するサンプラ(ラッチ回路)(Z-1)にてタイミングが制限されることを明示しており、入力部のサンプラ1a,1bでは、速度指令値ω_refと速度演算後の速度検出値ω_detがラッチされている。PI制御のうち、比例項では減算器2aにおいて速度指令値から速度検出値を減算し、この差分に比例ゲインKpsを乗算して比例項のトルク指令τ_pとしている。積分項では、まず係数器3において、前記比例項のトルク指令τ_pに積分時定数に相当する係数(dT/Tis)を乗算して、サンプル周期における積分項のトルク指令の増分に相当する積分項Δτ_i成分を計算する。

0007

速度形PI制御では、サンプラ1cおよび減算器2bによりτ_p項を時間差分したもの(Δτ_p)と前記積分項Δτ_iを加算器4aにて加算し、それにサンプラ1dで遅らせた前回のトルク指令出力τ_pioを加算器4bにて加算して、更新したいトルク指令出力(τ_p+τ_i)を計算する。しかし、トルクリミッタ値(±τ_lim)に制限する必要があるので、トルクリミッタトルク制限部)5で制限された値が最終的なトルク指令出力τ_pioとなる。

0008

これが基本的な速度形PI制御の構成例であり、これについては既に多くの文献などに記載されている。

0009

さらに図1の構成を、図2(a),(b),(c)のように展開すると、図3のような、「位置形のPI制御構成」に対してリミッタ動作時に積分項にフィードバックする機能を追加した構成にすることもできる。

0010

図2(a)では、図1のサンプラ1cと1dの各入力(フィードバック分)を減算器2c、サンプラ1eによってまとめ、サンプラ1eの加算先(加算器4a)を積分項に移動している。減算器2cの偏差出力はトルク補正量フィードバック量)Δτ_fbとする。

0011

図2(b)では、図2(a)と同じ構成にてレイアウトのみ変更している。

0012

図2(c)では、図2(b)におけるτ_pとτ_iの加算部(加算器4b)を図2(b)の点Aよりも前に移動している。点Aの分岐をまたぐので、等価にするために、τ_iとトルク補正量Δτ_fbを加算する加算器4cを追加して設けてある。

0013

図3では、図2(c)のΔτ_fbの加算先を前の加算器4aに移動し、Δτ_fbのフィードバック部と、τ_iを出力する積算部を分離させている。このため、図2(c)の加算器4aと4bの間に、加算器4dおよびサンプラ1fが設けられている。

0014

この図3は、図1と機能は等価であるが、構成の形態が異なるので、これを従来例2とする。図1では積分項の成分が陽には表れていなかったが、図3では積分項の成分(速度指令値と速度検出値との差の時間積分)が明示されていることが特徴であり、これが図1との差異といえる。しかし、機能的には全く同じであり、同じ入力なら同じ動作結果を出力する。

0015

ここで、本発明と似た目的の従来例として、図1図3におけるエンコーダによる速度検出値ω_detを求めるための速度検出装置およびその速度検出装置で求めた速度検出値を利用して制御を行う速度制御システムの例を図15図18に示す。

0016

速度検出装置を示す図15の構成は大きく分けて、左側の「ディジタル検出回路」と右側の「CPU演算」に分けられる。ディジタル検出回路の部分は、基本的には特許文献1や非特許文献1の検出回路と同様である。

0017

50は回転機の回転角度を検出するパルスエンコーダであり、モータなどの回転体位相に応じてパルス信号を発生する。2相のパルス信号が出力されるものであるが、ここでは1相パルス信号に簡素化して説明する。

0018

51はパルスエンコーダ50からの出力パルス波形整形する波形整形回路であり、パルスエンコーダ50の出力パルスの立上り立下がりの各エッジを検出し、位相に相当するカウンタのUP/DOWN信号(Edg_up/Edg_dw)に変換する。

0019

52は、波形整形回路51から出力されるカウンタのUP/DOWN信号のOR演算を行ってパルス発生信号Edgを出力するOR回路である。以降、「パルス発生信号」を「パルス」と簡素化して使用する場合もある。

0020

53は、波形整形回路51で検出されたパルスの立上りエッジ立下りエッジによりアップダウンカウントを行い、カウント値パルス位相値(θpp)として出力するパルス位相アップダウンカウンタであり、UP/DOWN信号(Edg_up/Edg_dw)によりカウンタ値θppをインクリメント(Up)/デクリメント(Dw)する。

0021

54は、パルスの発生時刻を計測するための基準時刻を生成するタイマ回路であり、ディジタル回路基準クロックカウントして時刻データtを出力する。またタイマ回路54は、CPUからD型フリップフロップ55を介して入力されるサンプル周期設定に応じて、該サンプル周期毎に割込信号Smpl(m)を出力する機能も有している。

0022

ここで、Smpl(m)の(m)は発生するタイミングを示すための識別子であり、mの具体的な値については「m1,m2,m3…」として表す。56は、前記パルス発生信号Edgが発生したときのタイマ回路54から出力された時刻データtを記憶保持し、パルス発生時刻tppとして出力するパルス発生時刻計測回路であり、OR回路52の出力(Edg)をイネーブル信号とするラッチ回路(DEN−ff)で構成されている。

0023

57は、OR回路52からのパルス発生信号Edgによりセットされ、タイマ回路54からの割込信号Smpl(m)によりリセットされ、該割込信号の発生周期の間にパルスエッジ(Edg)が発生したか否かを検出するフリップフロップ回路である。このフリップフロップ回路57は、セット優先のSR−フリップフロップ(SRff)回路であり、割込信号Smpl(m)間にパルスエッジ(Edg)が発生していなければ「0」、発生していれば「1」のパルス有無フラグを出力し、次段読み出し用バッファ58に出力する(厳密には、受信側のEN(イネーブル信号発生時にデータの転送が行われる)。

0024

このように割込信号Smpl(m)は、速度検出演算が可能/不可能であるかの判定のためにフリップフロップ回路57に使用されるだけでなく、後述する多段バッファから成る読み出し用バッファ58のデータ転送の制御にも利用される。したがって、前記3種類の「パルス有無フラグとパルス位相値θppとパルス発生時刻tpp」は同時に更新される。

0025

読み出し用バッファ58は、前記タイマ回路54からの割込信号Smpl(m)をイネールブル信号として、パルス位相アップダウンカウンタ53から送出されるパルス位相値θpp、パルス発生時刻計測回路56から送出されるパルス発生時刻tppおよびフリップフロップ回路57から送出されるパルス有無フラグ(パルス有無信号)を各々保持する。

0026

この読み出し用バッファ58は、割込信号Smpl(m)の発生時刻における「パルス有無フラグ」、「パルス位相値θpp」、「パルス発生時刻tpp」の3個の瞬時値を記憶するラッチ回路58a〜58c(図示Dff1〜Dff3)で構成されている。

0027

ラッチ回路58a〜58cの出力側はCPUなどから計測値として読み出すものであり、複数のデータがバスアクセスされる期間中に値が変化して同時性が失われないように、割込信号Smpl(m)の発生タイミングで同時にラッチさせ、それ以外の期間では値を保持させている。

0028

尚、前記波形整形回路51、OR回路52、パルス位相アップダウンカウンタ53、タイマ回路54、D型フリップフロップ55、パルス発生時刻計測回路56、フリップフロップ回路57および読み出し用バッファ58によってパルス情報取得部を構成している。

0029

61は前記ラッチ回路58b(Dff2)のレジスタ値(パルス位相値θpp)を読み出して記憶するパルス位相バッファ(多段バッファ;Buff2)であり、62は前記ラッチ回路58c(Dff3)のレジスタ値(パルス発生時刻tpp)を読み出して記憶するパルス時刻バッファ(多段バッファ;Buff3)である。

0030

63は、複数サンプル周期前に取得され、パルス位相バッファ61、パルス時刻バッファ62に記憶されたパルス情報(パルス位相値θpp、パルス発生時刻tpp)を選択するための選択信号(Sel)を設定する速度差データ選択回路(選択信号設定部)である。選択信号Selは、具体的にはサンプル周期毎に出力される割込信号Smpl(m)の識別子である(m)の値であり、複数サンプル周期前に相当する値に設定される。

0031

64は、前記パルス位相バッファ61に記憶されたパルス位相情報のうち、前記選択信号Selが示す複数サンプル周期前の(過去の)パルス位相情報を選択する前回値選択用セレクタ(Select2)(過去情報選択部)である。

0032

65は、前記パルス時刻バッファ62に記憶されたパルス時刻情報のうち、前記選択信号Selが示す複数サンプル周期前の(過去の)パルス時刻情報を選択する前回値選択用セレクタ(Select3)(過去情報選択部)である。

0033

前記パルス位相バッファ61およびパルス時刻バッファ62は、従来の例えば特許文献1では最新のパルス情報を1段目のバッファに、過去のパルス情報を2段目のバッファに記憶させておき、この2個の情報に基づいて速度検出値を演算するものであったが、この図15では図16に示すように、多段のFIFO(ファーストインファーストアウト)動作をするスタックメモリ(多段バッファ)に拡張している。

0034

図16において、71は、図15の割込信号Smpl(m)(タイマ回路54の出力)およびパルス有無信号(ラッチ回路Dff1の出力)の論理積を演算するAND回路である。

0035

72は、図15の読み出し用バッファ58から読み出されたパルス位相情報およびパルス発生時刻情報(検出データ)を格納する多段バッファであり、最新情報を記憶するラッチ回路72−0(Dff0)(最新情報記憶用バッファ)と、過去情報を記憶するn段(nは整数)のラッチ回路72−1〜72−5(Dff1〜Dff5)(過去情報記憶用バッファ)とで構成されている。

0036

図16では、過去情報記憶用バッファであるn段のラッチ回路を5つとして構成しているが、他の複数段数で構成してもよい。また、図15の読み出し用バッファ58のラッチ回路58a〜58cのDff1〜Dff3と、図16のラッチ回路72−1〜72−3のDff1〜Dff3は同一記号表記を使用しているが、これらは異なる回路である。

0037

ラッチ回路72−0のD端子には、読み出し用バッファ58のラッチ回路58bの出力(パルス位相情報)又はラッチ回路58cの出力(パルス時刻情報)が検出データとして入力される。

0038

ラッチ回路72−0のQ出力はラッチ回路72−1のD端子に入力され、ラッチ回路72−1のQ出力はラッチ回路72−2のD端子に入力され、ラッチ回路72−2のQ出力はラッチ回路72−3のD端子に入力され、ラッチ回路72−3のQ出力はラッチ回路72−4のD端子に入力され、ラッチ回路72−4のQ出力はラッチ回路72−5のD端子に入力されている。

0039

各ラッチ回路72−0〜72−5は、割込信号とパルス有無信号の論理積をとったAND回路71の出力をイネーブル信号とし、読み込みデータの書き込みや、バッファ間(ラッチ回路72−0〜72−5間)のデータ移動割込処理により実行される。

0040

このように割込信号とパルス有無信号の論理積信号をイネーブル信号としているため、パルス有無信号(パルス有無フラグ)が「パルスが発生」した場合のみ各バッファ(ラッチ回路72−0〜72−5)を動作させ、パルスが無い場合には過去の値を保持させることができる。このようなパルス有無信号によるデータ転送制限機能を有しているため、回転速度が低下してパルス発生周期が割込信号周期よりも長くなって「パルス休止」状態になっても対応できる。

0041

図16の73は、図15の前回値選択用セレクタ64,65(Select2,Select3)の機能を実現する前回値選択用セレクタであり、ラッチ回路72−1〜72−5の各Q出力であるデータData(1)〜Data(5)のうち、速度差データ選択回路63(スタックバッファ)からの選択信号Selが示す複数サンプル周期前のデータを選択する。

0042

前記選択信号SelをCPUへの設定により切り替える(速度差データ選択回路63における選択信号を変更する)ことにより、固定したサンプル周期でデータをラッチさせていても、任意のサンプル回数より以前の時刻で発生したパルスの情報を取り出すことが可能になる。

0043

図15の66は、パルス位相バッファ61内の最新パルス位相と、前回値選択用セレクタ64で選択された複数サンプル周期前のパルス位相との差分を計算する減算器(Sub2)であり、67は、パルス時刻バッファ62内の最新パルス時刻と、前回値選択用セレクタ65で選択された複数サンプル周期前のパルス時刻との差分を計算する減算器(Sub3)である。

0044

68は、減算器66の出力である位相差分を、減算器67の出力である時間差分で除算して速度検出1(速度検出値)を出力する除算器である。前記減算器66,67および除算器68によって本発明の速度検出演算部を構成している。

0045

前記パルス位相バッファ61、パルス時刻バッファ62、速度差データ選択回路63、前回値選択用セレクタ64,65、減算器66,67、除算器68は、CPU演算機能の構成要素としてソフトウェアなどで実装することを想定している。

0046

尚、前記速度差データ選択回路63の選択信号Selとして設定している。この選択信号Selをどのように決定するかは、「速度演算を計算する時間間隔は短いほうが応答性能を高くでき、逆に長いほうが精度が良い」という経験則に鑑みて、エンコーダの種類やパルス数およびジッタ発生量などから経験的に設定するなどの方法が考えられる。

0047

図15図16の構成によれば、複数パルス周期前のパルス情報から最新パルス情報までの速度検出期間を長くする(選択信号設定部で設定する)ことができ、速度検出における、パルス信号の発生時刻の揺らぎによるオフセット誤差を抑制して速度検出精度を向上させることができる。

0048

図15図16では、固定割込周期であっても、速度検出期間を可変にできる構成を示した。これは、CPU内部のメモリ機能などを有効利用すれば簡単に実現できる。さらに、速度演算回数を増やせば、異なる速度検出期間を有する複数の速度検出演算を実行することもできる。そこで、複数の速度検出、例えば速度検出1と速度検出2の2個の速度検出演算を実行する例を図17に示す。図17において、図15と異なる部分を説明すると、選択信号設定部として、図15の速度差データ選択回路63に代えて第1のサンプル周期前に取得され記憶されたパルス情報を選択するための第1の選択信号Sel1(前回1)と、第1のサンプル周期前よりも過去の第2のサンプル周期前に取得され記憶されたパルス情報を選択するための第2の選択信号Sel2(前回2)とを設定する速度差データ選択回路83が設けられている。

0049

また、第1の過去情報選択部として、第1の選択信号Sel1によりパルス位相バッファ61内の第1のサンプル周期前のパルス位相情報を選択する前回値1選択用セレクタ64−1と、パルス時刻バッファ62内の第1のサンプル周期前のパルス時刻情報を選択する前回値1選択用セレクタ65−1とが設けられている。

0050

また、第2の過去情報選択部として、第2の選択信号Sel2によりパルス位相バッファ61内の第2のサンプル周期前のパルス位相情報を選択する前回値2選択用セレクタ64−2と、パルス時刻バッファ62内の第2のサンプル周期前のパルス時刻情報を選択する前回値2選択用セレクタ65−2とが設けられている。

0051

また、第1の速度検出演算部として、パルス位相バッファ61の最新パルス位相と前回値1選択用セレクタ64−1によって選択された第1のサンプル周期前のパルス位相との差分を計算する減算器66−1と、パルス時刻バッファ62の最新パルス発生時刻と前回値1選択用セレクタ65−1によって選択された第1のサンプル周期前のパルス発生時刻との差分を計算する減算器67−1と、減算器66−1の偏差出力である位相差分を、減算器67−1の偏差出力である時間差分で除算して速度検出1(第1の速度検出値)を出力する除算器68−1とが設けられている。

0052

また、第2の速度検出演算部として、パルス位相バッファ61の最新パルス位相と前回値2選択用セレクタ64−2によって選択された第2のサンプル周期前のパルス位相との差分を計算する減算器66−2と、パルス時刻バッファ62の最新パルス発生時刻と前回値2選択用セレクタ65−2によって選択された第2のサンプル周期前のパルス発生時刻との差分を計算する減算器67−2と、減算器66−2の偏差出力である位相差分を、減算器67−2の偏差出力である時間差分で除算して速度検出2(第2の速度検出値)を出力する除算器68−2とが設けられている。

0053

その他の部分は図15と同一に構成されている。

0054

図17の構成において、速度検出演算までの各動作は図15と同様であり、異なる速度検出期間により演算した速度検出1と速度検出2を得ることができる。

0055

このように、2種類の速度検出において異なる速度検出期間を設定しておき、それぞれの速度検出の長所を生かすことにより、「速度検出周期が短いと速度誤差が大きくなり、逆に長いとムダ時間が長くなって応答性能に制限が生じる」という問題を対策することができる。その対策を行った回転機の速度制御系の構成図が図18であり、図17の速度検出装置を一般的な比例積分(微分)制御(PI(D)制御)と呼ばれる速度制御方式に適用した例である。

0056

図18では、CPU演算部分を枠として表現して中央に配置してあり、この枠外の左側が図15図17のディジタル検出回路に相当し、該ディジタル検出回路内のパルスエンコーダ50以外の各回路を速度検出回路100としている。

0057

CPU演算部分のASR制御部(Automatic Speed Regulator;自動速度制御部)200は、次のように構成されている。

0058

速度指令発生部201は、時間に応じて回転機の目標速度を速度指令として出力し、速度制御はこれに追従する動作を行う。

0059

速度検出演算部210は図17右側のCPU演算部分に相当し、速度検出1と速度検出2という、速度検出期間が異なる2種類の速度検出値を出力する。

0060

減算器202において速度指令と速度検出1の偏差がとられ、減算器203において速度指令と速度検出2の偏差がとられる。

0061

204は減算器202の偏差出力に対して比例(微分)制御を行う比例制御項としてのP(D)制御部であり、205は減算器203の偏差出力に対して積分制御を行う積分制御項としてのI制御部である。

0062

P(D)制御部204およびI制御部205の各出力を加算器206で加算したPI制御出力は、回転機に発生させたいトルク指令に相当する。

0063

300は、加算器206の出力であるトルク指令を回転機に流す電流指令に変換するトルク/電流指令変換部である。

0064

トルク/電流指令変換部300の出力は減算器400において電流検出値(実電流)との偏差がとられる。

0065

ACR制御部500は、減算器400の偏差出力に対してACR制御を行って出力電圧指令を出力するものであり、前記電流指令に実電流が追従するように電流制御(ACR)する。

0066

上記の構成において、ASR制御部200内のPI制御は、「P制御が高速な応答性能を実現し、I制御が定常誤差などをゆっくりと補正する」という2種類の機能を組み合わせた制御方式である。したがって速度指令との偏差をとる速度検出情報もこれに対応した機能を十分に発揮できる性質を有するものを使用すればよい。

0067

そこで図17の速度検出1を得るための第1の選択信号Sel1を、例えば2サンプル周期前のパルス情報を選択するための選択信号に設定し、速度検出2を得るための第2の選択信号Sel2を、例えば8サンプル周期前のパルス情報を選択するための選択信号に設定しておく。これによって、速度検出1は短い検出期間を有し、速度検出2は長い検出期間を有することになる。

0068

図18のASR制御部200における比例制御(P(D)制御部204)は応答性の性能に影響するので、速度検出1の検出期間が短い情報を使用してムダ時間を少なくし、比例項の制御ゲインをできるだけ高く設定して応答性能を高める。

0069

一方で、積分項の時定数機械慣性モーメントにより決まる値であり、通常は速度検出周期よりも長いことが多い。そこで、積分項(I制御部205)の速度検出には、ムダ時間の大きな信号を用いても悪影響は少ないことを利用して、速度検出2の計測時間が長い(ムダ時間は大きいが精度が良い)情報を使用する。

0070

このように、2種類の速度検出が有している特長が発揮できるように、制御項によって使用する速度情報使い分けることにより、「速度制御精度と応答性能」とを両立する制御系構築することができる。

0071

図18の速度制御システムは、ディジタル演算器の性能が向上したので割込周期(サンプル周期)を短くすることができるようになったが、パルスエンコーダの分解能が従来のままであれば、速度検出時間を短くすると波形バラツキの影響が逆に大きくなって、速度検出誤差が大きくなるという問題を改善するものである。すなわち、速度検出精度と速度検出の遅れ時間との相反する要求を満足するために、計測期間の長さが異なる2種類の速度検出を実装し、PI制御の比例項には短い計測期間の速度検出値を、積分項には長い計測期間の速度検出値を使用するように構成している。

0072

これは、比例項は応答性能を実現するが、速度の制御精度を支配するのは積分成分である。そこで、積分項にだけ応答性よりも精度を重視した計測方法を適用するものである。この図18の構成を参考例1とする。これは、パルス分解能が高い場合に有効であると想定しており、本発明の新規性のあるポイントを分かりやすくするために比較対象として示している。

0073

特許第3173174号公報

先行技術

0074

電気学会、電気論D,155巻11号 pp1316−1324(平成7年)の2章

発明が解決しようとする課題

0075

参考例1の構成はある程度のパルスエンコーダの分解能が高い場合を想定しており、一回転当たり数百パルス[p/r]以下という程度の低分解能なパルスエンコーダが適用される場合には、低速時のエンコーダのパルス周期が制御のサンプル周期に対してかなり低くなる。

0076

そのため、割込処理にて速度検出演算を実行しようとしても、パルスが発生しない(休止している)ために計測情報が更新されておらず速度検出値が更新できない。これをパルスや速度検出の休止期間と呼ぶことにする。このようなパルス休止期間が生じると、実速度に対して制御器が速度を検出するまでの遅れ時間が長くなるし、その休止期間は前回値を保持させるなどの対策を採用すると、実速度との誤差も大きくなる。

0077

図9は、その速度検出の遅れ時間やパルス休止期間による影響を説明するための模式的なタイムチャートである。図9(a)は、「A相とB相」の2相エンコーダの出力パルス波形を表し、低速域でさらに速度が低下している状態を示している。

0078

このパルスエッジを検出して位相カウンタアップダウンカウントすることにより、図9(b)のθppのようなエンコーダパルス位相に相当するディジタル値位相検出情報に変換する。図9(c)に示す割込信号によりディジタル制御処理が起動されると、まず位相カウンタの値を読み出した後、以前の割込み時に読み出した位相や時刻情報との差分をとることにより図9(b)の位相差Δθppと時間差Δtppを求め、これらを除算(Δθpp/Δtpp)して検出速度を計算する。しかし、この速度検出値は割込信号に同期した処理にて演算されているので、速度検出値ωdetと実速度ωrを示す図9(d)のように割込信号に同期して更新される波形として認識される。そうすると、実速度が変化している場合には、速度検出に必要なΔtppの時間幅による遅延成分や、パルス発生時刻と割込タイミングとの遅れ時間(図9(d)中の(Da)に相当)が生じることになる。

0079

さらに、時間が経過した後半のようにパルス周期が割込周期よりも長くなってくると、図中の楕円点線)で示した割り込み処理において位相カウンタ値が更新していないことによる速度検出の休止期間が生じてくる。図9のパルス休止期間では、速度検出値は前回の検出値を保持させてあるが、これにより実速度との誤差が大きくなることが分かる。

0080

以上のように、パルエンコーダを使用した速度検出においては下記の2種類の検出遅れが存在する。

0081

遅延時間1)一つは2つのパルスエッジ間のサンプル時間差Δtppという時間幅に起因する遅れ成分とパルス発生時刻に対してディジタル演算のタイミングが遅れる成分の和である。これはパルスが休止しなくても、常に存在している。

0082

(遅延時間2)もう一つは、パルス休止により速度検出ができないことによる遅延成分である。特に極低速にて遅れ要因が発生する。

0083

これらの説明のために、図9(d)の速度検出値ωdetを時間積分した位相がどうなるかを図9(b)中に点線として模式的に表した。(遅延時間1)は図中の(Da)で示した計測パルス間隔の中間時刻サンプル時刻との時間差分成分であり、この図9のように減速している場合には、この遅延時間だけ速度検出が遅れるので、速度検出誤差の要因となる。さらに、パルス休止による遅れ時間が発生してくると、図中の(Db)のように速度検出が前回値を保持する期間も生じ、(遅延時間2)の遅延成分も追加されてくる。

0084

通常は、この2種類の遅延時間に起因する速度検出誤差の影響として、実速度ωrとの差異の大小により評価するが、本発明では速度制御の積分項に対する外乱として評価するために、図9(b)では、速度検出を逆に時間積分して位相成分(θintg=∫(ωdet)dt)に戻して、これと元のθpp(計測したパルス位相)の波形の位相誤差として表現してみた(図示(Dc))。

0085

図9(b)において、低速になるほど(遅延時間1)による速度検出誤差が時間積分されるので(Dc)に示す位相差は次第に大きくなっていくが、後半のパルス休止による(遅延時間2)が生じてくると、格段に位相誤差が大きくなっていく。

0086

PI制御演算の積分項にも速度指令値と速度検出値の差分を時間積分しているので、このような位相誤差に比例した誤差が生じるはずである。さらに速度が急変する場合には、図9の(Da)に示すような検出時間の遅れによって生じる速度検出誤差はさらに大きくなってくるし、極低速域に急減速する場合には、図9の(Db)のようなパルス休止遅れによる誤差成分が大きくなってくる。このようにこれらの遅延時間成分は、加減速時に蓄積される量が大きいので、加速後の一定速度への移行時にオーバーシュートが生じる要因となり、さらに低速で生じる後者の(遅延時間2)は、速度誤差が大きいだけでなく、制御のムダ時間成分も長くなるために不安定現象を発生させる要因となる。

0087

まず、加速時のオーバーシュートの例を説明するための模式的なタイムチャートが図10である。この図10には、加速状態から一定速度に移行する速度指令に対する、「比例制御(P制御)」(図示特性線(1))、「速度検出に遅れ時間が無い理想的な場合のPI制御」(図示特性線(2))および「速度検出に検出遅れが存在するPI制御」(図示特性線(3))の3種類の速度応答特性を示してある。

0088

P制御(特性線(1))の場合には、加速状態から一定速度に移行する際にオーバーシュートは発生しないが、指令値に到達する部分の応答が緩やかであり、また指令値に対する定常偏差が生じる。

0089

次に、検出遅れの無い理想的な速度検出とPI制御を組み合わせた(特性線(2))の場合には、積分項により加速期間速度差が減少するので応答遅れが少なくなるが、破線のようにオーバーシュートが生じるようになる。これに対して、同じPI制御でも速度検出遅れが存在すると実線のような応答波形(特性線(3))となり、加速期間では速度検出遅れによって速度指令値と速度検出値との速度差が大きく現われるので、正方向に加速時は、PI制御の積分項が正の方向に大きくなるという制御誤差が生じる。

0090

そのため図10の(ア)で示したように検出遅れによる速度誤差成分による積分項が過大に補正するために、加速期間の速度指令との速度差はより小さくなっているが、この加速期間に過大な積分項が蓄積されており、そのため定常速度に移行すると(イ)で示したように速度のオーバーシュートが大きくなってしまう。このように速度検出の遅延時間によってPI制御の応答特性に外乱が生じてくるので、比例ゲインや積分時定数の設計においてもこの外乱を考慮し制御応答を低めに設計するのを配慮しておく必要がある。

0091

これに重畳するように、低速域ではパルス休止期間による遅延成分が大きな外乱を生じさせるので、さらに不安定になりやすい。そのため、さらに制御応答を低く設計しておく必要がある。

0092

従来例1(図1)や従来例2(図3)のPI制御に、「低分解能なパルスエンコーダによる速度検出」を組み合わせた場合には、速度制御特性に理想状態に比して誤差が生じ、応答性能を低く設計する必要があったり、低速域で不安定になりやすいという問題点が存在する。

0093

本発明は上記課題を解決するものであり、その目的は、速度検出遅れによって生じる外乱を抑制することができる速度制御システムを提供することにある。

課題を解決するための手段

0094

上記課題を解決するための請求項1に記載の速度制御システムは、パルスエンコーダを用いた速度検出と速度形の比例積分制御方式を適用した回転機の速度制御システムにおいて、
前記比例積分制御方式の比例項のトルク指令成分(τ_p)は、速度指令値(ω_ref)と速度検出値(ω_det)の差分に対して比例ゲイン(Kps)を乗算して求め、
前記比例積分制御方式の積分項のトルク指令成分(τ_i)は、速度指令値(ω_ref)に速度指令値の補正量(Δω_fb)を加算した値を、サンプル演算ごとに積算して位相指令値((θ_ref)’)を演算し、該位相指令値((θ_ref)’)と位相検出値(θ_det)との差分に対して、比例ゲイン(Kps)と積分時定数に相当する係数ゲイン(dT/Tis)を乗算することにより求め、
前記比例項のトルク指令成分(τ_p)と積分項のトルク指令成分(τ_i)を加算し、該加算出力をトルク制限部に通して比例積分制御のトルク指令(τ_pio)を出力し、
前記速度指令値の補正量(Δω_fb)は、前記トルク制限部の出力成分からトルク制限部の入力成分を減算することにより、トルク制限部で作動した制限量をトルク指令補正量(Δτ_fb)として演算し、該トルク指令補正量(Δτ_fb)に、前記比例ゲインと積分時定数に相当する係数ゲインのそれぞれの逆数(1/Kps、Tis/dT)を乗算して求めることを特徴としている。

0095

また、請求項2に記載の速度制御システムは、請求項1において、前記速度検出値(ω_det)は、前記パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出し、検出された各エッジをカウントしてパルス位相値としてラッチし、最新のパルス位相値とエッジ検出タイミング前の過去のパルス位相値との差である位相差を演算し、前記出力パルスの最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である時間差を演算し、前記演算された位相差を前記演算された時間差で除算して求めることを特徴としている。

0096

上記構成によれば、積分項のトルク指令成分は、時間積分を施していない位相検出情報を直接用いているため、速度検出をする時間差の時間幅により生じる遅延時間による速度誤差の影響を受けなくすることができる。

0097

このため、加減速中に検出遅れによる速度誤差成分が積分項に蓄積されることがなく、定常速度に移行した際のオーバーシュート量が抑制され、速度検出遅れの無い理想的な速度応答特性に近づけることができる。

0098

また、請求項3に記載の速度制御システムは、請求項1において、前記位相検出値(θ_det)は、前記パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出してエッジ検出タイミングを求め、該エッジ検出タイミングで前記出力パルスをカウントしてパルス位相値としてラッチし、該ラッチされたパルス位相値をサンプル周期発生部で生成されるサンプルタイミングで読み出すことで得られ、
前記速度検出値(ω_det)は、前記得られた位相検出値(θ_det)のうち最新の位相検出値と前記エッジ検出タイミング前の過去の位相検出値との差である位相差を演算し、基準クロック信号をカウントして時刻情報とし、前記エッジ検出タイミングで前記出力パルスのカウント値が変化したときの時刻をラッチし、該ラッチされた時刻を前記サンプルタイミングで読み出すことでパルス発生時刻(Tpp)を得、最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である第1の時間差を演算し、前記演算された位相差を前記演算された第1の時間差で除算して求められ、
前記基準クロック信号をカウントした時刻情報から前記サンプルタイミングで更新されるサンプル時刻(Ts)を計測し、前記パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間に相当するクロック差(Ts−Tpp)を第2の時間差(ΔT_est)として演算し、
前記第2の時間差をサンプル周期(dT)で除して補正比率(ΔT_est/dT)を求め、前記速度指令値(ω_ref)と速度指令値の補正量(Δω_fb)を加算した値に前記補正比率(ΔT_est/dT)を乗算して位相差補正成分(Δθref_est)を求め、
前記位相指令値は、前記位相指令値((θ_ref)’)から、前記位相差補正成分(Δθref_est)を減算することによって、パルス発生時刻に近似した位相指令値(θ_ref)として得られることを特徴としている。

0099

上記構成によれば、速度検出および速度制御(PI制御)の処理を実行するサンプル周期とエンコーダパルスの発生時刻の時間的な整合をとることができ、正確な位相指令を計算することができる。これによって、サンプル時刻とパルス発生時刻が非同期であることに起因する遅延時間成分について、遅延時間差に相当する位相成分を補正する効果が得られ、積分項に関する遅延時間の影響を抑制し、速度応答特性を、検出遅延の無いより理想的な応答特性に近づけることができる。

0100

また、請求項4に記載の速度制御システムは、請求項1において、前記位相検出値(θ_det)は、前記パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出してエッジ検出タイミングを求め、該エッジ検出タイミングで前記出力パルスをカウントしてパルス位相値としてラッチし、該ラッチされたパルス位相値をサンプル周期発生部で生成されるサンプルタイミングで読み出すことで得られ、
前記速度検出値(ω_det)は、前記得られた位相検出値(θ_det)のうち最新の位相検出値と前記エッジ検出タイミング前の過去の位相検出値との差である位相差を演算し、基準クロック信号をカウントして時刻情報とし、前記エッジ検出タイミングで前記出力パルスのカウント値が変化したときの時刻をラッチし、該ラッチされた時刻を前記サンプルタイミングで読み出すことでパルス発生時刻(Tpp)を得、最新のパルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である第1の時間差を演算し、前記演算された位相差を前記演算された第1の時間差で除算して求められ、
前記基準クロック信号をカウントした時刻情報から前記サンプルタイミングで更新されるサンプル時刻(Ts)を計測し、前記パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間に相当するクロック差(Ts−Tpp)を第2の時間差(ΔT_est)として演算し、
前記速度検出値(ω_det)と第2の時間差(ΔT_est)を乗算して、第2の時間差内で変化する位相の予測量(Δθ_est)を求め、該予測量を前記位相検出値(θ_det)に加算して、割込時刻における補正された位相検出値(θ_detest)を求め、
前記位相検出値(θ_det)に代えて前記位相検出値(θ_detest)を、前記位相指令値((θ_ref)’)との差をとるために用いることを特徴としている。

0101

上記構成によれば、時間遅れ成分に相当する、パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間(第2の時間差ΔT_est)において変化する位相の予測量(Δθ_est)を求め、これによって位相検出値(θ_det)を補正した、割込時刻における補正された位相検出値(θ_detest)を得ている。このため、このθ_detestを位相検出値として使用することにより、位相指令と位相検出の同時性について整合をとることができる。

0102

また、前記サンプル時刻(Ts)は、サンプルタイミングで(割込信号ごとに)更新されるため、時間遅れ成分に相当する第2の時間差(ΔT_est)および位相の予測量(Δθ_est)も更新され、その結果、割込時刻における補正された位相検出値(θ_detest)を更新させ続けるように働く。

0103

これによって、パルス休止により速度検出ができないことによる遅延成分を抑制することができる。

0104

また、請求項5に記載の速度制御システムは、請求項1ないし4のいずれか1項において、前記比例積分制御のトルク指令出力側に低域通過フィルタを設けたことを特徴としている。

0105

上記構成によれば、前記パルスエンコーダの位相分解能が低い場合などに、前記積分項がステップ状に変化する外乱を抑制することができる。

発明の効果

0106

(1)請求項1〜5に記載の発明によれば、積分項のトルク指令成分は、時間積分を施していない位相検出情報を直接用いているため、速度検出をする時間差の時間幅により生じる遅延時間による速度誤差の影響を受けなくすることができる。

0107

このため、加減速中に検出遅れによる速度誤差成分が積分項に蓄積されることがなく、定常速度に移行した際のオーバーシュート量が抑制され、速度検出遅れの無い理想的な速度応答特性に近づけることができる。

0108

したがって、速度検出遅れによって生じる外乱を抑制することができる。
(2)請求項3に記載の発明によれば、速度検出および速度制御(PI制御)の処理を実行するサンプル周期とエンコーダパルスの発生時刻の時間的な整合をとることができ、正確な位相指令を計算することができる。これによって、サンプル時刻とパルス発生時刻が非同期であることに起因する遅延時間成分について、遅延時間差に相当する位相成分を補正する効果が得られ、積分項に関する遅延時間の影響を抑制し、速度応答特性を、検出遅延の無いより理想的な応答特性に近づけることができる。
(3)請求項4に記載の発明によれば、第2の時間差(ΔT_est)において変化する位相の予測量(Δθ_est)によって、割込時刻における補正された位相検出値(θ_detest)を求め、これを位相検出値として使用しているので、位相指令と位相検出の同時性について整合をとることができる。

0109

また、前記サンプル時刻(Ts)は、サンプルタイミングで(割込信号ごとに)更新されるため、時間遅れ成分に相当する第2の時間差(ΔT_est)および位相の予測量(Δθ_est)も更新され、その結果、割込時刻における補正された位相検出値(θ_detest)を更新させ続けるように働く。

0110

これによって、パルス休止により速度検出ができないことによる遅延成分を抑制することができる。
(4)請求項5に記載の発明によれば、前記パルスエンコーダの位相分解能が低い場合などに、前記積分項がステップ状に変化する外乱を抑制することができる。

図面の簡単な説明

0111

速度制御システムで用いられるPI制御方式の従来例1を示すブロック図。
速度制御システムで用いられるPI制御方式の従来例1から従来例2へ変換する途中の構成を示すブロック図。
速度制御システムで用いられるPI制御方式の従来例2を示すブロック図。
速度制御システムで用いられるPI制御方式の従来例2から本発明方式へ変換する途中の構成を示すブロック図。
本発明の実施例1のブロック図。
本発明の実施例2のブロック図。
本発明の実施例3のブロック図。
本発明の実施例3の他の形態を示すブロック図。
低速時の速度検出における問題点を説明する図であって、(a)は2相のパルスエンコーダの出力信号波形図、(b)はエンコーダパルス位相の特性図、(c)は割込信号波形図、(d)は検出速度と実速度の特性図。
速度制御方式と速度検出の影響を比較した説明図。
従来例1と実施例3の加速特性を説明するための速度特性図。
従来例1と実施例3の加速特性を説明するためのトルク制御特性図。
従来例1と実施例3の加速後に低速域へ減速する特性を説明するための速度特性図。
従来例1と実施例3の加速後に低速域へ減速する特性を説明するためのトルク制御特性図。
速度制御システムの参考例1に用いられる速度検出装置のベースとなる装置の構成図。
図15の要部の構成図。
速度制御システムの参考例1に用いられる速度検出装置の構成図。
速度制御システムの参考例1を示す構成図。

0112

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図9(b)では、パルスエンコーダによる検出位相θppと速度検出値を時間積分した位相(θintg=∫(ωdet)dt)とを示したが、発想を変えて、この位相差がPI制御の積分項、つまり速度差の時間積分値に相当するとみなすことができる。この位相を利用することができるのは積分項に限るが、位相検出情報だけでよいので、速度検出遅れによって生じる外乱を抑制することができる。

0113

そこで、本実施形態例では、図3の離散系で構成したPI制御ブロック図を、さらに等価な制御ブロックに展開して、PI制御の積分項を「“速度指令値を時間積分した位相指令”と“エンコーダの検出位相の差分”」を使用する形態に変形するように構成した。

0114

実施例1の構成を図5に示す。これは図3の構成に対して、図4に示すような等価変換を行うことにより導出できる。まず図4(a)では、図3における積分項のトルク指令τ_iを出力する積算部(サンプラ1fおよび加算器4dの回路)を、直前の加算器4aの入力項に移動する。そうすると、積分ゲイン(dT/Tis)(係数器3)の後段(サンプラ1gおよび加算器4eの回路)と、トルク制限の超過量であるトルク補正量Δτ_fbのフィードバック項(サンプラ1hおよび加算器4fの回路)の2ヶ所に積算部が分岐して存在するようになる。

0115

次に図4(a)の積分ゲイン側の積算部(サンプラ1gおよび加算器4eの回路)を、速度指令値と速度検出値の差分演算の前(減算器2aの入力側)に移動する。そうすると、図4(b)のように、速度指令値ω_refをサンプラ1iおよび加算器4gによって積算して位相指令θ_refを演算し、速度検出値ω_detをサンプラ1jおよび加算器4hによって積算して位相検出値θ_detを演算するようになる。そしてθ_refとθ_detの偏差が減算器2dでとられ、減算器2dの偏差出力に比例ゲインKpsが乗算された後、係数器3(積分ゲイン)に入力される。本来、速度を時間積分して位相に変換するためには、加算器4gと4hの前でサンプル時間dTを乗算するが、簡素化のため係数器3にまとめている。

0116

さらに、図4(b)におけるトルク制限の超過量であるトルク補正量Δτ_fbをフィードバックする先の加算器4aの位置を、速度指令側の積算部(サンプラ1iおよび加算器4gの回路)よりも前に移動すると、図4(c)の構成になる。ここで、減算器2dの出力側にはKpsとdT/Tisゲインが存在するので、前記Δτ_fbのフィードバック側のループにはこのゲインの逆数、1/KpsとTis/dTを挿入してあり、この逆数を乗算した値は速度の単位の値Δω_fb(速度指令値の補正量)となる。

0117

以上の変形、つまりブロックの移動は、一方に流れる信号の加算部分をさかのぼって移動させているだけであり機能的には等価な変換である。

0118

これを図5に展開するために、図4(c)の比例項では速度検出を入力としていたが、位相検出(θ_det)を時間差分(時間微分に相当)して速度検出とする構成に置き換える。さらに、図4(c)の積分項の速度検出を積分したθ_detは、エンコーダの発生するパルスを計測して得られた位相情報(θ_det)iをサンプルした位相検出成分に置き換える(時間積分を施さずに位相検出情報を直接用いる)。こうすると、図3から等価変換した図4(c)を経て、さらに速度指令値と速度検出値の速度差を時間積分したものが位相差に相当することを利用することにより、図5のようなほぼ同様な機能を実現する構成を得ることができる。

0119

図5において、速度検出値(ω_det)は、パルスエンコーダの出力パルスの立上り、立下がりの各エッジを検出し、検出された各エッジをカウントしてパルス位相値(θ_det)iとしてラッチ回路11aにラッチし、最新の(サンプル時刻の直前の)パルス位相値とエッジ検出タイミング前の過去のパルス位相値との差である位相差をラッチ回路11bおよび減算器2eで演算し、前記出力パルスの発生時刻情報((T_det)i)をラッチ回路11cにラッチし、前記最新の(サンプル時刻の直前の)パルス発生時刻とエッジ検出タイミング前の過去のパルス発生時刻との差である時間差(ΔT)をラッチ回路11dおよび減算器2fで演算し、前記演算された位相差を、除算器12aにおいて前記演算された時間差(ΔT)で除算して求める。

0120

尚、前記速度検出値(ω_det)は例えば図15図17の速度検出装置を用いることで得ることができる。

0121

ここで、図5の速度検出値(ω_det)を演算する部分は、他のサンプル時間(サンプル周期:dT)とは異なる時間差の記号「ΔT」を用いてあり、エンコーダパルスエッジの発生時刻の差分成分なので、制御のサンプルタイミングとは関係しない。そこで、他のサンプラ(Z-1)と異なる記号を使用して、タイミング信号(エッジ検出タイミング信号)「Edg」と記載して差異を明示してある。詳細は実施例2の速度検出方式の部分で述べるが、エンコーダパルスの発生タイミングがサンプル周期と同期していないため、速度検出の時間差分を求める部分のZ-1の動作タイミングとその時間差成分が制御演算のサンプル周期と異なるので、タイミングの整合処理が必要になるが、図5では原理の理解を主眼としているので、複雑な部分は省略して「Edg」の記号のみに簡素化して、異なるタイミングであることを強調した。

0122

このパルス発生時刻とサンプル時刻が非同期であることによって、「発明が解決しようとする課題」の欄で述べた(遅延時間1)の誤差の一部が生じるので、別項である実施例2や実施例3にてこの誤差の対策を提案している。

0123

従来例1、2から変換した後の図5は下記の構成となっている。図1の説明に使用した項目(1)から(7)については同じものであるので説明を省略し、差異の箇所のみ説明する。

0124

前述のように速度検出値ω_detは、位相検出θ_detの時間差分(微分に相当)に置き換える。具体的には、サンプル時刻の直前のパルス発生タイミング(Edg)における位相カウンタによる位相θ_detと発生時刻T_detを読み出し、すでに以前のサンプル処理にて読み出している位相と時間との差分をとり、位相差を時間差で除算して速度検出値ω_detとしている。

0125

比例項は図1と同様に、ω_refとω_detの差分に比例ゲインKpsを乗算して比例項のトルク指令成分τ_pを計算しているが、差異があるのは積分項であり、速度検出のために時間差分とする前の位相情報θ_det(図9(b)のθppに相当)を直接に使用する。その代わり、速度指令値ω_refをサンプラ1iおよび加算器4gによって時間積分(サンプル演算ごとに積算)して位相指令(θ_ref)’を生成する。

0126

しかし厳密には、PI制御の出力がトルクリミッタ5のトルク制限に掛からない場合にはこれで問題無いのだが、速度形PI制御では最終出力前のトルク制限が動作した場合には積分項にフィードバック補正がかかるのでこの成分も考慮する必要がある。そこで、速度指令値ω_refとこの積算部(サンプラ1iおよび加算器4g)との間に、フィードバック補正成分Δω_fb(速度指令値の補正量)を、加算器4aで加算するような構成としている。

0127

そして、この補正後の速度指令値を積算(時間積分)して、トルクリミッタ5による制限動作を考慮した位相指令(θ_ref)’を得ている。さらにこの位相指令(θ_ref)’から位相検出値θ_detを減算器2dによって減算して差分Δθ_iを求め、これを従来例2の「速度指令値と速度検出値との差を時間積分した成分」に相当するものとみなし、このΔθ_iにゲインKps、dT/Tisを乗算して積分成分のトルク指令τ_iを演算する。

0128

あとは図3の従来例2と同様に、比例項τ_pと積分項τ_iを加算器4bで加算して(τ_p+τ_i)を計算し、これをトルクリミッタ5にて(±τ_lim)の範囲以内に制限して最終的なPI制御の出力とする。

0129

トルクリミッタ5の出力側の値から入力側の値を引いたものがトルクリミッタ5により抑制されたトルク指令の超過量Δτ_fb(トルク指令補正量)になるので、これに積分係数の逆数(Tis/dTおよび1/Kps)を乗算して、次回の演算にて使用する前述の積分項の補正値Δω_fb(速度指令値の補正量)とする。

0130

従来の速度差を積分する方式に比べて、エンコーダなどの位相分解能が低い場合には積分項がステップ状に変化する外乱が生じる。これに対しては、図5のPI制御の出力の後段に、破線のブロック(図示LPF)として、低域通過フィルタ(高域遮断フィルタ)15などを追加して急変を抑制させるなどの対策方法を適用すればよい。ただし、上記の外乱による影響が少ない制御系の場合は、低域通過フィルタ15を設けなくともよい。

0131

速度形の比例積分制御演算図5のような構成とすることにより、図1と等価な制御演算が実現でき、かつ積分項に関しては速度検出ではなく時間積分をする前の位相情報を直接に使用していることにより、速度検出をする時間差の時間幅により生じる遅延時間による速度誤差の影響を受けなくすることができる。

0132

この遅延時間成分による速度検出誤差成分は速度が加減速する際に大きくなるが、この実施例1を適用すれば加減速中に速度検出誤差が速度制御の積分項に蓄積されることを防止でき、ひいては定常速度に移行時に発生していた速度のオーバーシュート成分を抑制することができる。トルク制限の動作を実現するために、積分項のフィードバック補正値Δω_fbにより位相指令(θ_ref)’の積算演算部を修正する構成をとっているので、図1と同じ速度形のPI制御として動作することができる。

0133

以上のように本実施例1によれば、従来の速度形PI制御を用いた速度制御系と等価な機能を実現しているが、「発明が解決しようとする課題」の欄で示した(遅延時間1)による速度誤差成分によって、速度形PI制御の積分項に積算される誤差を抑制することが出来る。そのため、加減速中に検出遅れによる速度誤差成分が積分項に蓄積されにくくなるので、定常速度に移行した際のオーバーシュート量が抑制でき、速度検出遅れの無い理想的な速度応答特性に近づけることができる。

0134

実施例1では、割込信号などのサンプルタイミングにて起動させる離散系の演算処理にて、パルス発生時にラッチした位相や時刻情報を読み出して速度検出をしているだけなので、そのままでは、速度情報は異なる割込タイミングが混在することになり厳密には矛盾が生じる。

0135

厳密にはエンコーダパルスの発生時刻はサンプルタイミングと無関係(非同期)に発生するので、より厳密に異なる時間の整合を取りたい場合には、パルス発生タイミングの前後の位相指令サンプル値から補間演算などによりパルス発生タイミングの位相指令推定値を求めればよく、この方法を用いればより精度が改善できる。

0136

特に図9のように、低速になってエンコーダパルスの休止期間が長くなってくると、指令位相の方だけがどんどん進んでしまうため、時刻の整合を取らないと位相差の誤差が大きく現われることになる。これは、「発明が解決しようとする課題」の欄にて説明をした(遅延時間2)に相当する影響が表れているとみなすこともできる。

0137

したがって、実施例1に対して、さらに「発明が解決しようとする課題」の欄で示した2種類の遅延時間成分の対策をする必要がある。この遅延時間の影響を抑制するために、以降では次に示す実施例2と実施例3のような2種類の対策を提案する。

0138

(実施例2の対策)…速度検出および速度制御(PI制御)の処理を実行するサンプル周期と、エンコーダパルスの発生時刻に時間的なずれがあるので、パルス発生時刻と時間的な整合をとった正確な位相指令を計算する。具体的には、サンプル時刻の位相指令をパルス発生時刻情報で補間演算などを適用する。

0139

(実施例3の対策)…速度検出および速度制御(PI制御)の処理を実行する割込周期で位相指令を更新しておき、今度は検出位相の方を補正する。具体的には、パルス発生時刻からの割込時刻前での位相進み量を予測して補正する。これにより、時間整合だけでなく、位相差がパルス分解能に相当する幅でステップ状に変化する問題を対策でき、さらにパルス休止期間中の位相補正機能も実現できる。

0140

実施例2の構成を図6に示す。これは、速度指令値ω_refを積算した位相指令値(θ_ref)’の方を補正するものであり、パルス発生時刻における位相指令を補正計算により得るという対策である。

0141

図6の構成では、速度検出に使用するパルス時刻を明示する必要があるので、速度検出方法の一例を図中に追加して描いている。これは、下記のような計測回路や演算機能で構成されている。

0142

(1)ppはエンコーダのパルス信号(図9(a)のA,B相信号に相当)である。

0143

(2)エッジ検出部16では、パルス信号の変化するエッジ検出タイミングEdgを検出する。

0144

(3)位相カウンタ17は、エッジ検出タイミングにてカウンタ値をup/downさせて、位相に相当するカウント値を出力し、さらに、これをサンプラ1m(Z-1)にて、サンプル周期発生部30で生成するサンプルタイミングs(図9(c)の割込信号のタイミング)でラッチして位相情報θppとする。位相カウンタ値はエッジ検出タイミングEdgの時に更新された値をラッチ回路11eに保持しており、速度検出を行うために読み出す位相データはサンプル周期でサンプラ1mにラッチしたものである。つまりEdgとサンプルタイミングsという異なる2段のラッチ構成となっているので、位相カウンタブロックの中に初段のEdgで操作するラッチ回路11eを描くことにより明示した。

0145

サンプルタイミングsは速度検出や制御処理を開始する割込信号であるが、速度検出や制御処理で読み出すデータを計測回路内のレジスタにラッチするタイミング信号でもある。ディジタル演算器では、この割込信号で実行する処理において、このレジスタからラッチした計測値を読み出して位相θ_detを得る。もし、計測した値の単位(パルス数[p])を回転角[rad]に変換する場合は、係数2π/(4・Npp)を乗算して変換すればよい(ここで、Npp[p/r]はエンコーダのA相やB相の一回転当たりのパルス数)。図6では、サンプラ1mの出力側に乗算器18を設けて回転角[rad]に変換している。

0146

時間カウンタ19では、水晶振動子などの正確でかつ高い周波数の基準クロック信号をカウントアップして時間に相当するカウンタ値tを出力し、Edgタイミングで更新するラッチ回路11fによって位相カウンタが変化したときの時刻をラッチし、さらにサンプルタイミング(割込タイミング)sでラッチ回路1n(読み出しレジスタ;図中Z-1)にラッチして、速度検出に使用する時刻情報Tppを計測する。これも、ディジタル演算器で読み出され、時間の単位を[s]として取り扱う場合には基準クロック信号の周期Tclk[s]を乗算して時間成分T_det[s]に変換すればよい。図6では、サンプラ1nの出力側に乗算器20aを設けてT_detの時間の単位を[s(秒)]として取り扱っている。

0147

ディジタル演算器でこれらの位相と時刻情報を読み出した値から速度検出を得るためには、ラッチ回路11g、サンプラ1oにより前回のパルス発生時に読み出した位相情報θpp_zと最新の読み出し位相情報θppを減算器2fで減算して位相差Δθppを求め、ラッチ回路11h、サンプラ1pにより前回のパルス発生時に読み出した時刻情報Tpp_zと最新の読み出し時刻情報Tppを減算器2gで減算して時間差ΔTpp(第1の時間差)を求め、除算器21において位相差Δθppを時間差ΔTppで除算して検出速度とする。

0148

速度検出の変換係数は前述の位相と時刻の変換係数(2π/4・Npp、Tclk[s])を組み合わせればよいが、実際には機械角電気角の変換係数である回転機の極対数(Pole/2)も考慮する必要がある。しかし図6では、極対数(Pole/2)は2極であると仮定してこの極対数の項は省略してある。

0149

2相パルスを出力するエンコーダの場合には、速度検出用の計測回路はさらに正転逆転も考慮した複雑な構成になるのだが、図6では簡略化して機能記述のみにした。より詳細な方法については既に非特許文献1に記述されているのでここでは省略している。

0150

実施例2の提案内容は、前述の位相カウンタ17が動作するタイミングEdgに着目し、速度指令値の時間積分に相当する位相指令値(θ_ref)’に対して、エンコーダパルス発生時刻の値が計測できるように、速度検出のθppの計測回路と同様に、エッジ検出タイミングEdgでラッチするサンプル回路(ラッチ回路11e〜11hおよび加算器4gの出力側に設けたラッチ回路11i)と、サンプルタイミングsで操作する読み出し用のレジスタ(サンプラ1m〜1pおよびラッチ回路11iと減算器2dの間に設けたサンプラ1r)を挿入するものである。これにより、位相指令値(θ_ref)’を得るタイミングを補正することにより(位相検出値θ_detを減算器2dのマイナス入力とすることにより)、位相検出の発生時刻と時間的な整合を取ることが出来る。

0151

すなわち図6で示したような速度検出方法では、パルスエッジのタイミングEdgにおける位相と時刻を計測しているので、速度指令値を積分した位相指令値(θ_ref)’についても同じ時刻Edgのタイミングでサンプルさせればパルス検出と同時刻の位相指令値(θ_ref)’が得られ、時刻の整合問題が対策できる。図6では、位相指令値(θ_ref)’を逐次演算してサンプラでラッチしている構成(図6(a),(b))と、それと置き換えることのできる等価な補間演算方法(図6(c))を記載している。

0152

最初のパルス位相と同じ時刻の位相指令をラッチする方法(図6(a),(b))では、位相積分をディジタル回路で構成して基準クロックの単位で更新し続けておき、位相カウンタや時刻のラッチと同じ計測回路で検出することにより、パルス発生時刻と時間整合のとれた位相指令を得る。これにより、位相指令と位相検出の時間的な整合が取れるので、ひいてはPI制御の積分項の誤差が抑制される。

0153

しかし、この機能をそのまま実装するためには、基準クロックという高速な周波数で位相指令値(θ_fef)’を計算して更新しておく必要があり、専用の高速な演算回路が必要になる。そこで、これと等価な機能を速度検出演算処理における補間演算にて近似することを図6(c)で提案する。

0154

すなわち、時間カウンタ19の時刻情報から、前記サンプルタイミングsで更新されるサンプラ1qによってサンプル時刻Tsを計測し、パルス発生時刻(Tpp)からサンプル時刻(Ts)までの経過時間に相当するクロック差(Ts−Tpp)を減算器2hによって計測しておき、これに乗算器20bの係数Tclkを乗算することで単位変換して時間差ΔT_est(第2の時間差)を得る。

0155

そして、位相指令の積算部分ではサンプル周期(図9の割込信号の周期)dTに相当する増分が加算されているので、前記第2の時間差をサンプル周期(dT)で除して補正比率(ΔT_est/dT)を求め、前記加算器4aの出力に対して図6(c)のように、乗算器22によって前記補正比率(ΔT_est/dT)を乗算して位相差補正成分Δθref_estを求める。

0156

そして減算器2iにおいて位相指令値(θ_fef)’から位相差補正成分Δθref_estを減算してパルス発生時刻に近似した位相指令値θ_ref_を得る。

0157

以上のように本実施例2によれば、積分項の位相差を演算する際に、両位相の時間整合をとることにより、「発明が解決しようとする課題」の欄で示した(遅延時間1)による成分のうち、パルス発生時刻とサンプル時刻が非同期であることに起因する遅延時間成分についても、発生パルスと速度制御のサンプルタイミングとの遅延時間差に相当する位相成分を補正する効果が得られ、積分項に関してはこの遅延時間の影響を抑制できる。ひいては、図10で示したような速度応答特性も、より理想的な検出遅延の無い場合の応答特性に近づけることができる。

0158

実施例2(図6)では、位相指令の方を補正演算して時間的な整合性を図った。しかし、「発明が解決しようとする課題」の欄の(遅延時間2)で示したような、パルス休止期間による遅延時間の問題が残っている。そこで、実施例3では位相検出に対して時間経過分に相当する位相予測を適用して補正する対策方法を提案するものであり、図7にその構成を示す。これは、実施例2にて挿入した指令位相のラッチ回路に相当する部分(図6の(b),(c))を取り除いて元に(図5の構成)に戻し、その代わりに位相検出の方に以降の補間機能を追加したものである。

0159

図7では、割込タイミングsの時刻Tsをラッチ回路1qでサンプルしておき、前回のパルス発生時刻Tppから割込時刻Tsまでの経過時間(クロック数)を減算器2hによって(Ts−Tpp)として求める。これが位相補正したい時間遅れ成分であるので、この経過時間(Ts−Tpp)に乗算器20bの係数Tclkを掛けたΔT_est(第2の時間差)と、前回の速度検出値ω_detとを乗算器23にて乗算して、経過時間(Ts−Tpp)の間に変化する位相の予測量Δθ_estを求める。そしてこれを加算器4hにてパルス発生時刻の位相θ_detに加算して割込(サンプル)時刻における補正された位相検出値θ_detestとみなす。

0160

ここで位相の予測量Δθ_estはパルスの分解能θ_step=2π/(4・Npp)以下のはずなので、パルス信号にノイズ混入して速度検出が異常になった場合を考慮して、保護用に、位相リミッタ25によって正と負方向にそれぞれ|θ_step|のリミッタを掛けて(±θ_stepの幅に制限して)、過大なθ_detestとなることを防止している。これにより、速度検出異常時でも、位相検出の補正値θ_detestが過大になることはない。

0161

尚、図7では係数器3と加算器4bの間に低域通過フィルタ26を設けている。

0162

このように、速度演算処理を行うサンプル時刻とパルス発生時刻の情報から、速度検出位相の方を補正することが実施例3の構成である。実施例3によれば、位相指令と位相検出の時間の同時性について整合をとることができる。

0163

さらにこの実施例3によれば、パルス休止期間においても機能できるという特長がある。なぜならば、割込信号ごとにサンプル時刻Tsが更新されるので、ΔT_est(第2の時間差)とΔθ_est(位相の予測量)も更新し続ける。そのため、パルス休止期間中においても、前回値を保持している位相検出θ_detに対してΔθ_estの補正成分の方が増加することにより、これらの合成結果である補正された位相検出値θ_detestを更新させ続けるように働く。

0164

これにより、「発明が解決しようとする課題」の欄で述べた(遅延時間2)の成分も抑制することができる。ひいては、速度形PI制御を適用する速度制御系において、積分項だけは速度検出の遅延時間による影響がになるように近似することができる。

0165

また、図7の各箇所に点在するKpsや1/Kpsの項を移動すれば、図8のように等価な回路に変換することもできる。図7ではトルクの単位を用いてPI制御演算を行っていたが、トルクの単位を比例ゲインKpsで除算すると速度(速度差)の単位となるので、図8では比例項や積分項の記号も“τ”→“Δω”に置換してある。またKpsの移動による整合を取るために、トルクリミッタ値についても(1/Kps)を乗算して速度の単位に変換してある(速度リミッタ35)。

0166

図8において図7と異なる部分を説明すると、減算器2aの出力はΔω_p=τ_p/Kpsとなり、加算器4bの出力は(Δω_p+Δω_i)となり、減算器2cの出力はΔω_fbとなり、低域通過フィルタ26の入力側はΔω_i=τ_i/Kpsとなり、トルクリミッタ5が設けられていた箇所には、トルクリミッタ値±τ_limに1/Kpsを乗算して得られた速度リミッタ値±Δω_limで制限を行う速度リミッタ35が配設され、低域通過フィルタ15の手前で速度リミッタ35の出力にKpsを乗算してトルクに変換している。

0167

図7図8は機能的には全く等価であるが、図8の方が乗算などの演算回数を少なくすることができる。

0168

以上のことから実施例1に対して実施例2と実施例3はほぼ同様な性能を有しており、実施例2ではサンプル周期dTよりも小さな時間差成分しか補正していないので、微小な部分を無視すれば実施例1とほぼ同様な特性になる。

0169

また、実施例2と実施例3の差異は、減速してパルス休止が発生する一部の速度領域であり、パルスが休止しない速度域では同じ特性となる。実施例1と実施例2のシミュレーション結果を比較すると差異が微小であったこと、また、実施例3であれば実施例2の改善効果と低速域の改善効果の両方が確認できることから、代表して実施例3の方式について動作例を示すことにした。

0170

まず、「従来例1に実施例2の速度検出方式の部分のみを組み合わせた場合」を従来例とし、これに対して「実施例3の方式」を提案方法の代表例として、これらの2種類の方式の応答特性を比較する。評価条件については、定格速度まで加速する条件と、低速領域にて減速する条件の2種類の速度指令パターンを設定した。

0171

最初の評価条件は、「発明が解決しようとする課題」の欄で示した遅延時間(1)の成分を調べるために、0から、50%と100%の2段階に加速させて、定常速度へ移行時のオーバーシュート量や積分項の誤差蓄積の抑制効果を調べている。2種類の方式の速度制御特性を比較したものが図11であり、速度制御の比例項と積分項および出力トルク指令の各特性について調べたものが図12である。

0172

図11を比較すると、0%から50%に加速する場合には、(b)図の実施例3の方がオーバーシュート量が小さくなっており、図10のPI制御特性のうち遅延時間の無い理想的な速度検出の特性(特性線(2))に似ている結果となった。

0173

これと同じ条件にて、速度制御の内部の比例項と積分項のトルク指令要素を比較したものが図12である。従来例1には積分項自体は存在しないので、出力トルクから比例成分を減算した成分(τpio−τ_p)を積分項τ_iとみなした。

0174

従来例1を使用した場合の特性である(a)図では、速度検出遅延成分により加速時の積分項が大きくなる誤差が生じており、そして定常速度に移行する際にはこの積分項を減少させる必要があるためにτ_pが大きな負の値に振れている。これに対して実施例3の(b)図では、加速中に積分項が増加する誤差成分はほとんどなく、速度検出遅れによる誤差の蓄積量が抑制されていることが確認できる。そのため、定常速度に移行時も、τ_p項が負に振れる量も少ない。

0175

また、50%から100%に加速する場合には、トルク指令はトルクリミッタ値(τ_lim=2.0pu)に制限されている。このトルクリミッタが動作した場合には、積分項の蓄積量が増加してもトルクリミッタによるフィードバックにより制限されるため、(a)図と(b)図の速度もトルクも特性はほぼ同じになる。(a)図と(b)図では、トルクリミッタ動作時はほぼ同じ特性になっていることから、どちらも速度形PI制御として正常に動作していることが確認できており、基本的なPI制御機能としては等価であることも確認できた。

0176

2つ目の評価条件として、「発明が解決しようとする課題」の欄で示した遅延時間(2)のパルス休止期間の特性を調べるために、0から5%に加速した後に、1%に減速させてパルス休止状態を発生させて、速度制御系の安定性や積分項の誤差蓄積の抑制効果を調べている。図12と同様に、2種類の方式についての速度制御特性を比較したものが図13であり、速度制御の比例項と積分項および出力トルク指令の特性を調べたものが図14である。使用した回転機の定格回転数は1180[rpm]、エンコーダはNpp=128[p/r]として分解能を低く設定した。1%速度時のエンコーダのパルス周期は39.7ms(A相とB相のパルス間隔は9.9ms)であるのに対し、速度制御周期は1msとしている。したがって、図13図14の特性はパルス休止期間を含んだ領域で動作していることになる。

実施例

0177

図13図14にて5%から1%に減速すると、(a)図ではパルス休止時に速度検出が零を認識するとトルク補正が停止してしまい、実速度が負にオーバーシュートしやすくなる。それでも極低速領域が続くため、これによりパルス休止期間が長くなってしまい、速度検出(太い実線)に異常な値が発生している。これに対して、(b)図では、減速時の実速度はオーバーシュートが少なく、かつ安定に制御できており、実施例3の方式によれば、パルス休止期間でも、位相検出の補正動作が継続されていることによって、速度制御の安定性が実現できることが分かる。

0178

1a〜1r…サンプラ
2a〜2i…減算器
3…係数器
4a〜4h…加算器
5…トルクリミッタ
11a〜11i…ラッチ回路
12a,21…除算器
15,26…低域通過フィルタ
16…エッジ検出部
17…位相カウンタ
18,20a,20b,22,23…乗算器
19…時間カウンタ
25…位相リミッタ
30…サンプル周期発生部
35…速度リミッタ

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