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技術 PLL回路及びその周波数補正方法

出願人 新日本無線株式会社日清紡ホールディングス株式会社日本無線株式会社上田日本無線株式会社
発明者 佐藤裕樹
出願日 2016年8月8日 (3年0ヶ月経過) 出願番号 2016-155552
公開日 2018年2月15日 (1年6ヶ月経過) 公開番号 2018-026620
状態 未査定
技術分野 発信器の安定化、同期、周波数シンセサイザ パルスの操作 カウンタ、分周器
主要キーワード 入力周波数信号 期待周波数 周囲環境変化 注入信号 型分周器 注入周波数 ロック完了 ステップ周波数
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重要な関連分野

この項目の情報は公開日時点(2018年2月15日)のものです。
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図面 (12)

課題

解決手段

位相比較器1と、チャージポンプ回路2と、ローパスフィルタ3と、VCO4と、注入同期型VCO6と、注入同期型1/3分周器8と、注入同期型1/4分周器9と、1/5分周器10と、可変分周器11とを備えるPLL回路において、位相比較器1に入力する基準周波数信号f1を分周した周波数信号f2の周波数で決まる所定期間T1の間、1/5分周器10の出力周波数信号f8のパルスカウントするカウンタ14と、カウンタ14のカウント値P1に応じて、注入同期型1/4分周器9→注入同期型1/3分周器8→注入同期型VCO6→VCO4の順序でそれぞれのフリーラン周波数を補正するシーケンサ16とを有する。

概要

背景

ミリ波帯と呼ばれる60GHz帯を使用するような無線通信機を小型、低消費電力で設計する場合は、ダイレクトコンバージョン方式アーキテクチャが採用されている。ダイレクトコンバージョン方式では、ベースバンド信号帯域を直接60GHz帯にアップコンバートして送信し、あるいは60GHz帯の受信信号直接ベースバンド帯域ダウンコンバートするが、これらを実現するには、60GHz帯のローカル信号が必要となる。

ローカル信号は、通信に要求されるSNR(信号対雑音比)を満足させるために、高精度、低位相雑音が求められるため、一般的には、電圧制御発振器(以下、VCO:Voltage Controlled Oscllator)、分周器位相比較器チャージポンプ回路ローパスフィルタ(以下、LPF:Low pass filter)をループ接続して構成されるPLL回路を用いて、生成される。

VCOを低位相雑音化するためには、LC発振回路で構成するのが一般的であるが、L(コイル)を用いると、60GHz帯という高周波領域においては、表皮効果から実抵抗が増加し、そのQが劣化してしまう。LC発振回路においては、コンデンサのQに対してコイルのQが小さいため、LC発振回路のQはコイルのQが支配的となる。このため、60GHz帯という高周波領域でLC発振回路を使用すると、位相雑音特性が大きく劣化してしまい、64QA変調のように多値化するとき大きな問題となる。

このようなことから、VCOの位相雑音特性が劣化している場合、PLL回路自体を低位相雑音化するには、ループ帯域を高周波側へ広げる必要があるが、ループ帯域幅は位相比較器の周波数より十分低い値にする必要があるため、限界値が存在する。このため、VCOの位相雑音をPLL回路では十分抑圧することができず、64QAM変調のように多値化するとき所望の位相雑音特性を得ることができない。

そこで、これらの問題を解決する手段として、低周波のVCOを使用したPLL回路によって20GHz帯の周波数信号を生成し、その20GHz帯の周波数信号を高周波帯発振注入同期型VCOに入力して、4逓倍した低位相雑音の60HGz帯の周波数信号を生成し、これをローカル信号として使用することが提案されている(非特許文献1)。これは、64QAM変調のように多値化する場合に好適である。

また、PLL回路の低消費電力化の観点から、分周器として注入同期型分周器ILFD:Injection Locked Frequency Divider)が採用されることがある。注入同期型分周器は注入信号立ち上がりエッジによる位相引き込みプリング現象)を利用するトポロジであり、低位相雑音且つ低消費電力に適した分周器として知られている。

以上の注入同期型VCOや注入同期型分周器を正常動作させるには、それらのフリーラン周波数を予め所望の周波数に調整する必要があるが、それらのフリーラン発振周波数ウェハプロセス変動や周囲環境変化により変動する。そのため、ウェハプロセス変動や周囲環境変化による周波数変動量補正する技術が必要となっている。その技術としては、例えば、特許文献1に記載のものがある。

概要

回路規模縮小化とフリーラン周波数補正の時間短縮化を実現する。位相比較器1と、チャージポンプ回路2と、ローパスフィルタ3と、VCO4と、注入同期型VCO6と、注入同期型1/3分周器8と、注入同期型1/4分周器9と、1/5分周器10と、可変分周器11とを備えるPLL回路において、位相比較器1に入力する基準周波数信号f1を分周した周波数信号f2の周波数で決まる所定期間T1の間、1/5分周器10の出力周波数信号f8のパルスカウントするカウンタ14と、カウンタ14のカウント値P1に応じて、注入同期型1/4分周器9→注入同期型1/3分周器8→注入同期型VCO6→VCO4の順序でそれぞれのフリーラン周波数を補正するシーケンサ16とを有する。

目的

本発明の目的は、回路規模の増大を防いで低消費電力化を実現するとともに、フリーラン周波数の補正時間を大幅に短縮でき、最終的なロックアップまでの時間を短縮できるようにしたPLL回路及びその周波数補正方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

基準周波数信号帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数発振する第1VCOと、該第1VCOで発振した周波数信号を注入同期信号として入力して前記第1VCOで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第2VCOと、該第2VCOで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第1VCOの発振周波数と同じ周波数に分周する注入同期型の第1分周器と、前記第1VCOで発振した周波数信号又は前記第1分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第2分周器と、前記基準周波数信号を分周する固定の第3分周器とを備え、前記第2分周器の出力周波数信号をそのまま又は第1任意数だけ分周して前記帰還周波数信号とするPLL回路において、前記第3分周器で分周された周波数信号の周波数で決まる所定期間の間、前記第2分周器の出力周波数信号又は前記第2分周器の出力周波数信号を第2任意数だけ分周した周波数信号のパルスカウントするカウンタと、該カウンタのカウント値に応じて、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を個々に補正するシーケンサと、を有することを特徴とするPLL回路。

請求項2

請求項1に記載のPLL回路において、前記シーケンサは、前記第1VCO、前記第2VCO、及び前記第1分周器の出力を前記PLL回路から分離した状態で、前記第2分周器をフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第2分周器のフリーラン周波数を補正する第1処理と、該第1処理の後に、前記第1VCO及び前記第2VCOの出力を前記PLL回路から分離し、且つ前記第1分周器をフリーラン発振させた状態で、前記第1分周器の出力周波数信号をフリーラン周波数が補正済の前記第2分周器に注入して、そのとき得られる前記カウンタのカウント値に応じて前記第1分周器のフリーラン周波数を補正する第2処理と、該第2処理の後に、前記第1VCOの出力を前記PLL回路から分離し、且つ前記第1及び第2分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第2VCOをフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第2VCOのフリーラン周波数を補正する第3処理と、該第3処理の後に、前記第1分周器の出力を前記PLL回路から分離し、前記第2分周器を補正済のフリーラン周波数で発振させた状態で、前記第1VCOを固定電圧でフリーラン発振させて、前記第1VCOの出力周波数を前記第2分周器に入力させ、そのとき得られる前記カウンタのカウント値に応じて前記第1VCOのフリーラン周波数を補正する第4処理と、をコンピュータに実行させるプログラムを有することを特徴とするPLL回路。

請求項3

請求項2に記載のPLL回路において、前記プログラムに、前記第4処理の後に、前記PLL回路のロックアップと前記第1VCOの出力周波数信号を注入信号とする前記第2VCOのロックアップとを同時に行う第5処理を加えたことをを特徴とするPLL回路。

請求項4

基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第1VCOと、該第1VCOで発振した周波数信号を注入同期信号として入力して前記第1VCOで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第2VCOと、該第2VCOで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第1VCOの発振周波数と同じ周波数に分周する注入同期型の第1分周器と、前記第1VCOで発振した周波数信号又は前記第1分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第2分周器と、前記基準周波数信号を分周する固定の第3分周器とを備え、前記第2分周器の出力周波数信号をそのまま又は第1任意数だけ分周して前記帰還周波数信号とするPLL回路の、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を補正するPLL回路の周波数補正方法において、前記第3分周器で分周された周波数信号の周波数で決まる所定期間の間の、前記第2分周器の出力周波数信号又は前記第2分周器の出力周波数信号を第2任意数だけ分周した周波数信号のパルス数に応じて、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を個々に補正することを特徴とするPLL回路の周波数補正方法。

請求項5

請求項4に記載のPLL回路の周波数補正方法において、前記第1VCO、前記第2VCO、及び前記第1分周器の出力を前記PLL回路から分離した状態で、前記第2分周器をフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第2分周器のフリーラン周波数を補正する第1処理と、該第1処理の後に、前記第1VCO及び前記第2VCOの出力を前記PLL回路から分離し、且つ前記第1分周器をフリーラン発振させた状態で、前記第1分周器の出力周波数信号をフリーラン周波数が補正済の前記第2分周器に注入して、そのとき得られる前記パルス数に応じて前記第1分周器のフリーラン周波数を補正する第2処理と、該第2処理の後に、前記第1VCOの出力を前記PLL回路から分離し、且つ前記第1及び第2分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第2VCOをフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第2VCOのフリーラン周波数を補正する第3処理と、該第3処理の後に、前記第1分周器の出力を前記PLL回路から分離し、前記第2分周器を補正済のフリーラン周波数で発振させた状態で、前記第1VCOを固定電圧でフリーラン発振させて、前記第1VCOの出力周波数を前記第2分周器に入力させ、そのとき得られる前記パルス数に応じて前記第1VCOのフリーラン周波数を補正する第4処理と、を有することを特徴とするPLL回路の周波数補正方法。

請求項6

請求項5に記載のPLL回路の周波数補正方法において、前記第4処理の後に、前記PLL回路のロックアップと前記第1VCOの出力周波数信号を注入信号とする前記第2VCOのロックアップとを同時に行う第5処理を有することを特徴とするPLL回路の周波数補正方法。

技術分野

0001

本発明は、無線通信機の60GHz帯ローカル信号の生成に好適なPLL(Phase Locked Loop)回路及びその周波数補正方法に関する。

背景技術

0002

ミリ波帯と呼ばれる60GHz帯を使用するような無線通信機を小型、低消費電力で設計する場合は、ダイレクトコンバージョン方式アーキテクチャが採用されている。ダイレクトコンバージョン方式では、ベースバンド信号帯域を直接60GHz帯にアップコンバートして送信し、あるいは60GHz帯の受信信号直接ベースバンド帯域ダウンコンバートするが、これらを実現するには、60GHz帯のローカル信号が必要となる。

0003

ローカル信号は、通信に要求されるSNR(信号対雑音比)を満足させるために、高精度、低位相雑音が求められるため、一般的には、電圧制御発振器(以下、VCO:Voltage Controlled Oscllator)、分周器位相比較器チャージポンプ回路ローパスフィルタ(以下、LPF:Low pass filter)をループ接続して構成されるPLL回路を用いて、生成される。

0004

VCOを低位相雑音化するためには、LC発振回路で構成するのが一般的であるが、L(コイル)を用いると、60GHz帯という高周波領域においては、表皮効果から実抵抗が増加し、そのQが劣化してしまう。LC発振回路においては、コンデンサのQに対してコイルのQが小さいため、LC発振回路のQはコイルのQが支配的となる。このため、60GHz帯という高周波領域でLC発振回路を使用すると、位相雑音特性が大きく劣化してしまい、64QA変調のように多値化するとき大きな問題となる。

0005

このようなことから、VCOの位相雑音特性が劣化している場合、PLL回路自体を低位相雑音化するには、ループ帯域を高周波側へ広げる必要があるが、ループ帯域幅は位相比較器の周波数より十分低い値にする必要があるため、限界値が存在する。このため、VCOの位相雑音をPLL回路では十分抑圧することができず、64QAM変調のように多値化するとき所望の位相雑音特性を得ることができない。

0006

そこで、これらの問題を解決する手段として、低周波のVCOを使用したPLL回路によって20GHz帯の周波数信号を生成し、その20GHz帯の周波数信号を高周波帯発振注入同期型VCOに入力して、4逓倍した低位相雑音の60HGz帯の周波数信号を生成し、これをローカル信号として使用することが提案されている(非特許文献1)。これは、64QAM変調のように多値化する場合に好適である。

0007

また、PLL回路の低消費電力化の観点から、分周器として注入同期型分周器ILFD:Injection Locked Frequency Divider)が採用されることがある。注入同期型分周器は注入信号立ち上がりエッジによる位相引き込みプリング現象)を利用するトポロジであり、低位相雑音且つ低消費電力に適した分周器として知られている。

0008

以上の注入同期型VCOや注入同期型分周器を正常動作させるには、それらのフリーラン周波数を予め所望の周波数に調整する必要があるが、それらのフリーラン発振周波数ウェハプロセス変動や周囲環境変化により変動する。そのため、ウェハプロセス変動や周囲環境変化による周波数変動量補正する技術が必要となっている。その技術としては、例えば、特許文献1に記載のものがある。

先行技術

0009

特許第5841993号公報
"A 64QAM 60GHz CMOS Transceiver with 4-Channel Bonding"IEEE International Solid-StateCircuits Conference (ISSCC),San Francisco CA. pp.346-347,Feb.2014

発明が解決しようとする課題

0010

ところが、ウェハプロセス変動や周囲環境変化に対する補正手段として上記した従来技術を組み合わせると、次のようなPLL回路が構成される。

0011

すなわち、基準周波数信号帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振するVCOと、該VCOで発振した周波数信号を注入信号として入力して分周する注入同期型分周器と、該注入同期型分周器の出力信号を分周して前記帰還周波数信号とする通常の分周器とでPLLループを形成し、VCOの出力周波数信号を注入同期信号として入力してそのVCOで発振した周波数信号の整数倍の周波数信号を発振する注入同期型VCOを接続し、その注入同期型VCOの出力周波数信号をローカル信号として出力するPLL回路が構成される。

0012

そして、注入同期型分周器→VCO→分周器注入同期型VCOの順序で、それらのフリーラン周波数補正を行うことが容易に想像できる。

0013

しかしながら、この手法では、図11の(b)に示すように、時間T21で注入同期型分周器のフリーラン周波数補正を行い、時間T22でVCOのフリーラン周波数補正を行い、その後に時間T23でPLL回路のロックアップ待ち、さらに時間T24で注入同期型VCOの注入同期VCOのフリーラン周波数補正を行い、その後に、時間T25で注入同期型VCOのロックアップを待つ必要がある。ロックアップのための時間T23、T25は、時間T21,T22、T24に比べてかなり長い時間である。

0014

このように、長い時間のかかるロックアップ時間を2重に待つ必要があるので、結果として周波数補正が完了するまでにかかる時間が長くなる。また、この場合は、PLLループのフリーラン周波数補正に対応した補正シーケンスとそのPLLループから外れている注入同期型VCOのフリーラン周波数の補正に対応した補正シーケンスが別個に必要となる。このため、回路規模の増大を招き、結果として消費電力の増大とチップコストの増大を招いてしまう問題がある。

0015

本発明の目的は、回路規模の増大を防いで低消費電力化を実現するとともに、フリーラン周波数の補正時間を大幅に短縮でき、最終的なロックアップまでの時間を短縮できるようにしたPLL回路及びその周波数補正方法を提供することである。

課題を解決するための手段

0016

上記目的を達成するために、請求項1にかかる発明のPLL回路は、基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第1VCOと、該第1VCOで発振した周波数信号を注入同期信号として入力して前記第1VCOで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第2VCOと、該第2VCOで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第1VCOの発振周波数と同じ周波数に分周する注入同期型の第1分周器と、前記第1VCOで発振した周波数信号又は前記第1分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第2分周器と、前記基準周波数信号を分周する固定の第3分周器とを備え、前記第2分周器の出力周波数信号をそのまま又は第1任意数だけ分周して前記帰還周波数信号とするPLL回路において、前記第3分周器で分周された周波数信号の周波数で決まる所定期間の間、前記第2分周器の出力周波数信号又は前記第2分周器の出力周波数信号を第2任意数だけ分周した周波数信号のパルスカウントするカウンタと、該カウンタのカウント値に応じて、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を個々に補正するシーケンサと、を有することを特徴とする。

0017

請求項2にかかる発明は、請求項1に記載のPLL回路において、前記シーケンサは、前記第1VCO、前記第2VCO、及び前記第1分周器の出力を前記PLL回路から分離した状態で、前記第2分周器をフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第2分周器のフリーラン周波数を補正する第1処理と、該第1処理の後に、前記第1VCO及び前記第2VCOの出力を前記PLL回路から分離し、且つ前記第1分周器をフリーラン発振させた状態で、前記第1分周器の出力周波数信号をフリーラン周波数が補正済の前記第2分周器に注入して、そのとき得られる前記カウンタのカウント値に応じて前記第1分周器のフリーラン周波数を補正する第2処理と、該第2処理の後に、前記第1VCOの出力を前記PLL回路から分離し、且つ前記第1及び第2分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第2VCOをフリーラン発振させ、そのとき得られる前記カウンタのカウント値に応じて前記第2VCOのフリーラン周波数を補正する第3処理と、該第3処理の後に、前記第1分周器の出力を前記PLL回路から分離し、前記第2分周器を補正済のフリーラン周波数で発振させた状態で、前記第1VCOを固定電圧でフリーラン発振させて、前記第1VCOの出力周波数を前記第2分周器に入力させ、そのとき得られる前記カウンタのカウント値に応じて前記第1VCOのフリーラン周波数を補正する第4処理と、をコンピュータに実行させるプログラムを有することを特徴とする。

0018

請求項3にかかる発明は、請求項2に記載のPLL回路において、前記プログラムに、前記第4処理の後に、前記PLL回路のロックアップと前記第1VCOの出力周波数信号を注入信号とする前記第2VCOのロックアップとを同時に行う第5処理を加えたことをを特徴とする。

0019

請求項4にかかる発明のPLL回路の周波数補正方法は、基準周波数信号と帰還周波数信号との位相を比較する位相比較器と、該位相比較器の比較結果に応じた電圧を出力するチャージポンプ回路と、該チャージポンプ回路の出力電圧から低周波成分を取り出すローパスフィルタと、該ローパスフィルタの出力電圧に応じた周波数で発振する第1VCOと、該第1VCOで発振した周波数信号を注入同期信号として入力して前記第1VCOで発振した周波数信号の整数倍の周波数信号を発振する注入同期型の第2VCOと、該第2VCOで発振した周波数信号を注入信号として入力して該注入信号の周波数を前記第1VCOの発振周波数と同じ周波数に分周する注入同期型の第1分周器と、前記第1VCOで発振した周波数信号又は前記第1分周器の出力周波数信号を注入信号として入力して該注入信号の周波数を分周する注入同期型の第2分周器と、前記基準周波数信号を分周する固定の第3分周器とを備え、前記第2分周器の出力周波数信号をそのまま又は第1任意数だけ分周して前記帰還周波数信号とするPLL回路の、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を補正するPLL回路の周波数補正方法において、前記第3分周器で分周された周波数信号の周波数で決まる所定期間の間の、前記第2分周器の出力周波数信号又は前記第2分周器の出力周波数信号を第2任意数だけ分周した周波数信号のパルス数に応じて、前記第1VCO、前記第2VCO、前記第1分周器、及び前記第2分周器のフリーラン周波数を個々に補正することを特徴とする。

0020

請求項5にかかる発明は、請求項4に記載のPLL回路の周波数補正方法において、前記第1VCO、前記第2VCO、及び前記第1分周器の出力を前記PLL回路から分離した状態で、前記第2分周器をフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第2分周器のフリーラン周波数を補正する第1処理と、該第1処理の後に、前記第1VCO及び前記第2VCOの出力を前記PLL回路から分離し、且つ前記第1分周器をフリーラン発振させた状態で、前記第1分周器の出力周波数信号をフリーラン周波数が補正済の前記第2分周器に注入して、そのとき得られる前記パルス数に応じて前記第1分周器のフリーラン周波数を補正する第2処理と、該第2処理の後に、前記第1VCOの出力を前記PLL回路から分離し、且つ前記第1及び第2分周器をそれぞれ補正済のフリーラン周波数で発振させた状態で、前記第2VCOをフリーラン発振させ、そのとき得られる前記パルス数に応じて前記第2VCOのフリーラン周波数を補正する第3処理と、該第3処理の後に、前記第1分周器の出力を前記PLL回路から分離し、前記第2分周器を補正済のフリーラン周波数で発振させた状態で、前記第1VCOを固定電圧でフリーラン発振させて、前記第1VCOの出力周波数を前記第2分周器に入力させ、そのとき得られる前記パルス数に応じて前記第1VCOのフリーラン周波数を補正する第4処理と、を有することを特徴とする。

0021

請求項6にかかる発明は、請求項5に記載のPLL回路の周波数補正方法において、前記第4処理の後に、前記PLL回路のロックアップと前記第1VCOの出力周波数信号を注入信号とする前記第2VCOのロックアップとを同時に行う第5処理を有することを特徴とする。

発明の効果

0022

本発明によれば、第1VCO、第2VCO、第1分周器、及び第2分周器のフリーラン周波数を、それらのフリーラン周波数に対応した周波数信号についてのパルスの所定時間内の数によって計測して補正するので、その検出を共用することができ、回路規模の増大化を防ぐことができ、チップコストの低減と低消費電流化に大きく貢献できる。また、第1VCOのロックアップ時に第2VCOのロックアップも同時に行うことができ、補正時間の増大による電力消費を削減することが可能となる。

図面の簡単な説明

0023

本発明の実施例のPLL回路の回路図である。
(a)は図1のPLL回路の分周器13の詳細回路図、(b)は図1のPLL回路の分周器12、分周器13の動作波形図、(c)は計測、補正、確認の説明図である。
(a)は図1のPLL回路のシーケンサ15の内部構成を示すブロック図、(b)は図1のPLL回路のシーケンサ15によるフリーラン周波数補正のフローチャートである。
図1のPLL回路のシーケンサ15によるVCO4、6、分周器8、9のフリーラン周波数補正のフローチャートである。
図1のPLL回路の注入同期型1/4分周器9の回路図である。
(a)、(b)は図1のPLL回路の注入同期型1/3分周器9の特性図である。
図1のPLL回路の注入同期型1/3分周器8の回路図である。
(a)、(b)は図1のPLL回路の注入同期型1/3分周器8の特性図である。
図1のPLL回路の注入同期型VCO6の回路図である。
図1のPLL回路の注入同期型VCO4の回路図である。
(a)は図4のフローチャートを使用してPLL回路のフリーラン周波数の補正を行うタイムテーブル、(b)は従来のPLL回路のフリーラン周波数の補正を行うタイムテーブルである。

実施例

0024

<実施例>
図1に本発明のPLL回路の1つの実施例を示す。図1において、1は入力する基準周波数信号f1(36MHz)と帰還周波数信号f9の位相を比較する比較器、2は位相比較器1から出力する位相進み信号又は位相遅れ信号に応じた電圧信号を出力するチャージポンプ回路、3はチャージポンプ回路2から出力する信号から高周波成分を除去するローパスフィルタ、4はローパスフィルタ3の出力電圧に応じた周波数信号f4(20GHz帯)を発振するVCOである。

0025

5はVCOの出力周波数信号f4を増幅するバッファ回路、6はバッファ回路5から出力する周波数信号f4を注入同期信号としてその注入同期信号の所定逓倍数(3倍)の高周波信号f5(60GHz帯)を発振する注入同期型VCOである。本実施例PLL回路では、この注入同期型VCO6の発振周波数信号f5をローカル信号として図示しない送受信機に出力する。

0026

7は注入同期型VCO6の出力発振周波数信号f5を増幅するバッファ回路、8はバッファ回路7から出力する周波数信号f5を注入同期信号として入力して3分周した周波数信号f6(20HGz帯)を発振する注入同期型1/3分周器である。

0027

9はVCO4から出力する周波数信号f4又は注入同期型1/3分周器8から出力する周波数信号f6を注入同期信号として入力して4分周した周波数信号f7(5HGz帯)を発振する注入同期型1/4分周器、10は注入同期型1/4分周器9から出力する周波数信号f7を5分周した周波数f8信号(1HGz帯)にする固定の1/5分周器、11は1/5分周器10から出力する周波数信号f8を基準周波数信号f1(36MHz)になるよう分周して位相比較器1の前記した帰還周波数信号f9とする可変分周器である。

0028

12は基準周波数信号f1(36MH)を128分周して周波数信号f2(281.25kHz)にする1/128分周器、13は1/128分周器12から出力する周波数信号f2を1/2分周してデューティ比が50%の周波数信号f3を生成する1/2分周器、14は1/2分周器13から出力する周波数信号f3のパルス幅(周波数f3の周期の1/2、つまり周波数f2の周期)の期間に1/5分周器10から入力する周波数信号f8のパルス数をカウントするカウンタである。

0029

1/2分周器13は、図2(a)に示すように、DFF回路131とインバータ132で構成されている。前段の1/128分周器12によって基準周波数信号f1(=36MHz)を128分周した周波数信号f2(=281.25kHz)が得られ、その周期T1は1/f2(≒3.555μsec)である。この周波数信号f2が1/2分周器13において2分周されることにより、デューティ比が50%の周波数信号f3となる。この周波数信号f3のパルス幅T1は、図2(b)に示すように、周波数信号f2の周期に対応したパルス幅信号となり、カウンタ14にイネーブル信号として入力する。カウンタ14はこの周期T1の期間に1/5分周器10から入力する周波数信号f8のパルス数をカウントする。

0030

周期T1の期間にカウンタ14に入力する周波数f8のパルス数P1は、
P1=(1/f2)/(1/f8)
=(128/f1)/(1/f8)
=128×(f8/f1) (1)
で求まるので、VCO4の発振周波数f4を20.16HGzとした場合の周波数f8の期待値を1.008GHzとすると、
P1=128×(1.008×109)/(36×106 )
=3584
となる。つまり、1/2分周器10から出力する周波数信号f8の期待(目標)周波数が1.008GHzのときのカウントP1は3584となり、これが期待カウント値P0となる。

0031

そして、カウント値が1だけ増えてP1=3585となったときの周波数信号f8’は、式(1)から、
f8’=P1×f1×(1/128) (2)
=3585×36×106 /128=1.00828125GHz
となる。つまり、カウンタ14の1カウントは281.25kHzを示すことになり、カウンタ14は281.25kHzの分解能を有することになる。これを誤差で表せば、1カウント当たりの周波数f8の検出誤差E1は、
E1={(f8’−f8)/f8}×100(%)
=0.0279(%)
となり、きわめて高精度で周波数f8を検出することができる。VCO4の発振周波数f4は20.16GHz帯であるので、その周波数f4の1カウント当たりの検出誤差E2は、
E2=20.16GHz×0.000279=5.62MHz
となる。

0032

15はシーケンサであり、フリーラン周波数補正時にカウンタ14が時間T1だけ周波数f8のパルスをカウントしたカウント値P1と期待カウント値P0との差分を求めて、現在の補正対象となっているVCO4、注入同期型VCO6、注入同期型1/3分周器8、又は注入同期型1/4分周器9に、フリーラン周波数の補正信号を出力する。また、その補正処理のために、スイッチSW1〜SW4のON/OFF、バッファ回路5、7、注入同期型1/3分周器8のON/OFFの切替信号を出力する。

0033

図3(a)はシーケンサ16におけるフリーラン周波数補正の機能ブロックであり、カウンタ14のカウント値P1を判定するカウント値判定部151と、得られたカウント値P1に応じてフリーラン周波数の補正信号を出力する制御部152を備える。

0034

図3(b)は制御部152での補正処理のフローチャートである。フリーラン周波数補正が開始される(S1)と、現在のカウント値P1が図2(c)の時刻t1で判定され(S2)、そのカウント値P1が期待カウント値P0であれば終了する(S3)。しかし、そうでない場合は、得られたカウント値P1と期待カウント値P0との差分(P1−P0)を検出し(S4)、その差分に応じてフリーラン周波数の補正値を出力し(S5)、図2(c)の時刻t1〜t2の期間で補正が行われる。そして、次のカウント期間T1が経過した時刻t3において確認が行われ、P1=P0であれば補正が完了する(S3)。

0035

フリーラン周波数の補正を行う際、後記する図5図7分周回路ではバイアス切替方式を採用しているので、差分(P1−P0)に応じてバイアス電圧を調整して行う。また、後記する図9図10のVCOではキャパシタバンク切替方式を採用しているので、キャパシタバンク回路のステップ周波数をFs(MHz)とすると、
α・(P1−P0)/(Fs×100) (3)
計算式からその整数部を算出して、得られた整数値に応じた補正を行う。なお、αはVCO4とPLL回路との関係で決まる定数である。例えば、α=1125、Fs=55MHz、P1=3600の例では、式(3)は、
[1125/(55×100)]×(3600−3584)=3(小数点以下切下)
となり、キャパシタバンクを現在のステップから3段切り替えることになる。このようにして、ほとんどの補正処理は最長でも時刻t3の時点で完了する。つまり、補正に要する時間は、通常では最長3×T1(≒10.665μsec)となる。ただし、補正はP1=P0になるまで行われるので、3×T1を超える場合もあり得る。

0036

そして、VCO4の周波数f4、注入同期型VCO6の周波数f5、注入同期型1/3分周器8の周波数f6、注入同期型1/3分周器9の周波数f7は、注入同期型1/4分周器9の周波数信号f8となったときに、同じ周波数帯であり、この周波数帯の周波数がカウンタ14に入力するので、カウンタ14を利用したこの図3に示す補正処理は、VCO4、注入同期型VCO6、注入同期型1/3分周器8、及び注入同期型1/4分周器9のフリーラン周波数の補正に共通に使用される。

0037

図4はシーケンサ15によって、注入同期型1/4分周器9→注入同期型1/3分周器8→注入同期型VCO6→VCO4の順序で、それらのフリーラン周波数の補正処理を行うプログラムのフローチャートである。このプログラムの各処理は、コンピュータによって実行される。

0038

<注入同期型1/4分周器9のフリーラン周波数の補正(第1処理)>
補正処理が開始される(S11)と、まず注入同期型1/4分周器9のフリーラン周波数の補正が行われる。このときは、スイッチSW1〜SW4のすべてをOFFに設定し、且つバッファ回路5の動作をOFFさせて(S12)、VCO4、注入同期型VCO6、及び注入同期型1/3分周器8の出力をPLL回路から分離した状態で、注入同期型1/4分周器9をフリーラン発振させる(S13)。そして、その注入同期型1/4分周器9の出力周波数信号を1/5分周器10で5分周して周波数信号f8としてカウンタ14に入力させる。

0039

そして、カウンタ14で期間T1の内に得られたカウント値P1をシーケンサ15において図3で説明したように判定し、周波数信号f8(注入同期型1/4分周器9のフリーラン周波数の1/5)が期待周波数であるときのカウント値P0と比較し、P1がP0になるように、注入同期型1/4分周器9の発振周波数を補正信号で補正する(S14、S15)。

0040

図5に注入同期型1/4分周器9の回路構成を示す。M1〜M14はNMOSトランジスタ、R1,R2はバイアス抵抗、R3〜R10は負荷抵抗である。VDD高電位電源電圧、VSSは低電位電源電圧、VB1,VB2はバイアス電圧である。この注入同期型1/4分周器9は差動型であるので、注入周波数信号f6と発振(出力)周波数信号f7は差動信号となっている。

0041

ここでは、図6(a)に示すように、バイアス電圧VB1、VB2を制御することで、注入同期型1/4分周器9の発振フリーラン周波数を変化させる。そして、図6(b)に示すように、出力周波数f7(実際にはカウンタ14に入力する周波数信号f8)が期待周波数になるロック範囲に入るように、そのフリーラン周波数を補正する。

0042

このように補正することにより、実際の使用時に前段回路から入力する周波数信号f6の周波数がロック範囲に入るようにすれば、出力周波数f7が入力周波数f6の1/4の周波数になる。

0043

<注入同期型1/3分周器9のフリーラン周波数の補正(第2処理)>
図4に戻って、注入同期型1/4分周器9のフリーラン周波数の補正が完了すると、注入同期型1/3分周器9のフリーラン周波数の補正が行われる。このときは、スイッチSW1〜SW3をOFFに設定し、スイッチSW4をONに設定する。且つバッファ回路7も動作をOFFさせて(S16)、VCO4、注入同期型VCO6の出力をPLL回路から分離した状態で、注入同期型1/3分周器8をフリーラン発振させる(S17)。そして、その注入同期型1/3分周器9の出力周波数信号を、フリーラン周波数補正済の注入同期型1/4分周器9で4分周し、さらに1/5分周器10で5分周して、周波数信号f8としてカウンタ14に入力さる。

0044

そして、カウンタ14で期間T1の内に得られたカウント値P1をシーケンサ15において図3で説明したように判定し、周波数信号f8(注入同期型1/4分周器9のフリーラン周波数の1/5)が期待周波数であるときのカウント値P0と比較し、P1がP0になるように、注入同期型1/4分周器9の発振周波数を補正信号で補正する(S18、S19)。

0045

図7に注入同期型1/3分周器8の回路構成を示す。M21〜M34はNMOSトランジスタ、R21,R22はバイアス抵抗、L1〜L8は負荷である。ここでは、高周波を扱うので、負荷として抵抗ではなくコイルL1〜L8を使用している。VB3,VB4はバイアス電圧である。この注入同期型1/3分周器8は差動型であるので、注入周波数信号f5と発振周波数信号f6は差動信号となっている。

0046

ここでは、図8(a)に示すように、バイアス電圧VB3、VB4を制御することで、注入同期型1/3分周器8の発振フリーラン周波数を変化させる。そして、図8(b)に示すように、出力周波数f6(実際にはカウンタ14に入力する周波数信号f8)が所定の周波数になるロック範囲に入るように、そのフリーラン周波数を補正する。

0047

このように補正することにより、実際の使用時に前段回路から入力する周波数信号f6の周波数がロック範囲に入るようにすれば、出力周波数f6が入力周波数f5の1/3の周波数になる。

0048

<注入同期型VCO6のフリーラン周波数の補正(第3処理)>
図4に戻って、注入同期型1/3分周器8のフリーラン周波数の補正が完了すると、注入同期型VCO6のフリーラン周波数の補正が行われる。このときは、スイッチSW1,SW2をOFFに設定し、スイッチSW3,SW4をONに設定し、且つバッファ回路7を動作をONさせて(S20)、VCO6をPLL回路から分離した(バッファ回路5はステップS12でOFFになっている。)状態で、注入同期型VCO8をフリーラン発振させる(S21)。そして、その注入同期型VCO6の発振周波数信号を、フリーラン周波数補正済の注入同期型1/3分周器8で3分周し、フリーラン周波数補正済の注入同期型1/4分周器9で4分周し、さらに1/5分周器10で5分周して、周波数信号f8としてカウンタ14に入力させる。

0049

そして、カウンタ14で期間T1の内に得られたカウント値P1をシーケンサ15において図3で説明したように判定し、周波数信号f8(注入同期型1/4分周器9のフリーラン周波数の1/4)が期待周波数であるときのカウント値P0と比較し、P1がP0になるように、注入同期型1/4分周器9の発振周波数を補正信号で補正する(S22、S23)。

0050

図9に注入同期型VCO6の回路構成を示す。M41〜M52はNMOSトランジスタ、R41は制御電圧VC1を入力させる入力抵抗、R42〜R49はバイアス抵抗、L9〜L10はタンク回路用コイル、VD1〜VD4は制御電圧VC1によって容量が変化する可変容量ダイオード、C1〜C10はカップリングキャパシタである。また、61は発振周波数帯切替用キャパシタバンク回路であり、n個(nは任意の整数)のキャパシタC111〜C11n、n個のキャパシタC12〜C12n、n個のスイッチSW51〜SW5nで構成されている。62も発振周波数帯切替用キャパシタバンク回路であり、n個のキャパシタC311〜C31n、n個のキャパシタC42〜C42n、n個のスイッチSW61〜SW6nで構成されている。VB5,VB6はバイアス電圧である。この注入同期型VCO6は差動型であるので、入力周波数信号f4と出力周波数f5は差動信号となっている。また、送受信機に出力するローカル信号は、直交信号I,Qとして出力される。この直交信号I,Qも差動信号である。

0051

ここでは、制御電圧VC1を固定した状態で、発振周波数帯切替用キャパシタバンク回路61、62のキャパシタを切り替えることにより注入同期型VCO6のフリーラン周波数を変化させる。フリーラン周波数の微調整は、前記した制御電圧VC1によって行う。

0052

このように補正することによって、実際の使用時に前段回路から周波数信号f4が注入されることにより、発振周波数f5が注入周波数信号の周波数f4の3逓倍の周波数になる。

0053

<VCO4のフリーラン周波数の補正(第4処理)>
図4に戻って、注入同期型VCO6のフリーラン周波数の補正が完了すると、VCO4のフリーラン周波数の補正が行われる。このときは、スイッチSW3,SW4をOFFに設定し、且つバッファ回路7の動作をOFFさせるとともに注入同期型1/3分周器8の動作をOFFにして(S24)、注入同期型VCO6の出力をPLL回路から分離し、さらにバッファ回路5の動作をONにした状態で(S25)、フリーラン周波数の補正済の注入同期型VCO6のロックアップを開始する(S26)。

0054

そして、位相比較器1の比較論理を固定するとともにチャージポンプ回路2の出力インピーダンス高インピーダンスにし(S27)、スイッチSW1をONしてVDD/2の電圧をローパスフィルタ3に入力して(S28)、VCO4を固定の制御電圧VDD/2でフリーラン発振させる(S29)と、VCO4がほぼ中間周波数で発振する。そのVCO4の発振周波数信号を、ONしているスイッチSW2を経由してフリーラン周波数補正済の注入同期型1/4分周器9で4分周し、さらに1/5分周器10で5分周して、周波数信号f8としてカウンタ14に入力させる。

0055

そして、カウンタ14で期間T1の内に得られたカウント値P1をシーケンサ15において図3で説明したように判定し、周波数信号f8(注入同期型1/4分周器9のフリーラン周波数の1/4)が期待周波数であるときのカウント値P0と比較し、P1がP0になるように、VCO4の発振周波数を補正信号で補正する(S30、S31)。VCO4のフリーラン周波数が目標の周波数になった後は、PLL回路のロックアップが開始される(S32)。

0056

図10にVCO4の回路構成を示す。M61〜M63はNMOSトランジスタ、R50は制御電圧VC2を入力させる入力抵抗、L11はタンク回路用コイル、VD5、VD6は制御電圧VC2によって容量が変化する可変容量ダイオード、C15、C16はカップリングキャパシタである。また、41は発振周波数帯切替用キャパシタバンク回路であり、n個のキャパシタC171〜C17n、n個のキャパシタC181〜C18n、n個のスイッチSW71〜SW7nで構成されている。VB7はバイアス電圧である。このVCO4は差動型であるので、発振周波数信号f4は差動信号となっている。

0057

ここでは、制御電圧VC2を固定しておいて、発振周波数帯切替用キャパシタバンク回路41のキャパシタをスイッチSW71〜SW7nで切り替えることによりVCO4の発振フリーラン周波数を変化させる。このように補正することにより、実際の使用時に制御電圧VC2に応じた既定の発振周波数f5の信号が発振される。

0058

<ロックアップ動作(第5処理)>
注入同期型VCO6のフリーラン周波数の補正が完了した後は、その注入同期型VCO6は補正済の周波数でフリーラン発振を開始しており、その後、VCO4のフリーラン周波数の補正が完了するとPLL回路のロックアップ(S32)が開始するが、このとき注入同期型VCO6もVCO4の発振周波数でロックアップされる。つまり、VCO4と注入同期型VCO6のロックアップが同時に行われる。

0059

上述したように、本実施例では、注入同期型1/4分周器9→注入同期型1/3分周器8→注入同期型VCO8→VCO4の順序でフリーラン周波数の補正を行うので、VCO4のフリーラン周波数の補正が完了してから、PLLロックアップと注入同期型VCO8のロックアップを同時に行うことができる。

0060

すなわち、図11(a)に示すように、注入同期型1/4分周器9→注入同期型1/3分周器8→注入同期型VCO6→VCO4の順序でそれぞれのフリーラン周波数補正を行う時間T11〜T14は、図2(b)を用いて前述したように、通常では最大でもそれぞれ3×T1(≒10.665μsec)であるが、注入同期型VCO6、VCO4のロックアップ時間はそれらよりも数倍近く長く(例えば、ループ帯域を100kHzとしたときは40μsec)かかる。本実施例のシーケンスでは、このロックアップ時間T15を共通化できるので、補正開始からロック完了までにかかる時間を短く(10.662μsec×4+40μsec=82.648μsec)することができる。

0061

注入同期型1/3分周器8を使用しないでPLL回路を構成した場合のフリーラン周波数の補正は、図11(b)を用いて前述したように、注入同期型分周器のフリーラン周波数補正→VCOのフリーラン周波数補正→PLLロックアップ→注入同期型VCOのフリーラン周波数補正→注入同期型VCOのロックアップの順序で行わなければならない。このため、PLLロックアップと注入同期型VCOのロックアップを時間T23、T25で個別に行う必要があるので、補正開始からロック完了までの時間が、本実施例の場合よりも長く(10.662μsec×3+40μsec×2=111.989μsec)かかる。

0062

1:位相比較器、2:チャージポンプ回路、3:ローパスフィルタ、4:VCO、5:バッファ回路、6:注入同期型VCO、7:バッファ回路、8:注入同期型1/3分周器、9:注入同期型1/4分周器、10:1/5分周器、11:可変分周器、12:1/128分周器、13:1/2分周器、131:DFF回路、132:インバータ、14:カウンタ、15:シーケンサ

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