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技術 撮像装置

出願人 キヤノン株式会社
発明者 原口和樹
出願日 2016年7月28日 (4年10ヶ月経過) 出願番号 2016-148934
公開日 2018年2月1日 (3年4ヶ月経過) 公開番号 2018-019287
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード 省電効果 オフセットずれ 導電性有機薄膜 制御コマ 取得フレーム 比較期間 開口画素 シャッタ駆動装置
関連する未来課題
重要な関連分野

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図面 (14)

課題

AD変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供。

解決手段

複数の画素の読み出す駆動モードを設定するモード設定手段と、画素から第1の信号及び第2の信号を出力するために列毎に設けられた出力線と、出力線ごとに設けられ、第1の信号及び第2の信号を保持するための保持手段と、保持手段に保持された第1の信号及び第2の信号をAD変換するAD変換手段と、異なる列に設けられた出力線から出力される複数の第1の信号及び第2の信号をそれぞれ加算する加算手段と、加算手段にて加算された第1の信号及び第2の信号を保持するための保持手段を選択するスイッチ手段とを備えることを特徴とする。

概要

背景

近年、撮像装置に搭載される撮像素子には高画素化高フレームレート化に対応することが求められている。

高画素化・高フレームレート化は記録する1フレームあたり画素数の増加、1秒あたりの取得フレーム数の増加を示しており、これらに対応していくためには読み出し速度の高速化を進めていく必要があった。

特許文献1には、AD回路が搭載された撮像素子において、アナログ信号読み出し動作AD変換動作を並列に行うことで、高速読み出しを行う技術が示されている。

概要

AD変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供。 複数の画素の読み出す駆動モードを設定するモード設定手段と、画素から第1の信号及び第2の信号を出力するために列毎に設けられた出力線と、出力線ごとに設けられ、第1の信号及び第2の信号を保持するための保持手段と、保持手段に保持された第1の信号及び第2の信号をAD変換するAD変換手段と、異なる列に設けられた出力線から出力される複数の第1の信号及び第2の信号をそれぞれ加算する加算手段と、加算手段にて加算された第1の信号及び第2の信号を保持するための保持手段を選択するスイッチ手段とを備えることを特徴とする。

目的

本発明はAD変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供を目的とする

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

行列状に複数の画素を有する撮像素子であって、前記複数の画素の読み出す駆動モードを設定するモード設定手段と、前記画素から第1の信号及び第2の信号を出力するために列毎に設けられた出力線と、前記出力線ごとに設けられ、前記第1の信号及び前記第2の信号を保持するための保持手段と、前記保持手段に保持された前記第1の信号及び前記第2の信号をAD変換するAD変換手段と、異なる列に設けられた前記出力線から出力される複数の前記第1の信号及び複数の前記第2の信号をそれぞれ加算する加算手段と、前記加算手段にて加算された前記第1の信号及び前記第2の信号を保持するための保持手段を選択するスイッチ手段と、を備え、前記モード設定手段は駆動モードとして、前記スイッチ手段が前記加算手段にて加算された前記第1の信号及び前記第2の信号を異なる出力線に設けられた保持手段にそれぞれ保持するように選択し、且つ前記AD変換手段が前記保持手段に保持された加算された前記第1の信号及び前記第2の信号を並列にAD変換する駆動モードを含むことを特徴とする撮像素子。

請求項2

前記モード設定手段は駆動モードとして、前記保持手段が前記出力線から出力される前記第1の信号及び前記第2の信号を順次保持し、前記AD変換手段は前記保持手段に順次保持された前記第1の信号及び前記第2の信号を保持された順にAD変換する駆動モードを含むことを特徴とする請求項1に記載の撮像素子。

請求項3

前記第1の信号はリセット信号を含み、前記第2の信号は前記画素で発生する電荷に基づく信号を含むことを特徴とする請求項1又は2に記載の撮像素子。

請求項4

前記画素は複数の光電変換手段を含み、前記第1の信号は前記複数の光電変換手段の内の単一の光電変換手段で発生する電荷に基づく信号を含み、前記第2の信号は前記複数の光電変換手段の内の全ての光電変換手段で発生する電荷に基づく信号を含むことを特徴とする請求項1又は2に記載の撮像素子。

請求項5

前記第2の信号のAD変換を行う前記AD変換手段は、前記第1の信号のAD変換を行う前記AD変換手段の動作信号入力可能な入力手段を含むことと特徴とする請求項1乃至4のいずれか1項に記載の撮像素子。

請求項6

前記AD変換手段はランプ信号を発生する信号発生手段と前記ランプ信号と前記第1の信号及び第2の信号を比較する比較手段と前記比較手段の比較期間カウントするカウント手段とを含み、前記動作信号は前記比較手段の出力信号であることを特徴とする請求項5に記載の撮像素子。

請求項7

前記モード設定手段が設定する駆動モードを指定するためのレジスタを更に含み、前記モード設定手段は前記レジスタに設定されたパラメータに基づいて前記駆動モードを設定することを特徴とする請求項1乃至6のいずれか1項に記載の撮像素子。

請求項8

前記モード設定手段は駆動モードとして水平画素を間引きする水平間引きモードを含むこととを特徴とする請求項1乃至7のいずれか1項に記載の撮像素子。

請求項9

前記加算手段は加算する列数に応じた周期で設けられていることを特徴とする請求項1乃至8のいずれか1項に記載の撮像素子。

請求項10

請求項1乃至9のいずれか1項に記載の撮像素子を含む撮像装置

技術分野

0001

本発明は撮像素子を備える撮像装置に関し、特に撮像素子内にAD回路を有する撮像装置に関するものである。

背景技術

0002

近年、撮像装置に搭載される撮像素子には高画素化高フレームレート化に対応することが求められている。

0003

高画素化・高フレームレート化は記録する1フレームあたり画素数の増加、1秒あたりの取得フレーム数の増加を示しており、これらに対応していくためには読み出し速度の高速化を進めていく必要があった。

0004

特許文献1には、AD回路が搭載された撮像素子において、アナログ信号読み出し動作AD変換動作を並列に行うことで、高速読み出しを行う技術が示されている。

先行技術

0005

特願2008−283966

発明が解決しようとする課題

0006

特許文献1に記載の技術はアナログ信号読み出しとAD変換を並列に行っているが、AD変換動作が並列で読み出しているアナログ信号に影響を与えノイズになる懸念があった。また、逆にアナログ信号の読み出し動作が並列しているAD変換動作に影響を与え、同じくノイズとなる懸念があった。

0007

上記課題を鑑みて、本発明はAD変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供を目的とする。

課題を解決するための手段

0008

上記目的を達成するために、本発明に係る撮像素子は行列状に複数の画素を有する撮像素子であって、前記複数の画素の読み出す駆動モードを設定するモード設定手段と、前記画素から第1の信号及び第2の信号を出力するために列毎に設けられた出力線と、前記出力線ごとに設けられ、前記第1の信号及び前記第2の信号を保持するための保持手段と、前記保持手段に保持された前記第1の信号及び前記第2の信号をAD変換するAD変換手段と、異なる列に設けられた前記出力線から出力される複数の前記第1の信号及び前記第2の信号をそれぞれ加算する加算手段と、前記加算手段にて加算された前記第1の信号及び前記第2の信号を保持するための前記保持手段を選択するスイッチ手段と、を備え、前記モード設定手段は駆動モードとして、前記スイッチ手段が前記加算手段にて加算された前記第1の信号及び前記第2の信号を異なる出力線に設けられた保持手段にそれぞれ保持するように選択し、且つ前記AD変換手段が前記保持手段に保持された加算された前記第1の信号及び前記第2の信号を並列にAD変換する駆動モードを含むことを特徴とする。

発明の効果

0009

AD変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供することができる。

図面の簡単な説明

0010

本発明に係わる撮像装置のブロック図である。
第1の実施形態に係わる撮像素子の等価回路図である。
第1の実施形態に係わる単位画素の等価回路図である。
第1の実施形態に係わる静止画駆動タイミングチャートである。
第1の実施形態に係わる動画駆動のタイミングチャートである。
第1の実施形態に係わる従来駆動と本発明駆動の簡易タイミングチャートである。
第2の実施形態に係わる撮像素子の等価回路図である。
第2の実施形態に係わる単位画素の等価回路図である。
第2の実施形態に係わる動画駆動のタイミングチャートである。
第2の実施形態に係わる従来駆動と本発明駆動の簡易タイミングチャートである。
第3の実施形態に係わる撮像素子の等価回路図である。
第3の実施形態に係わる動画駆動のタイミングチャートである。
第3の実施形態に係わる撮像素子の等価回路図である。

実施例

0011

以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態の撮像装置は、例えば動画機能付き電子スチルカメラカメラ機能付き携帯電話などに応用可能である。また、本実施形態の内容に限定されず、各種の変形を行ってもよい。

0012

(第1の実施形態)
図1は本実施形態における撮像装置の一例を示すブロック図である。図1において、101は被写体の光学像を撮像素子105に結像させるレンズ部である。レンズ部101は不図示の焦点距離を変更するためのズーム機構焦点位置を変更するためのフォーカス機構入射光量を調整するための絞り機構等が含まれる。また、各機構レンズ駆動装置102によってズーム制御フォーカス制御絞り制御などがおこなわれる。

0013

103はメカニカルシャッタシャッタ駆動装置104によって制御される。なお、本実施形態のようにメカニカルシャッタ103を設けずに、後述する撮像素子105が備える電子シャッタを用いてもよい。

0014

105はレンズ部101により結像された被写体を画像信号として取り込むための撮像素子、106は撮像素子105より出力される画像信号に各種の補正を行ったり、画像信号より生成される画像データを圧縮したりする撮像信号処理回路である。なお、本実施形態において、撮像素子105はAD変換部や各種補正回路を含むCMOSセンサ等の固体撮像素子であってもよいし、導電性有機薄膜を利用した光電変換膜型の撮像素子であってもよい。また、撮像信号処理回路106には、撮像素子105より出力される画像信号の欠陥や不均一等を補正する欠陥補正処理回路のみならず、画像信号のカラーバランスを調整するためのホワイトバランス処理現像処理等の画像処理回路等を含むようにしてもよい。

0015

107は撮像素子105及び撮像信号処理回路106に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。タイミング発生回路107は撮像素子105及び撮像信号処理回路106に対して周期的な同期信号や各種回路を駆動するための制御信号を送信する。また、タイミング発生回路107は制御信号としてシリアル通信等を用いて動作モード等を示すう設定パラメータ等を送信するようにしてもよいし、各動作状態動作情報として受信するようにしてもよい。また、タイミング発生回路107は撮像素子105または後述する制御回路109に含めるようにしてもよい。

0016

108は各種データを一次的に記憶する為のメモリであり、撮像信号処理回路106から出力される画像データや所定の処理における中間的なデータ等を一次的に記憶可能である。

0017

109は各種演算と撮像装置100全体を制御する制御回路である。例えば、CPU、ROM、RAMなどから構成されるマイクロコントローラであり、当該ROMなどに記憶されたプログラムを実行することにより、この撮像装置100の各部を統括的に制御する。また、当該ROMは、一例としてCPUにて処理された画像データ等を記録する不揮発性メモリあるいはメモリカード等の記録媒体であってもよい。CPUはこれに記憶されたプログラムに含まれる各種命令を実行し処理結果を出力する。なお、ROM及びRAMは、CPUが実行するプログラム格納領域プログラム実行中のワーク領域、データの格納領域等として使用される。

0018

110は記録媒体に記録または読み出しを行うためのインターフェース(I/F)であり、111は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。

0019

112は各種情報撮像画像を表示する表示部である。更には、タッチパネル等を含みユーザからの操作指示受け付けるようにしてもよい。

0020

113はレンズ部101の光軸方向における被写体の明るさを計測するための測光装置である。測光装置113による測光結果は制御回路109に入力され、レンズ駆動装置102やシャッタ駆動装置104の制御に用いられる。

0021

114はレンズ部101の光軸方向における被写体までの距離を計測するための測距装置である。測距装置114による測距結果は制御回路109に入力され、レンズ駆動装置102におけるフォーカス制御に用いられる。

0022

なお、本実施形態の撮像装置100において、測光装置113及び測距装置114をそれぞれ個別に設ける例を示したが、これに限定されるものではない。例えば、各機能を撮像素子105に備え、撮像素子105から出力される画像信号に基づいて測光及び測距を行うようにしてもよい。

0023

また、本実施形態における撮像装置100は上記構成以外の回路構成を備えるようにしてもよい。例えば、撮像装置100を制御するためのPC等の外部装置通信を行う通信装置を設けてもよい。本通信装置を用いて、撮像装置100は取得した各種データを外部へ送信したり、制御用制御コマンドを受信したりすることが可能となる。

0024

次に第1の実施形態における撮像素子105の構成について図2を用いて詳細な説明を行う。図2は撮像素子105の等価回路図を示している。ここでは動画駆動時に動画フォーマットに合わせて低画素化する際に、列AD変換部の前段に色毎に3画素の水平加算を行う回路を設けることで水平加算が可能な撮像素子を想定している。しかし、加算回路207は必ずしも必要ではなく、水平方向に水平画素を間引いて読む水平間引きモードを備える場合には省略してよい。より具体的には水平方向に間引く列にある列メモリ211及びAD変換部を用いることによって、同様の効果を得ることができる。

0025

201は単位画素を表しており、マイクロレンズ(以下、ML)やフォトダイオード(以下、PD)、フローティングディフュージョン(以下、FD)などから成る。なお、単位画素の詳細な構成については後述する。

0026

単位画素201に記したR、G、BはそれぞれRed、Green、Blueのカラーフィルタを表しており、図2に示すようにベイヤ配列で二次元的に行列状で配置されている。

0027

垂直走査回路202は行単位に共通して各画素に駆動信号(PRES、PTX、PSEL等)を供給する。各信号の末尾数字、及びn(3以上の整数)は行番号を示しており、例えばnはn行目の各画素に供給する信号を示している。尚、特に行数を指定する必要がない場合は末尾の行数を示す文字は省略する。駆動信号については単位画素の構成と合わせて後述する。

0028

各画素の信号は列単位に共通して配置される垂直信号線203を介して、後段の回路へ伝達され、各垂直信号線203には定電流回路204が図2に示すように接続される。

0029

垂直信号線203はさらに加算切替スイッチ205、206が接続されている。なお、信号PHADDは撮像素子105に含まれる不図示のモード設定回路から供給される信号であり、外部より設定されたモード設定に基づいて信号が出力される。加算切替スイッチ205の他端には読み出す画素列に対応して配置される列メモリ211が接続されており、列毎に単位画素201から出力される信号を保持することが可能である。なお、本実施形態において列メモリ211は各信号を保持するための保持部に相当する。一方で、加算切替スイッチ206の他端には加算回路207が接続される。加算回路207は前述したように同色のカラーフィルタが配置された画素毎に(本実施形態においては3画素)水平加算を行う回路であり、加算する周期に1つ設けられる。本実施形態の加算回路207は1以上の容量素子を含んでおり、入力される複数の信号を加算して平均化することが可能である。また、各垂直信号性203より接続される端子毎に容量素子を設け、当該容量素子の容量を異ならせることによって、加算比率を異ならせることも可能である。なお、モード設定回路は各単位画素201から信号を読み出す駆動モードを設定するモード設定部に相当する。なお、モード設定回路には撮像素子105外部から通信によって設定可能なレジスタを設け、当該レジスタに所定のパラメータを設定することによって所望の駆動モードで撮像素子105を動作させることが可能となる。当該レジスタへはタイミング発生回路107経由で制御回路109が設定を行ってもよいし、制御回路109が直接的に設定を行うようにしてもよい。また、撮像素子105内に制御回路を設け被写体等に応じて適応的にレジスタを書き変えて駆動モードを自律的に制御するようにしてもよい。

0030

なお、加算切替スイッチ205、206は信号PHADDにより駆動され、信号PHADDの極性に応じて加算切替スイッチ205及び206のいずれかのスイッチが導通状態となる。より詳細には、加算切替スイッチ205はpMOSスイッチ、206はnMOSスイッチで構成されている。そして、信号PHADDが“L”の時には加算切替スイッチ205がオン、加算切替スイッチ206がオフされ、画素信号は垂直信号線203に対応する列メモリ211に書き込まれる。信号PHADDが“H”の時には加算切替スイッチ205がオフ、加算切替スイッチ206がオンとなり、垂直信号線203の信号は加算回路207に入力される。

0031

本実施形態におけるそれぞれの加算回路207は加算した画素信号を出力を複数の垂直信号線203へ出力可能な構成を備えている。より詳細には、水平加算される列の中心に位置する列をm列目列番号をm)とすると、加算回路207の出力は列切替スイッチ209、210を介して、それぞれm−2、m列目に対応する列メモリ211に接続する。ここで、加算回路の出力はm−2、m列目に限定して出力する必要はなく、m−2とm+2列やmとm+2列など加算する列回路の内、2つを選ぶことが可能であればよい。また、スイッチは3列分用意してもよい。なお、列切替スイッチ209、210はそれぞれモード設定回路から供給される信号PMOV_N、PMOV_Sによって駆動される。なお、加算回路207は各信号をそれぞれ加算する加算部に相当する。また、列切替スイッチ209、210は各信号を保持するための列メモリ211を選択するためのスイッチ部に相当する。

0032

212は各列に対応して設けられる比較器であり、列メモリ211に保持した信号とDAC回路213より供給されるランプ信号VRAMPが入力され、この2信号を比較する。比較器212は入力される2信号が一致するタイミングで出力信号反転する。なお、本実施形態におけるDAC回路213はランプ信号を発生するための信号発生部に相当する。

0033

214はカウンタであり、基準クロックCLKと比較器212の出力が入力される。カウンタ214は2入力の比較が始まってから比較器212の出力が反転されるまでの比較期間に基準クロックCLKを基にしてカウントを行い、カウント値を保持する。カウンタ214にはさらに水平走査回路215より信号PHが入力され、信号PHに同期して、保持したカウント値を出力線216に出力する。出力線216は図1で示した撮像信号処理回路106に接続される。ここで、比較器212、DAC回路213、カウンタ214は本実施形態において撮像素子105内に含まれるシングルスロープ型の列AD変換部に相当する。ここで、例示したAD変換部は一例であり異なる方式の列AD変換部を用いるようにしてもよい。

0034

次に、図3を用いて第1の実施形態における単位画素201の詳細な説明を行う。単位画素201は図示しない1つのMLと、1つのPD、1つのFD、4つのトランジスタから構成される。なお、上記の構成に加え、PDで発生した信号をFDに転送する前に一次的に保持するためのメモリを設けるようにしてもよい。

0035

301はPDを示しており、撮像素子105が受光した光を電荷に変換する光電変換を行う。PD301は転送スイッチ302とFD303を介して、垂直信号線203に接続される定電流源と共にソースフォロワアンプを形成するトランジスタ304のゲートに接続される。転送スイッチ302は信号PTXによって駆動される。FD303はPDに蓄積された電荷を電圧に変換する役割を果たす。また、FD303は信号PRESによって駆動するトランジスタ306を介して電位VDDに接続され、PRESが“H”になることで、FDは電位VDDにリセットされる。トランジスタ305は信号PSELによって駆動され、トランジスタ304の出力を垂直信号線に伝達するスイッチの役割を果たす。なお、信号PRES、信号PTX、信号PSELは各行ごとに共通して垂直走査回路202より供給される。

0036

次に、本実施形態の撮像素子105の駆動モードに関して説明する。まず、低画素化を行わず(各列の信号を水平加算することなく)各列の信号を読み出す際の駆動モードを説明する。この駆動モードは例えば、より解像度が高く、フレームレートが低速でも構わない静止画撮像時等に用いられる。この駆動は、アナログ信号読み出しとAD変換動作を順次行い読み出す駆動である。より詳細には、順次出力される信号を列メモリ211に保持し、順次保持された信号をAD変換する駆動モードである。

0037

図4は各単位画素201から信号を非加算で読み出す(第1の駆動モード)際のタイミングチャートを示している。さらに、同様の時間軸上で列メモリ211の電位VCとDAC回路213から出力される電位VRAMPを示すグラフ及びカウンタのカウント値を示すグラフをそれぞれ示している。第1の駆動モードでは、信号PHADD、PMOV_N、PMOV_Sは常に“L”に制御される。なお、図4においては代表的に第1行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

0038

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻t401で1行目に対応するPSEL1を“H”とし、1行目の信号が出力される状態とする。また、時刻t401でPRES1を“H”とすることでFDは電位VDDによってリセットされる。電位VDDによってリセットされた信号(以下、リセット信号)はPHADDが“L”となっているので、読み出す画素に対応する列に配置された列メモリ211へと伝達される。リセット信号が列メモリ211に伝達され安定した時刻t402でDAC回路213はRAMP信号を出力し、リセット信号のAD変換を開始する。カウンタ214はAD変換を開始したタイミングからVCとVRAMPが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。AD変換期間が終了する時刻t403でPRES1が“L”となり、カウンタは水平走査回路215から出力される信号PHを受け取り保持したカウント値を列順次に出力線217へと出力する。また、カウンタはリセット信号を出力線に出力した後、初期値にリセットされる。

0039

次いで、時刻t404で信号PTX1が“H”となり、リセット信号が保持されているFDに加えてPDの蓄積電荷が転送される。受光した光量に応じた信号(以下、光信号)はリセット信号同様に読み出す画素に対応する列に配置された列メモリ211へと伝達される。光信号が列メモリ211に伝達され安定した時刻t405でDAC回路213はRAMP信号を出力し、光信号のAD変換を開始する。カウンタ214はAD変換を開始したタイミングからVCとVRAMPが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。AD変換期間が終了する時刻t406でPSEL1が“L”となる。また、カウンタは水平走査回路215から出力される信号PHを受け取り保持したカウント値を列順次に出力線216へと出力する。カウンタ214は光信号を出力線に出力した後、初期値にリセットされる。

0040

以上の動作をn行目まで行順次に行い、読み出し動作を終了する。撮像素子105より出力されたリセット信号、光信号は後段の撮像信号処理回路106で演算処理され、リセットノイズが取り除かれた光信号を得る。なお、光信号からリセット信号を減算する処理はカウンタ214または水平走査回路215等の撮像素子105内で行うようにしてもよい。このように撮像素子105内で処理を行うことで、撮像信号処理回路106へ転送するデータ量を低減することが可能となる。

0041

次に、水平加算することで低画素化を行って読み出す際の駆動モードを説明する。この駆動モードは例えば、高速フレームレートを必要とする代わりに低画素化して(各列の信号を水平加算して)も構わない動画撮像時等に用いられる。前述したように本実施形態の撮像素子105は列AD変換部の前段で同色3列の加算を行う加算回路207を設けている。そして、本発明は余剰であるAD変換部を活用することを特徴とする。

0042

図5は各単位画素201から信号を加算で読み出す(第2の駆動モード)際のタイミングチャートを示している。さらに、図4と同様に時間軸上で列メモリ211の電位VCとDAC回路213から出力される電位VRAMPを示すグラフ及びカウンタのカウント値を示すグラフをそれぞれ示している。また、電位VCの末尾に付記している文字m−2、mは前述した時と同様にそれぞれ水平加算される列の中心に位置する列番号をmとした時の列を示している。第2の駆動モードでは信号PHADDは常に“H”に制御される。なお、図5においても代表的に第1行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

0043

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻t501で1行目に対応するPSEL1を“H”とし、1行目の信号が出力される状態とする。また、時刻t501でPRES1を“H”とすることでFDは電位VDDによってリセットされる。リセット信号はPHADDが“H”となっていることから、読み出す列に対応した加算回路207へと伝達される。また、時刻t501で信号PMOV_Nが“H”となり、加算回路207で同色3列のリセット信号が加算された信号がm−2列目の列メモリ211に伝達される。

0044

加算したリセット信号がm−2列目の列メモリ211に書き込み終わった後、時刻t502で信号PRES1、PMOV_Nが“L”となる。

0045

次いで、時刻t503で信号PTX1が“H”となり、リセット信号が保持されているFDに加えてPDの蓄積電荷が転送される。光信号はリセット信号同様に、読み出す列に対応する加算回路207へと伝達され、同色3列の光信号が加算される。また、時刻t503で信号PMOV_Sが“H”となることで、加算された光信号はm列目の列メモリ211に伝達される。

0046

加算した光信号がm列目の列メモリ211に書き込み終わった後、時刻t504で信号PTX1、PMOV_Sが“L”となる。

0047

ここで、時刻t504ではリセット信号と光信号はそれぞれm−2列目とm列目の列メモリ211に保持されている状態となっている。そして、この2つの信号を並列にAD変換を行う。具体的には時刻t504でDAC回路213はRAMP信号を出力し、上記2つの信号のAD変換を開始する。カウンタ214はAD変換を開始したタイミングからそれぞれのVCとVRAMPが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。AD変換期間が終了する時刻t505でカウンタ214は水平走査回路215から出力される信号PHを受け取り保持したカウント値を列順次に出力線216へと出力する。カウンタは信号を出力線に出力した後、初期値にリセットされる。

0048

以上の動作をn行目まで行順次に行い、読み出し動作を終了する。撮像素子105より出力されたリセット信号、光信号は後段の撮像信号処理回路106で演算処理され、リセットノイズが取り除かれた撮像信号を得る。

0049

図6はリセット信号のアナログ信号読み出しとAD変換と光信号のアナログ信号読み出しとAD変換を順次行う従来の駆動と本発明の駆動のタイミングを簡易的に示した図である。図6で示すように本発明は余剰の列メモリを用いて、リセット信号と光信号を保持した後、2つの信号を並列にAD変換を行うことで、読み出しの高速化が可能となる。

0050

また、上記説明では水平方向に同色3列加算した例を示し、2列分の列回路を用いて信号を読み出している。その為1列余剰となるが、この余剰の列回路はパワーセーブをすることで省電力化してもよい。

0051

また、水平方向に同色3列加算する構成に限らず、水平同色2列加算としてもよいし、水平方向に同色4列以上加算、異色列加算などとしてもよい。

0052

また、異なる列回路を用いて同じ画素の信号を読み出している為、列回路のバラツキにより正しい信号を得られない懸念がある。但し列回路のバラツキは固定ノイズとして発生する。これを除去するために例えば撮像素子105の一部にPDの上部をアルミなどで遮光したOB(オプティカルブラック)画素を設け、開口画素から対応するOB画素の信号を減算する。これによって列回路バラツキを除去する駆動を行うなど、列回路の固定ノイズ成分を補正するような機構もしくは機能を別に備えるような構成としてもよい。

0053

(第2の実施形態)
ここでは、撮像レンズの異なる瞳領域を通過した光を受光可能な画素を有し、撮像素子105から出力される信号を用いて焦点検出を行うことが可能な構成における本発明の適用例を説明する。

0054

第2の実施形態における撮像素子105の構成について図7を用いて詳細な説明を行う。図7は撮像素子105の等価回路図を示している。図2で示した第1の実施形態と同じ構成のものは同一の番号で記しており、変更や追加のものは新たな番号を付している。ここでは第1の実施形態との差分のみを説明する。

0055

701は第2の実施形態における単位画素を示しており、詳細は後述する。単位画素701の構成の変更に伴い、垂直走査回路より供給される信号PTXがPTX_AとPTX_Bの2種類になっている。

0056

また、列切替スイッチ209、210に加えて、列切替スイッチ702が追加される。列切替スイッチ210を駆動させる信号はPMOV_SからPMOV_Aに変更されており、列切替スイッチ702は追加される信号PMOV_ABによって駆動され、加算回路207の出力がm+2列目に接続される。

0057

次に、図8を用いて第2の実施形態における単位画素701の詳細な説明を行う。単位画素701は図示しない1つのMLと、2つのPD、1つのFD、5つのトランジスタから構成される。本実施形態の2つのPDは単位画素701の光電変換領域を分割するように配置される。そして、撮像レンズの射出瞳において異なる領域を通過した光を受光することが可能な構成となっている。なお、上記の構成に加え、各PDで発生した信号をFDに転送する前に一次的に保持するためのメモリを設けるようにしてもよい。

0058

801、802はPDを示しており、光電変換を行う。PD801、PD802はそれぞれ対応する転送スイッチ803、804と共通のFD805を介して、垂直信号線203に接続される定電流源と共にソースフォロワアンプを形成するトランジスタ806のゲートに接続される。転送スイッチ803、804はそれぞれ信号PTX_A、PTX_Bによって駆動される。FD805はPDに蓄積された電荷を電圧に変換する役割を果たす。また、FD805は信号PRESによって駆動されるトランジスタ808を介して電位VDDに接続され、PRESが“H”になることで、FDは電位VDDにリセットされる。トランジスタ807は信号PSELによって駆動され、トランジスタ806の出力を垂直信号線203に伝達するスイッチの役割を果たす。なお、信号PRES、信号PTX_A、信号PTX_B、信号PSELは各行ごとに共通して垂直走査回路202より供給される。

0059

次に、本実施形態の撮像素子105の駆動モードに関して説明する。まず、低画素化を行わず(各列の信号を水平加算することなく)各列の信号を読み出す際の第1の駆動モードを説明する。

0060

具体的には図4を用いて説明したタイミングチャートにおけるPTX1と同様の駆動でPTX_A1、PTX_B1を駆動し、2つのPDに蓄積された電荷を共有するFDに同時に転送することで、2つのPDが加算された信号を読み出す。また、信号PMOV_A、信号PMOV_ABは常に“L”とする。その他の動作は第1の実施形態と同様の為、ここでは省略する。

0061

なお、ここではPD801及びPD802で発生した電荷による撮像信号をそれぞれ独立で読むことはせず、2つの転送スイッチ803、804を同時に駆動し、FD805にて加算した撮像信号を読み出す駆動モードを説明した。しかし、上記例には限られずそれぞれ独立で読み出すようにしてもよい。

0062

次に、水平加算することで低画素化を行って読み出す際の第2の駆動モードを説明する。本駆動モードにおいては、PD801及びPD802で発生した電荷による信号を独立して読み出す。そのため、瞳分割を用いた撮像素子105による位相差方式の焦点検出を用いて撮像中でもフォーカス制御を行うことが可能となる。そして、本発明は余剰であるAD変換部を活用することを特徴とする。

0063

図9は各単位画素701から加算した信号を読み出す(第2の駆動モード)際のタイミングチャートを示している。また、図4と同様に図の下部に示すグラフは時間軸上で列メモリ211の電位VCとDAC回路213から出力される電位VRAMPを示し、下部のグラフはカウンタのカウント値を示している。また、電位VCの末尾に付記している文字m−2、m、m+2は前述した時と同様にそれぞれ水平加算される列の中心に位置する列番号をmとした時の列を示している。第2の駆動モードでは信号PHADDは常に“H”に制御される。なお、図8においても代表的に第1行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

0064

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻t901で1行目に対応するPSEL1を“H”とし、1行目の信号が出力される状態とする。また、時刻t901でPRES1を“H”とすることでFDは電位VDDによってリセットされ、リセット信号はPHADDが“H”となっていることから、読み出す列に対応した加算回路207へと伝達される。また、時刻t901で信号PMOV_Nが“H”となり、加算回路207で同色3列のリセット信号が加算された信号がm−2列目の列メモリ211に伝達される。

0065

加算したリセット信号がm−2列目の列メモリ211に書き込み終わった後、時刻t902で信号PRES1、PMOV_Nが“L”となる。

0066

次いで、時刻t903で信号PTX_A1が“H”となり、瞳分割された一方のPD801の蓄積電荷がFDへ読み出される。この時の信号を光信号Aとし、他方の光信号を光信号Bとする。光信号Aはリセット信号同様に、読み出す列に対応した加算回路207へと伝達され、同色3列の光信号Aが加算される。また、時刻t903で信号PMOV_Aが“H”となることで、加算された光信号Aはm列目の列メモリ211に伝達される。

0067

加算した光信号Aがm列目の列メモリ211に書き込み終わった後、時刻t904で信号PTX_A1、PMOV_Aが“L”となる。

0068

次いで、時刻t905で信号PTX_A1、PTX_B1が“H”となり、対応する瞳分割された両方のPD801及びPD802の蓄積電荷が同時にFDへ読み出さる。両方のPDの信号はFDにて加算される。この時の信号を光信号ABとする。光信号ABは前述した2つの信号同様に、読み出す列に対応した加算回路207へと伝達され、同色3列の光信号ABが加算される。また、時刻t905で信号PMOV_ABが“H”となることで、加算された光信号ABはm+2列目の列メモリ211に伝達される。

0069

光信号ABがm+2列目の列メモリ211に書き込み終わった後、時刻t906で信号PSEL1、PTX_A1、PTX_B1、PMOV_ABが“L”となる。

0070

ここで、時刻t906ではリセット信号、光信号A、光信号ABはそれぞれm−2列目、m列目、m+2列目の列メモリ211に保持されている状態となっている。そして、この3つの信号を並列にAD変換を行う。具体的には時刻t906でDAC回路213はRAMP信号を出力し、上記3つの信号のAD変換を開始する。カウンタ214はAD変換を開始したタイミングからそれぞれのVCとVRAMPが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。AD変換期間が終了する時刻t907でカウンタ214は水平走査回路215から出力される信号PHを受け取り保持したカウント値を列順次に出力線216へと出力する。カウンタは信号を出力線に出力した後、初期値にリセットされる。

0071

以上の動作をn行目まで行順次に行い、読み出し動作を終了する。撮像素子105より出力されたリセット信号、光信号A、光信号ABは後段の撮像信号処理回路106で演算処理され、リセットノイズが取り除かれた焦点検出信号と撮像信号を得る。

0072

図10はリセット信号のアナログ信号読み出しとAD変換と光信号A及び光信号ABのアナログ信号読み出しとAD変換を順次行う従来の駆動と本発明の駆動のタイミングを簡易的に示した図である。図10で示すように本発明は余剰の列メモリを用いて、リセット信号と光信号を保持した後、2つの信号を並列にAD変換を行うことで、読み出しの高速化が可能となる。なお、本実施形態において単位画素に2つの光電変換部を備える例を示したが、これに限られるものではない。2つ以上の光電変換部を備える場合においても、単一の光電変換部からの信号と全ての光電変換部からの信号とを用いることによって、同様の効果を得ることが可能となる。

0073

このように本発明は撮像素子による位相差方式の焦点検出が可能な構成においても適用可能である。

0074

(第3の実施形態)
第1の実施形態及び第2の実施形態ではリセット信号と光信号(光信号A、光信号AB)のAD変換を並列に行う駆動を説明した。この駆動モードは余剰な列回路を活用することで、回路規模の増大を行うことなく高速化が可能な技術だが、その反面冗長な動作が発生している。例えば、光信号Aはリセット信号が含まれる信号である為、一部同じ信号を同時にAD変換していることになる。本実施形態は列AD変換部のカウンタ214の動作を変えることで、最小限のAD変換動作を行うことが可能な動作の説明を行う。なお、第3の実施形態の説明は第2の実施形態の構成を基に行う。

0075

図11は第3の実施形態における撮像素子105の列メモリ211以降の回路図である。説明の簡略化の為、水平加算単位であるm−2列目、m列目、m+2列目の回路のみ示している。また、省略している回路は図7と同様である。

0076

ここで、図11では図7に加えて、m−2列目の比較器212の出力信号をm列目のカウンタに入力可能な信号線1101と、m列目の比較器212の出力信号をm+2列目のカウンタに入力可能な信号線1102が追加されている。なお、本実施形態において比較器の出力信号はAD変換部の動作信号に相当する。なお、本実施形態においては動作信号として比較器の出力信号を用いたが、カウンタのカウント値等を用いるようにしてもよい。

0077

第2の実施形態ではAD変換が開始するタイミングでカウントを開始し、比較器の反転信号を受け取ることでカウント停止をした。しかし、第3の実施形態のカウンタ214はこれに加え、信号線1101、1102の反転信号を受け取ることでカウントを開始し、カウンタに対応する比較器の反転信号を受け取ることでカウント停止を行うモードを更に有する。ここで、第2の実施形態で用いたカウンタ動作を第1のカウンタモード、第3の実施形態で追加したモードを第2のカウンタモードとする。尚、第2のカウンタモードを行う際にはm−2列目のカウンタは使用しない為、パワーセーブを行ってもよい。

0078

低画素化を行わず各列の信号を水平加算することなく各列の信号を読み出す第1の駆動モードの際は第2の実施形態と同様であり、カウンタ214は第1のカウンタモードで動作する。

0079

一方で、第3の実施形態における水平加算することで低画素化を行って読み出す第2の駆動モードの際のカウンタ214は第2のカウンタモードで動作する。その際の動作を図12のタイミングチャートを用いて説明する。

0080

第2の実施形態における上記駆動はカウンタの動作以外は第2の実施形態の図9で説明した動作と同様の為、その説明を省略する。

0081

本実施形態の特徴として、時刻t1201でDAC回路213はRAMP信号を出力し、AD変換を開始する。この時、m列目のカウンタ、及びm+2列目のカウンタは動作しない。

0082

次いで、時刻t1202でリセット信号であるm−2列目の列メモリ211に保持されたVC_m−2がVRAMPと一致したタイミングでm−2列目の比較器は反転信号を出力する。この反転信号は信号線1101を介してm列目のカウンタに入力され、m列目のカウンタはカウントを開始する。

0083

次いで、時刻t1203で光信号Aであるm列目の列メモリ211に保持されたVC_mがVRAMPと一致したタイミングでm列目の比較器は反転信号を出力すると同時にm列目のカウンタはカウントの停止をする。また、この反転信号は信号線1102を介してm+2列目のカウンタに入力され、m+2列目のカウンタはカウントを開始する。

0084

次いで、時刻t1204で光信号ABであるm+2列目の列メモリ211に保持されたVC_m+2がVRAMPと一致したタイミングでm+2列目の比較器は反転信号を出力すると同時にm+2列目のカウンタはカウントの停止をする。

0085

この時、m列目のカウンタのカウント値は光信号Aからリセット信号が減算された値であるリセットノイズを含まない光信号Aの値を保持する。そして、m+2列目のカウンタのカウント値は光信号ABからリセット信号を含む光信号Aが減算された光信号Bの値を保持している。すなわちAD変換部はリセットノイズを含まない光信号A、光信号Bの信号分だけ動作していることになり、最小限の動作が可能となる。焦点検出を行う場合は得られた光信号Aと光信号Bをそのまま用いればよく、撮像信号として用いるときには得られた光信号Aと光信号Bを加算処理するだけで良い。

0086

このようにカウンタを第2のカウンタモードで動作させることにより、カウンタが動作する期間が短くなる為、省電効果を見込むことが出来る。

0087

この動作は位相差方式の焦点検出は必ずしも必須ではなく、例えば第1の実施形態で示すような通常の画素構成に適用してもよい。

0088

また、例えば遮光画像を取得する場合を考えた時、遮光画像では光信号がないため、理想的にはリセット信号と光信号Aと光信号ABはすべて同じレベルとなる。この時、比較器の反転信号の遅延バラつきなどが発生すると、例えばm−2列目の比較器の反転信号より先にm列目の比較器の反転信号がm列目のカウンタに入力されてしまい、m列目のカウンタが動作しないという不具合が発生する懸念がある。

0089

上記の場合でも正しく第2のカウンタモードが動作できるよう、図13に示すようにDAC回路213よりm−2列目、m列目、m+2列目の比較器に入力するランプ信号をそれぞれ持つ。そして、各々のランプ信号間に比較器の遅延バラつきやその他ノイズを考慮した所定のレベル分をオフセットさせてもよい。具体的にはm−2列目、m列目、m+2列目の比較器に入力するランプ信号をそれぞれVRAMPN、VRAMPA、VRAMPBとする。そして、オフセットレベルをσとした時の電位の関係はVRAMPN+2σ=VRAMPA+σ=VRAMPBの関係となるように設定する。

0090

このようにランプ信号を設定することで、上記のような場合でもm−2列目の比較器の出力が先に反転するため、正しい信号を得ることが可能となる。また、得られるカウント値は所定のオフセットずれた値となるので、後段の撮像信号処理回路106で減算するものとする。

0091

203垂直信号線
205、206加算切替スイッチ
207加算回路
209、210 列切替スイッチ
211 列メモリ

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