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技術 入力装置

出願人 ザインエレクトロニクス株式会社
発明者 千葉裕
出願日 2016年7月22日 (4年5ヶ月経過) 出願番号 2016-144445
公開日 2018年1月25日 (2年11ヶ月経過) 公開番号 2018-014677
状態 特許登録済
技術分野 論理回路II
主要キーワード Nチャネル 抵抗比率 高低関係 チャネル長変調効果 抵抗分割回路 各抵抗値 特性差 歪補正
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年1月25日)のものです。
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図面 (6)

課題

電源電圧より閾値が高い場合であっても入力信号電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供する。

解決手段

入力装置1Aは、MOSトランジスタ31,32、抵抗器21〜24および比較回路51を備える。MOSトランジスタ31は、第1基準電位入力端13に接続されるドレインと、入力端11に接続されて入力信号Vinが入力されるゲートと、ソースとを有する。MOSトランジスタ32は、第1基準電位入力端13に接続されるドレインおよびゲートと、ソースとを有する。比較回路51は、第1ノード15に接続される第1入力端、第2ノード16に接続される第2入力端、および、出力端12を有し、第1ノード15および第2ノード16それぞれの電位の高低関係に応じたレベルの信号を出力端12から出力する。

概要

背景

信号を入力する入力装置は、入力信号波形整形を行い、また、必要に応じて入力信号の増幅歪補正を行う。入力装置は、波形整形を行う際に、入力信号の電圧値閾値との間の高低関係に応じたレベルの信号を出力することで、入力信号に基づいてデジタル信号再生することができる。

概要

電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供する。入力装置1Aは、MOSトランジスタ31,32、抵抗器21〜24および比較回路51を備える。MOSトランジスタ31は、第1基準電位入力端13に接続されるドレインと、入力端11に接続されて入力信号Vinが入力されるゲートと、ソースとを有する。MOSトランジスタ32は、第1基準電位入力端13に接続されるドレインおよびゲートと、ソースとを有する。比較回路51は、第1ノード15に接続される第1入力端、第2ノード16に接続される第2入力端、および、出力端12を有し、第1ノード15および第2ノード16それぞれの電位の高低関係に応じたレベルの信号を出力端12から出力する。

目的

本発明は、上記問題点を解消する為になされたものであり、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1基準電位入力端に入力される第1基準電位と第2基準電位入力端に入力される第2基準電位とにより駆動され、入力信号電圧値閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、ドレインゲートおよびソースを有し、前記第1基準電位入力端が前記ドレインに接続され、前記入力信号が前記ゲートに入力される第1MOSトランジスタと、ドレイン、ゲートおよびソースを有し、前記第1基準電位入力端が前記ドレインおよび前記ゲートに接続された第2MOSトランジスタと、前記第1MOSトランジスタの前記ソースと第1ノードとの間に設けられた第1抵抗器と、前記第2MOSトランジスタの前記ソースと第2ノードとの間に設けられた第2抵抗器と、前記第1ノードと前記第2基準電位入力端との間に設けられた第3抵抗器と、前記第2ノードと前記第2基準電位入力端との間に設けられた第4抵抗器と、第1入力端、第2入力端および出力端を有し、前記第1ノードの電位が前記第1入力端に入力され、前記第2ノードの電位が前記第2入力端に入力され、これら入力された2つの電位の高低関係に応じたレベルの信号を前記出力端から出力する比較回路と、を備える入力装置。

請求項2

前記第3抵抗器の抵抗値と前記第4抵抗器の抵抗値とが互いに等しい、請求項1に記載の入力装置。

請求項3

前記第3抵抗器の抵抗値が前記第1抵抗器の抵抗値の10倍以上大きく、前記第4抵抗器の抵抗値が前記第2抵抗器の抵抗値の10倍以上大きい、請求項1または2に記載の入力装置。

請求項4

第1基準電位入力端に入力される第1基準電位と第2基準電位入力端に入力される第2基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、ドレイン、ゲートおよびソースを有し、前記第1基準電位入力端が前記ドレインに接続され、前記入力信号が前記ゲートに入力される第1MOSトランジスタと、ドレイン、ゲートおよびソースを有し、前記第1基準電位入力端が前記ドレインおよび前記ゲートに接続された第2MOSトランジスタと、前記第1MOSトランジスタの前記ソースと第1ノードとの間に設けられた第1抵抗器と、前記第2MOSトランジスタの前記ソースと第2ノードとの間に設けられた第2抵抗器と、前記第1ノードと前記第2基準電位入力端との間に設けられた第1電流源と、前記第2ノードと前記第2基準電位入力端との間に設けられた第2電流源と、第1入力端、第2入力端および出力端を有し、前記第1ノードの電位が前記第1入力端に入力され、前記第2ノードの電位が前記第2入力端に入力され、これら入力された2つの電位の高低関係に応じたレベルの信号を前記出力端から出力する比較回路と、を備える入力装置。

請求項5

前記第1電流源に流れる電流と前記第2電流源に流れる電流とが互いに等しい、請求項4に記載の入力装置。

請求項6

前記第2MOSトランジスタの前記ドレインと前記第1基準電位入力端との間に設けられた第5抵抗器を更に備える、請求項1〜5の何れか1項に記載の入力装置。

請求項7

前記第2抵抗器および前記第5抵抗器それぞれの抵抗値の和が前記第1抵抗器の抵抗値と等しい、請求項6に記載の入力装置。

技術分野

0001

本発明は、入力信号電圧値閾値との間の高低関係に応じたレベルの信号を出力する入力装置に関するものである。

背景技術

0002

信号を入力する入力装置は、入力信号の波形整形を行い、また、必要に応じて入力信号の増幅歪補正を行う。入力装置は、波形整形を行う際に、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力することで、入力信号に基づいてデジタル信号再生することができる。

先行技術

0003

米国特許第8080983号明細書
特開2013−90136号公報

発明が解決しようとする課題

0004

従来の入力装置では、電源電圧より閾値が高い場合(例えば、電源電圧2〜3.6V、閾値3.8V)に、入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易ではない。

0005

特許文献1,2に記載された入力装置は、抵抗分割回路により入力信号の電圧値に比例した低い電圧値を生成して、この生成した電圧値と閾値との間の高低関係に応じたレベルの信号を比較回路から出力するものである。しかし、このような入力装置は、入力信号の電圧値と閾値との間の高低関係を精確に判定することができない。

0006

本発明は、上記問題点を解消する為になされたものであり、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易な入力装置を提供することを目的とする。

課題を解決するための手段

0007

本発明の第1態様の入力装置は、第1基準電位入力端に入力される第1基準電位と第2基準電位入力端に入力される第2基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、(1)ドレインゲートおよびソースを有し、第1基準電位入力端がドレインに接続され、入力信号がゲートに入力される第1MOSトランジスタと、(2) ドレイン、ゲートおよびソースを有し、第1基準電位入力端がドレインおよびゲートに接続された第2MOSトランジスタと、(3) 第1MOSトランジスタのソースと第1ノードとの間に設けられた第1抵抗器と、(4)第2MOSトランジスタのソースと第2ノードとの間に設けられた第2抵抗器と、(5) 第1ノードと第2基準電位入力端との間に設けられた第3抵抗器と、(6) 第2ノードと第2基準電位入力端との間に設けられた第4抵抗器と、(7) 第1入力端、第2入力端および出力端を有し、第1ノードの電位が第1入力端に入力され、第2ノードの電位が第2入力端に入力され、これら入力された2つの電位の高低関係に応じたレベルの信号を出力端から出力する比較回路と、を備える。

0008

本発明の第1態様の入力装置において、第3抵抗器の抵抗値と第4抵抗器の抵抗値とが互いに等しいのが好適である。また、第3抵抗器の抵抗値が第1抵抗器の抵抗値の10倍以上大きく、第4抵抗器の抵抗値が第2抵抗器の抵抗値の10倍以上大きいのが好適である。

0009

本発明の第2態様の入力装置は、第1基準電位入力端に入力される第1基準電位と第2基準電位入力端に入力される第2基準電位とにより駆動され、入力信号の電圧値と閾値との間の高低関係に応じたレベルの信号を出力する入力装置であって、(1)ドレイン、ゲートおよびソースを有し、第1基準電位入力端がドレインに接続され、入力信号がゲートに入力される第1MOSトランジスタと、(2) ドレイン、ゲートおよびソースを有し、第1基準電位入力端がドレインおよびゲートに接続された第2MOSトランジスタと、(3) 第1MOSトランジスタのソースと第1ノードとの間に設けられた第1抵抗器と、(4)第2MOSトランジスタのソースと第2ノードとの間に設けられた第2抵抗器と、(5) 第1ノードと第2基準電位入力端との間に設けられた第1電流源と、(6) 第2ノードと第2基準電位入力端との間に設けられた第2電流源と、(7) 第1入力端、第2入力端および出力端を有し、第1ノードの電位が第1入力端に入力され、第2ノードの電位が第2入力端に入力され、これら入力された2つの電位の高低関係に応じたレベルの信号を出力端から出力する比較回路と、を備える。

0010

本発明の第2態様の入力装置において、第1電流源に流れる電流と第2電流源に流れる電流とが互いに等しいのが好適である。

0011

本発明の第1態様または第2態様の入力装置は、第2MOSトランジスタのドレインと第1基準電位入力端との間に設けられた第5抵抗器を更に備えるのが好適である。このとき、第2抵抗器および第5抵抗器それぞれの抵抗値の和が第1抵抗器の抵抗値と等しいのが好適である。

発明の効果

0012

本発明によれば、電源電圧より閾値が高い場合であっても、入力信号の電圧値と閾値との間の高低関係を精確に判定することが容易となる。

図面の簡単な説明

0013

図1は、第1比較例の入力装置2Aの構成を示す図である。
図2は、第2比較例の入力装置2Bの構成を示す図である。
図3は、第1実施形態の入力装置1Aの構成を示す図である。
図4は、第2実施形態の入力装置1Bの構成を示す図である。
図5は、第3実施形態の入力装置1Cの構成を示す図である。

実施例

0014

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
以下では、比較例の構成について説明した後に、本発明の実施形態の構成について説明する。

0015

(第1比較例)
図1は、第1比較例の入力装置2Aの構成を示す図である。入力装置2Aは、抵抗器21〜24および比較回路51を備える。入力装置2Aは、第1基準電位入力端13に入力される第1基準電位(例えば電源電位DD)と第2基準電位入力端14に入力される第2基準電位(例えば接地電位)とにより駆動され、入力端11に入力される入力信号の電圧値Vinと閾値VTH_INとの間の高低関係に応じたレベルの信号を出力端12から出力する。

0016

抵抗器21は、入力端11と第1ノード15との間に設けられている。抵抗器22は、第1基準電位入力端13と第2ノード16との間に設けられている。抵抗器23は、第1ノード15と第2基準電位入力端14との間に設けられている。抵抗器24は、第2ノード16と第2基準電位入力端14との間に設けられている。

0017

比較回路51は、第1ノード15に接続される第1入力端、第2ノード16に接続される第2入力端、および、出力端12を有する。比較回路51は、第1ノード15および第2ノード16それぞれの電位の高低関係に応じたレベルの信号を出力端12から出力する。

0018

抵抗器21の抵抗値をR1とし、抵抗器22の抵抗値をR2とし、抵抗器23の抵抗値をR3とし、また、抵抗器24の抵抗値をR4とする。このとき、第1ノード15の電位はVin・R3/(R1+R3) で表され、第2ノード16の電位は VDD・R4/(R2+R4) で表される。したがって、閾値VTH_INは下記(1)式で表される。

0019

0020

第1比較例の入力装置2Aは、抵抗値R1〜R4を適切に設定することにより、電源電圧VDDより閾値VTH_INが高い場合であっても入力信号の電圧値Vinと閾値VTH_INとの間の高低関係を判定することができる。

0021

第1比較例の入力装置2Aでは、抵抗比率バラツキが小さいので、閾値VTH_INもバラツキが小さい。しかし、入力装置2Aの入力インピーダンスはR1+R3 である。入力装置2Aの入力がハイインピーダンスでないので、この入力装置2Aへ信号を送出する装置の特性が影響を受け、入力信号の電圧値Vinが変化する。したがって、第1比較例の入力装置2Aは、入力信号の電圧値と閾値との間の高低関係の精確な判定が困難である。

0022

(第2比較例)
図2は、第2比較例の入力装置2Bの構成を示す図である。入力装置2Bは、MOSトランジスタ31、電流源41、抵抗器22,24および比較回路51を備える。図1に示された第1比較例の入力装置2Aの構成と比べると、図2に示される第2比較例の入力装置2Bは、抵抗器21,23に替えてMOSトランジスタ31および電流源41を備える点で相違する。

0023

MOSトランジスタ31は、第1基準電位入力端13と第1ノード15との間に設けられている。MOSトランジスタ31は、Nチャネルのものであって、第1基準電位入力端13に接続されて電源電圧VDDが入力されるドレインと、入力端11に接続されて入力信号Vinが入力されるゲートと、第1ノード15に接続されるソースとを有する。電流源41は、第1ノード15と第2基準電位入力端14との間に設けられており、一定量の電流を第1ノード15から第2基準電位入力端14へ流す。

0024

MOSトランジスタ31のゲートとソースとの間の電位差をVGSとすると、第1ノード15の電位はVin−VGS で表される。抵抗器22の抵抗値をR2とし、抵抗器24の抵抗値をR4とすると、第2ノード16の電位はVDD・R4/(R2+R4) で表される。したがって、閾値VTH_INは下記(2)式で表される。

0025

0026

なお、VGSは、下記(3)式で表される。LはMOSトランジスタのチャネル長である。μnはMOSトランジスタにおける電子移動度である。COXはMOSトランジスタの酸化膜容量値である。WはMOSトランジスタのチャネル幅である。IDはドレイン電流である。VTH_NMOSはMOSトランジスタの閾値電圧である。VGSは一般に0.4〜0.6Vである。

0027

0028

第2比較例の入力装置2Bは、MOSトランジスタ31のゲートとソースとの間の電位差VGSおよび抵抗値R2,R4を適切に設定することにより、電源電圧VDDより閾値VTH_INが高い場合であっても入力信号の電圧値Vinと閾値VTH_INとの間の高低関係を判定することができる。

0029

第2比較例の入力装置2Bでは、入力信号がMOSトランジスタ31のゲートに入力されるので、入力インピーダンスが高く、この点では好ましい。しかし、MOSトランジスタの閾値VTH_NMOSはバラツキが大きいので、閾値VTH_INもバラツキが大きい。したがって、第2比較例の入力装置2Bも、入力信号の電圧値と閾値との間の高低関係の精確な判定が困難である。

0030

(第1実施形態)
図3は、第1実施形態の入力装置1Aの構成を示す図である。入力装置1Aは、第1MOSトランジスタ31、第2MOSトランジスタ32、第1抵抗器21、第2抵抗器22、第3抵抗器23、第4抵抗器24および比較回路51を備える。入力装置1Aは、第1基準電位入力端13に入力される第1基準電位(例えば電源電位VDD)と第2基準電位入力端14に入力される第2基準電位(例えば接地電位)とにより駆動され、入力端11に入力される入力信号の電圧値Vinと閾値VTH_INとの間の高低関係に応じたレベルの信号を出力端12から出力する。

0031

第1MOSトランジスタ31および第2MOSトランジスタ32は、Nチャネルのものであって、互いに同じサイズであり、互いに同じ特性を有する。第1MOSトランジスタ31および第2MOSトランジスタ32は、共通の半導体基板上に互いに同じ設計で互いに同じプロセスで製造されたものであるのが好適である。

0032

第1MOSトランジスタ31は、第1基準電位入力端13に接続されて電源電圧VDDが入力されるドレインと、入力端11に接続されて入力信号Vinが入力されるゲートと、ソースとを有する。第2MOSトランジスタ32は、第1基準電位入力端13に接続されて電源電圧VDDが入力されるドレインおよびゲートと、ソースとを有する。

0033

第1抵抗器21は、第1MOSトランジスタ31のソースと第1ノード15との間に設けられている。第2抵抗器22は、第2MOSトランジスタ32のソースと第2ノード16との間に設けられている。第3抵抗器23は、第1ノード15と第2基準電位入力端14との間に設けられている。第4抵抗器24は、第2ノード16と第2基準電位入力端14との間に設けられている。

0034

比較回路51は、第1ノード15に接続される第1入力端、第2ノード16に接続される第2入力端、および、出力端12を有する。比較回路51は、第1ノード15および第2ノード16それぞれの電位の高低関係に応じたレベルの信号を出力端12から出力する。

0035

第1MOSトランジスタ31および第2MOSトランジスタ32それぞれのゲートとソースとの間の電位差をVGSとする。第1抵抗器21の抵抗値をR1とし、第2抵抗器22の抵抗値をR2とし、第3抵抗器23の抵抗値をR3とし、第4抵抗器24の抵抗値をR4とする。このとき、第1ノード15の電位は下記(4)式で表され、第2ノード16の電位は下記(5)式で表される。したがって、閾値VTH_INは下記(6)式で表される。

0036

0037

0038

0039

上記(6b)式のαは、各抵抗値の比で表されるから、バラツキが小さい。抵抗値R1〜R4を適切に設定することにより、αの値を1より大きくすることができる。また、上記(6a)式の右辺第2項の係数である1−α の絶対値を1未満とすることで、VGSのバラツキの影響を低減することができる。例えば、αを1.05〜1.1程度にすればよい。また、本実施形態では、入力信号が第1MOSトランジスタ31のゲートに入力されるので、入力インピーダンスが高い。したがって、本実施形態の入力装置1Aは、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することができる。

0040

なお、第3抵抗器23の抵抗値R3と第4抵抗器24の抵抗値R4とは、互いに等しいのが好適である。また、第3抵抗器23の抵抗値R3は第1抵抗器21の抵抗値R1より10倍以上大きいのが好適であり、第4抵抗器24の抵抗値R4は第2抵抗器22の抵抗値R2より10倍以上大きいのが好適である。これらの場合には、第1MOSトランジスタ31、第1抵抗器21および第3抵抗器23に流れる電流の大きさと、第2MOSトランジスタ32、第2抵抗器22および第4抵抗器24に流れる電流の大きさと、の差が小さくなるので、第1MOSトランジスタ31と第2MOSトランジスタ32との間の特性差に因る影響が小さくなり、入力信号の電圧値と閾値との間の高低関係をより精確に判定することができる。

0041

(第2実施形態)
図4は、第2実施形態の入力装置1Bの構成を示す図である。入力装置1Bは、第1MOSトランジスタ31、第2MOSトランジスタ32、第1抵抗器21、第2抵抗器22、第1電流源41、第2電流源42および比較回路51を備える。入力装置1Bは、第1基準電位入力端13に入力される第1基準電位(例えば電源電位VDD)と第2基準電位入力端14に入力される第2基準電位(例えば接地電位)とにより駆動され、入力端11に入力される入力信号の電圧値Vinと閾値VTH_INとの間の高低関係に応じたレベルの信号を出力端12から出力する。

0042

図3に示された第1実施形態の入力装置1Aの構成と比べると、図4に示される第2実施形態の入力装置1Bは、第3抵抗器23および第4抵抗器24に替えて第1電流源41および第2電流源42を備える点で相違する。第1電流源41は、第1ノード15と第2基準電位入力端14との間に設けられており、一定量の電流を第1ノード15から第2基準電位入力端14へ流す。第2電流源42は、第2ノード16と第2基準電位入力端14との間に設けられており、一定量の電流を第2ノード16から第2基準電位入力端14へ流す。

0043

第1MOSトランジスタ31および第2MOSトランジスタ32それぞれのゲートとソースとの間の電位差をVGSとする。第1抵抗器21の抵抗値をR1とし、第2抵抗器22の抵抗値をR2とする。第1電流源41が流す電流をI1とし、第2電流源42が流す電流をI2とする。このとき、第1ノード15の電位はVin−VGS−I1R1で表され、第2ノード16の電位は VDD−VGS−I2R2で表される。したがって、閾値VTH_INは下記(7)式で表される。

0044

0045

本実施形態でも、入力信号が第1MOSトランジスタ31のゲートに入力されるので、入力インピーダンスが高い。本実施形態では、抵抗値R1,R2および電流I1,I2を適切に設定することにより、電源電圧より閾値が高い場合であっても入力信号の電圧値と閾値との間の高低関係を精確に判定することができる。電流I1,I2は互いに等しいのが好適である。本実施形態の構成は、抵抗値のバラツキが小さい場合に有効である。

0046

(第3実施形態)
図5は、第3実施形態の入力装置1Cの構成を示す図である。入力装置1Cは、第1MOSトランジスタ31、第2MOSトランジスタ32、第1抵抗器21、第2抵抗器22、第3抵抗器23、第4抵抗器24、第5抵抗器25および比較回路51を備える。入力装置1Cは、第1基準電位入力端13に入力される第1基準電位(例えば電源電位VDD)と第2基準電位入力端14に入力される第2基準電位(例えば接地電位)とにより駆動され、入力端11に入力される入力信号の電圧値Vinと閾値VTH_INとの間の高低関係に応じたレベルの信号を出力端12から出力する。

0047

図3に示された第1実施形態の入力装置1Aの構成と比べると、図5に示される第3実施形態の入力装置1Cは、第5抵抗器25を更に備える点で相違する。第5抵抗器25は、第2MOSトランジスタ32のドレインと第1基準電位入力端との間に設けられている。第2抵抗器22および第5抵抗器25それぞれの抵抗値の和が第1抵抗器21の抵抗値と等しいのが好適である。

0048

本実施形態における閾値VTH_INは上記(6)式で表される。本実施形態の場合にも、第1実施形態の場合と同様の効果がある。加えて、本実施形態の場合には、第5抵抗器25が設けられていることにより、MOSトランジスタのチャネル長変調効果を低減することができるので、第1実施形態の場合より良好な特性が得られる。

0049

なお、図4に示された第2実施形態の構成においても、第2MOSトランジスタ32のドレインと第1基準電位入力端との間に第5抵抗器25が設けられてもよい。

0050

1A〜1C…入力装置、11…入力端、12…出力端、13…第1基準電位入力端、14…第2基準電位入力端、15…第1ノード、16…第2ノード、21…第1抵抗器、22…第2抵抗器、23…第3抵抗器、24…第4抵抗器、25…第5抵抗器、31…第1MOSトランジスタ、32…第2MOSトランジスタ、41…第1電流源、42…第2電流源、51…比較回路。

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