図面 (/)

技術 位相比較回路、及びその制御方法

出願人 NECプラットフォームズ株式会社
発明者 尾崎学
出願日 2016年7月21日 (3年1ヶ月経過) 出願番号 2016-143479
公開日 2018年1月25日 (1年6ヶ月経過) 公開番号 2018-014638
状態 特許登録済
技術分野 パルスの操作 パルス回路
主要キーワード 誤動作状態 遅延量変化 比較パルス 正転クロック 遅延検出回路 識別ポイント 調整タイミング ゼロ出力
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年1月25日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (12)

課題

プロセスや温度変動等によってD型FF遅延量が変化しても、マルチレート使用可能な位相比較回路を提供する。

解決手段

位相比較回路は、データ入力ラッチして出力する第1のD型FF4と、調整信号に応じて遅延量が制御され、データ入力を遅延させて出力する第1の遅延回路9と、第1のD型FFの出力をラッチして出力する第2のD型FF5と、調整信号に応じて遅延量が制御され、反転クロック信号を遅延させて出力する第2の遅延回路11と、調整信号に応じて遅延量が制御され、第1のD型FFの出力を遅延させて出力する第3の遅延回路10と、第1の遅延回路の出力と第3の遅延回路の出力とを入力とする第1の排他的論理和ゲート6と、第3の遅延回路の出力と第2のD型FFの出力を入力とする第2の排他的論理和7と、第1の排他的論理和の出力と第2の排他的論理和の反転出力とを入力し、位相比較結果として出力する加算器8と、を含む。

概要

背景

情報機器デジタル機器の分野では、大容量のデジタルデータを高速に且つ低コスト伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロックデータ識別再生回路CDR:Clock and Data Recovery circuit)により、所定のエンコードを施した受信データ列に同期したクロックやデータを再生する。PLL(位相同期ループ)方式のCDR(クロック・データ識別再生回路)における位相比較回路が用いられる。この位相比較回路はPLLの構成において、データ信号クロック信号識別する時に、クロック信号の位相をデータ信号の中央位置である最適位相ポイント自動調整させるために用いられる。

背景技術の位相比較回路に関して、クロック信号の立ち上がり(位相の識別ポイント)がデータ信号の中央位置(最適位相ポイント)にある時の動作を、図3のブロック図と図4のタイミングチャートを用いて説明する。

まず入力端子101からデータ信号(a)が、D型フリップフロップ104(D−F/F104)と遅延回路109に入力される。正転クロック信号(c)が入力端子102から入力される。このときD−F/F104の正転クロック信号(c)の立ち上がりが最適位相ポイントであるデータ信号の中央位置であるので、D−F/F104の出力(d)は最適位相ポイントからD−F/F104の内部遅延だけ遅延されて出力される。このD−F/F104の出力(d)と遅延回路109の出力(b)が排他的論理和ゲート106(EXOR106)の入力となる。遅延回路109はD−F/F104と同じ遅延をもつため、この2つの入力は互いにD−F/F104の内部遅延量だけ遅延される。そのためEXOR106の出力(g)は遅延が相殺されて、データ信号(a)の変化のたびにデータ信号(a)とクロック信号(c)の位相差分パルス幅パルスを出力する。これが比較パルスとなる。反転クロック信号(e)が入力端子103から入力される。

またD−F/F104の出力(d)はクロック信号(c)の立ち上がりに対してD−F/F104の内部遅延だけ遅延した信号となり、D−F/F105の出力(f)はクロック信号(e)の立ち上がりに対してD−F/F105の内部遅延量だけ遅延した信号となる。D−F/F104とD−F/F105の内部遅延量が同一の場合、D−F/F104の出力(d)とD−F/F105の出力(f)が入力となるEXOR107の出力(h)では遅延が相殺されて、常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。こうして出力される、クロックの半周期分のパルス幅の信号が基準パルスとなる。

そして比較パルスであるEXOR106の出力(g)と基準パルスであるEXOR107の反転出力加算器108(ADDER108)に入力して、加算したものがADDER108の出力(i)となる。ADDER108の出力(i)は、出力端子112から出力される。このADDER108の出力の平均値をとると、ゼロ出力となる。

この回路構成で、入力データ信号に対してクロック信号の位相が進んだ場合、図5のEXOR106の出力(g)のように比較パルスのパルス幅が基準パルスより太くなり、ADDER出力の平均値(ADDER108で加算した平均値)はゼロ出力より高くなる。

また入力データ信号に対してクロック信号の位相が遅れた場合、図6のEXOR106の出力(g)のように比較パルスのパルス幅が基準パルスより細くなり、ADDER出力の平均値(ADDER108の平均値)はゼロ出力より低くなる。このため、図3の位相比較回路からは、データ信号とクロック信号の位相差に応じた電圧が出力される。

しかしながらこの背景技術が使える条件は、D−F/F回路の内部遅延量がクロック信号の半周期分より短い場合に限る。

その理由を、図7のタイミングチャートで示す。この図で比較パルスとなるEXOR106の出力(g)は、データ信号とクロック信号の位相差に比例したパルス幅をもつパルスであるが、基準パルスとなるEXOR107の出力(h)は、クロックの半周期分のパルス幅のパルスを出力しなくなってしまう。

本来、D−F/F104のクロック信号の立ち上がりとD−F/F105のクロック信号の立ち上がりは、同一のデータビットを識別しなければならない。しかしながら、D−F/F104の内部遅延がクロックの半周期分より大きいことで、D−F/F105のクロック信号の立ち上がりがD−F/F104のクロック信号の立ち上がりのデータ信号より前のデータビットを識別してしまう。その結果、D−F/F104の出力とD−F/F105の出力の位相差が、クロックの半周期分とならないためである。

この問題点を解決した回路の動作を、図8のブロック図と図9のタイミングチャートを用いて説明する。図8の位相比較回路は、図3の位相比較回路のD−F/F205を、遅延がクロックの半周期分である遅延回路210に置き換えた回路である。図8の位相比較回路は、入力端子201、202、213と、D−F/F204と、遅延回路209、210と、EXOR206、207と、ADDER208と、出力端子212、213と、を含む。

D−F/F204の出力(d)と遅延回路209の出力(b)は互いにD−F/F204の内部遅延量だけ遅延されているため、EXOR206の入力としては遅延が相殺される。その結果、EXOR206の出力(g)はデータ信号(a)とD−F/F204の正転クロック信号(c)の位相差分のパルス幅をもつ比較パルスを出力する。

また遅延回路210の遅延がD−F/F204の正転クロック信号(c)の半周期分であるため、基準パルスとなるEXOR207の出力は常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。

この図8の回路構成で、入力データ信号とD−F/F204の正転クロック信号の位相差に対する比較パルスのパルス幅の変化は、背景技術と同様な変化となる。

しかしながらこの背景技術では入力信号ビットレートが複数に及ぶ、マルチレートでの使用が出来ない。

その理由は、基準パルスのパルス幅τを図8の遅延回路210の遅延τ0[sec]で決定しているため、τ0=1/(2*f0)で決まる一つのビットレートにしか対応できないことに起因する。ここで、f0[bps]はデータ信号のビットレートである。

この問題点を解決した位相比較回路の動作を、図10のブロック図と図11のタイミングチャートを用いて説明する。図10の位相比較回路は、入力端子301、302、313と、D−F/F304、305と、遅延回路309、310、311と、EXOR306、307と、ADDER308と、出力端子312、313と、を含む。

まず比較パルス生成部において、データ信号(a)が入力端子301からD−F/F304に入力される。このときデータ信号(a)は入力端子302からの正転クロック信号(c)をクロックとして、D−F/F304の内部遅延量だけ遅延されて出力される。このD−F/F304の出力(d)を入力する遅延回路310の出力(e)は、さらにD−F/F304の出力(d)をD−F/F304の内部遅延量だけ遅延させたものとなる。またデータ信号(a)を入力端子301から、D−F/F304の内部遅延量の2倍の遅延をもった遅延回路309に入力する。EXOR306の出力(i)では、そのD−F/F304の内部遅延量の2倍の遅延は相殺され、データ信号(a)と正転クロック信号(c)の位相差分が現れる。

次に基準パルス生成部において、入力端子303の反転クロック信号(f)を遅延回路311でD−F/F304の内部遅延量だけ遅延した信号(g)をD−F/F305のクロック信号として用いる。そしてD−F/F304の出力(d)がD−F/F305のデータ入力となるので、D−F/F305のクロック入力及びデータ入力はともにD−F/F304の正転クロック信号(c)の立ち上がりからD−F/F304の内部遅延量だけ遅延された信号となる。そのためD−F/F305の反転クロック信号(f)の立ち上がりは、データ信号の最適位相ポイントとなる。

さらにD−F/F305の出力(h)は、D−F/F305の内部遅延量だけクロックの立ち上がりから遅れた信号となり、遅延回路310にて遅延された信号(e)もD−F/F304の内部遅延量だけD−F/F305の入力(d)から遅延される。これにより、遅延回路310の出力(e)とD−F/F305の出力(h)とが入力されるEXOR307において、EXOR307の出力(j)では互いの遅延が相殺され、必ずクロックの半周期分のパルス幅のパルスとなる。

このように基準パルスを生成する過程で、遅延回路はD−F/Fの遅延補正にしか使用されないので、入力信号のビットレートが変化(マルチレート)した場合でも基準パルスはクロック毎に応じた半周期分のパルス幅のパルスを出力する。

概要

プロセスや温度変動等によってD型FFの遅延量が変化しても、マルチレートで使用可能な位相比較回路を提供する。位相比較回路は、データ入力をラッチして出力する第1のD型FF4と、調整信号に応じて遅延量が制御され、データ入力を遅延させて出力する第1の遅延回路9と、第1のD型FFの出力をラッチして出力する第2のD型FF5と、調整信号に応じて遅延量が制御され、反転クロック信号を遅延させて出力する第2の遅延回路11と、調整信号に応じて遅延量が制御され、第1のD型FFの出力を遅延させて出力する第3の遅延回路10と、第1の遅延回路の出力と第3の遅延回路の出力とを入力とする第1の排他的論理和ゲート6と、第3の遅延回路の出力と第2のD型FFの出力を入力とする第2の排他的論理和7と、第1の排他的論理和の出力と第2の排他的論理和の反転出力とを入力し、位相比較結果として出力する加算器8と、を含む。

目的

本発明の目的は、プロセスや温度変動等によってD型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路、及びその制御方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

クロック信号に同期して、データ入力ラッチして出力する第1のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記データ入力を遅延させて出力する第1の遅延回路と、反転クロック信号に同期して、前記第1のD型フリップフロップの出力をラッチして出力する第2のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記反転クロック信号を遅延させて出力する第2の遅延回路と、入力される調整信号に応じて遅延量が制御され、前記第1のD型フリップフロップの出力を遅延させて出力する第3の遅延回路と、前記第1の遅延回路の出力と前記第3の遅延回路の出力とを入力とする第1の排他的論理和ゲートと、前記第3の遅延回路の出力と前記第2のD型フリップフロップの出力とを入力とする第2の排他的論理和ゲートと、前記第1の排他的論理和ゲートの出力と第2の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路

請求項2

前記第3の遅延回路の遅延量の検出結果と、前記第2のD型フリップフロップの内部遅延量の検出結果を元に、前記第1乃至第3の遅延回路への前記調整信号が生成される、請求項1に記載の位相比較回路。

請求項3

前記第1乃至第3の遅延回路への前記調整信号を生成する遅延調整回路をさらに含む、請求項1又は請求項2に記載の位相比較回路。

請求項4

前記第1のD型フリップフロップの出力、及び前記第3の遅延回路の出力に基づいて、前記第3の遅延回路の遅延量の検出結果を出力する第1の遅延検出回路をさらに含む、請求項3に記載の位相比較回路。

請求項5

前記第1のD型フリップフロップの出力、前記第2のD型フリップフロップの出力、及び前記第2の遅延回路の出力に基づいて、前記第2のD型フリップフロップの内部遅延量の検出結果を出力する第2の遅延検出回路をさらに含む、請求項3又は請求項4に記載の位相比較回路。

請求項6

クロック信号に同期して、データ入力をラッチして出力する第1のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記データ入力を遅延させて出力する第1の遅延回路と、反転クロック信号に同期して、前記第1のD型フリップフロップの出力をラッチして出力する第2のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記反転クロック信号を遅延させて出力する第2の遅延回路と、入力される調整信号に応じて遅延量が制御され、前記第1のD型フリップフロップの出力を遅延させて出力する第3の遅延回路と、前記第1の遅延回路の出力と前記第3の遅延回路の出力とを入力とする第1の排他的論理和ゲートと、前記第3の遅延回路の出力と前記第2のD型フリップフロップの出力とを入力とする第2の排他的論理和ゲートと、前記第1の排他的論理和ゲートの出力と第2の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路の制御方法であって、前記第3の遅延回路の遅延量の検出結果と、前記第2のD型フリップフロップの内部遅延量の検出結果を元に、前記第1乃至第3の遅延回路への前記調整信号を生成する位相比較回路の制御方法。

請求項7

前記第1のD型フリップフロップの出力、及び前記第3の遅延回路の出力に基づいて、前記第3の遅延回路の遅延量の検出結果を出力する、請求項6に記載の位相比較回路の制御方法。

請求項8

前記第1のD型フリップフロップの出力、前記第2のD型フリップフロップの出力、及び前記第2の遅延回路の出力に基づいて、前記第2のD型フリップフロップの内部遅延量の検出結果を出力する、請求項6又は請求項7に記載の位相比較回路の制御方法。

技術分野

0001

本発明は、位相比較回路に関し、特にPLL(位相同期ループ)方式のクロックデータ識別再生回路等に好適である位相比較回路に関する。

背景技術

0002

情報機器デジタル機器の分野では、大容量のデジタルデータを高速に且つ低コスト伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ識別再生回路(CDR:Clock and Data Recovery circuit)により、所定のエンコードを施した受信データ列に同期したクロックやデータを再生する。PLL(位相同期ループ)方式のCDR(クロック・データ識別再生回路)における位相比較回路が用いられる。この位相比較回路はPLLの構成において、データ信号クロック信号識別する時に、クロック信号の位相をデータ信号の中央位置である最適位相ポイント自動調整させるために用いられる。

0003

背景技術の位相比較回路に関して、クロック信号の立ち上がり(位相の識別ポイント)がデータ信号の中央位置(最適位相ポイント)にある時の動作を、図3ブロック図と図4タイミングチャートを用いて説明する。

0004

まず入力端子101からデータ信号(a)が、D型フリップフロップ104(D−F/F104)と遅延回路109に入力される。正転クロック信号(c)が入力端子102から入力される。このときD−F/F104の正転クロック信号(c)の立ち上がりが最適位相ポイントであるデータ信号の中央位置であるので、D−F/F104の出力(d)は最適位相ポイントからD−F/F104の内部遅延だけ遅延されて出力される。このD−F/F104の出力(d)と遅延回路109の出力(b)が排他的論理和ゲート106(EXOR106)の入力となる。遅延回路109はD−F/F104と同じ遅延をもつため、この2つの入力は互いにD−F/F104の内部遅延量だけ遅延される。そのためEXOR106の出力(g)は遅延が相殺されて、データ信号(a)の変化のたびにデータ信号(a)とクロック信号(c)の位相差分パルス幅パルスを出力する。これが比較パルスとなる。反転クロック信号(e)が入力端子103から入力される。

0005

またD−F/F104の出力(d)はクロック信号(c)の立ち上がりに対してD−F/F104の内部遅延だけ遅延した信号となり、D−F/F105の出力(f)はクロック信号(e)の立ち上がりに対してD−F/F105の内部遅延量だけ遅延した信号となる。D−F/F104とD−F/F105の内部遅延量が同一の場合、D−F/F104の出力(d)とD−F/F105の出力(f)が入力となるEXOR107の出力(h)では遅延が相殺されて、常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。こうして出力される、クロックの半周期分のパルス幅の信号が基準パルスとなる。

0006

そして比較パルスであるEXOR106の出力(g)と基準パルスであるEXOR107の反転出力加算器108(ADDER108)に入力して、加算したものがADDER108の出力(i)となる。ADDER108の出力(i)は、出力端子112から出力される。このADDER108の出力の平均値をとると、ゼロ出力となる。

0007

この回路構成で、入力データ信号に対してクロック信号の位相が進んだ場合、図5のEXOR106の出力(g)のように比較パルスのパルス幅が基準パルスより太くなり、ADDER出力の平均値(ADDER108で加算した平均値)はゼロ出力より高くなる。

0008

また入力データ信号に対してクロック信号の位相が遅れた場合、図6のEXOR106の出力(g)のように比較パルスのパルス幅が基準パルスより細くなり、ADDER出力の平均値(ADDER108の平均値)はゼロ出力より低くなる。このため、図3の位相比較回路からは、データ信号とクロック信号の位相差に応じた電圧が出力される。

0009

しかしながらこの背景技術が使える条件は、D−F/F回路の内部遅延量がクロック信号の半周期分より短い場合に限る。

0010

その理由を、図7のタイミングチャートで示す。この図で比較パルスとなるEXOR106の出力(g)は、データ信号とクロック信号の位相差に比例したパルス幅をもつパルスであるが、基準パルスとなるEXOR107の出力(h)は、クロックの半周期分のパルス幅のパルスを出力しなくなってしまう。

0011

本来、D−F/F104のクロック信号の立ち上がりとD−F/F105のクロック信号の立ち上がりは、同一のデータビットを識別しなければならない。しかしながら、D−F/F104の内部遅延がクロックの半周期分より大きいことで、D−F/F105のクロック信号の立ち上がりがD−F/F104のクロック信号の立ち上がりのデータ信号より前のデータビットを識別してしまう。その結果、D−F/F104の出力とD−F/F105の出力の位相差が、クロックの半周期分とならないためである。

0012

この問題点を解決した回路の動作を、図8のブロック図と図9のタイミングチャートを用いて説明する。図8の位相比較回路は、図3の位相比較回路のD−F/F205を、遅延がクロックの半周期分である遅延回路210に置き換えた回路である。図8の位相比較回路は、入力端子201、202、213と、D−F/F204と、遅延回路209、210と、EXOR206、207と、ADDER208と、出力端子212、213と、を含む。

0013

D−F/F204の出力(d)と遅延回路209の出力(b)は互いにD−F/F204の内部遅延量だけ遅延されているため、EXOR206の入力としては遅延が相殺される。その結果、EXOR206の出力(g)はデータ信号(a)とD−F/F204の正転クロック信号(c)の位相差分のパルス幅をもつ比較パルスを出力する。

0014

また遅延回路210の遅延がD−F/F204の正転クロック信号(c)の半周期分であるため、基準パルスとなるEXOR207の出力は常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。

0015

この図8の回路構成で、入力データ信号とD−F/F204の正転クロック信号の位相差に対する比較パルスのパルス幅の変化は、背景技術と同様な変化となる。

0016

しかしながらこの背景技術では入力信号ビットレートが複数に及ぶ、マルチレートでの使用が出来ない。

0017

その理由は、基準パルスのパルス幅τ図8の遅延回路210の遅延τ0[sec]で決定しているため、τ0=1/(2*f0)で決まる一つのビットレートにしか対応できないことに起因する。ここで、f0[bps]はデータ信号のビットレートである。

0018

この問題点を解決した位相比較回路の動作を、図10のブロック図と図11のタイミングチャートを用いて説明する。図10の位相比較回路は、入力端子301、302、313と、D−F/F304、305と、遅延回路309、310、311と、EXOR306、307と、ADDER308と、出力端子312、313と、を含む。

0019

まず比較パルス生成部において、データ信号(a)が入力端子301からD−F/F304に入力される。このときデータ信号(a)は入力端子302からの正転クロック信号(c)をクロックとして、D−F/F304の内部遅延量だけ遅延されて出力される。このD−F/F304の出力(d)を入力する遅延回路310の出力(e)は、さらにD−F/F304の出力(d)をD−F/F304の内部遅延量だけ遅延させたものとなる。またデータ信号(a)を入力端子301から、D−F/F304の内部遅延量の2倍の遅延をもった遅延回路309に入力する。EXOR306の出力(i)では、そのD−F/F304の内部遅延量の2倍の遅延は相殺され、データ信号(a)と正転クロック信号(c)の位相差分が現れる。

0020

次に基準パルス生成部において、入力端子303の反転クロック信号(f)を遅延回路311でD−F/F304の内部遅延量だけ遅延した信号(g)をD−F/F305のクロック信号として用いる。そしてD−F/F304の出力(d)がD−F/F305のデータ入力となるので、D−F/F305のクロック入力及びデータ入力はともにD−F/F304の正転クロック信号(c)の立ち上がりからD−F/F304の内部遅延量だけ遅延された信号となる。そのためD−F/F305の反転クロック信号(f)の立ち上がりは、データ信号の最適位相ポイントとなる。

0021

さらにD−F/F305の出力(h)は、D−F/F305の内部遅延量だけクロックの立ち上がりから遅れた信号となり、遅延回路310にて遅延された信号(e)もD−F/F304の内部遅延量だけD−F/F305の入力(d)から遅延される。これにより、遅延回路310の出力(e)とD−F/F305の出力(h)とが入力されるEXOR307において、EXOR307の出力(j)では互いの遅延が相殺され、必ずクロックの半周期分のパルス幅のパルスとなる。

0022

このように基準パルスを生成する過程で、遅延回路はD−F/Fの遅延補正にしか使用されないので、入力信号のビットレートが変化(マルチレート)した場合でも基準パルスはクロック毎に応じた半周期分のパルス幅のパルスを出力する。

先行技術

0023

Charles R. Hogge. Jr著「A Self Correcting Clock RecoveryCircuit」Journal of Lightwave Technology、Vol.3、No.6、1985年12月、pp.1312-1314

発明が解決しようとする課題

0024

しかしながら、上述した位相比較回路には以下のような課題がある。

0025

すなわち、位相比較回路のD型フリップフロップ(D−F/F)と遅延回路の遅延量を正確に一致させる必要があり、D−F/Fの遅延量がプロセスや温度条件等で変化し、遅延回路の遅延量とズレが出た場合には、補正できない。

0026

本発明の目的は、プロセスや温度変動等によってD型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路、及びその制御方法を提供することにある。

課題を解決するための手段

0027

前記目的を達成するため、本発明に係る位相比較回路は、クロック信号に同期して、データ入力をラッチして出力する第1のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第1の遅延回路と、反転クロック信号に同期して、上記第1のD型フリップフロップの出力をラッチして出力する第2のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第2の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第1のD型フリップフロップの出力を遅延させて出力する第3の遅延回路と、上記第1の遅延回路の出力と上記第3の遅延回路の出力とを入力とする第1の排他的論理和ゲートと、上記第3の遅延回路の出力と上記第2のD型フリップフロップの出力とを入力とする第2の排他的論理和ゲートと、上記第1の排他的論理和ゲートの出力と第2の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む。

0028

本発明に係る位相比較回路の制御方法は、クロック信号に同期して、データ入力をラッチして出力する第1のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第1の遅延回路と、反転クロック信号に同期して、上記第1のD型フリップフロップの出力をラッチして出力する第2のD型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第2の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第1のD型フリップフロップの出力を遅延させて出力する第3の遅延回路と、上記第1の遅延回路の出力と上記第3の遅延回路の出力とを入力とする第1の排他的論理和ゲートと、上記第3の遅延回路の出力と上記第2のD型フリップフロップの出力とを入力とする第2の排他的論理和ゲートと、上記第1の排他的論理和ゲートの出力と第2の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路の制御方法であって、
上記第3の遅延回路の遅延量の検出結果と、上記第2のD型フリップフロップの内部遅延量の検出結果を元に、上記第1乃至第3の遅延回路への上記調整信号を生成する。

発明の効果

0029

本発明は、プロセスや温度変動等によってD型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を提供することができる。

図面の簡単な説明

0030

本発明の一実施形態の位相比較回路のブロック図である。
図1の位相比較回路の動作を説明するためのタイミングチャートである。
背景技術1の位相比較回路のブロック図である。
背景技術1の位相比較回路のタイミングチャートである。
クロック位相が進んだ時の、背景技術1の位相比較回路のタイミングチャートである。
クロック位相が遅れた時の、背景技術1の位相比較回路のタイミングチャートである。
誤動作状態の、背景技術1の位相比較回路のタイミングチャートである。
背景技術2の位相比較回路のブロック図である。
背景技術2の位相比較回路のタイミングチャートである。
背景技術3の位相比較回路のブロック図である。
背景技術3の位相比較回路のタイミングチャートである。

実施例

0031

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。

0032

〔一実施形態〕
初めに、本発明の第一実施形態による位相比較回路について、説明する。図1は、本発明の一実施形態の位相比較回路のブロック図である。

0033

[構成の説明]
図1の位相比較回路は、基準パルス生成部と、比較パルス生成部と、遅延調整部と、を含む。

0034

位相比較回路の比較パルス生成部は、データ信号(a)が入力される入力端子1と、正転クロック信号(c)が入力される入力端子2と、入力端子1からのデータ信号と入力端子2からの正転クロック信号とが入力されるD型フリップフロップ4(D−F/F4)と、を含む。さらに位相比較回路の比較パルス生成部は、遅延調整回路16からの出力(調整信号)で遅延量が調整され、入力端子1からのデータ信号を遅延させる遅延回路9と、遅延調整回路16からの出力(調整信号)で遅延量が調整され、D−F/F4の出力信号を遅延させる遅延回路10と、を含む。さらに位相比較回路の比較パルス生成部は、遅延回路9の出力信号と遅延回路10の出力信号とを入力する排他的論理和ゲート6(EXOR6)を含む。

0035

位相比較回路の基準パルス生成部は、反転クロック信号(f)が入力される入力端子3と、遅延調整回路16からの出力(調整信号)で遅延量が調整され、入力端子3からの反転クロック信号が入力される遅延回路11と、を含む。さらに位相比較回路の基準パルス生成部は、遅延回路11の出力信号(クロック信号)とD−F/F4の出力信号を入力とするD型フリップフロップ5(D−F/F5)と、遅延回路10の出力信号とD−F/F5の出力信号を入力とする排他的論理和ゲート7(EXOR7)と、出力端子13と、を含む。

0036

位相比較回路の遅延調整部は、D−F/F4の出力(d)、D−F/F5の出力(h)、及び遅延回路11の出力(g)を入力とする遅延検出回路14と、D−F/F4の出力(d)、及び遅延回路10の出力(e)を入力とする遅延検出回路15と、を含む。さらに位相比較回路の遅延調整部は、遅延検出回路14、15からの出力を入力とする遅延調整回路16を含む。

0037

また位相比較回路は、比較パルスと基準パルスを加算して、位相比較結果を出力端子12から出力する加算器8(ADDER8)を有する。ADDER8は、比較パルスであるEXOR6の出力(l)と、基準パルスであるEXOR7の反転出力とを入力し、加算して、ADDER8の出力(n)を出力する。

0038

[動作の説明]
本実施形態の動作を、図1のブロック図と図2のタイミングチャートを用いて、説明する。

0039

まずフリップフロップ遅延(FF遅延)が発生する前までの動作は、図10図11で説明を行った背景技術と同様の動作である。その際の遅延検出回路14の動作としては、D−F/F5の入力と出力及び、そのクロックタイミング(遅延回路11の出力)から、D−F/F5の内部遅延量を検出している。検出方法としては、D−F/Fの入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。また遅延検出回路15の動作としては、遅延回路10の入力と出力から、遅延回路10の遅延量を検出している。検出方法としては、遅延回路の入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。

0040

遅延調整回路16の動作としては、遅延検出回路14と遅延検出回路15のパルス幅を比較し、パルス幅の差分に応じたDC(Direct Current)信号を出力し、各遅延回路の遅延量調整を行う。図2のFF遅延変化が起こる前までの遅延検出回路14と遅延検出回路15のパルス幅は、一致する。

0041

次に、図11のFF遅延変化発生から遅延検出・調整までの期間の動作について、説明する。

0042

まずFF遅延変化発生後のD−F/F4の出力信号は、元のデータ信号(a)に比べ、内部遅延量が増えた分だけ、その期間の信号が延びる。その延びた信号を遅延回路10に通して、比較パルス用の信号とする。比較パルスを生成するもう一方の信号は、元のデータ信号(a)を遅延回路9の遅延分だけ遅延させた信号であるが、この遅延回路の遅延量はFF遅延変化が発生する前のD−F/F4の遅延量の2倍である。

0043

上記2つの比較パルス用信号から比較パルスを生成すると、EXOR6の出力(l)のように、D−F/F4の遅延量変化分に応じたパルス幅がこれまでより加算される。

0044

またこの時の基準パルスの生成過程では、EXOR7の入力となるD−F/F5出力と遅延回路10出力には、両信号ともにD−F/Fの遅延変化分の信号遅延が含まれているため、EXOR7の出力(m)のようにパルス幅変化はない。すなわち、遅延回路10出力には、D−F/F4の遅延による信号遅延が含まれており、D−F/F5出力には、D−F/F5の遅延による信号遅延が含まれている。

0045

このとき、遅延検出回路15の出力は、遅延検出回路15の出力(j)のように、遅延回路の遅延量検出のため、これまでのパルス幅と違いはない。一方、遅延検出回路14の出力は、D−F/Fの遅延量検出のため、遅延検出回路14の出力(i)のように、FF遅延変化分に応じたパルス幅となる。

0046

遅延調整回路16は、遅延検出回路14の出力のパルス幅と遅延検出回路15の出力のパルス幅を比較し、両信号のパルス幅ズレ分に応じた信号を出力する。これにより、図2の遅延調整回路16の出力(k)のように、遅延検出・調整のタイミングにおいて、信号が変化する。

0047

最後に、図11の遅延検出・調整タイミング後の期間においての動作について、説明する。

0048

まず遅延調整回路16の出力変化をうけて、遅延回路9、遅延回路10、及び遅延回路11の遅延量が変化する。その結果、図2に示すように、遅延回路9の出力(b)、遅延回路10の出力(e)、遅延回路11の出力(g)のように、D−F/Fの遅延増加分と同じ分だけ遅延量が増加する。

0049

上記のように遅延補正を行うことで、遅延検出回路14の出力(i)と、遅延検出回路15の出力(j)のパルス幅は一致し、また、データとクロックの識別ポイントが最適位相であることを示すEXOR6の出力(l)のパルス幅=EXOR7の出力(m)のパルス幅となり、位相比較回路として正常な動作となる。

0050

以上説明したように、本実施形態によれば、プロセスや温度変動等によってD型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を実現することができる。

0051

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。入力端子に入力される、データ信号、正転クロック信号、反転クロック信号は、適正な論理設計の元で正論理であっても負論理であっても、本発明の位相比較回路に適用することができる。また、上述した実施形態では、比較パルスであるEXOR6の出力(l)と基準パルスであるEXOR7の反転出力をADDER8に入力して、加算したものがADDER8の出力(n)になるとして説明したが、これに限られない。適正な論理設計の元で、EXOR6の反転出力とEXOR7の出力とをADDER8に入力して、加算したものをADDER8の出力とすることもできる。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

0052

1、2、3入力端子
4、5D型フリップフロップ(D−F/F)
6、7排他的論理和ゲート(EXOR)
8加算器(ADDER)
9、10、11遅延回路
12、13出力端子
14、15遅延検出回路
16 遅延調整回路

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ