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技術 半導体装置

出願人 ユニサンティスエレクトロニクスシンガポールプライベートリミテッド
発明者 舛岡富士雄原田望中村広記
出願日 2017年9月6日 (3年3ヶ月経過) 出願番号 2017-171575
公開日 2018年1月25日 (2年11ヶ月経過) 公開番号 2018-014514
状態 特許登録済
技術分野 半導体メモリ MOSIC,バイポーラ・MOSIC
主要キーワード n領域 出力信号用 シリコン柱 目方向 柱状シリコン層 絶縁膜サイドウォール 短絡防止 導電型拡散層
関連する未来課題
重要な関連分野

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図面 (4)

課題

素子形成領域の占める面積が小さい、CMOS SGTを用いた半導体装置を提供する。

解決手段

半導体装置は、第1及び第2の柱状シリコン層504,505と、第1の柱状シリコン層の周囲に形成された第1のゲート絶縁膜506と、この膜の周囲に形成された第1のゲート電極303と、第2の柱状シリコン層の周囲に形成された第2のゲート絶縁膜506と、この膜の周囲に形成された第2のゲート電極304と、第1及び第2のゲート電極に接続された第1のゲート配線305と、第1の柱状シリコン層の上部に形成された第1のn型拡散層524と、第1の柱状シリコン層の下部に形成された第2のn型拡散層502と、第2の柱状シリコン層の上部に形成された第1のp型拡散層525と、第2の柱状シリコン層の下部に形成された第2のp型拡散層503と、を有する。第1のゲート配線に沿って延びる中心線が、第1の柱状シリコン層の中心と第2の柱状シリコン層の中心とを結ぶ線に対して第1の所定量オフセットしている。

概要

背景

半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、MOSトランジスタはナノレベルまで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量を確保する要請から回路占有面積を減少させることが難しくなっている。このような問題を解決するために、基板に対してソースゲートドレイン垂直方向に配置され、ゲート電極柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。

また、上記SGTを用いてCMOSインバータを構成し、n型SGTとp型SGTとを直線上に配置し、シリコン柱の底部に位置する拡散層インバータの出力として用いる構造が提案されている(例えば、特許文献4を参照)。この構造では、素子形成領域の表面に、不純物を含むp、n領域オーミック接合する接続領域が形成され、この接続領域は、n型SGTとp型SGTとの外側において、出力信号用ビア電気的に接続することが示されている。
この技術によれば、素子形成領域の幅よりもゲート配線の幅が長いため、接続領域の形成方法確定することができない。

この技術において、接続領域をシリサイドで形成する場合には、シリサイド化を行うときに保護膜を使用するとともに、短絡防止のために、ゲート配線の周囲にサイドウォールを形成することが必要になる。

このため、ゲート配線の相対向する両辺の周囲にある素子形成領域にシリサイドを形成しようとすると、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を2倍した長さのとの和よりも広くする必要がある。この場合、素子形成領域が占める面積が大きくなる。

また、6個のSGTを用いたSRAM(Static Random Access Memory)が提案されている(例えば、特許文献5を参照)。ここでは、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を2倍した長さとの和よりも長くし、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成している。この場合、素子形成領域が占める面積が大きくなる。

概要

素子形成領域の占める面積が小さい、CMOS SGTを用いた半導体装置を提供する。半導体装置は、第1及び第2の柱状シリコン層504,505と、第1の柱状シリコン層の周囲に形成された第1のゲート絶縁膜506と、この膜の周囲に形成された第1のゲート電極303と、第2の柱状シリコン層の周囲に形成された第2のゲート絶縁膜506と、この膜の周囲に形成された第2のゲート電極304と、第1及び第2のゲート電極に接続された第1のゲート配線305と、第1の柱状シリコン層の上部に形成された第1のn型拡散層524と、第1の柱状シリコン層の下部に形成された第2のn型拡散層502と、第2の柱状シリコン層の上部に形成された第1のp型拡散層525と、第2の柱状シリコン層の下部に形成された第2のp型拡散層503と、を有する。第1のゲート配線に沿って延びる中心線が、第1の柱状シリコン層の中心と第2の柱状シリコン層の中心とを結ぶ線に対して第1の所定量オフセットしている。

目的

本発明は、素子形成領域の占める面積が小さい、CMOS SGTを用いた半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

半導体基板上に形成され、前記半導体基板に物理的に半導体層で接続された第1及び第2の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲート電極と、前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2のゲート電極と、前記第1及び前記第2のゲート電極に接続された第1のゲート配線と、前記第1の柱状半導体層の上部に形成された第1の第二導電型拡散層と、前記第1の柱状半導体層の下部に形成された第2の第二導電型拡散層と、前記第2の柱状半導体層の上部に形成された第1の第一導電型拡散層と、前記第2の柱状半導体層の下部に形成された第2の第一導電型拡散層と、前記第1のゲート配線の一辺側の周囲に形成された平面状シリコン層と、前記第2の第二導電型拡散層と前記第2の第一導電型拡散層とを接続し、前記平面状シリコン層上に形成されているシリサイドと、を有し、前記第1のゲート配線に沿って延びる中心線が、前記第1の柱状半導体層の中心と前記第2の柱状半導体層の中心とを結ぶ線に対して第1の所定量オフセットしており、前記第1の柱状半導体層と前記第2の柱状半導体層に接する前記第1のゲート配線に平行な第1の接線と前記第1の柱状半導体層と前記第2の柱状半導体層に接する前記第1のゲート配線に平行な第2の接線との間に前記第1の柱状半導体層の中心と前記第2の柱状半導体層の中心とを結ぶ線が位置し、前記第1の接線と前記第2の接線との間に対して、前記第1のゲート配線の少なくとも一辺が外側にあることを特徴とする半導体装置

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、MOSトランジスタはナノレベルまで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量を確保する要請から回路占有面積を減少させることが難しくなっている。このような問題を解決するために、基板に対してソースゲートドレイン垂直方向に配置され、ゲート電極柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。

0003

また、上記SGTを用いてCMOSインバータを構成し、n型SGTとp型SGTとを直線上に配置し、シリコン柱の底部に位置する拡散層インバータの出力として用いる構造が提案されている(例えば、特許文献4を参照)。この構造では、素子形成領域の表面に、不純物を含むp、n領域オーミック接合する接続領域が形成され、この接続領域は、n型SGTとp型SGTとの外側において、出力信号用ビア電気的に接続することが示されている。
この技術によれば、素子形成領域の幅よりもゲート配線の幅が長いため、接続領域の形成方法確定することができない。

0004

この技術において、接続領域をシリサイドで形成する場合には、シリサイド化を行うときに保護膜を使用するとともに、短絡防止のために、ゲート配線の周囲にサイドウォールを形成することが必要になる。

0005

このため、ゲート配線の相対向する両辺の周囲にある素子形成領域にシリサイドを形成しようとすると、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を2倍した長さのとの和よりも広くする必要がある。この場合、素子形成領域が占める面積が大きくなる。

0006

また、6個のSGTを用いたSRAM(Static Random Access Memory)が提案されている(例えば、特許文献5を参照)。ここでは、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を2倍した長さとの和よりも長くし、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成している。この場合、素子形成領域が占める面積が大きくなる。

先行技術

0007

特開平2−71556号公報
特開平2−188966号公報
特開平3−145761号公報
特開2008−205168号公報
国際公開第2009/095998号

発明が解決しようとする課題

0008

本発明は、素子形成領域の占める面積が小さい、CMOS SGTを用いた半導体装置を提供することを目的とする。

課題を解決するための手段

0009

本発明の第1の観点に係る半導体装置は、
半導体基板上に形成され、前記半導体基板に物理的に半導体層で接続された第1及び第2の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された第1のゲート電極と、
前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された第2のゲート電極と、
前記第1及び前記第2のゲート電極に接続された第1のゲート配線と、
前記第1の柱状半導体層の上部に形成された第1の第二導電型拡散層と、
前記第1の柱状半導体層の下部に形成された第2の第二導電型拡散層と、
前記第2の柱状半導体層の上部に形成された第1の第一導電型拡散層と、
前記第2の柱状半導体層の下部に形成された第2の第一導電型拡散層と、
前記第1のゲート配線の一辺側の周囲に形成された平面状シリコン層と、
前記第2の第二導電型拡散層と前記第2の第一導電型拡散層とを接続し、前記平面状シリコン層上に形成されているシリサイドと、
を有し、
前記第1のゲート配線に沿って延びる中心線が、前記第1の柱状半導体層の中心と前記第2の柱状半導体層の中心とを結ぶ線に対して第1の所定量オフセットしており、
前記第1の柱状半導体層と前記第2の柱状半導体層に接する前記第1のゲート配線に平行な第1の接線と前記第1の柱状半導体層と前記第2の柱状半導体層に接する前記第1のゲート配線に平行な第2の接線との間に前記第1の柱状半導体層の中心と前記第2の柱状半導体層の中心とを結ぶ線が位置し、
前記第1の接線と前記第2の接線との間に対して、前記第1のゲート配線の少なくとも一辺が外側にあることを特徴とする。

発明の効果

0010

本発明によれば、素子形成領域の占める面積が小さい、CMOS SGTを用いた半導体装置を提供することができる。

図面の簡単な説明

0011

(A)は本発明の実施形態に係る半導体装置の平面図であり、(B)は(A)のX3−X3’線における断面図であり、(C)は(A)のY3−Y3’線における断面図であり、(D)は(A)のY4−Y4’線での断面図である。
(A)は本発明の実施形態に係る半導体装置の平面図であり、(B)は(A)のX1−X1’線における断面図であり、(C)は(A)のY1−Y1’線における断面図である。
(A)は本発明の実施形態に係る半導体装置の平面図であり、(B)は(A)のX2−X2’線における断面図であり、(C)は(A)のY2−Y2’線における断面図である。

実施例

0012

図1に示すように、本発明の実施形態に係る半導体装置は、基板501上に形成された第1の平面状シリコン層309と、第1の平面状シリコン層309上に形成された第1及び第2の柱状シリコン層504、505と、を有する。

0013

本実施形態に係る半導体装置は、第1の柱状シリコン層504の周囲に形成された第1のゲート絶縁膜506と、第1のゲート絶縁膜506の周囲に形成された第1のゲート電極303と、を有する。

0014

本実施形態に係る半導体装置は、第2の柱状シリコン層505の周囲に形成された第2のゲート絶縁膜506と、第2のゲート絶縁膜506の周囲に形成された第2のゲート電極304と、第1及び第2のゲート電極303、304に接続された第1のゲート配線305と、第1の柱状シリコン層504の上部に形成された第1のn型拡散層524と、第1の柱状シリコン層504の下部と平面状シリコン層309の上部とに亘って形成された第2のn型拡散層502と、第2の柱状シリコン層505の上部に形成された第1のp型拡散層525と、第2の柱状シリコン層505の下部と平面状シリコン層309の上部とに亘って形成された第2のp型拡散層503と、を有する。

0015

本実施形態に係る半導体装置においては、第1のゲート配線305に沿って延びる中心線、より詳細には、第1のゲート配線305に沿って水平方向に延びるとともに、当該第1のゲート配線305の幅方向の中心を通る中心線が、第1の柱状シリコン層504の中心と第2の柱状シリコン層505の中心とを結ぶ線に対して第1の所定量オフセットしている。
ここで、ゲート絶縁膜506には、酸化膜、窒化膜、酸窒化膜高誘電体膜といった、半導体に使用される絶縁膜が材料として使用できる。

0016

本実施形態の半導体装置によれば、上述した特徴により、下記の効果を得ることができる。
即ち、第1のゲート配線305の第1の辺の周囲に存在する素子形成領域である平面状シリコン層309にシリサイド308を形成し、n型SGTの第2のn型拡散層502とp型SGTの第2のp型拡散層503とを電気的に接続することができる。このため、ゲート配線の相対向する第1及び第2の辺の周囲に存在する素子形成領域にシリサイドを形成した場合と比べ、素子形成領域である平面状シリコン層309の幅を狭くすることができる。

0017

また、素子形成領域である平面状シリコン層の幅が短いため、高集積なCMOS SGTインバータを実現することができる。

0018

本実施形態の半導体装置では、図1に示すように、第1の柱状シリコン層504はn型SGT301を形成するとともに、第2の柱状シリコン層505はp型SGT302を形成している。

0019

本実施形態の半導体装置は、第1のゲート配線305の側壁に形成された第1の絶縁膜サイドウォール307と、第2のn型拡散層502上と第2のp型拡散層503上とに亘って形成されたシリサイド308と、を有する。

0020

また、第1の所定量は、第1の絶縁膜サイドウォール307の幅と、第1のゲート配線305の幅の半分の長さとの和から、第1の平面状シリコン層309の幅の半分の長さを減じた値よりも大きい。

0021

また、第1の所定量は、第1の平面状シリコン層309の幅の半分の長さから、第1の絶縁膜サイドウォール307の幅と、第1のゲート配線305の幅の半分の長さとの和を減じた値よりも大きい。

0022

本実施形態の半導体装置によれば、上述した特徴により、ゲート配線の第1の辺の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成することができる。

0023

本実施形態の半導体装置は、第1のゲート絶縁膜506の周囲に形成された金属膜507及びポリシリコン509からなる積層構造から構成される第1のゲート電極303と、第2のゲート絶縁膜506の周囲に形成された金属膜507及びポリシリコン509からなる積層構造から構成される第2のゲート電極304と、を有する。

0024

ここで、ゲートは、金属膜のみから形成されていてもよく、シリサイドから形成されていてもよい。なお、金属膜には、チタン窒化チタンタンタル窒化タンタルといった、半導体に使用される金属を使用することができる。

0025

本実施形態の半導体装置では、第1のゲート電極303に接続されるように、ゲート配線306が形成されている。

0026

本実施形態の半導体装置は、第1の柱状シリコン層504の上部側壁と第1のゲート電極303上部とに亘って形成された酸化膜516と窒化膜517とからなる第2の絶縁膜サイドウォールと、第2の柱状シリコン層505の上部側壁と第2のゲート電極304上部とに亘って形成された酸化膜518と窒化膜519とからなる第3の絶縁膜サイドウォールと、第2及び第3の絶縁膜サイドウォールと、第1及び第2のゲート電極303、304と、第1のゲート配線305とゲート配線306の側壁とに亘って形成された第1の絶縁膜サイドウォール307と、第1のn型拡散層524上と第1のp型拡散層525上に亘って形成されたシリサイド511、513と、を有する。

0027

本実施形態の半導体装置では、第2のゲート電極304は、上部が第3の絶縁膜サイドウォール518、519によって覆われ、側壁が第1の絶縁膜サイドウォール307によって覆われている。第3の絶縁膜サイドウォール518、519の側壁は第1の絶縁膜サイドウォール307によって覆われている。このため、平面状シリコン層309上部の拡散層上に形成するコンタクト523が、第2のゲート電極304側にオフセットしたとき、第2のゲート電極304とコンタクト523とが互いに短絡することが防止される。

0028

また、ゲート配線306上にはシリサイド510が形成され、第1のゲート配線305上にはシリサイド512が形成されている。また、第2のp型拡散層503上にシリサイド514が形成されている。また、シリサイド510上にコンタクト520、シリサイド511上にコンタクト521、シリサイド513上にコンタクト522、シリサイド514上にコンタクト523がそれぞれ形成されている。

0029

また、第1の平面状シリコン層309の周囲には素子分離膜508、n型SGT301、p型SGT302の周囲には層間絶縁膜515がそれぞれ形成されている。

0030

次に、本実施形態の半導体装置をSRAMに適用した場合の構造を図2及び図3に示す。
図2及び図3に示されるように、本実施形態の半導体装置は、基板201上に設定された行及び列からなる座標一行目において、行方向に延在する第11の平面状シリコン層121と、第11の平面状シリコン層121上において、基板201上の座標の一行一列目に形成された第11の柱状シリコン層208と、第11の柱状シリコン層208の周囲に形成された第11のゲート絶縁膜215と、第11のゲート絶縁膜215の周囲に形成された第11のゲート電極107と、を有する。

0031

本実施形態の半導体装置は、さらに、第11の柱状シリコン層208の上部に形成された第11のn型拡散層227と、第11の柱状シリコン層208の下部と第11の平面状シリコン層121の上部とに形成された第12のn型拡散層202と、からなるn型SGT101と、第11の平面状シリコン層121上において、基板201上の座標の一行二列目に形成された第12の柱状シリコン層209と、第12の柱状シリコン層209の周囲に形成された第12のゲート絶縁膜215と、第12のゲート絶縁膜215の周囲に形成された第12のゲート電極108と、を有する。

0032

本実施形態の半導体装置は、さらに、第12の柱状シリコン層209の上部に形成された第11のp型拡散層228と、第12の柱状シリコン層209の下部と第11の平面状シリコン層121の上部とに形成された第12のp型拡散層203と、からなるp型SGT102と、第11の平面状シリコン層121上において、基板201上の座標の一行三列目に形成された第13の柱状シリコン層210と、第13の柱状シリコン層210の周囲に形成された第13のゲート絶縁膜217と、第13のゲート絶縁膜217の周囲に形成された第13のゲート電極109と、を有する。

0033

本実施形態の半導体装置は、さらに、第13の柱状シリコン層210の上部に形成された第13のn型拡散層229と、第13の柱状シリコン層210の下部と第11の平面状シリコン層121の上部とに形成された第14のn型拡散層204と、からなるn型SGT103と、第11及び第12のゲート電極107、108に接続された第11のゲート配線113と、を有する。

0034

本実施形態の半導体装置は、さらに、基板201上の座標の二行目において、行方向に延在する第21の平面状シリコン層122と、第21の平面状シリコン層122上において、基板201上の座標の二行一列目に形成された第21の柱状シリコン層211と、第21の柱状シリコン層211の周囲に形成された第21のゲート絶縁膜219と、第21のゲート絶縁膜219の周囲に形成された第21のゲート電極110と、を有する。

0035

本実施形態の半導体装置は、さらに、第21の柱状シリコン層211の上部に形成された第21のn型拡散層230と、第21の柱状シリコン層211の下部と第21の平面状シリコン層122の上部とに形成された第22のn型拡散層205と、からなるn型SGT104と、第21の平面状シリコン層122上の座標の二行二列目に形成された第22の柱状シリコン層212と、第22の柱状シリコン層212の周囲に形成された第22のゲート絶縁膜221と、第22のゲート絶縁膜221の周囲に形成された第22のゲート電極111と、を有する。

0036

本実施形態の半導体装置は、さらに、第22の柱状シリコン層212の上部に形成された第21のp型拡散層231と、第22の柱状シリコン層212の下部と第21の平面状シリコン層122の上部とに形成された第22のp型拡散層206と、からなるp型SGT105と、第21の平面状シリコン層122上の座標の二行三列目に形成された第23の柱状シリコン層213と、第23の柱状シリコン層213の周囲に形成された第23のゲート絶縁膜221と、第23のゲート絶縁膜221の周囲に形成された第23のゲート電極112と、を有する。

0037

本実施形態の半導体装置は、さらに、第23の柱状シリコン層213の上部に形成された第23のn型拡散層232と、第23の柱状シリコン層213の下部と第21の平面状シリコン層122の上部とに形成された第24のn型拡散層207と、からなるn型SGT106と、第22及び第23のゲート電極111、112に接続された第21のゲート配線116と、を有する。

0038

本実施形態の半導体装置では、第11のゲート配線113に沿って延びる中心線が、第11の柱状シリコン層208の中心と第12の柱状シリコン層209の中心とを結ぶ線に対して、基板201上の座標の二行目方向に第11の所定量オフセットしている。

0039

また、本実施形態の半導体装置では、第21のゲート配線116に沿って延びる中心線が、第22の柱状シリコン層212の中心と第23の柱状シリコン層213の中心とを結ぶ線に対して、基板201上の座標の一行目方向に第11の所定量オフセットしている。

0040

本実施形態の半導体装置は、さらに、第11のゲート配線113の側壁に形成された第11の絶縁膜サイドウォール127と、第12のn型拡散層202上と第12のp型拡散層203上に形成されたシリサイド117と、を有する。そして、第11の所定量は、第11の絶縁膜サイドウォール127の幅と、第11のゲート配線113の幅の半分の長さとの和から、第11の平面状シリコン層121の幅の半分の長さを減じた値よりも大きい。

0041

本実施形態において、第11の柱状シリコン層208と第12の柱状シリコン層209との間と、第21の柱状シリコン層211と第22の柱状シリコン層212との間に第11のコンタクト124が形成されている。第11のコンタクト124は、第11のゲート配線113と第21の平面状シリコン層122とを電気的に接続している。

0042

また、本実施形態において、第11の所定量は、第11の平面状シリコン層121の幅の半分の長さから、第11の絶縁膜サイドウォール127の幅と、第11のゲート配線113の幅の半分の長さとの和を減じた値よりも大きい。

0043

本実施形態では、第11のゲート配線113の第1の辺の周囲に存在する素子形成領域である第11の平面状シリコン層121にシリサイドを形成することで、n型SGT101の第12のn型拡散層202とp型SGT102の第12のp型拡散層203とを電気的に接続することができる。

0044

本実施形態では、第11のゲート配線113の第2の辺の周囲に存在する素子形成領域である第11の平面状シリコン層121は、第11のゲート配線113と第11の絶縁膜サイドウォール127によって覆われる構造となる。

0045

このため、本実施形態によれば、第11の柱状シリコン層208と第12の柱状シリコン層209との間と、第21の柱状シリコン層211と第22の柱状シリコン層212との間に第11のコンタクト124を形成すると、第11のコンタクト124によって第11のゲート配線113と第21の平面状シリコン層122とを電気的に接続できる一方で、第11のコンタクト124と第11の平面状シリコン層121とを互いに絶縁することができる。

0046

本実施形態によれば、第11のコンタクト124によって、SRAMのインバータの入出力を電気的に接続することができる。この結果、高集積なSRAMを提供することができる。

0047

本実施形態において、ゲート絶縁膜221には、酸化膜、窒化膜、酸窒化膜、高誘電体膜といった、半導体に使用される絶縁膜が使用できる。

0048

本実施形態の半導体装置は、さらに、第11のゲート絶縁膜215の周囲に形成された金属膜216及びポリシリコン223の積層構造からなる第11のゲート電極107と、第12のゲート絶縁膜215の周囲に形成された金属膜216及びポリシリコン223の積層構造からなる第12のゲート電極108と、第13のゲート絶縁膜217の周囲に形成された金属膜218及びポリシリコン224の積層構造からなる第13のゲート電極109と、を有する。ここで、ゲートは、金属膜だけから構成されていてもよい。また、ゲートには、シリサイドが材料として使用されていてもよい。また、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルなど、半導体に使用される金属が使用できる。

0049

第13のゲート電極109に接続されるように、ゲート配線114が形成されている。

0050

本実施形態の半導体装置は、さらに、第11の柱状シリコン層208の上部側壁と第11のゲート電極107上部とに亘って形成された酸化膜244と窒化膜245からなる絶縁膜サイドウォールと、第12の柱状シリコン層209の上部側壁と第12のゲート電極108上部とに亘って形成された酸化膜246と窒化膜247からなる絶縁膜サイドウォールと、第13の柱状シリコン層210の上部側壁と第13のゲート電極109上部とに亘って形成された酸化膜248と窒化膜249からなる絶縁膜サイドウォールと、第11のn型拡散層227上と、第11のp型拡散層228上と、第13のn型拡散層229上とに亘って形成されたシリサイド234、236、237と、を有する。

0051

第12のp型拡散層203上と第14のn型拡散層204上とに亘ってシリサイド118が形成され、第11のゲート配線113上にシリサイド235が形成されている。ゲート配線114上にシリサイド238が形成されている。

0052

ゲート配線114の側壁に絶縁膜サイドウォール128が形成されている。

0053

シリサイド234上にコンタクト257、シリサイド236上にコンタクト258、シリサイド237上にコンタクト259がそれぞれ形成されている。

0054

本実施形態の半導体装置は、さらに、第21のゲート絶縁膜219の周囲に形成された金属膜220及びポリシリコン225の積層構造からなる第21のゲート電極110と、第22のゲート絶縁膜221の周囲に形成された金属膜222及びポリシリコン226からなる積層構造から構成される第22のゲート電極111と、第23のゲート絶縁膜221の周囲に形成された金属膜222及びポリシリコン226からなる積層構造から構成される第23のゲート電極112と、を有する。

0055

ここで、ゲートは、金属膜のみからなるものでもよい。また、ゲートには、シリサイドが使用されていてもよい。さらに、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルといった、半導体に使用される金属が使用できる。

0056

また、本実施形態では、第21のゲート電極110に接続されるように、ゲート配線115が形成されている。

0057

本実施形態の半導体装置は、さらに、第21の柱状シリコン層211の上部側壁と第21のゲート電極110上部とに亘って形成された酸化膜250と窒化膜251からなる絶縁膜サイドウォールと、第22の柱状シリコン層212の上部側壁と第22のゲート電極111上部とに亘って形成された酸化膜252と窒化膜253からなる絶縁膜サイドウォールと、第23の柱状シリコン層213の上部側壁と第23のゲート電極112上部とに亘って形成された酸化膜254と窒化膜255とからなる絶縁膜サイドウォールと、第21のn型拡散層230上と第21のp型拡散層231上と第23のn型拡散層232上とに亘って形成されたシリサイド240、241、243と、を有する。

0058

本実施形態では、第22のn型拡散層205上と、第22のp型拡散層206上とに亘ってシリサイド119が形成され、第21のゲート配線116上にシリサイド242が形成されている。ゲート配線115上にシリサイド239が形成されている。

0059

第22のp型拡散層206上と第24のn型拡散層207上に亘ってシリサイド120が形成されている。

0060

ゲート配線115の側壁に絶縁膜サイドウォール129が形成されている。第21のゲート配線116の側壁に絶縁膜サイドウォール130が形成されている。

0061

シリサイド240上にコンタクト260、シリサイド241上にコンタクト261、シリサイド243上にコンタクト262がそれぞれ形成されている。

0062

シリサイド239上にコンタクト123、シリサイド235、119上に第11のコンタクト124、シリサイド118、242上にコンタクト125、シリサイド238上にコンタクト126がそれぞれ形成されている。

0063

第11の平面状シリコン層121と第21の平面状シリコン層122との周囲には、素子分離膜214が形成されている。また、n型SGT101、103、104、106と、p型SGT102、104との周囲には層間絶縁膜256が形成されている。

0064

本実施形態によれば、以上の構成により、第11のコンタクト124によって、SRAMのインバータの入出力を電気的に接続することができるので、高集積なSRAMを提供することができる。

0065

以下に説明する本発明に係る実施形態においては、第1のゲート配線に沿って延びる中心線が、第1の柱状シリコン層の中心と第2の柱状シリコン層の中心とを結ぶ線に対して第1の所定量オフセットしている。

0066

これにより、ゲート配線の第1の辺側の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成し、n型SGTの第2のn型拡散層とp型 SGTの第2のp型拡散層とを電気的に接続することができる。このため、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成したときと比べ、素子形成領域である平面状シリコン層の幅を短くすることができる。また、素子形成領域である平面状シリコン層の幅が短いため、高集積なCMOS SGTインバータを実現することができる。

0067

本発明に係る実施形態によれば、第1のゲート配線の側壁に形成された第1の絶縁膜サイドウォールと、第2のn型拡散層上と第2のp型拡散層上とに亘って形成されたシリサイドと、を有する。さらに、第1の所定量は、第1の絶縁膜サイドウォールの幅と、第1のゲート配線の幅の半分の長さとの和から、第1の平面状シリコン層の幅の半分の長さを減じた値より大きい。これにより、ゲート配線の第1の辺の周囲に存在する素子形成領域である平面状シリコン層にシリサイドを形成することができる。

0068

本発明に係る実施形態によれば、第2のゲート電極は、上部が第3の絶縁膜サイドウォールによって覆われ、側壁が第1の絶縁膜サイドウォールによって覆われている。第3の絶縁膜サイドウォールの側壁は第1の絶縁膜サイドウォールによって覆われている。このため、平面状シリコン層の上部における拡散層上に形成するコンタクトが、第2のゲート電極側にオフセット(相対位置がシフト)したとき、第2のゲート電極とコンタクトとが互いに短絡することを防止することができる。

0069

本発明に係る実施形態によれば、素子形成領域である平面状シリコン層の幅が短いCMOS SGTの構造を提供することができる。これにより、高集積なSRAMを提供することができる。

0070

本発明に係る実施形態によれば、第11のゲート配線の第1の辺の周囲に存在する素子形成領域である第11の平面状シリコン層にシリサイドを形成し、n型SGTの第12のn型拡散層とp型SGTの第12のp型拡散層とを電気的に接続することができる。また、第11のゲート配線の第2の辺の周囲に存在する素子形成領域である第11の平面状シリコン層は、第11のゲート配線と第11の絶縁膜サイドウォールとによって覆われるようになる。このため、第11の柱状シリコン層と第12の柱状シリコン層との間と、第21の柱状シリコン層と第22の柱状シリコン層との間に第11のコンタクトを形成することで、第11のコンタクトは第11のゲート配線と第21の平面状シリコン層とを電気的に接続することができる一方で、第11のコンタクトと第11の平面状シリコン層とは絶縁することができる。

0071

本発明に係る実施形態によれば、第11のコンタクトによって、SRAMのインバータの入出力を電気的に接続することができる。これにより、高集積なSRAMが提供される。

0072

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

0073

例えば、上記実施形態において、p型(p+型を含む。)とn型(n+型を含む。)とを互いに反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。

0074

[付記1]
基板上に形成された第1の平面状半導体層と、
前記第1の平面状半導体層上に形成された第1及び第2の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された第1のゲート電極と、
前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された第2のゲート電極と、
前記第1及び前記第2のゲート電極に接続された第1のゲート配線と、
前記第1の柱状半導体層の上部に形成された第1の第二導電型拡散層と、
前記第1の柱状半導体層の下部と前記第1の平面状半導体層の上部とに形成された第2の第二導電型拡散層と、
前記第2の柱状半導体層の上部に形成された第1の第一導電型拡散層と、
前記第2の柱状半導体層の下部と前記第1の平面状半導体層の上部とに形成された第2の第一導電型拡散層と、を有し、
前記第1のゲート配線に沿って延びる中心線が、前記第1の柱状半導体層の中心と前記第2の柱状半導体層の中心とを結ぶ線に対して第1の所定量オフセットしていることを特徴とする半導体装置。
[付記2]
前記第1のゲート配線の側壁に形成された第1の絶縁膜サイドウォールと、
前記第2の第二導電型拡散層上と前記第2の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第1の所定量は、第1の絶縁膜サイドウォールの幅と、前記第1のゲート配線の幅の半分の長さとの和から、前記第1の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記1に記載の半導体装置。
[付記3]
前記第1の所定量は、前記第1の平面状半導体層の幅の半分の長さから、第1の絶縁膜サイドウォールの幅と、前記第1のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記1に記載の半導体装置。
[付記4]
前記第1の柱状半導体層の上部側壁と前記第1のゲート電極上部とに形成された第2の絶縁膜サイドウォールと、
前記第2の柱状半導体層の上部側壁と前記第2のゲート電極上部とに形成された第3の絶縁膜サイドウォールと、
前記第2及び前記第3の絶縁膜サイドウォールと、前記第1及び前記第2のゲート電極と、前記第1のゲート配線の側壁とに形成された第1の絶縁膜サイドウォールと、
前記第1の第二導電型拡散層上に形成されたシリサイドと、
前記第1の第一導電型拡散層上に形成されたシリサイドと、を有する、
ことを特徴とする付記2に記載の半導体装置。
[付記5]
基板上に設定された行及び列からなる座標の一行目に、当該行方向に延在するように形成された第11の平面状半導体層と、
前記第11の平面状半導体層上において、前記座標の一行一列目に形成された第11の柱状半導体層と、
前記第11の柱状半導体層の周囲に形成された第11のゲート絶縁膜と、
前記第11のゲート絶縁膜の周囲に形成された第11のゲート電極と、
前記第11の柱状半導体層の上部に形成された第11の第二導電型拡散層と、
前記第11の柱状半導体層の下部と前記第11の平面状半導体層の上部とに形成された第12の第二導電型拡散層と、
前記第11の平面状半導体層上において、前記座標の一行二列目に形成された第12の柱状半導体層と、
前記第12の柱状半導体層の周囲に形成された第12のゲート絶縁膜と、
前記第12のゲート絶縁膜の周囲に形成された第12のゲート電極と、
前記第12の柱状半導体層の上部に形成された第11の第一導電型拡散層と、
前記第12の柱状半導体層の下部と前記第11の平面状半導体層の上部とに形成された第12の第一導電型拡散層と、
前記第11の平面状半導体層上において、前記座標の一行三列目に形成された第13の柱状半導体層と、
前記第13の柱状半導体層の周囲に形成された第13のゲート絶縁膜と、
前記第13のゲート絶縁膜の周囲に形成された第13のゲート電極と、
前記第13の柱状半導体層の上部に形成された第13の第二導電型拡散層と、
前記第13の柱状半導体層の下部と前記第11の平面状半導体層の上部とに形成された第14の第二導電型拡散層と、
前記第11及び前記第12のゲート電極に接続された第11のゲート配線と、
前記基板上に設定された座標の二行目に形成された第21の平面状半導体層と、
前記第21の平面状半導体層上において、前記座標の二行一列目に形成された第21の柱状半導体層と、
前記第21の柱状半導体層の周囲に形成された第21のゲート絶縁膜と、
前記第21のゲート絶縁膜の周囲に形成された第21のゲート電極と、
前記第21の柱状半導体層の上部に形成された第21の第二導電型拡散層と、
前記第21の柱状半導体層の下部と前記第21の平面状半導体層の上部とに形成された第22の第二導電型拡散層と、
前記第21の平面状半導体層上において、前記座標の二行二列目に形成された第22の柱状半導体層と、
前記第22の柱状半導体層の周囲に形成された第22のゲート絶縁膜と、
前記第22のゲート絶縁膜の周囲に形成された第22のゲート電極と、
前記第22の柱状半導体層の上部に形成された第21の第一導電型拡散層と、
前記第22の柱状半導体層の下部と前記第21の平面状半導体層の上部とに形成された第22の第一導電型拡散層と、
前記第21の平面状半導体層上において、前記座標の二行三列目に形成された第23の柱状半導体層と、
前記第23の柱状半導体層の周囲に形成された第23のゲート絶縁膜と、
前記第23のゲート絶縁膜の周囲に形成された第23のゲート電極と、
前記第23の柱状半導体層の上部に形成された第23の第二導電型拡散層と、
前記第23の柱状半導体層の下部と前記第21の平面状半導体層の上部とに形成された第24の第二導電型拡散層と、
前記第22及び前記第23のゲート電極に接続された第21のゲート配線と、を有し、
前記第11のゲート配線に沿って延びる中心線が、前記第11の柱状半導体層の中心と前記第12の柱状半導体層の中心とを結ぶ線に対して前記座標の二行目において、当該行方向に第11の所定量オフセットしており、
前記第21のゲート配線に沿って延びる中心線が、前記第22の柱状半導体層の中心と前記第23の柱状半導体層の中心とを結ぶ線に対して前記座標の一行目において、当該行方向に第11の所定量オフセットしていることを特徴とする半導体装置。
[付記6]
前記第11のゲート配線の側壁に形成された第11の絶縁膜サイドウォールと、
前記第12の第二導電型拡散層上と前記第12の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第11の所定量は、第11の絶縁膜サイドウォールの幅と、前記第11のゲート配線の幅の半分の長さとの和から、前記第11の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記5に記載の半導体装置。
[付記7]
前記第11の柱状半導体層と前記第12の柱状半導体層との間と、前記第21の柱状半導体層と前記第22の柱状半導体層との間に第11のコンタクトが形成され、
前記第11のゲート配線は、前記第11のコンタクトを介して、前記第21の平面状半導体層に電気的に接続されていることを特徴とする付記6に記載の半導体装置。
[付記8]
前記第11の所定量は、前記第11の平面状半導体層の幅の半分の長さから、第11の絶縁膜サイドウォールの幅と、前記第11のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記5に記載の半導体装置。

0075

101.n型SGT
102.p型SGT
103.n型SGT
104.n型SGT
105.p型SGT
106.n型SGT
107.第11のゲート電極
108.第12のゲート電極
109.第13のゲート電極
110.第21のゲート電極
111.第22のゲート電極
112.第23のゲート電極
113.第11のゲート配線
114.ゲート配線
115.ゲート配線
116.第21のゲート配線
118.シリサイド
119.シリサイド
120.シリサイド
121.第11の平面状シリコン層
122.第21の平面状シリコン層
123.コンタクト
124.第11のコンタクト
125.コンタクト
126.コンタクト
127.第11の絶縁膜サイドウォール
128.絶縁膜サイドウォール
129.絶縁膜サイドウォール
130.絶縁膜サイドウォール
201.基板
202.第12のn型拡散層
203.第12のp型拡散層
204.第14のn型拡散層
205.第22のn型拡散層
206.第22のp型拡散層
207.第24のn型拡散層
208.第11の柱状シリコン層
209.第12の柱状シリコン層
210.第13の柱状シリコン層
211.第21の柱状シリコン層
212.第22の柱状シリコン層
213.第23の柱状シリコン層
214.素子分離膜
215.第11のゲート絶縁膜、第12のゲート絶縁膜
216.金属膜
217.第13のゲート絶縁膜
218.金属膜
219.第21のゲート絶縁膜
220.金属膜
221.第22のゲート絶縁膜、第23のゲート絶縁膜
222.金属膜
223.ポリシリコン
224.ポリシリコン
225.ポリシリコン
226.ポリシリコン
227.第11のn型拡散層
228.第11のp型拡散層
229.第13のn型拡散層
230.第21のn型拡散層
231.第21のp型拡散層
232.第23のn型拡散層
234.シリサイド
235.シリサイド
236.シリサイド
237.シリサイド
238.シリサイド
239.シリサイド
240.シリサイド
241.シリサイド
242.シリサイド
243.シリサイド
244.酸化膜
245.窒化膜
246.酸化膜
247.窒化膜
248.酸化膜
249.窒化膜
250.酸化膜
251.窒化膜
252.酸化膜
253.窒化膜
254.酸化膜
255.窒化膜
256.層間絶縁膜
257.コンタクト
258.コンタクト
259.コンタクト
260.コンタクト
261.コンタクト
262.コンタクト
301.n型SGT
302.p型SGT
303.第1のゲート電極
304.第2のゲート電極
305.第1のゲート配線
306.ゲート配線
307.第1の絶縁膜サイドウォール
308.シリサイド
309.第1の平面状シリコン層
501.基板
502.第2のn型拡散層
503.第2のp型拡散層
504.第1の柱状シリコン層
505.第2の柱状シリコン層
506.第1のゲート絶縁膜、第2のゲート絶縁膜
507.金属膜
508.素子分離膜
509.ポリシリコン
511.シリサイド
512.シリサイド
513.シリサイド
514.シリサイド
515.層間絶縁膜
516.酸化膜
517.窒化膜
518.酸化膜
519.窒化膜
520.コンタクト
521.コンタクト
522.コンタクト
523.コンタクト
524.第1のn型拡散層
525.第1のp型拡散層

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